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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025187425
(43)【公開日】2025-12-25
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H10D 30/80 20250101AFI20251218BHJP
H10D 30/47 20250101ALI20251218BHJP
H10D 30/87 20250101ALI20251218BHJP
H10D 8/50 20250101ALI20251218BHJP
H10D 8/01 20250101ALI20251218BHJP
H10D 62/10 20250101ALI20251218BHJP
【ＦＩ】
H01L29/80 V
H01L29/80 H
H01L29/80 F
H01L29/91 F
H01L29/91 C
H01L29/91 A
H01L29/80 L
H01L29/06 301V
H01L29/06 301M
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024096217
(22)【出願日】2024-06-13
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和５年度、環境省、革新的な省ＣＯ２実現のための部材や素材の社会実装・普及展開加速化事業（超低抵抗ＧａＮウエハを用いた高効率インバータの開発・検証）委託業務、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005821
【氏名又は名称】パナソニックホールディングス株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】鶴見 直大
(72)【発明者】
【氏名】半田 浩之
(72)【発明者】
【氏名】田村 聡之
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB04
5F102GB05
5F102GC07
5F102GC09
5F102GD01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GQ01
5F102GR04
5F102GR07
5F102GR12
5F102GS03
5F102GS07
5F102GS09
5F102GT03
5F102GV07
5F102GV08
5F102HC01
5F102HC11
5F102HC16
(57)【要約】
【課題】電気特性が改善された半導体デバイスを提供する。
【解決手段】半導体デバイス１は、基板１０と、基板１０の上方に設けられた電子走行層２２と、電子走行層２２の上方に設けられた閾値調整層２８と、閾値調整層２８の上面に設けられたゲート電極３２と、電子走行層に電気的に接続され、閾値調整層２８及びゲート電極３２から離れて設けられたソース電極３４と、基板１０の下方に設けられたドレイン電極３６と、Ａｇ又はＡｌを含み、ゲート電極３２の上方に設けられた反射層７０と、を備える。基板１０の平面視において、変調動作に寄与する素子領域と、ゲート電極３２、ソース電極３４及びドレイン電極３６の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、反射層７０は、素子領域に設けられている。
【選択図】図１
【解決手段】半導体デバイス１は、基板１０と、基板１０の上方に設けられた電子走行層２２と、電子走行層２２の上方に設けられた閾値調整層２８と、閾値調整層２８の上面に設けられたゲート電極３２と、電子走行層に電気的に接続され、閾値調整層２８及びゲート電極３２から離れて設けられたソース電極３４と、基板１０の下方に設けられたドレイン電極３６と、Ａｇ又はＡｌを含み、ゲート電極３２の上方に設けられた反射層７０と、を備える。基板１０の平面視において、変調動作に寄与する素子領域と、ゲート電極３２、ソース電極３４及びドレイン電極３６の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、反射層７０は、素子領域に設けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられたゲート電極と、
前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記ゲート電極から離れて設けられたソース電極と、
前記基板の下方に設けられたドレイン電極と、
Ａｇ又はＡｌを含み、前記ゲート電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
変調動作に寄与する素子領域と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられたゲート電極と、
前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記ゲート電極から離れて設けられたソース電極と、
前記基板の下方に設けられたドレイン電極と、
Ａｇ又はＡｌを含み、前記ゲート電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
変調動作に寄与する素子領域と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
【請求項2】
前記反射層は、前記ソース電極及び前記ゲート電極のいずれにも電気的に接続されていない、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項3】
前記反射層は、前記ソース電極に電気的に接続されている、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項4】
前記ゲート電極の上方に設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線と、
前記ソース配線の上方に設けられた第２絶縁層と、を備え、
前記反射層は、前記第２絶縁層の上方に設けられている、
請求項１から３のいずれか１項に記載の半導体デバイス。
前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線と、
前記ソース配線の上方に設けられた第２絶縁層と、を備え、
前記反射層は、前記第２絶縁層の上方に設けられている、
請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項5】
前記ゲート電極の上方に設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線を備え、
前記第１絶縁層は、複数の絶縁層の積層構造を有し、
前記反射層は、前記第１絶縁層内に設けられている、
請求項１から３のいずれか１項に記載の半導体デバイス。
前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線を備え、
前記第１絶縁層は、複数の絶縁層の積層構造を有し、
前記反射層は、前記第１絶縁層内に設けられている、
請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項6】
基板と、
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられたアノード電極と、
前記基板の下方に設けられたカソード電極と、
前記アノード電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
整流動作に寄与する素子領域と、
前記アノード電極及び前記カソード電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられたアノード電極と、
前記基板の下方に設けられたカソード電極と、
前記アノード電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
整流動作に寄与する素子領域と、
前記アノード電極及び前記カソード電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
【請求項7】
前記第１半導体層は、電子走行層と、前記電子走行層の上方に設けられた電子供給層と、を含み、
前記ｐ型半導体層は、前記電子供給層上に接触して設けられている、
請求項６に記載の半導体デバイス。
前記ｐ型半導体層は、前記電子供給層上に接触して設けられている、
請求項６に記載の半導体デバイス。
【請求項8】
前記第１半導体層は、ｎ型半導体層を含む、
請求項６に記載の半導体デバイス。
請求項６に記載の半導体デバイス。
【請求項9】
前記反射層は、Ａｇ又はＡｌを含む、
請求項６から８のいずれか１項に記載の半導体デバイス。
請求項６から８のいずれか１項に記載の半導体デバイス。
【請求項10】
前記反射層は、前記アノード電極とは電気的に接続されていない、
請求項６から８のいずれか１項に記載の半導体デバイス。
請求項６から８のいずれか１項に記載の半導体デバイス。
【請求項11】
前記反射層は、前記アノード電極に電気的に接続されている、
請求項６から８のいずれか１項に記載の半導体デバイス。
請求項６から８のいずれか１項に記載の半導体デバイス。
【請求項12】
基板と、
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられた第１電極と、
前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極から離れて設けられた第２電極と、
前記第１電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
前記第１半導体層を流れる電流の主経路を含む素子領域と、
前記第１電極及び前記第２電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記主経路は、前記基板を通過せず、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
前記基板の上方に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたｐ型半導体層と、
前記ｐ型半導体層の上面に設けられた第１電極と、
前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極から離れて設けられた第２電極と、
前記第１電極の上方に設けられた反射層と、を備え、
前記基板の平面視において、
前記第１半導体層を流れる電流の主経路を含む素子領域と、
前記第１電極及び前記第２電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、
前記主経路は、前記基板を通過せず、
前記反射層は、前記素子領域に設けられている、
半導体デバイス。
【請求項13】
前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極を、前記第２電極との間に挟むように設けられたソース電極を備え、
前記第１電極は、ゲート電極であり、
前記第２電極は、ドレイン電極である、
請求項１２に記載の半導体デバイス。
前記第１電極は、ゲート電極であり、
前記第２電極は、ドレイン電極である、
請求項１２に記載の半導体デバイス。
【請求項14】
前記第１電極と前記反射層との間に設けられた第１絶縁層を備え、
前記第１絶縁層は、
前記基板の平面視において、前記ゲート電極と前記ドレイン電極との間に位置する薄膜部と、
前記基板の平面視において、前記ゲート電極と前記ソース電極との間に位置する厚膜部と、を含み、
前記薄膜部の厚さは、前記厚膜部の厚さよりも薄い、
請求項１３に記載の半導体デバイス。
前記第１絶縁層は、
前記基板の平面視において、前記ゲート電極と前記ドレイン電極との間に位置する薄膜部と、
前記基板の平面視において、前記ゲート電極と前記ソース電極との間に位置する厚膜部と、を含み、
前記薄膜部の厚さは、前記厚膜部の厚さよりも薄い、
請求項１３に記載の半導体デバイス。
【請求項15】
前記第１絶縁層は、
前記第１半導体層の上面を覆う第１膜と、
前記第１膜の上方に設けられた第２膜と、
前記第２膜の上方に設けられた第３膜と、を含み、
前記第２膜は、前記第３膜とは異なる組成を有し、
前記第３膜は、前記薄膜部と前記厚膜部とのうち前記厚膜部のみに設けられている、
請求項１４に記載の半導体デバイス。
前記第１半導体層の上面を覆う第１膜と、
前記第１膜の上方に設けられた第２膜と、
前記第２膜の上方に設けられた第３膜と、を含み、
前記第２膜は、前記第３膜とは異なる組成を有し、
前記第３膜は、前記薄膜部と前記厚膜部とのうち前記厚膜部のみに設けられている、
請求項１４に記載の半導体デバイス。
【請求項16】
前記第１電極は、アノード電極であり、
前記第２電極は、カソード電極である、
請求項１２に記載の半導体デバイス。
前記第２電極は、カソード電極である、
請求項１２に記載の半導体デバイス。
【請求項17】
前記反射層は、Ａｇ又はＡｌを含む、
請求項１２から１６のいずれか１項に記載の半導体デバイス。
請求項１２から１６のいずれか１項に記載の半導体デバイス。
【請求項18】
前記反射層は、前記第１電極及び前記第２電極のいずれにも電気的に接続されていない、
請求項１２から１６のいずれか１項に記載の半導体デバイス。
請求項１２から１６のいずれか１項に記載の半導体デバイス。
【請求項19】
前記反射層は、前記第２電極に電気的に接続されている、
請求項１２から１６のいずれか１項に記載の半導体デバイス。
請求項１２から１６のいずれか１項に記載の半導体デバイス。
【請求項20】
前記第１半導体層及び前記ｐ型半導体層はそれぞれ、窒化物半導体を主成分として含む、
請求項１から３、６から８、１２から１６のいずれか１項に記載の半導体デバイス。
請求項１から３、６から８、１２から１６のいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体デバイスに関する。
【背景技術】
【0002】
ＧａＮに代表される窒化物半導体は、ワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度が大きいという特長を有している。例えば、ＧａＮ及びＡｌＮのバンドギャップは、それぞれ室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化及び高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が現在活発に行われている。
【0003】
また、ＧａＮやＧａＡｓに代表される化合物半導体は、直接遷移型であるため光の発生効率が高いという特長を有している。このため、化合物半導体は、発光素子への利用にも有用である。発光波長はバンドギャップに依存し、例えば、ＧａＮは紫外光波長（約３６５ｎｍ）であり、ＧａＡｓは赤外光波長（約８８５ｎｍ）である。
【0004】
ＧａＮなどを用いた半導体デバイスとして、例えば、特許文献１及び２には、ＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）が開示されている。また、非特許文献１には、同一のウェハにトランジスタとショットキーＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）とを形成する技術が開示されている。
【0005】
また、ＡｌＧａＮ／ＧａＮヘテロ構造を有するデバイスでは、（０００１）面上にて自発分極及びピエゾ分極により、ヘテロ界面の近傍に高濃度の２次元電子ガス（２ＤＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が生じる。このため、アンドープ時においても、ヘテロ界面の近傍では１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴がある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第７１９５３０６号公報
【特許文献2】特開２０１４－２２２７２４号公報
【非特許文献】
【0007】
【非特許文献1】Baikui Li et al., “Optical pumping of deep traps in AlGaN/GaN-on-Si HEMTs using an on-chip Schottky-on-heterojunction light-emitting diode”, Applied Physics Letters, March 2015, Vol. 106, Issue 9
【発明の概要】
【発明が解決しようとする課題】
【0008】
従来の半導体デバイスには、抵抗又は電流量などの電気特性の改善の余地がある。
【0009】
そこで、本開示は、電気特性が改善された半導体デバイスを提供する。
【課題を解決するための手段】
【0010】
本開示の一態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられたゲート電極と、前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記ゲート電極から離れて設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、Ａｇ又はＡｌを含み、前記ゲート電極の上方に設けられた反射層と、を備え、前記基板の平面視において、変調動作に寄与する素子領域と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記反射層は、前記素子領域に設けられている。
【0011】
本開示の別の一態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられたアノード電極と、前記基板の下方に設けられたカソード電極と、前記アノード電極の上方に設けられた反射層と、を備え、前記基板の平面視において、整流動作に寄与する素子領域と、前記アノード電極及び前記カソード電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記反射層は、前記素子領域に設けられている。
【0012】
本開示の別の一態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられた第１電極と、前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極から離れて設けられた第２電極と、前記第１電極の上方に設けられた反射層と、を備え、前記基板の平面視において、前記第１半導体層を流れる電流の主経路を含む素子領域と、前記第１電極及び前記第２電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記主経路は、前記基板を通過せず、前記反射層は、前記素子領域に設けられている。
【発明の効果】
【0013】
本開示によれば、電気特性が改善された半導体デバイスを提供することができる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
（本開示の基礎となった知見）
以下に示す表１は、ＡｌＧａＮ／ＧａＮのヘテロ構造を有する縦型トランジスタに外部から光を照射した場合の２次元電子ガスのシート抵抗及びオン抵抗を表している。
以下に示す表１は、ＡｌＧａＮ／ＧａＮのヘテロ構造を有する縦型トランジスタに外部から光を照射した場合の２次元電子ガスのシート抵抗及びオン抵抗を表している。
【0016】
【表1】
【0017】
光を照射することにより、ヘテロ界面近傍ではキャリアが励起される。その結果、表１に示すように、２次元電子ガスのシート抵抗が約１６％低下し、オン抵抗が約７％低下する。このことから、ヘテロ構造を有する半導体デバイスに光を照射することにより、半導体デバイスの電気特性の向上が期待できることがわかる。
【0018】
特許文献１に開示された縦型トランジスタでは、ノーマリオフ特性を実現するために、ゲート電極とＡｌＧａＮ／ＧａＮヘテロ構造との間にｐ型のＡｌＧａＮ層が設けられている。ｐ型のＡｌＧａＮ層とヘテロ界面近傍に生じる２次元電子ガスとがｐｎ接合を形成することから、変調増幅作用時に光が生じる。
【0019】
特許文献１及び２に開示されたトランジスタではいずれも、発生する光の利用効率が悪い。このため、電気特性に改善の余地がある。
【0020】
また、非特許文献１では、ショットキーＬＥＤが発する光によって、同一のウェハに形成されたトランジスタの電流コラプスが良化することが示されている。しかしながら、非特許文献１に開示された構造では、トランジスタよりも大きいＬＥＤを並列に接続する必要があるため、チップ面積の増大につながるという課題がある。
【0021】
そこで、本開示では、動作時に発生する光を効率良く利用して、電気特性が改善された半導体デバイスを提供する。
【0022】
本開示の第１態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられたゲート電極と、前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記ゲート電極から離れて設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、Ａｇ又はＡｌを含み、前記ゲート電極の上方に設けられた反射層と、を備え、前記基板の平面視において、変調動作に寄与する素子領域と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記反射層は、前記素子領域に設けられている。
【0023】
これにより、Ａｇ又はＡｌを含む反射層は、フォトンリサイクリング効果によって自己励起した光の反射係数が大きいので、光の利用効率が高めることができる。よって、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制など、縦型トランジスタを含む半導体デバイスの電気特性を改善することができる。また、非特許文献１のように別のＬＥＤを形成する必要がないので、半導体デバイスの小面積化も可能である。
【0024】
本開示の第２態様に係る半導体デバイスは、第１態様に係る半導体デバイスであって、前記反射層は、前記ソース電極及び前記ゲート電極のいずれにも電気的に接続されていない。
【0025】
これにより、縦型トランジスタとしての動作部と反射層とを電気的に分離することができるので、反射層の平面レイアウトの設計自由度を高めることができる。例えば、半導体デバイスの全面を覆うように反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0026】
本開示の第３態様に係る半導体デバイスは、第１態様に係る半導体デバイスであって、前記反射層は、前記ソース電極に電気的に接続されている。
【0027】
これにより、ゲート－ソース間の容量（Ｃｉｓｓ）を増加させることができるので、スイッチング動作時の誤点弧を抑制することができる。
【0028】
本開示の第４態様に係る半導体デバイスは、第１態様から第３態様のいずれか１つに係る半導体デバイスであって、前記ゲート電極の上方に設けられた第１絶縁層と、前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線と、前記ソース配線の上方に設けられた第２絶縁層と、を備え、前記反射層は、前記第２絶縁層の上方に設けられている。
【0029】
これにより、縦型トランジスタとしての動作部と反射層とを空間的に分離することができるので、反射層の平面レイアウトの設計自由度を高めることができる。例えば、半導体デバイスの全面を覆うように反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0030】
本開示の第５態様に係る半導体デバイスは、第１態様から第３態様のいずれか１つに係る半導体デバイスであって、前記ゲート電極の上方に設けられた第１絶縁層と、前記第１絶縁層の上方に設けられ、前記第１絶縁層に設けられた開口を介して前記ソース電極に接続されたソース配線を備え、前記第１絶縁層は、複数の絶縁層の積層構造を有し、前記反射層は、前記第１絶縁層内に設けられている。
【0031】
これにより、ヘテロ構造の近傍に位置する発光領域に反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0032】
本開示の第６態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられたアノード電極と、前記基板の下方に設けられたカソード電極と、前記アノード電極の上方に設けられた反射層と、を備え、前記基板の平面視において、整流動作に寄与する素子領域と、前記アノード電極及び前記カソード電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記反射層は、前記素子領域に設けられている。
【0033】
これにより、フォトンリサイクリング効果によって自己励起した光を反射する反射層が設けられているので、光の利用効率が高めることができる。よって、順方向電流の増大など、縦型ダイオードを含む半導体デバイスの電気特性を改善することができる。また、非特許文献１のように別のＬＥＤを形成する必要がないので、半導体デバイスの小面積化も可能である。
【0034】
本開示の第７態様に係る半導体デバイスは、第６態様に係る半導体デバイスであって、前記第１半導体層は、電子走行層と、前記電子走行層の上方に設けられた電子供給層と、を含み、前記ｐ型半導体層は、前記電子供給層上に接触して設けられている。
【0035】
これにより、電子供給層と電子走行層との界面近傍に生じる２次元電子ガスとｐ型半導体層とのｐｎ接合を利用した縦型のｐｎ接合ダイオードを含む半導体デバイスの電気特性を改善することができる。
【0036】
本開示の第８態様に係る半導体デバイスは、第６態様に係る半導体デバイスであって、前記第１半導体層は、ｎ型半導体層を含む。
【0037】
これにより、縦型のｐｎ接合ダイオード含む半導体デバイスの電気特性を改善することができる。
【0038】
本開示の第９態様に係る半導体デバイスは、第６態様から第８態様のいずれか１つに係る半導体デバイスであって、前記反射層は、Ａｇ又はＡｌを含む。
【0039】
これにより、Ａｇ又はＡｌを含む反射層は、フォトンリサイクリング効果によって自己励起した光の反射係数が大きいので、光の利用効率が高めることができる。
【0040】
本開示の第１０態様に係る半導体デバイスは、第６態様から第９態様のいずれか１つに係る半導体デバイスであって、前記反射層は、前記アノード電極とは電気的に接続されていない。
【0041】
これにより、縦型ダイオードとしての動作部と反射層とを電気的に分離することができるので、反射層の平面レイアウトの設計自由度を高めることができる。例えば、半導体デバイスの全面を覆うように反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0042】
本開示の第１１態様に係る半導体デバイスは、第６態様から第９態様のいずれか１つに係る半導体デバイスであって、前記反射層は、前記アノード電極に電気的に接続されている。
【0043】
これにより、反射層が電界集中を緩和することができるので、半導体デバイスの耐圧を高めることができる。また、例えば、反射層とアノード電極との間の絶縁層の形成を省略するなどの製造工程の短縮にも貢献することができる。
【0044】
本開示の第１２態様に係る半導体デバイスは、基板と、前記基板の上方に設けられた第１半導体層と、前記第１半導体層の上方に設けられたｐ型半導体層と、前記ｐ型半導体層の上面に設けられた第１電極と、前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極から離れて設けられた第２電極と、前記第１電極の上方に設けられた反射層と、を備え、前記基板の平面視において、前記第１半導体層を流れる電流の主経路を含む素子領域と、前記第１電極及び前記第２電極の少なくとも一方に給電するためのワイヤが接続されるパッドが設けられる素子分離領域と、が設けられ、前記主経路は、前記基板を通過せず、前記反射層は、前記素子領域に設けられている。
【0045】
これにより、フォトンリサイクリング効果によって自己励起した光を反射する反射層が設けられているので、光の利用効率が高めることができる。よって、横型の半導体デバイスの電気特性を改善することができる。また、非特許文献１のように別のＬＥＤを形成する必要がないので、半導体デバイスの小面積化も可能である。
【0046】
本開示の第１３態様に係る半導体デバイスは、第１２態様に係る半導体デバイスであって、前記第１半導体層に電気的に接続され、前記ｐ型半導体層及び前記第１電極を、前記第２電極との間に挟むように設けられたソース電極を備え、前記第１電極は、ゲート電極であり、前記第２電極は、ドレイン電極である。
【0047】
これにより、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制など、横型トランジスタを含む半導体デバイスの電気特性を改善することができる。
【0048】
本開示の第１４態様に係る半導体デバイスは、第１３態様に係る半導体デバイスであって、前記第１電極と前記反射層との間に設けられた第１絶縁層を備え、前記第１絶縁層は、前記基板の平面視において、前記ゲート電極と前記ドレイン電極との間に位置する薄膜部と、前記基板の平面視において、前記ゲート電極と前記ソース電極との間に位置する厚膜部と、を含み、前記薄膜部の厚さは、前記厚膜部の厚さよりも薄い。
【0049】
これにより、ヘテロ構造の近傍に位置する発光領域に反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0050】
本開示の第１５態様に係る半導体デバイスは、第１４態様に係る半導体デバイスであって、前記第１絶縁層は、前記第１半導体層の上面を覆う第１膜と、前記第１膜の上方に設けられた第２膜と、前記第２膜の上方に設けられた第３膜と、を含み、前記第２膜は、前記第３膜とは異なる組成を有し、前記第３膜は、前記薄膜部と前記厚膜部とのうち前記厚膜部のみに設けられている。
【0051】
これにより、第３膜をエッチング加工時におけるエッチングストッパ層として機能させることができる。設計どおりの第１絶縁層を形成しやすくなるので、製造ばらつきに起因する電気特性のばらつきを抑制することができる。
【0052】
本開示の第１６態様に係る半導体デバイスは、第１２態様に係る半導体デバイスであって、前記第１電極は、アノード電極であり、前記第２電極は、カソード電極である。
【0053】
これにより、順方向電流の増大など、横型ダイオードを含む半導体デバイスの電気特性を改善することができる。
【0054】
本開示の第１７態様に係る半導体デバイスは、第１２態様から第１６態様のいずれか１つに係る半導体デバイスであって、前記反射層は、Ａｇ又はＡｌを含む。
【0055】
これにより、Ａｇ又はＡｌを含む反射層は、フォトンリサイクリング効果によって自己励起した光の反射係数が大きいので、光の利用効率が高めることができる。
【0056】
本開示の第１８態様に係る半導体デバイスは、第１２態様から第１７態様のいずれか１つに係る半導体デバイスであって、前記反射層は、前記第１電極及び前記第２電極のいずれにも電気的に接続されていない。
【0057】
これにより、半導体デバイスの動作部と反射層とを電気的に分離することができるので、反射層の平面レイアウトの設計自由度を高めることができる。例えば、半導体デバイスの全面を覆うように反射層を設けることができるので、光の利用効率をさらに高めることができる。
【0058】
本開示の第１９態様に係る半導体デバイスは、第１２態様から第１８態様のいずれか１つに係る半導体デバイスであって、前記反射層は、前記第２電極に電気的に接続されている。
【0059】
これにより、ゲート－ソース間の容量（Ｃｉｓｓ）を増加させることができるので、スイッチング動作時の誤点弧を抑制することができる。あるいは、反射層が電界集中を緩和することができるので、半導体デバイスの耐圧を高めることができる。また、例えば、反射層と第２電極との間の絶縁層の形成を省略するなどの製造工程の短縮にも貢献することができる。
【0060】
本開示の第２０態様に係る半導体デバイスは、第１態様から第１９態様のいずれか１つに係る半導体デバイスであって、前記第１半導体層及び前記ｐ型半導体層はそれぞれ、窒化物半導体を主成分として含む。
【0061】
これにより、絶縁破壊電界が大きく、電子のドリフト速度が高い半導体デバイスを実現することができる。
【0062】
以下では、実施の形態について、図面を参照しながら具体的に説明する。
【0063】
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0064】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
【0065】
また、本明細書において、平行又は直交などの要素間の関係性を示す用語、矩形又は台形などの要素の形状を示す用語、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【0066】
また、本明細書において、基板の「厚さ方向」とは、基板の主面に垂直な方向のことをいう。厚さ方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。「縦型」の半導体デバイスとは、ドレイン電流又は順方向電流などの電流の主経路が縦方向になるデバイス、すなわち、主な電流が基板を縦方向に通過するデバイスを意味する。「横型」の半導体デバイスとは、ドレイン電流又は順方向電流などの電流の主経路が横方向になるデバイス、すなわち、主な電流が基板を通過しないデバイスを意味する。
【0067】
また、基板に対してヘテロ構造が設けられた側を「上方」又は「上側」とみなし、その反対側を「下方」又は「下側」とみなす。なお、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【0068】
また、本明細書において、「平面視」とは、特に断りのない限り、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
【0069】
また、本明細書において、「平面視においてＡとＢとが重なる」とは、Ａの少なくとも一部とＢの少なくとも一部とが重なることを意味している。すなわち、Ａの一部のみとＢの一部のみとが重なっている場合、Ａの全てがＢに重なっている場合、Ｂの全てがＡに重なっている場合、ＡとＢとが互いに完全に重なっている場合などが含まれる。
【0070】
また、本明細書において、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。ｘ、１－ｘ－ｙ、ｙがそれぞれ、Ａｌ、Ｇａ、Ｉｎの組成比を表している。
【0071】
また、「ＡがＢを主成分として含む」とは、Ａを構成する要素の中でＢの組成比が最も高いことを意味する。また、ＧａＮ、ＡｌＧａＮなどの材料Ｘからなる層、及び、材料Ｘによって構成される層とは、当該層が実質的に材料Ｘのみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔ％以下の割合で含まれていてもよい。
【0072】
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
【0073】
【0074】
【0075】
半導体デバイス１は、ノーマリオフ型の縦型ＦＥＴである。半導体デバイス１では、例えば、ソース電極３４が接地され、ドレイン電極３６に正の電位が与えられている。ドレイン電極３６に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。半導体デバイス１では、ゲート電極３２に印加される電位に応じた変調動作を行う。例えば、ゲート電極３２に０Ｖ又は負の電位（例えば－５Ｖ）が印加された場合には、ドレイン電極３６とソース電極３４との間には電流が流れない。すなわち、半導体デバイス１が非導通状態（オフ）になる。ゲート電極３２に正の電位（例えば＋５Ｖ）が印加されることで、ドレイン電極３６からソース電極３４に電流が流れる。すなわち、半導体デバイス１が導通状態（オン）になる。オン時にドレイン電極３６からソース電極３４に流れる電流をドレイン電流と呼ぶ。ドレイン電流は、基板１０をその厚さ方向（すなわち、縦方向）に流れる。
【0076】
図１に示すように、半導体デバイス１は、基板１０と、ドリフト層１２と、下地層１４と、ブロック層１６と、下地層１８と、電子走行層２２と、電子供給層２４と、閾値調整層２８と、ゲート電極３２と、ソース電極３４と、ドレイン電極３６と、を備える。さらに、半導体デバイス１は、絶縁層４０と、ビア導体５０と、ソース配線５２と、保護層６０と、反射層７０と、を備える。また、半導体デバイス１には、ゲート開口部２０及びソース開口部３０が設けられている。
【0077】
半導体デバイス１は、チャネルを含む半導体層が窒化物半導体を主成分として含む窒化物半導体デバイスである。具体的には、ドリフト層１２と、下地層１４と、ブロック層１６と、下地層１８と、電子走行層２２と、電子供給層２４と、閾値調整層２８とがそれぞれ、窒化物半導体を主成分として含む。
【0078】
以下では、半導体デバイス１が備える各構成要素の詳細について説明する。
【0079】
基板１０は、窒化物半導体からなる基板である。基板１０の平面視形状は、例えば矩形であるが、これに限らない。
【0080】
基板１０は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型及びｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｎ＋型及びｎ－型はいずれも、ｎ型の一例であり、それぞれを区別せずにｎ型と記載する場合がある。また、ｐ＋型及びｐ－型についても同様である。
【0081】
なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、又は、酸化亜鉛（ＺｎＯ）基板などであってもよい。
【0082】
ドリフト層１２は、基板１０の上方に設けられたｎ型半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２のドナー濃度は、例えば１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であり、一例として、１×１０１６ｃｍ－３である。また、ドリフト層１２の炭素濃度（Ｃ濃度）は、例えば、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下である。ドリフト層１２は、例えば、基板１０の上面（主面）に接触して設けられている。
【0083】
下地層１４は、ドリフト層１２とブロック層１６との間に設けられた半導体層の一例である。下地層１４は、例えば、厚さが１００ｎｍで、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）からなる膜である。下地層１４の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上であってもよい。下地層１４は、ドリフト層１２及びブロック層１６の各々に接触して設けられている。下地層１４には、Ｓｉなどのｎ型不純物が含まれていてもよい。下地層１４に含まれるｎ型不純物の濃度は、下地層１４の炭素濃度及び酸素濃度より低く、例えば５×１０１６ｃｍ－３以下であり、あるいは、２×１０１６ｃｍ－３以下であってもよい。
【0084】
下地層１４が設けられていることで、パンチスルーを抑制し、半導体デバイス１の耐圧を高めることができる。なお、下地層１４は設けられていなくてもよく、ドリフト層１２とブロック層１６とが接触していてもよい。
【0085】
ブロック層１６は、ドリフト層１２の上方に設けられたｐ型半導体層の一例である。ブロック層１６は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。ブロック層１６は、下地層１４の上面に接触して設けられている。
【0086】
なお、ブロック層１６は、結晶成長で形成しているが、例えば、成膜したｉ－ＧａＮへマグネシウム（Ｍｇ）注入することで形成してもよい。さらに言えば、ブロック層１６は、ｐ型の窒化物半導体層ではなく、鉄（Ｆｅ）又はホウ素（Ｂ）を注入するなどを行うことで得られる絶縁層であってもよい。
【0087】
本実施の形態では、図１に示すように、ブロック層１６は、ソース電極３４と接触している。このため、ブロック層１６は、ソース電極３４に加えられるソース電位に固定されている。これにより、半導体デバイス１の高耐圧化が実現される。例えば、ブロック層１６とドリフト層１２とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３４よりもドレイン電極３６が高電位となった場合に、ドリフト層１２に空乏層が延びるので、半導体デバイス１の高耐圧化が可能である。本実施の形態では、オフ状態及びオン状態のいずれにおいても逆導通動作の場合を除いて、ソース電極３４よりドレイン電極３６が高電位となっている。このため、半導体デバイス１の高耐圧化が実現される。
【0088】
下地層１８は、ブロック層１６と電子走行層２２との間に設けられた半導体層の一例である。下地層１８は、ブロック層１６よりも抵抗が高い高抵抗層である。下地層１８は、例えば、厚さが２００ｎｍのアンドープＧａＮ（ｉ－ＧａＮ）からなる膜である。下地層１８は、ブロック層１６及び電子走行層２２の各々に接触して設けられている。
【0089】
下地層１８は、絶縁層又は半絶縁層であってもよい。例えば、下地層１８は、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）からなる膜であってもよい。下地層１８の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上であってもよい。下地層１８には、Ｓｉなどのｎ型不純物が含まれていてもよい。下地層１８に含まれるｎ型不純物の濃度は、下地層１８の炭素濃度及び酸素濃度より低く、例えば５×１０１６ｃｍ－３以下であり、あるいは、２×１０１６ｃｍ－３以下であってもよい。
【0090】
ゲート開口部２０は、ブロック層１６を貫通する第１開口部の一例である。具体的には、ゲート開口部２０は、下地層１８、ブロック層１６及び下地層１４を貫通して、ドリフト層１２にまで達している。ゲート開口部２０の底面２０ａは、ドリフト層１２の上面の一部である。図１に示すように、底面２０ａは、下地層１４の下面より下側に位置している。なお、下地層１４の下面は、下地層１４とドリフト層１２との界面に相当する。底面２０ａは、例えば、基板１０の主面に平行である。半導体デバイス１のオン時のドレイン電流は、ドレイン電極３６とソース電極３４との間を、このゲート開口部２０の底面２０ａを通じて流れる。
【0091】
本実施の形態では、ゲート開口部２０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２０の側面２０ｂは、斜めに傾斜している。図１に示すように、ゲート開口部２０の断面視形状は、逆台形、より具体的には、逆等脚台形である。
【0092】
底面２０ａに対する側面２０ｂの傾斜角は、例えば、２０°以上８０°以下であるが、３０°以上４５°以下であってもよい。傾斜角が小さい程、側面２０ｂがｃ面に近づくので、結晶再成長により側面２０ｂに沿って形成される電子走行層２２などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２０が大きくなりすぎることが抑制され、半導体デバイス１の小型化が実現される。なお、側面２０ｂは、底面２０ａに対して直角であってもよい。
【0093】
電子走行層２２は、ゲート開口部２０の側面２０ｂ及び底面２０ａ、並びに、下地層１８の上面を覆うように設けられた第１再成長層の一例である。具体的には、電子走行層２２の一部は、ゲート開口部２０の底面２０ａ及び側面２０ｂに沿って設けられ、電子走行層２２の他の部分は、ブロック層１６の上方で下地層１８の上面上に設けられている。電子走行層２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、アンドープを想定しているが、一部Ｓｉドープなどでｎ型化されてもよい。
【0094】
電子走行層２２は、ゲート開口部２０の底面２０ａ及び側面２０ｂにおいてドリフト層１２に接触している。電子走行層２２は、ゲート開口部２０の側面２０ｂにおいて、下地層１４、ブロック層１６及び下地層１８の各々に接触している。さらに、電子走行層２２は、下地層１８の上面に接触している。
【0095】
電子走行層２２は、チャネル領域を有する。具体的には、電子走行層２２と電子供給層２４との界面の近傍には、チャネルとなる２次元電子ガスが発生する。２次元電子ガスは、電子走行層２２と電子供給層２４との界面に沿って、すなわち、ゲート開口部２０の内面に沿って屈曲している。
【0096】
図１には示していないが、電子走行層２２と電子供給層２４との間に、厚さが１ｎｍ程度のＡｌＮ層が第２再成長層として設けられている。これにより、合金散乱が抑制されてチャネル移動度が向上し、オン抵抗を低減することが可能になる。なお、ＡｌＮ層は、必ずしも必要ではない。
【0097】
電子供給層２４は、ゲート開口部２０の側面２０ｂ及び底面２０ａ、並びに、下地層１８の上面を覆うように設けられた第３再成長層の一例である。電子走行層２２と電子供給層２４とは、基板１０側からこの順で設けられている。電子供給層２４は、例えば、厚さが２０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２４は、電子走行層２２の上面に沿った形状でほぼ均一な厚さで形成されている。
【0098】
電子供給層２４は、電子走行層２２よりもバンドギャップが大きい。このため、電子供給層２４と電子走行層２２との間にはＡｌＧａＮ／ＧａＮのヘテロ界面が形成されている。電子供給層２４は、電子走行層２２に形成されるチャネル領域（２次元電子ガス）への電子の供給を行う。
【0099】
なお、本実施の形態では、電子走行層２２及び電子供給層２４はいずれも、半導体デバイス１が備える第１半導体層に含まれる層である。第１半導体層は、基板１０の上方に設けられている。
【0100】
閾値調整層２８は、第１半導体層の上方に設けられたｐ型半導体層の一例である。具体的には、閾値調整層２８は、電子供給層２４とゲート電極３２との間に設けられている。より具体的には、閾値調整層２８は、基板１０の平面視において、ゲート開口部２０と重なる位置で、電子供給層２４の上面と直接接するように配置されている。閾値調整層２８とソース電極３４とは離間して配置されており、電気的に分離されている。
【0101】
閾値調整層２８は、例えば、厚さが２００ｎｍであり、キャリア濃度が１×１０１９ｃｍ－３であるｐ型のＧａＮからなる膜である。なお、閾値調整層２８の厚さ及びキャリア濃度は一例にすぎず、適宜変更は可能である。
【0102】
閾値調整層２８が設けられていることにより、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。これにより、ゲート電極３２の直下のキャリア濃度を低減することができ、トランジスタの閾値電圧を正側にシフトさせることができる。このため、半導体デバイス１をノーマリオフ型のＦＥＴとして容易に実現することができる。閾値調整層２８は、ｐ型のＡｌＧａＮからなる膜であってもよい。
【0103】
ソース開口部３０は、基板１０の平面視においてゲート電極３２から離れた位置で、電子供給層２４及び電子走行層２２を貫通し、ブロック層１６にまで達する第２開口部の一例である。具体的には、ソース開口部３０は、電子供給層２４及び電子走行層２２だけでなく、下地層１８を貫通している。ソース開口部３０は、基板１０の平面視において、ゲート電極３２及び閾値調整層２８のいずれからも離れた位置に設けられている。
【0104】
ソース開口部３０の底面３０ａは、ブロック層１６の上面の一部である。図１に示す例では、底面３０ａは、下地層１８の下面よりも下側に位置していてもよい。なお、下地層１８の下面は、下地層１８とブロック層１６との界面に相当する。底面３０ａは、例えば基板１０の主面に平行である。
【0105】
また、図１に示すように、ソース開口部３０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ソース開口部３０の側面３０ｂは、斜めに傾斜している。例えば、ソース開口部３０の断面形状は、逆台形、より具体的には、逆等脚台形である。このとき、底面３０ａに対する側面３０ｂの傾斜角は、例えば、３０°以上６０°以下の範囲である。側面３０ｂが斜めに傾斜していることで、ソース電極３４と電子走行層２２（２次元電子ガス）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、２次元電子ガスは、ソース開口部３０の側面３０ｂに露出し、露出部分でソース電極３４に接続されている。また、側面３０ｂは、底面３０ａに対して直角であってもよい。
【0106】
ソース開口部３０が設けられていることにより、チャネルとして機能する２次元電子ガスとソース電極３４とのオーミックコンタクト抵抗を低減することができる。すなわち、半導体デバイス１のオン抵抗を低減することができる。また、ブロック層１６とソース電極３４とを電気的に接続することができるので、ブロック層１６の電位を安定させて耐圧の向上等の効果を得ることができる。なお、ソース開口部３０が設けられずに、ソース電極３４は、閾値調整層２８から離れた位置で電子供給層２４の上面に接触して設けられていてもよい。
【0107】
ゲート電極３２は、閾値調整層２８の上面に設けられている。具体的には、ゲート電極３２は、基板１０の平面視でゲート開口部２０に重なる位置で、閾値調整層２８の上面に接触して設けられている。ゲート電極３２は、平面視で、ゲート開口部２０の底面２０ａに重なる位置に設けられている。
【0108】
ゲート電極３２は、例えば、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３２は、ｐ型のＧａＮ層に対してオーミック接続される材料を用いることができるが、これに限定されず、ｐ型のＧａＮ層に対してショットキー接触される材料を用いてもよい。例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。
【0109】
ソース電極３４は、第１半導体層に電気的に接続され、閾値調整層２８及びゲート電極３２から離れて設けられている。具体的には、ソース電極３４は、ソース開口部３０の底面３０ａ及び側面３０ｂに接触して設けられている。ソース電極３４は、ソース開口部３０の側面３０ｂで２次元電子ガスと直接接触している。これにより、ソース電極３４と２次元電子ガスとのコンタクト抵抗を低減することができるので、半導体デバイス１のオン抵抗を低減することができる。また、ソース電極３４は、ソース開口部３０の底面３０ａに露出したブロック層１６に電気的に接続されている。
【0110】
ソース電極３４は、金属などの導電性の材料を用いて形成されている。ソース電極３４の材料としては、例えば、Ｔｉ／Ａｌ（Ｔｉ層とＡｌ層との積層構造）など、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。
【0111】
ドレイン電極３６は、基板１０の下方に設けられている。具体的には、ドレイン電極３６は、基板１０の下面に接触して設けられる。
【0112】
ドレイン電極３６は、金属などの導電性の材料を用いて形成されている。ドレイン電極３６の材料としては、ソース電極３４の材料と同様に、例えば、Ｔｉ／Ａｌなどのｎ型のＧａＮに対してオーミック接触される材料を用いることができる。
【0113】
絶縁層４０は、第１絶縁層の一例であり、ゲート電極３２の上方に設けられている。絶縁層４０は、複数の絶縁層の積層構造を有する。具体的には、図１に示すように、絶縁層４０は、層間絶縁膜４１と、保護絶縁膜４２と、を含む。
【0114】
なお、図１には示されていないが、ゲート電極３２と電気的に接続されたゲート配線がゲート電極３２よりも上層に設けられている。ゲート配線（図示せず）とソース配線５２とは、互いの接触及び近接を避けるため、互いに異なる層に設けられている。これにより、ゲート－ソース間の寄生容量を低減することができる。なお、ゲート配線とソース配線５２とを異なる層に形成するため、絶縁層４０が複数の絶縁層の積層構造を有する。
【0115】
層間絶縁膜４１は、例えば窒化シリコン（ＳｉＮ）からなる絶縁膜である。層間絶縁膜４１は、電子供給層２４の表面における電子トラップを抑制することができる。
【0116】
保護絶縁膜４２は、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜と、酸化アルミニウム（Ａｌ２Ｏ３）からなる絶縁膜との積層構造を有する。ＳｉＮからなる絶縁膜、ＳｉＯ２からなる絶縁膜、Ａｌ２Ｏ３からなる絶縁膜は、下からこの順で積層されている。各々の絶縁膜の膜厚は、特に限定されない。保護絶縁膜４２の上面が基板１０の主面に平行な平坦面になるように、層間絶縁膜４１及び保護絶縁膜４２が設けられている。
【0117】
ビア導体５０は、絶縁層４０を貫通し、ソース電極３４とソース配線５２とを電気的に接続している。絶縁層４０には、ソース電極３４を露出させるための開口が設けられており、当該開口内にビア導体５０が設けられている。ビア導体５０は、金属などの導電性材料を用いて形成されている。例えば、ビア導体５０は、ソース電極３４側から順に積層されたＴｉ膜、Ａｌ膜、Ｎｉ膜、Ａｕ膜の積層構造を有する。
【0118】
ソース配線５２は、絶縁層４０の上方に設けられ、絶縁層４０に設けられた開口を介してソース電極３４に接続されている。具体的には、ソース配線５２は、ビア導体５０を介してソース電極３４に電気的に接続されている。ソース配線５２は、金属などの導電性材料を用いて形成されている。例えば、ソース配線５２は、例えば、Ａｕからなるメッキ膜である。ソース配線５２とビア導体５０に含まれるＡｕ膜とは一体的に形成されていてもよい。ビア導体５０をソース配線５２の一部とみなしてもよい。
【0119】
保護層６０は、第２絶縁層の一例であり、ソース配線５２の上方に設けられている。保護層６０は、例えばＳｉＮからなる絶縁膜と、Ａｌ２Ｏ３からなる絶縁膜との積層構造を有する。ＳｉＮからなる絶縁膜、Ａｌ２Ｏ３からなる絶縁膜は、下からこの順で積層されている。各々の絶縁膜の膜厚は、特に限定されない。
【0120】
反射層７０は、ゲート電極３２の上方に設けられている。具体的には、反射層７０は、絶縁層４０の上方に設けられている。より具体的には、反射層７０は、保護層６０の上方に設けられている。反射層７０は、例えば、保護層６０の上面を接触して覆うように設けられている。また、反射層７０は、ソース配線５２の上方に設けられている。
【0121】
反射層７０は、銀（Ａｇ）又はアルミニウム（Ａｌ）を含む金属反射層である。例えば、反射層７０は、下から順に積層されたＴｉ膜、Ａｇ膜の積層構造、又は、下から順に積層されたＴｉ膜、Ａｌ膜の積層構造を有する。
【0122】
本実施の形態では、反射層７０は、ソース電極３４及びゲート電極３２のいずれにも電気的に接続されていない。例えば、反射層７０は、電気的に浮遊状態にある。
【0123】
反射層７０は、半導体デバイス１の素子領域に設けられている。詳細については図１６Ａを用いて後で説明するが、半導体デバイス１は、基板１０の平面視において、素子領域と素子分離領域とが設けられている。素子領域は、基板１０を平面視した場合に、半導体デバイス１の変調動作に寄与する領域である。具体的には、素子領域は、平面視において、ソース電極３４に重なる領域（ソース領域）、ゲート電極３２に重なる領域（ゲート領域）、及び、ゲート電極３２とソース電極３４との間の領域に重なる領域（ゲート－ソース間領域）を含んでいる。本実施の形態では、反射層７０は、基板１０の平面視において、ソース領域、ゲート領域及びゲート－ソース間領域の各々に跨るように設けられている。また、反射層７０は、基板１０の平面視において、素子領域内のソース配線５２に重なるように設けられている。
【0124】
以上のように構成された半導体デバイス１は、例えば、以下に示す方法によって製造される。
【0125】
まず、基板１０の主面に対して、ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法、ＨＶＰＥ（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法などのエピタキシャル成長によって、窒化物半導体を結晶成長させる。例えば、基板１０の主面上に、ドリフト層１２になるｎ型ＧａＮ膜、下地層１４になる炭素ドープされたＧａＮ膜、ブロック層１６になるｐ型ＧａＮ膜、及び、下地層１８になるアンドープＧａＮ膜をこの順に形成する。その後、ドライエッチングなどによって、炭素ドープされたＧａＮ膜、ｐ型ＧａＮ膜及びアンドープＧａＮ膜、並びに、ｎ型ＧａＮ膜の表層部分を部分的に除去することにより、ゲート開口部２０を形成する。
【0126】
さらに、ゲート開口部２０を覆うように、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長によって、窒化物半導体を結晶再成長させる。例えば、ゲート開口部２０を覆うように、電子走行層２２になるアンドープＧａＮ膜、電子供給層２４になるアンドープＡｌＧａＮ膜、及び、閾値調整層２８になるｐ型ＧａＮ膜をこの順に形成する。その後、ドライエッチングなどによって、ｐ型ＧａＮ膜を所定形状にパターニングし、かつ、ソース開口部３０を形成する。
【0127】
次に、電子ビーム蒸着又はスパッタリングなどによって、閾値調整層２８を覆うように金属膜を形成し、エッチング又はリフトオフなどによって不要な部分を除去することで、ゲート電極３２を形成する。さらに、ソース開口部３０を覆うように金属膜を形成し、エッチング又はリフトオフなどによって不要な部分を除去することで、ソース電極３４を形成する。なお、ゲート電極３２及びソース電極３４の形成は、いずれが先に行われてもよい。さらに、基板１０の下面に電子ビーム蒸着又はスパッタリングなどによって金属膜を形成することで、ドレイン電極３６を形成する。なお、ドレイン電極３６の形成は、ソース配線５２や反射層７０などが形成された後に行われてもよい。
【0128】
ゲート電極３２及びソース電極３４を形成した後、絶縁層４０を形成する。絶縁層４０は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって行われる。絶縁層４０を形成した後、ドライエッチングなどによって絶縁層４０に開口を形成し、ソース電極３４の少なくとも一部を露出させる。その後、当該開口を埋めるようにビア導体５０及びソース配線５２を形成する。ビア導体５０及びソース配線５２は、例えば、Ｔｉ、Ａｌ、Ｎｉ等をスパッタリング又は電子ビーム蒸着などによって順に成膜した後、Ａｕメッキを行うことで形成される。
【0129】
さらに、ソース配線５２を覆うように保護層６０を形成する。保護層６０は、例えばプラズマＣＶＤ法、又は、ＡＬＤ法などによって行われる。保護層６０を形成した後、スパッタリング、電子ビーム蒸着又はメッキなどによって反射層７０を形成する。なお、反射層７０は、金属反射膜が形成された別基板を貼り合わせることによって形成されてもよい。
【0130】
このようにして、図１に示す半導体デバイス１を製造することができる。なお、上述した半導体デバイス１の製造方法は一例にすぎず、特に限定されない。
【0131】
［特徴的な構成］
続いて、本実施の形態に係る半導体デバイス１の主な特徴的な構成について説明する。具体的には、半導体デバイス１が備える反射層７０の作用効果について、比較例と比較しながら説明する。
続いて、本実施の形態に係る半導体デバイス１の主な特徴的な構成について説明する。具体的には、半導体デバイス１が備える反射層７０の作用効果について、比較例と比較しながら説明する。
【0132】
図２Ａは、比較例に係る半導体デバイス１ｘの課題を説明するための断面図である。図２Ｂは、実施の形態１に係る半導体デバイス１の効果を説明するための断面図である。図２Ａに示す半導体デバイス１ｘは、図１及び図２Ｂに示す半導体デバイス１と比較して、反射層７０を備えない点が相違する。また、保護層６０の断面形状も異なっているが、保護層６０は同じであってもよい。
【0133】
半導体デバイス１及び１ｘでは、ゲート電極３２に閾値電圧以上の電圧が印加された場合に、ｐ型半導体層である閾値調整層２８と２次元電子ガスを含む電子走行層２２とのｐｎ接合の近傍で発光する。半導体デバイス１ｘでは、図２Ａに示すように、発光した光が絶縁層４０を介して上方に放出される。ｐｎ接合の近傍で発生する光は、ＧａＮのバンドギャップの大きさに応じた波長の光、具体的には、近紫外光、又は、紫色から青色の可視光である。より具体的には、３３０ｎｍ以上４００ｎｍ以下の範囲の光が放出される。
【0134】
これに対して、本実施の形態では、Ａｌ又はＡｇを含む反射層７０が設けられている。Ａｌ又はＡｇは、図３に示すように、ｐｎ接合の近傍で発生する光の波長に対して、高い反射係数を有する。なお、図３は、金属の反射係数の波長依存性を示す図である。図３において横軸が波長を表し、縦軸が反射係数を表している。アルミニウム（Ａｌ）及び銀（Ａｇ）の場合、反射係数は、９０％以上である。このため、反射層７０は、光を反射することができる。
【0135】
これにより、反射層７０によって反射された光は、ｐｎ接合の近傍で吸収されて電子正孔対が生成される。生成された電子正孔対の一部が再結合することによって光が発せられ、反射層７０で反射される。反射層７０は、このように発光及び吸収を繰り返すフォトンリサイクリング効果によって自己励起した光の利用効率を高めることができる。このため、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制などの、半導体デバイス１の電気特性を改善することができる。なお、反射層７０による反射はミラー反射である。反射層７０の下方に位置する発光部（すなわち、ｐｎ接合の近傍）からの光を効率良く、発光部に戻るように反射させることができる。
【0136】
なお、比較例に係る半導体デバイス１ｘでは、反射層７０が設けられていないので、光が半導体デバイス１ｘの外部に漏れてしまい、吸収効率が低い。また、ソース配線５２は、Ａｕを主成分として含む金属層であるが、図３に示すように、Ａｕは、３３０ｎｍ以上４００ｎｍ以下の範囲の光に対する反射係数が低く、反射層としては実質的に機能しない。このため、本実施の形態に係る半導体デバイス１は、比較例に係る半導体デバイス１ｘに比べて、電気特性を改善することができる。例えば、オン抵抗が低減されることにより、低損失スイッチング動作に秀でた半導体デバイス１を実現することができる。
【0137】
また、本実施の形態では、縦型トランジスタ自体が発する光を利用し、別の発光ダイオードなどの発光素子を設ける必要がない。したがって、半導体デバイス１のチップ面積の小面積化を実現することができる。
【0138】
［変形例］
続いて、実施の形態１の変形例について説明する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
続いて、実施の形態１の変形例について説明する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0139】
＜変形例１＞
図４は、実施の形態１の変形例１に係る半導体デバイス１Ａの断面図である。本変形例に係る半導体デバイス１Ａでは、反射層７０がソース電極３４に電気的に接続されている点が、半導体デバイス１とは異なる。具体的には、半導体デバイス１Ａでは、図４に示すように、保護層６０が設けられていない。反射層７０は、ソース配線５２に接触するように設けられており、ソース配線５２及びビア導体５０を介してソース電極３４に電気的に接続されている。
図４は、実施の形態１の変形例１に係る半導体デバイス１Ａの断面図である。本変形例に係る半導体デバイス１Ａでは、反射層７０がソース電極３４に電気的に接続されている点が、半導体デバイス１とは異なる。具体的には、半導体デバイス１Ａでは、図４に示すように、保護層６０が設けられていない。反射層７０は、ソース配線５２に接触するように設けられており、ソース配線５２及びビア導体５０を介してソース電極３４に電気的に接続されている。
【0140】
これにより、反射層７０がソース電極３４と同電位になるため、ゲート－ソース間の容量（Ｃｉｓｓ）を増加させることができる。このため、スイッチング動作時の誤点弧を抑制することができる。また、保護層６０が設けられていないので、反射層７０と発光部との距離を近づけることができるので、光の利用効率を高めることができる。よって、電気特性が改善された半導体デバイス１Ａを実現することができる。
【0141】
＜変形例２＞
図５は、実施の形態１の変形例２に係る半導体デバイス１Ｂの断面図である。本変形例に係る半導体デバイス１Ｂでは、反射層７０の代わりに反射層７１を備える点が、半導体デバイス１とは異なる。具体的には、図４に示すように、反射層７１は、絶縁層４０内に設けられている。より具体的には、反射層７１は、層間絶縁膜４１と保護絶縁膜４２との間に設けられている。反射層７１は、ソース配線５２よりも下層側に設けられている。
図５は、実施の形態１の変形例２に係る半導体デバイス１Ｂの断面図である。本変形例に係る半導体デバイス１Ｂでは、反射層７０の代わりに反射層７１を備える点が、半導体デバイス１とは異なる。具体的には、図４に示すように、反射層７１は、絶縁層４０内に設けられている。より具体的には、反射層７１は、層間絶縁膜４１と保護絶縁膜４２との間に設けられている。反射層７１は、ソース配線５２よりも下層側に設けられている。
【0142】
これにより、反射層７１と発光部との距離を近づけることができるので、光の利用効率を高めることができる。よって、電気特性が改善された半導体デバイス１Ｂを実現することができる。
【0143】
（実施の形態２）
続いて、実施の形態２について説明する。
続いて、実施の形態２について説明する。
【0144】
実施の形態２に係る半導体デバイスは、実施の形態１に係る半導体デバイスと比較して、縦型ＦＥＴの代わりに縦型ダイオードを備える点が主な相違点である。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0145】
図６は、実施の形態２に係る半導体デバイス２の断面図である。半導体デバイス２は、縦型ダイオードである。具体的には、半導体デバイス２は、ｐ型半導体層１２８と、ヘテロ構造によって生じる２次元電子ガスとによって形成されるｐｎダイオードである。半導体デバイス２では、アノード電極１３２とカソード電極１３６との間に印加される電圧に応じた整流動作を行う。アノード電極１３２からカソード電極１３６に流れる順方向電流は、基板１０をその厚さ方向（すなわち、縦方向）に流れる。図６に示す半導体デバイス２は、例えば、実施の形態１及びその変形例に係る半導体デバイス１、１Ａ又は１Ｂと同一のウェハを用いて同じプロセスで製造することができる。
【0146】
図６に示すように、半導体デバイス２は、基板１０と、ドリフト層１２と、下地層１４と、ブロック層１６と、下地層１８と、電子走行層２２と、電子供給層２４と、ｐ型半導体層１２８と、アノード電極１３２と、カソード電極１３６と、絶縁層４０と、ビア導体１５０と、アノード配線１５２と、保護層６０と、反射層７０と、を備える。ｐ型半導体層１２８、アノード電極１３２、カソード電極１３６、ビア導体１５０及びアノード配線１５２以外の各構成要素については、実施の形態１に係る半導体デバイス１が備える各構成要素と同じである。
【0147】
ｐ型半導体層１２８、アノード電極１３２及びカソード電極１３６はそれぞれ、半導体デバイス１が備える閾値調整層２８、ゲート電極３２及びドレイン電極３６に対応している。ｐ型半導体層１２８、アノード電極１３２及びカソード電極１３６がそれぞれ、ｐｎダイオードのｐ型層、アノード電極及びカソード電極として機能する。
【0148】
ビア導体１５０は、半導体デバイス１が備えるゲート配線（図１には示していない）用のビア導体（図１には示していない）に対応している。ビア導体１５０は、層間絶縁膜４１を貫通し、アノード電極１３２とアノード配線１５２とを電気的に接続している。本実施の形態では、層間絶縁膜４１が本開示に係る第１絶縁層に対応している。層間絶縁膜４１には、アノード電極１３２を露出させるための開口が設けられており、当該開口内にビア導体１５０が設けられている。ビア導体１５０は、金属などの導電性材料を用いて形成されている。例えば、ビア導体１５０は、アノード電極１３２側から順に積層されたＴｉ膜、Ａｌ膜、Ｎｉ膜、Ａｕ膜の積層構造を有する。
【0149】
アノード配線１５２は、半導体デバイス１が備えるゲート配線（図１には示していない）に対応している。アノード配線１５２は、ビア導体１５０を介してアノード電極１３２に電気的に接続されている。図６に示すように、アノード配線１５２は、層間絶縁膜４１と保護絶縁膜４２との間に設けられている。なお、アノード配線１５２は、保護絶縁膜４２の上面に設けられていてもよい。アノード配線１５２は、金属などの導電性材料を用いて形成されている。例えば、アノード配線１５２は、例えば、Ａｕからなるメッキ膜である。
【0150】
本実施の形態では、反射層７０は、アノード電極１３２の上方に設けられている。具体的には、反射層７０は、アノード配線１５２の上方に設けられている。より具体的には、反射層７０は、保護層６０の上方に設けられている。反射層７０は、例えば、保護層６０の上面を接触して覆うように設けられている。反射層７０は、基板１０の平面視において、アノード電極１３２及びアノード配線１５２のいずれよりも大きい。反射層７０は、基板１０の平面視において、アノード電極１３２及びアノード配線１５２のいずれも設けられていない領域にも設けられている。
【0151】
本実施の形態では、反射層７０は、アノード電極１３２及びカソード電極１３６のいずれにも電気的に接続されていない。例えば、反射層７０は、電気的に浮遊状態にある。
【0152】
反射層７０は、半導体デバイス２の素子領域に設けられている。半導体デバイス２は、基板１０の平面視において、素子領域と素子分離領域とが設けられている。素子領域は、基板１０を平面視した場合に、半導体デバイス２の整流動作に寄与する領域である。具体的には、素子領域は、平面視において、アノード電極１３２に重なる領域を含んでいる。本実施の形態では、反射層７０は、基板１０の平面視において、アノード配線１５２と、アノード配線１５２の近傍領域とに重なるように設けられている。
【0153】
半導体デバイス２の整流動作時には、アノード電極１３２及びカソード電極１３６間に順方向電圧が印加され、アノード電極１３２からカソード電極１３６に向かう順方向電流が流れる。ｐｎ接合を順方向電流が流れることにより、ｐｎ接合の近傍では光が発生する。ｐｎ接合の近傍で発生する光は、ＧａＮのバンドギャップの大きさに応じた波長の光、具体的には、近紫外光、又は、紫色から青色の可視光である。より具体的には、３３０ｎｍ以上４００ｎｍ以下の範囲の光が放出される。
【0154】
本実施の形態では、実施の形態１と同様に、反射層７０が設けられているので、フォトンリサイクリング効果によって自己励起した光の利用効率を高めることができる。このため、順方向電流の増大など、縦型ダイオードを含む半導体デバイス２の電気特性を改善することができる。
【0155】
また、本実施の形態では、縦型ダイオード自体が発する光を利用し、別の発光ダイオードなどの発光素子を設ける必要がない。したがって、半導体デバイス２のチップ面積の小面積化を実現することができる。
【0156】
なお、アノード配線１５２の下面側に、Ａｇ膜又はＡｌ膜が設けられてもよい。また、アノード配線１５２がＴｉ膜とＡｕメッキ層との積層構造を有する場合、Ｔｉ膜とＡｕメッキ層との間に、Ａｇ膜又はＡｌ膜が設けられてもよい。これにより、Ａｕメッキによって光が吸収されるのを抑制し、光の利用効率を高めることができる。
【0157】
［変形例］
続いて、実施の形態２の変形例について説明する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
続いて、実施の形態２の変形例について説明する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0158】
図７Ａは、実施の形態２の変形例に係る半導体デバイス２Ａの断面図である。本変形例に係る半導体デバイス２Ａでは、反射層７０がアノード電極１３２に電気的に接続されている点が、半導体デバイス２とは異なる。具体的には、半導体デバイス２Ａでは、図７Ａに示すように、保護層６０及び保護絶縁膜４２が設けられていない。反射層７０は、アノード配線１５２に接触するように設けられており、アノード配線１５２及びビア導体１５０を介してアノード電極１３２に電気的に接続されている。
【0159】
なお、反射層７０は、アノード配線１５２とアノード電極１３２との間に設けられていてもよい。例えば、図７Ｂに示す半導体デバイス２Ｂのように、反射層７０は、アノード配線１５２とビア導体１５０との間に設けられていてもよい。この場合、反射層７０は、アノード配線１５２とビア導体１５０との各々に接触し、各々に電気的に接続されている。
【0160】
これにより、反射層７０がアノード電極１３２と同電位になるため、アノード電極１３２への電界集中を緩和することができる。このため、半導体デバイス２Ａ又は２Ｂの耐圧を高めることができる。また、保護層６０及び保護絶縁膜４２が設けられていないので、反射層７０と発光部との距離を近づけることができるので、光の利用効率を高めることができる。よって、電気特性が改善された半導体デバイス２Ａ又は２Ｂを実現することができる。
【0161】
（実施の形態３）
続いて、実施の形態３について説明する。
続いて、実施の形態３について説明する。
【0162】
実施の形態３に係る半導体デバイスは、実施の形態２に係る半導体デバイスと比較して、電子走行層２２及び電子供給層２４を備えない点が主な相違点である。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0163】
図８は、実施の形態３に係る半導体デバイス３の断面図である。半導体デバイス３は、縦型ダイオードである。具体的には、半導体デバイス３は、ｐ型半導体層２１６とドリフト層１２とによって形成されるｐｎダイオードである。図８に示す半導体デバイス３は、例えば、実施の形態１及びその変形例に係る半導体デバイス１、１Ａ又は１Ｂと同一のウェハを用いて同じプロセスで製造することができる。
【0164】
図８に示すように、半導体デバイス３は、基板１０と、ドリフト層１２と、下地層１４と、ｐ型半導体層２１６と、アノード電極２３２と、カソード電極１３６と、絶縁層４０と、ビア導体１５０と、アノード配線１５２と、保護層６０と、反射層７０と、を備える。ｐ型半導体層２１６及びアノード電極２３２以外の各構成要素については、実施の形態２に係る半導体デバイス２が備える各構成要素と同じである。
【0165】
ｐ型半導体層２１６は、半導体デバイス２が備えるブロック層１６に対応している。ｐ型半導体層２１６は、ｐｎダイオードのｐ型層として機能する。なお、本実施の形態では、ドリフト層１２がｐｎダイオードのｎ型層として機能する。ドリフト層１２は、基板１０の上方に設けられた第１半導体層が含むｎ型半導体層の一例である。
【0166】
なお、ドリフト層１２とｐ型半導体層２１６との間には、下地層１４が設けられている。これは、例えば、実施の形態１及びその変形例に係る半導体デバイス１、１Ａ又は１Ｂと同一のウェハを用いて同じプロセスで半導体デバイス３を製造するためである。同じプロセスを利用することで、製造工程の短縮に繋がる。
【0167】
一方で、下地層１４が設けられずに、ドリフト層１２とｐ型半導体層２１６とが接触していてもよい。例えば、ドリフト層１２の上方に積層される窒化物半導体をエッチングなどによって除去した後、ｐ型ＧａＮなどからなるｐ型半導体層２１６をエピタキシャル成長によって形成してもよい。抵抗が高い下地層１４が設けられないことにより、抵抗を低くし、順方向電流を増大させることができる。
【0168】
アノード電極２３２は、半導体デバイス２が備えるアノード電極１３２に対応しており、ｐ型半導体層２１６の上面に設けられている点が相違する。アノード電極２３２は、ゲート電極３２と同じ材料を用いて形成することができる。
【0169】
本実施の形態では、実施の形態２と同様に、反射層７０が設けられているので、フォトンリサイクリング効果によって自己励起した光の利用効率を高めることができる。このため、順方向電流の増大など、縦型ダイオードを含む半導体デバイス３の電気特性を改善することができる。
【0170】
また、本実施の形態では、縦型ダイオード自体が発する光を利用し、別の発光ダイオードなどの発光素子を設ける必要がない。したがって、半導体デバイス３のチップ面積の小面積化を実現することができる。
【0171】
［変形例］
続いて、実施の形態３の変形例について説明する。以下では、実施の形態３との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
続いて、実施の形態３の変形例について説明する。以下では、実施の形態３との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0172】
図９Ａは、実施の形態３の変形例に係る半導体デバイス３Ａの断面図である。本変形例に係る半導体デバイス３Ａでは、反射層７０がアノード電極２３２に電気的に接続されている点が、半導体デバイス３とは異なる。具体的には、半導体デバイス３Ａでは、図９Ａに示すように、保護層６０及び保護絶縁膜４２が設けられていない。反射層７０は、アノード配線１５２に接触するように設けられており、アノード配線１５２及びビア導体１５０を介してアノード電極２３２に電気的に接続されている。
【0173】
なお、反射層７０は、アノード配線１５２とアノード電極２３２との間に設けられていてもよい。例えば、図９Ｂに示す半導体デバイス２Ｂのように、反射層７０は、アノード配線１５２とビア導体１５０との間に設けられていてもよい。この場合、反射層７０は、アノード配線１５２とビア導体１５０との各々に接触し、各々に電気的に接続されている。
【0174】
これにより、反射層７０がアノード電極２３２と同電位になるため、アノード電極２３２への電界集中を緩和することができる。このため、半導体デバイス３Ａ又は３Ｂの耐圧を高めることができる。また、保護層６０及び保護絶縁膜４２が設けられていないので、反射層７０と発光部との距離を近づけることができるので、光の利用効率を高めることができる。よって、電気特性が改善された半導体デバイス３Ａ又は３Ｂを実現することができる。
【0175】
（実施の形態４）
続いて、実施の形態４について説明する。
続いて、実施の形態４について説明する。
【0176】
実施の形態４に係る半導体デバイスは、動作時に流れる電流の主経路が基板に平行な方向になる横型デバイスである。以下では、実施の形態１から３との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0177】
［構成］
図１０は、実施の形態４に係る半導体デバイス４の断面図である。図１０に示す半導体デバイス４は、ノーマリオフ型の横型ＦＥＴである。半導体デバイス４では、ゲート電極３３２に印加される電位に応じた変調動作を行う。例えば、ゲート電極３３２に０Ｖ又は負の電位が印加された場合には、ドレイン電極３３６とソース電極３３４との間には電流が流れない。すなわち、半導体デバイス４が非導通状態（オフ）になる。ゲート電極３３２に正の電位が印加されることで、ドレイン電極３３６からソース電極３３４に電流が流れる。すなわち、半導体デバイス４が導通状態（オン）になる。オン時にドレイン電極３３６からソース電極３３４に流れる電流をドレイン電流と呼ぶ。ドレイン電流は、電子走行層３２２と電子供給層３２４との界面近傍において、基板３１０の主面に平行な方向（すなわち、横方向）に流れる。ドレイン電流の主経路は、基板３１０を通過しない。
図１０は、実施の形態４に係る半導体デバイス４の断面図である。図１０に示す半導体デバイス４は、ノーマリオフ型の横型ＦＥＴである。半導体デバイス４では、ゲート電極３３２に印加される電位に応じた変調動作を行う。例えば、ゲート電極３３２に０Ｖ又は負の電位が印加された場合には、ドレイン電極３３６とソース電極３３４との間には電流が流れない。すなわち、半導体デバイス４が非導通状態（オフ）になる。ゲート電極３３２に正の電位が印加されることで、ドレイン電極３３６からソース電極３３４に電流が流れる。すなわち、半導体デバイス４が導通状態（オン）になる。オン時にドレイン電極３３６からソース電極３３４に流れる電流をドレイン電流と呼ぶ。ドレイン電流は、電子走行層３２２と電子供給層３２４との界面近傍において、基板３１０の主面に平行な方向（すなわち、横方向）に流れる。ドレイン電流の主経路は、基板３１０を通過しない。
【0178】
図１０に示すように、半導体デバイス４は、基板３１０と、空乏層形成層３１２と、バッファ層３１４と、耐圧向上層３１６と、電子走行層３２２と、電子供給層３２４と、閾値調整層３２８と、ゲート電極３３２と、ソース電極３３４と、ドレイン電極３３６と、を備える。さらに、半導体デバイス４は、絶縁層３４０と、ソース配線３５２と、ドレイン配線３５４と、反射層３７０と、保護膜３８０と、裏面電極３９０と、を備える。なお、絶縁層３４０は、複数の絶縁膜の積層構造を有するが、その図示を省略している。
【0179】
半導体デバイス４は、チャネルを含む半導体層が窒化物半導体を主成分として含む窒化物半導体デバイスである。具体的には、空乏層形成層３１２と、バッファ層３１４と、耐圧向上層３１６と、電子走行層３２２と、電子供給層３２４と、閾値調整層３２８とがそれぞれ、窒化物半導体を主成分として含む。
【0180】
基板３１０は、窒化物半導体からなる基板である。基板３１０の平面視形状は、例えば矩形であるが、これに限らない。本実施の形態では、基板３１０は、基板本体３１０ａと、ｎ型ＧａＮ層３１０ｂと、アンドープＧａＮ層３１０ｃと、を含む。
【0181】
基板本体３１０ａは、例えば、厚さが３００μｍのｎ型のＧａＮからなる基板本体である。ｎ型ＧａＮ層３１０ｂは、例えば、厚さが１μｍのｎ型のＧａＮからなる層である。アンドープＧａＮ層３１０ｃは、例えば、厚さが２００ｎｍのアンドープのＧａＮからなる層である。基板本体３１０ａの主面の上に、ｎ型ＧａＮ層３１０ｂ及びアンドープＧａＮ層３１０ｃがこの順で積層されている。基板本体３１０ａ及びｎ型ＧａＮ層３１０ｂのキャリア濃度は、例えば、実施の形態１の基板１０のキャリア濃度と同じであるが、特に限定されない。
【0182】
なお、基板３１０は、基板本体３１０ａのみを備えてもよい。あるいは、基板３１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、又は、酸化亜鉛（ＺｎＯ）基板などであってもよい。また、基板３１０は、サファイアなどの絶縁性の基板であってもよい。
【0183】
空乏層形成層３１２は、基板３１０の上面に接触して設けられている。空乏層形成層３１２は、例えば、厚さが４００ｎｍのｐ型のＧａＮからなる膜である。空乏層形成層３１２は、アンドープＧａＮ層３１０ｃを介してｎ型ＧａＮ層３１０ｂに接合されることにより、空乏層を形成する。これにより、基板３１０の下面に設けられた裏面電極３９０とドレイン電極３３６との間の耐圧を高めることができる。また、基板本体３１０ａがＧａＮ基板である場合に、オフ角による炭素濃度のばらつきを低減することができる。このため、裏面電極３９０との間の耐圧を一定にすることができる。なお、裏面電極３９０には、ソース電位（例えば０Ｖ）が印加されている。
【0184】
空乏層形成層３１２は、例えば、結晶成長で形成しているが、例えば、成膜したｉ－ＧａＮへマグネシウム（Ｍｇ）注入することで形成してもよい。さらに言えば、空乏層形成層３１２は、ｐ型の窒化物半導体層ではなく、鉄（Ｆｅ）又はホウ素（Ｂ）を注入するなどを行うことで得られる絶縁層であってもよい。
【0185】
バッファ層３１４は、空乏層形成層３１２の上面に接触して設けられている。バッファ層３１４は、例えば、厚さが７μｍのアンドープのＧａＮからなる膜である。
【0186】
バッファ層３１４は、絶縁層又は半絶縁層であってもよい。例えば、バッファ層３１４は、炭素がドープされたＧａＮ（Ｃ－ＧａＮ）からなる膜であってもよい。バッファ層３１４の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上であってもよい。バッファ層３１４には、Ｓｉなどのｎ型不純物が含まれていてもよい。バッファ層３１４に含まれるｎ型不純物の濃度は、バッファ層３１４の炭素濃度及び酸素濃度より低く、例えば５×１０１６ｃｍ－３以下であり、あるいは、２×１０１６ｃｍ－３以下であってもよい。
【0187】
耐圧向上層３１６は、バッファ層３１４の上面に接触して設けられている。本実施の形態では、耐圧向上層３１６は、アンドープのＡｌＧａＮ層からなる。バッファ層３１４と電子走行層３２２との間で、電子走行層３２２とヘテロ接合する耐圧向上層３１６が設けられていることで、裏面電極３９０とドレイン電極３３６との間の耐圧を高めることができる。
【0188】
耐圧向上層３１６は、絶縁層又は半絶縁層であってもよい。例えば、耐圧向上層３１６は、炭素がドープされたＡｌＧａＮ（Ｃ－ＡｌＧａＮ）からなる膜であってもよい。耐圧向上層３１６の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上であってもよい。
【0189】
空乏層形成層３１２、バッファ層３１４及び耐圧向上層３１６が設けられていることで、電子供給層３２４と電子走行層３２２との界面近傍に発生する２次元電子ガスから電子が基板３１０に漏れる、いわゆるパンチスルーを抑制することができる。これにより、半導体デバイス３の耐圧を高めることができる。なお、空乏層形成層３１２、バッファ層３１４及び耐圧向上層３１６の少なくとも１つは設けられていなくてもよい。
【0190】
電子走行層３２２は、基板３１０の上方に設けられている。具体的には、電子走行層３２２は、耐圧向上層３１６の上面上に設けられている。電子走行層３２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層３２２は、アンドープを想定しているが、一部Ｓｉドープなどでｎ型化されてもよい。
【0191】
電子走行層３２２は、チャネル領域を有する。具体的には、電子走行層３２２と電子供給層３２４との界面の近傍には、チャネルとなる２次元電子ガスが発生する。２次元電子ガスは、電子走行層３２２と電子供給層３２４との界面に沿って、基板３１０の主面に平行に延在している。
【0192】
図１０には示していないが、電子走行層３２２と電子供給層３２４との間に、厚さが１ｎｍ程度のＡｌＮ層が設けられている。これにより、合金散乱が抑制されてチャネル移動度が向上し、オン抵抗を低減することが可能になる。なお、ＡｌＮ層は、必ずしも必要ではない。
【0193】
電子供給層３２４は、電子走行層３２２の上面を覆うように設けられている。電子供給層３２４は、例えば、厚さが５０ｎｍ又は６０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層３２４は、電子走行層３２２よりもバンドギャップが大きい。このため、電子供給層３２４と電子走行層３２２との間にはＡｌＧａＮ／ＧａＮのヘテロ界面が形成されている。電子供給層３２４は、電子走行層３２２に形成されるチャネル領域（２次元電子ガス）への電子の供給を行う。
【0194】
なお、本実施の形態では、電子走行層３２２及び電子供給層３２４はいずれも、半導体デバイス４が備える第１半導体層に含まれる層である。第１半導体層は、基板３１０の上方に設けられている。
【0195】
電子供給層３２４には、ゲートリセス３２０が設けられている。ゲートリセス３２０は、電子供給層３２４の上面に設けられた凹部である。ゲートリセス３２０が設けられることで、ゲート電極３３２に印加される電界をゲートリセス３２０の端部に集中させやすくなり、ゲートの制御性を高めることができる。なお、必ずしもゲートリセス３２０は設けられていなくてもよい。
【0196】
閾値調整層３２８は、第１半導体層の上方に設けられたｐ型半導体層の一例である。具体的には、閾値調整層３２８は、電子供給層３２４とゲート電極３３２との間に設けられている。本実施の形態では、閾値調整層３２８は、ゲートリセス３２０を埋めるように設けられている。閾値調整層３２８は、ソース電極３３４及びドレイン電極３３６の各々とは離間して配置されており、電気的に分離されている。
【0197】
閾値調整層３２８は、例えば、厚さが２００ｎｍであり、キャリア濃度が１×１０１９ｃｍ－３であるｐ型のＧａＮからなる膜である。なお、閾値調整層３２８の厚さ及びキャリア濃度は一例にすぎず、適宜変更は可能である。
【0198】
閾値調整層３２８が設けられていることにより、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。これにより、ゲート電極３３２の直下のキャリア濃度を低減することができ、トランジスタの閾値電圧を正側にシフトさせることができる。このため、半導体デバイス４をノーマリオフ型のＦＥＴとして容易に実現することができる。閾値調整層３２８は、ｐ型のＡｌＧａＮからなる膜であってもよい。
【0199】
また、電子供給層３２４を貫通するソース開口部３３０ｓ及びドレイン開口部３３０ｄが設けられている。ソース開口部３３０ｓ及びドレイン開口部３３０ｄはそれぞれ、電子供給層３２４と、電子走行層３２２の少なくとも一部とを除去することによって形成される。
【0200】
ソース開口部３３０ｓ及びドレイン開口部３３０ｄはそれぞれ、基板３１０から遠ざかる程、開口面積が大きくなるように形成されている。すなわち、ソース開口部３３０ｓ及びドレイン開口部３３０ｄの各々の側面は、斜めに傾斜している。例えば、ソース開口部３３０ｓ及びドレイン開口部３３０ｄの各々の断面形状は、逆台形、より具体的には、逆等脚台形である。ソース開口部３３０ｓの底面に対する側面の傾斜角は、例えば、３０°以上６０°以下の範囲である。側面が斜めに傾斜していることで、ソース電極３３４と電子走行層３２２（２次元電子ガス）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、２次元電子ガスは、ソース開口部３３０ｓの側面に露出し、露出部分でソース電極３３４に接続されている。また、ソース開口部３３０ｓの側面は、ソース開口部３３０ｓの底面に対して直角であってもよい。ドレイン開口部３３０ｄについても同様である。
【0201】
これにより、ソース開口部３３０ｓ及びドレイン開口部３３０ｄが設けられていることにより、チャネルとして機能する２次元電子ガスとソース電極３３４及びドレイン電極３３６とのオーミックコンタクト抵抗を低減することができる。すなわち、半導体デバイス４のオン抵抗を低減することができる。なお、ソース開口部３３０ｓ及びドレイン開口部３３０ｄが設けられずに、ソース電極３３４及びドレイン電極３３６はそれぞれ、閾値調整層３２８から離れた位置で電子供給層３２４の上面に接触して設けられていてもよい。
【0202】
ゲート電極３３２は、ｐ型半導体層の上面に設けられた第１電極の一例である。具体的には、ゲート電極３３２は、閾値調整層３２８の上面に設けられている。ゲート電極３３２は、例えば、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３３２は、ｐ型のＧａＮ層に対してオーミック接続される材料を用いることができるが、これに限定されず、ｐ型のＧａＮ層に対してショットキー接触される材料を用いてもよい。例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。
【0203】
ソース電極３３４は、第１半導体層に電気的に接続され、閾値調整層３２８及びゲート電極３３２から離れて設けられている。ソース電極３３４は、閾値調整層３２８及びゲート電極３３２を、ドレイン電極３３６との間に挟むように設けられている。具体的には、ソース電極３３４は、ソース開口部３３０ｓの底面及び側面に接触して設けられている。ソース電極３３４は、ソース開口部３３０ｓの側面で２次元電子ガスと直接接触している。これにより、ソース電極３３４と２次元電子ガスとのコンタクト抵抗を低減することができるので、半導体デバイス４のオン抵抗を低減することができる。
【0204】
ソース電極３３４は、金属などの導電性の材料を用いて形成されている。ソース電極３３４の材料としては、例えば、Ｔｉ／Ａｌ（Ｔｉ層とＡｌ層との積層構造）など、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。
【0205】
ドレイン電極３３６は、第１半導体層に電気的に接続された第２電極の一例であり、閾値調整層３２８及びゲート電極３３２から離れて設けられている。具体的には、ドレイン電極３３６は、ドレイン開口部３３０ｄの底面及び側面に接触して設けられている。ドレイン電極３３６は、ドレイン開口部３３０ｄの側面で２次元電子ガスと直接接触している。これにより、ドレイン電極３３６と２次元電子ガスとのコンタクト抵抗を低減することができるので、半導体デバイス４のオン抵抗を低減することができる。
【0206】
ドレイン電極３３６は、金属などの導電性の材料を用いて形成されている。ドレイン電極３３６の材料としては、ソース電極３３４の材料と同様に、例えば、Ｔｉ／Ａｌなどのｎ型のＧａＮに対してオーミック接触される材料を用いることができる。
【0207】
絶縁層３４０は、第１電極の上方に設けられた第１絶縁層、及び、第２電極に接続される配線の上方に設けられた第２絶縁層を含む層の一例である。具体的には、絶縁層３４０は、ゲート電極３３２を覆う層間絶縁層と、ソース配線３５２及びドレイン配線３５４を覆う保護層との積層構造を有する。図１０には示されていないが、絶縁層３４０が含む層間絶縁層及び保護層はそれぞれ、複数の絶縁層の積層構造を有してもよい。
【0208】
例えば、絶縁層３４０を構成する積層構造の最下層であって、電子供給層３２４に接触する絶縁層は、ＳｉＮ膜である。これにより、電子供給層３２４の表面における電子トラップを抑制することができる。絶縁層３４０に含まれる他の絶縁膜は、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、及び、酸化アルミニウム（Ａｌ２Ｏ３）などを含む。あるいは、絶縁層３４０は、感光性ポリマーなどの絶縁性樹脂材料を用いて形成された絶縁膜を含んでもよい。なお、絶縁層３４０は、実施の形態１に係る半導体デバイス１が備える絶縁層４０及び保護層６０に対応している。
【0209】
ソース配線３５２は、ソース電極３３４の上方に設けられ、絶縁層３４０に設けられた開口を介してソース電極３３４に接続されている。具体的には、ソース配線３５２は、ビア導体を介してソース電極３３４に電気的に接続されている。ソース配線３５２は、金属などの導電性材料を用いて形成されている。例えば、ソース配線３５２は、例えば、Ａｕからなるメッキ膜である。なお、ビア導体は、ソース電極３３４側から順に積層されたＴｉ膜、Ａｌ膜、Ｎｉ膜、Ａｕ膜の積層構造を有する。
【0210】
本実施の形態では、ソース配線３５２は、ソース電極３３４からゲート電極３３２を超えてドレイン電極３３６側に張り出すように設けられている。すなわち、基板３１０の平面視において、ソース配線３５２は、ゲート電極３３２に重なっている。これにより、ソース配線３５２は、ソースフィールドプレートとして機能し、ゲート－ドレイン間の寄生容量を低減することができる。
【0211】
ドレイン配線３５４は、ドレイン電極３３６の上方に設けられ、絶縁層３４０に設けられた開口を介してドレイン電極３３６に接続されている。具体的には、ドレイン配線３５４は、ビア導体を介してドレイン電極３３６に電気的に接続されている。ドレイン配線３５４は、金属などの導電性材料を用いて形成されている。例えば、ドレイン配線３５４は、例えば、Ａｕからなるメッキ膜である。なお、ビア導体は、ドレイン電極３３６側から順に積層されたＴｉ膜、Ａｌ膜、Ｎｉ膜、Ａｕ膜の積層構造を有する。
【0212】
反射層３７０は、ゲート電極３３２の上方に設けられている。また、反射層３７０は、ソース配線３５２及びドレイン配線３５４の上方に設けられている。具体的には、反射層３７０は、絶縁層３４０の上方に設けられている。より具体的には、反射層３７０は、例えば、絶縁層３４０の上面を接触して覆うように設けられている。
【0213】
反射層３７０は、銀（Ａｇ）又はアルミニウム（Ａｌ）を含む金属反射層である。例えば、反射層３７０は、下から順に積層されたＴｉ膜、Ａｇ膜の積層構造、又は、下から順に積層されたＴｉ膜、Ａｌ膜の積層構造を有する。
【0214】
本実施の形態では、反射層３７０は、ゲート電極３３２、ソース電極３３４及びドレイン電極３３６のいずれにも電気的に接続されていない。例えば、反射層３７０は、電気的に浮遊状態にある。
【0215】
反射層３７０は、半導体デバイス４の素子領域に設けられている。詳細については図１６Ｂを用いて後で説明するが、半導体デバイス４は、基板３１０の平面視において、素子領域と素子分離領域とが設けられている。素子領域は、基板３１０を平面視した場合に、半導体デバイス４の変調動作に寄与する領域である。具体的には、素子領域は、平面視において、ゲート電極３３２に重なる領域（ゲート領域）、ソース電極３３４に重なる領域（ソース領域）、ドレイン電極３３６に重なる領域（ドレイン領域）、ゲート電極３３２とソース電極３３４との間の領域に重なる領域（ゲート－ソース間領域）、及び、ゲート電極３３２とドレイン電極３３６との間の領域に重なる領域（ゲート－ドレイン間領域）を含んでいる。本実施の形態では、反射層３７０は、基板３１０の平面視において、ゲート領域、ソース領域、ドレイン領域、ゲート－ソース間領域及びゲート－ドレイン間領域の各々に跨るように設けられている。また、反射層３７０は、基板３１０の平面視において、ソース配線３５２に重なるように設けられている。
【0216】
保護膜３８０は、反射層３７０を保護するために設けられている。例えば、保護膜３８０は、ポリベンゾオキサゾール（ＰＢＯ）などの耐熱性、絶縁性、耐水性などに優れた高分子材料を用いて形成される。
【0217】
以上のように構成された半導体デバイス４は、例えば、以下に示す方法によって製造される。
【0218】
まず、基板本体３１０ａの主面に対して、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長によって、窒化物半導体を結晶成長させる。例えば、基板本体３１０ａの主面上に、ｎ型ＧａＮ層３１０ｂ、アンドープＧａＮ層３１０ｃ、空乏層形成層３１２であるｐ型ＧａＮ膜、バッファ層３１４であるアンドープＧａＮ膜、耐圧向上層３１６であるＡｌＧａＮ膜、電子走行層３２２になるアンドープＧａＮ膜、並びに、電子供給層３２４になるアンドープＡｌＧａＮ膜をこの順に形成する。その後、ドライエッチングなどによって、アンドープＡｌＧａＮ膜及びアンドープＧａＮ膜の一部を部分的に除去することにより、ゲートリセス３２０、ソース開口部３３０ｓ及びドレイン開口部３３０ｄを形成する。その後、ゲートリセス３２０を覆うように、ＭＯＶＰＥ法、ＨＶＰＥ法などのエピタキシャル成長法によって、閾値調整層３２８になるｐ型ＧａＮ膜を成膜する。そして、ドライエッチングなどによって、ｐ型ＧａＮ膜を所定形状にパターニングする。
【0219】
次に、電子ビーム蒸着又はスパッタリングなどによって、閾値調整層３２８を覆うように金属膜を形成し、エッチング又はリフトオフなどによって不要な部分を除去することで、ゲート電極３３２を形成する。さらに、ソース開口部３３０ｓ及びドレイン開口部３３０ｄを覆うように金属膜を形成し、エッチング又はリフトオフなどによって不要な部分を除去することで、ソース電極３３４及びドレイン電極３３６を形成する。なお、ゲート電極３３２、ソース電極３３４及びドレイン電極３３６の形成は、いずれが先に行われてもよい。さらに、基板３１０の下面に電子ビーム蒸着又はスパッタリングなどによって金属膜を形成することで、裏面電極３９０を形成する。なお、裏面電極３９０の形成は、ソース配線３５２や反射層３７０などが形成された後に行われてもよい。また、裏面電極３９０は形成されなくてもよい。
【0220】
ゲート電極３３２、ソース電極３３４及びドレイン電極３３６を形成した後、絶縁層３４０の下層部を形成する。絶縁層３４０の下層部は、例えばプラズマＣＶＤ法、又は、原子層堆積法などによって行われる。絶縁層３４０の下層部を形成した後、ドライエッチングなどによって絶縁層３４０の下層部に開口を形成し、ソース電極３３４及びドレイン電極３３６の少なくとも一部を露出させる。その後、当該開口を埋めるようにソース配線３５２及びドレイン配線３５４を形成する。ソース配線３５２及びドレイン配線３５４は、例えば、Ｔｉ、Ａｌ、Ｎｉ等をスパッタリング又は電子ビーム蒸着などによって順に成膜した後、Ａｕメッキを行うことで形成される。
【0221】
さらに、ソース配線３５２及びドレイン配線３５４を覆うように絶縁層３４０の上層部を形成する。絶縁層３４０の上層部は、例えばプラズマＣＶＤ法、又は、ＡＬＤ法などによって行われる。絶縁層３４０の上層部を形成した後、スパッタリング、電子ビーム蒸着又はメッキなどによって反射層３７０を形成する。なお、反射層３７０は、金属反射膜が形成された別基板を貼り合わせることによって形成されてもよい。
【0222】
このようにして、図１０に示す半導体デバイス４を製造することができる。なお、上述した半導体デバイス４の製造方法は一例にすぎず、特に限定されない。
【0223】
［特徴的な構成］
続いて、本実施の形態に係る半導体デバイス４の主な特徴的な構成について説明する。
続いて、本実施の形態に係る半導体デバイス４の主な特徴的な構成について説明する。
【0224】
本実施の形態に係る半導体デバイス４では、ゲート電極３３２に電圧が印加された場合に、ｐ型半導体層である閾値調整層３２８と２次元電子ガスを含む電子走行層３２２とのｐｎ接合の近傍、及び、ゲート電極３３２とドレイン電極３３６との間の電子走行層３２２の領域などで発光する。発生する光は、ＧａＮのバンドギャップの大きさに応じた波長の光、具体的には、近紫外光、又は、紫色から青色の可視光である。より具体的には、３３０ｎｍ以上４００ｎｍ以下の範囲の光が放出される。
【0225】
本実施の形態では、Ａｌ又はＡｇを含む反射層３７０が設けられている。Ａｌ又はＡｇは、図３に示したように、ｐｎ接合の近傍で発生する光の波長に対して、高い反射係数を有する。アルミニウム（Ａｌ）及び銀（Ａｇ）の場合、反射係数は、９０％以上である。このため、反射層３７０は、光を反射することができる。
【0226】
これにより、反射層３７０によって反射された光は、電子走行層３２２に吸収されて電子正孔対が生成される。生成された電子正孔対の一部が再結合することによって光が発せられ、反射層３７０で反射される。反射層３７０は、このように発光及び吸収を繰り返すフォトンリサイクリング効果によって自己励起した光の利用効率を高めることができる。このため、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制などの、半導体デバイス４の電気特性を改善することができる。なお、反射層３７０による反射はミラー反射である。反射層３７０の下方に位置する発光部からの光を効率良く、発光部に戻るように反射させることができる。
【0227】
また、本実施の形態では、横型トランジスタ自体が発する光を利用し、別の発光ダイオードなどの発光素子を設ける必要がない。したがって、半導体デバイス４のチップ面積の小面積化を実現することができる。
【0228】
［変形例］
続いて、実施の形態４の変形例について説明する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
続いて、実施の形態４の変形例について説明する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0229】
＜変形例１＞
図１１は、実施の形態４の変形例１に係る半導体デバイス４Ａの断面図である。本変形例に係る半導体デバイス４Ａでは、絶縁層３４０の代わりに絶縁層４４０を備える点が、半導体デバイス４とは異なる。絶縁層４４０は、絶縁層３４０と比較して、部分的に膜厚が薄くなっている点が相違する。具体的には、半導体デバイス４Ａでは、図１１に示すように、絶縁層４４０は、薄膜部４４０ａと、厚膜部４４０ｂと、を含む。
図１１は、実施の形態４の変形例１に係る半導体デバイス４Ａの断面図である。本変形例に係る半導体デバイス４Ａでは、絶縁層３４０の代わりに絶縁層４４０を備える点が、半導体デバイス４とは異なる。絶縁層４４０は、絶縁層３４０と比較して、部分的に膜厚が薄くなっている点が相違する。具体的には、半導体デバイス４Ａでは、図１１に示すように、絶縁層４４０は、薄膜部４４０ａと、厚膜部４４０ｂと、を含む。
【0230】
薄膜部４４０ａは、絶縁層４４０の一部であって、基板３１０の平面視において、ゲート電極３３２とドレイン電極３３６との間に位置する部分である。厚膜部４４０ｂは、絶縁層４４０の一部であって、基板３１０の平面視において、ゲート電極３３２とソース電極３３４との間に位置する部分である。なお、厚膜部４４０ｂは、平面視において、ソース配線３５２に重なる部分とみなすことができる。図１１に示すように、ソース配線３５２がゲート電極３３２よりもドレイン電極３３６側に張り出しているので、厚膜部４４０ｂの一部は、ゲート電極３３２とドレイン電極３３６との間に位置している。薄膜部４４０ａは、厚膜部４４０ｂとドレイン電極３３６との間に位置している。
【0231】
薄膜部４４０ａの厚さは、厚膜部４４０ｂの厚さよりも薄い。これにより、半導体デバイス４Ａでは、実施の形態４に係る半導体デバイス４と比較して、ゲート－ドレイン間では、反射層３７０が発光部である電子走行層３２２に近づくことになる。このため、反射層３７０による光の反射効率が高まり、フォトンリサイクリング効果による光の利用効率を高めることができる。よって、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制などの、半導体デバイス４Ａの電気特性を改善することができる。
【0232】
薄膜部４４０ａの厚さは、特に限定されないが、例えば、ソース電極３３４の厚さよりも薄い。また、薄膜部４４０ａの厚さは、閾値調整層３２８の厚さより薄くてもよい。つまり、薄膜部４４０ａに接する部分における反射層３７０の下面は、ソース電極３３４の上面又は閾値調整層３２８の上面よりも下方に位置していてもよい。薄膜部４４０ａは、絶縁膜を積層した後、薄膜部４４０ａを形成する領域において、積層した絶縁膜の一部をドライエッチングなどによって除去することで形成される。
【0233】
＜変形例２＞
図１２は、実施の形態４の変形例２に係る半導体デバイス４Ｂの断面図である。本変形例に係る半導体デバイス４Ｂでは、絶縁層４４０の代わりに絶縁層４４１を備える点が、半導体デバイス４Ａとは異なる。絶縁層４４１は、第１膜４４２、第２膜４４３及び第３膜４４４を含む。
図１２は、実施の形態４の変形例２に係る半導体デバイス４Ｂの断面図である。本変形例に係る半導体デバイス４Ｂでは、絶縁層４４０の代わりに絶縁層４４１を備える点が、半導体デバイス４Ａとは異なる。絶縁層４４１は、第１膜４４２、第２膜４４３及び第３膜４４４を含む。
【0234】
第１膜４４２は、電子供給層３２４の上面を覆う絶縁膜である。第１膜４４２は、例えばＳｉＮ膜である。なお、第１膜４４２は、閾値調整層３２８の上面を覆っていてもよい。この場合、第１膜４４２には、閾値調整層３２８の上面の一部を露出させ、ゲート電極３３２と閾値調整層３２８とを接触させるための開口が設けられている。
【0235】
第２膜４４３は、第１膜４４２の上方に設けられた絶縁膜である。本変形例では、第２膜４４３は、第３膜４４４とは異なる組成を有する。具体的には、第２膜４４３は、Ａｌ及びＧａの少なくとも１つと、Ｏ及びＮの少なくとも１つとを含む膜である。例えば、第２膜４４３は、Ａｌ２Ｏ３膜である。あるいは、第２膜４４３は、ＧａＯ膜であってもよい。なお、第２膜４４３は、ゲート電極３３２、ソース電極３３４及びドレイン電極３３６の上面を覆っていてもよい。この場合、第２膜４４３には、ソース電極３３４の上面の一部を露出させ、ソース配線３５２とソース電極３３４とを電気的に接続するビア導体を設けるための開口が設けられている。ドレイン電極３３６又はゲート電極３３２を覆う部分についても同様である。
【0236】
第３膜４４４は、第２膜４４３の上方に設けられた絶縁膜である。第３膜４４４は、ＳｉＯ２膜又はＳｉＮ膜などである。本変形例では、第３膜４４４は、薄膜部４４０ａと厚膜部４４０ｂとのうち厚膜部４４０ｂのみに設けられている。すなわち、第３膜４４４は、薄膜部４４０ａには設けられていない。薄膜部４４０ａを形成する領域では、第３膜４４４が完全に除去されている。
【0237】
薄膜部４４０ａにおける第３膜４４４の除去は、例えばエッチングによって行われる。このとき、第２膜４４３がエッチングストッパ層として機能する。例えば、第２膜４４３は、第３膜４４４よりもエッチングレートが低い膜である。これにより、エッチングを行った場合に第３膜４４４を除去した時点で、第３膜４４４が容易には除去されないようになり、所望の厚さの薄膜部４４０ａを容易に形成することができる。
【0238】
これにより、反射層３７０と発光部である電子走行層３２２との距離を設計値どおりに近づけることができる。このため、反射層３７０による光の反射効率が高まり、フォトンリサイクリング効果による光の利用効率を高めることができる。よって、オン抵抗の低減、ドレイン電流の増大、又は、電流コラプスの抑制などの、半導体デバイス４Ｂの電気特性を改善することができる。
【0239】
＜変形例３＞
図１３は、実施の形態４の変形例３に係る半導体デバイス４Ｃの断面図である。本変形例に係る半導体デバイス４Ｃでは、反射層３７０がソース電極３３４に電気的に接続されている点が、半導体デバイス４Ｂとは異なる。具体的には、半導体デバイス４Ｃでは、図１３に示すように、絶縁層４４１の第３膜４４４には、ソース配線３５２を露出させる開口が設けられている、反射層３７０は、当該開口を介してソース配線３５２に電気的に接続され、ソース配線３５２を介してソース電極３３４に電気的に接続されている。
図１３は、実施の形態４の変形例３に係る半導体デバイス４Ｃの断面図である。本変形例に係る半導体デバイス４Ｃでは、反射層３７０がソース電極３３４に電気的に接続されている点が、半導体デバイス４Ｂとは異なる。具体的には、半導体デバイス４Ｃでは、図１３に示すように、絶縁層４４１の第３膜４４４には、ソース配線３５２を露出させる開口が設けられている、反射層３７０は、当該開口を介してソース配線３５２に電気的に接続され、ソース配線３５２を介してソース電極３３４に電気的に接続されている。
【0240】
これにより、反射層３７０がソース電極３３４と同電位になるため、ゲート－ソース間の容量（Ｃｉｓｓ）を増加させることができる。このため、スイッチング動作時の誤点弧を抑制することができる。よって、電気特性が改善された半導体デバイス４Ｃを実現することができる。
【0241】
なお、ソース配線３５２の上面には第３膜４４４が設けられていなくてもよく、反射層３７０とソース配線３５２とが直接接触していてもよい。反射層３７０とソース配線３５２とが接触する場合には、反射層３７０とドレイン電極３３６及びドレイン配線３５４との接触を避ける必要がある。このため、反射層３７０とドレイン電極３３６及びドレイン配線３５４の各々との間には、例えば絶縁膜が設けられており、一定の距離が確保されている。
【0242】
また、反射層３７０をソースフィールドプレートとして利用してもよい。すなわち、ソース配線３５２は、ゲート電極３３２よりもドレイン電極３３６側に張り出していなくてもよい。この場合、反射係数が低いＡｕを含むソース配線３５２の面積が小さくなり、反射層３７０によって反射される光を増加させることができる。よって、光の利用効率をさらに高めることができ、半導体デバイス４Ｃの電気特性をさらに改善することができる。
【0243】
（実施の形態５）
続いて、実施の形態５について説明する。
続いて、実施の形態５について説明する。
【0244】
実施の形態５に係る半導体デバイスは、実施の形態４に係る半導体デバイスと比較して、横型ＦＥＴの代わりに横型ダイオードを備える点が主な相違点である。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0245】
図１４は、実施の形態５に係る半導体デバイス５の断面図である。半導体デバイス５は、横型ダイオードである。具体的には、半導体デバイス５は、ｐ型半導体層５２８と、ヘテロ構造によって生じる２次元電子ガスとによって形成されるｐｎダイオードである。半導体デバイス５では、アノード電極５３２とカソード電極５３６との間に印加される電圧に応じた整流動作を行う。アノード電極５３２からカソード電極５３６に流れる順方向電流は、基板３１０の主面に平行な方向（すなわち、横方向）に流れる。順方向電流の主経路は、基板３１０を通過しない。図１４に示す半導体デバイス５は、例えば、実施の形態４及びその変形例に係る半導体デバイス４、４Ａ、４Ｂ又は４Ｃと同一のウェハを用いて同じプロセスで製造することができる。
【0246】
図１４に示すように、半導体デバイス５は、基板３１０と、空乏層形成層３１２と、バッファ層３１４と、耐圧向上層３１６と、電子走行層３２２と、電子供給層３２４と、ｐ型半導体層５２８と、アノード電極５３２と、カソード電極５３６と、絶縁層３４０と、カソード配線５５４と、反射層３７０と、裏面電極３９０と、を備える。ｐ型半導体層５２８、アノード電極５３２、カソード電極５３６及びカソード配線５５４以外の各構成要素については、実施の形態４に係る半導体デバイス４が備える各構成要素と同じである。
【0247】
ｐ型半導体層５２８、アノード電極５３２及びカソード電極５３６はそれぞれ、半導体デバイス４が備える閾値調整層３２８、ゲート電極３３２及びドレイン電極３３６に対応している。ｐ型半導体層５２８、アノード電極５３２及びカソード電極５３６がそれぞれ、ｐｎダイオードのｐ型層、アノード電極及びカソード電極として機能する。アノード電極５３２が本開示に係る第１電極の一例であり、カソード電極５３６が本開示に係る第２電極の一例である。
【0248】
なお、電子供給層３２４には、アノード電極５３２の直下方向にリセス５２０が設けられ、カソード電極５３６の直下方向には開口部５３０が設けられている。リセス５２０及び開口部５３０はそれぞれ、実施の形態４に係る半導体デバイス４に設けられたゲートリセス３２０及びドレイン開口部３３０ｄと同じである。リセス５２０及び開口部５３０は設けられていなくてもよい。
【0249】
カソード配線５５４は、半導体デバイス４が備えるドレイン配線３５４に対応している。カソード配線５５４は、カソード電極５３６の上方に設けられ、絶縁層３４０に設けられた開口を介してカソード電極５３６に電気的に接続されている。具体的には、カソード配線５５４は、ビア導体を介してカソード電極５３６に電気的に接続されている。カソード配線５５４は、金属などの導電性材料を用いて形成されている。例えば、カソード配線５５４は、例えば、Ａｕからなるメッキ膜である。なお、ビア導体は、カソード電極５３６側から順に積層されたＴｉ膜、Ａｌ膜、Ｎｉ膜、Ａｕ膜の積層構造を有する。
【0250】
本実施の形態では、反射層３７０は、アノード電極５３２の上方に設けられている。また、反射層３７０は、カソード電極５３６の上方に設けられている。具体的には、反射層３７０は、絶縁層３４０の上方に設けられている。反射層３７０は、例えば、絶縁層３４０の上面を接触して覆うように設けられている。
【0251】
本実施の形態では、反射層３７０は、アノード電極５３２及びカソード電極５３６のいずれにも電気的に接続されていない。例えば、反射層３７０は、電気的に浮遊状態にある。
【0252】
反射層３７０は、半導体デバイス５の素子領域に設けられている。半導体デバイス５は、基板３１０の平面視において、素子領域と素子分離領域とが設けられている。素子領域は、基板３１０を平面視した場合に、半導体デバイス５の整流動作に寄与する領域である。具体的には、素子領域は、平面視において、アノード電極５３２に重なる領域（アノード領域）、カソード電極５３６に重なる領域（カソード領域）、及び、アノード電極５３２とカソード電極５３６との間の領域（主動作領域）含んでいる。本実施の形態では、反射層３７０は、基板３１０の平面視において、アノード領域、カソード領域及び主動作領域に重なるように設けられている。
【0253】
半導体デバイス５の整流動作時には、アノード電極５３２及びカソード電極５３６間に順方向電圧が印加され、アノード電極５３２からカソード電極５３６に向かう順方向電流が流れる。ｐｎ接合を順方向電流が流れることにより、ｐｎ接合の近傍では光が発生する。ｐｎ接合の近傍で発生する光は、ＧａＮのバンドギャップの大きさに応じた波長の光、具体的には、近紫外光、又は、紫色から青色の可視光である。より具体的には、３３０ｎｍ以上４００ｎｍ以下の範囲の光が放出される。
【0254】
本実施の形態では、実施の形態４と同様に、反射層３７０が設けられているので、フォトンリサイクリング効果によって自己励起した光の利用効率を高めることができる。このため、順方向電流の増大など、横型ダイオードを含む半導体デバイス５の電気特性を改善することができる。
【0255】
また、本実施の形態では、横型ダイオード自体が発する光を利用し、別の発光ダイオードなどの発光素子を設ける必要がない。したがって、半導体デバイス５のチップ面積の小面積化を実現することができる。
【0256】
なお、カソード配線５５４の下面側に、Ａｇ膜又はＡｌ膜が設けられてもよい。また、カソード配線５５４がＴｉ膜とＡｕメッキ層との積層構造を有する場合、Ｔｉ膜とＡｕメッキ層との間に、Ａｇ膜又はＡｌ膜が設けられてもよい。これにより、Ａｕメッキによって光が吸収されるのを抑制し、光の利用効率を高めることができる。また、図示されていないが、アノード電極５３２に接続されるアノード配線が設けられてもよい。アノード配線についても、カソード配線５５４に適用できる変形が適用されてもよい。
【0257】
［変形例］
続いて、実施の形態５の変形例について説明する。以下では、実施の形態５との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
続いて、実施の形態５の変形例について説明する。以下では、実施の形態５との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
【0258】
図１５は、実施の形態５の変形例に係る半導体デバイス５Ａの断面図である。本変形例に係る半導体デバイス５Ａでは、反射層３７０がカソード電極５３６に電気的に接続されている点が、半導体デバイス５とは異なる。具体的には、半導体デバイス５Ａでは、図１５に示すように、絶縁層３４０には、カソード配線５５４を露出させる開口が設けられている、反射層３７０は、当該開口を介してカソード配線５５４に電気的に接続され、カソード配線５５４を介してカソード電極５３６に電気的に接続されている。なお、反射層３７０は、カソード配線５５４の上面に直接接触するように設けられていてもよい。
【0259】
これにより、反射層３７０がカソード電極５３６と同電位になるため、カソード電極５３６への電界集中を緩和することができる。このため、半導体デバイス５Ａの耐圧を高めることができる。よって、電気特性が改善された半導体デバイス５Ａを実現することができる。
【0260】
また、反射層３７０は、カソード電極５３６には接続されずに、アノード電極５３２に電気的に接続されていてもよい。例えば、絶縁層３４０には、アノード配線（図示せず）を露出させるための開口が設けられ、反射層３７０は、当該開口を介してアノード電極５３２に接続されていてもよい。あるいは、反射層３７０は、アノード電極５３２の上面に直接接触するように設けられていてもよい。
【0261】
【0262】
図１６Ａは、実施の形態１に係る半導体デバイス１の上面図である。図１６Ａに示す半導体デバイス１は、複数のゲート電極３２及び複数のソース電極３４が設けられている。ゲート電極３２及びソース電極３４はそれぞれ、一方向（ｙ軸方向）に長尺な形状を有する。ゲート電極３２とソース電極３４とは、各々の短手方向に沿って１本ずつ交互に並んで配置されている。なお、図１６Ａに示すＩ－Ｉ線における断面が図１に対応している。
【0263】
半導体デバイス１では、基板１０の平面視において、素子領域１０Ａと、素子分離領域１０Ｂと、が設けられている。
【0264】
素子領域１０Ａは、トランジスタの変調動作に寄与する領域である。素子領域１０Ａは、ドレイン電流の主経路を含む領域でもある。具体的には、素子領域１０Ａには、ゲート電極３２が設けられたゲート領域、ソース電極３４が設けられたソース領域、及び、ゲート電極３２とソース電極３４との間のゲート－ソース間領域が含まれる。
【0265】
素子分離領域１０Ｂは、ゲート電極３２、ソース電極３４及びドレイン電極３６の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる領域である。例えば、図１６Ａに示すように、素子分離領域１０Ｂには、ゲートパッド３２Ｇと、ソースパッド３４Ｓとが設けられている。なお、素子分離領域１０Ｂには、ドレイン電極３６に給電するためのワイヤが接続されるパッドが設けられていてもよい。あるいは、ドレイン電極３６に対して、半導体デバイス１の裏面から直接給電されてもよい。
【0266】
半導体デバイス１が動作時に発光する領域は、主に素子領域１０Ａである。このため、半導体デバイス１が備える反射層７０は、素子領域１０Ａに設けられている。これにより、素子領域１０Ａで生じる光を効率良く反射し、フォトンリサイクリング効果による光の利用効率を高めることができる。
【0267】
なお、実施の形態１の変形例に係る半導体デバイス１Ａ及び１Ｂの平面レイアウトも同じである。また、縦型ダイオードを含む半導体デバイス２、２Ａ、３及び３Ａについても、図１６Ａに示す平面レイアウトと同様である。縦型ダイオードを含む半導体デバイスの場合、素子領域１０Ａは、変調動作ではなく、整流動作に寄与する領域であり、順方向電流の主経路を含む領域である。また、例えば、図１６Ａに示す素子分離領域１０Ｂには、ゲートパッド３２Ｇ及びソースパッド３４Ｓの代わりに、アノード電極１３２に給電するためのワイヤが接続されるパッドが設けられていればよい。また、縦型ダイオードを含む半導体デバイスでは、素子分離領域１０Ｂには、カソード電極１３６に給電するためのワイヤが接続されるパッドが設けられていてもよい。あるいは、カソード電極１３６に対して、半導体デバイスの各裏面から直接給電されてもよい。図７Ａ、図７Ｂ、図９Ａ及び図９Ｂに示す半導体デバイス２Ａ、２Ｂ、３Ａ及び３Ｂの場合、素子領域１０Ａにおいて、反射層７０及びアノード電極１３２に直接給電が行われてもよい。アノード電極１３２用のパッドを設けるための素子分離領域が不要になるので、面積効率を高めることができる。
【0268】
図１６Ｂは、実施の形態４に係る半導体デバイス４の上面図である。図１６Ｂに示す半導体デバイス４は、複数のゲート電極３３２、複数のソース電極３３４及び複数のドレイン電極３３６が設けられている。ゲート電極３３２、ソース電極３３４及びドレイン電極３３６はそれぞれ、一方向（ｙ軸方向）に長尺である。ソース電極３３４とゲート電極３３２とドレイン電極３３６とはこの順で、各々の短手方向に沿って１本ずつ繰り返し並んで配置されている。なお、図１６Ｂに示すＸ－Ｘ線における断面が図１０に対応している。
【0269】
半導体デバイス４では、基板３１０の平面視において、素子領域３１０Ａと、素子分離領域３１０Ｂと、が設けられている。
【0270】
素子領域３１０Ａは、トランジスタの変調動作に寄与する領域である。素子領域３１０Ａは、ドレイン電流の主経路を含む領域でもある。具体的には、素子領域３１０Ａには、ゲート電極３３２が設けられたゲート領域、ソース電極３３４が設けられたソース領域、ドレイン電極３３６が設けられたドレイン領域、ゲート電極３３２とソース電極３３４との間のゲート－ソース間領域、及び、ゲート電極３３２とドレイン電極３３６との間のゲート－ドレイン間領域が含まれる。
【0271】
素子分離領域３１０Ｂは、ゲート電極３３２、ソース電極３３４及びドレイン電極３３６の少なくとも１つに給電するためのワイヤが接続されるパッドが設けられる領域である。例えば、図１６Ｂに示すように、素子分離領域３１０Ｂには、ソースパッド３３４Ｓとドレインパッド３３６Ｄとが設けられている。なお、図１６Ｂでは便宜上含めていないが、ゲートパッド３３２Ｇが設けられている領域も素子分離領域３１０Ｂである。
【0272】
半導体デバイス４が動作時に発光する領域は、主に素子領域３１０Ａである。このため、半導体デバイス４が備える反射層３７０は、素子領域３１０Ａに設けられている。これにより、素子領域３１０Ａで生じる光を効率良く反射し、フォトンリサイクリング効果による光の利用効率を高めることができる。
【0273】
なお、実施の形態４の変形例に係る半導体デバイス４Ａ、４Ｂ及び４Ｃの平面レイアウトも同じである。また、横型ダイオードを含む半導体デバイス５及び５Ａについても、図１６Ｂに示す平面レイアウトと同様である。横型ダイオードを含む半導体デバイスの場合、素子領域３１０Ａは、変調動作ではなく、整流動作に寄与する領域であり、順方向電流の主経路を含む領域である。また、例えば、図１６Ｂに示す素子分離領域３１０Ｂには、ゲートパッド３３２Ｇ、ソースパッド３３４Ｓ及びドレインパッド３３６Ｄの代わりに、アノード電極５３２に給電するためのワイヤが接続されるパッドと、カソード電極５３６に給電するためのワイヤが接続されるパッドとが設けられていてもよい。図１５に示す半導体デバイス５Ａの場合、素子領域３１０Ａにおいて、反射層３７０及びカソード電極５３６に直接給電が行われてもよい。素子分離領域には、アノード電極５３２に給電するためのワイヤが接続されるパッドが設けられてもよい。カソード電極５３６用のパッドを設けるための素子分離領域が不要になるので、面積効率を高めることができる。
【0274】
（他の実施の形態）
以上、１つ又は複数の態様に係る半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
以上、１つ又は複数の態様に係る半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
【0275】
例えば、上記の実施の形態では、各層の厚さ及びキャリア濃度などの数値を挙げているが、上述した数値は一例にすぎず、上述した数値に限定されるものではない。
【0276】
また、例えば、半導体デバイスが備える半導体層は、窒化物半導体以外の半導体を主成分として含んでもよい。例えば、本開示に係る第１半導体層及びｐ型半導体層はそれぞれ、砒化ガリウム（ＧａＡｓ）を主成分として含んでもよい。あるいは、第１半導体層及びｐ型半導体層はそれぞれ、Ｓｉ又はＳｉＣを主成分として含んでもよい。
【0277】
また、上記の各実施の形態は、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【0278】
本開示は、電気機器の電源回路又はインバータ回路などで用いられるパワーデバイスなどに利用することができる。
【符号の説明】
【0279】
１、１Ａ、１Ｂ、２、２Ａ、２Ｂ、３、３Ａ、３Ｂ、４、４Ａ、４Ｂ、４Ｃ、５、５Ａ 半導体デバイス
１０、３１０ 基板
１０Ａ、３１０Ａ 素子領域
１０Ｂ、３１０Ｂ 素子分離領域
１２ ドリフト層
１４、１８ 下地層
１６ ブロック層
２０ ゲート開口部
２０ａ、３０ａ 底面
２０ｂ、３０ｂ 側面
２２、３２２ 電子走行層
２４、３２４ 電子供給層
２８、３２８ 閾値調整層
３０、３３０ｓ ソース開口部
３２、３３２ ゲート電極
３２Ｇ、３３２Ｇ ゲートパッド
３４、３３４ ソース電極
３４Ｓ、３３４Ｓ ソースパッド
３６、３３６ ドレイン電極
４０、３４０、４４０、４４１ 絶縁層
４１ 層間絶縁膜
４２ 保護絶縁膜
５０、１５０ ビア導体
５２、３５２ ソース配線
６０ 保護層
７０、７１、３７０ 反射層
１２８、２１６、５２８ ｐ型半導体層
１３２、２３２、５３２ アノード電極
１３６、５３６ カソード電極
１５２ アノード配線
３１０ａ 基板本体
３１０ｂ ｎ型ＧａＮ層
３１０ｃ アンドープＧａＮ層
３１２ 空乏層形成層
３１４ バッファ層
３１６ 耐圧向上層
３２０ ゲートリセス
３３０ｄ ドレイン開口部
３３６Ｄ ドレインパッド
３５４ ドレイン配線
３８０ 保護膜
３９０ 裏面電極
４４０ａ 薄膜部
４４０ｂ 厚膜部
４４２ 第１膜
４４３ 第２膜
４４４ 第３膜
５２０ リセス
５３０ 開口部
５５４ カソード配線
１０、３１０ 基板
１０Ａ、３１０Ａ 素子領域
１０Ｂ、３１０Ｂ 素子分離領域
１２ ドリフト層
１４、１８ 下地層
１６ ブロック層
２０ ゲート開口部
２０ａ、３０ａ 底面
２０ｂ、３０ｂ 側面
２２、３２２ 電子走行層
２４、３２４ 電子供給層
２８、３２８ 閾値調整層
３０、３３０ｓ ソース開口部
３２、３３２ ゲート電極
３２Ｇ、３３２Ｇ ゲートパッド
３４、３３４ ソース電極
３４Ｓ、３３４Ｓ ソースパッド
３６、３３６ ドレイン電極
４０、３４０、４４０、４４１ 絶縁層
４１ 層間絶縁膜
４２ 保護絶縁膜
５０、１５０ ビア導体
５２、３５２ ソース配線
６０ 保護層
７０、７１、３７０ 反射層
１２８、２１６、５２８ ｐ型半導体層
１３２、２３２、５３２ アノード電極
１３６、５３６ カソード電極
１５２ アノード配線
３１０ａ 基板本体
３１０ｂ ｎ型ＧａＮ層
３１０ｃ アンドープＧａＮ層
３１２ 空乏層形成層
３１４ バッファ層
３１６ 耐圧向上層
３２０ ゲートリセス
３３０ｄ ドレイン開口部
３３６Ｄ ドレインパッド
３５４ ドレイン配線
３８０ 保護膜
３９０ 裏面電極
４４０ａ 薄膜部
４４０ｂ 厚膜部
４４２ 第１膜
４４３ 第２膜
４４４ 第３膜
５２０ リセス
５３０ 開口部
５５４ カソード配線
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】