特開 2025-1912 信号処理回路、ＤＡコンバータ回路、ＡＤコンバータ回路、および、オーディオ機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025001912

(43)【公開日】2025-01-09

(54)【発明の名称】信号処理回路、ＤＡコンバータ回路、ＡＤコンバータ回路、および、オーディオ機器

(51)【国際特許分類】

   H03M 3/04 20060101AFI20241226BHJP

   H03K 7/08 20060101ALI20241226BHJP

   H03M 1/12 20060101ALI20241226BHJP

   H03M 1/66 20060101ALI20241226BHJP

【ＦＩ】

H03M3/04

H03K7/08 A

H03M1/12 C

H03M1/66 C

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023101686

(22)【出願日】2023-06-21

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】嶋田 雄二

(72)【発明者】

【氏名】春海 豪

【テーマコード（参考）】

5J022

5J064

【Ｆターム（参考）】

5J022AA00

5J022AB01

5J022BA06

5J022CA00

5J064BA03

5J064BB07

5J064BB13

5J064BC06

5J064BC07

5J064BC08

5J064BC10

5J064BC11

5J064BC16

(57)【要約】

【課題】後段側回路による消費電流またはノイズを抑制することが可能となる信号処理回路を提供する。
【解決手段】信号処理回路（５００）は、ＰＷＭ出力信号（Ｓｐｗｍ）を構成する選択対象期間のうちハイレベルとする前記選択対象期間を、ｎ値出力信号のレベルに対して選択することでパルス選択を行うように構成されるパルス選択部（４００）を備え、前記パルス選択部は、前記ｎ値出力信号の１つ以上のサンプルごとに、前記サンプルの切り替わりにおいて、今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、パルス選択を行う。
【選択図】図１１

【特許請求の範囲】

【請求項1】

入力信号をｎ値出力信号（ｎは２以上の整数）に変換して出力するように構成されるΔΣ変調器と、
前記ｎ値出力信号を前記ｎ値出力信号のレベルに応じたデューティを有するＰＷＭ出力信号に変換するように構成されるＰＷＭ変換部と、
前記ＰＷＭ出力信号を構成する選択対象期間のうちハイレベルとする前記選択対象期間を、前記ｎ値出力信号のレベルに対して選択することでパルス選択を行うように構成されるパルス選択部と、
を備え、
前記パルス選択部は、前記ｎ値出力信号の１つ以上のサンプルごとに、前記サンプルの切り替わりにおいて、今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、パルス選択を行う、信号処理回路。

【請求項2】

前記パルス選択部は、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルがローレベルの場合、今回の前記サンプルに対応する前記ＰＷＭ出力信号において、最初の前記選択対象期間のレベルをローレベルとし、かつ最後の前記選択対象期間から連続した前記選択対象期間をハイレベルとする、請求項１に記載の信号処理回路。

【請求項3】

前記パルス選択部は、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルがハイレベルの場合、今回の前記サンプルに対応する前記ＰＷＭ出力信号において、最初の前記選択対象期間から連続した前記選択対象期間をハイレベルとする、請求項１に記載の信号処理回路。

【請求項4】

前記パルス選択部は、１つ以上の前記サンプルごとに、前方の前記選択対象期間がローレベル、後方の前記選択対象期間がハイレベルとなるパターンと、前方の前記選択対象期間がハイレベル、後方の前記選択対象期間がローレベルとなるパターンと、を交互に繰り返すようにパルス選択を行う、請求項１に記載の信号処理回路。

【請求項5】

前記パルス選択部は、前記選択対象期間ごとのハイレベルとされる回数であるパルス選択回数が前記選択対象期間の間で均一となるように、前記サンプルのレベルに応じて、ハイレベルとする前記選択対象期間の候補パターンを決定し、
今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、前記候補パターンを選択する、請求項１に記載の信号処理回路。

【請求項6】

前記ＰＷＭ変換部の出力ピンの個数が複数であり、
パルス数を前記選択対象期間の数として、
（前記出力ピンの数）×（１つの前記出力ピンあたりの前記パルス数）＋１＝ｎである、請求項１に記載の信号処理回路。

【請求項7】

前記ＰＷＭ変換部の後段側に配置され、パルス信号を絶縁しつつ伝送するように構成される絶縁通信部をさらに備える、請求項１に記載の信号処理回路。

【請求項8】

請求項１から請求項７のいずれか１項に記載の信号処理回路と、前記信号処理回路の後段側に配置されるＤＡコンバータと、前記ＤＡコンバータの後段側に配置されるアナログローパスフィルタと、を備えるＤＡコンバータ回路。

【請求項9】

請求項１から請求項７のいずれか１項に記載の信号処理回路と、前記信号処理回路の後段側に配置されるデジタルローパスフィルタと、前記デジタルローパスフィルタの後段側に配置されるデシメーションフィルタと、を備えるＡＤコンバータ回路。

【請求項10】

請求項８に記載のＤＡコンバータ回路を備えるオーディオ機器。

【請求項11】

請求項９に記載のＡＤコンバータ回路を備えるオーディオ機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、信号処理回路に関する。

【背景技術】

【0002】

従来、デジタル信号をアナログ信号へ変換するＤＡコンバータまたはアナログ信号をデジタル信号へ変換するＡＤコンバータにΔΣ変調器が用いられる（ΔΣ変調器の一例は例えば特許文献１に開示）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－８７８７６号公報

【0004】

［概要］
ΔΣ変調器を用いた信号処理回路では、後段側に設けられる回路による消費電流の増加またはノイズの増加を抑制することが要求される。

【0005】

上記状況に鑑み、本開示は、後段側回路による消費電流またはノイズを抑制することが可能となる信号処理回路を提供することを目的とする。

【0006】

本開示の一態様に係る信号処理回路は、
入力信号をｎ値出力信号（ｎは２以上の整数）に変換して出力するように構成されるΔΣ変調器と、
前記ｎ値出力信号を前記ｎ値出力信号のレベルに応じたデューティを有するＰＷＭ出力信号に変換するように構成されるＰＷＭ変換部と、
前記ＰＷＭ出力信号を構成する選択対象期間のうちハイレベルとする前記選択対象期間を、前記ｎ値出力信号のレベルに対して選択することでパルス選択を行うように構成されるパルス選択部と、
を備え、
前記パルス選択部は、前記ｎ値出力信号の１つ以上のサンプルごとに、前記サンプルの切り替わりにおいて、今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、パルス選択を行う構成としている。

【図面の簡単な説明】

【0007】

【図1】図１は、ＤＡコンバータ回路の構成を示す図である。

【図2】図２は、図１に示すＤＡコンバータ回路に備えられるΔΣ変調器の内部構成を示す図である。

【図3】図３は、２値のΔΣ変調器を示す図である。

【図4】図４は、５値のΔΣ変調器を示す図である。

【図5】図５は、量子化ノイズの改善例を示す図である。

【図6】図６は、量子化ノイズの改善例を示す図である。

【図7】図７は、ＡＤコンバータ回路の構成を示す図である。

【図8】図８は、図７に示すＡＤコンバータ回路に備えられるΔΣ変調器の内部構成を示す図である。

【図9】図９は、比較例に係る信号処理回路の構成を示す図である。

【図10】図１０は、ΔΣ変調器の出力レベル（出力振幅）と、ＰＷＭ出力信号の波形との対応関係を示す図である。

【図11】図１１は、本開示の第１実施形態に係る信号処理回路の構成を示す図である。

【図12】図１２は、比較例と第１実施形態におけるパルス選択の一例を示す図である。

【図13】図１３は、比較例と第１実施形態におけるＰＷＭ出力信号の一例を示す図である。

【図14】図１４は、比較例、第１実施形態、第２実施形態におけるパルス選択の一例を示す図である。

【図15】図１５は、比較例と第３実施形態におけるパルス選択の一例を示す図である。

【図16】図１６は、本開示の実施形態に係るＤＡコンバータ回路およびＡＤコンバータ回路の構成を示す図である。

【図17】図１７は、本開示の実施形態に係るオーディオ機器の構成を示す図である。

【図18】図１８は、絶縁通信部を設けた信号処理回路の構成例を示す図である。

【図19】図１９は、絶縁通信部の構成例を示す図である。

【0008】

[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。

【0009】

＜ＤＡコンバータ＞
図１は、ＤＡコンバータ回路５の構成を示す図である。ＤＡコンバータ回路５は、ΔΣ変調器１と、ＤＡＣ（ＤＡコンバータ）２と、アナログＬＰＦ（ローパスフィルタ）３と、を備える。

【0010】

ΔΣ変調器１は、入力されるデジタル入力信号Ｄｉｎをサンプリング周波数ｆによりオーバーサンプリングし、ΔΣ変調を用いて低ビットのデジタル出力信号Ｄｏｕｔに変換する。デジタル出力信号Ｄｏｕｔは、ＤＡＣ２に入力され、デジタル信号からアナログ信号へ変換される。変換後のアナログ信号は、アナログＬＰＦに入力され、アナログ出力信号Ａｏｕｔに変換される。オーバーサンプリングすることで量子化ノイズを広い周波数帯域に分散させることができるため、ＤＡＣ２の出力をアナログＬＰＦ３で処理することで、量子化ノイズが除去されてＳ／Ｎ比の良好なアナログ出力信号Ａｏｕｔが得られる。

【0011】

図２は、ＤＡコンバータ回路５に備えられるΔΣ変調器１の内部構成を示す図である。
ΔΣ変調器１は、積分器１Ａと、量子化器１Ｂと、を有する。デジタル入力信号Ｄｉｎと量子化器１Ｂからフィードバックされた出力との差分を積分器１Ａにより累積し、量子化器１Ｂにより低ビットのデジタル出力信号Ｄｏｕｔに変換する。

【0012】

図３は、ΔΣ変調器１の一例としての２値のΔΣ変調器１を示す図である。２値のΔΣ変調器１は、１ビット（０または１）のデジタル出力信号Ｄｏｕｔを出力する。図３に示すように、デジタル出力信号Ｄｏｕｔは０また１を示すパルスから構成され、パルス幅は１／ｆとなる。２値のΔΣ変調器１は、内部で２値の量子化器１Ｂ（図２）が用いられる。

【0013】

図４は、ΔΣ変調器１の一例としての５値のΔΣ変調器１を示す図である。５値のΔΣ変調器１は、５値（出力＝０～４）のデジタル出力信号Ｄｏｕｔを出力する。１／ｆごとにデジタル出力信号Ｄｏｕｔが出力される。

【0014】

ΔΣ変調器の精度を向上させる方法としては、サンプリング周波数ｆを上げる方法、あるいは量子化器の量子化レベルを上げる方法が存在する。

【0015】

サンプリング周波数ｆを上げると、例えば図５に示すＡ１→Ａ２のように、ΔΣ変調器の量子化ノイズがより広い周波数帯域に分散されるため、信号帯域Ｓにおける量子化ノイズは低減される。しかしながら、高いサンプリング周波数ｆを使用するとクロックジッタの影響が大きくなり、また、高い周波数を高精度で生成するには高価なＰＬＬ（phase locked loop）回路が必要となる。

【0016】

一方、量子化器１Ｂの量子化レベルとは、量子化器１Ｂの出力の取りうる値（レベル）の個数（例えば５値など）のことである。量子化レベルを上げると、例えば図６にＡ３→Ａ４で示すように、周波数帯域全体で量子化ノイズが低減される。しかしながら、量子化器１Ｂの出力ピンの個数が増加し、面積増加とコスト増加を招く。例えば２値の量子化器１Ｂであれば、出力ピンは１個であり、５値の量子化器１Ｂであれば、出力ピンは４個である。

【0017】

＜ＡＤコンバータ＞
図７は、ＡＤコンバータ回路５０の構成を示す図である。ＡＤコンバータ回路５０は、ΔΣ変調器１０と、デジタルＬＰＦ２０と、デシメーションフィルタ３０と、を備える。

【0018】

ΔΣ変調器１０は、入力されるアナログ入力信号Ａｉｎをサンプリング周波数ｆによりオーバーサンプリングし、ΔΣ変調を用いて低ビットのデジタル出力信号Ｄｏｕｔに変換する。デジタル出力信号Ｄｏｕｔは、デジタルＬＰＦ２０に入力される。デジタル出力信号Ｄｏｕｔは、デジタルＬＰＦ２０により量子化ノイズを除去され、さらに後段側のデシメーションフィルタ３０によりサンプリング周波数が間引かれる。

【0019】

図８は、ＡＤコンバータ回路５０に備えられるΔΣ変調器１０の内部構成を示す図である。ΔΣ変調器１０は、積分器１０Ａと、量子化器１０Ｂと、ＤＡＣ１０Ｃと、を有する。アナログ入力信号ＡｉｎとＤＡＣ１０Ｃの出力との差分を積分器１０Ａにより累積し、量子化器１０Ｂにより低ビットのデジタル出力信号Ｄｏｕｔに変換する。デジタル出力信号Ｄｏｕｔは、ＤＡＣ１０Ｃによりアナログ信号に変換され、入力側にフィードバックされる。

【0020】

このようなＡＤコンバータ回路５０に用いられるΔΣ変調器１０の精度を向上させるための方法およびその課題は、先述と同様である。

【0021】

＜ＰＷＭ出力構成＞
上記課題を解決する解決手段としては、例えば図９に示すような信号処理回路３００が考えられる。信号処理回路３００は、ΔΣ変調器１００と、ＰＷＭ（Pulse Width Modulation）変換部２００と、を備える。ここで、ΔΣ変調器１００は、多値出力の一例として、５値出力のΔΣ変調器であるとする。

【0022】

ＰＷＭ変換部２００は、ΔΣ変調器１００から出力される５値出力（出力レベル＝０～４）をＰＷＭ出力信号Ｓｐｗｍに変換する。ここで、図１０は、ΔΣ変調器１００の出力レベル（出力振幅）と、ＰＷＭ出力信号Ｓｐｗｍの波形との対応関係を示す。ＰＷＭ出力信号Ｓｐｗｍは、ΔΣ変調器１００のサンプリング周波数をｆとして、１／４ｆの幅を持つパルスを４つ並べて構成される。

【0023】

ΔΣ変調器１００の出力レベルが０の場合、ＰＷＭ出力信号においては、４つのパルスともに０となる。ΔΣ変調器１００の出力レベルが１の場合、ＰＷＭ出力信号においては、１番目のパルスが１となり、残りのパルスは０となる。ΔΣ変調器１００の出力レベルが２の場合、ＰＷＭ出力信号においては、１番目および２番目のパルスが１となり、残りのパルスは０となる。ΔΣ変調器１００の出力レベルが３の場合、ＰＷＭ出力信号においては、１～３番目のパルスが１となり、残りのパルスは０となる。ΔΣ変調器１００の出力レベルが４の場合、ＰＷＭ出力信号においては、４つのパルスともに１となる。

【0024】

このようにΔΣ変調器１００の多値出力に応じてＰＷＭ出力信号のパルス幅（デューティ）を変化させる。これにより、ＰＷＭ変換部２００の出力ピンの個数は１個で済み、ΔΣ変調器１００の量子化レベルを上げることができる。

【0025】

図９のような構成の信号処理回路３００を用いてＤＡコンバータ回路を構成する場合は、信号処理回路３００の後段側に図１と同様にＤＡＣおよびアナログＬＰＦを設ける（この場合、ΔΣ変調器１００の入力はデジタル入力信号）。また、図９のような構成の信号処理回路３００を用いてＡＤコンバータ回路を構成する場合は、信号処理回路３００の後段側に図７と同様にデジタルＬＰＦおよびデシメーションフィルタを設ける（この場合、ΔΣ変調器１００の入力はアナログ入力信号）。

【0026】

しかしながら、上記のような信号処理回路３００では、ＰＷＭ出力信号の変化点が多くなる。変化点は、ローレベルからハイレベルへの変化点と、ハイレベルからローレベルへの変化点を含む。変化点が多くなると、例えば信号処理回路３００の後段に設けられるＤＡＣにおいて備えられるドライバ回路のスイッチング回数が多くなり、貫通電流が流れる頻度が高くなり、消費電流が増加する。また、スイッチング時に電源およびグランドへノイズが伝わり、特性悪化の原因ともなる。なお、上記ドライバ回路は、例えばＨブリッジドライバと呼ばれる回路である。Ｈブリッジドライバは、２つのスイッチング素子からなるハーフブリッジを２つ備える。

【0027】

また、後述するような絶縁通信部を信号処理回路３００の後段に設けるＡＤコンバータ回路の場合は、絶縁通信部における回路電流が回路全体に対して大きな比率を占めており、上記変化点ごとに大きい電流が発生するため、絶縁通信部がノイズ源となる。

【0028】

＜第１実施形態＞
上記課題を解決すべく、以下説明する本開示の実施形態が実施される。図１１は、本開示の第１実施形態に係る信号処理回路５００の構成を示す図である。信号処理回路５００の先述した信号処理回路３００（図９）との相違点は、ΔΣ変調器１００とＰＷＭ変換部２００との間にパルス選択部４００を挿入していることである。

【0029】

先述した信号処理回路３００（比較例）におけるＰＷＭ変換部２００では、ΔΣ変調器１００からの出力サンプルごとにおけるレベル（出力振幅）に応じて、ＰＷＭ出力信号において選択されるパルスは固定であった。ここで、パルスの選択とは、量子化レベル＝ｎとして、１／（（ｎ－１）×ｆ）ごとに区切られる期間（以下、選択対象期間）のうち、いずれかの選択対象期間を選択してレベルをハイレベルとすることである。図１０の例であれば、ｎ＝５であるので、１／（４ｆ）ごとに区切られる選択対象期間（４つの選択対象期間）のうち、ハイレベルとされる選択対象期間は、出力振幅に応じて固定である。

【0030】

これに対して、本実施形態の信号処理回路５００におけるパルス選択部４００は、ＰＷＭ出力信号Ｓｐｗｍにおける変化点の数が少なくなるようにパルスの選択を行う。具体的には、パルス選択部４００は、ΔΣ変調器１００からの出力サンプルごとにおける出力振幅に応じた個数の選択対象期間をハイレベルとする（これは先述した信号処理回路３００と同様）。なお、出力振幅によっては、すべての選択対象期間がローレベルまたはハイレベルになることもある。

【0031】

また、パルス選択部４００は、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がローレベルの場合、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間をローレベルとし、最後の選択対象期間から連続した期間をハイレベルとする。連続した期間をハイレベルにするとは、ハイレベルにする選択対象期間が１つの場合は、最後の選択対象期間のみをハイレベルとし、ハイレベルにする選択対象期間が複数の場合は、最後の選択対象期間を含めた上記複数の連続した選択対象期間をハイレベルとすることである。

【0032】

また、パルス選択部４００は、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がハイレベルの場合、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間から連続した期間をハイレベルとする。連続した期間をハイレベルにするとは、ハイレベルにする選択対象期間が１つの場合は、最初の選択対象期間のみをハイレベルとし、ハイレベルにする選択対象期間が複数の場合は、最初の選択対象期間を含めた上記複数の連続した選択対象期間をハイレベルとすることである。

【0033】

このような方法によりＰＷＭ出力信号Ｓｐｗｍにおいてパルスを選択した例を図１２を用いて説明する。図１２において、左方は比較例に係る信号処理回路３００によるパルス選択の例を示し、右方は本実施形態に係る信号処理回路５００（パルス選択部４００）によるパルス選択の例を示す。図１２において、左右ともにΔΣ変調器１００からの出力サンプルごとの出力振幅を示しており、出力振幅の並びは同じパターンであるとする。

【0034】

図１２の左方（比較例）では、出力振幅に応じたパルス選択は固定としている。これに対して、図１２の右方（本実施形態）では、前回の出力サンプルにおける最後の選択対象期間のレベルに応じて、同じ出力振幅の値でも今回の出力サンプルにおいてパルス選択を変えている。これにより、出力サンプルの順に前方の選択対象期間がローレベル、後方の選択対象期間がハイレベルとなるパターンと、前方の選択対象期間がハイレベル、後方の選択対象期間がローレベルとなるパターンと、が交互に繰り返される。ただし、出力振幅＝０の場合はすべての選択対象期間がローレベル、周力振幅＝４の場合はすべての選択対象期間がハイレベルとされる。

【0035】

図１３では、図１２における左方（比較例）に示すＰＷＭ出力信号を時系列で並べたものを上方に示し、図１２における右方（本実施形態）に示すＰＷＭ出力信号を時系列で並べたものを下方に示す。このように、比較例ではＰＷＭ出力信号における変化点の数＝１２個であったものが、本実施形態では変化点の数が６個に低減されている。このように変化点の数を低減することで、先述したような後段回路による消費電流およびノイズを抑制できる。

【0036】

＜第２実施形態＞
第１実施形態では、図１２の例で示すように、１つのサンプル出力ごとに先述した方法でパルス選択を行っていた。これに対し、第２実施形態として、複数のサンプル出力ごとに先述したパルス選択の方法を適用してもよい。

【0037】

図１４では、左方に比較例に係る信号処理回路３００によるパルス選択の例、中央に第１実施形態に係るパルス選択の例、右方に第２実施形態に係るパルス選択の例を示す。図１４において、いずれも出力サンプルの出力振幅のパターンは同じである。

【0038】

図１４に示すように、第１実施形態（中央）ではサンプル出力ごとに、前方がローレベル、後方がハイレベルとなるパターンと、前方がハイレベル、後方がローレベルとなるパターンと、が繰り返される。これに対し、第２実施形態（右方）では、２つのサンプル出力ごとに、前方がローレベル、後方がハイレベルとなるパターンと、前方がハイレベル、後方がローレベルとなるパターンと、が繰り返される。

【0039】

ＰＷＭ出力信号の変化点の個数は、比較例では１６個、第１実施形態では８個、第２実施形態では１２個となり、第２実施形態であっても比較例よりは個数を低減できる。

【0040】

＜第３実施形態＞
第３実施形態に係る信号処理回路は、第１実施形態に係る構成（図１１）と同様であるが、パルス選択部４００におけるパルス選択の方法が第１実施形態と異なっている。

【0041】

第３実施形態では、より具体的にパルス選択部４００は、以下のような方法でパルス選択を行う。まず、選択対象期間ごとのハイレベルとされる回数であるパルス選択回数が選択対象期間の間で均一となるように、サンプル出力の出力振幅の値に応じて、ハイレベルとする選択対象期間の候補パターンを決定する。ただし、サンプル出力の出力振幅の値によって、すべての選択対象期間がローレベルまたはハイレベルとなる場合は除く。

【0042】

上記候補パターンが１つしかない場合は、その時点でパルス選択が決定される。一方、上記候補パターンが複数ある場合は、下記のような候補パターンの選択が行われる。前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がローレベルの場合、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間がローレベルとされ、かつ、最後の選択対象期間から連続した選択対象期間がハイレベルとされるように、上記候補パターンが選択される。一方、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がハイレベルの場合、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間から連続した選択対象期間がハイレベルとされるように、上記候補パターンが選択される。

【0043】

図１５では、左方に比較例に係る信号処理回路３００によるパルス選択の例、右方に第３実施形態に係るパルス選択の例を示す。図１５において、左右で出力サンプルの出力振幅のパターンは同じである。

【0044】

第３実施形態では、まず出力振幅＝０（サンプル１）の場合、ＰＷＭ出力信号におけるすべての選択対象期間がローレベルとされ、パルス選択が確定される。次に、出力振幅＝１（サンプル２）の場合、すべての選択対象期間のうちいずれか１つが候補となる候補パターンが決定され、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がローレベルであるので、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間がローレベルとされ、最後の選択対象期間のみがローレベルとされる。すなわち、最後の選択対象期間が候補パターンとして選択される。

【0045】

次に、出力振幅＝１（サンプル３）の場合、最後の選択対象期間を除く、いずれか１つの選択対象期間が候補となる候補パターンが決定され、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がハイレベルであるので、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間のみがハイレベルとされる。すなわち、最初の選択対象期間が候補パターンとして選択される。

【0046】

次に、出力振幅＝２（サンプル４）の場合、最初と最後の選択対象期間を除く２つの選択対象期間が候補対象パターンとして決定され、当該候補対象パターンは１つであるので、パルス選択が確定される。このときに、すべての選択対象期間が選択完了となり、すべての選択対象期間が候補となる。

【0047】

次に、出力振幅＝２（サンプル５）の場合、すべての選択対象期間のうちいずれか２つが候補となる候補パターンが決定され、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がローレベルであるので、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間がローレベルとされ、最後の選択対象期間から連続した２つの選択対象期間がハイレベルとされる。すなわち、最後の２つの選択対象期間が候補パターンとして選択される。

【0048】

次に、出力振幅＝３（サンプル６）の場合、最初から２つの選択対象期間に加えて、残りの選択対象期間からいずれか１つが候補となる候補パターンが決定され、前回の出力サンプルに対応するＰＷＭ出力信号の最後の選択対象期間がハイレベルであるので、今回の出力サンプルに対応するＰＷＭ出力信号の最初の選択対象期間から連続した３つの選択対象期間がハイレベルとされる。すなわち、最初の３つの選択対象期間が候補パターンとして選択される。

【0049】

次に、出力振幅＝３（サンプル７）の場合、最初から２つの選択対象期間および最後の選択対象期間が候補となる候補パターンが決定され、当該候補対象パターンは１つであるので、パルス選択が確定される。この時点で、すべての選択対象期間が選択完了となる。

【0050】

出力振幅＝４（サンプル８）の場合、ＰＷＭ出力信号におけるすべての選択対象期間がハイレベルとされ、パルス選択が確定される。

【0051】

以降、同様に出力サンプルごとにパルス選択が行われる。これにより、図１５の例では、比較例（左方）の場合、ＰＷＭ出力信号における変化点の個数は２４個であるが、だい３実施形態（右方）の場合、変化点の個数を１８個に低減させることができる。このように、本実施形態では、変化点の個数を低減するとともに、パルス選択回数の均一化が可能となる。パルス選択回数の均一化により、本実施形態に係る信号処理回路５００を用いてＤＡコンバータ回路またはＡＤコンバータ回路を構成する場合は、Ｓ／Ｎ比を改善することができる。このような特性改善の効果は、本願発明者によって検証されている。

【0052】

＜ＰＷＭ変換部の出力ピン＞
先述した実施形態では、ＰＷＭ変換部２００の出力ピンは１ピンであったが、ＰＷＭ変
換部の出力ピンは複数ピンとしてもよい。ここでは、このような変形例について述べる。

【0053】

例えば、ΔΣ変調器１００は１７値出力の構成とし、ＰＷＭ変換部２００の出力ピンの数は４個としてもよい。すなわち、ＰＷＭ変換部２０の４つの出力ピンからＰＷＭ出力信号Ｓｐｗｍが出力される。本実施形態では、ΔΣ変調器１１０の出力がｎ値（ｎは２以上の整数）として、（ＰＷＭ変換部２００の出力ピン数）×（１つの出力ピンあたりのパルス数）＋１＝ｎとなる。なお、パルス数は、選択対象期間の個数である。

【0054】

先述したようにΔΣ変調器１００が５値出力の場合は、１つの出力ピンあたりのパルス数＝４としているので、出力ピンの数＝１として、１×４＋１＝５値となる。一方、ΔΣ変調器１００が１７値出力の場合は、１つの出力ピンあたりのパルス数＝４としているので、出力ピンの数＝４として、４×４＋１＝１７値となる。従って、ΔΣ変調器１００の量子化レベルをより上げることができる。

【0055】

＜ＤＡコンバータ、ＡＤコンバータ＞
上記第１～第３実施形態に係る信号処理回路５００を用いてＤＡコンバータ回路を構成する場合は、図１６に示すＤＡコンバータ回路７００のように、信号処理回路５００の後段側に図１と同様にＤＡＣ２およびアナログＬＰＦ３を設ける（この場合、ΔΣ変調器１００の入力はデジタル入力信号Ｄｉｎ）。

【0056】

また、信号処理回路５００を用いてＡＤコンバータ回路を構成する場合は、図１６に示すＡＤコンバータ回路７５０のように、信号処理回路５００の後段側に図７と同様にデジタルＬＰＦ２０およびデシメーションフィルタ３０を設ける（この場合、ΔΣ変調器１００の入力はアナログ入力信号Ａｉｎ）。

【0057】

＜オーディオ機器への適用＞
本開示の実施形態に係る信号処理回路は、様々な機器への適用が可能であるが、例えば、図１７に示すようにオーディオ機器に適用することが好適である。図１７に示すオーディオ機器８００は、信号処理回路５００を用いたＤＡコンバータ回路７００（図１６）を備えている。この場合、信号処理回路５００には、デジタル入力信号Ｄｉｎとしてデジタルオーディオ入力信号が用いられる。また、図１７に示すオーディオ機器８５０は、信号処理回路５００を用いたＡＤコンバータ回路７５０（図１６）を備えている。この場合、信号処理回路５００には、アナログ入力信号Ａｉｎとしてアナログオーディオ入力信号が用いられる。

【0058】

＜絶縁型の信号処理回路＞
本開示の信号処理回路は、絶縁型に構成することも好適である。図１８は、第１～第３実施形態の構成に対して絶縁通信部９００を適用して構成される信号処理回路５１０を示す図である。図１８の構成では、ＰＷＭ変換部２００の後段側に絶縁通信部９００を配置している。絶縁通信部９００は、ＰＷＭ変換部２００から出力される２値出力を絶縁しつつ後段側に伝送する。

【0059】

図１９は、絶縁通信部９００の構成例を示す図である。本構成例の絶縁通信部９００は、一次回路系９００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系９００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系９００ｐから二次回路系９００ｓにパルス信号に伝送する。絶縁通信部９００は、コントローラチップ９１０と、ドライバチップ９２０と、トランスチップ９３０と、を有する。

【0060】

コントローラチップ９１０は、電源電圧ＶＣＣ１の供給を受けて動作する半導体チップである。コントローラチップ９１０には、例えば、パルス送信回路９１１と、バッファ９１２および９１３が集積されている。

【0061】

パルス送信回路９１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１およびＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路９１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路９１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１およびＳ２１のいずれか一方をパルス駆動する。

【0062】

バッファ９１２は、パルス送信回路９１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ９３０（具体的にはトランス９３１）をパルス駆動する。

【0063】

バッファ９１３は、パルス送信回路９１１から送信パルス信号Ｓ２１の入力を受けて、
トランスチップ９３０（具体的にはトランス９３２）をパルス駆動する。

【0064】

ドライバチップ９２０は、電源電圧ＶＣＣ２の供給を受けて動作する半導体チップである。ドライバチップ９２０には、例えば、バッファ９２１および９２２と、パルス受信回路９２３と、ドライバ９２４が集積されている。

【0065】

バッファ９２１は、トランスチップ９３０（具体的にはトランス９３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路９２３に出力する。

【0066】

バッファ９２２は、トランスチップ９３０（具体的にはトランス９３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路９２３に出力する。

【0067】

パルス受信回路９２３は、バッファ９２１および９２２を介して入力される受信パルス信号Ｓ１２およびＳ２２に応じてドライバ９２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路９２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ９２４を駆動する。すなわち、パルス受信回路９２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路９２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。

【0068】

ドライバ９２４は、パルス受信回路９２３の駆動制御に基づいて出力パルス信号ＯＵＴ
を生成する。

【0069】

トランスチップ９３０は、トランス９３１および９３２を用いてコントローラチップ９１０とドライバチップ９２０との間を直流的に絶縁しつつ、パルス送信回路９１１から入力される送信パルス信号Ｓ１１およびＳ２１をそれぞれ受信パルス信号Ｓ１２およびＳ２２としてパルス受信回路９２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。

【0070】

より具体的に述べると、トランス９３１は、一次側コイル９３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル９３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス９３２は、一次側コイル９３２ｐに入力される送信パルス信号Ｓ２１に応
じて、二次側コイル９３２ｓから受信パルス信号Ｓ２２を出力する。

【0071】

このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１およびＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス９３１および９３２を介して一次回路系９００ｐから二次回路系９００ｓに伝達される。

【0072】

なお、本構成例の絶縁通信部９００は、コントローラチップ９１０およびドライバチップ９２０とは別に、トランス９３１および９３２のみを搭載するトランスチップ９３０を独立に有しており、これら３つのチップが単一のパッケージに封止される。

【0073】

このような構成とすることにより、コントローラチップ９１０、およびドライバチップ９２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。

【0074】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

【0075】

＜付記＞
以上のように、本開示の一態様に係る信号処理回路（５００）は、
入力信号をｎ値出力信号（ｎは２以上の整数）に変換して出力するように構成されるΔΣ変調器（１００）と、
前記ｎ値出力信号を前記ｎ値出力信号のレベル（振幅）に応じたデューティを有するＰＷＭ出力信号（Ｓｐｗｍ）に変換するように構成されるＰＷＭ変換部（２００）と、
前記ＰＷＭ出力信号を構成する選択対象期間のうちハイレベルとする前記選択対象期間を、前記ｎ値出力信号のレベルに対して選択することでパルス選択を行うように構成されるパルス選択部（４００）と、
を備え、
前記パルス選択部は、前記ｎ値出力信号の１つ以上のサンプルごとに、前記サンプルの切り替わりにおいて、今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、パルス選択を行う構成としている（第１の構成）。

【0076】

また、上記第１の構成において、前記パルス選択部は、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルがローレベルの場合、今回の前記サンプルに対応する前記ＰＷＭ出力信号において、最初の前記選択対象期間のレベルをローレベルとし、かつ最後の前記選択対象期間から連続した前記選択対象期間をハイレベルとする構成としてもよい（第２の構成）。

【0077】

また、上記第１または第２の構成において、前記パルス選択部は、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルがハイレベルの場合、今回の前記サンプルに対応する前記ＰＷＭ出力信号において、最初の前記選択対象期間から連続した前記選択対象期間をハイレベルとする構成としてもよい（第３の構成）。

【0078】

また、上記第１から第３のいずれかの構成において、前記パルス選択部は、１つ以上の前記サンプルごとに、前方の前記選択対象期間がローレベル、後方の前記選択対象期間がハイレベルとなるパターンと、前方の前記選択対象期間がハイレベル、後方の前記選択対象期間がローレベルとなるパターンと、を交互に繰り返すようにパルス選択を行う構成としてもよい（第４の構成）。

【0079】

また、上記第１から第３のいずれかの構成において、前記パルス選択部は、前記選択対象期間ごとのハイレベルとされる回数であるパルス選択回数が前記選択対象期間の間で均一となるように、前記サンプルのレベルに応じて、ハイレベルとする前記選択対象期間の候補パターンを決定し、
今回の前記サンプルに対応する前記ＰＷＭ出力信号における最初の前記選択対象期間のレベルが、前回の前記サンプルに対応する前記ＰＷＭ出力信号における最後の前記選択対象期間のレベルと一致するように、前記候補パターンを選択する構成としてもよい（第５の構成）。

【0080】

また、上記第１から第５のいずれかの構成において、前記ＰＷＭ変換部の出力ピンの個数が複数であり、
パルス数を前記選択対象期間の数として、
（前記出力ピンの数）×（１つの前記出力ピンあたりの前記パルス数）＋１＝ｎである構成としてもよい（第６の構成）。

【0081】

また、上記第１から第６のいずれかの構成において、前記ＰＷＭ変換部の後段側に配置され、パルス信号を絶縁しつつ伝送するように構成される絶縁通信部（９００）をさらに備える構成としてもよい（第７の構成）。

【0082】

また、本開示の一態様に係るＤＡコンバータ回路（７００）は、上記第１から第７のいずれかの構成の信号処理回路と、前記信号処理回路の後段側に配置されるＤＡコンバータ（２）と、前記ＤＡコンバータの後段側に配置されるアナログローパスフィルタ（３）と、を備える（第８の構成）。

【0083】

また、本開示の一態様に係るＡＤコンバータ回路（７５０）は、上記第１から第７のいずれかの構成の信号処理回路と、前記信号処理回路の後段側に配置されるデジタルローパスフィルタ（２０）と、前記デジタルローパスフィルタの後段側に配置されるデシメーションフィルタ（３０）と、を備える（第９の構成）。

【0084】

また、本開示の一態様に係るオーディオ機器（８００）は、上記第８の構成のＤＡコンバータ回路を備える。

【0085】

また、本開示の一態様に係るオーディオ機器（８５０）は、上記第９の構成のＡＤコンバータ回路を備える。

【産業上の利用可能性】

【0086】

本開示は、例えば、オーディオ機器など各種機器に利用することが可能である。

【符号の説明】

【0087】

１ ΔΣ変調器
１Ａ 積分器
１Ｂ 量子化器
２ ＤＡＣ
３ アナログＬＰＦ
５ ＤＡコンバータ回路
１０ ΔΣ変調器
１０Ａ 積分器
１０Ｂ 量子化器
１０Ｃ ＤＡＣ
２０ デジタルＬＰＦ
３０ デシメーションフィルタ
５０ ＡＤコンバータ回路
１００ ΔΣ変調器
２００ ＰＷＭ変換部
３００ 信号処理回路
４００ パルス選択部
５００，５１０ 信号処理回路
７００ ＤＡコンバータ回路
７５０ ＡＤコンバータ回路
８００ オーディオ機器
８５０ オーディオ機器
９００ 絶縁通信部
９００ｐ 一次回路系
９００ｓ 二次回路系
９１０ コントローラチップ
９１１ パルス送信回路
９１２ バッファ
９１３ バッファ
９２０ ドライバチップ
９２１ バッファ
９２２ バッファ
９２３ パルス受信回路
９２４ ドライバ
９３０ トランスチップ
９３１ トランス
９３１ｐ 一次側コイル
９３１ｓ 二次側コイル
９３２ トランス
９３２ｐ 一次側コイル
９３２ｓ 二次側コイル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】