特開 2025-19589 制御回路及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025019589

(43)【公開日】2025-02-07

(54)【発明の名称】制御回路及び半導体記憶装置

(51)【国際特許分類】

   H03K 5/133 20140101AFI20250131BHJP

   H03K 5/00 20060101ALI20250131BHJP

   G06F 1/10 20060101ALI20250131BHJP

   G11C 11/4096 20060101ALI20250131BHJP

   G11C 7/10 20060101ALI20250131BHJP

   H03L 7/081 20060101ALI20250131BHJP

【ＦＩ】

H03K5/133

H03K5/00 V

G06F1/10 510

G11C11/4096 550

G11C7/10 460

H03L7/081

【審査請求】有

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2023123272

(22)【出願日】2023-07-28

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】奥野 晋也

【テーマコード（参考）】

5J001

5J106

5M024

【Ｆターム（参考）】

5J001BB01

5J001BB07

5J001CC03

5J001DD09

5J106KK03

5J106LL06

5M024AA49

5M024DD83

5M024JJ03

5M024JJ34

5M024JJ38

5M024PP01

5M024PP02

(57)【要約】

【課題】遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路等を提供する。
【解決手段】
制御回路１は、入力クロック信号ｃｌｋと出力クロック信号との位相差に基づいて遅延量を設定する制御部と、遅延量に対応して、入力クロック信号ｃｌｋを遅延させて出力クロック信号を生成する遅延動作を行う遅延ライン部１４とを備えた制御回路であって、遅延ライン部１４は、入力クロック信号ｃｌｋを遅延させる１以上の遅延要素を有する遅延ユニットを複数備えてなり、一の遅延ユニットが有する遅延要素の数は、別の遅延ユニットが有する遅延要素の数よりも多い。
【選択図】図２

【特許請求の範囲】

【請求項1】

入力クロック信号と出力クロック信号との位相差に基づいて遅延量を設定する制御部と、前記遅延量に対応して、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延動作を行う遅延ライン部とを備えた制御回路であって、
前記遅延ライン部は、前記入力クロック信号を遅延させる１以上の遅延要素を有する遅延ユニットを複数備えてなり、
一の前記遅延ユニットが有する前記遅延要素の数は、別の前記遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする制御回路。

【請求項2】

前記遅延ユニットは直列に接続されており、設定された前記遅延量に応じて一端側から他端側へ順番に使用され、当該他端側の遅延ユニットが有する前記遅延要素の数は、前記一端側の遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする請求項１記載の制御回路。

【請求項3】

前記他端側から所定位置までの各前記遅延ユニットが有する前記遅延要素の数は、当該所定位置から一端側までの各前記遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする請求項２記載の制御回路。

【請求項4】

前記他端側から所定位置までの各前記遅延ユニットの数は、当該所定位置から一端側までの各前記遅延ユニットの数よりも多いことを特徴とする請求項２記載の制御回路。

【請求項5】

前記所定位置を介して隣接する前記遅延ユニットが有する前記遅延要素の数が一つ異なることを特徴とする請求項３記載の制御回路。

【請求項6】

前記所定位置を複数備え、
各前記所定位置間における前記遅延ユニットの数は同一であることを特徴とする請求項３記載の制御回路。

【請求項7】

前記所定位置を複数備え、
前記所定位置を介して隣接する前記遅延ユニットが有する遅延要素の数が一つ異なることを特徴とする請求項３記載の制御回路。

【請求項8】

前記制御部は、前記遅延量に対応して前記遅延動作に使用する前記遅延ユニットの数を設定することを特徴とする請求項２記載の制御回路。

【請求項9】

前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記入力クロック信号が入力される一端側端部の遅延ユニットから、設定された前記遅延ユニットの数に相当する遅延ユニットまでを活性化させて、これらの活性化された遅延ユニットを使用して入力クロック信号を遅延させることを特徴とする請求項８記載の制御回路。

【請求項10】

前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記遅延ユニットの数に対応する前記遅延ユニットを活性化させて、この活性化された前記遅延ユニットから、前記出力クロック信号が出力される前記一端側端部の前記遅延ユニットを使用して入力クロック信号を遅延させることを特徴とする請求項８記載の制御回路。

【請求項11】

前記遅延要素がＮＡＮＤゲートからなることを特徴とする請求項２記載の制御回路。

【請求項12】

前記遅延ユニットに含まれる前記遅延要素が、２つのＮＡＮＤゲートからなることを特徴とする請求項９記載の制御回路。

【請求項13】

前記遅延ユニットに含まれる前記遅延要素が、３つのＮＡＮＤゲートからなることを特徴とする請求項１０記載の制御回路。

【請求項14】

請求項１～１３の何れかに記載の制御回路を備えることを特徴とする半導体記憶装置。

【請求項15】

前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１４に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御回路及び半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。ＤＲＡＭには、位相同期回路として遅延ロックループ（ＤＬＬ：Delay locked Loop）回路が設けられている。ＤＲＡＭは、ＤＬＬ回路を用いて、データ信号を出力するための内部クロック信号を、外部から入力された入力クロック信号に同期させて生成している（例えば特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－３５２４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行う場合、例えば、ＤＬＬ回路のリセット動作と、ＤＬＬ回路の遅延（ロック）動作（例えば、遅延線を１本ずつ活性化させながら外部クロックと内部クロックとを同期させる動作）と、入力クロック信号と内部クロック信号との間の遅延クロックサイクル数を示すＮ値の検出動作と、を含むシーケンスが実行される。

【0005】

ここで、ＤＬＬ回路の遅延動作によるロック時間Ｔｄｌｌは、下記の式で表すことができる。
Ｔｉｎｔ＋Ｔｄｌｌ＝Ｎ×ｔＣＫ

【0006】

上記式において、ＴｉｎｔはＤＬＬ回路における固有遅延時間を示し、ｔＣＫがクロックサイクルを示す。例えば半導体記憶装置内の温度等によってクロックサイクル（ｔＣＫ）が固有遅延時間（Ｔｉｎｔ）よりも長くなる場合、上記の式で示すようにＤＬＬ回路の遅延動作によるロック時間（Ｔｄｌｌ）も長期化してしまう。このようにロック時間が長期化すると、上記のシーケンス全体の実行時間が長くなってしまい、次のシーケンスの実行が遅延する虞や、事前に定められたシーケンスの実行期間（ｔＤＬＬＫ）を超える虞がある。

【0007】

本発明は上記課題に鑑みてなされたものであり、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路、半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の制御回路は、入力クロック信号と出力クロック信号との位相差に基づいて遅延量を設定する制御部と、前記遅延量に対応して、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延動作を行う遅延ライン部とを備えた制御回路であって、前記遅延ライン部は、前記入力クロック信号を遅延させる１以上の遅延要素を有する遅延ユニットを複数備えてなり、一の前記遅延ユニットが有する前記遅延要素の数は、別の前記遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする。

【0009】

一の前記遅延ユニットが有する前記遅延要素の数は、別の前記遅延ユニットが有する前記遅延要素の数よりも多いことにより、一のユニットを活性化するだけで多くの遅延要素を使用でき、早く遅延量を達成できる。したがって、同じ遅延量を解消するために必要なロック時間を短くすることができ、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる。

【0010】

前記遅延ユニットは直列に接続されており、設定された前記遅延量に応じて一端側から他端側へ順番に使用され、当該他端側の遅延ユニットが有する前記遅延要素の数は、前記一端側の遅延ユニットが有する前記遅延要素の数よりも多いことが好ましい。

【0011】

前記他端側から所定位置までの各前記遅延ユニットが有する前記遅延要素の数は、当該所定位置から一端側までの各前記遅延ユニットが有する前記遅延要素の数よりも多いことが好ましい。

【0012】

前記他端側から所定位置までの各前記遅延ユニットの数は、当該所定位置から一端側までの各前記遅延ユニットの数よりも多いことが好ましい。
前記所定位置を介して隣接する前記遅延ユニットが有する前記遅延要素の数が一つ異なることが好ましい。
前記所定位置を複数備え、各前記所定位置間における前記遅延ユニットの数は同一であることが好ましい。
前記所定位置を複数備え、前記所定位置を介して隣接する前記遅延ユニットが有する遅延要素の数が一つ異なることが好ましい。

【0013】

前記制御部は、前記遅延量に対応して前記遅延動作に使用する前記遅延ユニットの数を設定することが好ましい。

【0014】

前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記入力クロック信号が入力される一端側端部の遅延ユニットから、設定された前記遅延ユニットの数に相当する遅延ユニットまでを活性化させて、これらの活性化された遅延ユニットを使用して入力クロック信号を遅延させることが好ましい。

【0015】

前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記遅延ユニットの数に対応する前記遅延ユニットを活性化させて、この活性化された前記遅延ユニットから、前記出力クロック信号が出力される前記一端側端部の前記遅延ユニットを使用して入力クロック信号を遅延させることが好ましい。

【0016】

前記遅延要素がＮＡＮＤゲートからなることが好ましい。
前記遅延ユニットに含まれる前記遅延要素が、２つのＮＡＮＤゲートからなるか、３つのＮＡＮＤゲートからなることが好ましい。

【0017】

本発明の半導体記憶装置は、上記何れかに記載の制御回路を備えることが好ましい。
前記半導体記憶装置はダイナミックランダムアクセスメモリであることが好ましい。

【発明の効果】

【0018】

本発明の制御回路及び半導体記憶装置によれば、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる。

【図面の簡単な説明】

【0019】

【図1】本発明の実施形態に係る制御回路の構成例を示すブロック図である。

【図2】遅延ライン部の構成を示す図である。

【図3】本実施形態の遅延ライン部のユニットとＮＡＮＤゲートとの関係を模式的に示す図である。

【図4】遅延量に対して必要なＮＡＮＤゲートの段数を模式的に示す図である。

【図5】遅延量に対して必要なを模式的に示す図である。

【図6】別の遅延ライン部の構成を示す図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施形態に係る制御回路、半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

【0021】

（実施形態１）
図１に、本発明の実施形態に係る制御回路の構成例を示す。本実施形態において、制御回路１は、例えばＤＲＡＭ等の半導体記憶装置に設けられている。なお、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置に設けられている周知の構成（例えば、コマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部等）が示されていない。

【0022】

制御回路１は、入力バッファ１１と、位相検出部１２と、ＤＬＬ制御部１３と、遅延ライン部１４と、レプリカ部１５と、出力バッファ１６とを備えている。

【0023】

入力バッファ１１は、入力バッファ１１に入力される外部クロック信号ＣＫをバッファリングして入力クロック信号ｃｌｋを生成する。生成された入力クロック信号ｃｌｋは、遅延ライン部１４と、位相検出部１２とに送信される。詳しくは後述するが、遅延ライン部１４は、入力された入力クロック信号ｃｌｋを遅延した遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋを生成して、出力バッファ１６及びレプリカ部１５へ送信する。レプリカ部１５は、遅延ライン部１４によって生成された遅延信号ｄｌｌ＿ｃｌｋをフィードバック信号ｆｂ＿ｃｌｋとして位相検出部１２へ出力する。

【0024】

位相検出部１２は、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとの間の位相差を検出する。位相検出部１２には、入力クロック信号ｃｌｋが入力されるとともに、フィードバック信号ｆｂ＿ｃｌｋが入力される。位相検出部１２では、入力クロック信号ｃｌｋに対するフィードバック信号ｆｂ＿ｃｌｋの位相の進み又は遅れを示す位相信号ｕｐ／ｄｏｗｎが生成され、ＤＬＬ制御部１３に入力される。

【0025】

ＤＬＬ制御部１３は、位相検出部１２によって検出された位相差から遅延量を決定する。そして、ＤＬＬ制御部１３は、ロック動作（本発明の「遅延動作」の一例である）における遅延量を示す信号として、複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅ及び選択制御信号ｓｅｌｅｃｔ（後述する）を生成し、出力する。この出力された制御信号ｄｌｌ＿ｃｏｄｅ及び選択制御信号ｓｅｌｅｃｔは、遅延ライン部１４へ入力される。

【0026】

遅延ライン部１４は、ＤＬＬ制御部１３によって遅延量が設定される毎に、遅延量に基づいて入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋ（出力クロック信号）を生成し、出力バッファ１６へ出力するロック動作を行う可変遅延部である。

【0027】

遅延ライン部１４の構成を図２を用いて説明する。図２に示すように遅延ライン部１４は、マルチプレクサ２１と、複数のＮＡＮＤゲートＮ（なお、以下個々を区別する場合にはＮの後に数字を付す）を直列に接続することで構成されているＮＡＮＤゲート列２２とを備える。遅延要素とは、クロック信号を遅延させる構成要素（ＮＡＮＤゲートＮ）からなり、本実施形態においては直列に接続された二つのＮＡＮＤゲートＮからなる。なお、ＮＡＮＤゲート列２２は、図２ではその一部のみを示している。

【0028】

各ＮＡＮＤゲートＮは、ＮＡＮＤゲート列２２において最も上流側（図中最も左端）のＮＡＮＤゲートＮ１には、入力クロック信号ｃｌｋが入力され、その他のＮＡＮＤゲートＮは直前の直列接続されたＮＡＮＤゲートＮからの出力が入力される。ここでＮＡＮＤゲート列２２において入力クロック信号ｃｌｋが入力される端部側を上流側といい、その逆側を下流側という。

【0029】

また、ＮＡＮＤゲート列２２は、複数のユニットＵ（遅延ユニット。なお、以下個々のユニットを区別する場合にはＵの後に数字を付す）に分割されている。つまり、本実施形態では、ＮＡＮＤゲートＮだけでなく当該ユニットＵも直列に接続されている。ユニットＵは、ユニットＵ１が上流側からユニットＵ１、ユニットＵ２と下流側に向かってその番号が増えていくように構成されている。

【0030】

ここで、ＤＬＬ制御部１３で生成する複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅのコード信号＜ｎ＞は、ユニットＵ毎に入力される。つまりユニットＵｎには、コード信号＜ｎ＞が入力され、一つのユニットＵに含まれるＮＡＮＤゲートＮには、それぞれ同一のコード信号＜ｎ＞が入力される。このコード信号＜ｎ＞は、どのユニットを活性化させるかを決定するものであり、＜ｎ＞が「１」であれば、ユニットＵｎが活性化されるように構成されている。例えば、ユニットＵ１に含まれるＮＡＮＤゲートＮ１、Ｎ２には、それぞれ同じ制御信号ｄｌｌ＿ｃｏｄｅのコード信号＜１＞が入力され、当該コード信号の値が「１」であればＮＡＮＤゲートＮ１、Ｎ２（ユニットＵ１）が活性化される。

【0031】

また、各ユニットＵにおいて、最後段（最も下流側）のＮＡＮＤゲートＮの出力がマルチプレクサ２１に対するユニット信号ｕｎｉｔとして入力される。マルチプレクサ２１には、選択制御信号ｓｅｌｅｃｔが入力される。選択制御信号ｓｅｌｅｃｔは、どのユニットＵのユニット信号ｕｎｉｔを選択するかを示す信号である。マルチプレクサ２１に対するユニット信号ｕｎｉｔのうち、選択制御信号ｓｅｌｅｃｔで選択されたユニット信号ｕｎｉｔが入力され、遅延信号ｄｌｌ＿ｃｌｋとして出力される。

【0032】

ロック動作では、入力クロック信号ｃｌｋが入力される上流側（一端側端部。本発明においては、直列接続されたユニットＵのうち、最初に使用されるユニットＵが一端側端部に相当する。）のユニットＵ１から、ＤＬＬ制御部１３で設定された遅延量を達成するのに必要なＮＡＮＤゲートＮの数に相当するユニットＵｎまでを順番に活性化させて、これらの活性化されたユニットＵを使用して入力クロック信号ｃｌｋを遅延させる。例えば、ＤＬＬ制御部１３で遅延量を達成するためにユニットＵ９を活性化すると設定された場合、ＤＬＬ制御部１３では、ユニットＵ９を選択することを示す選択制御信号ｓｅｌｅｃｔが生成され、かつ、ユニットＵ１からユニットＵ９までを活性化するコード信号を含む制御信号ｄｌｌ＿ｃｏｄｅが生成され、これらが遅延ライン部１４に入力される。この場合、ユニットＵ１からユニットＵ９までが活性化されて入力クロック信号ｃｌｋが遅延したユニット信号ｕｎｉｔ９が生成される。そして、マルチプレクサ２１においてユニットＵ９からのユニット信号ｕｎｉｔ９が選択されて遅延信号ｄｌｌ＿ｃｌｋとして出力される。

【0033】

ここで、本実施形態では、各ユニットＵによりＮＡＮＤゲートＮの段数が異なる。例えば、ユニットＵ１はそれぞれ２段のＮＡＮＤゲート（ＮＡＮＤゲートＮ１及びＮ２）からなり、ユニットＵ８は、４段のＮＡＮＤ（ＮＡＮＤゲートＮ７、Ｎ８、Ｎ９及びＮ１０）からなる。図３を用いて説明する。図３は、本実施形態の遅延ライン部１４のユニットＵとＮＡＮＤゲートＮとの関係を模式的に示す図であり、各四角がユニットＵを示し、四角の左上にはユニットＵの番号（例えば「１」はユニットＵ１を示す）を、四角の中にはユニットＵに含まれるＮＡＮＤゲートＮの段数を示し、各ユニットＵに含まれるＮＡＮＤゲートＮの数が大きいほど各ユニットを大きく表示している。この図３に示すように、本実施形態ではユニットＵ１からユニットＵ８は、それぞれＮＡＮＤゲートＮは２段、ユニットＵ９からユニットＵ１６はＮＡＮＤゲートＮは４段、ユニットＵ１７からユニットＵ２４まではＮＡＮＤゲートＮは６段、ユニットＵ２５からユニットＵ３２まではＮＡＮＤゲートＮは８段となるようにＮＡＮＤゲート列２２が構成されている。

【0034】

従来の遅延ライン部も複数のＮＡＮＤゲートＮを直列に接続することで構成され、複数のユニットＵに分割されていたが、従来の遅延ライン部ではすべてのユニットは２段のＮＡＮＤゲートからなる点が本実施形態とは異なる。このような従来の遅延ライン部を有する制御回路では、遅延量が多い場合に所望の数の遅延ユニットを活性化するのに時間がかかっていた。つまり、従来は、遅延量が多い場合であっても、各ユニットを一端側から順番に活性化させ入力クロック信号を遅延させて出力クロック信号に一致するまでロック動作を行っていた。この場合に、遅延量が多いと端部のユニットから順番に入力クロック信号がクロック信号に一致するまで多数活性化させて遅延動作に使用するとロック動作に時間がかかっていた。

【0035】

これに対し、本実施形態では、このような従来の遅延ライン部とは異なり、ユニットＵによりＮＡＮＤゲートＮの段数が異なることから、ロック時間Ｔｄｌｌの長期化を抑制することができる。すなわち、遅延量を達成するために必要なＮＡＮＤゲートＮの数に対応するユニットＵを活性化させるために、順番にユニットＵを一端側から活性化する場合、ユニットＵに含まれるＮＡＮＤゲートＮの段数が多い部分があるため、一つのユニットＵを活性化するだけで多くのＮＡＮＤゲートＮを活性化することができるので、早く遅延量を達成できる。この点、図４及び図５を用いて説明する。図４は、遅延量に対して必要なＮＡＮＤゲートの段数を模式的に示すものであり、図５は遅延量に対して必要なロック時間（Ｔｄｌｌ）を模式的に示すものである。

【0036】

ＮＡＮＤゲートＮを３６段使用して遅延させる必要がある遅延量に対するロック動作の場合、図４（１）に示す従来の遅延ライン部では、ユニットＵ１からユニットＵ１８まで１８のユニットＵを順番に活性化させる必要がある。しかし、図４（２）に示す本実施形態の遅延ライン部１４の場合では、ＮＡＮＤゲートＮを３６段使用して遅延させる必要がある遅延量に対するロック動作の場合、ユニットＵ１からユニットＵ１３まで１３のユニットＵを順番に活性化させればよい。これは、本実施形態では、ユニットＵ８までは各ユニットＵのＮＡＮＤゲートＮは２段ずつであったが、ユニットＵ９からは各ユニットＵのＮＡＮＤゲートＮの数は４段ずつであり、３６段のＮＡＮＤゲートＮを活性化させるためには１３ユニット分を活性化させればよいためである。

【0037】

この場合、図５（１）に示すように、従来の遅延ライン部の場合はロック動作を完了するまでに１８ユニット分のロック時間が必要であったが、本実施形態の遅延ライン部１４では、１３ユニット分を活性化させればよいので１３ユニット分のロック時間でロック動作を完了することができる。

【0038】

このように本実施形態では、下流側のユニットＵを構成しているＮＡＮＤゲートＮの段数が上流側のユニットＵのＮＡＮＤゲートＮの段数よりも多いことから、遅延時間の解消に必要な数のＮＡＮＤゲートＮの活性化を早く達成することができ、ロック時間Ｔｄｌｌを短くすることができる。その結果、ロック時間に対応するシーケンスの実行時間Ｔｄｌｌｋも短くすることができる。なお、ＮＡＮＤゲートＮの段数を増やす場合、遅延要素ごと、即ち本実施形態ではＮＡＮＤゲートＮは二つで一つのセット（遅延要素）とされているので、ＮＡＮＤゲートＮを二つずつ増やしている。

【0039】

さらに、本実施形態では、ＤＬＬ制御部１３での制御を変更することなく、従来の遅延回路からユニットＵ内のＮＡＮＤゲートＮの段数を変更するだけで（すなわち配線を変更するだけで）構成することができロック時間Ｔｄｌｌを短くすることができるため、非常に簡易に実行することが可能である。

【0040】

また、本実施形態では下流側のユニットＵのＮＡＮＤゲートＮの段数が上流側よりもＮＡＮＤゲートＮの段数よりも多くなるようにしたが、少なくとも、ＮＡＮＤゲート列２２において、ＮＡＮＤゲートＮの数が他のユニットＵが有するＮＡＮＤゲートＮの数よりも多いユニットＵがあればよい。この場合であっても、遅延時間の解消に必要な数のＮＡＮＤゲートＮの活性化を早く達成することができる。

【0041】

ロック時間の短縮のみを考慮すればすべてのユニットＵにおけるＮＡＮＤゲートＮの段数を従来よりも多くすることが考えられるが、上記のように少なくとも一部のユニットＵが有するＮＡＮＤゲートＮの数を多くすることが、遅延量に応じた適切な制御ができるため好ましい。特に、本実施形態のように下流側のユニットＵのＮＡＮＤゲート段数を上流側よりも多くすることで、遅延量に応じたより適切な制御をすることが可能である。つまり、本実施形態では、各ユニットＵのＮＡＮＤゲートＮの段数は、上流側のユニットＵでは段数を少なく（例えば従来通り２段）設定し、下流側のユニットＵでは段数を多く増やしている。遅延量が少ない場合にはこれらの上流側のユニットＵのみを使用する十分にロック動作を適切に行うことができ、かつ、遅延量が大きい場合には、下流側の段数の多いユニットＵを使用することになるが、これらの下流側のユニットＵではＮＡＮＤゲートＮの段数が多いため、従来よりもロック動作を早期に終了することが可能である。

【0042】

したがって、本実施形態では、図３に示すようにＮＡＮＤゲートＮを８ユニット毎に２段ずつ増やしたが、これに限定されず、少なくとも上流側（一端側）よりも下流側（他端側）においてユニットＵにおけるＮＡＮＤゲートＮが増えるように構成すればよい。すなわち、所定位置を１つ設定し、当該上流側から当該所定位置までに含まれるユニットＵは、すべて同じＮＡＮＤゲートＮの段数とし、当該所定位置から下流側までに含まれるユニットＵは、すべて同じＮＡＮＤゲートＮの段数とすればよい。

【0043】

また、このような所定位置を比較的下流側（他端側）に設置することが好ましい。例えばユニットＵ１６の後に所定位置を一つ設定し、ユニットＵ１～ユニットＵ１６まではすべて各ユニットＵには２段ずつＮＡＮＤゲートＮが含まれ、最後のユニットＵ１７～ユニットＵのみ４段ずつＮＡＮＤゲートＮが含まれるように構成することが挙げられる。このように構成すれば、これらの下流側のユニットＵではＮＡＮＤゲートＮの段数が多いため、ユニットＵ１７を使うような遅延量が非常に大きい場合であっても従来よりもロック動作を早期に終了することが可能である。また、所定位置をＮＡＮＤゲート列２２の中で変則的に設けてもよい。例えば８ユニット目と１２ユニット目とにそれぞれ所定位置を設けたとすれば、ユニットＵ１～ユニットＵ８まではすべて各ユニットＵには２段ずつＮＡＮＤゲートＮが含まれ、ユニットＵ９～ユニットＵ１２まではすべて各ユニットＵには４段ずつＮＡＮＤゲートＮが含まれ、最後のユニットＵ１３～ユニットＵ２４のみ６段ずつＮＡＮＤゲートＮが含まれるように構成してもよい。このように構成しても、これらの下流側のユニットＵではＮＡＮＤゲートＮの段数が多いため、従来よりもロック動作を早期に終了することが可能である。

【0044】

また、ＮＡＮＤゲートＮの段数も本実施形態では所定位置毎に遅延要素は一つずつ、ＮＡＮＤゲートＮの数でいえば２段ずつ増えるようにしたが、これも限定されない。例えば、ユニットＵ１６の後に所定位置を一つ設定したとすれば、１～１６ユニット目まではすべて各ユニットＵには２段ずつＮＡＮＤゲートＮが含まれ、最後の１７～２４ユニット目のみ８段ずつＮＡＮＤゲートＮが含まれるように構成してもよい。段数が徐々に増えるほうが細かい制御を行うためには好ましいが、後半のユニットＵを使用してロック動作を行う場合にはロック時間が長期化しているので、一度に段数を大きく増やしてもよい。

【0045】

（実施形態２）
上述した実施形態では、出力側にマルチプレクサ２１を設けていたが、本実施形態では、遅延ライン部１４を、マルチプレクサ２１に代わり入力側にセレクタを用いて構成する点が実施形態１とは異なる。図６を用いて本実施形態の遅延ライン部１４を説明する。本実施形態では、遅延ライン部１４はセレクタ（図示しない）と、複数のＮＡＮＤゲートＮからなるＮＡＮＤゲート列３２とを備える。なお、ＮＡＮＤゲート列３２は、図６ではその一部のみを示している。

【0046】

ＮＡＮＤゲート列３２は、二列のＮＡＮＤゲート列からなる。具体的には、ＮＡＮＤゲート列３２は、第一ＮＡＮＤゲート列３３及び第二ＮＡＮＤゲート列３４を備える。第一ＮＡＮＤゲート列３３は、複数のＮＡＮＤゲートＮが直列に接続されて構成され、奇数番目のＮＡＮＤゲートＮＡと偶数番目のＮＡＮＤゲートＮＢを有する。第二ＮＡＮＤゲート列３４は、並列に接続され、それぞれが偶数段目のＮＡＮＤゲートＮＢに接続された複数のＮＡＮＤゲートＮＣからなる。これらのＮＡＮＤゲートＮＡ、ＮＢ及びＮＣが一つの遅延要素として構成されている。

【0047】

本実施形態においては、当該ＮＡＮＤゲート列３２を、遅延要素を一以上含むように分割して各ユニットＵが構成されている。すなわち、本実施形態においても、ユニットＵは直列に接続され、各ユニットＵによりＮＡＮＤゲートＮの数が異なる。また、本実施形態では、入力クロック信号ｃｌｋが入力される上流側（他端側）とは反対側の下流側（一端側）からユニットＵの番号が付与されている。例えば、下流側のユニットＵ８に含まれるＮＡＮＤゲートＮの数は合計で３であるが、隣接するユニットＵ９のＮＡＮＤゲートＮの数は６である。このように本実施形態では所定位置がユニットＵ８にあり、所定位置を挟んで上流側であるユニットＵ１６（図示せず）～ユニットＵ９はすべてＮＡＮＤゲートＮの段数は４段であり、所定位置を挟んで下流側（一端側）であるユニットＵ８～Ｕ１はすべてＮＡＮＤゲートＮの段数は２段となるように構成されている。

【0048】

第一ＮＡＮＤゲート列３３の偶数段目のＮＡＮＤゲートＮＢには、奇数段目のＮＡＮＤゲートＮＡの出力と、ＮＡＮＤゲートＮＣの出力とが入力される。ＮＡＮＤゲートＮＣには、入力クロック信号ｃｌｋ及び制御信号ｄｌｌ＿ｃｏｄｅのコード信号又は０信号が入力される。コード信号は、対応するユニットＵの番号に対して同じ番号のコード信号＜ｎ＞が入力される。例えば、ユニットＵ７には、コード信号＜７＞が入力される。

【0049】

本実施形態においては、セレクタに入力される制御信号により選択されたユニットＵのみが活性化される。活性化されたユニットＵでは、入力クロック信号ｃｌｋが当該ユニットＵのＮＡＮＤゲートＮＣ及びＮＡＮＤゲートＮＢを介して遅延され、当該ＮＡＮＤゲートＮＢに入力された入力クロック信号ｃｌｋがさらに隣接するＮＡＮＤゲートＮＡに入力されＮＡＮＤゲート列３３のユニットＵを通過しながら遅延されて遅延信号ｄｌｌ＿ｃｌｋとして出力される。

【0050】

つまり、本実施形態では、遅延ライン部１４は、直列接続されたユニットＵのうち、遅延量に応じて設定された遅延量を達成するために必要なＮＡＮＤゲートＮの数に対応するユニットＵのみを活性化させて、この活性化されたユニットＵから、遅延信号ｄｌｌ＿ｃｌｋが出力される下流側端部のユニットＵ１までを使用して、入力クロック信号ｃｌｋを遅延させる。例えば、ＤＬＬ制御部１３でユニットＵ９を活性化すると設定された場合、ユニットＵ９を選択することを示す選択制御信号ｓｅｌｅｃｔが入力され、ユニットＵ９が活性化され、その結果遅延動作にはユニットＵ１からユニットＵ９までが使用されて入力クロック信号ｃｌｋが遅延した遅延信号ｄｌｌ＿ｃｌｋが生成され出力される。このときに、遅延動作に使用されるユニットＵ８のＮＡＮＤゲートＮの段数は２段であり、遅延動作に使用されるユニットＵ９のＮＡＮＤゲートＮの段数は４段となっており、遅延量としては実施形態１のユニットＵ８、Ｕ９と同一となっている。なお、ユニットＵ９等の遅延要素を複数含むユニットＵにおいては、上流側のＮＡＮＤゲートＮＣ以外のＮＡＮＤゲートＮＣには、入力クロック信号ｃｌｋと０信号が入力される。

【0051】

このように本実施形態でも、所定位置からユニットＵを構成しているＮＡＮＤゲートＮが所定位置までの他のユニットＵのＮＡＮＤゲートＮよりも多いことから、遅延量が多い場合に所望の数のＮＡＮＤゲートＮを早く使用することができ、その結果ロック時間Ｔｄｌｌを短くすることができる。その結果、ロック時間に対応するシーケンスの実行時間（Ｔｄｌｌｋ）も短くすることができる。
（変形例）

【0052】

上述した実施形態では、いずれも遅延要素はＮＡＮＤゲートＮであったが、これに限定されない。また、遅延ライン部１４の構成も限定されない。

【0053】

上述した実施形態では、制御回路を備える半導体記録装置がＤＲＡＭである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置であってもよい。

【0054】

以上説明した実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

【0055】

上述した実施形態におけるＤＬＬ回路１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。

【符号の説明】

【0056】

１ 制御回路
１０ ＤＬＬ回路
１１ 入力バッファ
１２ 位相検出部
１３ ＤＬＬ制御部
１４ 遅延ライン部
１５ レプリカ部
１６ 出力バッファ
２１ マルチプレクサ
２２ ＮＡＮＤゲート列
２４ 遅延ライン部
３２ ＮＡＮＤゲート列
３３ 第一ＮＡＮＤゲート列
３４ 第二ＮＡＮＤゲート列
ＣＫ 外部クロック信号
Ｎ ＮＡＮＤゲート
Ｕ ユニット
ｃｌｋ 入力クロック信号
ｄｌｌ＿ｃｌｋ 遅延信号（出力クロック信号）
ｄｌｌ＿ｃｏｄｅ 制御信号
ｆｂ フィードバック信号
ｓｅｌｅｃｔ 選択制御信号
ｕｎｉｔ ユニット信号
ｕｐ／ｄｏｗｎ 位相信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-12-17

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

入力クロック信号と出力クロック信号との位相差に基づいて遅延量を設定する制御部と、前記遅延量に対応して、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延動作を行う遅延ライン部とを備えた制御回路であって、
前記遅延ライン部は、前記入力クロック信号を遅延させる、直列接続された１以上の遅延要素を有する遅延ユニットを複数備えてなり、
一の前記遅延ユニットが有する前記遅延要素の数は、別の前記遅延ユニットが有する前記遅延要素の数よりも多く、
前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記入力クロック信号が入力される一端側端部の遅延ユニットから、設定された前記遅延ユニットの数に相当する遅延ユニットまでを活性化させて、これらの活性化された遅延ユニットを使用して入力クロック信号を遅延させることを特徴とする制御回路。

【請求項2】

前記遅延ユニットは直列に接続されており、設定された前記遅延量に応じて一端側から他端側へ順番に使用され、当該他端側の遅延ユニットが有する前記遅延要素の数は、前記一端側の遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする請求項１記載の制御回路。

【請求項3】

前記他端側から所定位置までの各前記遅延ユニットが有する前記遅延要素の数は、当該所定位置から一端側までの各前記遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする請求項２記載の制御回路。

【請求項4】

前記他端側から所定位置までの各前記遅延ユニットの数は、当該所定位置から一端側までの各前記遅延ユニットの数よりも多いことを特徴とする請求項２記載の制御回路。

【請求項5】

前記所定位置を介して隣接する前記遅延ユニットが有する前記遅延要素の数が一つ異なることを特徴とする請求項３記載の制御回路。

【請求項6】

前記所定位置を複数備え、
各前記所定位置間における前記遅延ユニットの数は同一であることを特徴とする請求項３記載の制御回路。

【請求項7】

前記所定位置を複数備え、
前記所定位置を介して隣接する前記遅延ユニットが有する遅延要素の数が一つ異なることを特徴とする請求項３記載の制御回路。

【請求項8】

前記制御部は、前記遅延量に対応して前記遅延動作に使用する前記遅延ユニットの数を設定することを特徴とする請求項２記載の制御回路。

【請求項9】

前記出力クロック信号に応じてフィードバック信号を生成するように構成されたレプリカ部と、
前記レプリカ部と前記制御部との間に結合された位相検出部であって、前記入力クロック信号と前記フィードバック信号とを受信し、前記位相差を前記制御部に示すための位相信号を生成するように構成された位相検出部と、を備え、
前記制御部は、前記位相信号に応じて、前記遅延量を示す制御信号及び選択制御信号を生成し、前記遅延ライン部は、前記制御信号及び前記選択制御信号に応じて前記１以上の遅延要素のうち対応する遅延要素を活性化させて、前記入力クロック信号を遅延させることを特徴とする請求項１記載の制御回路。

【請求項10】

入力クロック信号と出力クロック信号との位相差に基づいて遅延量を設定する制御部と、前記遅延量に対応して、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延動作を行う遅延ライン部とを備えた制御回路であって、
前記遅延ライン部は、前記入力クロック信号を遅延させる、直列接続された１以上の遅延要素を有する遅延ユニットを複数備えてなり、
一の前記遅延ユニットが有する前記遅延要素の数は、別の前記遅延ユニットが有する前記遅延要素の数よりも多く、
前記遅延ライン部は、直列接続された前記遅延ユニットのうち、前記遅延ユニットの数に対応する前記遅延ユニットを活性化させて、この活性化された前記遅延ユニットから、前記出力クロック信号が出力される前記一端側端部の前記遅延ユニットを使用して入力クロック信号を遅延させることを特徴とする制御回路。

【請求項11】

前記遅延要素がＮＡＮＤゲートからなることを特徴とする請求項２記載の制御回路。

【請求項12】

前記遅延ユニットに含まれる前記遅延要素が、２つのＮＡＮＤゲートからなることを特徴とする請求項９記載の制御回路。

【請求項13】

前記遅延ユニットに含まれる前記遅延要素が、３つのＮＡＮＤゲートからなることを特徴とする請求項１０記載の制御回路。

【請求項14】

請求項１～１３の何れかに記載の制御回路を備えることを特徴とする半導体記憶装置。

【請求項15】

前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１４に記載の半導体記憶装置。

【請求項16】

前記遅延ユニットは直列に接続されており、設定された前記遅延量に応じて一端側から他端側へ順番に使用され、当該他端側の遅延ユニットが有する前記遅延要素の数は、前記一端側の遅延ユニットが有する前記遅延要素の数よりも多いことを特徴とする請求項１０記載の制御回路。

【請求項17】

前記出力クロック信号に応じてフィードバック信号を生成するように構成されたレプリカ部と、
前記レプリカ部と前記制御部との間に結合された位相検出部であって、前記入力クロック信号と前記フィードバック信号とを受信し、前記位相差を前記制御部に示すための位相信号を生成するように構成された位相検出部と、を備え、
前記制御部は、前記位相信号に応じて、前記遅延量を示す制御信号及び選択制御信号を生成し、前記遅延ライン部は、前記制御信号及び前記選択制御信号に応じて前記１以上の遅延要素のうち対応する遅延要素を活性化させて、前記入力クロック信号を遅延させることを特徴とする請求項１０記載の制御回路。