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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025020024
(43)【公開日】2025-02-07
(54)【発明の名称】メモリ読み出し回路
(51)【国際特許分類】
G11C 7/06 20060101AFI20250131BHJP
【ＦＩ】
G11C7/06 110
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024117116
(22)【出願日】2024-07-22
(31)【優先権主張番号】10 2023 120 085.2
(32)【優先日】2023-07-28
(33)【優先権主張国・地域又は機関】DE
(71)【出願人】
【識別番号】599158797
【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ
【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】ミハイル イェフレーモフ
(72)【発明者】
【氏名】トーマス ケアン
(72)【発明者】
【氏名】アルント フォイクトレンダー
(57)【要約】
【課題】読み取りアクセス時間が可能な限り最短であり、かつ読み出しウインドウが可能な限り大きいメモリ読み出し回路を提供する。
【解決手段】一実施形態は、セル電流によってメモリセルを読み出すためにメモリセルによって放電される容量を有する読み出しノードと、デジタル出力信号をもたらし、（読み出しノードの放電ゆえに）読み出しノードの電位がスイッチングしきい値と交差するときに（レベルおよび下向きまたは上向きの極性の選択に応じ、すなわちスイッチングしきい値をオーバーシュートしたか、あるいはアンダーシュートしたかに応じて）出力信号を切り換えるように構成されたレベル検出器と、セル電流に応じてレベル検出器のスイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、を備えるメモリ読み出し回路を説明する。
【選択図】図１１
【解決手段】一実施形態は、セル電流によってメモリセルを読み出すためにメモリセルによって放電される容量を有する読み出しノードと、デジタル出力信号をもたらし、（読み出しノードの放電ゆえに）読み出しノードの電位がスイッチングしきい値と交差するときに（レベルおよび下向きまたは上向きの極性の選択に応じ、すなわちスイッチングしきい値をオーバーシュートしたか、あるいはアンダーシュートしたかに応じて）出力信号を切り換えるように構成されたレベル検出器と、セル電流に応じてレベル検出器のスイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、を備えるメモリ読み出し回路を説明する。
【選択図】図１１
【特許請求の範囲】
【請求項1】
セル電流によってメモリセルを読み出すために前記メモリセルによって放電される容量を有している読み出しノードと、
デジタル出力信号をもたらし、前記読み出しノードの電位がスイッチングしきい値と交差するときに前記出力信号を切り換えるように設定されたレベル検出器と、
前記セル電流に応じて前記レベル検出器の前記スイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、
を備えるメモリ読み出し回路。
デジタル出力信号をもたらし、前記読み出しノードの電位がスイッチングしきい値と交差するときに前記出力信号を切り換えるように設定されたレベル検出器と、
前記セル電流に応じて前記レベル検出器の前記スイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、
を備えるメモリ読み出し回路。
【請求項2】
前記制御回路は、前記セル電流が大きいほど、前記スイッチング速度を高く設定するように構成される、
請求項１に記載のメモリ読み出し回路。
請求項１に記載のメモリ読み出し回路。
【請求項3】
前記交差は、アンダーシュートであり、前記制御回路は、前記セル電流が大きいほど、前記スイッチング速度を高く設定するように構成される、
請求項１または２に記載のメモリ読み出し回路。
請求項１または２に記載のメモリ読み出し回路。
【請求項4】
前記交差は、オーバーシュートであり、前記制御回路は、前記セル電流が大きいほど、前記スイッチング速度を低く設定するように構成される、
請求項１または２に記載のメモリ読み出し回路。
請求項１または２に記載のメモリ読み出し回路。
【請求項5】
前記制御回路は、前記レベル検出器の前記スイッチング速度を、前記レベル検出器のバイアス電流を設定することによって設定するように構成される、
請求項１から４のいずれか一項に記載のメモリ読み出し回路。
請求項１から４のいずれか一項に記載のメモリ読み出し回路。
【請求項6】
前記レベル検出器は、比較器である、
請求項１から５のいずれか一項に記載のメモリ読み出し回路。
請求項１から５のいずれか一項に記載のメモリ読み出し回路。
【請求項7】
前記制御回路は、前記比較器が前記読み出しノードの前記電位と比較する基準電圧を設定することによって、前記スイッチングしきい値を設定するように構成される、
請求項６に記載のメモリ読み出し回路。
請求項６に記載のメモリ読み出し回路。
【請求項8】
前記レベル検出器は、インバータを有し、前記インバータの入力ノード電位は、前記読み出しノードの前記電位に応じて切り換えられる、
請求項１から６のいずれか一項に記載のメモリ読み出し回路。
請求項１から６のいずれか一項に記載のメモリ読み出し回路。
【請求項9】
前記制御回路は、前記容量の放電の放電電流を測定し、測定された放電電流に応じて前記スイッチングしきい値および／または前記スイッチング速度を設定するように構成される、
請求項１から８のいずれか一項に記載のメモリ読み出し回路。
請求項１から８のいずれか一項に記載のメモリ読み出し回路。
【請求項10】
前記制御回路は、前記容量の放電の放電電流をミラーするように構成された少なくとも１つの電流ミラーを有し、前記制御回路は、前記ミラーした電流を前記レベル検出器にバイアス電流として供給し、かつ／または、抵抗器における前記ミラーした電流の電圧降下を前記レベル検出器に前記スイッチングしきい値として供給するように構成される、
請求項１から９のいずれか一項に記載のメモリ読み出し回路。
請求項１から９のいずれか一項に記載のメモリ読み出し回路。
【請求項11】
複数のメモリセルと、請求項１から１０のいずれか一項に記載の少なくとも１つのメモリ読み出し回路と、を備えるメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
例示的な実施形態は、概して、メモリ読み出し回路に関する。
【背景技術】
【0002】
半導体メモリにおいて、メモリセルが０を記憶しているか、あるいは１を記憶しているかについての判定は、典型的には、メモリセルによって供給される読み取り電流に基づいて行われる。この目的のために、読み取り電流は、例えば、読み取り電流がプリチャージされた容量を放電し、容量における電圧が基準電圧と比較されることによって、基準と比較される。このようにして、読み取り電流は、デジタル信号に変換され、デジタル信号のエッジは、読み取り電流の強度に応じた時間的位置を有する。ここで、一方では、ロバストな読み出しを可能にするために、メモリセルが０を記憶しているときのエッジの時間的位置が、メモリセルが１を記憶しているときのエッジの時間的位置から充分に相違しなければならないが、他方では、メモリをできるだけ素早く読み出すことができなければならないという点で、トレードオフが存在する。これらの２つの要件を満たすことができるメモリ読み出し回路が望ましい。
【発明の概要】
【課題を解決するための手段】
【0003】
一実施形態は、セル電流によってメモリセルを読み出すためにメモリセルによって放電される容量を有する読み出しノードと、デジタル出力信号をもたらし、（読み出しノードの放電ゆえに）読み出しノードの電位がスイッチングしきい値と交差するときに（レベルおよび下向きまたは上向きの極性の選択に応じ、すなわちスイッチングしきい値をオーバーシュートしたか、あるいはアンダーシュートしたかに応じて）出力信号を切り換えるように構成されたレベル検出器と、セル電流に応じてレベル検出器のスイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、を備えるメモリ読み出し回路を提供する。
【0004】
図は、実際の比率を反映しておらず、むしろ種々の例示的な実施形態の原理を説明するように意図されている。種々の例示的な実施形態が、以下の図を参照して以下で詳細に説明される。
【図面の簡単な説明】
【0005】
【図1】メモリを示している。
【図2】メモリ読み出し回路を示している。
【図3】読み出しプロセスについての関連の時間グラフを示している。
【図4】メモリ読み出し回路の構成の概略図を示している。
【図5】一実施形態による能動的読み出しウインドウ延長における時間グラフを示している。
【図6】一実施形態によるメモリ読み出し回路を示している。
【図7】メモリ読み出し回路を示している。
【図8】読み出しプロセスについての関連の時間グラフを示している。
【図9】能動的読み出しウインドウ延長を伴う読み出しプロセスと能動的読み出しウインドウ延長を伴わない読み出しプロセスとの比較を示している。
【図10】別の実施形態によるメモリ読み出し回路を示している。
【図11】一実施形態によるメモリ読み出し回路を示している。
【発明を実施するための形態】
【0006】
以下の詳細な説明は、詳細および例示的な実施形態を示している添付の図面に関する。これらの例示的な実施形態は、当業者が本発明を実施することができるようにきわめて詳細に記載されている。他の実施形態も可能であり、例示的な実施形態を、本発明の主題から逸脱することなく、構造的、論理的および電気的な観点から変更することが可能である。種々の例示的な実施形態は、必ずしも相互に排他的ではなく、むしろ、種々の実施形態を互いに組み合わせて、新たな実施形態を生成することができる。本明細書の範囲内で、「結合」、「接続」および「連結」という用語は、直接的および間接的な結合、直接的または間接的な接続、ならびに直接的または間接的な連結の両方を説明するために使用される。
【0007】
図１は、メモリ１００を示している。
【0008】
メモリ１００は、複数のメモリセル１０２を有するメモリアレイを含み、各々のメモリセル１０２は、それぞれのワード線１０１およびそれぞれのビット線１０３に接続される。
【0009】
データをメモリセル１０２に記憶し、メモリセル１０２から再び読み出すことができる。この種のメモリセル１０２を、例えばフラッシュ、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）技術などのさまざまな技術の半導体に基づいて実現することができる。これらのメモリ技術はいずれも、メモリセル１０２を読み出すときに、典型的には、読み出し対象のメモリセル１０２が接続されているビット線１０３を（メモリセル１０２に一定の電圧が印加されているという事実に応じて）流れる読み取り電流（または、読み出し電流）を生成または測定するという共通の特徴を有する。ワード線１０１は、読み出されるメモリセル１０２（図１の例では、メモリセル１０２の行）を指定するために使用され、すなわち、各々がそれぞれのビット線上に読み取り電流を提供する。
【0010】
この場合、この読み取り電流について少なくとも２つの状態が存在し、例えば、より低い電流が論理「０」を表し、より高い電流が論理「１」を表すことができる。この場合のメモリ読み出し回路（伝統的に、「読み出し増幅器」と呼ばれる）の目的は、前記読み取り電流を測定し、論理「０」の状態または論理「１」の状態のどちらが存在するか、すなわち０または１のどちらがメモリセル１０２に最後に記憶されたかを判定することである。
【0011】
これを行う１つのやり方は、まず、電流Ｉまたは流れる電荷Ｉ×Δｔを容量Ｃによって電圧ΔＵに変換することによって、読み取り電流を時間情報に変換することである。コンデンサの式によれば、
Ｃ＝ΔＱ／ΔＵ＝Ｉ×ΔＴ／ΔＵまたはΔＵ＝Ｉ×Δｔ／Ｃ
であり、前記電圧値ΔＵはΔｔ時間とともに増加する。この手順の一例を図２に示す。
Ｃ＝ΔＱ／ΔＵ＝Ｉ×ΔＴ／ΔＵまたはΔＵ＝Ｉ×Δｔ／Ｃ
であり、前記電圧値ΔＵはΔｔ時間とともに増加する。この手順の一例を図２に示す。
【0012】
【0013】
比較器２０２の第１の入力に接続されたメモリ読み出し回路２００の読み出しノード２０１が、第１のトランジスタ２０３（この場合には、例えばｐ－ＭＯＳ（金属酸化膜半導体）トランジスタなどのｐチャネル電界効果トランジスタ）を介して電圧レベルＶｐｒｅに充電される（プリチャージ）。第２のトランジスタ２０４（電圧Ｖｈｏｌｄによって制御される保持トランジスタ、この場合には、例えばｎ－ＭＯＳトランジスタなどのｎチャネル電界効果トランジスタ）および所望のビット線（すなわち、読み出し対象のメモリセルが接続されたビット線）をオンにするマルチプレクサ２０５が、読み出しノード２０１を、この場合には抵抗器によって表される読み出し対象のメモリセル２０６の端子に接続するために使用される。第３の（ｎチャネル電界効果）トランジスタ２０７が、読み出し対象のメモリセルの他方の端子を接地（すなわち、低い供給電位）に接続するために使用される。
【0014】
したがって、時間ｔｐｒｅにおいて、読み出しノード２０１と接地との間の接続がメモリセル２０６を介して確立され、すなわち、読み出し段階が開始される（したがって、第１のトランジスタ２０３の制御信号が０から１に設定され、プリチャージが終了する）。このようにして、読み取り電流Ｉｃｅｌｌが流れ始め、積分容量Ｃｉｎｔ２０８を放電し、読み出しノードの電圧ＶｓｅｎｓｅがＶｐｒｅから連続的に減少し始める（積分容量２０８を読み出しノードの容量と考えることができる）。読み出しノード２０１が電圧レベルＶｒｅｆ（比較器２０２の第２の入力に接続された基準電圧源２０９によって供給される）に達するとすぐに、比較器２０２は切り換わり、比較器のデジタル出力ＤＯが、論理０から論理１に変化する。メモリセルを、０を記憶しているときに読み取り電流が大きく（メモリセルの抵抗が小さく）、１を記憶しているときに読み取り電流が小さく（メモリセルの抵抗が大きく）なるように構成されていると仮定する。これにより、これらの２つの場合について、それぞれ高速な放電曲線３０１または低速な放電曲線３０２が得られる。したがって、メモリセルが０を記憶している場合の比較器２０２の入力は早くなり（時刻ｔ０）、あたかもメモリセルが１を記憶（時刻ｔ１）しているかのように比較器２０２が切り換わる。
【0015】
最小読み取りアクセス時間Ｔａｃｃｅｓｓも、グラフ３００に示されている。これは、メモリセルが０を記憶しているときの放電電流Ｉｃｅｌｌ，０によって与えられる時間ｔ０によって定義される。
Ｔａｃｃｅｓｓ＝
プリチャージ時間＋Ｉｃｅｌｌ，０における読み出し時間＝
ｔｐｒｅ＋Ｃｉｎｔ×（Ｖｐｒｅ－Ｖｒｅｆ）／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ（１）
Ｔａｃｃｅｓｓ＝
プリチャージ時間＋Ｉｃｅｌｌ，０における読み出し時間＝
ｔｐｒｅ＋Ｃｉｎｔ×（Ｖｐｒｅ－Ｖｒｅｆ）／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ（１）
【0016】
時間ｔｄｅｌａｙは、この場合、比較器の遅延（すなわち、読み出しノード２０１における電圧がＶｒｅｆよりも低くなる時間と、ＤＯが１にジャンプする時間と、の間の遅延）である。この遅延は、図２においてバイアス電流源２１０によって表される比較器のバイアス電流Ｉｂｉａｓに大きく依存する。
【0017】
さらに、読み出しウインドウＴｗｉｎｄｏｗがグラフ３００に示されている。（積分に基づく）読み出しプロセスの読み出しウインドウは、ｔ１－ｔ０によって定義され、したがって、ゼロについてのセル電流Ｉｃｅｌｌ，０と１についてのセル電流Ｉｃｅｌｌ，１との間の差に対応する。
Ｔｗｉｎｄｏｗ＝（Ｖｐｒｅ－Ｖｒｅｆ）×Ｃｉｎｔ（Ｉｃｅｌｌ，０－Ｉｃｅｌｌ，１）／（Ｉｃｅｌｌ，０×Ｉｃｅｌｌ，１）（２）
Ｔｗｉｎｄｏｗ＝（Ｖｐｒｅ－Ｖｒｅｆ）×Ｃｉｎｔ（Ｉｃｅｌｌ，０－Ｉｃｅｌｌ，１）／（Ｉｃｅｌｌ，０×Ｉｃｅｌｌ，１）（２）
【0018】
読み出しプロセスは、一方では、
・可能な限り迅速に読み出すことができるように、最小読み取りアクセス時間が可能な限り最短でなければならないが、
他方では、
・読み取りエラーおよびノイズに対してロバストであるために、読み出しウインドウが可能な限り大きくなければならない。
・可能な限り迅速に読み出すことができるように、最小読み取りアクセス時間が可能な限り最短でなければならないが、
他方では、
・読み取りエラーおよびノイズに対してロバストであるために、読み出しウインドウが可能な限り大きくなければならない。
【0019】
読み取りアクセス時間（式（１）を参照）に関して、
・Ｔｐｒｅは、メモリエリア（ビット線容量）および技術パラメータによって与えられ、
・Ｉｃｅｌｌ，０は、それぞれのメモリ技術によって決定される。
・Ｔｐｒｅは、メモリエリア（ビット線容量）および技術パラメータによって与えられ、
・Ｉｃｅｌｌ，０は、それぞれのメモリ技術によって決定される。
【0020】
したがって、読み取りアクセス時間を短くするための残りの設計パラメータは、電圧差Ｖｐｒｅ－ＶｒｅｆおよびＣｉｎｔ（これのために低減されなければならない）ならびに遅延ｔｄｅｌａｙのみである。
【0021】
読み出しウインドウ（式（２）を参照）に関して、
・Ｉｃｅｌｌ，０およびＩｃｅｌｌ，１は、それぞれのメモリ技術によって決定される。
・Ｉｃｅｌｌ，０およびＩｃｅｌｌ，１は、それぞれのメモリ技術によって決定される。
【0022】
したがって、読み出しウインドウを延ばすための残りの設計パラメータは、電圧差Ｖｐｒｅ－ＶｒｅｆおよびＣｉｎｔ（これのために低減されなければならない）のみである。
【0023】
これは、読み出し時間と読み出しウインドウとの間のトレードオフをもたらし、一定の比較器遅延において、読み出しウインドウを短縮することなく読み出し時間を短縮することはできない。
【0024】
図４は、メモリ読み出し回路の構成４００の概略図を示している。
【0025】
メモリ読み出し回路２００によれば、メモリ読み出し回路は、プリチャージ回路４０１を備え、ビット線準備および保持回路４０２を備え、マルチプレクサ４０３を備え、メモリセル４０４を備え（あるいは、これに接続され）、積分容量４０５を備え、比較器４０６を備え、これらが図２に記載されたやり方で互いに接続されている。
【0026】
種々の実施形態によれば、読み出しウインドウを延ばすとともに、読み出し時間を短く保つために、セル電流が、比較器の基準電圧４０７および比較器のバイアス電流４０８を能動的に変化させるために使用される。具体的には、１つの例示的な実施形態において、大きなセル電流（すなわち、ゼロを記憶）において基準電圧４０７およびバイアス電流４０８が増やされ、その結果、比較器は、ゼロが記憶されている場合により速く切り換わる。１が記憶されている（セル電流が小さい）場合、基準電圧４０７およびバイアス電流４０８は増やされない（しかしながら、減らされてもよい）。これにより、読み出し時間が短縮され、読み出しウインドウが延長される。これは、以下では、能動的読み出しウインドウ延長とも呼ばれる。
【0027】
図５は、一実施形態による能動的読み出しウインドウ延長の場合における時間グラフ５００を示している。
【0028】
時間グラフ３００とは対照的に、ここでは、０および１を読み出すための基準電圧は同じではなく、０を読み出すための基準電圧Ｖｒｅｆ，０が、１を読み出すための基準電圧Ｖｒｅｆ，１よりも高い。加えて、０を読み出すためのバイアス電流は、１を読み出すためのバイアス電流よりも大きく、したがって、０を読み出すための比較器の遅延ｔｄｅｌａｙ，０は、１を読み出すための比較器の遅延ｔｄｅｌａｙ，１よりも小さい。これにより、（最小）読み出し時間が短縮され、読み出しウインドウが延長される。
【0029】
したがって、式は、形態（１）および（２）の代わりになる。
Ｔａｃｃｅｓｓ＝ｔｐｒｅ＋Ｃｉｎｔ×（Ｖｐｒｅ－Ｖｒｅｆ，０）／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ，０（３）
または
Ｔｗｉｎｄｏｗ＝（Ｖｐｒｅ－Ｖｒｅｆ，１）×Ｃｉｎｔ／Ｉｃｅｌｌ，１－（Ｖｐｒｅ－Ｖｒｅｆ，０）×Ｃｉｎｔ／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ，１－ｔｄｅｌａｙ，０（４）
Ｔａｃｃｅｓｓ＝ｔｐｒｅ＋Ｃｉｎｔ×（Ｖｐｒｅ－Ｖｒｅｆ，０）／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ，０（３）
または
Ｔｗｉｎｄｏｗ＝（Ｖｐｒｅ－Ｖｒｅｆ，１）×Ｃｉｎｔ／Ｉｃｅｌｌ，１－（Ｖｐｒｅ－Ｖｒｅｆ，０）×Ｃｉｎｔ／Ｉｃｅｌｌ，０＋ｔｄｅｌａｙ，１－ｔｄｅｌａｙ，０（４）
【0030】
以下の本文において、ＶｒｅｆおよびＩｂｉａｓが可変であって、上述のようにセル電流に依存するメモリ読み出し回路を説明し、すなわち、セル電流に応じてＶｒｅｆおよびＩｂｉａｓを設定する制御回路が提供される。種々の実施形態によれば、ＶｒｅｆおよびＩｂｉａｓは、容量による充電（または、放電）電流Ｉｃａｐ＝Ｉｃｅｌｌ（図２を参照）に応じて使用され、すなわち、Ｉｃａｐが対応する回路によってタップ（または、測定）され、それに応じてＶｒｅｆおよびＩｂｉａｓが設定または変更される。
【0031】
図６は、一実施形態によるメモリ読み出し回路６００を示している。
【0032】
メモリ読み出し回路６００は、セル電流が積分容量において（読み出し段階における積分容量の放電電流に基づいて）測定され、これに基づいて比較器のバイアス電流および／または基準電圧（回路６００の場合、両方）が可変に設定される回路の一例である。
【0033】
図２のメモリ読み出し回路２００と同様に、メモリ読み出し回路６００は、読み出しノード６０１を介して接続された第１のトランジスタ６０３（プリチャージトランジスタ）および第２のトランジスタ６０４（保持トランジスタ）と、比較器６０２と、積分容量６０８と、を含み、積分容量６０８は、その第１の端子によって読み出しノード６０１に接続され、その第２の端子によって第３の（ｎチャネル電界効果）トランジスタ６０５を介して接地に接続され、第３のトランジスタ６０５は、第４のトランジスタ６０６の動作点を定めるための定バイアス電流源Ｉｂとして機能する。積分容量のこの第２の端子は、第４の（ｐチャネル電界効果）トランジスタ６０６のドレインにさらに接続される。
【0034】
第４のトランジスタ６０６は、第５の（ｐチャネル電界効果）トランジスタ６０７とともに、基準電流Ｉｒｅｆを提供する第１の電流ミラーを形成し、第６の（ｐチャネル電界効果）トランジスタ６０９とともに、バイアス電流Ｉｂｉａｓを比較器６０２に供給する第２の電流ミラーを形成する。したがって、第４のトランジスタ６０６は、電流測定素子として用いられ、電流ＩｂｉａｓおよびＩｒｅｆを制御する。
【0035】
基準電圧Ｖｒｅｆは、基準電流Ｉｒｅｆを（接地へと）流す抵抗６１０において降下する電圧によって与えられる。
【0036】
プリチャージ段階の後にメモリセルを通ってセル電流Ｉｃｅｌｌが流れると、積分容量は、この電流Ｉｃｅｌｌによって第４のトランジスタ６０６を介して放電される。これは、セル電流およびＶｒｅｆ（すなわち、基準電流Ｉｒｅｆと抵抗６１０の値との積として）を測定し、Ｉｂｉａｓは、このセル電流に応じて２つの電流ミラーを介して設定される。したがって、（レベル検出器として使用される）比較器６０２のスイッチングしきい値およびスイッチング速度は、セル電流に依存する。
【0037】
【0038】
この依存性を実現する制御回路は、とくには、２つの電流ミラーおよび抵抗６１０を含む。
【0039】
【0040】
図２のメモリ読み出し回路２００と同様に、メモリ読み出し回路７００は、読み出しノード７０１を介して接続された第１のトランジスタ７０３（プリチャージトランジスタ）および第２のトランジスタ７０４（保持トランジスタ）と、比較器（この場合には、第７の（ｎチャネル電界効果）トランジスタ７１２の形態であり、以下を参照されたい）と、第１の端子によって読み出しノード７０１に接続された積分容量７０８と、を含む（マルチプレクサおよびメモリセルは、簡略化のためにここでは省略されている）。
【0041】
さらに、積分容量の前記第２の端子は、第４の（ｐチャネル電界効果）トランジスタ７０６のドレインに接続される。
【0042】
第４のトランジスタ７０６は、第５の（ｐチャネル電界効果）トランジスタ７０７とともに、バイアス電流Ｉｂｉａｓをインバータ７０２の入力ノード７０９に供給する第２の電流ミラーを形成する。したがって、第４のトランジスタ７０６は、電流測定素子として用いられ、電流Ｉｂｉａｓを制御する。
【0043】
積分容量７０８の第２の端子は、第６の（ｎチャネル電界効果）トランジスタ７１０のドレインにさらに接続され、第６のトランジスタ７１０のソースは、接地（すなわち、低い供給電位）に接続される。
【0044】
第６のトランジスタ７１０は、そのゲートにおいてバイアス電圧ｖｂｉａｓを入力電圧として受け取り、これにより、プリチャージ段階において、すなわちＩｃｅｌｌが０に等しいとき、電流ミラーは依然として特定のバイアス電流Ｉｂを反映し、すなわちプリチャージ段階において、バイアス電流ＩｂｉａｓはＩｂに等しい。
【0045】
プリチャージ段階、すなわちＰＲＥがアクティブ（この例においては、ＰＲＥの低レベルに対応する）であるとき、プリチャージ電圧Ｖｐｒｅが第１のトランジスタ７０３を介して読み出しノード７０１に接続され、積分容量７０８の第２の端子が第２のトランジスタ７０４を介して接地に接続され、それにより、上記の例と同様に、積分容量７０８が充電される。
【0046】
加えて、ＰＲＥがアクティブである（したがって、
が高である）とき、補償容量（または、オフセット容量）７１１の第１の端子（その電位はＶｃｏｆｆｐと称される）は電圧Ｖｒｅｆに接続され、第２の端子（その電位はＶｃｏｆｆｎと称される）は第７の（ｎチャネル電界効果）トランジスタ７１２のゲートに接続され、そのソースは接地に接続され、そのドレインはインバータ入力ノード７０９に接続される。プリチャージ段階（
が高）において、第７のトランジスタ７１２のドレインもそのゲートに接続され、すなわち、第７のトランジスタ７１２はダイオードとして接続される。したがって、そのしきい値電圧ＶｔｈＮ１は、プリチャージ段階においてそれを横切って低下する。したがって、バランス容量７１１は、プリチャージ段階においてＶｔｈＮ１－Ｖｒｅｆに充電される。（第７のトランジスタ７１２のオーバードライブ電圧をＶｏｖとする。）図示のスイッチを、追加の電界効果トランジスタ（ｐチャネルまたはｎチャネル）を使用して実装することができる。図示の例において、それらは、それらの隣に与えられる信号（ＰＲＥまたは
が高いときに閉じられると仮定される。
【数1】
【数2】
【数3】
【0047】
読み出し段階（今やＰＲＥが高く、すなわち
が低い）において、読み出し容量の第１の端子は、読み出しノード７０１に接続する（Ｖｒｅｆから絶縁される）。同様に、第７のトランジスタ７１２のゲートが、そのドレインから絶縁される。今や積分容量７０８は電流ミラーを介して充電され、それにより、読み出しノードにおける電圧Ｖｓｅｎｓｅは、Ｖｐｒｅから始まって連続的に減少し、セル電流Ｉｃｅｌｌが大きいほど、バイアス電流Ｉｂｉａｓが大きくなる。
【数4】
【0048】
読み出しノードの電圧が（セル電流Ｉｃｅｌｌのレベルに依存する時間の後に）低下して第７のトランジスタ７１２が遮断されると、インバータ７０２の入力ノードＤＯａの電圧が上昇して、インバータ７０２が切り換わり、インバータ７０２の出力信号ＤＯが高レベルになる。セル電流が大きい場合、Ｉｂｉａｓはより大きくなり、一方では、ノードＤＯａはより速く充電され、他方では、スイッチングしきい値はＶｔｈＮ１＋Ｖｏｖに変更され、そこからノードＤＯａが増加し始める。
【0049】
回路７００は、第７のトランジスタ７１２のしきい値電圧ＶｔｈＮ１について生じ得る変動が補償される状況を達成する。
【0050】
加えて、図６の回路６００と同様に、レベル検出器（この場合、第７のトランジスタ７１２を中心的な構成要素として有する）のスイッチングしきい値およびスイッチング速度が、セル電流に依存する。この依存性を実現する制御回路は、とくには電流ミラーを含む。
【0051】
積分容量７０８が放電時にＶＤＤに接続されるため、電源電圧のノイズの読み取りに悪影響が及ぶ。これを回避するために、第４のトランジスタおよび第５のトランジスタのソースに、（ＶＤＤの代わりに）プリチャージ電圧Ｖｐｒｅ（これは、例えば、事前調整プロセスによって安定化される）を供給することもできる。
【0052】
図９は、図６および図７の回路のような能動的読み出しウインドウ延長を伴う読み出しプロセス（上側のグラフ９０１）と、図２の回路のような能動的読み出しウインドウ延長を伴わない読み出しプロセス（下側のグラフ９０２）と、の比較を示している。能動的読み出しウインドウ延長により、読み出しウインドウＴｗｉｎｄｏｗを約２５％延ばすことができ、ゼロの読み出しに要する時間を大幅に短縮することができる。結果として、能動的読み出しウインドウ延長を用いて、プロセス変動に対するより高いロバスト性を達成することができる。
【0053】
能動的読み出しウインドウ延長を伴う回路の上記の例において、セル電流は、読み出し容量の放電電流を測定することによって決定される。また、読み出し容量を分割し、２つの部分容量のうちの一方においてのみ放電電流を測定することも可能である。この例を図１０に示す。
【0054】
図１０は、別の実施形態によるメモリ読み出し回路１０００を示している。
【0055】
この例においては、２つの積分容量１００１、１００２が存在し、第２の積分容量１００２の放電電流が測定され、これに基づいて比較器１００３のバイアス電流および基準電圧が設定される。それ以外は、機能は図２の回路と同じである。
【0056】
要約すると、種々の実施形態によれば、図１１に示されるようなメモリ読み出し回路が提供される。
【0057】
図１１は、一実施形態によるメモリ読み出し回路１１００を示している。
【0058】
メモリ読み出し回路１１００は、セル電流によってメモリセル１１０４を読み出すためにメモリセル１１０４によって放電される容量を有する読み出しノード１１０１を含む。
【0059】
さらに、メモリ読み出し回路１１００は、デジタル出力信号をもたらし、（読み出しノードの放電ゆえに）読み出しノードの電位がスイッチングしきい値と交差するときに（レベルおよび下向きまたは上向きの極性の選択に応じ、すなわちスイッチングしきい値をオーバーシュートしたか、あるいはアンダーシュートしたかに応じて）出力信号を切り換えるように構成されたレベル検出器１１０２と、セル電流に応じてレベル検出器のスイッチングしきい値および／またはスイッチング速度を設定するように構成された制御回路と、を含む。
【0060】
種々の実施形態によれば、例えば、比較器の基準電圧（したがって、スイッチングしきい値）およびバイアス電流（したがって、スイッチング速度）が、読み出しウインドウを広げ、アクセス時間を短縮するために能動的に変更される。これは、例えば、読み出し段階において積分容量を通って流れる電流を測定し、これに応じて比較器の基準電圧およびバイアス電流（または、一般には、レベル検出器のスイッチングしきい値およびスイッチング速度）を設定することによって行われる。
【0061】
一実施形態によれば、複数のメモリセルと、本明細書で指定される実施形態のうちの１つによる少なくとも１つのメモリ読み出し回路と、を備えるメモリが提供され、読み出されるメモリセルは、複数のメモリセルのうちの１つである。
【0062】
種々の例示的な実施形態を以下に記載する。
【0063】
例示的な実施形態１は、図１１を参照して説明したメモリ読み出し回路である。
【0064】
例示的な実施形態２は、例示的な実施形態１によるメモリ読み出し回路であって、制御回路が、セル電流が大きいほど、スイッチング速度を高く設定するように構成される。
【0065】
例示的な実施形態３は、例示的な実施形態１または２によるメモリ読み出し回路であって、交差が、アンダーシュートであり、制御回路が、セル電流が大きいほど、スイッチング速度を高く設定するように構成される。
【0066】
例示的な実施形態４は、例示的な実施形態１または２によるメモリ読み出し回路であって、交差が、オーバーシュートであり、制御回路が、セル電流が大きいほど、スイッチング速度を低く設定するように構成される。
【0067】
例示的な実施形態５は、例示的な実施形態１から４のいずれか１つによるメモリ読み出し回路であって、制御回路が、レベル検出器のスイッチング速度を、レベル検出器のバイアス電流を設定することによって設定するように構成される。
【0068】
例示的な実施形態６は、例示的な実施形態１から５のいずれか１つによるメモリ読み出し回路であって、レベル検出器が、比較器である。
【0069】
例示的な実施形態７は、例示的な実施形態６によるメモリ読み出し回路であって、制御回路が、比較器が読み出しノードの電位と比較する基準電圧を設定することによって、スイッチングしきい値を設定するように構成される。
【0070】
例示的な実施形態８は、例示的な実施形態１から６のいずれか１つによるメモリ読み出し回路であって、レベル検出器が、インバータを有し、インバータの入力ノード電位が、読み出しノードの電位に応じて切り換えられる。
【0071】
例示的な実施形態９は、例示的な実施形態１から８のいずれか１つによるメモリ読み出し回路であって、制御回路が、容量の放電の放電電流を測定し、測定された放電電流に応じてスイッチングしきい値および／またはスイッチング速度を設定するように構成される。
【0072】
例示的な実施形態１０は、例示的な実施形態１から９のいずれか１つによるメモリ読み出し回路であって、制御回路が、容量の放電の放電電流をミラーするように構成された少なくとも１つの電流ミラーを有し、制御回路が、ミラーした電流をレベル検出器にバイアス電流として供給し、かつ／または抵抗器におけるミラーした電流の電圧降下をレベル検出器にスイッチングしきい値として供給するように構成される。
【0073】
例示的な実施形態１１は、複数のメモリセルと、例示的な実施形態１から１０のいずれか１つによる少なくとも１つのメモリ読み出し回路と、を備えるメモリである。
【0074】
本発明を、主に特定の実施形態を参照して図示および説明してきたが、以下の特許請求の範囲によって定義される本発明の本質および範囲から逸脱することなく、その構成および詳細に関して多くの修正がなされ得ることを、当業者であれば理解すべきである。したがって、本発明の範囲は、添付の特許請求の範囲によって決定され、その意図は、特許請求の範囲の文字どおりの意味または同等の範囲に含まれるすべての変更を包含することである。
【符号の説明】
【0075】
１００ メモリ
１０１ ワード線
１０２ メモリセル
１０３ ビット線
２００ メモリ読み出し回路
２０１ 読み出しノード
２０２ 比較器
２０３，２０４ トランジスタ
２０５ マルチプレクサ
２０６ メモリセル
２０７ トランジスタ
２０８ 積分容量
２０９ 基準電圧源
２１０ バイアス電流源
３００ 読み出しプロセスの時間グラフ
３０１，３０２ 放電曲線
４０１ プリチャージ回路
４０２ ビット線準備および保持回路
４０３ マルチプレクサ
４０４ メモリセル
４０５ 積分容量
４０６ 比較器
４０７ 基準電圧
４０８ バイアス電流
５００ 能動的読み出しウインドウ延長を伴う読み出しプロセスの時間グラフ
６００ メモリ読み出し回路
６０１ 読み出しノード
６０２ 比較器
６０３－６０７ トランジスタ
６０８ 積分容量
６０９ トランジスタ
６１０ 抵抗
７００ メモリ読み出し回路
７０１ 読み出しノード
７０２ インバータ
７０３－７０７ トランジスタ
７０８ 積分容量
７０９ インバータ入力ノード
７１０ トランジスタ
７１１ 補償容量
７１２ トランジスタ
８００ 読み出しプロセスの時間グラフ
９０１ 能動的読み出しウインドウ延長を伴う読み出しプロセスの時間グラフ
９０２ 能動的読み出しウインドウ延長を伴わない読み出しプロセスの時間グラフ
１０００ メモリ読み出し回路
１００１，１００２ 積分容量
１００３ 比較器
１１００ メモリ読み出し回路
１１０１ 読み出しノード
１１０２ レベル検出器
１１０３ 制御回路
１１０４ メモリセル
１０１ ワード線
１０２ メモリセル
１０３ ビット線
２００ メモリ読み出し回路
２０１ 読み出しノード
２０２ 比較器
２０３，２０４ トランジスタ
２０５ マルチプレクサ
２０６ メモリセル
２０７ トランジスタ
２０８ 積分容量
２０９ 基準電圧源
２１０ バイアス電流源
３００ 読み出しプロセスの時間グラフ
３０１，３０２ 放電曲線
４０１ プリチャージ回路
４０２ ビット線準備および保持回路
４０３ マルチプレクサ
４０４ メモリセル
４０５ 積分容量
４０６ 比較器
４０７ 基準電圧
４０８ バイアス電流
５００ 能動的読み出しウインドウ延長を伴う読み出しプロセスの時間グラフ
６００ メモリ読み出し回路
６０１ 読み出しノード
６０２ 比較器
６０３－６０７ トランジスタ
６０８ 積分容量
６０９ トランジスタ
６１０ 抵抗
７００ メモリ読み出し回路
７０１ 読み出しノード
７０２ インバータ
７０３－７０７ トランジスタ
７０８ 積分容量
７０９ インバータ入力ノード
７１０ トランジスタ
７１１ 補償容量
７１２ トランジスタ
８００ 読み出しプロセスの時間グラフ
９０１ 能動的読み出しウインドウ延長を伴う読み出しプロセスの時間グラフ
９０２ 能動的読み出しウインドウ延長を伴わない読み出しプロセスの時間グラフ
１０００ メモリ読み出し回路
１００１，１００２ 積分容量
１００３ 比較器
１１００ メモリ読み出し回路
１１０１ 読み出しノード
１１０２ レベル検出器
１１０３ 制御回路
１１０４ メモリセル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【外国語明細書】