特開 2025-20435 腐食抑制機構を含むマイクロ電子デバイス並びに関連する電子システム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025020435

(43)【公開日】2025-02-12

(54)【発明の名称】腐食抑制機構を含むマイクロ電子デバイス並びに関連する電子システム及び方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250204BHJP

   H10D 30/68 20250101ALI20250204BHJP

   H10B 41/27 20230101ALI20250204BHJP

   H10D 30/69 20250101ALI20250204BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B41/27

H10D30/68

H10D30/69

【審査請求】有

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2024200249

(22)【出願日】2024-11-18

(62)【分割の表示】P 2022543035の分割

【原出願日】2020-12-15

(31)【優先権主張番号】16/743,342

(32)【優先日】2020-01-15

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ルオ シュアンチャン

(72)【発明者】

【氏名】シャリー インドラ ヴィー．

(57)【要約】

【課題】マイクロ電子デバイスにおける腐食の影響を低減又は排除する。
【解決手段】マイクロ電子デバイスは、非階段領域、階段領域、及びアレイ領域を含むスタック構造体を含む。非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む。１つ以上のピラーが非階段領域内及びアレイ領域内にあり、１つ以上の支柱が階段領域内にある。ソースが、スタック構造体に隣接する導電性部分を含む。腐食抑制機構が、非階段領域、階段領域、及びアレイ領域の各々内におけるソースの導電性部分に横方向に隣接する。誘電体の充填されたスリットが、非階段領域、階段領域、及びアレイ領域の各々内にあり、ソース内の導電性部分中に垂直方向に拡張し、腐食抑制機構に横方向に隣接する。
【選択図】図７

【特許請求の範囲】

【請求項1】

非階段領域、アレイ領域、及び、前記非階段領域と前記アレイ領域との間に横方向に挟まれた階段領域、を含むスタック構造体であって、前記非階段領域、前記階段領域、及び前記アレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む、前記スタック構造体と、
前記非階段領域内及び前記アレイ領域内の１つ以上のピラーと、
前記階段領域内の１つ以上の支柱と、
前記スタック構造体に隣接する導電性部分を含むソースと、
前記非階段領域、前記階段領域、及び前記アレイ領域の各々内における前記ソースの前記導電性部分に横方向に隣接する腐食抑制機構と、
前記非階段領域、前記階段領域、及び前記アレイ領域の各々内にあり、前記ソースの前記導電性部分中に垂直方向に拡張する、誘電体の充填されたスリットであって、前記腐食抑制機構に横方向に隣接する前記誘電体の充填されたスリットと、
を含むマイクロ電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［優先権の主張］
この出願は、２０２０年１月１５日に出願された米国特許出願シリアル番号１６／７４３，３４２に対する特許協力条約第８条に基づく利益を主張する、２０２０年１２月１５日に出願され、日本を指定して２０２１年７月２２日に国際特許公開ＷＯ２０２１／１４６０１４Ａ１として英語で公開された、国際特許出願ＰＣＴ／ＵＳ２０２０／０６５１３２の国内段階のエントリである。

【0002】

［技術分野］
開示は、様々な実施形態において、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、腐食を抑制するための機構を含むマイクロ電子デバイス構造体に関し、関連するマイクロ電子デバイス、電子システム、及び方法に関する。

【背景技術】

【0003】

マイクロ電子業界の継続的な目標は、不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）等のメモリデバイスのメモリ密度（例えば、メモリダイあたりのメモリセルの数）を増やすことである。不揮発性メモリデバイスにおけるメモリ密度を高める１つの方法は、垂直メモリアレイ（“３次元（３Ｄ）メモリアレイ”とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、交互の導電性材料及び誘電体材料のティアを含む１つ以上のデッキ（例えば、スタック構造体）を通って拡張するトランジスタ／メモリセルピラーを含む。ティアの垂直方向に配向された導電性材料は、例えば、ワード線又は制御ゲートとして構成され、誘電体材料は、メモリセルピラーと導電性材料との各接合部にある。この構成は、トランジスタの従来の平面（例えば、２次元）配列を有する構造体と比較して、ダイ上にアレイを上向きに（例えば、縦方向に、垂直方向に）構築することによって、より多数のトランジスタをダイ面積の単位で配置することを可能にする。そうした構成は、トランジスタの従来の平面（例えば、２次元）配列を有する構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、ダイ面積（すなわち、消費される活性表面の長さ及び幅）の単位で、より多数のスイッチングデバイス（例えば、トランジスタ）を配置することを可能にする。

【0004】

３Ｄ ＮＡＮＤフラッシュメモリデバイスを形成するために、いわゆる”置換ゲート”プロセスが使用され得、このプロセスでは、交互の誘電体材料及び窒化物材料を含むティアが、交互の誘電体材料及び導電性材料を含むティアになる。ティアの窒化物材料は導電性材料と置換され、交互の導電性材料及び誘電体材料のティアを生成する。置換ゲートプロセス中に、ティア内にいわゆる”スリット”を形成するために材料除去プロセス（例えば、エッチングプロセス）が行われ、スリットは、最上部のティアの上面から最下部のティアの下面まで拡張する。ティアの窒化物材料は、スリットを通じてその後除去され、導電性材料と置換される。スリットは、階段領域、アレイ領域、又は階段領域の外部の領域内等、３Ｄ ＮＡＮＤフラッシュメモリデバイスの異なる部分内に存在し得る。スリットの形成中に、ティア材料のオーバーエッチングが発生し得、スリットを、コンタクト材料を通って、アレイ領域内のティアの下にあるソース材料中に、及び非階段領域の下にあるソース材料中に拡張する。それ故、スリットは、アレイ領域及び非階段領域内のソース材料中に拡張する。同様に、階段領域内にスリットを形成する際に、スリットが充填材料を通って階段領域内のソース材料中に拡張するように、充填材料はオーバーエッチングされ得る。エッチングプロセスの条件（例えば、エッチング化学、エッチング時間）に晒された場合、ソース材料及びコンタクト材料の腐食が、階段領域、アレイ領域、又は非階段領域内で発生し得る。腐食は、アレイ領域内のティアと階段領域内の階段とを浮き上げ得、腐食を含む３Ｄ ＮＡＮＤフラッシュメモリデバイスにおいてアーク放電及びその他の性能の問題を導く。

【発明の概要】

【0005】

マイクロ電子デバイスが開示され、非階段領域、階段領域、及びアレイ領域を含むスタック構造体を含む。非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む。１つ以上のピラーが非階段領域内及びアレイ領域内にあり、１つ以上の支柱が階段領域内にある。導電性材料は、非階段領域、階段領域、及びアレイ領域の各々内にあり、ティアに隣接するソース中に垂直方向に拡張する。ソースは、ソース内の導電性材料に隣接して、非階段領域、階段領域、及びアレイ領域の各々内に腐食抑制機構を含む。

【0006】

マイクロ電子デバイスも開示され、非階段領域、階段領域、及びアレイ領域を含むスタック構造体を含む。非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む。ソースは、スタック構造体に隣接し、ソース内の腐食抑制機構により分離された部分を含む。ソースは、アレイ領域内のソースの隣接する部分の間にブリッジを含む。別の導電性材料は、ティアの上面からソース中に垂直方向に拡張する。

【0007】

マイクロ電子デバイスを形成する方法が更に開示される。方法は、その中に腐食抑制機構を含むソースを形成することを含む。交互の窒化物材料及び誘電体材料のティアが、ソースに隣接して形成される。１つ以上のスリットが形成され、ティアの内の最上部のティアからソース中に拡張する。腐食抑制機構は、ソース内の１つ以上のスリットに隣接する。ティアの窒化物材料は、ティアの隣接する誘電体材料の間にボイドを形成するために、１つ以上のスリットを通じて除去される。ボイド内及びスリット内に導電性材料が形成される。

【0008】

また、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスとを含む電子システムも開示される。メモリデバイスは、非階段領域、階段領域、及びアレイ領域内に交互の導電性材料及び誘電体材料のティアを含むスタック構造体を含む少なくとも１つのマイクロ電子デバイスを含む。ソースは、スタック構造体に隣接し、腐食抑制機構により分離された部分を含む。ソースの及び腐食抑制機構の上面は、相互に実質的に同一平面にある。別の導電性材料は、ティアの上面からソース中に垂直方向に拡張する。

【図面の簡単な説明】

【0009】

【図1A】開示の実施形態に従ったマイクロ電子デバイス構造体の、該マイクロ電子デバイス構造体を処理する初期段階における非階段領域の簡略化された部分上面図である。

【図1B】図１Ａのマイクロ電子デバイス構造体の簡略化された部分断面図である。

【図2A】開示の実施形態に従ったマイクロ電子デバイス構造体の、該マイクロ電子デバイス構造体を処理する初期段階におけるアレイ領域の簡略化された部分上面図である。

【図2B】図２Ａのマイクロ電子デバイス構造体の線Ａ－Ａに沿った簡略化された部分断面図である。

【図2C】図２Ａのマイクロ電子デバイス構造体の線Ｂ－Ｂに沿った簡略化された部分断面図である。

【図3A】開示の実施形態に従ったマイクロ電子デバイス構造体の、該マイクロ電子デバイス構造体を処理する初期段階における階段領域の簡略化された部分上面図である。

【図3B】図３Ａのマイクロ電子デバイス構造体の簡略化された部分断面図である。

【図4】開示の実施形態に従ったマイクロ電子デバイス構造体を形成するプロセスを説明する。

【図5】開示の実施形態に従ったマイクロ電子デバイス構造体を形成するプロセスを説明する。

【図6】開示の実施形態に従ったマイクロ電子デバイス構造体を形成するプロセスを説明する。

【図7】開示の実施形態に従ったマイクロ電子デバイス構造体を形成するプロセスを説明する。

【図8】開示の実施形態に従ったマイクロ電子デバイス構造体を含むマイクロ電子デバイスの部分断面斜視図である。

【図9】開示の実施形態に従ったマイクロ電子デバイス構造体を含む電子システムを説明する概略ブロック図である。

【発明を実施するための形態】

【0010】

マイクロ電子デバイスにおける腐食の影響を低減又は実質的に排除するための機構（例えば、腐食抑制機構）が開示される。マイクロ電子デバイスは、マイクロ電子デバイスの形成中に行われる材料除去作用中に腐食（例えば、酸化）しやすい１つ以上の材料（例えば、ソース材料、コンタクト材料）を含むマイクロ電子デバイス構造体を含む。腐食抑制機構及び腐食しやすい材料は、階段領域内、アレイ領域内、又は階段領域の近位（例えば、外部）（例えば、非階段領域）を含む、マイクロ電子デバイス構造体の１つ以上の領域に存在する。腐食抑制機構は、マイクロ電子デバイスにおける腐食の影響を低減又は実質的に排除する。マイクロ電子デバイス構造体のソース内に腐食抑制機構を形成することによって、腐食しやすい材料の腐食は、マイクロ電子デバイス構造体の小さな領域に抑制され、腐食の影響は、マイクロ電子デバイス構造体の他の領域に影響を与えない。腐食抑制機構は、腐食の影響を受けた領域をマイクロ電子デバイス構造体の他の領域から絶縁する（例えば、電気的に絶縁する）。ソースの材料のブリッジは、マイクロ電子デバイス構造体のアレイ領域内のソースの隣接する部分を結合（例えば、接続）する。腐食抑制機構及びブリッジを含むマイクロ電子デバイス構造体を形成する方法も、腐食抑制機構及びブリッジを含むマイクロ電子デバイス及び電子システムと同様に開示される。

【0011】

以下の説明は、開示の実施形態の完全な説明を提供するために、材料組成、形状、及びサイズ等の具体的詳細を提供する。しかしながら、開示の実施形態がこれらの具体的詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス製造技術と併せて実践され得る。また、以下に提供する説明は、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。開示の実施形態を理解するために必要なそれらのプロセス作用及び構造体のみが、以下に詳細に説明される。構造体から完全なマイクロ電子デバイスを形成するための追加の作用は、従来の製造技術によって実施され得る。

【0012】

本明細書に提示する図面は、例証のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技術及び／又は公差の結果として、図面に描写する形状からの変化が想定される。したがって、本明細書に説明する実施形態は、説明するような特定の形状又は領域に限定されると解釈すべきではなく、例えば、製造にからもたらされる形状の逸脱を含む。例えば、ボックス形状として例証又は説明される領域は、粗い及び／又は非線形の機構を有し得、円形として例証又は説明される領域は、幾つかの粗い及び／又は線形の機構を含み得る。更に、説明する鋭角は丸みを帯び得、その逆も然りである。したがって、図に説明する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を説明することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも縮尺どおりではない。また、図間で共通の要素は、同じ数値指定を保ち得る。

【0013】

本明細書で使用するとき、“メモリデバイス”は、メモリ機能を示すがこれに限定されないマイクロ電子デバイスを意味し、含む。

【0014】

本明細書で使用するとき、用語“垂直”、“縦”、“水平”、及び“横”は、構造体の主要な平面に言及し、必ずしも地球の重力場によって定義されない。“水平”又は“横”方向は、構造体の主平面に実質的に平行な方向である一方、“垂直”又は“縦”方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きな面積を有する構造体の表面によって定義される。

【0015】

本明細書で使用するとき、“垂直方向に隣接する”又は“縦方向に隣接する”機構（例えば、領域、構造体、デバイス）は、相互に最も垂直方向に近接する（例えば、垂直方向に最も近い）位置にある機構を意味し、含む。また、本明細書で使用するとき、“水平に隣接する”又は“横方向に隣接する”機構（例えば、領域、構造体、デバイス）は、相互に最も水平方向に近接する（例えば、水平方向に最も近い）位置にある機構を意味し、含む。

【0016】

本明細書で使用するとき、“下にある”、“下方の”、“下部の”、“底の”、“上方の”、“上部の”、“最上部の”、“前の”、“後の”、“左の”、及び“右の”等の空間的に相対的な用語は、図に説明するようなある要素又は機構の別の要素又は機構との関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描写する向きに加えて、材料の異なる向きを包含することを意図する。例えば、図の材料を反転した場合、他の要素又は機構の“下方の”又は“下にある”又は“下の”又は“の底にある”として説明した要素は、他の要素又は機構の“上方の”又は“の最上部の”に向けられるであろう。したがって、用語“下方の”は、該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で向けられ（例えば、９０度回転され、反転され、逆にされ）得、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。

【0017】

本明細書で使用するとき、単数形“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明らかに他のことを指し示さない限り、複数形をも含むことを意図する。

【0018】

本明細書で使用するとき、“及び／又は”は、関連する列挙された項目の内の１つ以上のあらゆる組み合わせを含む。

【0019】

本明細書で使用するとき、用語“構成された”は、所定の方法における構造体及び装置の内の１つ以上の動作を容易にする少なくとも１つの構造体及び少なくとも１つの装置の内の１つ以上のサイズ、形状、材料組成、向き、及び配列を指す。

【0020】

本明細書で使用するとき、句“に結合された”は、直接的オーミック接続を通じて、又は（例えば、別の構造体を介した）間接的接続を通じて電気的に接続される等、相互に動作可能に接続された構造体を指す。

【0021】

本明細書で使用するとき、所与のパラメータ、特性、又は条件に関する用語“実質的に”は、所与のパラメータ、特性、又は条件が許容可能な公差内等のある程度の変動を満たすことを当業者が理解するであろう程度を意味し、含む。例として、実質的に満たす特定のパラメータ、特性、又は条件に依存して、パラメータ、特性、又は条件は、少なくとも９０．０パーセント満たし得、少なくとも９５．０パーセント満たし得、少なくとも９９．０パーセント満たし得、少なくとも９９．９％満たし得、又は１００．０パーセントさえも満たし得る。

【0022】

本明細書で使用するとき、特定のパラメータに対する数値に関する“約”又は“凡そ”は、該数値を含み、当業者が理解するであろう該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する“約”又は“凡そ”は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲内等、数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。

【0023】

図１Ａ及び図１Ｂは、夫々、マイクロ電子デバイス（例えば、半導体デバイス、３Ｄ ＮＡＮＤフラッシュメモリデバイス等メモリデバイス）の、該マイクロ電子デバイスを形成する初期処理段階におけるマイクロ電子デバイス構造体１００の非階段領域１０５の簡略化された上面図及び簡略化された部分断面図である。非階段領域１０５は、開示の実施形態に従ったマイクロ電子デバイス構造体１００のアレイ領域１１０（図２Ａ～図２Ｃ）及び階段領域１１５（図３Ａ及び図３Ｂ）の外部にある。非階段領域１０５は、階段領域１１５の縁部の近位に、及び階段領域１１５の階段構造体の遠位に位置付けられ得る。マイクロ電子デバイス構造体１００は、例えば、メモリデバイス（例えば、デュアルデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイス等のマルチデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイス）の一部分を含み得る。

【0024】

マイクロ電子デバイス構造体１００の非階段領域１０５は、交互の誘電体材料１２５及び窒化物材料１３０のティア１２０、スリット１３５、ソース１４０、ピラー１４５、セル材料１５０、プラグ材料１５５、及び腐食抑制機構１６０を含む。ティア１２０はスタック構造体１６５を形成する。非階段領域１０５内のソース１４０の１つ以上の材料は、垂直方向に交互の誘電体材料１２５及び導電性材料１７０のティア１２０´を形成する（図７を参照）、後続のプロセス作用（例えば、材料除去作用、置換ゲートプロセス作用）中の窒化物材料１３０の導電性材料１７０との置換中に腐食しやすいことがある。ソース１４０は、ベース材料（図示せず）に隣接し（例えば、上にあり、垂直方向に隣接し）、交互の誘電体材料１２５及び窒化物材料１３０のティア１２０は、ソース１４０に隣接する（例えば、上にある、垂直方向に隣接する）。ソース１４０及びティア１２０は、ｘ方向に拡張する。スリット１３５及びピラー１４５はｚ方向に拡張し、セル材料１５０はピラー１４５を取り囲み、プラグ材料１５５はピラー１４５に隣接する（例えば、上にある）。ティア１２０及びソース１４０は、スリット１３５及びピラー１４５に垂直に配向される。

【0025】

ソース１４０及びスリット１３５は、図１Ａの上面図に組み合わせて説明され、スリット１３５は、ソース１４０の上方に置かれる。腐食抑制機構１６０は、図１Ａの視点では部分的に視覚化される。図１Ａに説明する非階段領域１０５において、ソース１４０の隣接する部分は、スリット１３５によって相互に絶縁される（例えば、電気的に絶縁される）。スリット１３５は、ｘ方向及びｙ方向においていわゆる“Ｔ形状”を形成し、ソース１４０の隣接する部分は、スリット１３５によって相互に分離される。図１Ａの視点において、スリット１３５は、スリット１３５がソース１４０に接触（例えば、接続）するように見えないという点で、いわゆる”フローティング”であるように見える。しかしながら、ソース１４０のブリッジ１８０（図２Ａ）は、以下で論じるように、ソース１４０の隣接する部分を相互に接続する。

【0026】

スリット１３５（例えば、トレンチ、開口部）は、ティア１２０を通って垂直方向に（例えば、Ｚ方向に）拡張し、ソース１４０中に拡張し得る。スリット１３５は、ティア１２０の誘電体材料１２５及び窒化物材料１３０の水平方向の連続性を中断し得る。スリット１３５は、約１０：１～約２００：１の範囲内のアスペクト比を有する等、高アスペクト比の開口部であり得る。スリット１３５のアスペクト比は、マイクロ電子デバイス構造体１００内のティア１２０の数に依存し得る。ほんの一例として、マイクロ電子デバイス構造体１００は、１０個以上のティア１２０、２５個以上のティア１２０、５０個以上のティア１２０、１００個以上のティア１２０、１５０個以上のティア１２０、又は２００個以上のティア１２０を有し得る。スリット１３５の上部の限界寸法（ＣＤ）（例えば、直径）は、スリット１３５の下部のＣＤよりも大きくてもよい。図１Ｂに説明するように、第１のスリット１３５Ａは、ティア１２０を通ってソース１４０中に拡張し、第２のスリット１３５Ｂは、ティア１２０を通ってソース１４０の上面まで拡張する。スリット１３５Ａは、後続の処理作用中に腐食（例えば、酸化）されやすいソース１４０の１つ以上の材料を露出し得る。図１Ｂは、非階段領域１０５内の２つのスリット１３５を説明するが、２つを超えるスリット１３５が存在し得る。

【0027】

ソース１４０は、ベース材料上に形成された１つ以上の導電性材料を含む。導電性材料は、マイクロ電子デバイス構造体１００の形成中に行われる置換ゲートプロセス作用中に腐食（例えば、酸化）しやすい。導電性材料は、ポリシリコン、ケイ化タングステン、ケイ化コバルト、ケイ化ニッケル、タングステン、その他の導電性材料、それらの組み合わせ、又は腐食しやすいその他の導電性材料を含み得るが、これらに限定されない。図１Ｂは、ソース１４０を２つの垂直方向に隣接する材料１４０Ａ、１４０Ｂを含むものとして説明するが、単一の材料又は２つを超える材料がソース１４０として使用され得る。開示の実施形態は、ソース１４０を、ケイ化タングステン１４０Ａの上方にポリシリコン１４０Ｂを含むものとして説明するが、ソース１４０は、置換ゲートプロセス作用が行われる場合に腐食しやすいその他の導電性材料を含み得る。幾つかの実施形態では、ソース１４０は、ケイ化タングステン１４０Ａ上にポリシリコン１４０Ｂを含む。ソース１４０の厚さは、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの電流及び電圧要件に依存して変化し得る。

【0028】

ティア１２０の誘電体材料１２５は、誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯ_ｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化ニオブ（ＮｂＯ_ｘ）、酸化チタン（ＴｉＯ_ｘ）、酸化ジルコニウム（ＺｒＯ_ｘ）、酸化タンタル（ＴａＯ_ｘ）、及び酸化マグネシウム（ＭｇＯ_ｘ）の内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮ_ｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ））、及び少なくとも１つの誘電体カルボキシナイトライド材料（例えば、シリコンカルボキシナイトライド（ＳｉＯ_ｘＣ_ｚＮ_ｙ））の内の１つ以上等、少なくとも１つの電気的絶縁材料で形成され得、少なくとも１つの電気的絶縁材料を含み得る。本明細書で“ｘ”、“ｙ”、及び“ｚ”の内の１つ以上を含む式（例えば、ＳｉＯ_ｘ、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＳｉＮ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＳｉＯ_ｘＣ_ｚＮ_ｙ）は、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）のあらゆる原子に対する、ある元素の原子“ｘ”、別の元素の“ｙ”原子、及び追加の元素（存在する場合）の“ｚ”原子の平均比を含む材料を表す。式は相対的な原子比を表し、厳密な化学的構造ではないので、誘電体材料１２５は、１つ以上の化学量論的化合物及び／又は１つ以上の非化学量論的化合物を含み得、“ｘ”、“ｙ”、及び“ｚ”（存在する場合）の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語“非化学量論的化合物”は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化合物を意味し、含む。幾つかの実施形態では、誘電体材料１２５は、酸化ケイ素（例えば、ＳｉＯ_２）で形成され、酸化ケイ素（例えば、ＳｉＯ_２）を含む。スタック構造体１６５のティア１２０の各々の誘電体材料１２５は、各々実質的に平面であり得、各々個々に所望の厚さを示し得る。

【0029】

ティア１２０の窒化物材料１３０は、ＳｉＮ_ｙ（例えば、Ｓｉ_３Ｎ_４）等の誘電体窒化物材料で形成され、誘電体窒化物材料を含み得る。ティア１２０の窒化物材料１３０は、ティア１２０の誘電体材料１２５に対して選択的にエッチング可能である。本明細書で使用するとき、約１０倍大きい、約２０倍大きい、又は約４０倍大きい等、材料が別の材料のエッチング速度よりも少なくとも約５倍の大きいエッチング速度を示す場合、材料は別の材料に対して“選択的にエッチング可能”である。スタック構造体１６５のティア１２０の各々の窒化物材料１３０は、各々実質的に平面であり得、各々個々に所望の厚さを示し得る。選択された誘電体材料が誘電体材料１２５に対して所望のエッチング選択性を示す限り、誘電体窒化物材料以外の材料が使用され得る。

【0030】

ピラー１４５、セル材料１５０、及びプラグ材料１５５は、異なる材料で形成され得、異なる材料を含み得る。ピラー１４５は、非階段領域１０５のティア１２０を通って、ソース１４０の上面まで拡張する。ピラー１４５は、ピラー１４５を形成するために使用される材料に依存して、マイクロ電子デバイス構造体１００内の機械的支持（例えば、構造体的支持）又は電気的結合（例えば、電気的接続）の内の１つ以上を提供し得る。幾つかの実施形態では、ピラー１４５は導電性材料で形成される。他の実施形態では、ピラー１４５は誘電体材料で形成される。更に他の実施形態では、ピラー１４５はチャネル材料で形成される。ピラー１４５は、ソース１４０の上面に接触する（例えば、物理的に接触する、電気的に接続する）。ピラー１４５の導電性材料は、金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、導電的にドープされたＳｉＧｅ）の内の１つ以上を含み得るが、これらに限定されない。

【0031】

セル材料１５０は、ピラー１４５とティア１２０との間のピラー１４５の側壁上に存在し、誘電体材料、導電性材料等であり得る。セル材料１５０は、当技術分野で周知の酸化物材料、蓄積材料、トンネル誘電体材料、又はチャネル材料の内の１つ以上を含み得る。セル材料１５０は、ピラー１４５の各々の側壁を実質的に取り囲む（例えば、実質的に水平方向及び垂直方向に覆う）。プラグ材料１５５は、ピラー１４５の上部（例えば、ピラー１４５の上方）に存在し、導電性材料で形成され得る。プラグ材料１５５は、マイクロ電子デバイス構造体１００の他の導電性材料に電気的に接続され得る。

【0032】

腐食抑制機構１６０は、ソース１４０内に（例えば、内部に）存在し、マイクロ電子デバイス構造体１００の非階段領域１０５内のスリット１３５Ａの内の１つ以上に隣接する。図１Ｂに示すように、腐食抑制機構１６０は、ソース１４０中に拡張するスリット１３５Ａに隣接する（例えば、横方向に隣接する）が、ソース１４０中に拡張しないスリット１３５Ｂに隣接しない。腐食抑制機構１６０は、スリット１３５Ａの下部（例えば、ソース１４０内のスリット１３５Ａの部分）を実質的に取り囲み得、ソース１４０の厚さに実質的に対応する高さＨを示し得る。腐食抑制機構１６０の上面及び下面は、それ故、ソース１４０の上面及び下面と実質的に同一平面にあり得る。腐食抑制機構１６０は、スリット１３５Ａの下部等、腐食が発生するスリット１３５Ａの部分に隣接して（例えば、横方向に隣接して）配置される。腐食抑制機構１６０は、ソース１４０の上面からソース１４０の下面まで拡張し得る。いかなる理論にも拘束されることなく、腐食抑制機構１６０は、腐食抑制機構１６０が存在しない場合に発生するであろうよりも小さい領域に、ソース１４０内の材料の腐食１７５を制限する（例えば、抑制する）と考えられる。腐食抑制機構１６０は、誘電体酸化物材料等の誘電体材料で形成され、それは、ティア１２０の窒化物材料１３０を除去するために使用される置換ゲートプロセス作用中に実質的に除去されない。言い換えれば、ティア１２０の窒化物材料１３０は、腐食抑制機構１６０の材料及びティア１２０の誘電体材料１２５に対して選択的にエッチング可能である。幾つかの実施形態では、腐食抑制機構１６０は、二酸化ケイ素等の酸化ケイ素で形成される。しかしながら、その他の選択的にエッチング可能な誘電体材料もまた使用され得る。

【0033】

腐食抑制機構１６０の寸法は、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの電界及び電圧要件に基づいて選択され得る。腐食抑制機構１６０の高さＨは、ソース１４０の厚さに対応し得、腐食抑制機構１６０の幅Ｗは、約２０ｎｍ～約１００ｎｍであり得る。ほんの一例として、マイクロ電子デバイスの所望のブレークダウン電圧は、腐食抑制機構１６０の寸法に影響を与え得る。非階段領域１０５、階段領域１１５、及びアレイ領域１１０の内の１つ以上内の腐食抑制機構１６０の各々は、同じサイズ又は異なるサイズを示し得る。

【0034】

図２Ａは、初期処理段階におけるマイクロ電子デバイス構造体１００のアレイ領域１１０の簡略化された上面図であり、ソース１４０の上方に重ねられたスリット１３５を含む。図２Ｂ及び２Ｃは、図２Ａの、夫々、Ａ－Ａ及びＢ－Ｂの線に沿った初期処理段階におけるアレイ領域１１０の簡略化された部分断面図である。アレイ領域１１０において、交互の誘電体材料１２５及び窒化物材料１３０のティア１２０、スリット１３５、ソース１４０、ピラー１４５、セル材料１５０、プラグ材料１５５、及び腐食抑制機構１６０は、図１Ａ及び図１Ｂを参照して上で論じた通りである。マイクロ電子デバイス構造体１００のアレイ領域１１０は、図２Ａの視点に示すように、ソース１４０のいわゆる“ブリッジ”１８０がソース１４０の隣接する部分を相互に接続するという点で、非階段領域１０５及び階段領域１１５とは異なる。ソース１４０の隣接する部分は、腐食抑制機構１６０によってマイクロ電子デバイス構造体１００の非階段領域１０５（図１Ａ）において相互に絶縁されているが、アレイ領域１１０内のソース１４０の部分は、ブリッジ１８０によって相互に接続される（例えば、電気的に接続される）。ブリッジ１８０は、アレイ領域１１０内のソース１４０に電圧を印加することを可能にする。非階段領域１０５及び階段領域１１５には電圧が印加されず、したがって、マイクロ電子デバイスのこれらの領域内のソース１４０の部分は、腐食抑制機構１６０等によって相互に絶縁され得る。アレイ領域１１０内のブリッジ１８０がなければ、ソース１４０の部分は、相互に及びマイクロ電子デバイスの他のコンポーネントから実質的に絶縁されるであろう。ソース１４０内の腐食抑制機構１６０は、ソース１４０の幾つかの部分を相互に絶縁するが、ソース１４０の他の部分は、アレイ領域１１０内のブリッジ１８０によって相互に接続される。ブリッジ１８０は、それ故、腐食抑制機構１６０により絶縁されるソース１４０の部分をバイパスするように機能する。隣接するブリッジ１８０間の所望の間隔は、ソース１４０の抵抗及びマイクロ電子デバイスのストリング電流要件によって決定され得る。

【0035】

図２Ｂに示すように、腐食抑制機構１６０は、ソース１４０中に拡張する２つのスリット１３５Ａに隣接して、マイクロ電子デバイス構造体１００のアレイ領域１１０内に存在する。腐食抑制機構１６０は、スリット１３５Ａの下部（例えば、ソース１４０内のスリット１３５Ａの部分）を実質的に取り囲み、高さＨを示す。２つのスリット１３５Ａが図２Ｂに示されているが、追加のスリット１３５Ａが存在し得、腐食抑制機構１６０はスリット１３５Ａに隣接する（例えば、スリット１３５Ａを取り囲む）。図２Ｂは、スリット１３５Ａを同じ量だけソース１４０中に拡張するものとして説明しているが、スリット１３５Ａの内の１つ以上は、ソース１４０中に異なる距離だけ拡張し得る。簡単にするために図２Ｂには説明されていないが、アレイ領域１１０はまた、ピラー１４５の下部に及びソース１４０の近位にコンタクト構造体（図示せず）を含み、ソース１４０への電気的結合（例えば、電気的接続）を提供する。

【0036】

図２Ｃの視点に示すように、ソース１４０は、図２ＡのＢ－Ｂ線に沿って見た場合には腐食抑制機構１６０を含まない。むしろ、ソース１４０は、実質的に連続的であり、腐食抑制機構１６０によってセグメントに分離されない。

【0037】

図３Ａ及び３Ｂは、初期処理段階におけるマイクロ電子デバイス構造体１００の階段領域１１５の、夫々、簡略化された上面図及び簡略化された部分断面図である。階段領域１１５において、交互の誘電体材料１２５及び窒化物材料１３０のティア１２０、スリット１３５、ソース１４０、及び腐食抑制機構１６０は、図１Ａ及び図１Ｂを参照して上で論じた通りである。階段領域１１５はまた、マイクロ電子デバイス構造体１００の階段領域１１５内の階段構造体（図示せず）への機械的支持又は電気的接続の内の１つ以上を提供し得る支柱１８５を含む。階段構造体は、階段領域１１５の中央に位置付けられ得、階段領域１１５の説明する縁部に近位しない。支柱１８５は、ソース１４０と物理的に接触し得、又は電気的に接触し得る。階段領域１１５は、ティア１２０の縁部により画定される（図３Ａ及び３Ｂの視点に示されない）ステップ（例えば、コンタクト領域）を含む。コンタクト（図示せず）は、マイクロ電子デバイス構造体１００のソース１４０への電気的アクセスを提供するために、階段領域１１５内のステップに物理的及び電気的に接触し得る。

【0038】

マイクロ電子デバイス構造体１００の階段領域１１５は、階段領域１１５のスリット１３５が、ソース１４０の上方に重ねられたスリット１３５を含む図３Ａに示すように、Ｔ字形を形成しないという点で、非階段領域１０５とは異なる。代わりに、階段領域１１５のスリット１３５は、相互に実質的に平行に走る。マイクロ電子デバイス構造体１００の階段領域１１５はまた、ソース１４０の隣接する部分を接続するためのブリッジ１８０が存在しないという点でアレイ領域１１０とは異なる。上で論じたように、ソース１４０のブリッジ１８０は、アレイ領域１１０内にのみ存在する。

【0039】

図３Ｂに示すように、腐食抑制機構１６０は、ソース１４０中に拡張する４つのスリット１３５Ａに隣接して、マイクロ電子デバイス構造体１００の階段領域１１５内に存在する。腐食抑制機構１６０は、スリット１３５Ａの下部を実質的に取り囲み、高さＨを示す。４つのスリット１３５Ａが図３Ｂに示されているが、より少ない数のスリット１３５Ａ又はより多くの数のスリット１３５Ａが存在し得、腐食抑制機構１６０はスリット１３５Ａに隣接する。図３Ｂは、スリット１３５Ａを同じ量だけソース１４０中に拡張するものとして説明しているが、スリット１３５Ａの内の１つ以上は、ソース１４０中に異なる距離だけ拡張し得る。

【0040】

図１Ａ～図３Ｂに示すマイクロ電子デバイス構造体１００を形成するために、ソース１４０は、ベース材料（図示せず）に隣接して（例えば、上に）形成され、腐食抑制機構１６０が最終的に形成される位置に開口部（図示せず）を形成するようにパターニングされる。開口部は、ソース１４０中に少なくとも部分的に拡張する。ソース１４０は、ベース材料に隣接して（例えば、上に）形成された１つ以上の導電性材料を含み得る。ソース１４０は、従来の技術によって形成及びパターニングされる。腐食抑制機構１６０の誘電体材料（例えば、酸化物材料）は、図４に示すように、従来の技術によって開口部内に形成され得る。腐食抑制機構１６０の上面及び下面は、ソース１４０の上面及び下面と実質的に同一平面にある。腐食抑制機構１６０は、最終的に形成されるスリット１３５（例えば、１３５Ａ）の位置に近接するソース１４０の位置に形成される。

【0041】

交互の誘電体材料１２５及び窒化物材料１３０は、従来の技術によってソース１４０に隣接して（例えば、上に）その後形成され、ピラー１４５、セル材料１５０、及びプラグ材料１５５が非階段領域１０５及びアレイ領域１１０内に形成され、支柱１８５が階段領域１１５内に形成される追加の開口部（図示せず）を形成するようにパターニングされる。階段領域１１５はまた、隣接する支柱１８５の間に充填材料１９０を含み得る。簡単にするために、図４は、単一の図面に組み合わされた非階段領域１０５、階段領域１１５、及びアレイ領域１１０を含み、個々の領域は垂直方向の破線で区切られている。ティア１２０のパターニング、充填材料１９０の形成、並びにピラー１４５、セル材料１５０、プラグ材料１５５、及び支柱１８５の形成は、従来のプロセス（例えば、従来の材料堆積プロセス、従来のフォトリソグラフィプロセス、従来の材料除去プロセス）及び従来の処理装置により行われ得、それらは本明細書では詳細に説明されない。

【0042】

図５に示すように、スリット１３５（例えば、１３５Ａ、１３５Ｂ）は、非階段領域１０５及びアレイ領域１１０内の交互の誘電体材料１２５及び窒化物材料１３０の部分、並びに階段領域１１５内の充填材料１９０の部分を除去する材料除去プロセス（例えば、エッチングプロセス）にティア１２０及び充填材料１９０を晒すことによって、階段領域１１５、アレイ領域１１０、及び非階段領域１０５内に形成される。スリットを形成するために従来のエッチング化学が使用され得る。材料除去プロセスのエッチング条件（例えば、エッチング化学、エッチング時間）は、他の露出した材料を実質的に除去することなく、ティア１２０及び充填材料１９０の所望の部分を除去するように選択され得る。ソース１４０の幾らかは、しかしながら、使用されるエッチング条件に依存して除去され得、スリット１３５の内の１つ以上をソース１４０の内の少なくとも一部分中に拡張し、１つ以上のスリット１３５Ａを形成する。上で論じたように、腐食抑制機構１６０は、スリット１３５Ａに隣接するソース１４０内に配置される。材料除去プロセスは、最上部のティア１２０からソース１４０の上面まで拡張するスリット１３５を形成し得、随意に、ソース１４０中へのオーバーエッチングが発生し、スリット１３５Ａを形成する。ソース１４０の１つ以上の材料中へのオーバーエッチングは、エッチング条件に晒されるマイクロ電子デバイス構造体１００の材料間のエッチング選択性の違いに起因して発生し得る。

【0043】

スリット１３５、１３５Ａを形成した後、図６に示すように、ティア１２０の窒化物材料１３０は除去され得、ボイド１９５を形成し、図７に示すように、導電性材料１７０と置換され、垂直方向に交互の誘電体材料１２５及び導電性材料１７０のティア１２０´を形成する。スタック構造体１６５のティア１２０´の導電性材料１７０は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、又はそれらの組み合わせ等の少なくとも１つの導電性材料で形成され得、それらを含み得る。幾つかの実施形態では、導電性材料１７０は、タングステンで形成され、タングステンを含む。スリット１３５、１３５Ａはまた、ティア１２０´の上面からソース１４０の上面まで又はソース１４０中に拡張する導電性材料１７０を含み得る。導電性材料１７０は、最終的にスリット１３５、１３５Ａから除去され得、誘電体と置換され得る。

【0044】

窒化物材料１３０の除去及び隣接する誘電体材料１２５間のボイド１９５内の導電性材料１７０の形成は、窒化物材料１３０に対して選択的な材料除去プロセス（例えば、置換ゲートプロセス）を使用して、スリット１３５、１３５Ａを通じて行われ得る。置換ゲートプロセス作用は、窒化物材料１３０を除去し、ボイド１９５を形成する一方、誘電体材料１２５、ピラー１４５、セル材料１５０、プラグ材料１５５、支柱１８５、又は充填材料１９０等のその他の露出材料は、置換ゲートプロセス作用のエッチング条件の影響を実質的に受けない。置換ゲートプロセス作用中に、支柱１８５は、階段領域１１５内のスタック構造体１６５に機械的強度を提供し得る一方、ピラー１４５は、非階段領域１０５及びアレイ領域１１０内のスタック構造体１６５に機械的強度を提供し得る。

【0045】

ソース１４０として使用される材料、及び窒化物材料１３０を除去するために使用されるエッチング条件（例えば、エッチング化学、エッチング時間）に依存して、階段領域１１５、アレイ領域１１０、又は非階段領域１０５の内の１つ以上内のソース１４０は、腐食１７５しやすいことがある。幾つかの実施形態では、ソース１４０及び支柱１８５の腐食は、階段領域１１５、アレイ領域１１０、及び非階段領域１０５内で発生し得る。ソース１４０内の腐食１７５の程度は、ソース１４０中への材料のオーバーエッチングの程度に依存して異なり得る。ほんの一例として、ソース１４０がポリシリコン１４０Ｂ及びケイ化タングステン１４０Ａを含む場合、置換ゲートプロセス作用は、窒化物材料１３０がリンベースのウェットエッチング化学に曝されるウェットエッチングプロセス作用を含み得る。リンベースのウェットエッチング化学は、ソース１４０のそうした材料を腐食（例えば、酸化）し得、スリット１３５をソース１４０Ａ、１４０Ｂの１つ以上の材料中に拡張する。スリット１３５Ａの下部に隣接する腐食抑制機構１６０を有すると、置換ゲートプロセス作用中に発生する任意の腐食１７５は、腐食抑制機構１６０の側壁により画定されるソース１４０の小さな領域内に抑制（例えば、限定）され得る。スリット１３５Ａは腐食抑制機構１６０に囲まれているので、ソース１４０の材料の腐食１７５はソース１４０全体に伝播（例えば、拡散）しない。マイクロ電子デバイスの使用及び動作中の腐食１７５の望ましくない影響は、それ故、腐食抑制機構１６０により画定されるソース１４０の領域に限定される。それ故、開示の実施形態に従ったマイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの性能特性は維持され得る。導電性材料１７０は、スリット１３５、１３５Ａ内、及び窒化物材料１３０により以前に占められていた位置内にその後形成され得、ボイド１９５を導電性材料１７０で充填することに加えて、ティア１２０´の導電性材料１７０を形成する。ボイド１９５内の導電性材料１７０は、例えば、ソース１４０及びそれに接続された追加のコンポーネント（例えば、導電性相互接続部、導電性ルーティング構造体）を、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの他のコンポーネント（例えば、スタック構造体１６５の垂直方向に上方の追加のコンポーネント）に電気的に結合する（例えば、電気的に接続する）相互接続部として機能し得る。

【0046】

マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスを形成するために、従来の技術によって追加の処理作用がその後行われ得る。ほんの一例として、アクセス線構造体（例えば、ワード線構造体）、選択線、及びデータ線（例えば、ビット線）等の導電性構造体が、スタック構造体１６５の上方に形成され得、ソース１４０に電気的に結合され（例えば、電気的に接続され）得る。デュアルデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイス等のマルチデッキメモリデバイスを形成するために、マイクロ電子デバイス構造体１００と同様の１つ以上の追加のマイクロ電子デバイス構造体（図示せず）がマイクロ電子デバイス構造体１００の上方にその後形成される。

【0047】

開示の実施形態に従った腐食抑制機構１６０は、時間を消費し費用のかかるプロセス作用を追加することなく、及びマイクロ電子デバイスの完全性に影響を与えることなく形成され得る。腐食抑制機構１６０は、マイクロ電子デバイス構造体１００の形成中にソース１４０内に容易に形成されるので、開示の実施形態に従ったマイクロ電子デバイス構造体１００は、大規模なプロセス変更なしに形成され得る。例えば、マイクロ電子デバイス構造体１００の形成において既に利用されているフォトレジスト材料（図示せず）は、腐食抑制機構１６０が最終的に形成される開口部を形成するために、ソース１４０をパターニングするために使用され得る。それ故、開示の実施形態に従ったマイクロ電子デバイス構造体１００を生成するための追加費用は殆どない。

【0048】

更に、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスに対する腐食１７５の影響（例えば、浮き上がり、アーク放電）を低減することによって、開示の実施形態に従って形成されるマイクロ電子デバイスの歩留まりは、腐食抑制機構１６０が存在しない従来のマイクロ電子デバイスの歩留まりと比較して向上し得る。実例として、ティア１２０´の浮き上がりの程度を低減することによって、開示の実施形態に従ったマイクロ電子デバイス構造体１００を含むマイクロ電子デバイスにおけるアーク放電は低減され得る。ティア１２０´の浮き上がりの低減は、その後に行われるプロセスと共に置換ゲートプロセスに使用されるエッチング化学における何れの交叉汚染をも減少させる。

【0049】

したがって、マイクロ電子デバイスの実施形態が開示され、非階段領域、階段領域、及びアレイ領域を含むスタック構造体を含む。非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む。１つ以上のピラーが非階段領域内及びアレイ領域内にあり、１つ以上の支柱が階段領域内にある。導電性材料は、非階段領域、階段領域、及びアレイ領域の各々内にあり、ティアに隣接するソース中に垂直方向に拡張する。ソースは、ソース内の導電性材料に隣接して、非階段領域、階段領域、及びアレイ領域の各々内に腐食抑制機構を含む。

【0050】

したがって、他の実施形態では、マイクロ電子デバイスが開示され、非階段領域、階段領域、及びアレイ領域を含むスタック構造体を含む。非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む。ソースは、スタック構造体に隣接し、ソース内の腐食抑制機構により分離された部分を含む。ソースは、アレイ領域内のソースの隣接する部分の間にブリッジを含む。別の導電性材料は、ティアの上面からソース中に垂直方向に拡張する。

【0051】

したがって、マイクロ電子デバイスを形成する方法の実施形態が開示される。方法は、その中に腐食抑制機構を含むソースを形成することを含む。交互の窒化物材料及び誘電体材料のティアがソースに隣接して形成される。１つ以上のスリットが形成され、ティアの内の最上部のティアからソース中に拡張する。腐食抑制機構は、ソース内の１つ以上のスリットに隣接する。ティアの窒化物材料は、ティアの隣接する誘電体材料の間にボイドを形成するために、１つ以上のスリットを通じて除去される。ボイド内及びスリット内に導電性材料が形成される。

【0052】

図８は、開示の実施形態に従ったマイクロ電子デバイス構造体１００を含むマイクロ電子デバイス８００（例えば、デュアルデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）の一部分の部分断面斜視図を説明する。マイクロ電子デバイス構造体１００は、図１～図７を参照して以前に説明したマイクロ電子デバイス構造体１００と実質的に同様であり得る。例えば、図８に示すように、マイクロ電子デバイス構造体１００は、導電性材料１７０及び誘電体材料１２５のティア８０８を含むスタック構造体８０２と、ティア８０８の縁部により画定されるステップ８１２を有する階段構造体８１０と、階段構造体８１０のステップ８１２に電気的に接続された導電性コンタクト構造体８１４と、スタック構造体８０２の垂直方向に下にあるソース１４０と、スタック構造体８０２を通ってソース１４０まで垂直方向に拡張する導電性ピラー構造体８２４とを含み得る。スタック構造体８０２、ティア８０８、及びソース１４０は、夫々、図１Ａ～図７を参照して以前に説明したスタック構造体１６５、ティア１２０、及びソース１４０と実質的に同様であり得る。階段構造体８０２、ステップ８１２、及び導電性コンタクト構造体８１４は、従来の技術によって形成され得る。

【0053】

図８に示すように、マイクロ電子デバイス８００は、直列に相互に垂直方向に結合されたメモリセル８３２のストリング８３０、データ線８３４（例えば、ビット線）、アクセス線８３６、及び選択線８３８を更に含み得る。メモリセル８３２のストリング８３０は、マイクロ電子デバイス８００の導電線及びティア（例えば、データ線８３４、ソース１４０、スタック構造体８０２のティア８０８、アクセス線８３６、選択線８３８）に直交して垂直方向に拡張し、導電性コンタクト構造体８１４は、示されるように、コンポーネントを相互に（例えば、アクセス線８３６及び選択線８３８を、マイクロ電子デバイス８００のスタック構造体８０２のティア８０８に）電気的に結合し得る。

【0054】

図８を引き続き参照すると、マイクロ電子デバイス８００はまた、メモリセル８３２のストリング８３０の下に垂直方向に位置付けられた制御ユニット８４０（例えば、制御デバイス）を含み得、それは、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導電線（例えば、データ線８３４、アクセス線８３６、選択線８３８、追加のデータ線、追加のアクセス線、追加の選択線）を選択するための回路、信号を増幅するための回路、及び信号をセンシングするための回路の内の１つ以上を含み得る。幾つかの実施形態では、制御ユニット８４０は、メモリセル８３２のストリング８３０により占められる水平領域の（例えば、Ｘ方向及びＹ方向の）水平境界内に少なくとも部分的に（例えば、実質的に）位置付けられる。制御ユニット８４０は、例えば、データ線８３４、ソース１４０、アクセス線８３６、及び選択線８３８に電気的に結合され得る。幾つかの実施形態では、制御ユニット８４０は、ＣＭＯＳ（相補型金属酸化膜半導体）回路を含む。そうした実施形態では、制御ユニット８４０は、“ＣＭＯＳアンダーアレイ”（“ＣｕＡ”）構成を有するものとして特徴付けられ得る。

【0055】

開示の実施形態に従ったマイクロ電子デバイス構造体（例えば、図１～図７を参照して説明したマイクロ電子デバイス構造体１００）及びマイクロ電子デバイス（例えば、図８を参照して以前に説明したマイクロ電子デバイス８００）は、開示の実施形態に従った電子システム内で使用され得る。図９は、開示の実施形態に従った例示的な電子システム９００のブロック図である。電子システム９００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディア（例えば、音楽）プレーヤー、例えば、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレット等のＷｉ－Ｆｉ又はセルラー対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム９００は、少なくとも１つのメモリデバイス９０２を含む。メモリデバイス９０２は、例えば、本明細書に以前に説明したマイクロ電子デバイス構造体（例えば、図１～図７を参照して説明したマイクロ電子デバイス構造体１００）及びマイクロ電子デバイス（例えば、図８を参照して説明したマイクロ電子デバイス８００）の内の１つ以上の実施形態を含み得る。電子システム９００は、少なくとも１つの電子信号プロセッサデバイス９０４（“マイクロプロセッサ”としばしば称される）を更に含み得る。電子信号プロセッサデバイス９０４は、随意に、マイクロ電子デバイス構造体（例えば、図１～図７を参照して説明したマイクロ電子デバイス構造体１００）及びマイクロ電子デバイス（例えば、図８を参照して説明したマイクロ電子デバイス８００）の内の１つ以上の実施形態を含み得る。メモリデバイス９０２及び電子信号プロセッサデバイス９０４は、図９には２つ（２つ）の別個のデバイスとして描写されているが、追加の実施形態では、メモリデバイス９０２及び電子信号プロセッサデバイス９０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム９００内に含まれる。そうした実施形態では、メモリ／プロセッサデバイスは、本明細書に以前に説明したマイクロ電子デバイス構造体（例えば、図１～図７を参照して説明したマイクロ電子デバイス構造体１００）及びマイクロ電子デバイス（例えば、図８を参照して説明したマイクロ電子デバイス８００）の内の１つ以上を含み得る。電子システム９００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネル等の、ユーザにより電子システム９００に情報を入力するための１つ以上の入力デバイス９０６を更に含み得る。電子システム９００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及びスピーカー等の、情報（例えば、視覚又は音声出力）をユーザに出力するための１つ以上の出力デバイス９０８を更に含み得る。幾つかの実施形態では、入力デバイス９０６及び出力デバイス９０８は、電子システム９００に情報を入力することと、ユーザに視覚情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含み得る。入力デバイス９０６及び出力デバイス９０８は、メモリデバイス９０２及び電子信号プロセッサデバイス９０４の内の１つ以上と電気的に通信し得る。

【0056】

したがって、電子システムの実施形態が開示され、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスとを含む。メモリデバイスは、非階段領域、階段領域、及びアレイ領域内に交互の導電性材料及び誘電体材料のティアを含むスタック構造体を含む少なくとも１つのマイクロ電子デバイスを含む。ソースは、スタック構造体に隣接し、腐食抑制機構により分離された部分を含む。ソース及び腐食抑制機構の上面は、相互に実質的に同一平面にある。別の導電性材料は、ティアの上面からソース中に垂直方向に拡張する。

【0057】

開示の追加の非限定的な例示的な実施形態を以下に記載する。

【0058】

実施形態１．非階段領域、階段領域、及びアレイ領域を含むスタック構造体であって、非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む、スタック構造体と、非階段領域内及びアレイ領域内の１つ以上のピラーと、階段領域内の１つ以上の支柱と、非階段領域、階段領域、及びアレイ領域の各々内にあり、ティアに隣接するソース中に垂直方向に拡張する導電性材料であって、ソースは、非階段領域、階段領域、アレイ領域の各々内に、ソース内の導電性材料に隣接して腐食抑制機構を含む、導電性材料とを含む、マイクロ電子デバイス。

【0059】

実施形態２．ソースは、ベース材料に隣接するケイ化タングステンと、ケイ化タングステンに隣接するポリシリコンとを含む、実施形態１に記載のマイクロ電子デバイス。

【0060】

実施形態３．導電性材料は、ティアの上面からソースの上部中に垂直方向に拡張する、実施形態１又は実施形態２に記載のマイクロ電子デバイス。

【0061】

実施形態４．導電性材料は、ティアの上面からソースの下部中に垂直方向に拡張する、実施形態１又は実施形態２に記載のマイクロ電子デバイス。

【0062】

実施形態５．腐食抑制機構は誘電体材料を含む、実施形態１～４の何れか１つに記載のマイクロ電子デバイス。

【0063】

実施形態６．腐食抑制機構は酸化ケイ素材料を含む、実施形態１～５の何れか１つに記載のマイクロ電子デバイス。

【0064】

実施形態７．腐食抑制機構は、ソース内の導電性材料を横方向に取り囲む、実施形態１～６の何れか１つに記載のマイクロ電子デバイス。

【0065】

実施形態８．腐食抑制機構の高さは、ソースの厚さと実質的に同じである、実施形態１～７の何れか１つに記載のマイクロ電子デバイス。

【0066】

実施形態９．ソース及びピラーは、階段領域内及び非階段領域内で電気的に接続される、実施形態１～８の何れか１つに記載のマイクロ電子デバイス。

【0067】

実施形態１０．アレイ領域内のソースの隣接する部分は、ブリッジによって電気的に接続される、実施形態１～９の何れか１つに記載のマイクロ電子デバイス。

【0068】

実施形態１１．非階段領域内のソースの隣接する部分は相互に電気的に絶縁される、実施形態１～１０の何れか１つに記載のマイクロ電子デバイス。

【0069】

実施形態１２．非階段領域、階段領域、及びアレイ領域を含むスタック構造体であって、非階段領域、階段領域、及びアレイ領域の各々は、交互の導電性材料及び誘電体材料のティアを含む、スタック構造体と、スタック構造体に隣接し、ソース内の腐食抑制機構により分離された部分を含むソースであって、アレイ領域内のソースの隣接する部分の間にブリッジを含む、ソースと、ティアの上面からソース中に垂直方向に拡張する別の導電性材料とを含む、マイクロ電子デバイス。

【0070】

実施形態１３．アレイ領域のみが、ソースの隣接する部分の間にブリッジを含む、実施形態１２に記載のマイクロ電子デバイス。

【0071】

実施形態１４．腐食抑制機構は、ソース内の別の導電性材料に横方向に隣接する、実施形態１２又は実施形態１３に記載のマイクロ電子デバイス。

【0072】

実施形態１５．腐食抑制機構は、ソースの部分を非階段領域及び階段領域から電気的に絶縁するように構成される、実施形態１２～１４の何れか１つに記載のマイクロ電子デバイス。

【0073】

実施形態１６．入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、非階段領域、階段領域、及びアレイ領域内に交互の導電性材料及び誘電体材料のティアを含むスタック構造体と、スタック構造体に隣接し、腐食抑制機構により分離された部分を含むソースであって、ソース及び腐食抑制機構の上面は、相互に実質的に同一平面にある、ソースと、ティアの上面からソース中に垂直方向に拡張する別の導電性材料とを含む少なくとも１つのマイクロ電子デバイスを含むメモリデバイスとを含む、電子システム。

【0074】

実施形態１７．その中に腐食抑制機構を含むソースを形成することと、ソースに隣接する交互の窒化物材料及び誘電体材料のティアを形成することと、ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することであって、腐食抑制機構は、ソース内の１つ以上のスリットに隣接することと、ティアの隣接する誘電体材料の間にボイドを形成するために、１つ以上のスリットを通じてティアの窒化物材料を除去することと、ボイド内及びスリット内に導電性材料を形成することを含む、マイクロ電子デバイスを形成する方法。

【0075】

実施形態１８．その中に腐食抑制機構を含むソースを形成することは、ソースをパターニングすることと、ソースの部分の間の開口部内に誘電体材料を形成することを含む、実施形態１７に記載の方法。

【0076】

実施形態１９．ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することは、ソースの下部中に拡張する１つ以上のスリットを形成することを含む、実施形態１７又は実施形態１８に記載の方法。

【0077】

実施形態２０．ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することは、ソースの上部中に拡張する１つ以上のスリットを形成することを含む、実施形態１７又は実施形態１８に記載の方法。

【0078】

実施形態２１．ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することは、マイクロ電子デバイスの非階段領域、階段領域、又はアレイ領域の内の１つ以上内に１つ以上のスリットを形成することを含む、実施形態１～２０の何れか１つに記載の方法。

【0079】

実施形態２２．ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することは、１つ以上のスリットの上部におけるより広い直径と、１つ以上のスリットの下部におけるより狭い直径とを含む１つ以上のスリットを形成することを含む、実施形態１～２１の何れか１つに記載の方法。

【0080】

実施形態２３．ティアの内の最上部のティアからソース中に拡張する１つ以上のスリットを形成することは、ソース内の腐食抑制機構に横方向に隣接する１つ以上のスリットの一部分を形成することを含む、実施形態１～２２の何れか１つに記載の方法。

【0081】

実施形態２４．１つ以上のスリットを通じてティアの窒化物材料を除去することは、１つ以上のスリットを更にソース中に拡張することを含む、実施形態１～２３の何れか１つに記載の方法。

【0082】

実施形態２５．ボイド内及びスリット内に導電性材料を形成することは、ソース内の腐食抑制機構により囲まれた導電性材料を形成することを含む、実施形態１～２４の何れか１つに記載の方法。

【0083】

開示は、様々な修正及び代替の形態の影響を受けやすいが、具体的な実施形態は、例として図面に示され、本明細書に詳細に説明されている。しかしながら、開示は、開示した特定の形態に限定されない。むしろ、開示は、以下の添付の特許請求の範囲及びそれらの法的均等物の範囲内にある全ての修正物、均等物、及び代替物を網羅すべきである。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】