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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025020474
(43)【公開日】2025-02-13
(54)【発明の名称】フィルタ設計方法、及び、ＩＩＲ型全域通過フィルタ
(51)【国際特許分類】
H03H 17/04 20060101AFI20250205BHJP
【ＦＩ】
H03H17/04 655D
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021214342
(22)【出願日】2021-12-28
(71)【出願人】
【識別番号】000010098
【氏名又は名称】アルプスアルパイン株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】大瀧 幸夫
(57)【要約】 （修正有）
【課題】構成要素の削減が可能なフィルタ設計方法及びＩＩＲ型全域通過フィルタを提供する。
【解決手段】ＩＩＲ型全域通過フィルタ１００をコンピュータが設計するフィルタ設計方法であって、信号処理部１１０ーＮの個数Ｎで規定される次数Ｎに対して、フィルタの群遅延数Ｍは、Ｍ＝Ｎ－３の関係を有する。コンピュータが、次数Ｎと、フィルタの帯域幅Ｂとの入力を受け付けることと、帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定し、Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａＮと、入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出する。
【選択図】図７
【解決手段】ＩＩＲ型全域通過フィルタ１００をコンピュータが設計するフィルタ設計方法であって、信号処理部１１０ーＮの個数Ｎで規定される次数Ｎに対して、フィルタの群遅延数Ｍは、Ｍ＝Ｎ－３の関係を有する。コンピュータが、次数Ｎと、フィルタの帯域幅Ｂとの入力を受け付けることと、帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定し、Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａＮと、入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出する。
【選択図】図７
【特許請求の範囲】
【請求項1】
入力端子と出力端子との間に接続されるＮ（Ｎは４以上の整数）個の信号処理部を含むＩＩＲ型全域通過フィルタをコンピュータが設計するフィルタ設計方法であって、
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－３の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと、
前記次数Ｎが奇数で前記インデックスｉｍａｘが１の場合は前記インデックスｉが偶数の前記フィルタ係数ａｉをゼロに設定し、前記次数Ｎが偶数で前記インデックスｉｍａｘが０の場合は前記インデックスｉが奇数の前記フィルタ係数ａｉをゼロにすることと
を含む処理を実行する、フィルタ設計方法。
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－３の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと、
前記次数Ｎが奇数で前記インデックスｉｍａｘが１の場合は前記インデックスｉが偶数の前記フィルタ係数ａｉをゼロに設定し、前記次数Ｎが偶数で前記インデックスｉｍａｘが０の場合は前記インデックスｉが奇数の前記フィルタ係数ａｉをゼロにすることと
を含む処理を実行する、フィルタ設計方法。
【請求項2】
入力端子と出力端子との間に接続されるＮ（Ｎは４以上の整数）個の信号処理部を含むＩＩＲ型全域通過フィルタをコンピュータが設計するフィルタ設計方法であって、
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－１の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと
前記インデックスｉｍａｘが０の場合は前記インデックスｉが奇数の前記フィルタ係数ａｉをゼロにすることと
を含む処理を実行する、フィルタ設計方法。
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－１の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと
前記インデックスｉｍａｘが０の場合は前記インデックスｉが奇数の前記フィルタ係数ａｉをゼロにすることと
を含む処理を実行する、フィルタ設計方法。
【請求項3】
前記処理は、前記Ｎ個の信号処理部のうちの前記フィルタ係数ａｉがゼロにされたインデックスｉに対応する信号処理部の構成要素を低減することをさらに含む、請求項１又は２に記載のフィルタ設計方法。
【請求項4】
入力端子と出力端子との間に接続されるＮ（Ｎは４以上の整数）個の信号処理部を含むＩＩＲ型全域通過フィルタをコンピュータが設計するフィルタ設計方法であって、
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－２の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと
前記インデックスｉｍａｘが０又は１の場合は前記インデックスｉが０から２つずつの前記フィルタ係数ａｉを同一値にすることと
を含む処理を実行する、フィルタ設計方法。
前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－２の関係を有し、
前記コンピュータが、
前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、
前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、
前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、
前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと
前記インデックスｉｍａｘが０又は１の場合は前記インデックスｉが０から２つずつの前記フィルタ係数ａｉを同一値にすることと
を含む処理を実行する、フィルタ設計方法。
【請求項5】
前記処理は、前記Ｎ個の信号処理部のうちの前記フィルタ係数ａｉを同一値にされたインデックスｉに対応する２つの信号処理部のうちの一方の構成要素を低減することをさらに含む、請求項４に記載のフィルタ設計方法。
【請求項6】
請求項１乃至５のいずれか１項に記載のフィルタ設計方法で設計したＩＩＲ型全域通過フィルタ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、フィルタ設計方法、及び、ＩＩＲ型全域通過フィルタに関する。
【背景技術】
【0002】
従来より、遅延器と位相等化器の並列接続で構成されるＩＩＲディジタルフィルタを、与えられたフィルタ次数，通過域端周波数，阻止域端周波数及び重み関数を用いたＲｅｍｅｚアルゴリズムに従ってコンピュータ上で設計するためのプログラムを記録した媒体であって、該設計プログラムは、前記遅延器に対して所定の位相差に近似する位相傾斜と前記フィルタの過渡域の位相傾斜との比ｘと、前記フィルタの阻止域減衰量ｙとの関係を表す経験的関数を与えたときに、前記フィルタの伝達特性を表すパラメータとして、通過域振幅誤差，阻止域減衰量，前記通過域端周波数及び前記阻止域端周波数を入力し、前記各パラメータと前記経験的関数に基づいて前記重み関数と前記フィルタ次数を算出し、これら重み関数及びフィルタ次数を用いて前記Ｒｅｍｅｚアルゴリズムによるフィルタ設計を行うことを特徴とするＩＩＲディジタルフィルタの設計プログラムを記録した媒体がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１０－１８７６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、従来のＩＩＲディジタルフィルタの設計プログラムは、構成要素の削減を可能にするものではない。
【0005】
そこで、構成要素の削減が可能なフィルタ設計方法、及び、ＩＩＲ型全域通過フィルタを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の実施形態のフィルタ設計方法は、入力端子と出力端子との間に接続されるＮ（Ｎは４以上の整数）個の信号処理部を含むＩＩＲ型全域通過フィルタをコンピュータが設計するフィルタ設計方法であって、前記信号処理部の個数Ｎで規定される次数Ｎに対して、前記ＩＩＲ型全域通過フィルタの群遅延数Ｍは、Ｍ＝Ｎ－３の関係を有し、前記コンピュータが、前記次数Ｎと、前記ＩＩＲ型全域通過フィルタの帯域幅Ｂとの入力を受け付けることと、前記帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとが対称となるように設定することと、前記Ｎ個の信号処理部の出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、前記入力端子からＮ番目の信号処理部の遅延器の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまで前記フィルタ係数ａｉを算出することと、前記フィルタ係数ａｉの最大値と、前記最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出することと、前記次数Ｎが奇数で前記インデックスｉｍａｘが１の場合は前記インデックスｉが偶数の前記フィルタ係数ａｉをゼロに設定し、前記次数Ｎが偶数で前記インデックスｉｍａｘが０の場合は前記インデックスｉが奇数の前記フィルタ係数ａｉをゼロにすることとを含む処理を実行する。
【発明の効果】
【0007】
構成要素の削減が可能なフィルタ設計方法、及び、ＩＩＲ型全域通過フィルタを提供することができる。
【図面の簡単な説明】
【0008】
【図1】実施形態の受信装置を示す図である。
【図2A】実施形態のＩＩＲ型全域通過フィルタの構成の一例を示す図である。
【図2B】実施形態のＩＩＲ型全域通過フィルタの他の構成の一例を示す図である。
【図3】ＩＩＲ型全域通過フィルタの累積位相の周波数特性の一例を示す図である。
【図4】Ｉ信号及びＱ信号の位相差とＱ信号の振幅との周波数特性の一例を示す図である。
【図5】Ｑ信号の位相誤差の周波数特性の一例を示す図である。
【図6】次数Ｎと群遅延数Ｍの組み合わせと、下限周波数ｆｌ、上限周波数ｆｈ、設計帯域幅Ｂ、位相誤差、及びフィルタ係数との関係の一例を示す図である。
【図7】回路構成を低減したＩＩＲ型全域通過フィルタを示す図である。
【図8】回路構成を低減したＩＩＲ型全域通過フィルタを示す図である。
【図9】回路構成を低減したＩＩＲ型全域通過フィルタを示す図である。
【図10】次数Ｎが９でＭ＝Ｎ－２のＩＩＲ型全域通過フィルタの周波数特性の一例を示す図である。
【図11】次数Ｎが９でＭ＝Ｎ－１のＩＩＲ型全域通過フィルタの周波数特性の一例を示す図である。
【図12】実施形態のＩＩＲ型全域通過フィルタ（Ｎ＝１０）の構成の一例を示す図である。
【図13】次数Ｎと群遅延数Ｍの組み合わせと、下限周波数ｆｌ、上限周波数ｆｈ、設計帯域幅Ｂ、位相誤差、及びフィルタ係数との関係の一例を示す図である。
【図14】次数Ｎが１０でＭ＝Ｎ－３のＩＩＲ型全域通過フィルタの周波数特性の一例を示す図である。
【図15】次数Ｎが１０でＭ＝Ｎ－２のＩＩＲ型全域通過フィルタの周波数特性の一例を示す図である。
【図16】次数Ｎが１０でＭ＝Ｎ－１のＩＩＲ型全域通過フィルタの周波数特性の一例を示す図である。
【図17】コンピュータシステムを示す図である。
【図18】コンピュータシステムの本体部内の要部の構成を説明するブロック図である。
【図19】フィルタ設計装置の機能ブロックを示す図である。
【図20】フィルタ設計装置が実行する処理を表すフローチャートである。
【図21】フィルタ設計装置が実行する処理を表すフローチャートである。
【図22】フィルタ設計装置が実行する処理を表すフローチャートである。
【発明を実施するための形態】
【0009】
以下、本開示のフィルタ設計方法、及び、ＩＩＲ型全域通過フィルタを適用した実施形態について説明する。
【0010】
＜実施形態＞
図１は、実施形態の受信装置５０を示す図である。受信装置５０は、デジタル直交信号検出回路１、直交周波数分割多重検波回路（ＯＦＤＭ検波回路）２、検波信号出力端子３、アナログ／デジタル変換器（Ａ／Ｄ）４、受信回路５、及び受信アンテナ６を含む。
図１は、実施形態の受信装置５０を示す図である。受信装置５０は、デジタル直交信号検出回路１、直交周波数分割多重検波回路（ＯＦＤＭ検波回路）２、検波信号出力端子３、アナログ／デジタル変換器（Ａ／Ｄ）４、受信回路５、及び受信アンテナ６を含む。
【0011】
デジタル直交信号検出回路１は、無限インパルス応答デジタルフィルタ（ＩＩＲ）であるＩＩＲ型全域通過フィルタ１００と、デジタル信号遅延回路（ＤＬ）８と有する。また、直交周波数分割多重検波回路２は、高速フーリエ変換（ＦＦＴ）回路９と、直交周波数分割多重復調回路（ＤＥＭ）１０とを有する。ＩＩＲ型全域通過フィルタ１００は、入力されたデジタル信号を９０°移相するものであり、デジタル信号遅延回路８は、入力されたデジタル信号をＩＩＲ型全域通過フィルタ１００の信号群遅延量に等しい信号遅延を与えるものである。移相とは、信号の位相をシフトすることである。
【0012】
受信回路５は、入力端子が受信アンテナ６に接続され、出力端子がアナログ／デジタル変換器４の入力端子に接続される。デジタル直交信号検出回路１において、ＩＩＲ型全域通過フィルタ１００は、入力端子がアナログ／デジタル変換器４の出力端子に直接接続され、出力端子が高速フーリエ変換回路９の第１入力端子に接続される。デジタル信号遅延回路（ＤＬ）８は、入力端子がアナログ／デジタル変換器４の出力端子に直接接続され、出力端子が高速フーリエ変換回路９の第２入力端子に接続される。直交周波数分割多重検波回路２において、直交周波数分割多重復調回路１０は、入力端子が高速フーリエ変換回路９の出力端子に接続され、出力端子が検波信号出力端子３に接続される。
【0013】
受信アンテナ６においてデジタル信号を受けると、そのデジタル信号は受信信号として受信回路５に供給される。受信回路５は、この受信信号を増幅した後、増幅した受信信号と局部発振信号とを周波数混合して周波数混合信号を形成し、形成した周波数混合信号から中間周波（ＩＦ）信号を抽出し、得られた中間周波信号をアナログ／デジタル変換器４に出力する。アナログ／デジタル変換器４は、入力された中間周波信号をアナログ／デジタル変換し、出力端子からそれぞれデジタル信号（サンプリング周波数ｆｓ）を出力し、デジタル直交信号検出回路１に供給する。
【0014】
デジタル直交信号検出回路１において、ＩＩＲ型全域通過フィルタ１００は、供給されたデジタル信号を９０°移相させてＱ信号を生成し、Ｑ信号を直交周波数分割多重検波回路２に出力する。デジタル信号遅延回路８は、入力されたデジタル信号を、ＩＩＲ型全域通過フィルタ１００側で９０°移相されるデジタル信号に与える信号群遅延量に等しい信号遅延量で遅延させたＩ信号を生成し、信号を直交周波数分割多重検波回路２に出力する。
【0015】
直交周波数分割多重検波回路２において、高速フーリエ変換回路９は、Ｉ信号とＱ信号を用いて高速フーリエ変換処理を行い、フーリエ変換処理信号を直交周波数分割多重復調回路１０に供給する。直交周波数分割多重復調回路１０は、供給されたフーリエ変換処理信号について４相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調に対する復調処理を行い、得られた復調信号を検波信号出力端子３に供給する。
【0016】
＜ＩＩＲ型全域通過フィルタ１００の構成＞
図２Ａは、実施形態のＩＩＲ型全域通過フィルタ１００の構成の一例を示す図である。ＩＩＲ型全域通過フィルタ１００は、入力端子１０１、出力端子１０２、Ｎ個の信号処理部１１０、アンプ１２０、Ｎ個の加算器１３０、及びアンプ１４０を含む。Ｎは４以上の整数であるが、図２Ａには一例としてＮ＝９の場合の９個の信号処理部１１０－１～１１０－９と、９個の加算器１３０－０～１３０－８とを示す。以下では、Ｎ個の信号処理部１１０については、信号処理部１１０－１～１１０－Ｎと表記する場合がある。
図２Ａは、実施形態のＩＩＲ型全域通過フィルタ１００の構成の一例を示す図である。ＩＩＲ型全域通過フィルタ１００は、入力端子１０１、出力端子１０２、Ｎ個の信号処理部１１０、アンプ１２０、Ｎ個の加算器１３０、及びアンプ１４０を含む。Ｎは４以上の整数であるが、図２Ａには一例としてＮ＝９の場合の９個の信号処理部１１０－１～１１０－９と、９個の加算器１３０－０～１３０－８とを示す。以下では、Ｎ個の信号処理部１１０については、信号処理部１１０－１～１１０－Ｎと表記する場合がある。
【0017】
整数Ｎは、信号処理部１１０の個数を表し、ＩＩＲ型全域通過フィルタ１００の次数Ｎを表す。次数Ｎは、信号処理部１１０の個数で規定される。また、信号処理部１１０－１～１１０－Ｎを特に区別しない場合には単に信号処理部１１０と称す。図２Ａでは、Ｎ＝９のＩＩＲ型全域通過フィルタ１００の構成について説明する。
【0018】
信号処理部１１０－１～１１０－９は、入力端子１０１と出力端子１０２の間に設けられている。信号処理部１１０－１～１１０－９の構成は同一であるため、図２Ａには、信号処理部１１０－１に含まれる遅延器１１１、１１２、加算器１１３、及びアンプ１１４に符号を付すが、信号処理部１１０－２～１１０－９についても同様である。
【0019】
信号処理部１１０－９の遅延器１１１の入力端子と加算器１１３の一方の入力端子は、入力端子１０１に接続されている。信号処理部１１０－１～１１０－８の遅延器１１１の入力端子は、各々の信号処理部１１０の加算器１１３の一方の入力端子と、次数が１つ大きい隣（左隣の）の信号処理部１１０の遅延器１１１の出力端子とに接続されている。信号処理部１１０－１の遅延器１１１の出力端子は、アンプ１２０の入力端子に接続されている。
【0020】
信号処理部１１０－１の遅延器１１２の入力端子は出力端子１０２とアンプ１４０の出力端子とに接続されている。信号処理部１１０－２～１１０－９の遅延器１１２の入力端子は、次数が１つ小さい隣（右隣の）の信号処理部１１０の遅延器１１２の出力端子に接続されている。また、信号処理部１１０－１～１１０－８の遅延器１１２の出力端子は、各々の信号処理部１１０の加算器１１３の他方の入力端子と、次数が１つ大きい隣（左隣の）の信号処理部１１０の遅延器１１２の入力端子とに接続されている。信号処理部１１０－９の遅延器１１２の出力端子は、信号処理部１１０－９の加算器１１３の他方の入力端子に接続されている。各信号処理部１１０において、加算器１１３の出力端子は、アンプ１１４の入力端子に接続されている。加算器１１３は、上側の一方の入力端子（上側の入力端子）に入力される信号から、他方の入力端子（下側の入力端子）に入力される信号を減算して得る差を出力する。
【0021】
信号処理部１１０－１のアンプ１１４の出力端子と加算器１３０－２の出力端子とは、加算器１３０－１の２つの入力端子にそれぞれ接続されている。これらの接続関係は、信号処理部１１０－２～１１０－７のアンプ１１４の出力端子と加算器１３０－３～１３０－８の出力端子とが加算器１３０－２～１３０－７の２つの入力端子にそれぞれ接続される接続関係において同様である。信号処理部１１０－８のアンプ１１４の出力端子と、信号処理部１１０－９のアンプ１１４の出力端子とは、加算器１３０－８の２つの入力端子にそれぞれ接続される。また、アンプ１２０の出力端子と、加算器１３０－１の出力端子とは、加算器１３０－０の２つの入力端子にそれぞれ接続されている。加算器１３０－０の出力端子は、アンプ１４０の入力端子に接続されている。加算器１３０－０～１３０－８は、２つの入力端子に入力される信号を加算して得る和を出力する。
【0022】
アンプ１４０は、後述するフィルタ係数ａ０の係数が０（ゼロ）と１でない場合に、フィルタ出力を補正するために設けられている。アンプ１４０の増幅率は、１／ａ０である。アンプ１４０の出力端子は、出力端子１０２に接続されている。
【0023】
また、図２Ａでは、アンプ１２０と、信号処理部１１０－１～１１０－９のアンプ１１４との１０個のアンプの増幅率をフィルタ係数ａ０～ａ９とする。以下では、Ｎ次のＩＩＲ型全域通過フィルタ１００におけるフィルタ係数をａｉとする。フィルタ係数ａｉのインデックスｉは０～Ｎである（ｉ＝０～Ｎ）。
【0024】
図２Ｂは、実施形態のＩＩＲ型全域通過フィルタ１００の他の構成の一例を示す図である。図２Ｂに示すＩＩＲ型全域通過フィルタ１００は、図２Ａに示すＩＩＲ型全域通過フィルタ１００の信号処理部１１０－１及び加算器１３０－１を削除し、アンプ１２０の増幅率をａ１に変更し、更にアンプ１４０の増幅率を１／ａ１に変更した構成を有する。図２Ｂに示すＩＩＲ型全域通過フィルタ１００は、図２Ａに示すＩＩＲ型全域通過フィルタ１００におけるフィルタ係数ａ０がゼロの場合に、アンプ１４０の増幅率（１／ａ０）が無限大に発散することを避けるために、図２Ａに示すＩＩＲ型全域通過フィルタ１００から、フィルタ係数ａ０に関連する信号処理部１１０－１及び加算器１３０－１を削除するとともに、アンプ１２０の増幅率をａ１に変更し、更にアンプ１４０の増幅率を１／ａ１に変更した構成を有する。
【0025】
ここで、図２Ａにおけるフィルタ係数ａ１～ａ９のうちのいずれかをゼロに設定することができれば、信号処理部１１０－１～１１０－９のアンプ１１４と加算器１１３とを削減することができ、ＩＩＲ型全域通過フィルタ１００の小形化や消費電力の低下を実現することができる。同様に、図２Ｂにおけるフィルタ係数ａ２～ａ９のうちのいずれかをゼロに設定することができれば、信号処理部１１０－２～１１０－９のアンプ１１４と加算器１１３とを削減することができ、ＩＩＲ型全域通過フィルタ１００の小形化や消費電力の低下を実現することができる。
【0026】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－３）＞
図３は、ＩＩＲ型全域通過フィルタ１００の累積位相の周波数特性の一例を示す図である。図３において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は、サンプリング周波数の１／２であるナイキスト周波数で規格化した周波数であり、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。縦軸の値が－６であることは、位相が０に対して遅れる方向に－６π移相されていることを表す。図３には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図３は、ＩＩＲ型全域通過フィルタ１００の累積位相の周波数特性の一例を示す図である。図３において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は、サンプリング周波数の１／２であるナイキスト周波数で規格化した周波数であり、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。縦軸の値が－６であることは、位相が０に対して遅れる方向に－６π移相されていることを表す。図３には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0027】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－６π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。以下では、群遅延の数（群遅延数）Ｍは、図３に示す累積位相の周波数特性の傾きで定義して、累積位相の変化量を周波数の幅で割って符号を反転させた値で与える。Ｉ信号では、周波数が０から１まで変化する間に線形的に累積位相が－６だけ変化するので、群遅延数は６となる。また、Ｑ信号では、周波数が０．１から０．９まで変化する間に線形的に累積位相が－４．８（－１．２から－６まで）変化するので、群遅延数はＩ信号と同時に６となる。図３に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが９で、群遅延数Ｍが６（Ｍ＝６）である。すなわち、図３に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、Ｍ＝Ｎ－３のＩＩＲ型全域通過フィルタである。また、ＩＩＲ型全域通過フィルタ１００を設計するにあたり、周波数の変化に対してＱ信号が線形的に変化する周波数帯域の幅を設計帯域幅と称し、設計帯域の下限を下限周波数、設計帯域の上限を上限周波数と称す。
【0028】
＜Ｉ信号及びＱ信号の位相差とＱ信号の振幅の周波数特性＞
図４は、Ｉ信号及びＱ信号の位相差とＱ信号の振幅との周波数特性の一例を示す図である。図４において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図４には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
図４は、Ｉ信号及びＱ信号の位相差とＱ信号の振幅との周波数特性の一例を示す図である。図４において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図４には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0029】
図４に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0030】
図５は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図５において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図５に示すように、周波数の変化に対してＱ信号の位相誤差は、±０．６４度であり、上下の振れ幅が等しい等リップルの特性が得られていることを確認できた。位相誤差が良好な値であるかどうかの目安は、一例として絶対値で１度未満である。
【0031】
＜次数Ｎと群遅延数Ｍの組み合わせ＞
図６は、次数Ｎと群遅延数Ｍの組み合わせと、下限周波数ｆｌ、上限周波数ｆｈ、設計帯域幅Ｂ、位相誤差、及びフィルタ係数ａ０～ａ９との関係の一例を示す表を示す図である。ここでは、サンプリング周波数の１／２であるナイキスト周波数で規格化しており、ナイキスト周波数の１／２を中心に下限周波数ｆｌと上限周波数ｆｈとが対称となるように設定しているため、下限周波数ｆｌと上限周波数ｆｈには、ｆｌ＋ｆｈ＝１の関係がある。
図６は、次数Ｎと群遅延数Ｍの組み合わせと、下限周波数ｆｌ、上限周波数ｆｈ、設計帯域幅Ｂ、位相誤差、及びフィルタ係数ａ０～ａ９との関係の一例を示す表を示す図である。ここでは、サンプリング周波数の１／２であるナイキスト周波数で規格化しており、ナイキスト周波数の１／２を中心に下限周波数ｆｌと上限周波数ｆｈとが対称となるように設定しているため、下限周波数ｆｌと上限周波数ｆｈには、ｆｌ＋ｆｈ＝１の関係がある。
【0032】
図６の表には、Ｎ＝９で、Ｍ＝Ｎ－３＝６、Ｍ＝Ｎ－２＝７、Ｍ＝Ｎ－１＝８、Ｍ＝Ｎ＝９の４種類の次数Ｎと群遅延数Ｍの組み合わせにおいて、下限周波数ｆｌを０．１、上限周波数ｆｈを０．９、設計帯域幅Ｂを０．８に設定した場合に求めた、位相誤差及びフィルタ係数ａ０～ａ９の計算結果を示す。ここでは、フィルタ係数ａ０～ａ９のうちの最大値が１となるように正規化したすべてのフィルタ係数ａ０～ａ９を示す。フィルタ係数ａｉは、負の値を取ることもある。ここでは、フィルタ係数ａ０～ａ９の最大値が１になるようにしている。また、位相誤差は絶対値で示す。
【0033】
Ｍ＝Ｎ－３＝６の場合には、位相誤差が０．６４度と良好な値であり、フィルタ係数ａ０～ａ９のうち、インデックスｉが偶数のフィルタ係数ａｉがゼロになった。具体的には、フィルタ係数ａ０、ａ２、ａ４、ａ６、ａ８がゼロであった。ここで、図６に示すフィルタ係数ａｉは、有効数字が小数点第３位までであり、小数点第４位を四捨五入した値である。これらの値は、図２０を用いて後述する処理によって求めた値である。
【0034】
また、Ｍ＝Ｎ－２＝７の場合には、位相誤差が０．６４度と良好な値であり、フィルタ係数ａ０～ａ９のうち、インデックスｉが０から２つずつのフィルタ係数ａｉが同一値になった。具体的には、フィルタ係数ａ０及びａ１はともに１であり、フィルタ係数ａ２及びａ３はともに－０．４８６であり、フィルタ係数ａ４及びａ５はともに－０．１０４であり、フィルタ係数ａ６及びａ７はともに－０．０３９であり、フィルタ係数ａ８及びａ９はともに－０．０１９であった。このようにインデックスｉが０から２つずつのフィルタ係数ａｉが同一値になっているのは、インデックスｉが０から２つずつのフィルタ係数ａｉを２つのフィルタ係数ａｉの平均値に設定したからである。これらの値は、図２１を用いて後述する処理によって求めた値である。
【0035】
また、Ｍ＝Ｎ－１＝８の場合には、位相誤差が０．６４度と良好な値であり、フィルタ係数ａ０～ａ９のうち、インデックスiが奇数のフィルタ係数ａｉがゼロになった。具体的には、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロであった。ここで、図６に示すフィルタ係数ａｉは、有効数字が小数点第３位までであり、小数点第４位を四捨五入した値である。これらの値は、図２２を用いて後述する処理によって求めた値である。
【0036】
また、Ｍ＝Ｎ＝９の場合には、位相誤差が８．４０度と良好ではない値になった。このため、Ｎ＝９の場合に、Ｍ＝Ｎ－３、Ｍ＝Ｎ－２、及び、Ｍ＝Ｎ－１の次数Ｎと群遅延数Ｍの組み合わせについては、位相誤差が良好であることから、ＩＩＲ型全域通過フィルタ１００として利用可能であり、Ｍ＝Ｎの次数Ｎと群遅延数Ｍの組み合わせについては、利用可能ではないことが分かった。なお、Ｍ＝Ｎ＝９の場合のフィルタ係数の求め方については、図２１の説明の末尾に記す。
【0037】
また、Ｍ＝Ｎ－３の次数Ｎと群遅延数Ｍの組み合わせについては、フィルタ係数ａ０～ａ９のうちのインデックスｉが偶数のフィルタ係数ａｉがゼロになるため、図２Ｂに示す信号処理部１１０－２～１１０－９のアンプ１１４とアンプ１２０との合計９個のアンプのうちの約半分（４個）と、その周辺の構成要素とを削減できることが分かった。
【0038】
同様に、Ｍ＝Ｎ－１の次数Ｎと群遅延数Ｍの組み合わせについては、フィルタ係数ａ０～ａ９のうちのインデックスｉが奇数のフィルタ係数ａｉがゼロになるため、図２Ａに示す信号処理部１１０－１～１１０－９のアンプ１１４とアンプ１２０との合計１０個のアンプのうちの半分（５個）と、その周辺の構成要素とを削減できることが分かった。
【0039】
また、Ｍ＝Ｎ－２の次数Ｎと群遅延数Ｍの組み合わせについては、インデックスｉが０から２つずつのフィルタ係数ａｉに対応する２つのアンプを１つにまとめる（１つの共通のアンプにする）ことによって、図２Ａに示す信号処理部１１０－１～１１０－９のアンプ１１４とアンプ１２０との合計１０個のアンプのうちの半分（５個）と、その周辺の構成要素とを削減できることが分かった。より具体的には、アンプ１２０と信号処理部１１０－１のアンプ１１４とを１つの共通のアンプとし、信号処理部１１０－２及び１１０－３のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－４及び１１０－５のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－６及び１１０－７のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－８及び１１０－９のアンプ１１４を１つの共通のアンプとすることによって、アンプを半減できることが分かった。また、アンプを削減することによって、具体的にはその前後の構成要素も削減できる。具体的には、図７乃至図９に示す通りである。
【0040】
＜回路構成を低減したＩＩＲ型全域通過フィルタ１００（Ｍ＝Ｎ－３）＞
図７は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図７には、Ｍ＝Ｎ－３のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－３＝６の場合には、フィルタ係数ａ０がゼロになることから図２Ｂに示すＩＩＲ型全域通過フィルタ１００を用いて、フィルタ係数ａ２、ａ４、ａ６、ａ８がゼロになるため、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ２、ａ４、ａ６、ａ８）を経路ごと削除することができる。また、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ２、ａ４、ａ６、ａ８）を経路ごと削除することにより、信号処理部１１０－２、１１０－４、１１０－６、１１０－８の加算器１１３を経路ごと削除することができる。
図７は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図７には、Ｍ＝Ｎ－３のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－３＝６の場合には、フィルタ係数ａ０がゼロになることから図２Ｂに示すＩＩＲ型全域通過フィルタ１００を用いて、フィルタ係数ａ２、ａ４、ａ６、ａ８がゼロになるため、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ２、ａ４、ａ６、ａ８）を経路ごと削除することができる。また、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ２、ａ４、ａ６、ａ８）を経路ごと削除することにより、信号処理部１１０－２、１１０－４、１１０－６、１１０－８の加算器１１３を経路ごと削除することができる。
【0041】
また、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ２、ａ４、ａ６、ａ８）を削除することにより、加算器１３０－２、１３０－４、１３０－６、１３０－８を削除することができる。また、アンプ１２０はフィルタ係数ａ１が１（ａ１＝１）であるため、アンプ１２０を除去して信号処理部１１０－２の遅延器１１１の出力端子を加算器１３０－０の一方の入力端子に接続すればよい。更に、アンプ１４０（１／ａ１）を除去して、加算器１３０－０の出力端子を信号処理部１１０－２の遅延器１１２の入力端子と出力端子１０２とに接続すればよい。
【0042】
この結果、図７に示す回路構成のＩＩＲ型全域通過フィルタ１００を設計することができる。図７に示すＮ＝９でＭ＝Ｎ－３＝６のＩＩＲ型全域通過フィルタ１００は、図２Ｂに示すＩＩＲ型全域通過フィルタ１００に比べて、回路構成が大幅に削減されており、小形化、低コスト化、及び消費電力の低下を実現することができる。図７に示すＮ＝９でＭ＝Ｎ－３＝６のＩＩＲ型全域通過フィルタ１００は、図９を用いて後述するＮ＝９でＭ＝Ｎ－１＝８のＩＩＲ型全域通過フィルタ１００よりも構成要素を削減できている。
【0043】
＜回路構成を低減したＩＩＲ型全域通過フィルタ１００（Ｍ＝Ｎ－２）＞
図８は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図８には、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－２＝７の場合には、フィルタ係数ａ０及びａ１がともに１であるため、アンプ１２０と信号処理部１１０－１のアンプ１１４を削除して、信号処理部１１０－１の遅延器１１１の出力端子と加算器１１３の出力端子とを、新たに追加した加算器１５０－０を介して加算器１３０－０の一方の入力端子に接続すればよい。
図８は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図８には、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－２＝７の場合には、フィルタ係数ａ０及びａ１がともに１であるため、アンプ１２０と信号処理部１１０－１のアンプ１１４を削除して、信号処理部１１０－１の遅延器１１１の出力端子と加算器１１３の出力端子とを、新たに追加した加算器１５０－０を介して加算器１３０－０の一方の入力端子に接続すればよい。
【0044】
また、フィルタ係数ａ２及びａ３、フィルタ係数ａ４及びａ５、フィルタ係数ａ６及びａ７、フィルタ係数ａ８及びａ９がそれぞれ同一値になる。このため、信号処理部１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ３、ａ５、ａ７、ａ９）を削除して、信号処理部１１０－３、１１０－５、１１０－７、１１０－９の加算器１１３の出力端子を、新たに追加した加算器１５０－２、１５０－４、１５０－６、１５０－８を介して、信号処理部１１０－２、１１０－４、１１０－６、１１０－８のアンプ１１４（ａ、ａ４、ａ６、ａ８）の入力端子に接続すればよい。
【0045】
また、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ１、ａ３、ａ５、ａ７、ａ９）を削除したことにより、加算器１３０－１、１３０－３、１３０－５、１３０－７、１３０－８を削除することができる。また、フィルタ係数ａ０＝１であるため、増幅率が１／ａ０のアンプ１４０を削除して、加算器１３０－０の出力端子を出力端子１０２に接続すればよい。
【0046】
この結果、図８に示す回路構成のＩＩＲ型全域通過フィルタ１００を設計することができる。図８に示すＮ＝９でＭ＝Ｎ－２＝７のＩＩＲ型全域通過フィルタ１００は、図７に示すＩＩＲ型全域通過フィルタ１００よりは回路構成が少し多いが、図２Ａに示すＩＩＲ型全域通過フィルタ１００に比べて、回路構成を十分に削減できており、小形化、低コスト化、及び消費電力の低下を実現することができる。
【0047】
＜回路構成を低減したＩＩＲ型全域通過フィルタ１００（Ｍ＝Ｎ－１）＞
図９は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図９には、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－１＝８の場合には、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロになるため、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ１、ａ３、ａ５、ａ７、ａ９）を経路ごと削除することができる。また、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ１、ａ３、ａ５、ａ７、ａ９）を経路ごと削除することにより、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９の加算器１１３を経路ごと削除することができる。また、信号処理部１１０－９の加算器１１３を削除したことにより、信号処理部１１０－９の遅延器１１２も削除することができる。
図９は、回路構成を低減したＩＩＲ型全域通過フィルタ１００を示す図である。図９には、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の構成を示す。Ｎ＝９でＭ＝Ｎ－１＝８の場合には、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロになるため、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ１、ａ３、ａ５、ａ７、ａ９）を経路ごと削除することができる。また、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９のアンプ１１４（ａ１、ａ３、ａ５、ａ７、ａ９）を経路ごと削除することにより、信号処理部１１０－１、１１０－３、１１０－５、１１０－７、１１０－９の加算器１１３を経路ごと削除することができる。また、信号処理部１１０－９の加算器１１３を削除したことにより、信号処理部１１０－９の遅延器１１２も削除することができる。
【0048】
また、信号処理部１１０－１、１１０－３、１１０－５、１１０－７のアンプ１１４（ａ１、ａ３、ａ５、ａ７）を削除することにより、加算器１３０－１、１３０－３、１３０－５、１３０－７を削除することができる。また、信号処理部１１０－９のアンプ１１４（ａ９）を削除することにより、加算器１３０－８を削除することができる。また、フィルタ係数ａ０＝１であるため、アンプ１２０と、増幅率が１／ａ０のアンプ１４０とを削除して、信号処理部１１０－１の遅延器１１１の出力端子を加算器１３０－０の一方の入力端子に接続するとともに、加算器１３０－０の出力端子を出力端子１０２に接続すればよい。
【0049】
この結果、図９に示す回路構成のＩＩＲ型全域通過フィルタ１００を設計することができる。図９に示すＮ＝９でＭ＝Ｎ－１＝８のＩＩＲ型全域通過フィルタ１００は、図２Ａに示すＩＩＲ型全域通過フィルタ１００に比べて、回路構成が大幅に削減されており、小形化、低コスト化、及び消費電力の低下を実現することができる。
【0050】
【0051】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－２）＞
図１０は、次数Ｎが９で、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１０（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１０には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図１０は、次数Ｎが９で、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１０（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１０には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0052】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－７π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。図１０（Ａ）に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが９で、Ｍ＝Ｎ－２であるため、群遅延数Ｍが７（Ｍ＝７）である。実際に、周波数が０．１から０．９まで変化する間に線形的に累積位相が－５．６（－１．２から－６．８まで）変化するので、群遅延数はＩ信号と同時に７となる。
【0053】
また、図１０（Ｂ）は、Ｉ信号及びＱ信号の位相差の周波数特性の一例を示す図である。図１０（Ｂ）において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図１０（Ｂ）には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0054】
図１０（Ｂ）に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0055】
図１０（Ｃ）は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図１０（Ｃ）において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図１０（Ｃ）に示すように、周波数の変化に対してＱ信号の位相誤差は、±０．６４度であり、上下の振れ幅が等しい良好な等リップルの特性が得られていることを確認できた。
【0056】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－１）＞
図１１は、次数Ｎが９で、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１１（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１１には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図１１は、次数Ｎが９で、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１１（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１１には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0057】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－８π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。図１１（Ａ）に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが９で、Ｍ＝Ｎ－１であるため、群遅延数Ｍが８（Ｍ＝８）である。実際に、周波数が０．１から０．９まで変化する間に線形的に累積位相が－６．４（－１．３から－７．７まで）変化するので、群遅延数はＩ信号と同時に８となる。
【0058】
また、図１１（Ｂ）は、Ｉ信号及びＱ信号の位相差の周波数特性の一例を示す図である。図１１（Ｂ）において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図１１（Ｂ）には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0059】
図１１（Ｂ）に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0060】
図１１（Ｃ）は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図１１（Ｃ）において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図１１（Ｃ）に示すように、周波数の変化に対してＱ信号の位相誤差は、±０．６４度であり、上下の振れ幅が等しい良好な等リップルの特性が得られていることを確認できた。
【0061】
＜ＩＩＲ型全域通過フィルタ１００の構成（Ｎ＝１０）＞
図１２は、実施形態のＩＩＲ型全域通過フィルタ１００（Ｎ＝１０）の構成の一例を示す図である。図１２に示すＩＩＲ型全域通過フィルタ１００は、次数Ｎが１０のフィルタである。
図１２は、実施形態のＩＩＲ型全域通過フィルタ１００（Ｎ＝１０）の構成の一例を示す図である。図１２に示すＩＩＲ型全域通過フィルタ１００は、次数Ｎが１０のフィルタである。
【0062】
次数Ｎが１０のＩＩＲ型全域通過フィルタ１００は、図２Ａに示す次数Ｎが９のＩＩＲ型全域通過フィルタ１００に対して、信号処理部１１０－１０と、加算器１３０－９とを追加した構成を有する。すなわち、次数Ｎが１０のＩＩＲ型全域通過フィルタ１００は、入力端子１０１と出力端子１０２との間に設けられる、１０個の信号処理部１１０－１～１１０－１０と、アンプ１２０と、１０個の加算器１３０－０～１３０－９と、アンプ１４０とを含む。信号処理部１１０－１～１１０－１０のアンプ１１４のフィルタ係数はａ０～ａ１０である。
【0063】
図１３は、次数Ｎと群遅延数Ｍの組み合わせと、下限周波数ｆｌ、上限周波数ｆｈ、設計帯域幅Ｂ、位相誤差、及びフィルタ係数ａ０～ａ９との関係の一例を示す表を示す図である。
【0064】
図１３の表には、Ｎ＝１０で、Ｍ＝Ｎ－３＝７、Ｍ＝Ｎ－２＝８、Ｍ＝Ｎ－１＝９、Ｍ＝Ｎ＝１０の４種類の次数Ｎと群遅延数Ｍの組み合わせにおいて、下限周波数ｆｌを０．１、上限周波数ｆｈを０．９、設計帯域幅Ｂを０．８に設定した場合に求めた、位相誤差及びフィルタ係数ａ０～ａ１０の計算結果を示す。ここでは、フィルタ係数ａ０～ａ１０のうちの最大値が１となるように正規化したすべてのフィルタ係数ａ０～ａ１０を示す。フィルタ係数ａｉは、負の値を取ることもある。ここでは、フィルタ係数ａ０～ａ１０の最大値が１になるようにしている。また、位相誤差は絶対値で示す。
【0065】
Ｍ＝Ｎ－３＝７の場合には、位相誤差が０．６４度と良好な値であり、フィルタ係数ａ０～ａ１０のうち、インデックスiが奇数のフィルタ係数ａｉがゼロになった。具体的には、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロであった。ここで、図１３に示すフィルタ係数ａｉは、有効数字が小数点第３位までであり、小数点第４位を四捨五入した値である。これらの値は、図２０を用いて後述する処理によって求めた値である。
【0066】
また、Ｍ＝Ｎ－２＝８の場合には、位相誤差が２．８６度と少し高い値であり、フィルタ係数ａ０～ａ１０のうち、インデックスｉが０から２つずつのフィルタ係数ａｉが同一値になった。具体的には、フィルタ係数ａ０及びａ１はともに１であり、フィルタ係数ａ２及びａ３はともに－０．４８７であり、フィルタ係数ａ４及びａ５はともに－０．１０５であり、フィルタ係数ａ６及びａ７はともに－０．０３４であり、フィルタ係数ａ８及びａ９はともに－０．００４であった。このようにインデックスｉが０から２つずつのフィルタ係数ａｉが同一値になっているのは、インデックスｉが０から２つずつのフィルタ係数ａｉを２つのフィルタ係数ａｉの平均値に設定したからである。なお、フィルタ係数ａ１０も－０．００４であったが、小数点第４位の値はフィルタ係数ａ８及びａ９とは異なる値であった。これらの値は、図２１を用いて後述する処理によって求めた値である。
【0067】
また、Ｍ＝Ｎ－１＝９の場合には、位相誤差が０．８９度と良好な値であり、フィルタ係数ａ０～ａ１０のうち、インデックスiが奇数のフィルタ係数ａｉがゼロになった。具体的には、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロであった。ここで、図１３に示すフィルタ係数ａｉは、有効数字が小数点第３位までであり、小数点第４位を四捨五入した値である。これらの値は、図２２を用いて後述する処理によって求めた値である。
【0068】
また、Ｍ＝Ｎ＝１０の場合には、位相誤差が２２．２３度と良好ではない値になった。このため、Ｎ＝１０の場合に、Ｍ＝Ｎ－３、Ｍ＝Ｎ－２、及び、Ｍ＝Ｎ－１の次数Ｎと群遅延数Ｍの組み合わせについては、位相誤差が良好であることから、ＩＩＲ型全域通過フィルタ１００として利用可能であり、Ｍ＝Ｎの次数Ｎと群遅延数Ｍの組み合わせについては、利用可能ではないことが分かった。なお、Ｍ＝Ｎ＝１０の場合のフィルタ係数の求め方については、図２１の説明の末尾に記す。
【0069】
また、Ｍ＝Ｎ－３の次数Ｎと群遅延数Ｍの組み合わせについては、フィルタ係数ａ０～ａ１０のうちのインデックスｉが奇数のフィルタ係数ａｉがゼロになるため、図１２に示す信号処理部１１０－１～１１０－１０のアンプ１１４とアンプ１２０との合計１１個のアンプのうちの約半分（５個）と、その周辺の構成要素とを削減できることが分かった。
【0070】
同様に、Ｍ＝Ｎ－１の次数Ｎと群遅延数Ｍの組み合わせについては、フィルタ係数ａ０～ａ１０のうちのインデックスｉが奇数のフィルタ係数ａｉがゼロになるため、図１２に示す信号処理部１１０－１～１１０－１０のアンプ１１４とアンプ１２０との合計１１個のアンプのうちの約半分（５個）と、その周辺の構成要素とを削減できることが分かった。
【0071】
また、Ｍ＝Ｎ－２の次数Ｎと群遅延数Ｍの組み合わせについては、信号処理部１１０－１～１１０－１０のうちの信号処理部１１０－１～１１０－９について、インデックスｉが０から２つずつのフィルタ係数ａｉに対応する２つのアンプを１つにまとめる（１つの共通のアンプにする）ことによって、図１２に示す信号処理部１１０－１～１１０－１０のアンプ１１４とアンプ１２０との合計１１個のアンプのうちの約半分（５個）を削減できることが分かった。より具体的には、アンプ１２０と信号処理部１１０－１のアンプ１１４とを１つの共通のアンプとし、信号処理部１１０－２及び１１０－３のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－４及び１１０－５のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－６及び１１０－７のアンプ１１４を１つの共通のアンプとし、信号処理部１１０－８及び１１０－９のアンプ１１４を１つの共通のアンプとすることによって、アンプを半減できることが分かった。また、アンプを削減することによって、具体的にはその前後の構成要素も削減できる。なお、Ｎ＝１０で、Ｍ＝Ｎ－３、Ｍ＝Ｎ－２、Ｍ＝Ｎ－１の場合に回路構成を削減したＩＩＲ型全域通過フィルタ１００の具体的な回路構成については、Ｎ＝９で、Ｍ＝Ｎ－３、Ｍ＝Ｎ－２、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００（図７乃至図９）と同様の手法によるものであるため、ここでは省略する。
【0072】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－３）＞
図１４は、次数Ｎが１０で、Ｍ＝Ｎ－３のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１４（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１４には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図１４は、次数Ｎが１０で、Ｍ＝Ｎ－３のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１４（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１４には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0073】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－７π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。図１４（Ａ）に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが１０で、Ｍ＝Ｎ－３であるため、群遅延数Ｍが７（Ｍ＝７）である。実際に、周波数が０．１から０．９まで変化する間に線形的に累積位相が－５．６（－１．２から－６．８まで）変化するので、群遅延数はＩ信号と同時に７となる。
【0074】
また、図１４（Ｂ）は、Ｉ信号及びＱ信号の位相差の周波数特性の一例を示す図である。図１４（Ｂ）において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図１４（Ｂ）には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0075】
図１４（Ｂ）に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0076】
図１４（Ｃ）は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図１４（Ｃ）において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図１４（Ｃ）に示すように、周波数の変化に対してＱ信号の位相誤差は、±０．６４度であり、上下の振れ幅が等しい良好な等リップルの特性が得られていることを確認できた。なお、周波数が０．５の位置において、上下にリップルが生じているのは、シミュレーションにおける計算の都合によって生じたものであり、実際の位相誤差の特性は、周波数の変化に対して連続的に変化している。
【0077】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－２）＞
図１５は、次数Ｎが１０で、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１５（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１５には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図１５は、次数Ｎが１０で、Ｍ＝Ｎ－２のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１５（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１５には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0078】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－８π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。図１５（Ａ）に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが１０で、Ｍ＝Ｎ－２であるため、群遅延数Ｍが８（Ｍ＝８）である。実際に、周波数が０．１から０．９まで変化する間に線形的に累積位相が－６．４（－１．３から－７．７まで）変化するので、群遅延数はＩ信号と同時に８となる。
【0079】
また、図１５（Ｂ）は、Ｉ信号及びＱ信号の位相差の周波数特性の一例を示す図である。図１５（Ｂ）において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図１５（Ｂ）には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0080】
図１５（Ｂ）に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0081】
図１５（Ｃ）は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図１５（Ｃ）において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図１５（Ｃ）に示すように、周波数の変化に対してＱ信号の位相誤差は、正側の方が大きく＋２．８６度であり、等リップルの特性は得られなかった。なお、位相誤差は大きいが、用途によっては利用可能なＩＩＲ型全域通過フィルタ１００である。
【0082】
＜ＩＩＲ型全域通過フィルタ１００の周波数特性（Ｍ＝Ｎ－１）＞
図１６は、次数Ｎが１０で、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１６（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１６には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
図１６は、次数Ｎが１０で、Ｍ＝Ｎ－１のＩＩＲ型全域通過フィルタ１００の周波数特性の一例を示す図である。図１６（Ａ）において、横軸は周波数、縦軸は累積位相(Cumulative phase)を表す。横軸の周波数は規格化した周波数であるため、単位はない。縦軸の累積位相は、１／πラジアン(rad)の数を表す。図１６には、Ｉ信号を破線で示し、Ｑ信号を実線で示す。
【0083】
デジタル信号遅延回路８（図１参照）から出力されるＩ信号は、周波数が０から１まで変化する間に－９π移相する特性になっている。Ｑ信号は、周波数が０．１～０．９の周波数帯域においてＩ信号よりも位相が９０度遅れており、周波数の増大に対して線形的に変化する特性（π／２移相特性）を有する。図１６（Ａ）に示す周波数特性を有するＩＩＲ型全域通過フィルタ１００は、次数Ｎが１０で、Ｍ＝Ｎ－１であるため、群遅延数Ｍが９（Ｍ＝９）である。実際に、周波数が０．１から０．９まで変化する間に線形的に累積位相が－７．２（－１．４から－８．６まで）変化するので、群遅延数はＩ信号と同時に９となる。
【0084】
また、図１６（Ｂ）は、Ｉ信号及びＱ信号の位相差の周波数特性の一例を示す図である。図１６（Ｂ）において、横軸は規格化した周波数を表し、左の縦軸はＩ信号及びＱ信号の位相差を１／πラジアン(rad)の数で表す。右側の縦軸はＱ信号の振幅を表す。図１６（Ｂ）には、Ｉ信号及びＱ信号の位相差を実線で示し、Ｑ信号の振幅を破線で示す。
【0085】
図１６（Ｂ）に示すように、周波数が０．１～０．９の周波数帯域において、Ｉ信号及びＱ信号の位相差は、略０．５（π／２＝９０度）であり、Ｑ信号の振幅は１であった。
【0086】
図１６（Ｃ）は、Ｑ信号の位相誤差の周波数特性の一例を示す図である。図１６（Ｃ）において、横軸は規格化した周波数を表し、縦軸はＱ信号の位相誤差をdegree（度）単位で表す。Ｑ信号の位相誤差は、－９０度に対する誤差である。図１６（Ｃ）に示すように、周波数の変化に対してＱ信号の位相誤差は、±０．８９度であり、等リップルの特性ではないが、実用的に利用可能な誤差特性が得られていることを確認できた。
【0087】
＜フィルタ設計方法を実現するコンピュータシステム２０＞
図１７は、コンピュータシステム２０を示す図である。コンピュータシステム２０は、本体部２１、ディスプレイ２２、キーボード２３、マウス２４、及びモデム２５を含み、実施形態のフィルタ設計プログラムがインストールされるサーバとして利用される。実施形態のフィルタ設計プログラムが実行されることにより、実施形態のフィルタ設計方法が実現される。コンピュータシステム２０は、フィルタ設計装置２００として機能する。このため、符号２０に括弧書きで符号２００を記す。
図１７は、コンピュータシステム２０を示す図である。コンピュータシステム２０は、本体部２１、ディスプレイ２２、キーボード２３、マウス２４、及びモデム２５を含み、実施形態のフィルタ設計プログラムがインストールされるサーバとして利用される。実施形態のフィルタ設計プログラムが実行されることにより、実施形態のフィルタ設計方法が実現される。コンピュータシステム２０は、フィルタ設計装置２００として機能する。このため、符号２０に括弧書きで符号２００を記す。
【0088】
本体部２１は、ＣＰＵ（Central Processing Unit：中央演算装置）、ＨＤＤ（Hard Disk Drive：ハードディスクドライブ）、及びディスクドライブ等を内蔵する。ディスプレイ２２は、本体部２１からの指示により画面２２Ａ上に処理結果等を表示する。ディスプレイ２２は、例えば、液晶モニタであればよい。キーボード２３は、コンピュータシステム２０に種々の情報を入力するための入力部である。マウス２４は、ディスプレイ２２の画面２２Ａ上の任意の位置を指定する入力部である。モデム２５は、外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードする。
【0089】
実施形態のフィルタ設計プログラムは、ディスク２７等の可搬型記録媒体に格納されるか、モデム２５等の通信装置を使って他のコンピュータシステムの記録媒体２６からダウンロードされ、コンピュータシステム２０に入力されてコンパイルされる。また、可搬型記録媒体は、ＩＣカードメモリ、フロッピー（登録商標）ディスク等の磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＵＳＢ(Universal Serial Bus)メモリ等であってもよい。また、可搬型記録媒体の代わりに、モデム２５又はＬＡＮ等の通信装置を介して接続されるコンピュータシステムでアクセス可能なコンピュータ読み取り可能な記録媒体を用いてもよい。
【0090】
図１８は、コンピュータシステム２０の本体部２１内の要部の構成を説明するブロック図である。本体部２１は、バス３０によって接続されたＣＰＵ３１、ＲＡＭ又はＲＯＭ等を含むメモリ部３２、ディスク２７用のディスクドライブ３３、及びハードディスクドライブ（ＨＤＤ）３４を含む。なお、コンピュータシステム２０は、図１７及び図１８に示す構成のものに限定されず、各種周知の要素を付加してもよく、又は代替的に用いてもよい。
【0091】
＜機能ブロック＞
図１９は、フィルタ設計装置２００の機能ブロックを示す図である。コンピュータシステム２０がフィルタ設計プログラムを実行することにより、コンピュータシステム２０はフィルタ設計装置２００として機能する。
図１９は、フィルタ設計装置２００の機能ブロックを示す図である。コンピュータシステム２０がフィルタ設計プログラムを実行することにより、コンピュータシステム２０はフィルタ設計装置２００として機能する。
【0092】
フィルタ設計装置２００は、主制御部２０１、入力処理部２０２、パラメータ設定部２０３、フィルタ係数算出部２０４、インデックス抽出部２０５、削減処理部２０６、及びメモリ２０７を有する。主制御部２０１、入力処理部２０２、パラメータ設定部２０３、フィルタ係数算出部２０４、インデックス抽出部２０５、削減処理部２０６は、コンピュータシステム２０が実行するフィルタ設計プログラムの機能（ファンクション）を機能ブロックとして示したものである。また、メモリ２０７は、コンピュータシステム２０のメモリを機能的に表したものである。
【0093】
主制御部２０１は、フィルタ設計装置２００の処理を統括する処理部であり、入力処理部２０２、パラメータ設定部２０３、フィルタ係数算出部２０４、インデックス抽出部２０５、削減処理部２０６が実行する処理以外の処理を実行する。
【0094】
入力処理部２０２は、次数Ｎと、ＩＩＲ型全域通過フィルタの設計帯域幅Ｂとの入力を受け付ける処理を行う。次数Ｎと設計帯域幅Ｂは、利用者がキーボード２３やマウス２４を利用して入力する。
【0095】
パラメータ設定部２０３は、設計帯域幅Ｂを用いて、下限周波数ｆｌと、上限周波数ｆｈとを設定する処理を行う。
【0096】
フィルタ係数算出部２０４は、Ｎ個の信号処理部１１０－１～１１０－Ｎの出力に乗じるＮ個のフィルタ係数ａ１～ａＮと、入力端子１０１からＮ番目の信号処理部１１０－１の遅延器１１１の出力に乗じるフィルタ係数ａ０とを含むフィルタ係数ａｉ（ｉ＝０～Ｎ）がπ／２移相特性を実現するように算出することであって、Ｒｅｍｅｚアルゴリズムにより、複素振幅誤差の振幅値が極値を示す周波数の変化が所定値以下に収束するまでフィルタ係数ａｉを算出する処理を行う。
【0097】
また、フィルタ係数算出部２０４は、インデックス抽出部２０５によって、フィルタ係数ａｉの最大値と、最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とが抽出されると、次のような処理を行う。
【0098】
フィルタ係数算出部２０４は、群遅延数Ｍが次数Ｎ－３のとき、次数Ｎが奇数でインデックスｉｍａｘが１の場合はインデックスｉが偶数のフィルタ係数ａｉをゼロに設定し、次数Ｎが偶数でインデックスｉｍａｘが０の場合はインデックスｉが奇数のフィルタ係数ａｉをゼロにする処理を行う。
【0099】
フィルタ係数算出部２０４は、群遅延数Ｍが次数Ｎ－１のとき、インデックスｉｍａｘが０の場合はインデックスｉが奇数のフィルタ係数ａｉをゼロにする処理を行う。
【0100】
フィルタ係数算出部２０４は、群遅延数Ｍが次数Ｎ－２のとき、インデックスｉｍａｘが０又は１の場合はインデックスｉが０から２つずつのフィルタ係数ａｉを同一値（２つのフィルタ係数の平均値）にする処理を行う。
【0101】
インデックス抽出部２０５は、フィルタ係数ａｉの最大値と、最大値を与えるフィルタ係数ａｉのインデックスｉ（ｉｍａｘとする）とを抽出する処理を行う。
【0102】
削減処理部２０６は、信号処理部１１０－１～１１０－Ｎのうちのフィルタ係数ａｉがゼロにされたインデックスｉに対応する信号処理部の構成要素を低減する処理、又は、信号処理部１１０－１～１１０－Ｎのうちのフィルタ係数ａｉを同一値にされたインデックスｉに対応する２つの信号処理部のうちの一方の構成要素を低減する処理を行う。
【0103】
メモリ２０７は、フィルタ設計プログラムを格納する。また、メモリ２０７は、算出されたフィルタ係数ａｉを格納するほか、主制御部２０１、入力処理部２０２、パラメータ設定部２０３、フィルタ係数算出部２０４、インデックス抽出部２０５、削減処理部２０６が処理を行うために必要なデータや、処理で生じたデータ等を格納する。
【0104】
＜フィルタ設計方法における計算＞
次に、ＩＩＲ型全域通過フィルタ１００を設計するための計算方法について説明する。この計算は、フィルタ係数算出部２０４が実行する。
次に、ＩＩＲ型全域通過フィルタ１００を設計するための計算方法について説明する。この計算は、フィルタ係数算出部２０４が実行する。
【0105】
まず、次式（１）に従ってＡｄを求める。Ａｄは、一定の群遅延特性を有するπ／２移相の全域通過フィルタの周波数特性であり、フィルタ設計で狙う所望の特性である。ここで、ｆは正規化した周波数であり、図３乃至図５、図１０、図１１、図１４乃至図１６の横軸の周波数に相当する。周波数ｆは０≦ｆ≦１の範囲を取り、ｆ＝１はナイキスト周波数である。また、ｊは虚数単位（√－１）である。
【0106】
【数1】
【0107】
ここで、式（１）におけるθｄはＱ信号の所望の累積位相を表し、次式（２）で表される。Ｑ信号の位相は、Ｉ信号の位相（－πＭｆ）に対してπ／２遅れている。
【0108】
【数2】
【0109】
ＩＩＲ型全域通過フィルタ１００の周波数特性は、次式（３）で算出される。
【0110】
【数3】
【0111】
複素振幅誤差としての振幅誤差を評価する評価関数は式（１）と式（３）の差分として定義し、次式（４）で表される。
【0112】
【数4】
【0113】
誤差関数の振幅値Ｅ＊（ｆ）が所定値以下になるように、次式（５）を用いてフィルタ係数ａｉを最適近似する。
【0114】
【数5】
【0115】
式（５）の｜Ｄ（ｆ）｜は次式（６）で算出される。
【0116】
【数6】
【0117】
誤差関数の振幅値Ｅ＊（ｆ）が所定値以下になるようにするためには、具体的には、誤差関数の振幅値Ｅ＊（ｆ）が周波数ポイントｆｋ（ｋは０～Ｎ）で等リップルになるように、次式（７）を用いてフィルタ係数を最適化する。
【0118】
【数7】
【0119】
式（７）をフィルタ係数ａｉを使った表現で展開すると次式（８）となる。インデックスｉは０～Ｎであり、δは所定値である。
【0120】
【数8】
【0121】
Ｎ＋１個の周波数ポイントｆｋに対して式（８）を定式化し、フィルタ係数ａｉに関して整理すると次式（９）のような行列で表され、これよりフィルタ係数ａｉを求めることができる。
【0122】
【数9】
【0123】
式（９）におけるＳｋｉは次式（１０）で表される。インデックスｉは０～Ｎであり、インデックスｋも０～Ｎである。
【0124】
【数10】
【0125】
【0126】
＜フローチャート（Ｍ＝Ｎ－３）＞
図２０は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－３の場合について説明する。
図２０は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－３の場合について説明する。
【0127】
入力処理部２０２は、処理がスタートとすると、設計条件として、次数ＮとＩＩＲ型全域通過フィルタ１００の設計帯域幅Ｂとの入力を受け付ける処理を行う（ステップＳ１０）。次数Ｎは４以上であり、設計帯域幅Ｂは０より大きく１未満（０＜Ｂ＜１）である。
【0128】
パラメータ設定部２０３は、設計パラメータを設定する処理を行う（ステップＳ１１）。設計パラメータは、下限周波数ｆｌと、上限周波数ｆｈと、群遅延数Ｍである。ここでは、群遅延数ＭはＭ＝Ｎ－３である。また、下限周波数ｆｌと上限周波数ｆｈは、次式（１１）で求まる。ここでは、ナイキスト周波数の１／２である周波数０．５を中心に等しい帯域幅になるように下限周波数ｆｌと上限周波数ｆｈを設定する。下限周波数ｆｌと上限周波数ｆｈを加算した結果がナイキスト周波数１となるように、下限周波数ｆｌと上限周波数ｆｈを設定することと同じである。
【0129】
【数11】
【0130】
フィルタ係数算出部２０４は、設計初期値を設定する（ステップＳ１２）。具体的には、フィルタ係数算出部２０４は、周波数ポイントｆｋをｆｌ～ｆｈの間に等間隔で設定する。ここでｋ＝０～Ｎである。また、フィルタ係数算出部２０４は、｜Ｄ（ｆｋ）｜を１．０で初期化する。
【0131】
フィルタ係数算出部２０４は、式（９）、（１０）を用いて、ＩＩＲ型の全域通過フィルタでπ／２移相特性を持つフィルタ係数ａｉを算出する（ステップＳ１３）。ここでｉ＝０～Ｎである。
【0132】
インデックス抽出部２０５は、ステップＳ１３で算出されたフィルタ係数ａ０～ａＮのうち、最大値ａｍａｘと、最大値を与えるフィルタ係数ａｉのインデックスｉｍａｘとを抽出する（ステップＳ１４）。
【0133】
フィルタ係数算出部２０４は、次数Ｎが奇数であるかどうかを判定する（ステップＳ１５）。
【0134】
フィルタ係数算出部２０４は、次数Ｎが奇数である（Ｓ１５：ＹＥＳ）と判定すると、インデックスｉｍａｘが１であるかどうかを判定する（ステップＳ１６）。
【0135】
フィルタ係数算出部２０４は、インデックスｉｍａｘが１である（Ｓ１６：ＹＥＳ）と判定すると、インデックスｉが偶数のフィルタ係数ａｉの値をゼロに設定する（ステップＳ１７）。例えば、図６のＭ＝Ｎ－３の計算結果のように、フィルタ係数ａ０、ａ２、ａ４、ａ６、ａ８がゼロに設定される。フィルタ係数算出部２０４は、ステップＳ１７の処理を終えるとフローをステップＳ２０に進めるが、その前にステップＳ１８及びＳ１９について説明する。
【0136】
また、フィルタ係数算出部２０４は、ステップＳ１５において、次数Ｎが奇数ではない（Ｓ１５：ＮＯ）と判定すると、インデックスｉｍａｘが０であるかどうかを判定する（ステップＳ１８）。
【0137】
フィルタ係数算出部２０４は、インデックスｉｍａｘが０である（Ｓ１８：ＹＥＳ）と判定すると、インデックスｉが奇数のフィルタ係数ａｉの値をゼロに設定する（ステップＳ１９）。例えば、図１３のＭ＝Ｎ－３の計算結果のように、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロに設定される。フィルタ係数算出部２０４は、ステップＳ１９の処理を終えるとフローをステップＳ２０に進める。また、フィルタ係数算出部２０４は、ステップＳ１８において、インデックスｉｍａｘが０ではない（Ｓ１８：ＮＯ）と判定した場合もフローをステップＳ２０に進める。
【0138】
フィルタ係数算出部２０４は、フィルタ係数ａｉの値を最大値ａｍａｘで正規化する（ステップＳ２０）。ｉ＝０～Ｎのすべてについて行う。
【0139】
フィルタ係数算出部２０４は、式（５）、（６）を用いて誤差関数の振幅値Ｅ＊（ｆ）を計算する。ここで、式（５）、（６）のｆにはｆｌ≦ｆ≦ｆｈの関係を満たす複数の周波数ポイントを代入して計算する。計算された複数の振幅値Ｅ＊（ｆ）を参照し、その極大値と極小値を示す周波数を探索してｆｐｋに格納する（ステップＳ２１）。ｋ＝０～Ｎである。ここで、複数の周波数ポイントは、振幅値Ｅ＊（ｆ）の極大値と極小値が判別できる程度の粒度で設定されることが好ましい。
【0140】
フィルタ係数算出部２０４は、周波数ポイントｆｋと周波数ｆｐｋとの差Δｆｋを計算し、差Δｆｋ（ｋ＝０～Ｎ）の最大値Δｆｋｍａｘを探索する（ステップＳ２２）。すなわち、Δｆｋ＝｜ｆｋ－ｆｐｋ｜であり、ｋ＝０～Ｎである。
【0141】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下であるかどうかを判定する（ステップＳ２３）。
【0142】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下である（Ｓ２３：ＹＥＳ）と判定すると、フィルタ係数ａｉ（ｉ＝０～Ｎ）をメモリ２０７に保存する（ステップＳ２４）。
【0143】
フィルタ係数算出部２０４は、ステップＳ２４の処理を終えると、一連の処理を終える（ＥＮＤ）。
【0144】
また、フィルタ係数算出部２０４は、ステップＳ２３において、最大値Δｆｋｍａｘが所定値以下ではない（Ｓ２３：ＮＯ）と判定すると、周波数ポイントｆｋ（ｋ＝０～Ｎ）を周波数ｆｐｋ（ｋ＝０～Ｎ）で更新する（ステップＳ２５）。すなわち、周波数ポイントｆ０～ｆＮをそれぞれ周波数ｆｐ０～ｆｐＮに更新する。
【0145】
フィルタ係数算出部２０４は、式（６）を用いてｆに周波数ポイントｆｋを代入した｜Ｄ（ｆｉ）｜（ｉ＝０～Ｎ）を計算する（ステップＳ２６）。フィルタ係数算出部２０４は、ステップＳ２６の処理を終えると、フローをステップＳ１３にリターンする。ステップＳ１３、Ｓ１４、Ｓ２０～Ｓ２６の処理は、Ｒｅｍｅｚアルゴリズムに従って行われる。
【0146】
以上の処理により、次数Ｎが奇数又は偶数で、Ｍ＝Ｎ－３のときにゼロに設定されるフィルタ係数ａｉが特定される。
【0147】
削減処理部２０６は、図２０の処理でゼロに設定したフィルタ係数ａｉのインデックスｉに対応する信号処理部１１０－ｉの構成要素を削減する。例えばＮ＝９の場合には、図２Ｂに示す回路構成が、削減処理部２０６によって図７に示す回路構成に削減される。
【0148】
＜フローチャート（Ｍ＝Ｎ－２）＞
図２１は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－２の場合について説明する。
図２１は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－２の場合について説明する。
【0149】
入力処理部２０２は、処理がスタートとすると、設計条件として、次数ＮとＩＩＲ型全域通過フィルタ１００の設計帯域幅Ｂとの入力を受け付ける処理を行う（ステップＳ１１０）。次数Ｎは４以上であり、設計帯域幅Ｂは０より大きく１未満（０＜Ｂ＜１）である。ステップＳ１１０の処理は、図２０におけるステップＳ１０の処理と同一である。
【0150】
パラメータ設定部２０３は、設計パラメータを設定する処理を行う（ステップＳ１１１）。設計パラメータは、下限周波数ｆｌと、上限周波数ｆｈと、群遅延数Ｍである。ここでは、群遅延数ＭはＭ＝Ｎ－２である。また、下限周波数ｆｌと上限周波数ｆｈは、次式（１２）で求まる。ステップＳ１１１の処理は、群遅延数Ｍの設定を除いて図２０におけるステップＳ１１の処理と同一である。
【0151】
【数12】
【0152】
フィルタ係数算出部２０４は、設計初期値を設定する（ステップＳ１１２）。具体的には、フィルタ係数算出部２０４は、周波数ポイントｆｋをｆｌ～ｆｈの間に等間隔で設定する。ここでｋ＝０～Ｎである。また、フィルタ係数算出部２０４は、｜Ｄ（ｆｋ）｜を１．０で初期化する。ステップＳ１１２の処理は、図２０におけるステップＳ１２の処理と同一である。
【0153】
フィルタ係数算出部２０４は、式（９）、（１０）を用いて、ＩＩＲ型の全域通過フィルタでπ／２移相特性を持つフィルタ係数ａｉを算出する（ステップＳ１１３）。ここでｉ＝０～Ｎである。ステップＳ１１３の処理は、図２０におけるステップＳ１３の処理と同一である。
【0154】
インデックス抽出部２０５は、ステップＳ１１３で算出されたフィルタ係数ａ０～ａＮのうち、最大値ａｍａｘと、最大値を与えるフィルタ係数ａｉのインデックスｉｍａｘとを抽出する（ステップＳ１１４）。ステップＳ１１４の処理は、図２０におけるステップＳ１４の処理と同一である。
【0155】
フィルタ係数算出部２０４は、インデックスｉｍａｘが１であるかどうかを判定する（ステップＳ１１５）。
【0156】
また、フィルタ係数算出部２０４は、インデックスｉｍａｘが１ではない（Ｓ１１５：ＮＯ）と判定すると、インデックスｉｍａｘが０であるかどうかを判定する（ステップＳ１１６）。
【0157】
フィルタ係数算出部２０４は、インデックスｉｍａｘが０である（Ｓ１１６：ＹＥＳ）と判定すると、フローをステップＳ１１７に進める。
【0158】
フィルタ係数算出部２０４は、ステップＳ１１５において、インデックスｉｍａｘが１である（Ｓ１１５：ＹＥＳ）と判定すると、インデックスｉが０から２つずつのフィルタ係数ａｉを２つのフィルタ係数ａｉの平均値に設定（更新）する（ステップＳ１１７）。例えば、フィルタ係数ａ０、ａ１については、Ｖ０１＝（ａ０＋ａ１）／２を計算し、新たなフィルタ係数ａ０をＶ０１に設定する。同様に、フィルタ係数ａ２、ａ３については、Ｖ２３＝（ａ２＋ａ３）／２を計算し、新たなフィルタ係数ａ１をＶ２３に設定する。以下、同様である。
【0159】
フィルタ係数算出部２０４は、フィルタ係数ａｉ（ｉ＝０～Ｎ）の最大値ａｍａｘを平均値Ｖ０１に更新する（ステップＳ１１８）。すなわち、ａｍａｘ＝Ｖ０１＝（ａ０＋ａ１）／２となる。
【0160】
フィルタ係数算出部２０４は、フィルタ係数ａｉの値を最大値ａｍａｘで正規化する（ステップＳ１２０）。ｉ＝０～Ｎのすべてについて行う。ステップＳ１２０の処理は、図２０におけるステップＳ２０の処理と同一である。
【0161】
フィルタ係数算出部２０４は、式（５）、（６）を用いて誤差関数の振幅値Ｅ＊（ｆ）を計算する。ここで、式（５）、（６）のｆにはｆｌ≦ｆ≦ｆｈの関係を満たす複数の周波数ポイントを代入して計算する。計算された複数の振幅値Ｅ＊（ｆ）を参照し、その極大値と極小値を示す周波数を探索してｆｐｋに格納する（ステップＳ１２１）。ｋ＝０～Ｎである。ここで、複数の周波数ポイントは、振幅値Ｅ＊（ｆ）の極大値と極小値が判別できる程度の粒度で設定されることが好ましい。ステップＳ１２１の処理は、図２０におけるステップＳ２１の処理と同一である。
【0162】
フィルタ係数算出部２０４は、周波数ポイントｆｋと周波数ｆｐｋとの差Δｆｋを計算し、差Δｆｋ（ｋ＝０～Ｎ）の最大値Δｆｋｍａｘを探索する（ステップＳ１２２）。すなわち、Δｆｋ＝｜ｆｋ－ｆｐｋ｜であり、ｋ＝０～Ｎである。ステップＳ１２２の処理は、図２０におけるステップＳ２２の処理と同一である。
【0163】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下であるかどうかを判定する（ステップＳ１２３）。ステップＳ１２３の処理は、図２０におけるステップＳ２３の処理と同一である。
【0164】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下である（Ｓ１２３：ＹＥＳ）と判定すると、フィルタ係数ａｉ（ｉ＝０～Ｎ）をメモリ２０７に保存する（ステップＳ１２４）。ステップＳ１２４の処理は、図２０におけるステップＳ２４の処理と同一である。
【0165】
フィルタ係数算出部２０４は、ステップＳ１２４の処理を終えると、一連の処理を終える（ＥＮＤ）。
【0166】
また、フィルタ係数算出部２０４は、ステップＳ１２３において、最大値Δｆｋｍａｘが所定値以下ではない（Ｓ１２３：ＮＯ）と判定すると、周波数ポイントｆｋ（ｋ＝０～Ｎ）を周波数ｆｐｋ（ｋ＝０～Ｎ）で更新する（ステップＳ１２５）。すなわち、周波数ポイントｆ０～ｆＮをそれぞれ周波数ｆｐ０～ｆｐＮに更新する。ステップＳ１２５の処理は、図２０におけるステップＳ２５の処理と同一である。
【0167】
フィルタ係数算出部２０４は、式（６）を用いてｆに周波数ポイントｆｋを代入した｜Ｄ（ｆｋ）｜（ｋ＝０～Ｎ）を計算する（ステップＳ１２６）。フィルタ係数算出部２０４は、ステップＳ１２６の処理を終えると、フローをステップＳ１１３にリターンする。ステップＳ１１３、Ｓ１１４、Ｓ１２０～Ｓ１２６の処理は、Ｒｅｍｅｚアルゴリズムに従って行われる。
【0168】
以上の処理により、次数Ｎが奇数又は偶数で、Ｍ＝Ｎ－２のときに２つずつ同じ値に設定されるフィルタ係数ａｉが特定される。
【0169】
削減処理部２０６は、図２１の処理でフィルタ係数ａｉを同じ値にされたインデックスｉに対応する２つの信号処理部１１０－ｉのうちの一方の構成要素を削減する。例えばＮ＝９の場合には、図２Ａに示す回路構成が、削減処理部２０６によって図８に示す回路構成に削減される。
【0170】
なお、図６に示すＭ＝Ｎ＝９の場合の各値と、図１３に示すＭ＝Ｎ＝１０の場合の各値とは、図２１に示すフローにおいて、ステップＳ１１１でＭ＝Ｎに設定し、ステップＳ１１４の処理を行った後にステップＳ１１５、Ｓ１１７、及びＳ１１８を経由せずに、ステップＳ１２０に処理を進めることによって計算した値である。
【0171】
＜フローチャート（Ｍ＝Ｎ－１）＞
図２２は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－１の場合について説明する。
図２２は、フィルタ設計装置２００が実行する処理を表すフローチャートである。ここでは、群遅延数ＭはＭ＝Ｎ－１の場合について説明する。
【0172】
入力処理部２０２は、処理がスタートとすると、設計条件として、次数ＮとＩＩＲ型全域通過フィルタ１００の設計帯域幅Ｂとの入力を受け付ける処理を行う（ステップＳ２１０）。次数Ｎは４以上であり、設計帯域幅Ｂは０より大きく１未満（０＜Ｂ＜１）である。ステップＳ２１０の処理は、図２０におけるステップＳ１０の処理と同一である。
【0173】
パラメータ設定部２０３は、設計パラメータを設定する処理を行う（ステップＳ２１１）。設計パラメータは、下限周波数ｆｌと、上限周波数ｆｈと、群遅延数Ｍである。ここでは、群遅延数ＭはＭ＝Ｎ－１である。また、下限周波数ｆｌと上限周波数ｆｈは、次式（１３）で求まる。ステップＳ２１１の処理は、群遅延数Ｍの設定を除いて図２０におけるステップＳ１１の処理と同一である。
【0174】
【数13】
【0175】
フィルタ係数算出部２０４は、設計初期値を設定する（ステップＳ２１２）。具体的には、フィルタ係数算出部２０４は、周波数ポイントｆｋをｆｌ～ｆｈの間に等間隔で設定する。ここでｋ＝０～Ｎである。また、フィルタ係数算出部２０４は、｜Ｄ（ｆｋ）｜を１．０で初期化する。ステップＳ２１２の処理は、図２０におけるステップＳ１２の処理と同一である。
【0176】
フィルタ係数算出部２０４は、式（９）、（１０）を用いて、ＩＩＲ型の全域通過フィルタでπ／２移相特性を持つフィルタ係数ａｉを算出する（ステップＳ２１３）。ここでｉ＝０～Ｎである。ステップＳ２１３の処理は、図２０におけるステップＳ１３の処理と同一である。
【0177】
インデックス抽出部２０５は、ステップＳ２１３で算出されたフィルタ係数ａ０～ａＮのうち、最大値ａｍａｘと、最大値を与えるフィルタ係数ａｉのインデックスｉｍａｘとを抽出する（ステップＳ２１４）。ステップＳ２１４の処理は、図２０におけるステップＳ１４の処理と同一である。
【0178】
フィルタ係数算出部２０４は、インデックスｉｍａｘが０であるかどうかを判定する（ステップＳ２１８）。
【0179】
また、フィルタ係数算出部２０４は、インデックスｉｍａｘが０である（Ｓ２１８：ＹＥＳ）と判定すると、インデックスｉが奇数のフィルタ係数ａｉの値をゼロに設定する（ステップＳ２１９）。例えば、図６のＭ＝Ｎ－１の計算結果のように、フィルタ係数ａ１、ａ３、ａ５、ａ７、ａ９がゼロに設定される。フィルタ係数算出部２０４は、ステップＳ２１９の処理を終えるとフローをステップＳ２２０に進めるが、ステップＳ２１８において、インデックスｉｍａｘが０ではない（Ｓ２１８：ＮＯ）と判定した場合にも、フローをステップＳ２２０に進める。
【0180】
フィルタ係数算出部２０４は、フィルタ係数ａｉの値を最大値ａｍａｘで正規化する（ステップＳ２２０）。ｉ＝０～Ｎのすべてについて行う。ステップＳ２２０の処理は、図２０におけるステップＳ２０の処理と同一である。
【0181】
フィルタ係数算出部２０４は、式（５）、（６）を用いて誤差関数の振幅値Ｅ＊（ｆ）を計算する。ここで、式（５）、（６）のｆにはｆｌ≦ｆ≦ｆｈの関係を満たす複数の周波数ポイントを代入して計算する。計算された複数の振幅値Ｅ＊（ｆ）を参照し、その極大値と極小値を示す周波数を探索してｆｐｋに格納する（ステップＳ２２１）。ｋ＝０～Ｎである。ここで、複数の周波数ポイントは、振幅値Ｅ＊（ｆ）の極大値と極小値が判別できる程度の粒度で設定されることが好ましい。ステップＳ２２１の処理は、図２０におけるステップＳ２１の処理と同一である。
【0182】
フィルタ係数算出部２０４は、周波数ポイントｆｋと周波数ｆｐｋとの差Δｆｋを計算し、差Δｆｋ（ｋ＝０～Ｎ）の最大値Δｆｋｍａｘを探索する（ステップＳ２２２）。すなわち、Δｆｋ＝｜ｆｋ－ｆｐｋ｜であり、ｋ＝０～Ｎである。ステップＳ２２２の処理は、図２０におけるステップＳ２２の処理と同一である。
【0183】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下であるかどうかを判定する（ステップＳ２２３）。ステップＳ２２３の処理は、図２０におけるステップＳ２３の処理と同一である。
【0184】
フィルタ係数算出部２０４は、最大値Δｆｋｍａｘが所定値以下である（Ｓ２２３：ＹＥＳ）と判定すると、フィルタ係数ａｉ（ｉ＝０～Ｎ）をメモリ２０７に保存する（ステップＳ２２４）。ステップＳ２２４の処理は、図２０におけるステップＳ２４の処理と同一である。
【0185】
フィルタ係数算出部２０４は、ステップＳ２２４の処理を終えると、一連の処理を終える（ＥＮＤ）。
【0186】
また、フィルタ係数算出部２０４は、ステップＳ２２３において、最大値Δｆｋｍａｘが所定値以下ではない（Ｓ２２３：ＮＯ）と判定すると、周波数ポイントｆｋ（ｋ＝０～Ｎ）を周波数ｆｐｋ（ｋ＝０～Ｎ）で更新する（ステップＳ２２５）。すなわち、周波数ポイントｆ０～ｆＮをそれぞれ周波数ｆｐ０～ｆｐＮに更新する。ステップＳ２２５の処理は、図２０におけるステップＳ２５の処理と同一である。
【0187】
フィルタ係数算出部２０４は、式（６）を用いてｆに周波数ポイントｆｋを代入した｜Ｄ（ｆｋ）｜（ｋ＝０～Ｎ）を計算する（ステップＳ２２６）。フィルタ係数算出部２０４は、ステップＳ２２６の処理を終えると、フローをステップＳ２１３にリターンする。ステップＳ２１３、Ｓ２１４、Ｓ２２０～Ｓ２２６の処理は、Ｒｅｍｅｚアルゴリズムに従って行われる。
【0188】
以上の処理により、次数Ｎが奇数又は偶数で、Ｍ＝Ｎ－１のときにゼロに設定されるフィルタ係数ａｉが特定される。
【0189】
削減処理部２０６は、図２２の処理でゼロに設定したフィルタ係数ａｉのインデックスｉに対応する信号処理部１１０－ｉの構成要素を削減する。例えばＮ＝９の場合には、図２Ａに示す回路構成が、削減処理部２０６によって図９に示す回路構成に削減される。
【0190】
以上のように、次数Ｎが９、１０で、群遅延数ＭがＭ＝Ｎ－３、Ｍ＝Ｎ－１の場合に、一部のフィルタ係数ａｉをゼロに設定し、ゼロに設定したフィルタ係数ａｉのインデックスｉに対応する信号処理部１１０－ｉの構成要素を削減することができる。また、次数Ｎが９、１０で、群遅延数ＭがＭ＝Ｎ－２の場合には、２つずつのフィルタ係数ａｉを同じ値に設定し、フィルタ係数ａｉが同じ値にされたインデックスｉに対応する２つの信号処理部１１０－ｉのうちの一方の構成要素を削減することができる。
【0191】
したがって、構成要素の削減が可能なフィルタ設計方法、及び、ＩＩＲ型全域通過フィルタ１００を提供することができる。
【0192】
なお、以上では、次数Ｎが９、１０の場合について説明したが、次数Ｎが４以上であれば、８０程度までは構成要素の削減が可能であることを確認できている。次数Ｎが約８０の範囲までカバーできるため、実際に利用可能なほぼすべての次数ＮのＩＩＲ型全域通過フィルタ１００について、構成要素の削減するための設計が可能である。
【0193】
以上、本開示の例示的な実施形態のフィルタ設計方法、及び、ＩＩＲ型全域通過フィルタについて説明したが、本開示は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【0194】
１００ ＩＩＲ型全域通過フィルタ
１０１ 入力端子
１０２ 出力端子
１１０、１１０－１～１１０－１０、１１０－Ｎ 信号処理部
１１１、１１２ 遅延器
１１３ 加算器
１１４ アンプ
１１５ 加算器
１２０ アンプ
１３０ 加算器
１４０ アンプ
２００ フィルタ設計装置
２０１ 主制御部
２０２ 入力処理部
２０３ パラメータ設定部
２０４ フィルタ係数算出部
２０５ インデックス抽出部
２０６ 削減処理部
２０７ メモリ
１０１ 入力端子
１０２ 出力端子
１１０、１１０－１～１１０－１０、１１０－Ｎ 信号処理部
１１１、１１２ 遅延器
１１３ 加算器
１１４ アンプ
１１５ 加算器
１２０ アンプ
１３０ 加算器
１４０ アンプ
２００ フィルタ設計装置
２０１ 主制御部
２０２ 入力処理部
２０３ パラメータ設定部
２０４ フィルタ係数算出部
２０５ インデックス抽出部
２０６ 削減処理部
２０７ メモリ
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】