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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025020895
(43)【公開日】2025-02-13
(54)【発明の名称】メモリシステムおよび制御方法
(51)【国際特許分類】
G06F 12/02 20060101AFI20250205BHJP
【ＦＩ】
G06F12/02 530C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023124524
(22)【出願日】2023-07-31
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】長原 禎
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA10
5B160AA14
(57)【要約】
【課題】好適にＧＣ動作を実行できるメモリシステムおよび制御方法を実現する。
【解決手段】コントローラは、ガベージコレクション動作を実行する際、ライトアンプリフィケーションを算出する。コントローラは、少なくとも有効データを格納している第１ブロックの数が増加するにつれて増加する第１閾値を算出する。コントローラは、ライトアンプリフィケーションがライトアンプリフィケーションの目標値よりも小さい場合に、第１閾値がより大きい値になるように第１閾値を調整し、ライトアンプリフィケーションが目標値よりも大きい場合に、第１閾値がより小さい値になるように第１閾値を調整する。コントローラは、前記第１ブロックのうち、有効データ率が第１閾値よりも小さいブロックの各々を選択する。コントローラは、選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーする。
【選択図】図６
【解決手段】コントローラは、ガベージコレクション動作を実行する際、ライトアンプリフィケーションを算出する。コントローラは、少なくとも有効データを格納している第１ブロックの数が増加するにつれて増加する第１閾値を算出する。コントローラは、ライトアンプリフィケーションがライトアンプリフィケーションの目標値よりも小さい場合に、第１閾値がより大きい値になるように第１閾値を調整し、ライトアンプリフィケーションが目標値よりも大きい場合に、第１閾値がより小さい値になるように第１閾値を調整する。コントローラは、前記第１ブロックのうち、有効データ率が第１閾値よりも小さいブロックの各々を選択する。コントローラは、選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーする。
【選択図】図６
【特許請求の範囲】
【請求項1】
ホストに接続可能なメモリシステムであって、
それぞれがデータ消去動作の単位である複数のブロックを含む不揮発性メモリと、
前記不揮発性メモリを制御し、且つ前記不揮発性メモリに対するガベージコレクション動作を実行するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ガベージコレクション動作を実行する際、
前記ホストからの要求に基づいて前記不揮発性メモリに書き込まれたデータの総量に対する、前記不揮発性メモリに書き込まれたデータの総量の割合を示すライトアンプリフィケーションを算出し、
少なくとも有効データを格納している第１ブロックの個数に基づき、前記第１ブロックの数が増加するにつれて増加する第１閾値を算出し、
前記算出されたライトアンプリフィケーションが前記ライトアンプリフィケーションの目標値よりも小さい場合、前記第１閾値がより大きい値になるように前記第１閾値を調整し、前記算出されたライトアンプリフィケーションが前記目標値よりも大きい場合、前記第１閾値がより小さい値になるように前記第１閾値を調整し、
前記第１ブロックの各々について、一つのブロックに格納可能なデータの総量に対する有効データの総量の割合を示す有効データ率を特定し、
前記第１ブロックのうち、前記有効データ率が前記第１閾値よりも小さいブロックの各々を選択し、
前記選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーすることによって、前記選択したブロックの各々をフリーブロックにするように構成されている、
メモリシステム。
それぞれがデータ消去動作の単位である複数のブロックを含む不揮発性メモリと、
前記不揮発性メモリを制御し、且つ前記不揮発性メモリに対するガベージコレクション動作を実行するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ガベージコレクション動作を実行する際、
前記ホストからの要求に基づいて前記不揮発性メモリに書き込まれたデータの総量に対する、前記不揮発性メモリに書き込まれたデータの総量の割合を示すライトアンプリフィケーションを算出し、
少なくとも有効データを格納している第１ブロックの個数に基づき、前記第１ブロックの数が増加するにつれて増加する第１閾値を算出し、
前記算出されたライトアンプリフィケーションが前記ライトアンプリフィケーションの目標値よりも小さい場合、前記第１閾値がより大きい値になるように前記第１閾値を調整し、前記算出されたライトアンプリフィケーションが前記目標値よりも大きい場合、前記第１閾値がより小さい値になるように前記第１閾値を調整し、
前記第１ブロックの各々について、一つのブロックに格納可能なデータの総量に対する有効データの総量の割合を示す有効データ率を特定し、
前記第１ブロックのうち、前記有効データ率が前記第１閾値よりも小さいブロックの各々を選択し、
前記選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーすることによって、前記選択したブロックの各々をフリーブロックにするように構成されている、
メモリシステム。
【請求項2】
前記コントローラは、
前記ガベージコレクション動作において、
前記コピーが完了した前記選択したブロックの各々に対して、データ消去動作を実行する、
ように構成されている、
請求項１に記載のメモリシステム。
前記ガベージコレクション動作において、
前記コピーが完了した前記選択したブロックの各々に対して、データ消去動作を実行する、
ように構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記メモリシステムをアイドル状態に遷移させたとき、
前記ガベージコレクション動作を実行するように構成されている、
請求項１に記載のメモリシステム。
前記メモリシステムをアイドル状態に遷移させたとき、
前記ガベージコレクション動作を実行するように構成されている、
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラは、
前記メモリシステムを前記アイドル状態に遷移させたとき、
前記第１ブロックの数が第１範囲内にある場合に、前記ガベージコレクション動作を実行し、
前記第１ブロックの数が前記第１範囲にない場合、前記ガベージコレクション動作を実行しないように構成されている、
請求項３に記載のメモリシステム。
前記メモリシステムを前記アイドル状態に遷移させたとき、
前記第１ブロックの数が第１範囲内にある場合に、前記ガベージコレクション動作を実行し、
前記第１ブロックの数が前記第１範囲にない場合、前記ガベージコレクション動作を実行しないように構成されている、
請求項３に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記複数のブロックのうち、フリーブロックの数が第２閾値以下になったことに応じて、前記ガベージコレクション動作とは異なるガベージコレクション動作を開始し、
前記異なるガベージコレクション動作を実行する際、
前記第１ブロックのうち、前記有効データ率が低いブロックを選択し、
前記選択したブロックに格納されている有効データをコピー先ブロックにコピーするように構成されている、
請求項１に記載のメモリシステム。
前記複数のブロックのうち、フリーブロックの数が第２閾値以下になったことに応じて、前記ガベージコレクション動作とは異なるガベージコレクション動作を開始し、
前記異なるガベージコレクション動作を実行する際、
前記第１ブロックのうち、前記有効データ率が低いブロックを選択し、
前記選択したブロックに格納されている有効データをコピー先ブロックにコピーするように構成されている、
請求項１に記載のメモリシステム。
【請求項6】
前記コントローラは、
前記不揮発性メモリから管理情報を読み出し、
前記管理情報に含まれている、前記不揮発性メモリに書き込まれたデータの総量を使用して、前記ライトアンプリフィケーションを算出するように構成されている、
請求項１に記載のメモリシステム。
前記不揮発性メモリから管理情報を読み出し、
前記管理情報に含まれている、前記不揮発性メモリに書き込まれたデータの総量を使用して、前記ライトアンプリフィケーションを算出するように構成されている、
請求項１に記載のメモリシステム。
【請求項7】
前記コントローラは、
１以上の数を指数とする前記第１ブロックの数の累乗を、前記１以上の数を指数とする前記複数のブロックの数の累乗で除した数に、前記ライトアンプリフィケーションを乗じることによって算出された値に基づいて、前記第１閾値を算出するように構成されている、
請求項１に記載のメモリシステム。
１以上の数を指数とする前記第１ブロックの数の累乗を、前記１以上の数を指数とする前記複数のブロックの数の累乗で除した数に、前記ライトアンプリフィケーションを乗じることによって算出された値に基づいて、前記第１閾値を算出するように構成されている、
請求項１に記載のメモリシステム。
【請求項8】
前記コントローラは、
前記算出されたライトアンプリフィケーションが目標値よりも小さい場合、
前記算出された第１閾値から、第２の値を減算することによって、前記第１閾値をより小さい値になるように調整し、
前記算出された書き込み効率値が前記目標値よりも大きい場合、
前記算出された第１閾値に、第３の値を加算することによって、前記第１閾値をより大きい値になるように調整するように構成されている、
請求項１に記載のメモリシステム。
前記算出されたライトアンプリフィケーションが目標値よりも小さい場合、
前記算出された第１閾値から、第２の値を減算することによって、前記第１閾値をより小さい値になるように調整し、
前記算出された書き込み効率値が前記目標値よりも大きい場合、
前記算出された第１閾値に、第３の値を加算することによって、前記第１閾値をより大きい値になるように調整するように構成されている、
請求項１に記載のメモリシステム。
【請求項9】
前記第２の値と、前記第３の値とは、等しい値である、
請求項８に記載のメモリシステム。
請求項８に記載のメモリシステム。
【請求項10】
それぞれが消去動作の単位である複数のブロックを含む不揮発性メモリを制御する制御方法であって、
前記不揮発性メモリに対するガベージコレクション動作を実行することを具備し、
前記ガベージコレクション動作の実行は、
ホストからの要求に基づいて前記不揮発性メモリに書き込まれたデータの総量に対する、前記不揮発性メモリに書き込まれたデータの総量の割合を示すライトアンプリフィケーションを算出することと、
少なくとも有効データを格納している第１ブロックの個数に基づき、前記第１ブロックの数が増加するにつれて増加する第１閾値を算出することと、
前記算出されたライトアンプリフィケーションが前記ライトアンプリフィケーションの目標値よりも小さい場合、前記第１閾値がより大きい値になるように前記第１閾値を調整し、前記算出されたライトアンプリフィケーションが前記目標値よりも大きい場合、前記第１閾値がより小さい値になるように前記第１閾値を調整することと、
前記第１ブロックの各々について、一つのブロックに格納可能なデータの総量に対する有効データの量の割合を示す有効データ率を特定することと、
前記第１ブロックのうち、前記有効データ率が前記第１閾値よりも小さいブロックの各々を選択することと、
前記選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーすることによって、前記選択したブロックの各々をフリーブロックにすることと
を含む、
制御方法。
前記不揮発性メモリに対するガベージコレクション動作を実行することを具備し、
前記ガベージコレクション動作の実行は、
ホストからの要求に基づいて前記不揮発性メモリに書き込まれたデータの総量に対する、前記不揮発性メモリに書き込まれたデータの総量の割合を示すライトアンプリフィケーションを算出することと、
少なくとも有効データを格納している第１ブロックの個数に基づき、前記第１ブロックの数が増加するにつれて増加する第１閾値を算出することと、
前記算出されたライトアンプリフィケーションが前記ライトアンプリフィケーションの目標値よりも小さい場合、前記第１閾値がより大きい値になるように前記第１閾値を調整し、前記算出されたライトアンプリフィケーションが前記目標値よりも大きい場合、前記第１閾値がより小さい値になるように前記第１閾値を調整することと、
前記第１ブロックの各々について、一つのブロックに格納可能なデータの総量に対する有効データの量の割合を示す有効データ率を特定することと、
前記第１ブロックのうち、前記有効データ率が前記第１閾値よりも小さいブロックの各々を選択することと、
前記選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーすることによって、前記選択したブロックの各々をフリーブロックにすることと
を含む、
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを含むメモリシステムおよび不揮発性メモリを制御する制御方法に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
ＮＡＮＤ型フラッシュメモリは、データ消去動作の最小単位であるブロックを複数含む。メモリシステムのコントローラは、データの書き込みに利用可能なフリーブロックの数を回復するために、ガベージコレクション（ＧＣ）動作を実行する。
【0004】
ＧＣ動作が実行される頻度が高すぎる場合（または一度のＧＣ動作で作られるべきフリーブロックの数が多すぎる場合）、ライトアンプリフィケーションの悪化によりメモリシステムの寿命が短くなる場合がある。一方、ＧＣ動作の頻度が低すぎる場合（または一度のＧＣ動作で作られるべきフリーブロックの数が少なすぎる場合）、フリーブロックの不足により、ホストから受信されたライトコマンドの処理を即座に開始できず、これによってメモリシステムの性能の低下が引き起こされる場合がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１２－３３００２号公報
【特許文献2】特開２０１９－２１２０９９号公報
【特許文献3】特開２０１７－１１１４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の実施形態が解決しようとする課題は、好適にＧＣ動作を実行することができるメモリシステムおよび制御方法を提供することである。
【課題を解決するための手段】
【0007】
実施形態によれば、ホストに接続可能なメモリシステムは、不揮発性メモリと、コントローラとを具備する。前記不揮発性メモリは、それぞれがデータ消去動作の単位である複数のブロックを含む。前記コントローラは、前記不揮発性メモリを制御し、且つ前記不揮発性メモリに対するガベージコレクション動作を実行するように構成される。前記コントローラは、前記ガベージコレクション動作を実行する際、前記ホストからの要求に基づいて前記不揮発性メモリに書き込まれたデータの総量に対する、前記不揮発性メモリに書き込まれたデータの総量の割合を示すライトアンプリフィケーションを算出する。前記コントローラは、少なくとも有効データを格納している第１ブロックの個数に基づき、前記第１ブロックの数が増加するにつれて増加する第１閾値を算出する。前記コントローラは、前記算出されたライトアンプリフィケーションが前記ライトアンプリフィケーションの目標値よりも小さい場合、前記第１閾値がより大きい値になるように前記第１閾値を調整し、前記算出されたライトアンプリフィケーションが前記目標値よりも大きい場合、前記第１閾値がより小さい値になるように前記第１閾値を調整する。前記コントローラは、前記第１ブロックの各々について、一つのブロックに格納可能なデータの総量に対する有効データの総量の割合を示す有効データ率を特定する。前記コントローラは、前記第１ブロックのうち、前記有効データ率が前記第１閾値よりも小さいブロックの各々を選択する。前記コントローラは、前記選択したブロックの各々に格納されている有効データをコピー先ブロックにコピーすることによって、前記選択したブロックの各々をフリーブロックにする。
【図面の簡単な説明】
【0008】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの構成例を示すブロック図。
【図3】実施形態に係るメモリシステムに含まれるＤＲＡＭの構成例を示すブロック図。
【図4】実施形態に係るメモリシステムのコントローラに含まれるＣＰＵの機能構成例を示すブロック図。
【図5】実施形態に係るメモリシステムにおいて実行される書き込み動作と、ガベージコレクション動作の例を示す図。
【図6】実施形態に係るメモリシステムにおける第１閾値とアクティブブロックの数との間の関係について示す図。
【図7】実施形態に係るメモリシステムにおける、ライトアンプリフィケーション（ＷＡＦ）がＷＡＦ目標値と等しい場合の、第１閾値とアクティブブロックの数との間の関係について示す図。
【図8】実施形態に係るメモリシステムにおける、ＷＡＦがＷＡＦ目標値よりも小さい場合の、第１閾値とアクティブブロックの数との間の関係について示す図。
【図9】実施形態に係るメモリシステムにおける、ＷＡＦがＷＡＦ目標値よりも大きい場合の、第１閾値とアクティブブロックの数との間の関係について示す図。
【図10】実施形態に係るメモリシステムにおいて実行されるアイドル状態遷移動作の手順を示すフローチャート。
【図11】実施形態に係るメモリシステムにおいて実行されるガベージコレクション動作の手順を示すフローチャート。
【図12】実施形態に係るメモリシステムにおいて実行されるＷＡＦ算出動作の手順を示すフローチャート。
【発明を実施するための形態】
【0009】
以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。実施形態に係るメモリシステム３は、不揮発性メモリを含むストレージデバイスである。
図１は、実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。実施形態に係るメモリシステム３は、不揮発性メモリを含むストレージデバイスである。
【0010】
情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト２と、メモリシステム３とは、バス７を介して接続可能である。
【0011】
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、または携帯端末である。ホスト２は、メモリシステム３にアクセスする。具体的には、ホスト２は、データを不揮発性メモリに書き込むことを要求するためのコマンドであるライトコマンドをメモリシステム３に送信する。ホスト２は、データを不揮発性メモリから読み出すことを要求するためのコマンドであるリードコマンドをメモリシステム３に送信する。また、ホスト２は、データを無効化することを要求するためのコマンドである無効化コマンドをメモリシステム３に送信する。無効化コマンドの一例は、アンマップコマンドやトリムコマンドである。
【0012】
メモリシステム３は、ホスト２に接続可能な半導体ストレージデバイスである。メモリシステム３は、例えば、エンベデッドマルチメディアカード（ｅＭＭＣ）、ソリッドステートデバイス（ＳＳＤ）などによって実現される。メモリシステム３は、例えば、不揮発性メモリの一例であるＮＡＮＤ型フラッシュメモリ５を含む。メモリシステム３は、不揮発性メモリにデータを書き込む。そして、メモリシステム３は、不揮発性メモリからデータを読み出す。
【0013】
メモリシステム３とホスト２との間の通信は、バス７を介して実行される。バス７は、主として、ホスト２からメモリシステム３へのデータおよび入出力コマンド（Ｉ／Ｏコマンド）の送信、およびメモリシステム３からホスト２へのデータおよび応答の送信のために使用される。Ｉ／Ｏコマンドは、不揮発性メモリに対するデータの書き込みまたは読み出しを行うためのコマンドである。Ｉ／Ｏコマンドとしては、例えば、不揮発性メモリへのデータの書き込みを要求するためのライトコマンド、不揮発性メモリからのデータの読み出しを要求するためのリードコマンドがある。
【0014】
次に、メモリシステム３の内部構成について説明する。メモリシステム３は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５と、を含む。メモリシステム３は、さらに、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）６を含んでいてもよい。
【0015】
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５およびＤＲＡＭ６の各々に電気的に接続されている。コントローラ４は、ホスト２から受信される様々なコマンドを処理する。コントローラ４は、ライトコマンドを処理することによって、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込み動作を実行する。コントローラ４は、リードコマンドを処理することによって、ＮＡＮＤ型フラッシュメモリ５からのデータの読み出し動作を実行する。ホスト２からのアクセスが無い時間が一定時間に達すると、コントローラ４は、メモリシステム３をアイドル状態に遷移させる。あるいは、コントローラ４は、ホスト２からの要求に基づいて、メモリシステム３をアイドル状態に遷移させる。アイドル状態にあるメモリシステム３は、ホスト２からの要求を待っている状態である。例えば、メモリシステム３は、アイドル状態の間、メモリシステム３内の消費電力を低下させる。あるいは、メモリシステム３は、アイドル状態の間に、例えば、ガベージコレクション動作などを実行し得る。
【0016】
また、コントローラ４は、ＤＲＡＭ６と通信可能に接続されている。コントローラ４は、ＤＲＡＭ６へのデータの書き込みと、ＤＲＡＭ６からのデータの読み出しとを実行する。
【0017】
ＮＡＮＤ型フラッシュメモリ５は、不揮発性のメモリである。ＮＡＮＤ型フラッシュメモリ５は、例えば、３次元構造のフラッシュメモリである。ＮＡＮＤ型フラッシュメモリ５は、メモリセルアレイ５０を含む。メモリセルアレイ５０は、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイ５０は、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。データ消去動作は、イレーズ動作、または単に消去動作とも称される。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、フラッシュブロック、またはメモリブロックとも称される。
【0018】
ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。
【0019】
ブロックＢＬＫ０～ＢＬＫｘ－１のうちのいくつかのブロックは、例えば、トリプルレベルセルブロック（ＴＬＣブロック）として使用され得る。各ＴＬＣブロックにデータを書き込む動作においては、メモリセル当たりに３ビットのデータを書き込むことにより、３ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。
【0020】
また、ブロックＢＬＫ０～ＢＬＫｘ－１のうちの他のブロックの各々は、例えば、シングルレベルセルブロック（ＳＬＣブロック）として使用され得る。各ＳＬＣブロックにデータを書き込む動作においては、メモリセル当たりに１ビットのデータを書き込むことにより、１ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。
【0021】
ＳＬＣブロックのメモリセル当たりの記憶密度は１ビット（すなわち、ワード線あたり１ページ）であり、ＴＬＣブロックにおけるメモリセル当たりの記憶密度は３ビット（すなわち、ワード線あたり３ページ）である。そのため、ＳＬＣブロックとＴＬＣブロックとの個数が同じであっても、ＴＬＣブロックを使用することによって記憶することができるデータの量は、ＳＬＣブロックを使用した場合に記憶することができるデータの総量の３倍である。つまり、ＳＬＣブロックにデータを記憶するよりもＴＬＣブロックに優先的にデータを記憶することによって、メモリシステム３のリソースを有効に活用することができる。
【0022】
一方、ＮＡＮＤ型フラッシュメモリ５に対するデータの書き込み速度および読み出し速度は、記憶密度が高いほど遅く、記憶密度が低いほど速い。したがって、ＴＬＣブロックに対するデータの読み出しおよび書き込みに要する時間は、ＳＬＣブロックに対するデータの読み出しおよび書き込みに要する時間よりも長くなる。
【0023】
そのため、メモリシステム３では、ホスト２から受信されたライトコマンドに関連付けられたデータをＳＬＣブロックに書き込むことによって、ＴＬＣブロックにデータを書き込む場合よりも、ライトコマンドを速く処理することができる。その後、ＳＬＣブロックに格納されているデータをＴＬＣブロックにコピーすることによって、メモリシステム３のリソースを有効に活用することができる。
【0024】
しかし、このコピー動作は、ホスト２によって要求されたデータの書き込み動作以外に、ＮＡＮＤ型フラッシュメモリ５に対するデータ書き込み動作を生じさせる。そのため、このコピー動作によって、メモリシステム３におけるライトアンプリフィケーション（ＷＡＦ）を悪化させることになり、この結果、ＮＡＮＤ型フラッシュメモリ５の寿命を短縮させることになる。ライトアンプリフィケーションは、書き込み効率値とも称される。ライトアンプリフィケーションは、ホスト２からの要求に基づいてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量に対する、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量の割合を示す。
【0025】
以降では、同一ワード線に接続された複数のメモリセルに対して３ページ分のデータを書き込むモードを第１書き込みモードと称し、同一ワード線に接続された複数のメモリセルに対して１ページ分のデータを書き込むモードを第２書き込みモードと称する。第１書き込みモードは、ＴＬＣモードとも称される。第２書き込みモードは、ＳＬＣモードとも称される。ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックそれぞれは、例えば、第１書き込みモード専用のブロックあるいは第２書き込みモード専用のブロックのいずれかである。
【0026】
ＤＲＡＭ６は、揮発性のメモリである。ＤＲＡＭ６の記憶領域の一部は、例えば、メモリシステム３を管理するために使用される情報を一時的に記憶するために使用される。また、ＤＲＡＭ６の記憶領域の他の一部は、ホスト２から受信したライトデータ、またはＮＡＮＤ型フラッシュメモリ５から読み出されたリードデータを一時的に記憶するために使用され得る。
【0027】
次に、コントローラ４の内部構成の例について説明する。コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）４１と、ＣＰＵ４２と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）４３と、スタティックＲＡＭ（ＳＲＡＭ）４４と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）４５と、ＥＣＣエンコード／デコード回路４６、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）４７とを含む。これらの各部は、内部バス４０に接続されている。
【0028】
ホストインタフェース４１は、ホスト２との通信を実行するインタフェース回路である。ホストインタフェース４１は、例えば、ホスト２からＩ／Ｏコマンドおよびデータを受信する。また、ホストインタフェース４１は、データおよび応答をホスト２に送信する。
【0029】
ＣＰＵ４２は、プロセッサである。ＣＰＵ４２は、ホストインタフェース４１、ＤＭＡＣ４３、ＳＲＡＭ４４、ＮＡＮＤインタフェース４５、ＥＣＣエンコード／デコード回路４６、およびＤＲＡＭインタフェース４７を制御する。ＣＰＵ４２は、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）を、ＳＲＡＭ４４またはＤＲＡＭ７にロードする。ＣＰＵ４２は、この制御プログラム（ファームウェア）を実行することによって様々な処理を行う。
【0030】
ＣＰＵ４２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理およびＮＡＮＤ型フラッシュメモリ５に含まれるブロックの管理を実行する。ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理とは、例えば、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を示す情報であるマッピング情報の管理である。論理アドレスは、メモリシステム３をアクセスするためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）である。物理アドレスは、ＮＡＮＤ型フラッシュメモリ５における物理的な記憶位置を示すアドレスである。ＮＡＮＤ型フラッシュメモリ５において、ブロックの１つのページへのデータ書き込みは、ブロックに対するプログラム／イレーズサイクル当たり１回のみ可能である。このため、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている記憶位置ではなく、別の記憶位置に書き込む。このため、ＣＰＵ４２は、論理アドレスと物理アドレスとの間のマッピングを論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）６１を使用して管理する。ＮＡＮＤ型フラッシュメモリ５に記憶されているデータのうち、論理アドレスにマッピングされている物理アドレスによって示される記憶位置に記憶されているデータは、有効データである。一方、どの論理アドレスにもマッピングされていない物理アドレスによって示される記憶位置に記憶されているデータは、無効データである。ＣＰＵ４２は、少なくとも有効データを記憶しているブロックをアクティブブロックとして管理する。また、ＣＰＵ４２は、有効データを記憶していないブロックをフリーブロックとして管理する。
【0031】
また、ＮＡＮＤ型フラッシュメモリ５に含まれるブロックの管理において、例えば、ガベージコレクション動作が実行される。ガベージコレクション動作において、ＣＰＵ４２は、特定のアクティブブロックをガベージコレクション対象のブロックとして選択する。ガベージコレクション対象のブロックは、コピー元ブロックと称される。ＣＰＵ４２は、選択されたブロックに格納されているブロックに記憶されている有効データのみを抽出して、コピー先ブロックにコピーする。これにより、選択されたガベージコレクション対象のブロックに記憶されていたデータは、全て無効データとなる。よって、選択されたブロックは、フリーブロックとなる。そして、ＣＰＵ４２は、フリーブロックとなったブロックに対するデータ消去動作を実行する。つまり、ＣＰＵ４２は、ガベージコレクション動作を実行することによって、メモリシステム３におけるフリーブロックの数を回復することができる。
【0032】
ＤＭＡＣ４３は、ダイレクトメモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ４３は、ホスト２のメモリ（不図示）とＳＲＡＭ４４またはＤＲＡＭ６との間のデータ転送を実行する。
【0033】
ＳＲＡＭ４４は、揮発性のメモリである。ＳＲＡＭ４４の記憶領域の一部は、例えば、ホスト２から受信したライトデータを一時的に記憶するライトバッファとして使用され得る。また、ＳＲＡＭ４４の記憶領域の一部は、例えば、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータを一時的に記憶するリードバッファとしても使用され得る。ＳＲＡＭ４４は、例えば、ＤＲＡＭ６と比べて、データの書き込みおよび読み出しの速度が速い。そのため、ＳＲＡＭ４４の記憶領域の一部には、ＤＲＡＭ６に格納されている情報のうち、使用頻度の高い情報が一時的に格納されていてもよい。
【0034】
ＮＡＮＤインタフェース４５は、ＮＡＮＤ型フラッシュメモリ５へのアクセスを実行するインタフェース回路である。
【0035】
ＮＡＮＤインタフェース４５は、ＮＡＮＤ型フラッシュメモリ５を制御する回路である。ＮＡＮＤ型フラッシュメモリ５が複数のＮＡＮＤ型フラッシュダイから構成されている場合、ＮＡＮＤインタフェース４５は、複数のチャンネルを介してこれら複数のＮＡＮＤ型フラッシュメモリダイそれぞれと接続されていてもよい。
【0036】
ＥＣＣエンコード／デコード回路４６は、データのエンコードと、データのデコードとを実行する回路である。ＥＣＣエンコード／デコード回路４６は、ＮＡＮＤ型フラッシュメモリ５にデータを書き込む際に、エンコード処理を実行する。エンコード処理において、ＥＣＣエンコード／デコード回路４６は、書き込むべきデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＥＣＣエンコード／デコード回路４６は、ＮＡＮＤ型フラッシュメモリ５からデータがリードされた際に、デコード処理を実行する。デコード処理において、ＥＣＣエンコード／デコード回路４６は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータに付加されたＥＣＣを使用して、このデータの誤り訂正処理を行う。
【0037】
ＤＲＡＭインタフェース４７は、ＤＲＡＭ６を制御する回路である。ＤＲＡＭインタフェース４７は、ＤＲＡＭ６にデータを格納し、またＤＲＡＭ６に格納されているデータを読み出す。
【0038】
次に、ＮＡＮＤ型フラッシュメモリ５の構成例について説明する。図２は、実施形態に係るメモリシステム３に含まれるＮＡＮＤ型フラッシュメモリ５の構成例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ５の記憶領域の一部は、ユーザデータ５１と、システムデータ５２とを記憶するために使用される。
【0039】
ユーザデータ５１は、ホスト２から受信されたライトコマンドに基づいて、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータである。ＮＡＮＤ型フラッシュメモリ５に記憶されているユーザデータは、有効データと、無効データとに大別される。有効データは、論理アドレスに関連付けられている物理アドレスによって示される、ＮＡＮＤ型フラッシュメモリ５における記憶位置に格納されているデータである。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、論理アドレスに関連付けられていない物理アドレスによって示される、ＮＡＮＤ型フラッシュメモリ５における記憶位置に格納されているデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。
【0040】
システムデータ５２は、メモリシステム３の管理のために使用されるデータである。システムデータ５２は、管理情報とも称される。システムデータ５２は、ヘルスデータを含む。ヘルスデータは、例えば、スマートヘルス情報と称される。ヘルスデータは、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を示す情報を含む。
【0041】
次に、ＤＲＡＭ６の構成例について説明する。図３は、実施形態に係るメモリシステム３に含まれるＤＲＡＭ６の構成例を示すブロック図である。ＤＲＡＭ６の記憶領域の一部は、Ｌ２Ｐテーブル６１と、アクティブブロックリスト６２と、フリーブロックリスト６３とを記憶するために使用される。
【0042】
Ｌ２Ｐテーブル６１は、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングをクラスタのような所定のサイズ毎に管理する。
【0043】
アクティブブロックリスト６２は、少なくとも有効データを格納しているブロックであるアクティブブロックを管理するリストである。また、アクティブブロックリスト６２は、アクティブブロックごとに、一つのブロックに格納可能なデータの総量に対する有効データの総量の割合を示す有効データ率を管理し得る。アクティブブロックリスト６２は、アクティブブロックの各々の有効データ率を保持していてもよい。アクティブブロックの各々の有効データ率は、ＤＲＡＭ６のアクティブブロックリスト６２で保持される代わりに、ＳＲＡＭ４４において保持されていてもよい。アクティブブロックの各々の有効データ率が管理されている場合、コントローラ４は、データの書き換えが発生する度に、データが書き替えられたアクティブブロックの各々の有効データ率を更新する。あるいは、アクティブブロックの各々の有効データ率は、ガベージコレクション動作の度に、コントローラ４によって算出されていてもよい。
【0044】
フリーブロックリスト６３は、有効データを格納していないブロックであるフリーブロックを管理するリストである。
【0045】
次に、ＣＰＵ４２の機能構成例について説明する。図４は、実施形態に係るメモリシステム３のコントローラ４に含まれるＣＰＵ４２の機能構成例を示すブロック図である。ＣＰＵ４２は、ライト制御部４２１と、ライトアンプリフィケーション（ＷＡＦ）算出部４２２と、ガベージコレクション（ＧＣ）制御部４２３とを含む。ライト制御部４２１、ＷＡＦ算出部４２２、およびＧＣ制御部４２３による処理は、ＣＰＵ４２がファームウェアを実行することによって処理されてもよいし、あるいは、専用のハードウェアによって処理されてもよい。
【0046】
ライト制御部４２１は、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込み動作を制御する。ライト制御部４２１は、ＮＡＮＤ型フラッシュメモリ５にデータを書き込むための指示であるプログラムコマンドを生成し、生成したプログラムコマンドをＮＡＮＤインタフェース４５に発行する。ライト制御部４２１は、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みが可能になったことに応じて、プログラムコマンドを生成する。
【0047】
ライト制御部４２１は、ホストインタフェース４１を介して、ライトコマンドを受信する。ライトコマンドは、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきライトデータに対応する論理アドレスと、ライトデータのサイズとを少なくとも指定する。ライト制御部４２１は、受信したライトコマンドに関連付けられたライトデータをホスト２から受信し、受信したライトデータをライトバッファ４４１に格納する。そして、ライトバッファ４４１に格納されている有効データの総量が最小書き込みサイズに達したことに応じて、ライト制御部４２１は、ライトデータが書き込まれる書き込み先ブロックにおける書き込み先記憶位置を決定し、書き込み先記憶位置にライトデータを書き込むためのプログラムコマンドを生成する。プログラムコマンドは、書き込み先記憶位置を示す物理アドレスと、書き込まれるべきユーザデータが格納されているライトバッファ４４１上の記憶位置を示すアドレスとを指定する。ライト制御部４２１は、生成したプログラムコマンドを図示しないコマンドキューおよびＮＡＮＤインタフェース４５を介して、ＮＡＮＤ型フラッシュメモリ５に発行する。このようにして、ライト制御部４２１は、ライトコマンドに関連付けられたライトデータを書き込み先ブロック内の書き込み先記憶位置に書き込む。
【0048】
また、ライト制御部４２１は、メモリシステム３の状況に基づいて、データ書き込み動作において使用される書き込みモードを選択する。例えば、ライト制御部４２１は、メモリシステム３におけるフリーブロックの個数が閾値よりも大きい場合、ライト制御部４２１は、第２書き込みモードを選択する。この場合、ライト制御部４２１は、１ページ分のユーザデータがライトバッファ４４１に準備されたときに、プログラムコマンドを生成する。また、例えば、ライト制御部４２１は、メモリシステム３におけるフリーブロックの個数が、閾値以下である場合、ライト制御部４２１は、第１書き込みモードを選択する。この場合、ライト制御部４２１は、３ページ分のユーザデータがライトバッファ４４１に準備されたときに、プログラムコマンドを生成する。３ページ分のユーザデータをＮＡＮＤ型フラッシュメモリ５に書き込むためのプログラムコマンドは、一度に送信されてもよいし、複数回に分けて送信されてもよい。
【0049】
また、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータを読み出すためのデータ読み出し動作は、不図示のリード制御部によって制御される。リード制御部は、ホスト２から受信されたリードコマンドに基づいて、データ読み出し動作を実行する。このとき、リード制御部は、ＮＡＮＤインタフェース４５を介してＮＡＮＤ型フラッシュメモリ５に送信されるべき、リードコマンドを生成する。
【0050】
ＷＡＦ算出部４２２は、ライトアンプリフィケーションを算出する。ＷＡＦ算出部４２２は、ガベージコレクション動作が開始されたことに応じて、ライトアンプリフィケーション算出動作を開始する。
【0051】
ＷＡＦ算出部４２２は、まず、ＮＡＮＤ型フラッシュメモリ５からヘルスデータを読み出す。ＷＡＦ算出部４２２は、読み出したヘルスデータから、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を取得する。さらに、ＷＡＦ算出部４２２は、例えば、読み出したヘルスデータから、ホスト２から受信されたライトコマンドに基づいてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を取得する。ＷＡＦ算出部４２２は、読み出したヘルスデータから取得した、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を使用して、ホスト２から受信されたライトコマンドに基づいてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を算出してもよい。
【0052】
ＧＣ制御部４２３は、ガベージコレクション動作を制御する。ＧＣ制御部４２３は、メモリシステム３におけるアクティブブロックの数（あるいはフリーブロックの数）に応じて、２種類のガベージコレクション動作（第１ガベージコレクション動作、あるいは第２ガベージコレクション動作）を実行する。
【0053】
ＧＣ制御部４２３は、メモリシステム３がアイドル状態に遷移すると、メモリシステム３におけるアクティブブロックの個数が第１範囲内であるか否かを判定する。第１範囲は、例えば、ｎｍｉｎ以上且つｎｍａｘ未満の範囲である。ｎｍｉｎおよびｎｍａｘは、いずれも自然数であり、ｎｍｉｎはｎｍａｘよりも小さい値である。ＧＣ制御部４２３は、アクティブブロックの個数が第１範囲内である場合、第１ガベージコレクション動作を実行する。第１ガベージコレクション動作を開始すると、ＧＣ制御部４２３は、ＷＡＦ算出部４２２にＷＡＦを算出させる。そして、ＧＣ制御部４２３は、メモリシステム３におけるアクティブブロックの数が増加するにつれて増加する第１閾値を算出する。第１閾値は、Ｖｃｔｈとも称される。具体的には、Ｖｃｔｈは、１以上の数を指数とするアクティブブロックの数の累乗を、１以上の数を指数とする複数のブロックの数の累乗で除した数に、ＷＡＦを乗じた値に基づいた百分率である。ＧＣ制御部４２３は、算出された閾値と、メモリシステム３におけるアクティブブロックの各々の有効データ率とを比較する。ＧＣ制御部４２３は、アクティブブロックのうち、有効データ率がＶｃｔｈよりも小さいブロックの各々を選択する。そして、ＧＣ制御部４２３は、選択したブロックそれぞれに格納されている有効データをコピー先ブロックにコピーすることによって、選択したブロックの各々をフリーブロックにする。
【0054】
また、ＧＣ制御部４２３は、メモリシステム３におけるフリーブロックの数が閾値を下回ると、第１ガベージコレクションとは異なる、第２ガベージコレクション動作を実行する。ＧＣ制御部４２３は、例えば、回復されるべきフリーブロックの数を設定する。ＧＣ制御部４２３は、例えば、アクティブブロックのうち、有効データ率が低いブロックから順に選択する。ＧＣ制御部４２３は、選択したブロックそれぞれに格納されている有効データをコピー先ブロックにコピーすることによって、選択したブロックそれぞれをフリーブロックにする。ただし、ＧＣ制御部４２３は、設定された個数だけフリーブロックの数が回復されるまで、第２ガベージコレクション動作を続ける。
【0055】
以降では、第１ガベージコレクション動作を単にガベージコレクション動作と称し、第２ガベージコレクション動作を他のガベージコレクションと称する。
【0056】
次に、データ書き込み動作とガベージコレクション動作とにおけるデータの流れについて説明する。図５は、実施形態に係るメモリシステムにおいて実行される書き込み動作と、ガベージコレクション動作の例を示す図である。
【0057】
まず、データ書き込み動作について説明する。ライト制御部４２１は、ホスト２から受信されたライトコマンドに関連付けられたユーザデータを受信し、受信されたユーザデータをライトバッファ４４１に一時的に格納する。そして、ライト制御部４２１は、格納されたユーザデータを書き込み先ブロックに書き込む。書き込みが完了すると、コントローラ４は、処理が完了したライトコマンドに対応する完了応答をホスト２に送信する。
【0058】
ユーザデータが書き込まれることによって、書き込み先ブロックが新たなユーザデータを書き込むことができないフル状態になると、コントローラ４は、このブロックの書き込み先ブロックへの割り当てを解除して、アクティブブロックリスト６２に登録する。あるいは、書き込み先ブロックに割り当てられたときに、このブロックは、アクティブブロックリスト６２に登録されていてもよい。
【0059】
新たなデータ書き込み動作が生じたときに書き込み先ブロックにブロックが割り当てられていない場合、ライト制御部４２１は、フリーブロックリスト６３から任意のブロックを選択し、書き込み先ブロックに割り当てる。このとき、ライト制御部４２１は、フリーブロックの各々のプログラム／イレーズサイクルを参照してもよい。例えば、ライト制御部４２１は、プログラム／イレーズサイクルの進みが遅いブロックである、比較的寿命が長いブロックを選択して、書き込み先ブロックとして割り当てる。
【0060】
次いで、ガベージコレクション動作について説明する。
【0061】
ＧＣ制御部４２３は、アクティブブロックリスト６２に登録されているアクティブブロックのうち、有効データ率がＶｃｔｈよりも小さいという条件を満たすブロックを全て、ガベージコレクション対象ブロックとして選択する。ＧＣ制御部４２３は、例えば、ガベージコレクション動作において、アクティブブロックの各々の有効データ率を算出することによって、アクティブブロックの各々の有効データ率を特定する。あるいは、ＧＣ制御部４２３は、メモリシステム３において管理されているアクティブブロックの各々の有効データ率を参照することによって、有効データ率を特定する。
【0062】
条件を満たすブロックが存在しなかった場合、ＧＣ制御部４２３は、ガベージコレクション動作を終了する。
【0063】
条件を満たす一つ以上のブロックが存在する場合、ＧＣ制御部４２３は、条件を満たす一つ以上のブロックの各々を、一つ以上のガベージコレクション対象ブロックとして選択する。選択されたブロックは、コピー元ブロックとして割り当てられる。また、コピー先ブロックに割り当てられているブロックが無い場合、ＧＣ制御部４２３は、フリーブロックリスト６３から一つ以上のフリーブロックを選択して、コピー先ブロックとして割り当てる。
【0064】
そして、ＧＣ制御部４２３は、ガベージコレクション対象ブロックに格納されている有効データをコピー先ブロックにコピーする。これによって、ガベージコレクション対象ブロックに格納されている有効データは、無効データとなる。そして、格納されているデータが全て無効データとなったガベージコレクション対象ブロックは、データ消去動作が実行された後、フリーブロックリスト６３に返却される。また、ブロックに対するデータ消去動作は、フリーブロックリスト６３に登録されているブロックが、書き込み先ブロックあるいはコピー先ブロックとして割り当てられる直前に実行されてもよい。
【0065】
データがコピーされることによって、フル状態になったコピー先ブロックは、コピー先ブロックへの割り当てを解除され、アクティブブロックリスト６２に登録される。あるいは、このブロックは、コピー先ブロックとして割り当てられた際に、アクティブブロックリスト６２に登録されていてもよい。
【0066】
コピー先ブロックへの有効データのコピーの際には、例えば、コントローラ４は、ＴＬＣモードを使用して、コピー先ブロックにデータが書き込まれる。この場合、コピー先ブロックに割り当てられるブロックは、ＴＬＣモードに対応するブロックが選択される。このとき、コピー元ブロックに格納されている有効データがＳＬＣモードを使用して書き込まれていたデータであった場合、コントローラ４は、ＴＬＣモードでコピー先ブロックにデータをコピーすることによって、このデータを格納するために使用されるブロックの数を減らすことができる。
【0067】
しかし、ガベージコレクション動作に基づいたコピー先ブロックへのデータのコピーは、ホスト２からの要求に基づいたＮＡＮＤ型フラッシュメモリ５へのデータの書き込み以外の、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みである。そのため、ガベージコレクション動作に基づいたデータのコピーが実行されることによって、メモリシステム３のＷＡＦは、増加する。
【0068】
次に、ガベージコレクション動作において使用される閾値であるＶｃｔｈについて説明する。図６は、実施形態に係るメモリシステムにおける第１閾値とアクティブブロックの数との間の関係について示す図である。
【0069】
図６において示されるグラフの縦軸は、ガベージコレクション動作において使用される閾値（Ｖｃｔｈと称する）を示す。また、横軸は、メモリシステム３におけるアクティブブロックの数であるｎを示す。Ｖｃｔｈは、以下の式１によって算出される。
Ｖｃｔｈ＝１００×ｚ×ＷＡＦ×（ｎ－ｎｍｉｎ）ｘ／（Ｎ－ｎｍｉｎ）ｘ…式１
式１におけるＷＡＦは、メモリシステム３の現在のライトアンプリフィケーションである。
Ｖｃｔｈ＝１００×ｚ×ＷＡＦ×（ｎ－ｎｍｉｎ）ｘ／（Ｎ－ｎｍｉｎ）ｘ…式１
式１におけるＷＡＦは、メモリシステム３の現在のライトアンプリフィケーションである。
【0070】
Ｎは、メモリシステム３において管理されるブロックの総数を示す。ブロックの総数であるＮは、アクティブブロックの数と、フリーブロックの数との合計である。すなわち、ブロックの総数であるＮからアクティブブロックの数であるｎを減算した数は、フリーブロックの数を表すことになる。
【0071】
ｎｍｉｎは、ガベージコレクション開始閾値であり、第１範囲の下端の値を示す。
【0072】
ｎｍａｘは、ガベージコレクション終了閾値であり、第１範囲の上端の値を示す。
【0073】
リリースサイズは、第１範囲に対応するブロックの数を示す。リリースサイズは、Ｎ－（ｎｍｉｎ＋オフセット＋ＧＣ ｔｈｒｅｓｈｏｌｄ）によって表され得る。オフセットは、アクティブブロックの数がｎｍａｘを超えた後、他のガベージコレクション動作が開始されるまでの猶予である。オフセットは、設定されていなくともよい（例えば、０であってもよい）。ＧＣ ｔｈｒｅｓｈｏｌｄは、他のガベージコレクション動作が開始されるか否かを判定するために使用される閾値である。ＧＣ制御部４２３は、メモリシステム３におけるフリーブロックの数がＧＣ ｔｈｒｅｓｈｏｌｄ以下になったことに応じて、他のガベージコレクション動作を実行する。
【0074】
ｚは、正規化値である。Ｖｃｔｈが、百分率の値に収まるように予め設定された値である。ｚは、例えば、メモリシステム３の動作中で、固定された値である。
【0075】
ｘは、１以上の数である。ｘは、例えば、２あるいは３などの値に設定される。
【0076】
βは、フリーブロック供給制御変数である。βは、ＷＡＦの値に応じて、Ｖｃｔｈを調整するために使用される値である。βは、例えば、２０％である。また、Ｖｃｔｈをより大きい値に調整するために使用されるフリーブロック供給制御変数と、Ｖｃｔｈをより小さい値に調整するために使用されるフリーブロック供給制御変数とを異なる値に設定してもよい。
【0077】
アクティブブロックの数であるｎが、０以上ｎｍａｘ＋オフセット未満までの間、コントローラ４のライト制御部４２１は、ＳＬＣモードを使用して、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みを実行する。ＳＬＣモードを使用して書き込み動作を実行している間、メモリシステム３は、ホスト２から受信されたライトコマンドを比較的低いレイテンシで処理することができる。
【0078】
アクティブブロックの数であるｎが、ｎｍａｘ＋オフセット以上になると、コントローラ４のライト制御部４２１は、ＴＬＣモードを使用して、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みを実行する。ＴＬＣモードを使用して書き込み動作を実行している間、メモリシステム３は、ＳＬＣモードを使用して書き込み動作を実行していた場合と比べて、ホスト２から受信されたライトコマンドを比較的高いレイテンシで処理することになる。
【0079】
また、フリーブロックの数がＧＣ ｔｈｒｅｓｈｏｌｄを下回っているとき、ＧＣ制御部４２３は、他のガベージコレクション動作を実行する。アクティブブロックの数がｎｍａｘ＋オフセット以上であるとき、フリーブロックの数はＧＣ ｔｈｒｅｓｈｏｌｄ以下となるため、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みにＴＬＣモードを使用するとき、他のガベージコレクション動作を実行する。ＧＣ制御部４２３は、フリーブロックの数がＧＣ ｔｈｒｅｓｈｏｌｄを下回っており、且つ閾値以上である間、バックグラウンドで他のガベージコレクション動作を実行する。つまり、ＧＣ制御部４２３は、ホスト２から受信されたライトコマンドに基づいたデータ書き込みが実行されていないときに、他のガベージコレクション動作を実行する。この閾値が、ＧＣ ｔｈｒｅｓｈｏｌｄよりも小さい値である。
【0080】
また、アクティブブロックの数であるｎがｎｍａｘ＋オフセット以上であり、且つフリーブロックの数が閾値未満である間、コントローラ４のＧＣ制御部４２３は、フォアグラウンドで他のガベージコレクション動作を実行する。この間、メモリシステム３は、ホスト２から受信されたライトコマンドに基づいた書き込み動作と並行して、他のガベージコレクション動作を実行する。そのため、メモリシステム３は、単にＴＬＣモードで書き込み動作を実行している間と比べて、さらに高いレイテンシで、ホスト２から受信されたライトコマンドを処理することになる。
【0081】
そして、アクティブブロックの数であるｎが、リリースサイズに対応する第１範囲内にある間、コントローラ４のＧＣ制御部４２３は、メモリシステム３がアイドル状態に遷移する度に、ガベージコレクション動作を実行する。
【0082】
このとき、コントローラ４のＷＡＦ算出部４２２は、メモリシステム３におけるＷＡＦを算出する。そして、コントローラ４は、算出したＷＡＦと、メモリシステム３におけるアクティブブロックの数ｎとを使用して、Ｖｃｔｈを算出する。
【0083】
ガベージコレクション動作において、ＧＣ制御部４２３は、有効データ率がＶｃｔｈ以下であるブロックの各々を、ガベージコレクション対象ブロックとして選択する。そのため、算出されたＶｃｔｈの値が大きいほど、多くのアクティブブロックがガベージコレクション対象ブロックとして選択されることになる。
【0084】
図６のグラフに描かれている曲線は、ＷＡＦ＝ＷＡＦ目標値における、Ｖｃｔｈ＝１００×ｚ×ＷＡＦ×（ｎ－ｎｍｉｎ）ｘ／（Ｎ－ｎｍｉｎ）ｘによって表される曲線である。ここで、ｎは、第１範囲内の値である。つまり、ｎは、ｎｍｉｎ以上であり、且つｎｍａｘ以下である。また、ｘが１以上の数であるため、Ｖｃｔｈの値は、アクティブブロックの数であるｎが大きくなるにつれて、より大きい値になる。
【0085】
このことから、メモリシステム３におけるアクティブブロックの数が少ない間は、有効データ率の低いブロックが、コピー元ブロックとして選択される。そして、アクティブブロックの数が増えるにつれて、有効データ率の高いブロックが、コピー元ブロックとして選択されるようになる。つまり、ガベージコレクション動作において、コピーされる有効データの割合が低いブロックから、コピー元ブロックとして選択され、フリーブロックとなる。
【0086】
ＧＣ制御部４２３は、図６において、Ｖｃｔｈ＝５０％を算出する。
【0087】
そして、ＧＣ制御部４２３は、ＷＡＦの値と、ＷＡＦ目標値とを比較して、算出したＶｃｔｈを調整する。ＷＡＦがＷＡＦ目標値と等しい場合、ＧＣ制御部４２３は、Ｖｃｔｈ＝５０％のまま、以降のガベージコレクション動作を実行する。
【0088】
ＷＡＦの値がＷＡＦ目標値よりも小さい場合、ＧＣ制御部４２３は、算出されたＶｃｔｈにβを加算する。例えば、Ｖｃｔｈは、７０％（＝５０％＋２０％）になる。これによって、βが加算されていないＶｃｔｈを使用した場合と比べて、コピー元ブロックとして選択されるブロックの個数は、増加し得る。このとき、メモリシステム３のＷＡＦがＷＡＦ目標値よりも小さいため、コピーされるデータの総量が増加することは許容される。
【0089】
また、ＷＡＦの値がＷＡＦ目標値よりも大きい場合、ＧＣ制御部４２３は、算出されたＶｃｔｈからβを減算する。例えば、Ｖｃｔｈは、３０％（＝５０％－２０％）になる。これによって、コピー元ブロックとして選択されるブロックの個数は、減少し得る。これにより、コピーされるデータの総量が減少するため、メモリシステム３のＷＡＦは、増加が抑制され、ＷＡＦ目標値に近づきやすくなる。
【0090】
これにより、メモリシステム３のＷＡＦがＷＡＦ目標値よりも小さい場合には、ＷＡＦが増加されやすくなるようにＶｃｔｈが調整される。そして、ＷＡＦがＷＡＦ目標値よりも大きい場合には、ＷＡＦの増加が抑制されるようにＶｃｔｈが調整される。よって、コントローラ４は、Ｖｃｔｈを調整することによって、ＷＡＦがＷＡＦ目標値から外れないように制御することができる。
【0091】
ここでは、Ｖｃｔｈを調整する方法として、Ｖｃｔｈにβを加算する、あるいはＶｃｔｈからβを減算する手法について説明したが、Ｖｃｔｈは、他の手法で調整されてもよい。例えば、Ｖｃｔｈに１よりも大きい数を乗じることによってＶｃｔｈを増加させ、Ｖｃｔｈに０より大きく且つ１未満の数を乗ずることによってＶｃｔｈを減少させてもよい。
【0092】
次に、ＷＡＦと、ＷＡＦ目標値とを比較した結果のケースごとに、Ｖｃｔｈについて説明する。図７は、実施形態に係るメモリシステムにおける、ＷＡＦが目標値と等しい場合の、第１閾値とアクティブブロックの数との間の関係について示す図である。ここで、メモリシステム３におけるアクティブブロックの数は、ｎ１である。
【0093】
【0094】
このとき、ＷＡＦがＷＡＦ目標値と等しいため、ＧＣ制御部４２３は、算出されたＶｃｔｈを使用して、ガベージコレクション対象ブロックを選択する。つまり、有効データ率が５０％よりも小さいブロックのそれぞれを、ガベージコレクション対象ブロックとして選択する。そして、ＧＣ制御部４２３は、選択されたブロックの各々に格納されている有効データをコピー先ブロックにコピーする。
【0095】
このように、ＷＡＦがＷＡＦ目標値と等しい場合、コントローラ４は、ガベージコレクション動作によってコピーされるデータの総量を増やす必要もなく、且つ増加を抑制する必要もない。そのため、コントローラ４は、Ｖｃｔｈを調整せず、算出されたＶｃｔｈをそのまま使用して、ガベージコレクション対象ブロックを選択する。
【0096】
次に、ＷＡＦがＷＡＦ目標値よりも小さい場合について説明する。図８は、実施形態に係るメモリシステムにおける、ＷＡＦが目標値よりも小さい場合の、第１閾値とアクティブブロックの数との間の関係について示す図である。ここで、メモリシステム３におけるアクティブブロックの数は、ｎ２である。
【0097】
図８において、ＷＡＦがＷＡＦ目標値と等しいときのＶｃｔｈを示す曲線が点線で示されている。また、ＷＡＦがＷＡＦ目標値よりも小さいときのＶｃｔｈを示す曲線が実線で示されている。Ｖｃｔｈは、ＷＡＦに比例している。そのため、アクティブブロックの数が同じである場合、ＷＡＦが小さいほど、算出されるＶｃｔｈの値は、より小さい値になる。
【0098】
ここで、アクティブブロックの数がｎ２であるとき、１０％を示すＶｃｔｈが算出される。
【0099】
このとき、ＧＣ制御部４２３は、ＷＡＦがＷＡＦ目標値よりも小さいため、Ｖｃｔｈをより大きい値にするように調整する。具体的には、ＧＣ制御部４２３は、算出されたＶｃｔｈに、２０％加算する。調整後のＶｃｔｈは、３０％（＝１０％＋２０％）である。
【0100】
そして、ＧＣ制御部４２３は、調整後のＶｃｔｈを使用して、ガベージコレクション対象ブロックを選択する。つまり、ＧＣ制御部４２３は、アクティブブロックのうち、有効データ率が３０％よりも小さいブロックそれぞれを、ガベージコレクション対象ブロックとして選択する。
【0101】
このように、コントローラ４は、ＷＡＦがＷＡＦ目標値よりも小さい場合、Ｖｃｔｈがより大きい値になるように調整する。これにより、コントローラ４は、調整前のＶｃｔｈを使用した場合よりもガベージコレクション対象ブロックとして選択されるブロックが多くなるようにする。このことは、ＷＡＦがＷＡＦ目標値よりも小さいために、コピーされるデータの総量が増加することを許容することができるためである。
【0102】
次に、ＷＡＦがＷＡＦ目標値よりも大きい場合について説明する。図９は、実施形態に係るメモリシステムにおける、ＷＡＦが目標値よりも大きい場合の、第１閾値とアクティブブロックの数との間の関係について示す図である。ここで、メモリシステム３におけるアクティブブロックの数は、ｎ３である。
【0103】
図９には、ＷＡＦがＷＡＦ目標値と等しいときのＶｃｔｈを示す曲線が点線で示されている。また、ＷＡＦがＷＡＦ目標値よりも大きいときのＶｃｔｈを示す曲線が実線で示されている。Ｖｃｔｈは、ＷＡＦに比例している。そのため、アクティブブロックの数が同じである場合、ＷＡＦが大きいほど、Ｖｃｔｈの値も大きくなる。
【0104】
ここで、アクティブブロックの数がｎ３であるとき、７０％を示すＶｃｔｈが算出される。
【0105】
このとき、ＧＣ制御部４２３は、ＷＡＦがＷＡＦ目標値よりも大きいため、Ｖｃｔｈをより小さい値にするように調整する。具体的には、ＧＣ制御部４２３は、算出されたＶｃｔｈに、２０％減算する。調整後のＶｃｔｈは、５０％（＝７０％－２０％）である。
【0106】
そして、ＧＣ制御部４２３は、調整後のＶｃｔｈを使用して、ガベージコレクション対象ブロックを選択する。つまり、ＧＣ制御部４２３は、アクティブブロックのうち、有効データ率が５０％よりも小さいブロックそれぞれを、ガベージコレクション対象ブロックとして選択する。
【0107】
このように、コントローラ４は、ＷＡＦがＷＡＦ目標値よりも大きい場合、Ｖｃｔｈがより小さい値になるように調整する。これにより、コントローラ４は、調整前のＶｃｔｈを使用した場合よりもガベージコレクション対象ブロックとして選択されるブロックの数が少なくなるようにする。そして、コピー元ブロックとして選択されるブロックの数を少なくすることで、ＷＡＦの増加を抑制することができる。
【0108】
次に、アイドル状態遷移動作について説明する。図１０は、実施形態に係るメモリシステムにおいて実行されるアイドル状態遷移動作の手順を示すフローチャートである。コントローラ４は、例えば、一定時間の間、ホスト２からＩ／Ｏコマンドを受信していないことに応じて、メモリシステム３をアイドル状態に遷移させるためのアイドル状態遷移動作を開始する。
【0109】
コントローラ４は、メモリシステム３をアイドル状態に遷移させる（ステップＳ１０１）。
【0110】
コントローラ４は、メモリシステム３におけるアクティブブロックの数が第１範囲内にあるか否かを判定する（ステップＳ１０２）。
【0111】
アクティブブロックの数が第１範囲内にない場合（Ｓ１０２でＮｏ）、コントローラ４は、アイドル状態遷移動作を終了する。
【0112】
アクティブブロックの数が第１範囲内にある場合（Ｓ１０２でＹｅｓ）、コントローラ４は、ガベージコレクション動作を実行する（ステップＳ１０３）。
【0113】
このように、コントローラ４は、メモリシステム３がアイドル状態に遷移する度に、ガベージコレクション動作を実行するか否かを判定する。
【0114】
次に、図１０のＳ１０３におけるガベージコレクション動作の詳細について説明する。図１１は、実施形態に係るメモリシステムにおいて実行されるガベージコレクション動作の手順を示すフローチャートである。コントローラ４は、メモリシステム３がアイドル状態に遷移したときに、アクティブブロックの数が第１範囲内にある場合（図１０のＳ１０２でＹｅｓ）、ガベージコレクション動作を開始する。
【0115】
コントローラ４は、メモリシステム３におけるライトアンプリフィケーション（ＷＡＦ）を算出する（ステップＳ２０１）。
【0116】
コントローラ４は、Ｓ２０１で算出したＷＡＦおよびメモリシステム３におけるアクティブブロックの数を使用して、Ｖｃｔｈを算出する（ステップＳ２０２）。
【0117】
コントローラ４は、Ｓ２０１で算出したＷＡＦと、ＷＡＦ目標値と比較する（ステップＳ２０３）。ＷＡＦ目標値は、予め設定された値である。
【0118】
算出したＷＡＦがＷＡＦ目標値よりも小さい場合（Ｓ２０３でＷＡＦ＜ＷＡＦ目標値）は、コントローラ４は、Ｓ２０２で算出したＶｃｔｈを増加させるように調整する（ステップＳ２０４）。例えば、コントローラ４は、Ｖｃｔｈにβを加算する。
【0119】
算出したＷＡＦがＷＡＦ目標値よりも大きい場合（Ｓ２０３でＷＡＦ＞ＷＡＦ目標値）、コントローラ４は、Ｓ２０２で算出したＶｃｔｈを減少させるように調整する（ステップＳ２０５）。例えば、コントローラ４は、Ｖｃｔｈからβを減算する。
【0120】
また、算出したＷＡＦがＷＡＦ目標値と等しい場合、コントローラ４は、Ｓ２０２で算出したＶｃｔｈをそのまま使用する。
【0121】
コントローラ４は、各アクティブブロックの有効データ率を取得する（ステップＳ２０６）。例えば、コントローラ４は、アクティブブロックリスト６２を参照して、アクティブブロックそれぞれの有効データ率を特定する。あるいは、コントローラ４は、アクティブブロックの各々を参照して、有効データ率を算出する。
【0122】
コントローラ４は、Ｓ２０６で取得した有効データ率に基づいて、有効データ率がＶｃｔｈを下回っているアクティブブロックが存在するか否かを判定する（ステップＳ２０７）。
【0123】
有効データ率がＶｃｔｈを下回っているアクティブブロックが存在しない場合（Ｓ２０７でＮｏ）、コントローラ４は、ガベージコレクション動作を終了する。
【0124】
有効データ率がＶｃｔｈを下回っているアクティブブロックが存在する場合（Ｓ２０７でＹｅｓ）、コントローラ４は、有効データ率がＶｃｔｈを下回っているアクティブブロックの各々を、ガベージコレクション対象ブロックとして選択する（ステップＳ２０８）。
【0125】
コントローラ４は、Ｓ２０８で選択したブロックの各々に格納されている有効データを、コピー先ブロックにコピーする（ステップＳ２０９）。これにより、Ｓ２０８で選択したブロックの各々は、有効データを格納していないフリーブロックになる。
【0126】
これにより、コントローラ４は、メモリシステム３のＷＡＦと、アクティブブロックの数とに基づいて、Ｖｃｔｈを算出する。そして、コントローラ４は、ＷＡＦと、ＷＡＦ目標値との比較結果に基づいて、Ｖｃｔｈの値を調整する。コントローラ４は、このＶｃｔｈを使用して、ガベージコレクション対象ブロックを選択する。これによって、コントローラ４は、メモリシステム３のＷＡＦと、アクティブブロックの数とに応じて、ガベージコレクション動作によってコピーされるデータの量を制御することができる。
【0127】
次に、図１１のＳ２０１におけるＷＡＦを算出する動作の詳細について説明する。図１２は、実施形態に係るメモリシステムにおいて実行されるＷＡＦ算出動作の手順を示すフローチャートである。コントローラ４は、ガベージコレクション動作を開始する際に、ＷＡＦ算出動作を開始する。
【0128】
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５からヘルスデータを読み出す（ステップＳ３０１）。
【0129】
コントローラ４は、Ｓ３０１で読み出したヘルスデータに含まれる、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量に基づいて、ＷＡＦを算出する（ステップＳ３０２）。具体的には、コントローラ４は、ホスト２からの要求に基づいてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量を、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量で除することによって、ＷＡＦを算出する。ホスト２からの要求に基づいてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの総量は、例えば、Ｓ３０１で読み出されたヘルスデータに含まれていてもよい。
【0130】
これにより、コントローラ４は、ガベージコレクション動作を実行する際に、メモリシステム３のＷＡＦを算出する。
【0131】
以上説明したように、実施形態によれば、コントローラ４は、メモリシステム３がアイドル状態に遷移したときに、アクティブブロックの数が第１範囲内にある場合、ガベージコレクション動作を開始する。コントローラ４は、ガベージコレクション動作を開始すると、ＷＡＦと、Ｖｃｔｈとを算出する。そして、コントローラ４は、算出したＷＡＦとＷＡＦ目標値との比較結果に基づいて、算出したＶｃｔｈを調整する。コントローラ４は、アクティブブロックのうち、有効データ率がこのＶｃｔｈよりも小さいブロックの各々を選択し、選択したブロックの各々に格納されている有効データをコピーすることによって、選択したブロックをフリーブロックにする。これにより、コントローラ４は、メモリシステム３のＷＡＦおよびアクティブブロックの数に基づいて、ガベージコレクション動作を好適に実行することができる。例えば、Ｖｃｔｈが３０％である場合、コントローラ４は、有効データ率が３０％よりも小さいブロックだけを選択し、選択したブロックに格納されている有効データをコピーすることによって、選択したブロックをフリーブロックにする。これにより、コピーされるデータの量が抑制され、ＷＡＦの増加を抑制できる。
【0132】
具体的には、Ｖｃｔｈが第１範囲内にあるアクティブブロックの数の指数関数であるため、コントローラ４は、アクティブブロックの数が増えるほど、より多くのブロックがガベージコレクション対象のブロックとして選択されることになる。そのため、コントローラ４は、アクティブブロックの数が多いほど、よりフリーブロックの数を回復するようにガベージコレクション動作を制御することができる。
【0133】
また、コントローラ４は、メモリシステム３のＷＡＦがＷＡＦ目標値よりも小さい場合にＶｃｔｈがより大きい値になるように調整する。これにより、コントローラ４は、ガベージコレクション動作によるフリーブロックの供給数を増加させることができる。また、コントローラ４は、より多くのデータをコピーすることになるためにＷＡＦを増加させて、ＷＡＦをＷＡＦ目標値に近づけることができる。
【0134】
またさらに、コントローラ４は、ＷＡＦがＷＡＦ目標値よりも大きい場合にＶｃｔｈがより小さい値になるように調整する。これにより、コントローラ４は、ガベージコレクション動作によるフリーブロックの供給数を抑制することができる。また、コントローラ４は、コピーするデータの量を減らすことができ、ＷＡＦをＷＡＦ目標値に近づけることができる。
【0135】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、更新を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0136】
１…情報処理システム、２…ホスト、３…メモリシステム、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、７…バス、４０…内部バス、４１…ホストインタフェース、４２…ＣＰＵ、４３…ＤＭＡＣ、４４…ＳＲＡＭ、４５…ＮＡＮＤインタフェース、４６…ＥＣＣエンコード／デコード回路、４７…ＤＲＡＭインタフェース、５０…メモリセルアレイ、５１…ユーザデータ、５２…システムデータ、６１…Ｌ２Ｐテーブル、６２…アクティブブロックリスト、６３…フリーブロックリスト、４２１…ライト制御部、４２２…ＷＡＦ算出部、４２３…ＧＣ制御部、４４１…ライトバッファ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】