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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025021487
(43)【公開日】2025-02-14
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20250206BHJP
H01L 21/60 20060101ALI20250206BHJP
【ＦＩ】
H01L23/12 Q
H01L21/60 311Q
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023125203
(22)【出願日】2023-08-01
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】土屋 恵太
(72)【発明者】
【氏名】仮屋崎 修一
(72)【発明者】
【氏名】坂本 和夫
【テーマコード（参考）】
5F044
【Ｆターム（参考）】
5F044KK02
5F044KK12
5F044KK17
5F044LL01
5F044QQ02
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体チップが有する複数の突起電極は、第１領域と重なる位置に配置された第１突起電極と、前記第２絶縁層の第２領域と重なる位置に配置された第２突起電極と、前記第２絶縁層の第３領域と重なる位置に配置された第３突起電極と、を含んでいる。前記第１方向に直交する第２方向において、前記複数の第１突起電極は、第１ピッチで配列され、前記複数の第２突起電極は、第２ピッチで配列され、前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列されている。
【選択図】図６
【解決手段】半導体チップが有する複数の突起電極は、第１領域と重なる位置に配置された第１突起電極と、前記第２絶縁層の第２領域と重なる位置に配置された第２突起電極と、前記第２絶縁層の第３領域と重なる位置に配置された第３突起電極と、を含んでいる。前記第１方向に直交する第２方向において、前記複数の第１突起電極は、第１ピッチで配列され、前記複数の第２突起電極は、第２ピッチで配列され、前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列されている。
【選択図】図６
【特許請求の範囲】
【請求項1】
配線基板と、
前記配線基板の上に複数の突起電極を介して搭載された半導体チップと、
前記半導体チップと前記配線基板との間に配置され、かつ、前記複数の突起電極を封止する第１絶縁部材と、
を有し、
前記半導体チップは、
第１面を有する半導体基板と、
前記第１面の上に形成された第１配線層と、
前記半導体基板の前記第１面と対向する第２面、および前記第２面の反対側の第３面を備え、前記第１配線層を覆うように配置された第２絶縁層と、
前記第１配線層と電気的に接続された前記複数の突起電極と、
を有し、
前記第２絶縁層の前記第３面は、平面視において、
第１方向に延びている第１辺と、
前記第１辺の反対側に位置する第２辺と、
前記第１辺と前記第２辺との間に位置する第１領域と、
前記第１辺と前記第１領域の間に位置し、かつ、前記第１領域の隣りに位置する第２領域と、
前記第１辺と前記第２領域の間に位置し、かつ、前記第２領域の隣りに位置する第３領域と、
を含み、
前記複数の突起電極は、
平面視において、前記第１領域と重なる位置に配置された複数の第１突起電極と、
平面視において、前記第２領域と重なる位置に配置された複数の第２突起電極と、
平面視において、前記第３領域と重なる位置に配置された複数の第３突起電極と、
を含み、
前記複数の第３突起電極のそれぞれは、前記半導体チップの第１回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第１回路とは異なる回路に電気的に接続され、
前記複数の第１突起電極は、第１ピッチで配列され、
前記複数の第２突起電極は、第２ピッチで配列され、
前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列され、
前記第１方向に直交する第２方向において、前記第２ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第２方向に沿った成分よりも大きい、半導体装置。
前記配線基板の上に複数の突起電極を介して搭載された半導体チップと、
前記半導体チップと前記配線基板との間に配置され、かつ、前記複数の突起電極を封止する第１絶縁部材と、
を有し、
前記半導体チップは、
第１面を有する半導体基板と、
前記第１面の上に形成された第１配線層と、
前記半導体基板の前記第１面と対向する第２面、および前記第２面の反対側の第３面を備え、前記第１配線層を覆うように配置された第２絶縁層と、
前記第１配線層と電気的に接続された前記複数の突起電極と、
を有し、
前記第２絶縁層の前記第３面は、平面視において、
第１方向に延びている第１辺と、
前記第１辺の反対側に位置する第２辺と、
前記第１辺と前記第２辺との間に位置する第１領域と、
前記第１辺と前記第１領域の間に位置し、かつ、前記第１領域の隣りに位置する第２領域と、
前記第１辺と前記第２領域の間に位置し、かつ、前記第２領域の隣りに位置する第３領域と、
を含み、
前記複数の突起電極は、
平面視において、前記第１領域と重なる位置に配置された複数の第１突起電極と、
平面視において、前記第２領域と重なる位置に配置された複数の第２突起電極と、
平面視において、前記第３領域と重なる位置に配置された複数の第３突起電極と、
を含み、
前記複数の第３突起電極のそれぞれは、前記半導体チップの第１回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第１回路とは異なる回路に電気的に接続され、
前記複数の第１突起電極は、第１ピッチで配列され、
前記複数の第２突起電極は、第２ピッチで配列され、
前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列され、
前記第１方向に直交する第２方向において、前記第２ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第２方向に沿った成分よりも大きい、半導体装置。
【請求項2】
請求項１において、
前記複数の突起電極のうち、前記複数の第３突起電極は、前記第１辺に最も近い位置に配置されている突起電極を含んでいる、半導体装置。
前記複数の突起電極のうち、前記複数の第３突起電極は、前記第１辺に最も近い位置に配置されている突起電極を含んでいる、半導体装置。
【請求項3】
請求項２において、
前記第１回路は、電気信号の入出力回路である、半導体装置。
前記第１回路は、電気信号の入出力回路である、半導体装置。
【請求項4】
請求項１において、
前記複数の第２突起電極は、前記第２方向において３列以上で配列されている、半導体装置。
前記複数の第２突起電極は、前記第２方向において３列以上で配列されている、半導体装置。
【請求項5】
請求項１において、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、千鳥配列されている、半導体装置。
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、千鳥配列されている、半導体装置。
【請求項6】
請求項１において、
前記複数の第１突起電極のうちの一つと、前記複数の第２突起電極のうちの一つとの最短ピッチは、前記第１ピッチ以上であり、
前記複数の第３突起電極のうちの一つと、前記複数の第２突起電極のうちの一つとの最短ピッチは、前記第１ピッチ以上である、半導体装置。
前記複数の第１突起電極のうちの一つと、前記複数の第２突起電極のうちの一つとの最短ピッチは、前記第１ピッチ以上であり、
前記複数の第３突起電極のうちの一つと、前記複数の第２突起電極のうちの一つとの最短ピッチは、前記第１ピッチ以上である、半導体装置。
【請求項7】
請求項６において、
前記複数の第１突起電極のうちの一つと、前記複数の第２突起電極のうち、前記一つの第１突起電極の隣に位置する第２突起電極とのピッチの最大値は、前記第２ピッチ以下である、半導体装置。
前記複数の第１突起電極のうちの一つと、前記複数の第２突起電極のうち、前記一つの第１突起電極の隣に位置する第２突起電極とのピッチの最大値は、前記第２ピッチ以下である、半導体装置。
【請求項8】
請求項６において、
前記複数の第３突起電極のうちの一つと、前記複数の第２突起電極のうち、前記一つの第３突起電極の隣に位置する第２突起電極とのピッチの最大値は、前記第２ピッチ以下である、半導体装置。
前記複数の第３突起電極のうちの一つと、前記複数の第２突起電極のうち、前記一つの第３突起電極の隣に位置する第２突起電極とのピッチの最大値は、前記第２ピッチ以下である、半導体装置。
【請求項9】
請求項１において、
前記第２絶縁層の前記第３面は、
前記第２方向に延びている第３辺と、
前記第３辺と前記第１領域との間に位置する第４領域と、
を更に含み、
前記複数の突起電極は、平面視において、前記第４領域と重なる位置に配置されている複数の第４突起電極を含み、
前記複数の第４突起電極のそれぞれは、前記半導体チップの第２回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第２回路とは異なる回路に電気的に接続され、
前記複数の第４突起電極は、前記複数の第１突起電極と同じ第１ピッチで配列されている、半導体装置。
前記第２絶縁層の前記第３面は、
前記第２方向に延びている第３辺と、
前記第３辺と前記第１領域との間に位置する第４領域と、
を更に含み、
前記複数の突起電極は、平面視において、前記第４領域と重なる位置に配置されている複数の第４突起電極を含み、
前記複数の第４突起電極のそれぞれは、前記半導体チップの第２回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第２回路とは異なる回路に電気的に接続され、
前記複数の第４突起電極は、前記複数の第１突起電極と同じ第１ピッチで配列されている、半導体装置。
【請求項10】
請求項９において、
前記第１ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第１方向に沿った成分よりも長い、半導体装置。
前記第１ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第１方向に沿った成分よりも長い、半導体装置。
【請求項11】
請求項１０において、
前記複数の第１突起電極のそれぞれは、前記半導体チップの第３回路に電源電位を供給する電源電位供給経路、および前記第３回路に基準電位を供給する基準電位供給経路のいずれかに接続され、
前記配線基板は、前記複数の第１突起電極、前記複数の第２突起電極、および前記複数の第３突起電極のいずれかに接続される複数の端子が配置されている第２配線層を含み、
前記第２配線層は、
前記複数の端子のうち、前記電源電位供給経路に電気的に接続されている複数の電源電位端子と、
前記複数の端子のうち、前記基準電位供給経路に電気的に接続されている複数の基準電位端子と、
前記第１方向に沿って配列されている前記複数の電源電位端子のそれぞれに接続され、かつ前記第１方向に延びている電源電位配線と、
前記第１方向に沿って配列されている前記複数の基準電位端子のそれぞれに接続され、かつ前記第１方向に延びている基準電位配線と、
を含んでいる、半導体装置。
前記複数の第１突起電極のそれぞれは、前記半導体チップの第３回路に電源電位を供給する電源電位供給経路、および前記第３回路に基準電位を供給する基準電位供給経路のいずれかに接続され、
前記配線基板は、前記複数の第１突起電極、前記複数の第２突起電極、および前記複数の第３突起電極のいずれかに接続される複数の端子が配置されている第２配線層を含み、
前記第２配線層は、
前記複数の端子のうち、前記電源電位供給経路に電気的に接続されている複数の電源電位端子と、
前記複数の端子のうち、前記基準電位供給経路に電気的に接続されている複数の基準電位端子と、
前記第１方向に沿って配列されている前記複数の電源電位端子のそれぞれに接続され、かつ前記第１方向に延びている電源電位配線と、
前記第１方向に沿って配列されている前記複数の基準電位端子のそれぞれに接続され、かつ前記第１方向に延びている基準電位配線と、
を含んでいる、半導体装置。
【請求項12】
請求項１１において、
前記複数の電源電位端子のそれぞれの外縁は円弧形状を成し、前記第２方向における前記電源電位配線の幅は、電源電位端子が成す円弧の半径以上である、半導体装置。
前記複数の電源電位端子のそれぞれの外縁は円弧形状を成し、前記第２方向における前記電源電位配線の幅は、電源電位端子が成す円弧の半径以上である、半導体装置。
【請求項13】
請求項１１において、
前記複数の基準電位端子のそれぞれの外縁は円弧形状を成し、前記第２方向における前記基準電位配線の幅は、基準電位端子が成す円弧の半径以上である、半導体装置。
前記複数の基準電位端子のそれぞれの外縁は円弧形状を成し、前記第２方向における前記基準電位配線の幅は、基準電位端子が成す円弧の半径以上である、半導体装置。
【請求項14】
配線基板と、
前記配線基板の上に複数の突起電極を介して搭載された半導体チップと、
前記半導体チップと前記配線基板との間に配置され、かつ、前記複数の突起電極を封止する第１絶縁部材と、
を有し、
前記半導体チップは、
第１面を有する半導体基板と、
前記第１面の上に形成された第１配線層と、
前記半導体基板の前記第１面と対向する第２面、および前記第２面の反対側の第３面を備え、前記第１配線層を覆うように配置された第２絶縁層と、
前記第１配線層と電気的に接続された前記複数の突起電極と、
を有し、
前記第２絶縁層の前記第３面は、平面視において、
第１方向に延びている第１辺と、
前記第１辺の反対側に位置する第２辺と、
前記第１辺と前記第２辺との間に位置する第１領域と、
前記第１辺と前記第１領域の間に位置する第２領域と、
前記第１辺と前記第２領域の間に位置する第３領域と、
を含み、
前記複数の突起電極は、
平面視において、前記第１領域と重なる位置に配置された複数の第１突起電極と、
平面視において、前記第２領域と重なる位置に配置された複数の第２突起電極と、
平面視において、前記第３領域と重なる位置に配置された複数の第３突起電極と、
を含み、
前記複数の第３突起電極のそれぞれは、前記半導体チップの第１回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第１回路とは異なる回路に電気的に接続され、
前記複数の第１突起電極は、第１ピッチで配列され、
前記複数の第２突起電極は、第２ピッチで配列され、
前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列され、
前記第１方向に直交する第２方向において、前記第２ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第２方向に沿った成分よりも小さい、半導体装置。
前記配線基板の上に複数の突起電極を介して搭載された半導体チップと、
前記半導体チップと前記配線基板との間に配置され、かつ、前記複数の突起電極を封止する第１絶縁部材と、
を有し、
前記半導体チップは、
第１面を有する半導体基板と、
前記第１面の上に形成された第１配線層と、
前記半導体基板の前記第１面と対向する第２面、および前記第２面の反対側の第３面を備え、前記第１配線層を覆うように配置された第２絶縁層と、
前記第１配線層と電気的に接続された前記複数の突起電極と、
を有し、
前記第２絶縁層の前記第３面は、平面視において、
第１方向に延びている第１辺と、
前記第１辺の反対側に位置する第２辺と、
前記第１辺と前記第２辺との間に位置する第１領域と、
前記第１辺と前記第１領域の間に位置する第２領域と、
前記第１辺と前記第２領域の間に位置する第３領域と、
を含み、
前記複数の突起電極は、
平面視において、前記第１領域と重なる位置に配置された複数の第１突起電極と、
平面視において、前記第２領域と重なる位置に配置された複数の第２突起電極と、
平面視において、前記第３領域と重なる位置に配置された複数の第３突起電極と、
を含み、
前記複数の第３突起電極のそれぞれは、前記半導体チップの第１回路に電気的に接続され、
前記複数の第１突起電極および前記複数の第２突起電極のそれぞれは、前記第１回路とは異なる回路に電気的に接続され、
前記複数の第１突起電極は、第１ピッチで配列され、
前記複数の第２突起電極は、第２ピッチで配列され、
前記複数の第３突起電極は、前記第１ピッチおよび前記第２ピッチのそれぞれとは異なるピッチで配列され、
前記第１方向に直交する第２方向において、前記第２ピッチの前記第２方向に沿った成分は、前記第１ピッチの前記第２方向に沿った成分よりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
複数の配線層を備えた配線基板上に、半導体チップがフリップチップ接続方式で搭載された半導体装置がある。例えば、特許文献１（特開２０１９－７５４４２号公報）には、半導体チップの表面に配列されている複数の突起電極を介して半導体チップと配線基板とが電気的に接続されている構造が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－７５４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の高機能化に伴って、１個の半導体チップが有する突起電極の数が増大する傾向がある。一方、半導体チップの小型化の要求により、複数の突起電極の配置密度は高くなっているため、互いに隣り合う突起電極同士が電気的に短絡しないよう、複数の突起電極を配列する必要がある。本願発明者は、半導体装置の信頼性向上、あるいは、電気的特性の改善などの観点から、複数の突起電極の配列を工夫することで、単に複数の突起電極が最小のピッチで配列されている場合と比較して改善できる場合があることを見出した。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態による半導体装置が有する半導体チップは、半導体基板の上に形成された第１配線層と、上記第１配線層を覆うように配置された第２絶縁層と、上記第１配線層と電気的に接続された複数の突起電極と、を有している。上記複数の突起電極は、上記第２絶縁層の第１領域と重なる位置に配置された複数の第１突起電極と、上記第２絶縁層の第２領域と重なる位置に配置された複数の第２突起電極と、上記第２絶縁層の第３領域と重なる位置に配置された複数の第３突起電極と、を含んでいる。上記複数の第１突起電極は、第１ピッチで配列され、上記複数の第２突起電極は、第２ピッチで配列され、上記複数の第３突起電極は、上記第１ピッチおよび上記第２ピッチのそれぞれとは異なるピッチで配列されている。上記第２ピッチの第２方向に沿った成分は、上記第１ピッチの上記第２方向に沿った成分よりも大きい。
【発明の効果】
【0007】
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0008】
【図1】一実施の形態の半導体装置の上面図である。
【発明を実施するための形態】
【0009】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0010】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【0011】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0012】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0013】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【0014】
以下の説明において、半導体チップの電極とは、半導体チップの外部端子として機能する部材のことを意味する。電極のうち、面積の小さい板状の部材であるパッドのことを「電極パッド」と呼ぶ。また、電極のうち、下地から局所的に突出するように成形されている部材のことを「バンプ電極」または「突起電極」と呼ぶ。また、「電極パッド」および「バンプ電極（または突起電極）」のいずれかのことを単に「電極」と呼ぶ場合がある。また、電極パッド上にバンプ電極（または突起電極）が形成されている構造体の事を「電極」と呼ぶ場合がある。
【0015】
以下の説明では、Ｘ方向、Ｙ方向、およびＺ方向という方向を用いる場合がある。例えば後述する図１には、Ｘ方向およびＹ方向が示されている。Ｘ方向およびＹ方向は、互いに交差している。以下で説明する例においては、Ｘ方向はＹ方向に直交する。以下では、Ｘ方向およびＹ方向を含むＸ－Ｙ平面を半導体装置の主面および実装基板の主面に対して平行な面として説明する。
【0016】
Ｘ－Ｙ平面に対して交差する面（例えば、Ｘ方向およびＺ方向を含むＸ－Ｚ平面に平行な面、およびＹ方向およびＺ方向を含むＹ－Ｚ平面に平行な面）を側面と呼ぶ。以下の説明において、特に異なる意味で解釈すべきことを明示した場合を除き、「平面視」とは、Ｘ－Ｙ平面に平行な面を視た場合を意味する。また、Ｘ－Ｙ平面に対する法線方向のことを「Ｚ方向」または厚さ方向として説明する。「厚さ」および「高さ」とは、特に別の意味で解釈すべきことを明示した場合を除き、「Ｚ方向」の長さを意味する。Ｘ方向、Ｙ方向およびＺ方向は、互いに交差する方向であり、より特定的には互いに直交する方向である。
【0017】
＜半導体装置＞
図１は、本実施の形態の半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ－Ａ線に沿った断面図である。なお、図３では、見易さのため、複数の電極１ＰＤ、および複数の突起電極１ＢＰの数を、後述する半導体チップの平面図と比較して少なく示している。
図１は、本実施の形態の半導体装置の上面図である。図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ－Ａ線に沿った断面図である。なお、図３では、見易さのため、複数の電極１ＰＤ、および複数の突起電極１ＢＰの数を、後述する半導体チップの平面図と比較して少なく示している。
【0018】
本実施の形態の半導体装置ＰＫＧ１は、配線基板２０と、配線基板２０に搭載された半導体チップ１０（図１および図３参照）と、を有する。また、半導体装置ＰＫＧ１は、半導体チップ１０と配線基板２０との間に配置され、かつ、複数の突起電極１ＢＰ（図３参照）を封止するアンダーフィル層（絶縁層、絶縁部材）ＵＦ（図１および図３参照）を有している。
【0019】
図３に示すように、配線基板２０は、半導体チップ１０が搭載された上面（面、主面、チップ搭載面）２０ｔ、上面２０ｔとは反対側の下面（面、主面、実装面）２０ｂを有する。また、配線基板２０は、平面視において、上面２０ｔおよび下面２０ｂの外縁を構成する複数の辺２０ｓ（図１および図２参照）を有する。本実施の形態の場合、配線基板２０の上面２０ｔ（図１参照）および下面２０ｂ（図２参照）はそれぞれ四角形であり、配線基板２０は、平面視において４つの辺２０ｓを有している。
【0020】
また、配線基板２０は、上面２０ｔと下面２０ｂとの間に設けられた複数の配線層（図３に示す例では８層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、およびＷＬ８を有する。複数の配線層は、この複数の配線層のうち、配線基板２０の上面２０ｔに最も近い層であり、かつ、端子（端子２ＰＤ）が設けられた配線層ＷＬ１を有する。また、複数の配線層は、この複数の配線層のうち、配線基板２０の下面２０ｂに最も近い層であり、かつ、端子（ランド２ＬＤ）が設けられた配線層ＷＬ８を有する。
【0021】
各配線層は、電気信号や電力を供給する経路である配線２Ｄなどの導体パターンを有する。各配線層の間には、絶縁層２Ｅが配置されている。各配線層は、絶縁層２Ｅを貫通する層間導電路であるビア２Ｖ、あるいはスルーホール配線２ＴＨＷを介して互いに電気的に接続されている。なお、本実施の形態では、配線基板２０の一例として８層の配線層を備える配線基板を例示しているが、配線基板２０が備える配線層の数は８層には限定されない。例えば７層以下、あるいは９層以上の配線層を備える配線基板を変形例として用いることができる。
【0022】
複数の配線層のうち、最も上面２０ｔに近い層（最上層）である配線層ＷＬ１は、絶縁膜ＳＲ１で覆われている。絶縁膜ＳＲ１には、開口部が設けられ、配線層ＷＬ１に設けられた複数の複数の端子２ＰＤは、開口部において、絶縁膜ＳＲ１から露出している。
【0023】
複数の配線層のうち、配線基板２０の下面２０ｂに最も近い層（最下層）である配線層ＷＬ８には、複数のランド２ＬＤが設けられている。配線層ＷＬ８は、絶縁膜ＳＲ２で覆われている。絶縁膜ＳＲ２には、開口部が設けられ、配線層ＷＬ８に設けられた複数の複数のランド２ＬＤは、開口部において、絶縁膜ＳＲ２から露出している。
【0024】
絶縁膜ＳＲ１および絶縁膜ＳＲ２のそれぞれは、ソルダレジスト膜である。配線層ＷＬ１に設けられる複数の端子２ＰＤは、配線層ＷＬ８に設けられる複数のランド（ランドパターン）２ＬＤと、配線基板２０が備える各配線層に形成された導体パターン（配線２Ｄや大面積の導体パターン）、ビア２Ｖ、およびスルーホール配線２ＴＨＷを介して、それぞれ電気的に接続されている。
【0025】
配線基板２０は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層を、ビルドアップ工法を用いて積層することにより形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ４と下面２Ｃｂ側にある配線層ＷＬ５とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
【0026】
図３に示す例では、配線基板２０はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。ただし、図３に対する変形例として、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁層２Ｅと配線２Ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いる場合がある。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２Ｖを介して電気的に接続されている。
【0027】
また、図３に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図示しないマザーボードに実装する際に、マザーボード側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。
【0028】
半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ－Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫－ビスマス（Ｓｎ－Ｂｉ）、または錫－銅－銀（Ｓｎ－Ｃｕ－Ａｇ）、錫－銅（Ｓｎ－Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【0029】
図２に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボールＳＢが接合された複数のランド２ＬＤ（図３参照）も行列状（マトリクス状）に配置されている。このように、配線基板２０の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。
【0030】
エリアアレイ型の半導体装置は、配線基板２０の実装面（下面２０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【0031】
また、半導体装置ＰＫＧ１は、配線基板２０上に搭載された半導体チップ１０を備えている。図３に示すように、半導体チップ１０のそれぞれは、前面（面、主面、表面、上面）１ｔ、前面１ｔとは反対側の背面（面、主面、裏面、下面）１ｂを備える。半導体チップ１０は、平面視において前面１ｔおよび背面１ｂの外縁を構成する複数の辺１ｓ（図１参照）を備える。半導体チップ１０は、図１に示すように平面視において配線基板２０よりも平面積が小さい四角形の外形形状を成す。したがって、半導体チップ１０は、平面視において４つの辺１ｓを有している。図１に示す例では、半導体チップ１０が配線基板２０の上面２０ｔの中央部に搭載され、かつ、半導体チップ１０の４個の辺１ｓのそれぞれが、配線基板２０の４個の辺２０ｓのそれぞれに沿って延びている。
【0032】
半導体チップ１０の前面１ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）１ＰＤが形成されている。図３に示す例では、半導体チップ１０は、前面１ｔが配線基板２０の上面２０ｔと対向した状態で、配線基板２０上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
【0033】
半導体チップ１０の主面（詳しくは、半導体チップ１０の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極１ＰＤは、半導体チップ１０の内部（詳しくは、前面１ｔと図示しない半導体素子形成領域の間）に配置された配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
【0034】
半導体チップ１０が備える半導体基板は、例えばシリコン（Ｓｉ）から成る。半導体チップ１０の前面１ｔには、半導体基板および配線を覆う絶縁膜が形成されており、複数の電極１ＰＤ（図３参照）のそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極１ＰＤは、それぞれ金属膜から成る。半導体チップ１０の詳細な構造は、後述する。
【0035】
図３に示すように、複数の電極１ＰＤにはそれぞれ突起電極１ＢＰが接続され、半導体チップ１０の複数の電極１ＰＤと、配線基板２０の複数の端子２ＰＤとは、複数の突起電極１ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）１ＢＰは、半導体チップ１０の前面１ｔ上に突出するように形成された金属部材（導電性部材）である。
【0036】
本実施の形態の場合、突起電極１ＢＰは、半田材から成る。半田材から成る突起電極１ＢＰは、半田バンプと呼ばれる。電極１ＰＤは、半田バンプである突起電極１ＢＰの下地金属膜（アンダーバンプメタル）ＵＢＭ（後述する図９参照）を介して突起電極１ＢＰと電気的に接続されている。突起電極１ＢＰを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。
【0037】
半導体チップ１０を配線基板２０に搭載する際には、複数の電極１ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極１ＢＰが形成されている。
【0038】
図３に示すように半導体チップ１０と配線基板２０の間には、アンダーフィル（絶縁層、絶縁性樹脂、絶縁部材）ＵＦが配置されている。アンダーフィル層ＵＦは、半導体チップ１０の前面１ｔと配線基板２０の上面２０ｔの間の空間を塞ぐように配置されている。複数の突起電極１ＢＰのそれぞれはアンダーフィル層ＵＦにより封止されている。アンダーフィル層ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ１０と配線基板２０の電気的接続部分（複数の突起電極１ＢＰの接合部）を封止するように配置されている。
【0039】
このように、複数の突起電極１ＢＰと複数の端子２ＰＤとの接合部をアンダーフィル層ＵＦで封止することで、半導体チップ１０と配線基板２０の電気的接続部分に生じる応力を緩和させることができる。アンダーフィル層ＵＦは、半導体チップ１０の複数の電極１ＰＤと複数の突起電極１ＢＰとの接合部に生じる応力を緩和させることができる。アンダーフィル層ＵＦは、半導体チップ１０の半導体素子（回路素子）が形成された主面を保護することができる。
【0040】
なお、図１から図３に示す半導体装置には種々の変形例がある。例えば、図３に示す例では、配線基板２０に１個の半導体チップ１０が搭載されている。配線基板２０に搭載された半導体チップ１０の数は１個には限定されず、２個以上の場合がある。また、図１および図３に示す例では、半導体チップ１０の背面１ｂが露出している。図１および図３に対する変形例として、半導体チップ１０の背面１ｂに放熱部材として機能するカバー部材が貼り付けられている場合がある。この場合、半導体装置ＰＫＧ１の放熱特性を向上させることができる。半導体チップ１０がカバー部材に覆われている場合、半導体チップ１０を保護することができる。
【0041】
＜回路構成例＞
次に、図１から図３に示す半導体装置ＰＫＧ１が備えている回路の構成例について説明する。図４は、図１から図３に示す半導体装置が備えている回路の構成例を示す説明図である。なお、図４では、半導体装置ＰＫＧ１が備えている複数の回路、複数の信号伝送経路、および複数の電力供給経路のそれぞれ一部を例示的に図示している。
次に、図１から図３に示す半導体装置ＰＫＧ１が備えている回路の構成例について説明する。図４は、図１から図３に示す半導体装置が備えている回路の構成例を示す説明図である。なお、図４では、半導体装置ＰＫＧ１が備えている複数の回路、複数の信号伝送経路、および複数の電力供給経路のそれぞれ一部を例示的に図示している。
【0042】
図４に示すように、本実施の形態の半導体装置ＰＫＧ１が有する半導体チップ１０は、入出力回路ＩＯ１を有している。図４に示す例では、半導体チップ１０は、入出力回路ＩＯ１と、入出力回路ＩＯ１に電気的に接続されたコア回路ＣＣ１と、を有している。
【0043】
入出力回路ＩＯ１は、例えば、パラレル信号とシリアル信号とを相互に変換する機能を備えたＳｅｒＤｅｓ回路（Serializer Deserializer）を含んでいる。言い換えれば、入出力回路ＩＯ１に含まれているＳｅｒＤｅｓ回路は、シリアル信号からパラレル信号への変換、およびパラレル信号からシリアル信号への変換が可能な回路である。
【0044】
図４に示す例では、外部から配線基板２０を介して入出力回路ＩＯ１に入力される信号ＳＧ１は、例えばシリアル信号である。また、入出力回路ＩＯ１から配線基板２０を介して外部に出力される信号ＳＧ２は、例えばシリアル信号である。一方、入出力回路ＩＯ１とコア回路ＣＣ１との間で伝送される信号ＳＧ３および信号ＳＧ４は、例えばパラレル信号である。半導体チップ１０は、ＳｅｒＤｅｓ回路を含む入出力回路ＩＯ１を備えているので、半導体チップ１０の内部の信号伝送と、半導体チップ１０と外部機器との間の信号伝送と、において、互いに異なる伝送方式を採用することができる。
【0045】
また、図４に示す例では、半導体チップ１０は、入出力回路ＩＯ２を有している。入出力回路ＩＯ２とコア回路ＣＣ１とは、電気的に接続されている。入出力回路ＩＯ２は、例えば、ＤＤＲ（Double Data Rate）メモリ用のインタフェース回路である。入出力回路ＩＯ２には、配線基板２０を介して外部から信号ＳＧ５が入力される。また、入出力回路ＩＯ２は、信号ＳＧ６を出力し、信号ＳＧ５は、配線基板２０を介して外部メモリ（図示は省略）に伝送される。
【0046】
コア回路ＣＣ１は、入出力回路ＩＯ１から伝送された信号ＳＧ３にデータ処理（例えば演算処理）を施し、信号ＳＧ４を出力する。信号ＳＧ４は、入出力回路ＩＯ１において信号ＳＧ２に変換され、外部機器に伝送される。同様に、コア回路ＣＣ１は、入出力回路ＩＯ２から伝送された信号ＳＧ７にデータ処理（例えば演算処理）を施し、信号ＳＧ８を出力する。信号ＳＧ８は、入出力回路ＩＯ２に伝送される。なお、図４では入出力回路ＩＯ２が出力する信号ＳＧ６とコア回路ＣＣ１が出力する信号ＳＧ８とを区別している。ただし、信号ＳＧ６と信号ＳＧ８は同じ信号である場合がある。
【0047】
図４に示す例では、入出力回路ＩＯ１および入出力回路ＩＯ２のそれぞれは、同一のコア回路ＣＣ１に接続されている。ただし、半導体チップ１０が備えているコア回路ＣＣ１の数は１個には限定されず、複数個のコア回路ＣＣ１を有している場合がある。また、入出力回路ＩＯ１および入出力回路ＩＯ２がそれぞれ別のコア回路ＣＣ１に接続されている場合がある。
【0048】
半導体装置ＰＫＧ１は、半導体チップ１０が備えている複数の回路（入出力回路ＩＯ１、入出力回路ＩＯ２、およびコア回路ＣＣ１）を駆動するための電圧を供給する経路を有している。
【0049】
詳しくは、半導体装置ＰＫＧ１は、入出力回路ＩＯ１に電源電位ＶＤ１を供給するための電源電位供給経路ＰＶＤ１と、入出力回路ＩＯ１に基準電位ＶＳ１を供給するための基準電位供給経路ＰＶＳ１と、を有している。
【0050】
半導体装置ＰＫＧ１は、入出力回路ＩＯ２に電源電位ＶＤ２を供給するための電源電位供給経路ＰＶＤ２と、入出力回路ＩＯ２に基準電位ＶＳ２を供給するための基準電位供給経路ＰＶＳ２と、を有している。
【0051】
半導体装置ＰＫＧ１は、コア回路ＣＣ１に電源電位ＶＤ３を供給するための電源電位供給経路ＰＶＤ３と、コア回路ＣＣ１に基準電位ＶＳ３を供給するための基準電位供給経路ＰＶＳ３と、を有している。
【0052】
図４の場合、入出力回路ＩＯ１、入出力回路ＩＯ２、およびコア回路ＣＣ１に互いに異なる電位が供給されている例を示している。ただし、複数の回路に供給される電位がそれぞれ異なっている場合には限定されない。例えば、電源電位ＶＤ１、電源電位ＶＤ２、および電源電位ＶＤ３のうち、一部または全部が同電位である場合がある。同様に、基準電位ＶＳ１、基準電位ＶＳ２、および基準電位ＶＳ３のうち、一部または全部が同電位である場合がある。
【0053】
なお、基準電位ＶＳ１、基準電位ＶＳ２、および基準電位ＶＳ３のそれぞれは、電源電位ＶＤ１、電源電位ＶＤ２、および電源電位ＶＤ３とは異なる電位であるが、接地電位以外の電位である場合もある。
【0054】
＜半導体チップの電極レイアウト＞
次に、半導体チップの電極レイアウトについて説明する。図５は、図３に示す半導体チップの電極配置面側の平面図である。図６は、図５のＡ部の拡大平面図である。図７および図８は、図５に示す複数の突起電極のレイアウトに対する検討例を示す平面図である。図９は図６のＢ－Ｂ線に沿った拡大断面図である。
次に、半導体チップの電極レイアウトについて説明する。図５は、図３に示す半導体チップの電極配置面側の平面図である。図６は、図５のＡ部の拡大平面図である。図７および図８は、図５に示す複数の突起電極のレイアウトに対する検討例を示す平面図である。図９は図６のＢ－Ｂ線に沿った拡大断面図である。
【0055】
一般に半導体チップの電極は、平面視において、半導体チップの中央領域（中心を含む領域）には配列されず、中央領域の周囲の周辺領域に配置されている。半導体チップの小型化（平面サイズの縮小化）の要求に伴って、周辺領域のみに電極を配置する場合、電極の配置スペースが不足する傾向がある。
【0056】
そこで、図５から図８に示すように、中央領域および周辺領域を含め、半導体チップの一方の主面の全体に規則的に電極を配列するエリアアレイ方式が検討されている。半導体チップの中央領域は、コア回路などの主要な回路が配置されるエリアでアクティブエリアと呼ばれる。このため、エリアアレイ方式による電極の配列方法は、ＰＡＡ（Pad on Active Area）と呼ばれる場合がある。
【0057】
電極の配置密度を最大化する観点からは、図７に示す半導体チップ１０Ｃ１のように、全ての突起電極１ＢＰが許容される最小のピッチで配列されていることが好ましい。しかし、様々な事情により、全ての突起電極１ＢＰを同じピッチで配列することが難しい場合がある。
【0058】
例えば、半導体チップ１０の一部分に、例えばコイルやコンデンサなどの素子を配置する場合、上記素子の周辺において、突起電極１ＢＰを配置することが困難な領域が生じ、一部の突起電極１ＢＰのピッチが他の突起電極１ＢＰのピッチとは異なる値になる場合がある。
【0059】
あるいは、半導体チップ１０が有する複数の回路（図４に示す入出力回路ＩＯ１、入出力回路ＩＯ２、およびコア回路ＣＣ１）のうちの一部が規格化された回路である場合、突起電極１ＢＰのレイアウトが規格により規定されている場合がある。規格化された回路とは、ある機能を備えている回路の汎用性を高めるため、回路の仕様および回路を構成する回路部品の仕様が標準化された回路ブロックの事を言う。このような回路ブロックの事を、ＩＰ（Intellectual Property）回路と呼ぶ場合がある。例えば、図４に示す入出力回路ＩＯ１は、回路ブロックの仕様が突起電極の配列方法を含めて規格化されている。
【0060】
集積回路の回路規模は大きいので、全ての回路ブロックを最初から全て設計するには、膨大な時間を要する。集積回路の一部に、ＩＰ回路のような規格化された回路ブロックを含めることにより、設計の効率化を図ることができる。
【0061】
規格化された回路は、入出力回路ＩＯ１、あるいは入出力回路ＩＯ２のように、他の回路との間で信号を伝送するインタフェース回路であることが多い。インタフェース回路は、半導体チップの周辺領域に配置されている場合が多い。インタフェース回路を周辺領域に配置することで、信号伝送経路を短くすることができる。
【0062】
一方、中央領域には、主にコア回路ＣＣ１（図４参照）に電源電位ＶＤ３（図４参照）または基準電位ＶＳ３（図４参照）を供給するための突起電極１ＢＰが配列される場合が多い。中央領域に形成されているコア回路ＣＣ１は、入出力回路ＩＯ１または入出力回路ＩＯ２を介して外部機器で信号伝送を行うからである。
【0063】
半導体チップ１０のように、規格化された回路を含んでいる場合、全ての突起電極１ＢＰを同じピッチで配列することが困難である。例えば、図８に示す半導体チップ１０Ｃ２の場合、複数の突起電極１ＢＰのうち、周辺領域に配列されている一部の突起電極ＢＰ３のピッチは、中央領域に配列されている突起電極ＢＰ１のピッチよりも広い。
【0064】
＜電極の配列に関する用語の定義＞
以下、複数の突起電極１ＢＰが配列されているピッチについて説明する。本願明細書において、「千鳥配列」、「ピッチ」、「ピッチのＸ方向に沿った成分」、「ピッチのＹ方向に沿った成分」という用語を用いる場合がある。各用語は、以下のように定義される。
以下、複数の突起電極１ＢＰが配列されているピッチについて説明する。本願明細書において、「千鳥配列」、「ピッチ」、「ピッチのＸ方向に沿った成分」、「ピッチのＹ方向に沿った成分」という用語を用いる場合がある。各用語は、以下のように定義される。
【0065】
【0066】
すなわち、複数の突起電極１ＢＰは、Ｙ方向に複数列に亘って配列されている。例えば、図５では、列ＲＷ１に配列されている複数の突起電極５１と、列ＲＷ１の隣の列ＲＷ２に配列されている複数の突起電極５２と、列ＲＷ２の隣の列ＲＷ３に配列されている複数の突起電極５３と、列ＲＷ３の隣の列ＲＷ４に配列されている複数の突起電極５４と、が図示されている。
【0067】
図５に示す複数の突起電極１ＢＰは千鳥配列されている。このため、行方向であるＸ方向において、複数の突起電極５２のそれぞれの中心は、互いに隣り合う突起電極５１の間（図５では中間）に配置されている。同様に、Ｘ方向において、複数の突起電極５３のそれぞれの中心は、互いに隣り合う突起電極５２の間（図５では中間）に配置されている。Ｘ方向において、複数の突起電極５４のそれぞれの中心は、互いに隣り合う突起電極５３の間（図５では中間）に配置されている。
【0068】
一方、Ｘ方向において、複数の突起電極５３のそれぞれの中心は、複数の突起電極５１のそれぞれの中心と同じ位置に配置されている。同様に、Ｘ方向において、複数の突起電極５４のそれぞれの中心は、複数の突起電極５２のそれぞれの中心と同じ位置に配置されている。
【0069】
このような配列方法を「千鳥配列」と呼ぶ。なお、図２に示す複数の半田ボールＳＢの配列のように、Ｘ方向およびＹ方向のそれぞれに沿って複数の半田ボールＳＢが行列上に配列されている配列方法を「行列配列」と呼ぶ。
【0070】
千鳥配列の場合、ある行に配置された突起電極と、この行の隣の行に配置された突起電極との間隔を行列配列と比較して広げることができるため、配列対象物の配置密度を向上させることができる。このため、本実施の形態の場合、複数の突起電極１ＢＰの配置密度を向上させる観点から複数の突起電極１ＢＰのそれぞれは、千鳥配列されている。
【0071】
ただし、複数の突起電極１ＢＰの配列方法は、千鳥配列には限定されず、変形例としては、複数の突起電極１ＢＰのうちの一部または全部が行列配列により配置されている場合がある。
【0072】
突起電極１ＢＰの「ピッチ」とは、複数の突起電極１ＢＰのうちの一つと、上記一つの突起電極１ＢＰの最も近くに配置されている突起電極１ＢＰとの中心間距離である。図５に示す例では、突起電極５１と突起電極５１の最も近くに配置されている突起電極５２との中心間距離を、ピッチＰＸＹとして図示している。
【0073】
突起電極１ＢＰの「ピッチのＸ方向に沿った成分」とは、ピッチＰＸＹのうち、Ｘ方向に沿った成分である。図５に示す例では、突起電極５１と突起電極５２とのピッチのＸ方向に沿った成分を距離ＰＸとして図示している。
【0074】
突起電極１ＢＰの「ピッチＹ方向に沿った成分」とは、ピッチＰＸＹのうち、Ｙ方向に沿った成分である。図５に示す例では、突起電極５１と突起電極５２とのピッチＹ方向に沿った成分を距離ＰＹとして図示している。
【0075】
【0076】
図９に示すように、半導体チップ１０は、半導体基板１１、配線部ＤＰ、配線層ＲＤＬ、絶縁層１２、および突起電極１ＢＰを有している。半導体基板１１は、面（主面）１１ｔを有している。面１１ｔには、トランジスタ、あるいはダイオードなどの半導体素子（図示は省略）が形成されている。
【0077】
半導体チップ１０の配線部ＤＰは、積層された複数の配線層を有している。半導体素子に接続するプラグおよび複数の配線層のうちの最上層（面１１ｔから最も離れた位置の配線層）の配線層を除き、複数の配線層は、例えば銅または銅合金から成る。複数の配線層の間には、例えば酸化珪素などの無機絶縁層が介在する。配線部ＤＰの最上層に配置される配線層は、例えばアルミニウムから成るパッド（図示は省略）が形成されている。
【0078】
配線層ＲＤＬは、半導体基板１１の面１１ｔの上（詳しくは、面１１ｔ上に配置されている配線部ＤＰの上）に形成されている。配線層ＲＤＬは、配線部ＤＰを介して半導体基板１１の面１１ｔに形成されている半導体素子と電気的に接続されている。図９では、配線層ＲＤＬに形成されている導体パターンの例として電極１ＰＤを図示している。配線層ＲＤＬには、電極１ＰＤの他、電極１ＰＤに接続されている配線パターンなどが形成されている。
【0079】
配線部ＤＰと配線層ＲＤＬとを区別する場合、配線層ＲＤＬの事を再配線層と呼ぶ場合がある。配線層ＲＤＬは、例えば銅または銅合金から成る。配線部ＤＰの最上層に形成されたパッドと、電極１ＰＤとは、配線層ＲＤＬに形成された配線を介して電気的に接続されている。
【0080】
絶縁層１２は、半導体基板１１の面１１ｔと対向する面１２ｂ、および面１２ｂの反対側の面１２ｔを備え、配線層ＲＤＬを覆うように配置されている。絶縁層１２は、複数の突起電極１ＢＰの電気的な絶縁性を確保する機能と、配線層ＲＤＬを保護する保護膜としての機能と、を備えている。絶縁層１２の面１２ｔの平坦性を向上させる観点から、絶縁層１２は、例えばポリイミド樹脂などから成る有機絶縁層である。ただし、変形例としては、絶縁層１２が無機絶縁層である場合がある。
【0081】
絶縁層１２には複数の開口部が形成されている。配線層ＲＤＬに設けられている複数の電極１ＰＤのそれぞれは、絶縁層１２に形成された複数の開口部のいずれかと重なる位置に配置されている。複数の電極１ＰＤのそれぞれは、上記開口部と重なる位置において、絶縁層１２から露出している。上記開口部には、半田バンプである突起電極１ＢＰの下地金属膜（アンダーバンプメタル）ＵＢＭが形成されている。複数の突起電極１ＢＰと複数の電極１ＰＤとは、下地金属膜ＵＢＭを介して電気的に接続されている。
【0082】
【0083】
図５および図８のそれぞれに示すように、絶縁層１２の面１２ｔは、Ｘ方向に延びている辺１ｓ１と、辺１ｓ１の反対側に位置する辺１ｓ２と、Ｘ方向に交差するＹ方向に延びている辺１ｓ３と、辺１ｓ３の反対側に位置する辺１ｓ４と、を有している。
【0084】
図５に示す半導体チップ１０の場合、絶縁層１２の面１２ｔは、辺１ｓ１と辺１ｓ２との間に位置する領域Ｒ１と、辺１ｓ１と領域Ｒ１との間に、領域Ｒ１に隣り合って配置されている領域Ｒ２と、辺１ｓ１と領域Ｒ２との間に、領域Ｒ２に隣り合って配置されている領域Ｒ３と、を含んでいる。
【0085】
図６に示すように、複数の突起電極１ＢＰは、平面視において、領域Ｒ１と重なる位置に配置されている複数の突起電極ＢＰ１と、平面視において、領域Ｒ２と重なる位置に配置されている複数の突起電極ＢＰ２と、平面視において、領域Ｒ３と重なる位置に配置されている複数の突起電極ＢＰ３と、を含んでいる。
【0086】
複数の突起電極ＢＰ３のそれぞれは、図４に示す半導体チップ１０の入出力回路ＩＯ１に電気的に接続されている。図６に示す複数の突起電極ＢＰ１および複数の突起電極ＢＰ２のそれぞれは、図４に示す入出力回路ＩＯ１とは異なる回路（例えばコア回路ＣＣ１）に電気的に接続されている。
【0087】
図６に示すように、複数の突起電極ＢＰ１は、ピッチＰ１１で配列されている。複数の突起電極ＢＰ２は、ピッチＰ１１よりも広いピッチＰ２２で配列されている。複数の突起電極ＢＰ３は、ピッチＰ１１およびピッチＰ２２のそれぞれとは異なるピッチで配列されている。Ｘ方向に直交するＹ方向において、ピッチＰ２２のＹ方向に沿った成分（距離Ｐ２Ｙ）は、ピッチＰ１１のＹ方向に沿った成分（距離Ｐ１Ｙ）よりも大きい。
【0088】
一方、図８に示す半導体チップ１０Ｃ２の場合、領域Ｒ１と、領域Ｒ３との間に、突起電極１ＢＰが配置されないブランク領域ＲＢＬが設けられている。この点で、図５に示す半導体チップ１０と図８に示す半導体チップ１０Ｃ２とが相違する。
【0089】
本願発明者の検討によれば、図８に示す半導体チップ１０Ｃ２を用いた半導体装置の場合、図９に示す絶縁層１２とアンダーフィル層ＵＦとの間にボイドが形成される場合があることが判った。上記ボイドは、図８に示すブランク領域ＲＢＬの近傍において発生し易いことが判った。
【0090】
本願発明者の検討によれば、上記ボイドの発生原因は以下のように推定されている。半導体装置の製造工程には、半導体チップ１０を配線基板２０上に搭載した後、複数の突起電極１ＢＰの周囲に残った残渣を洗浄液により洗浄する洗浄工程と、洗浄液を取り除く乾燥工程と、を含んでいる。乾燥工程において、全ての水分が除去されることが好ましいが、図８に示すブランク領域ＲＢＬの周辺においては、一部の水分が除去され難く、洗浄残渣が発生し易いことが判った。洗浄残渣は、図９に示す突起電極１ＢＰと絶縁層１２との隙間に発生し易い。
【0091】
上記ボイドはこの洗浄残渣によるもので、突起電極１ＢＰと絶縁層１２との隙間に発生した洗浄残渣（すなわち、ボイド）が、アンダーフィル層ＵＦ（図３参照）と絶縁層１２ｔの密着性を低下させているものと考えられる。図８に示す半導体チップ１０Ｃ２のブランク領域ＲＢＬでは、複数の突起電極ＢＰ１が配置されている領域Ｒ１と複数の突起電極ＢＰ３が配置されている領域Ｒ３との離間距離が、複数の突起電極ＢＰ１のピッチおよび複数の突起電極ＢＰ３のそれぞれのピッチと比較して広くなっているからである。
【0092】
上記ボイドの体積が小さい場合には特に問題はないが、ボイドの体積が大きい場合には、隣り合う突起電極１ＢＰが短絡する可能性もある。このため、上記ボイドが発生する原因となる水分の残留を抑制できれば、半導体装置の信頼性を向上させることができる。
【0093】
図６に示す本実施の形態に係る半導体チップ１０の場合、複数の突起電極ＢＰ１が配置されている領域Ｒ１と、複数の突起電極ＢＰ３が配置されている領域Ｒ３との間に、複数の突起電極ＢＰ２が配置されている領域Ｒ２が設けられている。半導体チップ１０の場合、領域Ｒ２に配置されている複数の突起電極ＢＰ２のピッチＰ２２を調整することにより、突起電極１ＢＰが配置されていない隙間の面積を低減させることができる。このため、半導体チップ１０を用いた半導体装置ＰＫＧ１（図３参照）の場合、ボイドの発生を抑制できるので、信頼性を向上させることができる。
【0094】
以下の説明において、突起電極ＢＰ２のように、領域Ｒ３に配列されている突起電極ＢＰ３と領域Ｒ１に配列されている突起電極ＢＰ１との間に生じた広い隙間を低減させるために配置されている突起電極１ＢＰのことを、配列調整用の突起電極１ＢＰと呼ぶ場合がある。
【0095】
図５および図６に示すように、領域Ｒ３に配置されている複数の突起電極ＢＰ３は、半導体チップ１０の周辺領域に配置されている。言い換えれば、複数の突起電極１ＢＰのうち、複数の突起電極ＢＰ３は、辺１ｓ１に最も近い位置に配置されている突起電極１ＢＰを含んでいる。複数の突起電極ＢＰ３は、半導体チップ１０の周辺領域に配置されているので、突起電極ＢＰ３と絶縁層１２との間に水分が溜まったとしても、乾燥工程により水分が除去され易い。
【0096】
図６に示すピッチＰ３３は、ピッチＰ１１およびピッチＰ２２とは異なっている。例えば、図６に示す例では、ピッチＰ３３は、ピッチＰ２２よりもさらに広い。ただし、変形例としては、ピッチＰ３３がピッチＰ２２よりも狭い場合がある。
【0097】
上記したように、複数の突起電極ＢＰ３のそれぞれが電気的に接続されている回路は、電気信号の入出力回路ＩＯ１（図４参照）である。このため、複数の突起電極ＢＰ３が半導体チップ１０の周辺領域に配置されていることで、信号伝送経路の経路長を短縮することができる。
【0098】
図６に示す例では、複数の突起電極ＢＰ２は、Ｙ方向において３列で配列されている。複数の突起電極ＢＰ２のＹ方向における列数は、３列には限定されない。例えば変形例として後述する図１１に示す半導体チップ１０Ａの場合、領域Ｒ２に配置されている複数の突起電極ＢＰ２は、Ｙ方向において２列で配列されている。また、領域Ｒ５に配置されている複数の突起電極ＢＰ５は、Ｙ方向において４列で配列されている。なお、図示は省略するが、更なる変形例としては、複数の突起電極ＢＰ２または複数の突起電極ＢＰ５が、Ｙ方向において、５列以上で配列される場合もある。
【0099】
ただし、本実施の形態の場合、ピッチＰ２２のＹ方向の成分を調整することで隙間の面積を低減している。したがって、複数の突起電極ＢＰ２のＹ方向における列数は、２列以上であることが好ましい。また、複数の突起電極ＢＰ２のＹ方向における列数が極端に多くなると、複数の突起電極ＢＰ１が配置されている領域Ｒ１の面積が縮小する。突起電極１ＢＰの配置密度を向上させる観点からは、領域Ｒ１の面積が大きい方が好ましい。したがって、複数の突起電極ＢＰ２のＹ方向における列数は、例えば５列以下であることが好ましい。
【0100】
また、本実施の形態の場合、厳密には、ピッチＰ２２のＹ方向の成分を調整することで隙間の面積を低減している。このため、少なくとも、ピッチＰ２２のＹ方向の成分（距離Ｐ２Ｙ）がピッチＰ１１のＹ方向の成分（距離Ｐ１Ｙ）よりも長ければ、ピッチＰ２２のＸ方向の成分（距離Ｐ２Ｘ）の値は任意に設定することができる。図６に示す例では、ピッチＰ２２は、ピッチＰ１１よりも広い。ただし、変形例として、ピッチＰ２２のＸ方向の成分（距離Ｐ２Ｘ）の値によっては、ピッチＰ２２がピッチＰ１１と同じである場合、あるいは、ピッチＰ２２がピッチＰ１１よりも狭い場合がある。なお、隙間の面積を埋めるための調整のし易さという観点からは、ピッチＰ２２のＸ方向の成分（距離Ｐ２Ｘ）が広い方が好ましい。したがって、図６に示すように、ピッチＰ２２がピッチＰ１１よりも広い方が隙間を埋める調整は容易である。
【0101】
図６に示すように、複数の突起電極ＢＰ１および複数の突起電極ＢＰ２のそれぞれは、千鳥配列されている。突起電極１ＢＰの配置密度を向上させる観点からは、本実施の形態のように千鳥配置されていることが好ましい。
【0102】
図６に示す例では、ピッチＰ１１のＸ方向に沿った成分（距離Ｐ１Ｘ）とピッチＰ１１のＹ方向に沿った成分（距離Ｐ１Ｙ）とは等しい。ピッチＰ２２のＸ方向に沿った成分（距離Ｐ２Ｘ）とピッチＰ２２のＹ方向に沿った成分（距離Ｐ２Ｙ）とは等しい。ピッチＰ３３のＸ方向に沿った成分（距離Ｐ３Ｘ）とピッチＰ３３のＹ方向に沿った成分（距離Ｐ３Ｙ）とは等しい。
【0103】
図６に示す例では、複数の突起電極ＢＰ１のうちの一つと、複数の突起電極ＢＰ２のうちの一つとの最短ピッチ（ピッチＰ１２ｍｉｎ）は、ピッチＰ１１以上である。また、複数の突起電極ＢＰ３のうちの一つと、複数の突起電極ＢＰ２のうちの一つとの最短ピッチ（ピッチＰ２３ｍｉｎ）は、ピッチＰ１１以上である。図６に示すピッチＰ１２ｍｉｎは、複数の突起電極ＢＰ１のうちの一つと、上記一つの突起電極ＢＰ１の隣に位置する突起電極ＢＰ２とのピッチの最小値である。同様に、図６に示すピッチＰ２３ｍｉｎは、複数の突起電極ＢＰ３のうちの一つと、上記一つの突起電極ＢＰ３の隣に位置する突起電極ＢＰ２とのピッチの最小値である。
【0104】
本実施の形態の場合、複数の突起電極ＢＰ１のピッチＰ１１は、隣り合う突起電極ＢＰ１の短絡を防止する観点から許容される値に設定されている。このため、ピッチＰ１２およびピッチＰ２３のそれぞれがピッチＰ１１以上であることにより、突起電極ＢＰ１と突起電極ＢＰ２との短絡、あるいは、突起電極ＢＰ３と突起電極ＢＰ２との短絡を防止することができる。
【0105】
図６に示す例では、複数の突起電極１ＢＰのそれぞれのボール径（平面視における直径の最大値）は、１００μｍ程度である。
【0106】
図６に示す距離Ｐ１Ｘおよび距離Ｐ１Ｙのそれぞれは、９２μｍである。このため、ピッチＰ１１は１３０μｍである。図６に示す距離Ｐ２Ｘおよび距離Ｐ２Ｙのそれぞれは、１０４μｍである。このため、ピッチＰ２２は１４７μｍである。また、図６に示すピッチＰ１２ｍｉｎは、ピッチＰ１１と等しい。ピッチＰ２３ｍｉｎは、ピッチＰ１１より広く、１３４μｍである。
【0107】
一方、複数の突起電極ＢＰ１のうちの一つと、上記一つの突起電極ＢＰ１の隣に位置する突起電極ＢＰ２とのピッチの最大値（図６のピッチＰ１２ｍａｘ）は、ピッチＰ２２以下であることが好ましい。また、複数の突起電極ＢＰ３のうちの一つと、上記一つの突起電極ＢＰ３の隣に位置する突起電極ＢＰ２とのピッチの最大値（図６のピッチＰ２３ｍａｘ）は、ピッチＰ２２以下であることが好ましい。
【0108】
図６に示すピッチＰ１２ｍａｘは、１３５μｍであり、ピッチＰ２３ｍａｘは、１４４μｍである。なお、図６に対する変形例としては、ピッチＰ１２ｍａｘおよびピッチＰ２３ｍａｘの一方または両方が、ピッチＰ２２よりも狭い場合がある。この場合でも、突起電極ＢＰ１と突起電極ＢＰ２との中心間距離の平均値がピッチＰ２２以下であれば、水分の残留を抑制できる。
【0109】
ピッチＰ１２ｍｉｎ、ピッチＰ１２ｍａｘ、ピッチＰ２３ｍｉｎ、およびピッチＰ２３ｍａｘの値を調整し易くする観点からは、ピッチＰ２２の値は、水分の残留が生じない範囲内において大きい方が好ましい。このため、ピッチＰ１２およびピッチＰ２３のそれぞれがピッチＰ２２以下であることにより、領域Ｒ１と領域Ｒ２の間、および領域Ｒ２と領域Ｒ３の間に水分が残留することを防止できる。
【0110】
ところで、図６を用いて図５に示す半導体チップ１０の辺１ｓ１の周辺の突起電極１ＢＰのレイアウトについて説明した。半導体チップ１０の場合、図５に示すように、半導体チップ１０の辺１ｓ２の周辺においても、辺１ｓ１の周辺と同様のレイアウトになっている。図１０は、図５のＢ部の拡大平面図である。
【0111】
図１０に示すように、複数の突起電極１ＢＰは、平面視において、領域Ｒ１と重なる位置に配置されている複数の突起電極ＢＰ１と、平面視において、領域Ｒ５と重なる位置に配置されている複数の突起電極ＢＰ５と、平面視において、領域Ｒ６と重なる位置に配置されている複数の突起電極ＢＰ６と、を含んでいる。
【0112】
複数の突起電極ＢＰ６のそれぞれは、図４に示す半導体チップ１０の入出力回路ＩＯ１に電気的に接続されている。図１０に示す複数の突起電極ＢＰ１および複数の突起電極ＢＰ５のそれぞれは、図４に示す入出力回路ＩＯ１とは異なる回路（例えばコア回路ＣＣ１）に電気的に接続されている。
【0113】
図１０に示すように、複数の突起電極ＢＰ１は、ピッチＰ１１で配列されている。複数の突起電極ＢＰ５は、ピッチＰ１１よりも広いピッチＰ５５で配列されている。複数の突起電極ＢＰ６は、ピッチＰ１１およびピッチＰ５５のそれぞれとは異なるピッチで配列されている。Ｘ方向に直交するＹ方向において、ピッチＰ５５のＹ方向に沿った成分（距離Ｐ５Ｙ）は、ピッチＰ１１のＹ方向に沿った成分（距離Ｐ１Ｙ）よりも大きい。
【0114】
なお、図６で説明したピッチＰ１１とピッチＰ２２との関係と同様に、図１０に示すピッチＰ５５のＹ方向の成分（距離Ｐ５Ｙ）がピッチＰ１１のＹ方向の成分（距離Ｐ１Ｙ）よりも長ければ、ピッチＰ５５のＸ方向の成分（距離Ｐ５Ｘ）の値は任意に設定することができる。図１０に示す例では、ピッチＰ５５は、ピッチＰ１１よりも広い。ただし、変形例として、ピッチＰ５５のＸ方向の成分（距離Ｐ５Ｘ）の値によっては、ピッチＰ５５がピッチＰ１１と同じである場合、あるいは、ピッチＰ５５がピッチＰ１１よりも狭い場合がある。なお、図１０に示すように、ピッチＰ５５がピッチＰ１１よりも広い方が隙間を埋める調整は容易である。
【0115】
本願発明者の検討によれば、上記した乾燥工程における水分残留の程度は、乾燥方法によっても変化することが判った。すなわち、乾燥工程において、一つの方向にそって送風することにより乾燥させる場合がある。この場合、乾燥させるための風を送る方向によって、水分の除去の程度が変わる。
【0116】
例えば、図８に示す半導体チップ１０Ｃ２の場合において、辺１ｓ２から辺１ｓ１に向かってＹ方向に沿って送風する場合、２か所のブランク領域ＲＢＬのうち、相対的に辺１ｓ１に近い位置にあるブランク領域ＲＢＬ１の周辺には水分が残留し易い。一方、相対的に辺１ｓ２に近い位置にあるブランク領域ＲＢＬ２の周辺には水分が残留し難い。この結果、ブランク領域ＲＢＬ２の周辺ではボイドが発生し難い。
【0117】
この知見から考えれば、例えば図５に示す半導体チップ１０に対する変形例として、辺１ｓ２の周辺の構造が図８に示す半導体チップ１０Ｃ２と同様になっている場合が考えられる。この場合、乾燥工程において、辺１ｓ２から辺１ｓ１に向かってＹ方向に沿って送風することにより、図８に示すブランク領域ＲＢＬ２に相当する領域がある場合でも、水分の残留に伴うボイドは発生し難い。
【0118】
一方、図５に示す半導体チップ１０の場合、上記したように、辺１ｓ２の周辺と辺１ｓ１の周辺とが互いに同様な構造になっている。このため、半導体チップ１０の場合、乾燥方法によらず、ボイドの発生を抑制することができる。
【0119】
【0120】
図５および図１０に示すように、領域Ｒ６に配置されている複数の突起電極ＢＰ６は、半導体チップ１０の周辺領域に配置されている。言い換えれば、複数の突起電極１ＢＰのうち、複数の突起電極ＢＰ６は、辺１ｓ２に最も近い位置に配置されている突起電極１ＢＰを含んでいる。
【0121】
図１０に示すピッチＰ６６は、ピッチＰ１１およびピッチＰ５５とは異なっている。例えば、図１０に示す例では、ピッチＰ６６は、ピッチＰ５５よりもさらに広い。ただし、変形例としては、ピッチＰ６６がピッチＰ５５よりも狭い場合がある。
【0122】
複数の突起電極ＢＰ６のそれぞれが電気的に接続されている回路は、電気信号の入出力回路ＩＯ１（図４参照）である。このため、複数の突起電極ＢＰ６が半導体チップ１０の周辺領域に配置されていることで、信号伝送経路の経路長を短縮することができる。
【0123】
図１０に示す例では、複数の突起電極ＢＰ５は、Ｙ方向において３列で配列されている。複数の突起電極ＢＰ５のＹ方向における列数は、３列には限定されず、例えば２列の場合、あるいは４列以上の場合がある。
【0124】
図１０に示すように、複数の突起電極ＢＰ１および複数の突起電極ＢＰ５のそれぞれは、千鳥配列されている。図１０に示す例では、ピッチＰ５５のＸ方向に沿った成分（距離Ｐ５Ｘ）とピッチＰ５５のＹ方向に沿った成分（距離Ｐ５Ｙ）とは等しい。ピッチＰ６６のＸ方向に沿った成分（距離Ｐ６Ｘ）とピッチＰ６６のＹ方向に沿った成分（距離Ｐ６Ｙ）とは等しい。
【0125】
図１０に示す例では、複数の突起電極ＢＰ１のうちの一つと、複数の突起電極ＢＰ５のうちの一つとの最短ピッチ（ピッチＰ１５ｍｉｎ）は、ピッチＰ１１以上である。また、複数の突起電極ＢＰ６のうちの一つと、複数の突起電極ＢＰ５のうちの一つとの最短ピッチ（ピッチＰ５６ｍｉｎ）は、ピッチＰ１１以上である。図１０に示すピッチＰ１５ｍｉｎは、複数の突起電極ＢＰ１のうちの一つと、上記一つの突起電極ＢＰ１の隣に位置する突起電極ＢＰ５とのピッチの最小値である。同様に、図１０に示すピッチＰ５６ｍｉｎは、複数の突起電極ＢＰ６のうちの一つと、上記一つの突起電極ＢＰ６の隣に位置する突起電極ＢＰ５とのピッチの最小値である。
【0126】
一方、複数の突起電極ＢＰ１のうちの一つと、上記一つの突起電極ＢＰ１の隣に位置する突起電極ＢＰ５とのピッチの最大値（図１０のピッチＰ１５ｍａｘ）は、ピッチＰ５５以下である。また、複数の突起電極ＢＰ６のうちの一つと、上記一つの突起電極ＢＰ６の隣に位置する突起電極ＢＰ５とのピッチの最大値（図１０のピッチＰ５６ｍａｘ）は、ピッチＰ５５以下である。
【0127】
【0128】
図１１および図１２では、図５および図６に示す半導体チップ１０を備えている半導体装置ＰＫＧ１に対する変形例として、半導体チップ１０Ａを備えている半導体装置ＰＫＧ２について示している。図１１および図１２に示す半導体チップ１０Ａが有する絶縁層１２の面１２ｔは、Ｙ方向に延びている辺１ｓ３と、辺１ｓ３と領域Ｒ１との間に位置する領域Ｒ４と、を含んでいる。この点は、図５に示す半導体チップ１０と同様である。
【0129】
複数の突起電極１ＢＰは、平面視において、領域Ｒ４と重なる位置に配置されている突起電極ＢＰ４を含んでいる。複数の突起電極ＢＰ４のそれぞれは、半導体チップ１０Ａの回路（例えば図４に示す入出力回路ＩＯ２）に電気的に接続されている。複数の突起電極ＢＰ１および複数の突起電極ＢＰ２（図１１参照）のそれぞれは、入出力回路ＩＯ２とは異なる回路（例えば図４に示すコア回路ＣＣ１）に電気的に接続されている。
【0130】
複数の突起電極ＢＰ４は、ピッチＰ４４で配列されている。ピッチＰ４４の値と、ピッチＰ１１の値とは互いに同じである。すなわち、複数の突起電極ＢＰ１と同じピッチＰ１１で配列されている。また、Ｘ方向およびＹ方向のそれぞれにおいて、複数の突起電極ＢＰ４は、複数の突起電極ＢＰ１と同じピッチで配列されている。
【0131】
詳しくは、図１２に示すように、複数の突起電極ＢＰ４のそれぞれは、ピッチＰ４４で配列されている。また、複数の突起電極ＢＰ１のそれぞれは、ピッチＰ１１で配列されている。半導体チップ１０Ａの場合、ピッチＰ４４のＸ方向に沿った成分である距離Ｐ４Ｘは、ピッチＰ１１のＸ方向に沿った成分である距離Ｐ１Ｘと等しく、かつ、ピッチＰ４４のＹ方向に沿った成分である距離Ｐ４Ｙは、ピッチＰ１１のＹ方向に沿った成分である距離Ｐ１Ｙと等しい。また、互いに隣り合う突起電極ＢＰ１と突起電極ＢＰ４とのピッチＰ１４は、ピッチＰ１１およびピッチＰ４４と等しい。
【0132】
図８を用いて説明したように、半導体装置の信頼性低下の原因になるボイドは、図８に示すブランク領域ＲＢＬの周囲に形成され易いことが判っている。本変形例の場合、Ｘ方向およびＹ方向のそれぞれにおいて、複数の突起電極ＢＰ４は、複数の突起電極ＢＰ１と同じピッチで配列されているので、図８に示すブランク領域ＲＢＬのように、突起電極が配置されない隙間が生じることを防止できる。
【0133】
ところで、図５に示す半導体チップ１０の場合、複数の突起電極ＢＰ４が接続されている回路は、例えばＩＰ回路ではなく、半導体チップ１０の仕様に合わせて、少なくとも突起電極１ＢＰのレイアウトを新たに設計した回路である。このため、図５に示す半導体チップ１０の場合でもＸ方向およびＹ方向のそれぞれにおいて、複数の突起電極ＢＰ４は、複数の突起電極ＢＰ１と同じピッチＰ１（図６参照）で配列されている。
【0134】
一方、図１１および図１２に示す半導体チップ１０Ａの場合、複数の突起電極ＢＰ４が接続されている入出力回路ＩＯ２（図４参照）は、例えば上記したようにＤＤＲメモリ用のインタフェース回路である。メモリインタフェース回路は種々の集積回路に組み込まれる場合が多いので、ＩＰ回路である場合が多い。本変形例の場合、入出力回路ＩＯ２は、規格化されたＩＰ回路である。
【0135】
このため、本変形例において、複数の突起電極ＢＰ４は、複数の突起電極ＢＰ１と同じピッチで配列されるようにするためには、複数の突起電極ＢＰ１のレイアウトを複数の突起電極ＢＰ４のレイアウトに揃える必要がある。
【0136】
本変形例の半導体チップ１０Ａは、複数の突起電極ＢＰ１のレイアウトが複数の突起電極ＢＰ４のレイアウトと同じになるように設計されている。このため、図６に示す場合とは異なり、本変形例の場合には、距離Ｐ１Ｘの値と、距離Ｐ１Ｙの値とが異なる。
【0137】
図１２に示す例の場合、ピッチＰ１１のＹ方向に沿った成分（距離Ｐ１Ｙ）は、ピッチＰ１１のＸ方向に沿った成分（距離Ｐ１Ｘ）よりも長い。また、ピッチＰ４４のＹ方向に沿った成分（距離Ｐ４Ｙ）は、ピッチＰ４４のＸ方向に沿った成分（距離Ｐ４Ｘ）よりも長い。
【0138】
図１２に示す例では、距離Ｐ１Ｘおよび距離Ｐ４Ｘのそれぞれは、例えば７５μｍである。これに対し、距離Ｐ１Ｙおよび距離Ｐ４Ｙのそれぞれは、例えば１１０μｍである。
【0139】
メモリインタフェース回路の場合、信号伝送用の配線（以下、信号配線と記載する）の数が多い。このため、半導体チップの配線部ＤＰ（図９参照）および配線基板２０（図９参照）の配線層おいて、多数の信号配線を配置するスペースを確保するため、図１２に示すように、距離Ｐ１Ｘの値および距離Ｐ１Ｙのうち、一方が他方よりも長い場合がある。
【0140】
一方、複数の突起電極ＢＰ１は、図４に示すコア回路ＣＣ１に電源電位ＶＤ３を供給するための電源電位供給経路ＰＶＤ３、またはコア回路ＣＣ１に基準電位ＶＳ３を供給するための基準電位供給経路ＰＶＳ３に接続されている。
【0141】
突起電極ＢＰ１のように、電力供給用の端子の場合、信号伝送用の突起電極ＢＰ４とは異なり、図６に示すように距離Ｐ１Ｘの値と、距離Ｐ１Ｙの値とが等しい場合が多い。本変形例のように、距離Ｐ１Ｘの値と、距離Ｐ１Ｙの値とが異なっている場合、以下のようなメリットがある。
【0142】
【0143】
図１１および図１２に示す複数の突起電極ＢＰ１のそれぞれは、図４に示すコア回路ＣＣ１に電源電位を供給する電源電位供給経路ＰＶＤ３、およびコア回路ＣＣ１に基準電位を供給する基準電位供給経路ＰＶＳ３のいずれかに接続されている。
【0144】
【0145】
図１３に示す例では、配線層ＷＬ１は、複数の端子２ＰＤのうち、電源電位供給経路ＰＶＤ３に電気的に接続されている複数の電源電位端子ＰＤＤと、複数の端子２ＰＤのうち、基準電位供給経路ＰＶＳ３に電気的に接続されている複数の基準電位端子ＰＤＳと、を含んでいる。配線層ＷＬ１は、Ｘ方向に沿って配列されている複数の電源電位端子ＰＤＤのそれぞれに接続され、かつＸ方向に延びている電源電位配線２ＤＤを含んでいる。配線層ＷＬ１は、Ｘ方向に沿って配列されている複数の基準電位端子ＰＤＳのそれぞれに接続され、かつＸ方向に延びている基準電位配線２ＤＳを含んでいる。
【0146】
Ｙ方向において、複数の電源電位配線２ＤＤと、複数の基準電位配線２ＤＳとは交互に配列されている。複数の電源電位端子ＰＤＤが、電源電位配線２ＤＤを介して電気的に接続されていることで、電源電位供給経路ＰＶＤ３の電位を安定化させることができる。同様に、複数の基準電位端子ＰＤＳが、基準電位配線２ＤＳを介して電気的に接続されていることで、基準電位供給経路ＰＶＳ３の電位を安定化させることができる。
【0147】
上記の構成は、図６に用いて説明した半導体チップ１０のように、距離Ｐ１Ｘの値と距離Ｐ１Ｘの値とが等しい場合にも実現可能である。
【0148】
ただし、本変形例の場合、図１２に示すように、距離Ｐ１Ｘの値よりも距離Ｐ１Ｙの値の方が大きいので、図１３に示す配線層ＷＬ１における複数の端子２ＰＤのレイアウトが以下のようになっている。すなわち、Ｙ方向（列方向）において、互いに隣り合う端子２ＰＤのピッチＰＰＤのＹ方向に沿った成分（距離ＰＰＤＹ）は、ピッチＰＰＤのＸ方向に沿った成分（距離ＰＰＤＸ）よりも長い。図１３に示す例では、距離ＰＰＤＸは、例えば７５μｍである。これに対し、距離ＰＰＤＹは、例えば１１０μｍである。
【0149】
図１３に示す距離ＰＰＤＸの値と距離ＰＰＤＹの値とが同じである場合、電源電位供給経路ＶＤＤ３と、基準電位供給経路ＶＤＳ３との短絡を防止する観点から電源電位配線２ＤＤおよび基準電位配線２ＤＳのそれぞれの幅を細く設計する必要がある。一方、本変形例のように、距離ＰＰＤＹが長い場合、電源電位供給経路ＶＤＤ３と、基準電位供給経路ＶＤＳ３とが短絡する懸念が小さくなるので、図１３に示す電源電位配線２ＤＤの幅Ｗ２ＤＤ、および基準電位配線２ＤＳの幅Ｗ２ＤＳの幅を広くすることができる。
【0150】
例えば、図１３に示す例では、複数の電源電位端子ＰＤＤのそれぞれの外縁は円弧形状を成す。電源電位配線２ＤＤのＹ方向における電源電位配線２ＤＤの幅Ｗ２ＤＤは、電源電位端子ＰＤＤが成す円弧の半径ＲＰＤＤ以上である。電源電位配線２ＤＤの幅Ｗ２ＤＤを広くすることにより、電源電位供給経路ＰＶＤ３の電位をさらに安定化させることができる。
【0151】
図１３に示す例では、複数の基準電位端子ＰＤＳのそれぞれの外縁は円弧形状を成す。Ｙ方向における基準電位配線２ＤＳの幅Ｗ２ＤＳは、基準電位端子ＰＤＳが成す円弧の半径ＲＰＤＳ以上である。基準電位配線２ＤＳの幅Ｗ２ＤＳを広くすることにより、基準電位供給経路ＰＶＳ３の電位をさらに安定化させることができる。
【0152】
図１１に示す半導体チップ１０Ａは、上記した相違点の他、以下の点で図５に示す半導体チップ１０と相違する。すなわち、領域Ｒ２に配置されている複数の突起電極ＢＰ２は、Ｙ方向において２列で配列されている。また、領域Ｒ５に配置されている複数の突起電極ＢＰ５は、Ｙ方向において４列で配列されている。
【0153】
ただし、複数の突起電極ＢＰ２と複数の突起電極ＢＰ１との位置関係、および複数の突起電極ＢＰ２と複数の突起電極ＢＰ３との位置関係は、図５および図６を用いて説明した半導体チップ１０と同様なので重複する説明は省略する。同様に、複数の突起電極ＢＰ５と複数の突起電極ＢＰ１との位置関係、および複数の突起電極ＢＰ５と複数の突起電極ＢＰ６との位置関係は、図５および図１０を用いて説明した半導体チップ１０と同様なので重複する説明は省略する。
【0154】
【0155】
＜変形例２＞
次に、図５に示す半導体チップ１０に対する他の変形例について説明する。図１４は、図５に対する他の変形例である半導体チップの電極配置面側の平面図である。図１５は、図１４のＤ部の拡大平面図である。
次に、図５に示す半導体チップ１０に対する他の変形例について説明する。図１４は、図５に対する他の変形例である半導体チップの電極配置面側の平面図である。図１５は、図１４のＤ部の拡大平面図である。
【0156】
図５に示す半導体装置ＰＫＧ１および図１１に示す半導体装置ＰＫＧ２の場合、周辺領域である領域Ｒ３に配置されている複数の突起電極ＢＰ３と、中央領域である領域Ｒ１に配置されている複数の突起電極ＢＰ１とのピッチが異なっている場合に、隙間が生じないようにする方法として以下の方法を用いた。すなわち、半導体装置ＰＫＧ１および半導体装置ＰＫＧ２の場合、図６に示す領域Ｒ３と領域Ｒ１との間に領域Ｒ２が設けられ、領域Ｒ２に配列されている複数の突起電極ＢＰ２のピッチＰ２２のＹ方向の成分（距離Ｐ２Ｙ）は、領域Ｒ１に配列されている複数の突起電極ＢＰ１のピッチＰ１１のＹ方向の成分（距離Ｐ１Ｙ）よりも長い。
【0157】
一方、図１４に示す半導体装置ＰＫＧ３の場合、図５に示す領域Ｒ１に対応する領域Ｒ８と、領域Ｒ３とが隣り合っている点で半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と相違する。また、半導体装置ＰＫＧ３の場合、以下の点で、半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と相違する。すなわち、図５に示す領域Ｒ１に対応する領域Ｒ８と領域Ｒ９との間に領域Ｒ７が設けられている。図１５に示すように、領域Ｒ７に配列されている複数の突起電極ＢＰ７のピッチＰ７７のＹ方向の成分（距離Ｐ７Ｙ）が、領域Ｒ８に配列されている複数の突起電極ＢＰ８のピッチＰ８８のＹ方向の成分（距離Ｐ８Ｙ）よりも長い。領域Ｒ７に配列されている複数の突起電極ＢＰ７は、領域Ｒ８と領域Ｒ３との間に、ボイド発生の原因となる隙間が生じないようにするための配列調整用の突起電極１ＢＰである。
【0158】
以下、半導体装置ＰＫＧ３の構成について詳細に説明する。半導体装置ＰＫＧ３は、図３に示すように、配線基板２０と、配線基板２０の上に複数の突起電極１ＢＰを介して搭載されている半導体チップ１０Ｂと、半導体チップ１０Ｂと配線基板２０との間に配置され、かつ、複数の突起電極１ＢＰを封止するアンダーフィル層ＵＦと、を有している。
【0159】
図９に示すように、半導体チップ１０Ｂは、面１１ｔを有する半導体基板１１と、面１１ｔの上に形成されている配線層ＲＤＬと、を備えている。また、半導体チップ１０Ｂは、半導体基板１１の面１１ｔと対向する面１２ｂ、および面１２ｂの反対側の面１２ｔを備え、配線層ＲＤＬを覆うように配置されている絶縁層１２と、配線層ＲＤＬと電気的に接続されている複数の突起電極１ＢＰと、を有している。
【0160】
図１４に示すように、絶縁層１２の面１２ｔは、Ｘ方向に延びている辺１ｓ１と、辺１ｓ１の反対側に位置する辺１ｓ２と、辺１ｓ１と辺１ｓ２との間に位置する領域Ｒ７と、辺１ｓ１と領域Ｒ７との間に位置する領域Ｒ８と、辺１ｓ１と領域Ｒ８との間に位置する領域Ｒ３と、を含んでいる。
【0161】
複数の突起電極１ＢＰは、平面視において、領域Ｒ７と重なる位置に配置されている突起電極ＢＰ７と、平面視において、領域Ｒ８と重なる位置に配置されている突起電極ＢＰ８と、平面視において、領域Ｒ３と重なる位置に配置されている突起電極ＢＰ３と、を含んでいる。
【0162】
複数の突起電極ＢＰ３のそれぞれは、半導体チップ１０Ｂの入出力回路ＩＯ１（図４参照）に電気的に接続されている。複数の突起電極ＢＰ７および複数の突起電極ＢＰ８のそれぞれは、入出力回路ＩＯ１とは異なる回路（例えば図４に示すコア回路ＣＣ１）に電気的に接続されている。
【0163】
図１５に示すように、複数の突起電極ＢＰ７は、ピッチＰ７７で配列されている。複数の突起電極ＢＰ８は、ピッチＰ７７よりも狭いピッチＰ８８で配列されている。複数の突起電極ＢＰ３（図１４参照）は、ピッチＰ７７およびピッチＰ８８のそれぞれとは異なるピッチＰ３３（図６参照）で配列されている。Ｘ方向に直交するＹ方向において、ピッチＰ８８のＹ方向に沿った成分（距離Ｐ８Ｙ）は、ピッチＰ７７のＹ方向に沿った成分（距離Ｐ７Ｙ）よりも小さい。
【0164】
また、図１５に示す例では、複数の突起電極ＢＰ７のうちの一つと、複数の突起電極ＢＰ８のうちの一つとの最短ピッチ（ピッチＰ７８ｍｉｎ）は、ピッチＰ８８以上である。また、図１４に示す複数の突起電極ＢＰ３のうちの一つと、複数の突起電極ＢＰ８のうちの一つとの最短ピッチ（ピッチＰ３８ｍｉｎ）は、図１５に示すピッチＰ８８以上である。図１５に示すピッチＰ７８ｍｉｎは、複数の突起電極ＢＰ７のうちの一つと、上記一つの突起電極ＢＰ７の隣に位置する突起電極ＢＰ８とのピッチの最小値である。また、図１４に示すピッチＰ３８ｍｉｎは、複数の突起電極ＢＰ３のうちの一つと、上記一つの突起電極ＢＰ３の隣に位置する突起電極ＢＰ８とのピッチの最小値である。
【0165】
図１５に示す距離Ｐ８Ｘおよび距離Ｐ８Ｙのそれぞれは、９２μｍである。このため、ピッチＰ８８は１３０μｍである。図１５に示す距離Ｐ７Ｘは９２μｍであり、距離Ｐ７Ｙは１０８μｍである。このため、ピッチＰ７７は１４２μｍである。また、図１４に示すピッチＰ３８ｍｉｎは、ピッチＰ８８と等しい。図１５に示すピッチＰ７８ｍｉｎは、ピッチＰ１１より広く、１２４μｍである。
【0166】
このように半導体装置ＰＫＧ３の場合、複数の突起電極ＢＰ８と複数の突起電極ＢＰ３との離間距離を調整し易いように、領域Ｒ７に配列されている複数の突起電極ＢＰ７が設けられている。この結果、図１４に示す複数の突起電極ＢＰ３と、複数の突起電極ＢＰ８との離間距離は、適切な距離に制御されているので、上記したボイドの発生を抑制することができる。
【0167】
なお、図６で説明したピッチＰ１１とピッチＰ２２との関係と同様に、図１５に示すピッチＰ８８のＹ方向の成分（距離Ｐ８Ｙ）がピッチＰ７７のＹ方向の成分（距離Ｐ７Ｙ）よりも短ければ、ピッチＰ７７のＸ方向の成分（距離Ｐ７Ｘ）の値は任意に設定することができる。図１５に示す例では、ピッチＰ８８は、ピッチＰ７７よりも狭い。ただし、変形例として、ピッチＰ７７のＸ方向の成分（距離Ｐ７Ｘ）の値によっては、ピッチＰ７７がピッチＰ８８と同じである場合、あるいは、ピッチＰ８８がピッチＰ７７よりも広い場合がある。図１５に示すように、ピッチＰ７７がピッチＰ８８よりも広い方が隙間を埋める調整は容易である。
【0168】
本変形例の場合、図１４に示すように、絶縁層１２の面１２ｔは、辺１ｓ２と領域Ｒ７との間に位置する領域Ｒ９と、辺１ｓ１と領域Ｒ９との間に位置する領域Ｒ６と、を更に含んでいる。
【0169】
複数の突起電極１ＢＰは、平面視において、領域Ｒ７と重なる位置に配置されている突起電極ＢＰ７と、平面視において、領域Ｒ９と重なる位置に配置されている突起電極ＢＰ９と、平面視において、領域Ｒ６と重なる位置に配置されている突起電極ＢＰ６と、をさらに含んでいる。
【0170】
複数の突起電極ＢＰ６のそれぞれは、半導体チップ１０Ｂの入出力回路ＩＯ１（図４参照）に電気的に接続されている。複数の突起電極ＢＰ７および複数の突起電極ＢＰ９のそれぞれは、入出力回路ＩＯ１とは異なる回路（例えば図４に示すコア回路ＣＣ１）に電気的に接続されている。
【0171】
図１５に示すように、複数の突起電極ＢＰ９は、ピッチＰ７７よりも狭いピッチＰ９９で配列されている。複数の突起電極ＢＰ６は、ピッチＰ７７およびピッチＰ９９のそれぞれとは異なるピッチＰ６６（図１０参照）で配列されている。Ｘ方向に直交するＹ方向において、ピッチＰ９９のＹ方向に沿った成分（距離Ｐ９Ｙ）は、ピッチＰ７７のＹ方向に沿った成分（距離Ｐ７Ｙ）よりも小さい。
【0172】
なお、図６で説明したピッチＰ１１とピッチＰ２２との関係と同様に、図１５に示すピッチＰ９９のＹ方向の成分（距離Ｐ９Ｙ）がピッチＰ７７のＹ方向の成分（距離Ｐ７Ｙ）よりも短ければ、ピッチＰ７７のＸ方向の成分（距離Ｐ７Ｘ）の値は任意に設定することができる。図１５に示す例では、ピッチＰ９９は、ピッチＰ７７よりも狭い。ただし、変形例として、ピッチＰ７７のＸ方向の成分（距離Ｐ７Ｘ）の値によっては、ピッチＰ９９がピッチＰ７７と同じである場合、あるいは、ピッチＰ９９がピッチＰ７７よりも広い場合がある。図１５に示すように、ピッチＰ７７がピッチＰ９９よりも広い方が隙間を埋める調整は容易である。
【0173】
また、図１５に示す例では、複数の突起電極ＢＰ７のうちの一つと、複数の突起電極ＢＰ９のうちの一つとの最短ピッチ（ピッチＰ７９ｍｉｎ）は、ピッチＰ９９以上である。また、図１４に示す複数の突起電極ＢＰ６のうちの一つと、複数の突起電極ＢＰ９のうちの一つとの最短ピッチ（ピッチＰ６９ｍｉｎ）は、図１５に示すピッチＰ９９以上である。図１５に示すピッチＰ７９ｍｉｎは、複数の突起電極ＢＰ７のうちの一つと、上記一つの突起電極ＢＰ７の隣に位置する突起電極ＢＰ９とのピッチの最小値である。また、図１４に示すピッチＰ６９ｍｉｎは、複数の突起電極ＢＰ６のうちの一つと、上記一つの突起電極ＢＰ６の隣に位置する突起電極ＢＰ９とのピッチの最小値である。
【0174】
図１５に示す距離Ｐ９Ｘおよび距離Ｐ９Ｙのそれぞれは、９２μｍである。このため、ピッチＰ９９は１３０μｍである。図１５に示す距離Ｐ７Ｘは９２μｍであり、距離Ｐ７Ｙは１０８μｍである。このため、ピッチＰ７７は１４２μｍである。また、図１４に示すピッチＰ６９ｍｉｎは、ピッチＰ９９と等しい。図１５に示すピッチＰ７９ｍｉｎは、ピッチＰ１１より広く、１２４μｍである。
【0175】
本変形例の半導体装置ＰＫＧ３は、領域Ｒ８と領域Ｒ９との間に配列調整用の領域Ｒ７が配置されている。また、半導体装置ＰＫＧ３の場合、領域Ｒ８と領域Ｒ３とが互いに隣り合い、かつ、領域Ｒ９と領域Ｒ６とが互いに隣り合っている。このため、図５に示す半導体装置ＰＫＧ１、あるいは図１１に示す半導体装置ＰＫＧ２と比較して、配列調整用の突起電極ＢＰ７の配置スペースを低減できる点で有利である。
【0176】
【0177】
＜半導体装置の製造方法＞
次に、上記した半導体装置の製造方法について簡単に説明する。以下では、代表例として、図５に示す半導体装置ＰＫＧ１の製造方法について取り上げて説明する。また、以下では、上記したボイドの発生原因に関係する乾燥工程を中心に説明し、他の工程の説明は簡単に行う。図１６は、図３に示す半導体装置の製造方法のフローの一例を示す説明図である。
次に、上記した半導体装置の製造方法について簡単に説明する。以下では、代表例として、図５に示す半導体装置ＰＫＧ１の製造方法について取り上げて説明する。また、以下では、上記したボイドの発生原因に関係する乾燥工程を中心に説明し、他の工程の説明は簡単に行う。図１６は、図３に示す半導体装置の製造方法のフローの一例を示す説明図である。
【0178】
本実施の形態の半導体装置の製造方法は、図１６に示すように、配線基板準備工程、半導体チップ準備工程、半導体チップ実装工程、アンダーフィル充填工程、ボールマウント工程、および個片化工程を有している。
【0179】
【0180】
図１６に示す半導体チップ準備工程では、図１、図３、図４、図５、図６、図９、および図１０に示す半導体チップ１０を準備する。なお、変形例としては、本工程で、図１１および図１２に示す半導体チップ１０Ａを準備する場合がある。また、別の変形例として、本工程で図１４および図１５に示す半導体チップ１０Ｂを準備する場合がある。
【0181】
図１６に示す半導体チップ実装工程は、チップ配置工程、リフロー工程、洗浄工程、および乾燥工程を含んでいる。
【0182】
チップ配置工程では、図３に示すように、配線基板２０の上面２０ｔ上に半導体チップ１０を配置する。本工程では、配線基板２０に形成されている複数の端子２ＰＤと、複数の突起電極１ＢＰとが互いに対向するような位置関係になるように位置合わせが実施される。また、複数の端子２ＰＤの露出面のそれぞれには、例えばフラックス、あるいは半田材にフラックスが混合されたペースト材などが予め塗布される場合がある。フラックスとは半田材と端子２ＰＤとを接合し易くするための活性剤を含む材料である。
【0183】
チップ配置工程の後に実施されるリフロー工程では、突起電極１ＢＰに含まれる半田材が溶融する温度まで突起電極１ＢＰの温度を加熱し、半田材と端子２ＰＤとが濡れた後、温度を低下させる。本工程により、複数の突起電極１ＢＰと複数の端子２ＰＤとは、それぞれ接合される。この時、突起電極１ＢＰの周囲には、例えばフラックスの残渣などが付着する場合がある。
【0184】
フラックスの残渣などが製品に残留することを防ぐため、リフロー工程の後に洗浄工程が実施される。洗浄工程では、水、あるいは水に薬剤を加えた洗浄液を図３に示す半導体チップ１０と配線基板２０との間の隙間に連続的に供給する。本工程において供給された水分が製品に残留すると、上記したボイドが発生する原因になる。
【0185】
次に、乾燥工程では、図３に示す半導体チップ１０と配線基板２０との隙間に風（例えば温風）を連続的に供給することで、水分を除去する。図１７は、図１６に示す乾燥工程において、風を送る方向を模式的に示す平面図である。
【0186】
本実施の形態の場合、図１７に矢印を付して模式的に示すように、半導体チップ１０の辺１ｓ２から辺１ｓ１に向かう方向に風ＶＴを連続的に送る。この場合、辺１ｓ２に近い位置から順に乾燥が進み、辺１ｓ１まで乾燥が完了した時点で乾燥工程が終了する。
【0187】
突起電極１ＢＰの周囲に残留する水分は、蒸発により除去されるものもあるが、送風方向に押し出されることにより除去されるものもある。本願発明者の検討によれば、図１７に示す乾燥方法の場合、辺１ｓ１よりも辺１ｓ２に近い領域（図８に示されるブランク領域ＲＢＬ２に相当）だけでなく、辺１ｓ２よりも辺１ｓ１に近い領域（図８に示されるブランク領域ＲＢＬ１に相当）においても、ボイドの発生を抑制できる。より詳しくは、図１７に示す半導体チップ１０の場合、領域Ｒ６と領域Ｒ５との境界、および領域Ｒ５と領域Ｒ１との境界だけでなく、領域Ｒ１と領域Ｒ２との境界、および領域Ｒ２と領域Ｒ３との境界のそれぞれにおいても、ボイドの発生を抑制できる。
【0188】
なお、図１１に示す半導体チップ１０Ａの場合も同様である。また、図１５に示す半導体チップ１０Ｂの場合、領域Ｒ６と領域Ｒ９との境界、領域Ｒ９と領域Ｒ７との境界、領域Ｒ７と領域Ｒ８との境界、および領域Ｒ８と領域Ｒ３との境界のそれぞれにおいて、ボイドの発生を抑制できる。
【0189】
【0190】
次に、アンダーフィル充填工程では、図３に示す半導体チップ１０と配線基板２０との隙間に、ペースト状または液状の樹脂を供給し、複数の突起電極１ＢＰを封止する。本実施の形態の場合、アンダーフィル充填工程の前に乾燥工程が完了し、残留する水分が除去されているので、アンダーフィル充填工程の後にボイドが発生することを防止できる。
【0191】
次に個片化工程では、複数の配線基板２０を分割し、複数個の半導体装置ＰＫＧ１を取得する。
【0192】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0193】
１ｂ 背面（面、主面、裏面、下面）
１ＢＰ，５１，５２，５３，５４，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５，ＢＰ６，ＢＰ７，ＢＰ８，ＢＰ９ 突起電極（バンプ電極）
１ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
１ｓ，１ｓ１，１ｓ２，１ｓ３，１ｓ４，２０ｓ 辺
１ｔ 前面（面、主面、表面、上面）
２Ｃｂ 下面
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２Ｄ 配線
２ＤＤ 電源電位配線
２ＤＳ 基準電位配線
２Ｅ 絶縁層
２ＬＤ ランド（ランドパターン）
２ＰＤ 端子
１０，１０Ａ，１０Ｂ，１０Ｃ１，１０Ｃ２ 半導体チップ
１１ 半導体基板
１１ｔ 面（主面）
１２ 絶縁層
１２ｂ 面
１２ｔ 面
２０ 配線基板
２０ｂ 下面（面、主面、実装面）
２０ｔ 上面（面、主面、チップ搭載面）
２ＴＨＷ スルーホール配線
２Ｖ ビア
ＣＣ１ コア回路
ＤＰ 配線部
ＩＯ１，ＩＯ２ 入出力回路
Ｐ１Ｘ，Ｐ１Ｙ，Ｐ２Ｘ，Ｐ２Ｙ，Ｐ３Ｘ，Ｐ３Ｙ，Ｐ４Ｘ，Ｐ４Ｙ，Ｐ５Ｘ，Ｐ５Ｙ，Ｐ６Ｘ，Ｐ６Ｙ，Ｐ７Ｘ，Ｐ７Ｙ，Ｐ８Ｘ，Ｐ８Ｙ，Ｐ９Ｘ，Ｐ９Ｙ，ＰＰＤＸ，ＰＰＤＹ，ＰＸ，ＰＹ 距離
Ｐ１１，Ｐ１２，Ｐ１２ｍａｘ，Ｐ１２ｍｉｎ，Ｐ１４，Ｐ１５ｍａｘ，Ｐ１５ｍｉｎ，Ｐ２２，Ｐ２３，Ｐ２３ｍａｘ，Ｐ２３ｍｉｎ，Ｐ３３，Ｐ３８ｍｉｎ，Ｐ４４，Ｐ５５，Ｐ５６ｍａｘ，Ｐ５６ｍｉｎ，Ｐ６６，Ｐ６９ｍｉｎ，Ｐ７７，Ｐ７８ｍｉｎ，Ｐ７９ｍｉｎ，Ｐ８８，Ｐ９９，ＰＰＤ，ＰＸＹ ピッチ
ＰＤＤ 電源電位端子
ＰＤＳ 基準電位端子
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
ＰＶＤ１，ＰＶＤ２，ＰＶＤ３ 電源電位供給経路
ＰＶＳ１，ＰＶＳ２，ＰＶＳ３ 基準電位供給経路
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９ 領域
ＲＢＬ，ＲＢＬ１，ＲＢＬ２ ブランク領域
ＲＤＬ 配線層
ＲＰＤＤ，ＲＰＤＳ 半径
ＲＷ１，ＲＷ２，ＲＷ３，ＲＷ４ 列
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６，ＳＧ７，ＳＧ８ 信号
ＳＲ１，ＳＲ２ 絶縁膜
ＵＢＭ 下地金属膜（アンダーバンプメタル）
ＵＦ アンダーフィル層（絶縁層、絶縁部材）
ＶＤ１，ＶＤ２，ＶＤ３ 電源電位
ＶＤＤ３ 電源電位供給経路
ＶＤＳ３ 基準電位供給経路
ＶＳ１，ＶＳ２，ＶＳ３ 基準電位
ＶＴ 風
Ｗ２ＤＤ，Ｗ２ＤＳ 幅
ＷＬ１－ＷＬ８ 配線層
１ＢＰ，５１，５２，５３，５４，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５，ＢＰ６，ＢＰ７，ＢＰ８，ＢＰ９ 突起電極（バンプ電極）
１ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
１ｓ，１ｓ１，１ｓ２，１ｓ３，１ｓ４，２０ｓ 辺
１ｔ 前面（面、主面、表面、上面）
２Ｃｂ 下面
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２Ｄ 配線
２ＤＤ 電源電位配線
２ＤＳ 基準電位配線
２Ｅ 絶縁層
２ＬＤ ランド（ランドパターン）
２ＰＤ 端子
１０，１０Ａ，１０Ｂ，１０Ｃ１，１０Ｃ２ 半導体チップ
１１ 半導体基板
１１ｔ 面（主面）
１２ 絶縁層
１２ｂ 面
１２ｔ 面
２０ 配線基板
２０ｂ 下面（面、主面、実装面）
２０ｔ 上面（面、主面、チップ搭載面）
２ＴＨＷ スルーホール配線
２Ｖ ビア
ＣＣ１ コア回路
ＤＰ 配線部
ＩＯ１，ＩＯ２ 入出力回路
Ｐ１Ｘ，Ｐ１Ｙ，Ｐ２Ｘ，Ｐ２Ｙ，Ｐ３Ｘ，Ｐ３Ｙ，Ｐ４Ｘ，Ｐ４Ｙ，Ｐ５Ｘ，Ｐ５Ｙ，Ｐ６Ｘ，Ｐ６Ｙ，Ｐ７Ｘ，Ｐ７Ｙ，Ｐ８Ｘ，Ｐ８Ｙ，Ｐ９Ｘ，Ｐ９Ｙ，ＰＰＤＸ，ＰＰＤＹ，ＰＸ，ＰＹ 距離
Ｐ１１，Ｐ１２，Ｐ１２ｍａｘ，Ｐ１２ｍｉｎ，Ｐ１４，Ｐ１５ｍａｘ，Ｐ１５ｍｉｎ，Ｐ２２，Ｐ２３，Ｐ２３ｍａｘ，Ｐ２３ｍｉｎ，Ｐ３３，Ｐ３８ｍｉｎ，Ｐ４４，Ｐ５５，Ｐ５６ｍａｘ，Ｐ５６ｍｉｎ，Ｐ６６，Ｐ６９ｍｉｎ，Ｐ７７，Ｐ７８ｍｉｎ，Ｐ７９ｍｉｎ，Ｐ８８，Ｐ９９，ＰＰＤ，ＰＸＹ ピッチ
ＰＤＤ 電源電位端子
ＰＤＳ 基準電位端子
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
ＰＶＤ１，ＰＶＤ２，ＰＶＤ３ 電源電位供給経路
ＰＶＳ１，ＰＶＳ２，ＰＶＳ３ 基準電位供給経路
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９ 領域
ＲＢＬ，ＲＢＬ１，ＲＢＬ２ ブランク領域
ＲＤＬ 配線層
ＲＰＤＤ，ＲＰＤＳ 半径
ＲＷ１，ＲＷ２，ＲＷ３，ＲＷ４ 列
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６，ＳＧ７，ＳＧ８ 信号
ＳＲ１，ＳＲ２ 絶縁膜
ＵＢＭ 下地金属膜（アンダーバンプメタル）
ＵＦ アンダーフィル層（絶縁層、絶縁部材）
ＶＤ１，ＶＤ２，ＶＤ３ 電源電位
ＶＤＤ３ 電源電位供給経路
ＶＤＳ３ 基準電位供給経路
ＶＳ１，ＶＳ２，ＶＳ３ 基準電位
ＶＴ 風
Ｗ２ＤＤ，Ｗ２ＤＳ 幅
ＷＬ１－ＷＬ８ 配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】