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特開2025-22663信頼性を改善した抵抗性ランダムアクセスメモリ及びそのメモリミニアレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025022663
(43)【公開日】2025-02-14
(54)【発明の名称】信頼性を改善した抵抗性ランダムアクセスメモリ及びそのメモリミニアレイ
(51)【国際特許分類】
H10B 63/00 20230101AFI20250206BHJP
G11C 13/00 20060101ALI20250206BHJP
【ＦＩ】
H10B63/00
G11C13/00 215
【審査請求】有
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023176575
(22)【出願日】2023-10-12
(31)【優先権主張番号】112128971
(32)【優先日】2023-08-02
(33)【優先権主張国・地域又は機関】TW
(71)【出願人】
【識別番号】599039843
【氏名又は名称】聯華電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】尤 書鴻
(72)【発明者】
【氏名】王 泉富
(72)【発明者】
【氏名】石 忠勤
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
(57)【要約】 （修正有）
【課題】信頼性を改善した抵抗性ランダムアクセスメモリ及びメモリミニアレイを提供する。
【解決手段】メモリミニアレイ８００において、メモリ１００は、第１～第４のスイッチトランジスタ１１０～１４０と、第１、第２の抵抗性メモリ素子１５１、１５２と、を含む。第１～第４のスイッチトランジスタの各々は、ドレイン端子、ソース端子及びゲート端子を含む。第３のスイッチトランジスタのドレイン端子は、第１のスイッチトランジスタのソース端子に結合される。第４のスイッチトランジスタのドレイン端子は、第２のスイッチトランジスタのソース端子に結合される。第１の抵抗性メモリ素子は、第４のスイッチトランジスタのソース端子と第１のスイッチトランジスタのソース端子と結合される。第２の抵抗性メモリ素子は、第３のスイッチトランジスタのソース端子と第２のスイッチトランジスタのソース端子とに結合される。
【選択図】図３
【解決手段】メモリミニアレイ８００において、メモリ１００は、第１～第４のスイッチトランジスタ１１０～１４０と、第１、第２の抵抗性メモリ素子１５１、１５２と、を含む。第１～第４のスイッチトランジスタの各々は、ドレイン端子、ソース端子及びゲート端子を含む。第３のスイッチトランジスタのドレイン端子は、第１のスイッチトランジスタのソース端子に結合される。第４のスイッチトランジスタのドレイン端子は、第２のスイッチトランジスタのソース端子に結合される。第１の抵抗性メモリ素子は、第４のスイッチトランジスタのソース端子と第１のスイッチトランジスタのソース端子と結合される。第２の抵抗性メモリ素子は、第３のスイッチトランジスタのソース端子と第２のスイッチトランジスタのソース端子とに結合される。
【選択図】図３
【特許請求の範囲】
【請求項1】
メモリであって、
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
【請求項2】
前記メモリにデータを書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされる、請求項1に記載のメモリ。
【請求項3】
前記メモリからデータを読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされる、請求項1に記載のメモリ。
【請求項4】
前記第1のスイッチトランジスタの前記ドレイン端子は、第1のビット線に結合され、前記第1のスイッチトランジスタの前記ゲート端子は、読み取りワード線に結合され、
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
【請求項5】
前記メモリに論理0を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルよりも低い低電圧レベルを有する、請求項4に記載のメモリ。
【請求項6】
前記メモリに前記論理0を書き込むときに、前記第1の抵抗性メモリ素子は、高い抵抗を有するように設定され、且つ、前記第2の抵抗性メモリ素子は、前記高い抵抗よりも低い低い抵抗を有するように設定される、請求項5に記載のメモリ。
【請求項7】
前記メモリから論理0を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項8】
前記メモリに論理1を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、低電圧レベルを有し、前記第2のソース線は、前記低電圧レベルよりも高い高電圧レベルを有する、請求項4に記載のメモリ。
【請求項9】
前記メモリに前記論理1を書き込むときに、前記第1の抵抗性メモリ素子は、低い抵抗を有するように設定され、前記第2の抵抗性メモリ素子は、前記低い抵抗よりも高い高い抵抗を有するように設定される、請求項8に記載のメモリ。
【請求項10】
前記メモリから論理1を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項11】
前記第1の抵抗性メモリ素子は、該第1の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第1の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第1の抵抗性メモリ素子の前記上部電極と前記第1の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含み、
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
【請求項12】
メモリであって、
第1の方向に沿って形成されている第1の拡散層と、
前記第1の方向に沿って形成されている第2の拡散層と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子と、を含む、
メモリ。
第1の方向に沿って形成されている第1の拡散層と、
前記第1の方向に沿って形成されている第2の拡散層と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子と、を含む、
メモリ。
【請求項13】
前記第1の拡散層及び前記第2の拡散層は、同じ拡散層を使用して形成される、請求項12に記載のメモリ。
【請求項14】
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層であって、前記第1の導電層及び前記第2の導電層は、同じ導電層から形成されている、第2の導電層と、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビアと、をさらに含む、請求項12に記載のメモリ。
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層であって、前記第1の導電層及び前記第2の導電層は、同じ導電層から形成されている、第2の導電層と、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビアと、をさらに含む、請求項12に記載のメモリ。
【請求項15】
前記第1の抵抗性メモリ素子と前記第2の抵抗性メモリ素子との間に形成されている第3の導電層と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層と、
前記第2の抵抗性メモリ素子及び前記第3の導電層と少なくとも部分的に重複して形成されている第5の導電層であって、前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、第5の導電層と、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビアと、をさらに含む、請求項14に記載のメモリ。
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層と、
前記第2の抵抗性メモリ素子及び前記第3の導電層と少なくとも部分的に重複して形成されている第5の導電層であって、前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、第5の導電層と、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビアと、をさらに含む、請求項14に記載のメモリ。
【請求項16】
メモリミニアレイであって、
第1の方向に沿って形成されている第1の拡散層と、
前記第1の方向に沿って形成されている第2の拡散層と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含み、
前記第1のポリシリコン層、前記第2のポリシリコン層、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、第1のメモリに対応し、
前記第3のポリシリコン層、前記第4のポリシリコン層、前記第3の抵抗性メモリ素子、及び前記第4の抵抗性メモリ素子は、第2のメモリに対応し、
当該メモリミニアレイは、前記第1のメモリ及び前記第2のメモリを含む、
メモリミニアレイ。
第1の方向に沿って形成されている第1の拡散層と、
前記第1の方向に沿って形成されている第2の拡散層と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含み、
前記第1のポリシリコン層、前記第2のポリシリコン層、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、第1のメモリに対応し、
前記第3のポリシリコン層、前記第4のポリシリコン層、前記第3の抵抗性メモリ素子、及び前記第4の抵抗性メモリ素子は、第2のメモリに対応し、
当該メモリミニアレイは、前記第1のメモリ及び前記第2のメモリを含む、
メモリミニアレイ。
【請求項17】
メモリであって、
第1の拡散層と、
第2の拡散層と、
前記第1の拡散層の上に形成されている第1の導電層と、
前記第2の拡散層の上に形成されている第2の導電層と、
前記第1の導電層の上に形成されている第1の抵抗性メモリ素子と、
前記第2の導電層の上に形成されている第2の抵抗性メモリ素子と、を含み、
前記第1の導電層及び前記第2の導電層は、同じ導電層から形成されている、
メモリ。
第1の拡散層と、
第2の拡散層と、
前記第1の拡散層の上に形成されている第1の導電層と、
前記第2の拡散層の上に形成されている第2の導電層と、
前記第1の導電層の上に形成されている第1の抵抗性メモリ素子と、
前記第2の導電層の上に形成されている第2の抵抗性メモリ素子と、を含み、
前記第1の導電層及び前記第2の導電層は、同じ導電層から形成されている、
メモリ。
【請求項18】
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と前記第1の導電層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項17に記載のメモリ。
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項17に記載のメモリ。
【請求項19】
第3の導電層と、
前記第1の抵抗性メモリ素子の上に形成されている第4の導電層と、
前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成されている第5の導電層と、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項18に記載のメモリ。
前記第1の抵抗性メモリ素子の上に形成されている第4の導電層と、
前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成されている第5の導電層と、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項18に記載のメモリ。
【請求項20】
前記第5の導電層の上に形成されている第6の導電層と、
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項19に記載のメモリ。
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項19に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、抵抗性ランダムアクセスメモリ及びメモリミニアレイに関し、より詳細には、信頼性を改善した抵抗性ランダムアクセスメモリ及びメモリミニアレイに関する。
【背景技術】
【0002】
メモリ技術の発展に伴って、現時点で、抵抗性ランダムアクセスメモリ(resistive random access memories (RRAM))を利用することが可能である。抵抗メモリは、抵抗メモリ素子(resistive memory element)を含んでもよい。電圧を印加することによって、その抵抗メモリ素子の抵抗を変化させて、抵抗メモリ素子へのデータの書き込み及びデータの消去を行うことが可能である。
【0003】
一方で、電流抵抗性メモリ素子(current resistive memory elements)には欠点が数多く存在する。例えば、(例えば、10万回といったように)何度も書き込み及び読み取りを行った後では、従来の抵抗性メモリの抵抗を識別することは困難である。したがって、複数回アクセスした後に、メモリの中に格納されているデータを正しく読み取ることは困難であり、不十分な信頼性につながる。加えて、電流抵抗性メモリの場合には、両端に複数の異なる抵抗性メモリ素子の同じ電極を形成してあり、それにより、数多くの複雑なトレースを伴い、メモリの面積を減少させることを困難にする。
【先行技術文献】
【特許文献】
【0004】
米国特許第 US 10,461,126 B2号
米国特許第 US 9,496,048 B2号
米国特許第 US 9,401,198 B1号
米国特許第 US 9,356,598 B2号
米国特許第 US 9,054,702 B2号
米国特許第 US 9,496,048 B2号
米国特許第 US 9,401,198 B1号
米国特許第 US 9,356,598 B2号
米国特許第 US 9,054,702 B2号
【発明の概要】
【0005】
ある1つの実施形態は、メモリを提供し、そのメモリは、第1のスイッチトランジスタ、第2のスイッチトランジスタ、第3のスイッチトランジスタ、第4のスイッチトランジスタ、第1の抵抗性メモリ素子及び第2の抵抗性メモリ素子を含む。第1のスイッチトランジスタは、ドレイン端子、ソース端子、及びゲート端子を含んでもよい。第2のスイッチトランジスタは、ドレイン端子、ソース端子、及びゲート端子を含んでもよい。第3のスイッチトランジスタは、第1のスイッチトランジスタのソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含んでもよい。第4のスイッチトランジスタは、第2のスイッチトランジスタのソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含んでもよい。第1の抵抗性メモリ素子は、第4のスイッチトランジスタのソース端子に結合されている第1の端子及び第1のスイッチトランジスタのソース端子に結合されている第2の端子を含んでもよい。第2の抵抗性メモリ素子は、第3のスイッチトランジスタのソース端子に結合されている第1の端子及び第2のスイッチトランジスタのソース端子に結合されている第2の端子を含んでもよい。
【0006】
他の実施形態は、メモリを提供し、そのメモリは、第1の拡散層(first diffusion layer)、第2の拡散層、第1のポリシリコン層(first polysilicon layer)、第2のポリシリコン層、第1の抵抗性メモリ素子(first resistive memory element)、及び第2の抵抗性メモリ素子を含む。第1の拡散層は、第1の方向に沿って形成されてもよい。第2の拡散層は、第1の方向に沿って形成されてもよい。第1のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよく、第1の方向は、第2の方向に対して実質的に垂直である。第2のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよい。第1の抵抗性メモリ素子は、第1の拡散層と少なくとも部分的に重複して、第1のポリシリコン層と第2のポリシリコン層との間に形成されてもよい。第2の抵抗性メモリ素子は、第2の拡散層と少なくとも部分的に重複して、第1のポリシリコン層と第2のポリシリコン層との間に形成されてもよい。
【0007】
他の実施形態は、メモリミニアレイを提供し、そのメモリミニアレイは、第1の拡散層、第2の拡散層、第1のポリシリコン層、第2のポリシリコン層、第3のポリシリコン層、第4のポリシリコン層、第1の抵抗性メモリ素子、第2の抵抗性メモリ素子、第3の抵抗性メモリ素子、及び第4の抵抗性メモリ素子を含む。第1の拡散層は、第1の方向に沿って形成されてもよい。第2の拡散層は、第1の方向に沿って形成されてもよい。第1のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよく、第1の方向は、第2の方向に対して実質的に垂直である。第2のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよい。第3のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよい。第4のポリシリコン層は、第2の方向に沿って形成されてもよく、第1の拡散層及び第2の拡散層と少なくとも部分的に重複してもよく、第3のポリシリコン層は、第2のポリシリコン層と第4のポリシリコン層との間に形成される。第1の抵抗性メモリ素子は、第1の拡散層と少なくとも部分的に重複して、第1のポリシリコン層と第2のポリシリコン層との間に形成されてもよい。第2の抵抗性メモリ素子は、第2の拡散層と少なくとも部分的に重複して、第1のポリシリコン層と第2のポリシリコン層との間に形成されてもよい。第3の抵抗性メモリ素子は、第1の拡散層と少なくとも部分的に重複して、第3のポリシリコン層と第4のポリシリコン層との間に形成されてもよい。第4の抵抗性メモリ素子は、第2の拡散層と少なくとも部分的に重複して、第3のポリシリコン層と第4のポリシリコン層との間に形成されてもよい。第1のポリシリコン層、第2のポリシリコン層、第1の抵抗性メモリ素子、及び第2の抵抗性メモリ素子は、第1のメモリに対応してもよい。第3のポリシリコン層、第4のポリシリコン層、第3の抵抗性メモリ素子、及び第4の抵抗性メモリ素子は、第2のメモリに対応してもよい。メモリミニアレイは、第1のメモリ及び第2のメモリを含んでもよい。
【0008】
他の実施形態は、メモリを提供し、そのメモリは、第1の拡散層、第2の拡散層、第1の導電層(first conductive layer)、第2の導電層、第1の抵抗性メモリ素子、及び第2の抵抗性メモリ素子を含む。第1の導電層は、第1の拡散層の上に形成されてもよい(formed above the first diffusion layer)。第2の導電層は、第2の拡散層の上に形成されてもよい(formed above the second diffusion layer)。第1の抵抗性メモリ素子は、第1の導電層の上に形成されてもよい。第2の抵抗性メモリ素子は、第2の導電層の上に形成されてもよい。第1の導電層及び第2の第1の導電層は、同じ導電層から形成されてもよい。
【図面の簡単な説明】
【0009】
本発明のこれらの目的及び他の目的は、さまざまな図表及び図面に図示されている好ましい実施形態の以下の詳細な説明を読んだ後に、当業者にとっては必ず自明なものとなるであろう。
【0010】
【図1】ある1つの実施形態にしたがったメモリの書き込み操作を図示している。
【図3】ある1つの実施形態にしたがった2つのメモリを含む回路を図示している。
【図10】ある1つの実施形態にしたがって複数のメモリからのデータを読み取る読み取りウィンドウを図示している。
【発明を実施するための形態】
【0011】
メモリへのアクセスの可能な回数を増加させるとともに、メモリ領域を減少させるために、複数の実施形態にしたがって、メモリ及びメモリミニアレイを提供する。本文中において、対象Aが少なくとも部分的に対象Bと重複して形成されているときに、そのような重複は、対象Aの少なくとも一部が、対象Bの少なくとも一部と重複してもよいということ、又は、対象Aが、平面図において対象Bと完全に重複するということを意味する。本文中において、(VIAとしても知られている)導電性ビア(conductive via)は、穴を開け、そして、1つ又は複数の導電性材料によってその穴をメッキすることによって形成される導電性接続経路であってもよい。本明細書において言及されているメモリ100及びメモリ200の各々は、抵抗性ランダムアクセスメモリ(resistive random-access memory (RRAM))のビットセルであってもよい。
【0012】
【0013】
図1及び図2に示されているように、メモリ100は、第1のスイッチトランジスタ110、第2のスイッチトランジスタ120、第3のスイッチトランジスタ130、第4のスイッチトランジスタ140、第1の抵抗性メモリ素子151、及び第2の抵抗性メモリ素子152を含んでもよい。第1のスイッチトランジスタ110は、ドレイン端子、ソース端子、及びゲート端子を含んでもよい。第2のスイッチトランジスタ120は、ドレイン端子、ソース端子、及びゲート端子を含んでもよい。第3のスイッチトランジスタ130は、ドレイン端子、ソース端子、及びゲート端子を含んでもよく、第3のスイッチトランジスタ130のドレイン端子は、第1のスイッチトランジスタ110のソース端子に結合されてもよい。第4のスイッチトランジスタ140は、ドレイン端子、ソース端子、及びゲート端子を含んでもよく、第4のスイッチトランジスタ140のドレイン端子は、第2のスイッチトランジスタ120のソース端子に結合されてもよい。
【0014】
第1の抵抗性メモリ素子151は、第1の端子及び第2の端子を含んでもよい。第1の抵抗性メモリ素子151の第1の端子は、第4のスイッチトランジスタ140のソース端子に結合されてもよい。第1の抵抗性メモリ素子151の第2の端子は、第1のスイッチトランジスタ110のソース端子に結合されてもよい。第2の抵抗性メモリ素子152は、第1の端子及び第2の端子を含んでもよい。第2の抵抗性メモリ素子152の第1の端子は、第3のスイッチトランジスタ130のソース端子に結合されてもよい。第2の抵抗性メモリ素子152の第2の端子は、第2のスイッチトランジスタ120のソース端子に結合されてもよい。
【0015】
図1及び図2に示されているように、第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152の各々は、上部電極(top electrode (TE))、底部電極(bottom electrode (BE))、及び遷移金属酸化物層(transition metal oxide layer (TMO))を含んでもよい。第1の抵抗性メモリ素子151の上部電極TEは、第1の抵抗性メモリ素子151の第1の端子に結合されてもよい。第1の抵抗性メモリ素子151の底部電極BEは、第1の抵抗性メモリ素子151の第2の端子に結合されてもよい。第1の抵抗性メモリ素子151の遷移金属酸化物層TMOは、第1の抵抗性メモリ素子151の上部電極TEと底部電極BEとの間に形成されてもよい。同様に、第2の抵抗性メモリ素子152の上部電極TEは、第2の抵抗性メモリ素子152の第1の端子に結合されてもよい。第2の抵抗性メモリ素子152の底部電極BEは、第2の抵抗性メモリ素子152の第2の端子に結合されてもよい。第2の抵抗性メモリ素子152の遷移金属酸化物層TMOは、第2の抵抗性メモリ素子152の上部電極TEと底部電極BEとの間に形成されてもよい。
【0016】
図1及び図2に示されているように、第1のスイッチトランジスタ110のドレイン端子は、第1のビット線(first bit line (BL1))に結合されてもよい。第1のスイッチトランジスタ110のゲート端子は、読み取りワード線(read word line (RWL))に結合されてもよい。第2のスイッチトランジスタ120のドレイン端子は、第2のビット線(second bit line (BL2))に結合されてもよい。第2のスイッチトランジスタ120のゲート端子は、読み取りワード線RWLに結合されてもよい。第3のスイッチトランジスタ130のゲート端子は、書き込みワード線(write word line (WWL))に結合されてもよい。第3のスイッチトランジスタ130のソース端子は、第2のソース線(second source line (SL2))に結合されてもよい。第4のスイッチトランジスタ140のゲート端子は、書き込みワード線WWLに結合されてもよい。第4のスイッチトランジスタ140のソース端子は、第1のソース線(first source line (SL1))に結合されてもよい。
【0017】
図1に示されているように、第1のスイッチトランジスタ110及び第2のスイッチトランジスタ120をオフにし、且つ、第3のスイッチトランジスタ130及び第4のスイッチトランジスタ140をオンにするときに、第1のソース線SL1及び第2のソース線SL2を通じてメモリ100にデータを書き込むことが可能である。図1に示されているように、経路P11及び経路P12を通じて、第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152にデータを書き込むことが可能である。
【0018】
図1において、メモリ100に論理0を書き込むときに、第1のソース線SL1は、(本文の中ではVHと表現されている)高電圧レベルを有してもよく、第2のソース線SL2は、高電圧レベルVHよりも低い(本文の中ではVLと表現されている)低電圧レベルを有してもよく、第1の抵抗性メモリ151は、(本文の中ではRHと表現されている)高い抵抗を有するように設定されてもよく、第2の抵抗性メモリ素子152は、高い抵抗RHよりも低い(本文の中ではRLと表現されている)低い抵抗を有するように設定されてもよい。
【0019】
図1において、メモリ100に論理1を書き込むときに、第1のソース線SL1は、低電圧レベルVLを有してもよく、第2のソース線SL2は、高電圧レベルVHを有してもよく、第1の抵抗性メモリ151は、低い抵抗RL有するように設定されてもよく、第2の抵抗性メモリ素子152は、高い抵抗RHを有するように設定されてもよい。
【0020】
図2に示されているように、第1のスイッチトランジスタ110及び第2のスイッチトランジスタ120をオンにし、且つ、第3のスイッチトランジスタ130及び第4のスイッチトランジスタ140をオフにするときに、メモリ100からデータを読み出すことが可能である。図2に示されているように、経路P21及び経路P22を通じて、第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152からデータを読み出すことが可能である。
【0021】
図2において、メモリ100から論理0を読み取るときに、第1のソース線SL1は、高電圧レベルVHを有してもよく、第2のソース線SL2は、高電圧レベルVHを有してもよい。図2において、メモリ100から論理1を読み取るときに、第1のソース線SL1は、高電圧レベルVHを有してもよく、第2のソース線SL2は、高電圧レベルVHを有してもよい。
【0022】
メモリ100の上記の書き込み操作及び読み取り操作が、表1の中で説明されてもよい。
【表1】
【0023】
図3は、ある1つの実施形態にしたがったメモリ100及びメモリ200を含む回路を図示している。図3に示されているように、メモリ100は、メモリ200に結合されてもよく、メモリ200は、第1のビット線BL1、第2のビット線BL2、第1のソース線SL1、及び第2のソース線SL2に結合されてもよい。メモリ200にメモリ100を結合することによって、回路領域を減少させる。図2において、メモリ100は、上記で言及しているように、第1のスイッチトランジスタ110から第4のスイッチトランジスタ140まで、第1の抵抗性メモリ素子151、及び第2の抵抗性メモリ素子152を含んでもよく、したがって、繰り返しては説明されない。メモリ100の中の第1のスイッチトランジスタ110から第4のスイッチトランジスタ140まで、第1の抵抗性メモリ素子151、及び第2の抵抗性メモリ素子152と同様に、メモリ200は、第5のスイッチトランジスタ210、第6のスイッチトランジスタ220、第7のスイッチトランジスタ230、第8のスイッチトランジスタ240、第3の抵抗性メモリ素子251、及び第4の抵抗性メモリ素子252を含んでもよい。メモリ200の構成要素の結合及び操作は、メモリ100の構成要素の結合及び操作と同様であってもよく、繰り返しては説明されない。
【0024】
図1乃至図3に示されているように、第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152の同じ電極は、同じ端部に形成され、例えば、第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152の底部電極BEは、それぞれ、第1のスイッチトランジスタ110及び第2のスイッチトランジスタ120のソースに結合される。これにより、メモリ100の構成要素の関連する接続を簡素化する。
【0025】
図3に示されているように、メモリ100及びメモリ200は、第1のビット線BL1、第2のビット線BL2、第1のソース線SL1、及び第2のソース線SL2を共有してもよい。半導体のレイアウトに関しては、図8に示されているように、レイアウトの際に、メモリ100及びメモリ200を一体化して、メモリミニアレイ800としてもよい。
【0026】
図4乃至図8は、ある1つの実施形態にしたがったメモリ100の製造プロセスのレイアウト図を図示している。メモリ100の製造プロセスにおいて、それらのレイアウト図は、時系列にしたがって、図4、図5、図6、図7、及び図8のように順次的に示されてもよい。
【0027】
図4に示されているように、メモリ100は、拡散層DF1、拡散層DF2、ポリシリコン層PLY1、ポリシリコン層PLY2、ポリシリコン層PLY3、及びポリシリコン層PLY4を含んでもよい。ポリシリコン層PLY1、ポリシリコン層PLY2、ポリシリコン層PLY3、及びポリシリコン層PLY4は、電界効果トランジスタ(FET)のゲート端子等のトランジスタのゲート端子に対応してもよい。拡散層DF1及び拡散層DF2は、第1の方向D1に沿って形成されてもよい。ポリシリコン層PLY1からポリシリコン層PLY4までは、第1の方向D1に対して実質的に垂直である第2の方向D2に沿って形成されてもよい。ポリシリコン層PLY1からポリシリコン層PLY4までの各々は、拡散層DF1及び拡散層DF2と少なくとも部分的に重複して形成されてもよい。図4において、拡散層DF1及び拡散層DF2は、同じ拡散層から形成されてもよい。例えば、拡散層DF2から拡散層DF1を分離するトレンチを形成してもよい。図4に示されているように、拡散層DF1及び拡散層DF2に複数のコンタクト素子CTを形成してもよい。平面図では、2つのポリシリコン層の間にそれらのコンタクト素子CTの各々を配置してもよい。
【0028】
図4におけるポリシリコン層PLY1が、図1における第1のスイッチトランジスタ110及び第2のスイッチトランジスタ120のゲート端子に対応し、且つ、図4におけるポリシリコン層PLY2が、図1における第3のスイッチトランジスタ130及び第4のスイッチトランジスタ140のゲート端子に対応している場合に、ポリシリコン層PLY1は、図1における読み取りワード線RWLに結合されてもよく、図4におけるポリシリコン層PLY2は、図1における書き込みワード線WWLに結合されてもよい。
【0029】
図5において、拡散層DF1及び拡散層DF2の上に、導電層M1、複数の導電性ビアVA、及び、複数の抵抗性メモリ素子RSE1、RSE2、RSE3、及びRSE4を形成してもよい。抵抗性メモリ素子RSE1、RSE2、RSE3、及びRSE4のうちの1つは、図1乃至図3の中で言及されている第1の抵抗性メモリ素子151、第2の抵抗性メモリ素子152、第3の抵抗性メモリ素子251、及び第4の抵抗性メモリ素子252のうちの1つに対応してもよい。図5に示されているように、平面図において、抵抗性メモリ素子RSE1は、拡散層DF1と少なくとも部分的に重複して、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。抵抗性メモリ素子RSE2は、拡散層DF2と少なくとも部分的に重複して、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。
【0030】
図6において、拡散層DF1及び拡散層DF2の上に、さらに、導電層M2を形成してもよい。平面図において、導電層M2は、抵抗性メモリ素子RSE1、RSE2、RSE3、及びRSE4と重複していなくてもよい。
【0031】
図7に示されているように、導電層M2及び抵抗性メモリ素子RSE1乃至RSE4の上に、さらに、導電層M3及び複数の導電性ビアV2を形成してもよい。
【0032】
図8に示されているように、導電層M3の上に、さらに、導電層M4及び複数の導電性ビアV3を形成してもよい。
【0033】
図8において、第1のスイッチトランジスタ110、第2のスイッチトランジスタ120、第3のスイッチトランジスタ130、第4のスイッチトランジスタ140、抵抗性メモリ素子RSE1、及び抵抗性メモリ素子RSE2は、4つのスイッチトランジスタ及び2つの抵抗性メモリ素子を含むメモリを形成するのに使用されてもよく、そのメモリは、(例えば、上記で言及されているメモリ100等の)4T2Rメモリと称されてもよい。第5のスイッチトランジスタ210、第6のスイッチトランジスタ220、第7のスイッチトランジスタ230、第8のスイッチトランジスタ240、抵抗性メモリ素子RSE3、及び抵抗性メモリ素子RSE4は、4つのスイッチトランジスタ及び2つの抵抗性メモリ素子を含む他のメモリを形成するのに使用されてもよく、そのメモリは、(例えば、上記で言及されているメモリ200等の)4T2Rメモリと称されてもよい。レイアウトの際に、メモリ100及びメモリ200は、メモリミニアレイ800を形成するのに使用されてもよく、メモリ100及びメモリ200は、図3に示されているように、ビット線及びソース線を共有してもよい。
【0034】
図9は、図8におけるメモリ100の断面線9‐9’に沿った方向の断面図である。図8に示されているように、メモリ100は、拡散層DF1、拡散層DF2、導電層M11、導電層M12、コンタクト素子CT1、コンタクト素子CT2、導電性ビアVA1、導電性ビアVA2、抵抗性メモリ素子RSE1、抵抗性メモリ素子RSE2、導電層M21、導電性ビアV21、導電性ビアV22、導電性ビアV23、導電層M31、導電層M32、導電層M41、導電層M42、導電層M43、導電層M44、及び導電性ビアV31を含んでもよい。
【0035】
図9において、トレンチT1は、拡散層DF2から拡散層DF1を分離するのに使用されてもよい。導電層M11は、拡散層DF1と少なくとも部分的に重複して形成されてもよい。平面図において、導電層M11は、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。導電層M12は、拡散層DF2と少なくとも部分的に重複して形成されてもよい。平面図において、導電層M12は、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。図9における導電層M11及び導電層M12は、図5における導電層M1等の同じ導電層から形成されてもよい。図9に示されているように、導電層M11は、拡散層DF1の上に形成されてもよい(formed above the first diffusion layer DF1)。導電層M12は、拡散層DF2の上に形成されてもよい。抵抗性メモリ素子RSE1は、導電層M11の上に形成されてもよい。抵抗性メモリ素子RSE2は、導電層M12の上に形成されてもよい。
【0036】
コンタクト素子CT1は、拡散層DF1と導電層M11との間に形成されてもよく、拡散層DF1及び導電層M11に結合されてもよく、拡散層DF1と少なくとも部分的に重複してもよい。平面図において、コンタクト素子CT1は、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。コンタクト素子CT2は、拡散層DF2と導電層M12との間に形成されてもよく、拡散層DF2及び導電層M12に結合されてもよく、拡散層DF2と少なくとも部分的に重複してもよい。平面図において、コンタクト素子CT2は、ポリシリコン層PLY1とポリシリコン層PLY2との間に形成されてもよい。コンタクト素子CT1及びコンタクト素子CT2は、図4におけるコンタクト素子CTに対応してもよい。
【0037】
導電性ビアVA1は、導電層M11と抵抗性メモリ素子RSE1との間に形成されてもよく、導電層M11及び抵抗性メモリ素子RSE1に結合されてもよく、抵抗性メモリ素子RSE1と少なくとも部分的に重複してもよい。
【0038】
導電性ビアVA2は、導電層M12と抵抗性メモリ素子RSE2との間に形成されてもよく、導電層M12及び抵抗性メモリ素子RSE2に結合されてもよく、抵抗性メモリ素子RSE2と少なくとも部分的に重複してもよい。導電性ビアVA1及び導電性ビアVA2は、図5における導電性ビアVAに対応してもよい。
【0039】
【0040】
図9に示されているように、導電層M21は、平面図において、抵抗性メモリ素子RSE1と抵抗性メモリ素子RSE2との間に形成されてもよい。導電層M31は、抵抗性メモリ素子RSE1の上に形成されてもよく、抵抗性メモリ素子RSE1と少なくとも部分的に重複してもよい。
【0041】
導電層M32は、抵抗性メモリ素子RSE2及び導電層M21の上に形成されてもよい。導電層M32は、抵抗性メモリ素子RSE2及び導電層M21と少なくとも部分的に重複して形成されてもよい。導電層M21は、図6における導電層M2から形成されてもよい。導電層M31及び導電層M32は、図7における導電層M3等の同じ導電層から形成されてもよい。
【0042】
図9において、導電性ビアV21は、抵抗性メモリ素子RSE1と導電層M31との間に形成されてもよく、抵抗性メモリ素子RSE1及び導電層M31に結合されてもよく、抵抗性メモリ素子RSE1と少なくとも部分的に重複してもよい。
【0043】
導電性ビアV22は、導電層M21と導電層M32との間に形成されてもよく、導電層M21及び導電層M32に結合されてもよく、導電層M21と少なくとも部分的に重複してもよい。
【0044】
導電性ビアV23は、抵抗性メモリ素子RSE2と導電層M32との間に形成されてもよく、抵抗性メモリ素子RSE2及び導電層M32に結合されてもよく、抵抗性メモリ素子RSE2と少なくとも部分的に重複してもよい。図9における導電性ビアV21、導電性ビアV22、及び導電性ビアV23は、図7における導電性ビアV2に対応してもよい。
【0045】
図9に示されているように、導電層M31及び導電層M32の上に、導電層M41、導電層M42、導電層M43、及び導電層M44を形成してもよい。導電層M41は、導電層M32と少なくとも部分的に重複して形成されてもよい。
【0046】
導電性ビアV31は、導電層M32と導電層M41との間に形成されてもよく、導電層M32及び導電層M41に結合されてもよく、導電層M32と少なくとも部分的に重複してもよい。図9における導電性ビアV31は、図8における導電性ビアV3に対応してもよい。図9における導電層M41、導電層M42、導電層M43、及び導電層M44は、図8における導電層M4等の同じ導電層から形成されてもよい。
【0047】
抵抗性メモリ素子RSE1及び抵抗性メモリ素子RSE2が、図1及び図2における第1の抵抗性メモリ素子151及び第2の抵抗性メモリ素子152に対応している場合に、図9における導電層M31は、図1における第1のソース線SL1に結合されてもよく、図9における導電層M41は、図1における第2のソース線SL2に結合されてもよく、図9における導電層M11は、図1における第1のスイッチトランジスタ110のソース端子に結合されてもよく、図9における導電層M12は、図1における第2のスイッチトランジスタ120のソース端子に結合されてもよい。
【0048】
図10は、ある1つの実施形態にしたがって複数メモリからのデータを読み取る読み取りウィンドウを図示している。図10において、横軸は、メモリにおける電流を表し、縦軸は、正規化の後に生成されるメモリの統計的な数を表す。図10の横軸において、レベルHRは、現在のレベルであってもよく、メモリの抵抗性メモリ素子は、高い抵抗値を有するように設定され、論理0は、メモリに書き込まれる。レベルLRは、現在のレベルであってもよく、メモリの抵抗性メモリ素子は、低い抵抗値を有するように設定され、論理1は、メモリに書き込まれる。レベルNRは、機械がメモリを測定するのに使用されるときの基準電流レベルであってもよい。
【0049】
実施形態が提供するメモリ100を使用しない場合には、単一の抵抗性メモリ素子の電流にしたがってメモリを読み取ってもよく、読み取り操作は、シングルモードの操作に対応する。したがって、高い抵抗に対応するウィンドウは、図10の中のWHであってもよく、低い抵抗に対応するウィンドウは、図10の中のWLであってもよい。それらのウィンドウは、WH＝|NR－HR|、及び、WL＝|LR－NR|として表現されてもよい。
【0050】
実施形態が提供するメモリ100が使用状態にある場合には、2つの抵抗性メモリ素子の電流の差にしたがってメモリを読み取ってもよく、その読み取り操作は、差分モードの操作に対応する。したがって、高い抵抗及び低い抵抗に対応するウィンドウは、W＝|LR－HR|として表現されてもよい。|LR－HR|は、|NR－HR|よりも大きく、且つ、|LR－HR|は、|LR－NR|よりも大きいため、そのウィンドウは、W＞WH及びW＞WLとして表現されてもよい。結果として、メモリ100が使用状態にあるときには、読み取りウィンドウは、より大きくなる。より大きな読み取りウィンドウを使用すると、(例えば、これには限定されないが、10万回といったように)数多くのメモリ100の書き込み及び読み取りが行われるときに、依然として、メモリ100の中に格納されているデータを効果的に0又は1であると決定することが可能となり、メモリの読み取り精度及びメモリの信頼性を改善する。
【0051】
要約すると、実施形態のメモリ100を使用することによって、2つの抵抗性メモリ素子は、同じ方向に配置されるため、複数の構成要素の間の接続が簡素化される。差分モードは、読み取りウィンドウを拡大するのに使用され、それゆえに、メモリへの多くの回数のアクセスの後のそのメモリの読み取りの精度及びそのメモリの信頼性を改善する。加えて、適切な回路設計、レイアウト設計、及び半導体構造によって、(例えば、図3におけるメモリ100及びメモリ200等の)2つのメモリセルを互いに結合して、さらに、回路領域を減少させることが可能である。したがって、実施形態のメモリ及びメモリミニアレイは、この分野で有用である。
【0052】
当業者は、本発明の教示を保持しながら、デバイス及び方法の数多くの修正及び変更を行ってもよいということを容易に感じ取るであろう。したがって、上記の開示は、添付された特許請求の範囲の境界及び限界によってのみ限定されると解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2024-09-19
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリであって、
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
【請求項2】
前記メモリにデータを書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされる、請求項1に記載のメモリ。
【請求項3】
前記メモリからデータを読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされる、請求項1に記載のメモリ。
【請求項4】
前記第1のスイッチトランジスタの前記ドレイン端子は、第1のビット線に結合され、前記第1のスイッチトランジスタの前記ゲート端子は、読み取りワード線に結合され、
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
【請求項5】
前記メモリに論理0を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルよりも低い低電圧レベルを有する、請求項4に記載のメモリ。
【請求項6】
前記メモリに前記論理0を書き込むときに、前記第1の抵抗性メモリ素子は、高い抵抗を有するように設定され、且つ、前記第2の抵抗性メモリ素子は、前記高い抵抗よりも低い低い抵抗を有するように設定される、請求項5に記載のメモリ。
【請求項7】
前記メモリから論理0を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項8】
前記メモリに論理1を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、低電圧レベルを有し、前記第2のソース線は、前記低電圧レベルよりも高い高電圧レベルを有する、請求項4に記載のメモリ。
【請求項9】
前記メモリに前記論理1を書き込むときに、前記第1の抵抗性メモリ素子は、低い抵抗を有するように設定され、前記第2の抵抗性メモリ素子は、前記低い抵抗よりも高い高い抵抗を有するように設定される、請求項8に記載のメモリ。
【請求項10】
前記メモリから論理1を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項11】
前記第1の抵抗性メモリ素子は、該第1の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第1の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第1の抵抗性メモリ素子の前記上部電極と前記第1の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含み、
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
【請求項12】
第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含むメモリであって、当該メモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び前記第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び前記第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
【請求項13】
前記第1の拡散層及び前記第2の拡散層は、同じ拡散層を使用して形成される、請求項12に記載のメモリ。
【請求項14】
前記第1の導電層及び前記第2の導電層は、同じ導電層から形成され、前記構成要素は、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子(CT1)と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子(CT2)と、
をさらに含む、請求項12に記載のメモリ。
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子(CT1)と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子(CT2)と、
をさらに含む、請求項12に記載のメモリ。
【請求項15】
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成され、前記構成要素は、
前記第1の抵抗性メモリ素子と前記第2の抵抗性メモリ素子との間に形成されている第3の導電層と、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
をさらに含む、請求項14に記載のメモリ。
前記第1の抵抗性メモリ素子と前記第2の抵抗性メモリ素子との間に形成されている第3の導電層と、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
をさらに含む、請求項14に記載のメモリ。
【請求項16】
第1のメモリ及び第2のメモリを含むメモリミニアレイであって、前記第1のメモリは、第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含み、前記第1のメモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び前記第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリミニアレイ。
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び前記第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリミニアレイ。
【請求項17】
前記第2のメモリは、第5のスイッチトランジスタと、第6のスイッチトランジスタと、第7のスイッチトランジスタと、第8のスイッチトランジスタと、第3の抵抗性メモリ素子と、第4の抵抗性メモリ素子と、を含み、前記第5のスイッチトランジスタ、前記第6のスイッチトランジスタ、前記第7のスイッチトランジスタ、前記第8のスイッチトランジスタ、前記第3の抵抗性メモリ素子、及び前記第4の抵抗性メモリ素子は、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含む構成要素として実装される、請求項16に記載のメモリミニアレイ。
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含む構成要素として実装される、請求項16に記載のメモリミニアレイ。
【請求項18】
第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含むメモリであって、当該メモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の拡散層(DF1)と、
第2の拡散層(DF2)と、
第2の方向に沿って形成されている第1のポリシリコン層(PLY1)であって、前記第1の拡散層及び前記第2の拡散層が形成されている第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されている第2のポリシリコン層(PLY2)と、
第1の導電層の上に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の導電層の上に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層の上に形成されているとともに、前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されている第1の導電層(M11)と、
前記第2の拡散層の上に形成されているとともに、前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されている第2の導電層(M12)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子に結合されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子に結合されている第5の導電層(M32)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
第1の拡散層(DF1)と、
第2の拡散層(DF2)と、
第2の方向に沿って形成されている第1のポリシリコン層(PLY1)であって、前記第1の拡散層及び前記第2の拡散層が形成されている第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されている第2のポリシリコン層(PLY2)と、
第1の導電層の上に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の導電層の上に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層の上に形成されているとともに、前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されている第1の導電層(M11)と、
前記第2の拡散層の上に形成されているとともに、前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されている第2の導電層(M12)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子に結合されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子に結合されている第5の導電層(M32)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
【請求項19】
前記構成要素は、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と前記第1の導電層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項18に記載のメモリ。
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と前記第1の導電層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項18に記載のメモリ。
【請求項20】
前記構成要素は、
第3の導電層をさらに含み、
前記第4の導電層(M31)は、前記第1の抵抗性メモリ素子の上に形成され、
前記第5の導電層(M32)は、前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成され、
前記構成要素は、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項19に記載のメモリ。
第3の導電層をさらに含み、
前記第4の導電層(M31)は、前記第1の抵抗性メモリ素子の上に形成され、
前記第5の導電層(M32)は、前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成され、
前記構成要素は、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項19に記載のメモリ。
【請求項21】
前記第5の導電層の上に形成されている第6の導電層と、
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項20に記載のメモリ。
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項20に記載のメモリ。
【手続補正書】
【提出日】2025-01-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリであって、
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
ドレイン端子、ソース端子、及びゲート端子を含む第1のスイッチトランジスタと、
ドレイン端子、ソース端子、及びゲート端子を含む第2のスイッチトランジスタと、
前記第1のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第3のスイッチトランジスタと、
前記第2のスイッチトランジスタの前記ソース端子に結合されているドレイン端子、ソース端子、及びゲート端子を含む第4のスイッチトランジスタと、
前記第4のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第1のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第1の抵抗性メモリ素子と、
前記第3のスイッチトランジスタの前記ソース端子に結合されている第1の端子及び前記第2のスイッチトランジスタの前記ソース端子に結合されている第2の端子を含む第2の抵抗性メモリ素子と、を含む、
メモリ。
【請求項2】
前記メモリにデータを書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされる、請求項1に記載のメモリ。
【請求項3】
前記メモリからデータを読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされる、請求項1に記載のメモリ。
【請求項4】
前記第1のスイッチトランジスタの前記ドレイン端子は、第1のビット線に結合され、前記第1のスイッチトランジスタの前記ゲート端子は、読み取りワード線に結合され、
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
前記第2のスイッチトランジスタの前記ドレイン端子は、第2のビット線に結合され、前記第2のスイッチトランジスタの前記ゲート端子は、前記読み取りワード線に結合され、
前記第3のスイッチトランジスタの前記ゲート端子は、書き込みワード線に結合され、前記第3のスイッチトランジスタの前記ソース端子は、第2のソース線に結合され、
前記第4のスイッチトランジスタの前記ゲート端子は、前記書き込みワード線に結合され、前記第4のスイッチトランジスタの前記ソース端子は、第1のソース線に結合されている、請求項1に記載のメモリ。
【請求項5】
前記メモリに論理0を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルよりも低い低電圧レベルを有する、請求項4に記載のメモリ。
【請求項6】
前記メモリに前記論理0を書き込むときに、前記第1の抵抗性メモリ素子は、高い抵抗を有するように設定され、且つ、前記第2の抵抗性メモリ素子は、前記高い抵抗よりも低い低い抵抗を有するように設定される、請求項5に記載のメモリ。
【請求項7】
前記メモリから論理0を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項8】
前記メモリに論理1を書き込むときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオフにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオンにされ、前記第1のソース線は、低電圧レベルを有し、前記第2のソース線は、前記低電圧レベルよりも高い高電圧レベルを有する、請求項4に記載のメモリ。
【請求項9】
前記メモリに前記論理1を書き込むときに、前記第1の抵抗性メモリ素子は、低い抵抗を有するように設定され、前記第2の抵抗性メモリ素子は、前記低い抵抗よりも高い高い抵抗を有するように設定される、請求項8に記載のメモリ。
【請求項10】
前記メモリから論理1を読み取るときに、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタはオンにされ、且つ、前記第3のスイッチトランジスタ及び前記第4のスイッチトランジスタはオフにされ、前記第1のソース線は、高電圧レベルを有し、前記第2のソース線は、前記高電圧レベルを有する、請求項4に記載のメモリ。
【請求項11】
前記第1の抵抗性メモリ素子は、該第1の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第1の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第1の抵抗性メモリ素子の前記上部電極と前記第1の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含み、
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
前記第2の抵抗性メモリ素子は、該第2の抵抗性メモリ素子の前記第1の端子に結合されている上部電極、前記第2の抵抗性メモリ素子の前記第2の端子に結合されている底部電極、及び、前記第2の抵抗性メモリ素子の前記上部電極と前記第2の抵抗性メモリ素子の前記底部電極との間に形成されている遷移金属酸化物層を含む、請求項4に記載のメモリ。
【請求項12】
第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含むメモリであって、当該メモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複して形成されている第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
【請求項13】
前記第1の拡散層及び前記第2の拡散層は、同じ拡散層を使用して形成される、請求項12に記載のメモリ。
【請求項14】
前記第1の導電層及び前記第2の導電層は、同じ導電層から形成され、前記構成要素は、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子(CT1)と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子(CT2)と、
をさらに含む、請求項12に記載のメモリ。
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1のコンタクト素子(CT1)と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2のコンタクト素子(CT2)と、
をさらに含む、請求項12に記載のメモリ。
【請求項15】
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成され、前記構成要素は、
前記第1の抵抗性メモリ素子と前記第2の抵抗性メモリ素子との間に形成されている第3の導電層と、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
をさらに含む、請求項14に記載のメモリ。
前記第1の抵抗性メモリ素子と前記第2の抵抗性メモリ素子との間に形成されている第3の導電層と、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と少なくとも部分的に重複して形成されている第4の導電性ビアと、
をさらに含む、請求項14に記載のメモリ。
【請求項16】
第1のメモリ及び第2のメモリを含むメモリミニアレイであって、前記第1のメモリは、第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含み、前記第1のメモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリミニアレイ。
第1の方向に沿って形成されている第1の拡散層(DF1)と、
前記第1の方向に沿って形成されている第2の拡散層(DF2)と、
第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第1のポリシリコン層(PLY1)であって、前記第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第2のポリシリコン層(PLY2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第1の導電層(M11)と、
前記第2の拡散層と少なくとも部分的に重複して、前記第1のポリシリコン層と前記第2のポリシリコン層との間に形成されている第2の導電層(M12)と、
前記第1の導電層(M11)及び前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第1の導電性ビア(VA1)と、
前記第2の導電層(M12)及び前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第2の導電性ビア(VA2)と、
前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子及び第3の導電層(M21)と少なくとも部分的に重複して形成されている第5の導電層(M32)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子及び前記第4の導電層(M31)に結合されているとともに、前記第1の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第3の導電性ビア(V21)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子及び前記第5の導電層(M32)に結合されているとともに、前記第2の抵抗性メモリ素子と少なくとも部分的に重複して形成されている第5の導電性ビア(V23)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリミニアレイ。
【請求項17】
前記第2のメモリは、第5のスイッチトランジスタと、第6のスイッチトランジスタと、第7のスイッチトランジスタと、第8のスイッチトランジスタと、第3の抵抗性メモリ素子と、第4の抵抗性メモリ素子と、を含み、前記第5のスイッチトランジスタ、前記第6のスイッチトランジスタ、前記第7のスイッチトランジスタ、前記第8のスイッチトランジスタ、前記第3の抵抗性メモリ素子、及び前記第4の抵抗性メモリ素子は、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含む構成要素として実装される、請求項16に記載のメモリミニアレイ。
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第3のポリシリコン層と、
前記第2の方向に沿って形成されているとともに、前記第1の拡散層及び前記第2の拡散層と少なくとも部分的に重複している第4のポリシリコン層であって、前記第3のポリシリコン層は、前記第2のポリシリコン層と前記第4のポリシリコン層との間に形成されている、第4のポリシリコン層と、
前記第1の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第3の抵抗性メモリ素子と、
前記第2の拡散層と少なくとも部分的に重複して、前記第3のポリシリコン層と前記第4のポリシリコン層との間に形成されている第4の抵抗性メモリ素子と、を含む構成要素として実装される、請求項16に記載のメモリミニアレイ。
【請求項18】
第1のスイッチトランジスタと、第2のスイッチトランジスタと、第3のスイッチトランジスタと、第4のスイッチトランジスタと、第1の抵抗性メモリ素子と、第2の抵抗性メモリ素子と、を含むメモリであって、当該メモリの中の前記第1のスイッチトランジスタ、前記第2のスイッチトランジスタ、前記第3のスイッチトランジスタ、前記第4のスイッチトランジスタ、前記第1の抵抗性メモリ素子、及び前記第2の抵抗性メモリ素子は、
第1の拡散層(DF1)と、
第2の拡散層(DF2)と、
第2の方向に沿って形成されている第1のポリシリコン層(PLY1)であって、前記第1の拡散層及び前記第2の拡散層が形成されている第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されている第2のポリシリコン層(PLY2)と、
第1の導電層の上に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
第2の導電層の上に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層の上に形成されているとともに、前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されている第1の導電層(M11)と、
前記第2の拡散層の上に形成されているとともに、前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されている第2の導電層(M12)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子に結合されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子に結合されている第5の導電層(M32)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
第1の拡散層(DF1)と、
第2の拡散層(DF2)と、
第2の方向に沿って形成されている第1のポリシリコン層(PLY1)であって、前記第1の拡散層及び前記第2の拡散層が形成されている第1の方向は、前記第2の方向に対して実質的に垂直である、第1のポリシリコン層(PLY1)と、
前記第2の方向に沿って形成されている第2のポリシリコン層(PLY2)と、
第1の導電層の上に形成されている第1の抵抗性メモリ素子(RSE1)であって、前記第1の抵抗性メモリ素子(RSE1)は、第1の端子及び第2の端子を含む、第1の抵抗性メモリ素子(RSE1)と、
第2の導電層の上に形成されている第2の抵抗性メモリ素子(RSE2)であって、前記第2の抵抗性メモリ素子(RSE2)は、第1の端子及び第2の端子を含む、第2の抵抗性メモリ素子(RSE2)と、
前記第1の拡散層の上に形成されているとともに、前記第1の抵抗性メモリ素子(RSE1)の前記第2の端子に結合されている第1の導電層(M11)と、
前記第2の拡散層の上に形成されているとともに、前記第2の抵抗性メモリ素子(RSE2)の前記第2の端子に結合されている第2の導電層(M12)と、
前記第1の抵抗性メモリ素子(RSE1)の前記第1の端子に結合されている第4の導電層(M31)と、
前記第2の抵抗性メモリ素子(RSE2)の前記第1の端子に結合されている第5の導電層(M32)と、を含む構成要素として実装され、
前記第1の導電層(M11)は、前記第1のスイッチトランジスタのソース端子及び前記第3のスイッチトランジスタのドレイン端子に結合され、前記第4の導電層(M31)は、前記第4のスイッチトランジスタのソース端子に結合されている第1のソース線(SL1)に結合され、
前記第2の導電層(M12)は、前記第2のスイッチトランジスタのソース端子及び前記第4のスイッチトランジスタのドレイン端子に結合され、前記第5の導電層(M32)は、前記第3のスイッチトランジスタのソース端子に結合されている第2のソース線(SL2)に結合されている、
メモリ。
【請求項19】
前記構成要素は、
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と前記第1の導電層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項18に記載のメモリ。
前記第1の拡散層及び前記第1の導電層に結合されているとともに、前記第1の拡散層と前記第1の導電層との間に形成されている第1のコンタクト素子と、
前記第2の拡散層及び前記第2の導電層に結合されているとともに、前記第2の拡散層と前記第2の導電層との間に形成されている第2のコンタクト素子と、
前記第1の導電層及び前記第1の抵抗性メモリ素子に結合されているとともに、前記第1の導電層と前記第1の抵抗性メモリ素子との間に形成されている第1の導電性ビアと、
前記第2の導電層及び前記第2の抵抗性メモリ素子に結合されているとともに、前記第2の導電層と前記第2の抵抗性メモリ素子との間に形成されている第2の導電性ビアと、をさらに含む、請求項18に記載のメモリ。
【請求項20】
前記構成要素は、
第3の導電層をさらに含み、
前記第4の導電層(M31)は、前記第1の抵抗性メモリ素子の上に形成され、
前記第5の導電層(M32)は、前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成され、
前記構成要素は、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項19に記載のメモリ。
第3の導電層をさらに含み、
前記第4の導電層(M31)は、前記第1の抵抗性メモリ素子の上に形成され、
前記第5の導電層(M32)は、前記第2の抵抗性メモリ素子及び前記第3の導電層の上に形成され、
前記構成要素は、
前記第1の抵抗性メモリ素子及び前記第4の導電層に結合されているとともに、前記第1の抵抗性メモリ素子と前記第4の導電層との間に形成されている第3の導電性ビアと、
前記第3の導電層及び前記第5の導電層に結合されているとともに、前記第3の導電層と前記第5の導電層との間に形成されている第4の導電性ビアと、
前記第2の抵抗性メモリ素子及び前記第5の導電層に結合されているとともに、前記第2の抵抗性メモリ素子と前記第5の導電層との間に形成されている第5の導電性ビアと、をさらに含み、
前記第4の導電層及び前記第5の導電層は、同じ導電層から形成されている、請求項19に記載のメモリ。
【請求項21】
前記第5の導電層の上に形成されている第6の導電層と、
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項20に記載のメモリ。
前記第5の導電層及び前記第6の導電層に結合されているとともに、前記第5の導電層と前記第6の導電層との間に形成されている第6の導電性ビアと、をさらに含む、請求項20に記載のメモリ。