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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025002388
(43)【公開日】2025-01-09
(54)【発明の名称】ストレージ装置、及びストレージ装置の制御方法
(51)【国際特許分類】
G06F 3/06 20060101AFI20241226BHJP
【ＦＩ】
G06F3/06 306Z
G06F3/06 302A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023102543
(22)【出願日】2023-06-22
(71)【出願人】
【識別番号】524132520
【氏名又は名称】日立ヴァンタラ株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】中條 徳男
(72)【発明者】
【氏名】高田 正法
(57)【要約】
【課題】ストレージ装置のパフォーマンスを維持しつつ、データの信頼性や可用性を確保する。
【解決手段】ストレージ装置は、第１メモリを有する第１制御装置と、第２メモリを有する第２制御装置と、第３メモリを有するメモリモジュールとを備える。第１メモリは、論理アドレスと物理アドレスの対応を含むドライブ制御情報と、データＩ／Ｏ処理における第１キャッシュデータと、第１キャッシュデータの論理アドレスとキャッシュアドレスの対応を含む第１キャッシュ制御情報とを記憶する。第２メモリは、ドライブ制御情報と、データＩ／Ｏ処理における第２キャッシュデータと、第２キャッシュデータの論理アドレスとキャッシュアドレスの対応を含む第２キャッシュ制御情報とを記憶する。第３メモリは、冗長化された第１キャッシュデータと、冗長化された第２キャッシュデータとを記憶する。
【選択図】図３Ａ
【解決手段】ストレージ装置は、第１メモリを有する第１制御装置と、第２メモリを有する第２制御装置と、第３メモリを有するメモリモジュールとを備える。第１メモリは、論理アドレスと物理アドレスの対応を含むドライブ制御情報と、データＩ／Ｏ処理における第１キャッシュデータと、第１キャッシュデータの論理アドレスとキャッシュアドレスの対応を含む第１キャッシュ制御情報とを記憶する。第２メモリは、ドライブ制御情報と、データＩ／Ｏ処理における第２キャッシュデータと、第２キャッシュデータの論理アドレスとキャッシュアドレスの対応を含む第２キャッシュ制御情報とを記憶する。第３メモリは、冗長化された第１キャッシュデータと、冗長化された第２キャッシュデータとを記憶する。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
他の装置と通信可能に接続し、
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行うストレージ装置であって、
第１メモリを有する第１制御装置と、
第２メモリを有するとともに前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有するメモリモジュールと、
を備え、
前記第１メモリは、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶し、
前記第２メモリは、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶し、
前記第３メモリは、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶し、
前記第１制御装置が閉塞した場合、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送する、
ストレージ装置。
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行うストレージ装置であって、
第１メモリを有する第１制御装置と、
第２メモリを有するとともに前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有するメモリモジュールと、
を備え、
前記第１メモリは、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶し、
前記第２メモリは、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶し、
前記第３メモリは、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶し、
前記第１制御装置が閉塞した場合、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送する、
ストレージ装置。
【請求項2】
請求項１に記載のストレージ装置であって、
前記メモリモジュールが閉塞した場合、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映する、
ストレージ装置。
前記メモリモジュールが閉塞した場合、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映する、
ストレージ装置。
【請求項3】
他の装置と通信可能に接続し、
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行うストレージ装置であって、
第１制御装置と、
前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第１メモリを有する第１メモリモジュールと、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第２メモリを有する第２メモリモジュールと、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有する第３メモリモジュールと、
を備え、
前記第１メモリは、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶し、
前記第２メモリは、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶し、
前記第３メモリは、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶し、
前記第１メモリモジュールが閉塞した場合、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送する、
ストレージ装置。
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行うストレージ装置であって、
第１制御装置と、
前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第１メモリを有する第１メモリモジュールと、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第２メモリを有する第２メモリモジュールと、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有する第３メモリモジュールと、
を備え、
前記第１メモリは、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶し、
前記第２メモリは、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶し、
前記第３メモリは、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶し、
前記第１メモリモジュールが閉塞した場合、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送する、
ストレージ装置。
【請求項4】
請求項３に記載のストレージ装置であって、
前記第３メモリモジュールが閉塞した場合、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映する、
ストレージ装置。
前記第３メモリモジュールが閉塞した場合、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映する、
ストレージ装置。
【請求項5】
請求項１乃至４のいずれか一項に記載のストレージ装置であって、
前記第１制御装置及び前記第２制御装置は、プロセッサ、前記他の装置と通信する通信インタフェース、及び前記記憶装置と通信するドライブインタフェースを更に備える、
ストレージ装置。
前記第１制御装置及び前記第２制御装置は、プロセッサ、前記他の装置と通信する通信インタフェース、及び前記記憶装置と通信するドライブインタフェースを更に備える、
ストレージ装置。
【請求項6】
請求項１乃至４のいずれか一項に記載のストレージ装置であって、
前記メモリモジュールは、前記第１制御装置及び前記第２制御装置と通信するメモリコントローラを更に備える、
ストレージ装置。
前記メモリモジュールは、前記第１制御装置及び前記第２制御装置と通信するメモリコントローラを更に備える、
ストレージ装置。
【請求項7】
他の装置と通信可能に接続し、
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行い、
第１メモリを有する第１制御装置と、
第２メモリを有するとともに前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有するメモリモジュールと、
を備える、ストレージ装置の制御方法であって、
前記第１メモリが、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶するステップ、
前記第２メモリが、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶するステップ、
前記第３メモリが、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶を記憶するステップ、
及び、
前記第１制御装置が閉塞した場合、
前記ストレージ装置が、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送するステップ、
を実行する、ストレージ装置の制御方法。
前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行い、
第１メモリを有する第１制御装置と、
第２メモリを有するとともに前記第１制御装置と通信可能に接続する第２制御装置と、
前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有するメモリモジュールと、
を備える、ストレージ装置の制御方法であって、
前記第１メモリが、
前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、
前記データＩ／Ｏ処理における第１キャッシュデータと、
前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、
を記憶するステップ、
前記第２メモリが、
前記ドライブ制御情報と、
前記データＩ／Ｏ処理における第２キャッシュデータと、
前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、
を記憶するステップ、
前記第３メモリが、
前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、
前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、
を記憶を記憶するステップ、
及び、
前記第１制御装置が閉塞した場合、
前記ストレージ装置が、
前記第３メモリが記憶する前記第１キャッシュデータを消去し、
前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、
前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、
前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送するステップ、
を実行する、ストレージ装置の制御方法。
【請求項8】
請求項７に記載のストレージ装置の制御方法であって、
前記メモリモジュールが閉塞した場合に、
前記ストレージ装置が、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映するステップ、
を更に実行する、ストレージ装置の制御方法。
前記メモリモジュールが閉塞した場合に、
前記ストレージ装置が、
前記第１メモリの前記第１キャッシュデータの第１ダーティキャッシュデータを前記第２メモリに転送し、
前記第２メモリの前記第２キャッシュデータの第２ダーティキャッシュデータを前記第１メモリに転送し、
前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第１キャッシュ制御情報に反映し、
前記第１ダーティキャッシュデータの前記論理アドレスと、前記第１ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映するステップ、
を更に実行する、ストレージ装置の制御方法。
【請求項9】
請求項７又は８に記載のストレージ装置の制御方法であって、
前記第１制御装置及び前記第２制御装置は、プロセッサ、前記他の装置と通信する通信インタフェース、及び前記記憶装置と通信するドライブインタフェースを更に備える、
ストレージ装置の制御方法。
前記第１制御装置及び前記第２制御装置は、プロセッサ、前記他の装置と通信する通信インタフェース、及び前記記憶装置と通信するドライブインタフェースを更に備える、
ストレージ装置の制御方法。
【請求項10】
請求項７又は８に記載のストレージ装置の制御方法であって、
前記メモリモジュールは、前記第１制御装置及び前記第２制御装置と通信するメモリコントローラを更に備える、
ストレージ装置の制御方法。
前記メモリモジュールは、前記第１制御装置及び前記第２制御装置と通信するメモリコントローラを更に備える、
ストレージ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ストレージ装置、及びストレージ装置の制御方法に関する。
【背景技術】
【0002】
近年、ＩＴ技術の進展やＤＸ（Digital Transformation）の推進に伴うクラウドの利用率拡大等を背景として、ＤＣ（Data Center）やＩＤＣ（Internet Data Center）等で稼働するストレージ装置には、従来にも増して信頼性や可用性が求められるようになってきており、信頼性や可用性を高めるための様々な技術が提案されている。
【0003】
例えば、特許文献１には、２つの制御システムのうち情報の提供側として機能する制御システムのＣＰＵの性能が過剰に消費され、システム全体の信頼性が低下するといった課題を解決することを目的として構成されたデータアクセスシステムについて記載されている。データアクセスシステムは、２つのメモリ共有装置と、メモリ共有装置に接続される２つの制御装置とを含む。２つのメモリ共有装置は、データアクセスシステムにおけるメモリ共有リソースプールを構成する。各制御装置は、各メモリ共有装置に対応し、少なくとも２つの制御装置における１つの制御装置がメモリ共有リソースプールにおけるデータを読み取る際、制御装置は、制御装置に対応するメモリ共有装置を利用することによりメモリ共有リソースプールにおける必要とされるデータを読み取る。各メモリ共有装置は、同じメモリ共有リソースプールに属し、複数のメモリユニットを有する。メモリユニットは、メモリ共有リソースプール全体における統一的なアドレッシングを受ける。各メモリ共有装置は、制御装置から受信したメモリアクセスリクエストを処理し、メモリユニットからデータを読み取る。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２０１６－５１３３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ストレージ装置は、信頼性や可用性の確保を目的として、通常は制御装置（ＳＳＤ（Solid State Drive）等の記憶ドライブに対してデータの入出力を行うコントローラ）を冗長化した構成を有する。また、ストレージ装置は、アクセス頻度の高いデータ等の一部のデータをＤＲＡＭ（Dynamic Random Access Memory）等の高速なメモリに置くことによりパフォーマンスを高めるとともに、制御装置の夫々が備えるメモリに同じデータを置いて冗長化することにより可用性を高めている。
【0006】
しかし、こうした構成をとるストレージ装置においては、制御装置の一方が閉塞するとデータの冗長性が損なわれ、可用性が低下してしまうという課題がある。また、制御装置の一方が閉塞すると、例えば、記憶ドライブに直接データを書き込む運用に切り換えられるが、それによりストレージ装置のパフォーマンスが低下してしまう。
【0007】
特許文献１には、メモリユニットが、メモリ共有リソースプール全体における統一的なアドレッシングを受けることが記載されている。しかし、制御装置の一方が閉塞した場合に、ストレージ装置のパフォーマンスを維持しつつ、データの信頼性や可用性を確保する仕組みについては開示されていない。
【0008】
本発明は、ストレージ装置のパフォーマンスを維持しつつ、データの信頼性や可用性を確保することが可能な、ストレージ装置、及びストレージ装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記の目的を達成するための本発明の一つは、他の装置と通信可能に接続し、前記他の装置から受信したデータＩ／Ｏ要求に応じて記憶装置に対するデータＩ／Ｏ処理を行うストレージ装置であって、第１メモリを有する第１制御装置と、第２メモリを有するとともに前記第１制御装置と通信可能に接続する第２制御装置と、前記第１制御装置及び前記第２制御装置と通信可能に接続し、第３メモリを有するメモリモジュールと、を備え、前記第１メモリは、前記他の装置が前記データＩ／Ｏ処理で取り扱うデータの所在を示す情報である論理アドレスと、前記記憶装置における前記データの所在を示す情報である物理アドレスとの対応を管理する情報であるドライブ制御情報と、前記データＩ／Ｏ処理における第１キャッシュデータと、前記第１キャッシュデータの前記論理アドレスと、前記第１キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第１キャッシュ制御情報と、を記憶し、前記第２メモリは、前記ドライブ制御情報と、前記データＩ／Ｏ処理における第２キャッシュデータと、前記第２キャッシュデータの前記論理アドレスと、前記第２キャッシュデータの前記第１メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第２キャッシュ制御情報と、を記憶し、前記第３メモリは、前記第１キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第１キャッシュデータと、前記第２キャッシュ制御情報により論理アドレスとキャッシュアドレスの対応が管理される前記第２キャッシュデータと、を記憶し、前記第１制御装置が閉塞した場合、前記第３メモリが記憶する前記第１キャッシュデータを消去し、前記第２メモリが記憶する前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを第３ダーティキャッシュデータとして前記第３メモリに転送し、前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を管理する情報である第３キャッシュ制御情報を生成して前記第３メモリに記憶し、前記第３メモリが前記閉塞前から記憶している前記第２キャッシュデータのダーティキャッシュデータである第２ダーティキャッシュデータを前記第２メモリに移動し、前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第２メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第２キャッシュ制御情報に反映し、前記第２メモリが記憶する前記第２ダーティキャッシュデータを前記第３メモリに転送し、前記第２ダーティキャッシュデータの前記論理アドレスと、前記第２ダーティキャッシュデータの前記第３メモリにおける所在を示す情報であるキャッシュアドレスとの対応を前記第３キャッシュ制御情報に反映し、前記第２メモリが記憶する前記ドライブ制御情報を前記第３メモリに転送する。
【0010】
上記した以外の課題、構成及び効果は、以下の発明を実施するための形態の説明により明らかにされる。
【発明の効果】
【0011】
本発明によれば、ストレージ装置のパフォーマンスを維持しつつ、データの信頼性や可用性を確保することができる。
【図面の簡単な説明】
【0012】
【図1】ストレージシステムの一例を示す図である。
【図2A】データ読み出し処理の一例を示す図である。
【図2B】データ書き込み処理の一例を示す図である。
【図2C】記憶装置への書き込み処理の一例を示す図である。
【図3A】第１実施形態にかかるストレージシステムの一例を示す図である。
【図3B】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図3C】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図3D】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図3E】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図3F】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図3G】制御装置が閉塞した際のストレージ装置の動作を説明する図である。
【図4】メモリモジュールが閉塞した際のストレージ装置の動作を説明する図である。
【図5】第２実施形態にかかるストレージシステムの一例を示す図である。
【発明を実施するための形態】
【0013】
以下、図面を参照しつつ本発明の実施形態について説明する。尚、以下の実施形態は、本発明を説明するための例示に過ぎず、説明の明確化のため、適宜、省略及び簡略化がなされている。本発明は、他の種々の形態でも実施することが可能である。とくに限定しない限り各構成要素は単数でも複数でも構わない。
【0014】
以下の説明において、同一又は同様の機能を有する構成要素が複数ある場合、同一の符号に異なる添字を付して説明することがある。また、これらの複数の構成要素をとくに区別する必要がない場合、添字を省略して説明することがある。
【0015】
以下では、各種情報の例として、「情報」、「データ」等の表現にて説明することがあるが、各種情報はこれら以外のデータ構造（「テーブル」、「表」等）で表現されてもよい。また、各構成を区別して説明する際に、「識別情報」、「識別子」、「ＩＤ」等の表現を用いるが、これらについてはお互いに置換が可能である。
【0016】
以下において、情報処理装置（コンピュータ、計算機）として機能する各種の装置がプログラムを実行して行う処理を説明する場合がある。情報処理装置は、プロセッサ（例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit））によりプログラムを実行し、記憶資源（例えば、メモリ）やインタフェースを用いつつ、プログラムで定められた処理を行う。そのため、プログラムを実行して行う処理の主体を、プロセッサとしてもよい。同様に、プログラムを実行して行う処理の主体が、プロセッサを有する制御装置（コントローラ）、装置、システム、計算機、ノードであってもよい。
【0017】
プログラムを実行して行う処理の主体は、少なくとも演算部として機能するものであればよく、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）等の特定の処理を行う専用回路を含んでいてもよい。
【0018】
また、以下の説明において、入出力のことを「Ｉ／Ｏ」（Input／Output）と、また、インタフェースのことを「Ｉ／Ｆ」（InterFace）と表記することがある。
【0019】
また、以下の説明において、符号の前に付した「Ｓ」の文字は処理ステップの意味である。
【0020】
図１に、ストレージシステム１の一例を示している。同図に示すように、例示するストレージシステム１は、ホスト装置２（「上位装置」、「サーバ装置」、「外部装置」等とも称される。）、通信システム５、及びストレージ装置１０を含む。
【0021】
ホスト装置２は、通信システム５を介してストレージ装置１０と通信可能に接続している。尚、通信システム５は、例えば、ストレージネットワーク（ＳＡＮ：Storage Area Network）、ＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネット等である。
【0022】
ホスト装置２（他の装置）は、ストレージ装置１０が通信システム５を介して提供する記憶領域をデータの格納場所として利用する情報処理装置（コンピュータ）であり、例えば、パーソナルコンピュータ、オフィスコンピュータ、メインフレーム（Mainframe）、スマートフォン、タブレット等である。ホスト装置２は、上記の記憶領域にアクセスする際、ストレージ装置１０にＩ／Ｏ要求（データ書き込み要求、データ読み出し要求）を送信する。
【0023】
ストレージ装置１０は、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）と記憶装置１７を有する。２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）と記憶装置１０７は、例えば、高速シリアル通信Ｉ／Ｆ（ＳＡＴＡ（Serial ATA）等）、ＬＡＮ、ＳＡＮ等を介して通信可能に接続している。
【0024】
２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）は、例えば、ストレージ装置１０の筐体（ケース、ラック等）に、例えば、夫々が独立した基板（回路基板）として着脱可能な状態で設けられる。尚、第１制御装置１００Ａと第２制御装置１００Ｂは、基本的な構成が共通するため、以下では、共通する構成について説明する際は原則として第１制御装置１００Ａについてのみ説明するものとする。尚、ホスト装置２から送信されたデータＩ／Ｏ要求を２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）のうちのいずれが受信するかについては、例えば、ホスト装置２や通信システム５の構成や設定により決定される。
【0025】
同図に示すように、第１制御装置１００Ａは、プロセッサ１１０Ａ、第１メモリ１２０Ａ、通信Ｉ／Ｆ１３０Ａ、及びドライブＩ／Ｆ１４０Ａを有する。これらは高速通信が可能な内部バス（例えば、ＰＣＩｅ（Peripheral Component Interconnect-Express）バス（bus）等）を介して互いに通信可能に接続している。また、プロセッサ１１０Ａは、第２制御装置１００Ｂのプロセッサ１１０Ｂと、内部バス３０（ＰＣＩｅバス等）を介して通信可能に接続している。
【0026】
プロセッサ１１０Ａは、演算コア、キャッシュメモリ、ＤＭＡ（Direct Memory Access）等を用いて構成される。プロセッサ１１０Ａは、通信Ｉ／Ｆ１３０Ａから送られてくるＩ／Ｏ要求に応じて、通信Ｉ／Ｆ１３０Ａ、第１メモリ１２０Ａ、及びドライブＩ／Ｆ１４０Ａの間で行われるデータ転送に関する処理を行う。例えば、プロセッサ１１０Ａは、第１メモリ１２０Ａを介して行われる、通信Ｉ／Ｆ１３０ＡとドライブＩ／Ｆ１４０Ａとの間のデータ（記憶装置１７から読み出されるデータ（以下、「読み出しデータ」と称する。）や、記憶装置１７に書き込まれるデータ（以下、「書き込みデータ」と称する。）の引き渡しを行う。また、プロセッサ１１０Ａは、第１メモリ１２０Ａへのデータのステージング（記憶装置１７から第１メモリ１２０Ａへのデータの読み出し）や、第１メモリ１２０Ａに格納されているデータのデステージング（第１メモリ１２０Ａから記憶装置１７へのデータの書き出し）を行う。
【0027】
通信Ｉ／Ｆ１３０Ａは、通信システム５を介してホスト装置２と通信する。通信Ｉ／Ｆ１３０Ａは、ホスト装置２から送られてくるデータＩ／Ｏ要求を受信し、受信したＩ／Ｏ要求や、当該Ｉ／Ｏ要求とともに送られてくるデータ（例えば、書き込みデータ）をプロセッサ１１０Ａに転送する。また、通信Ｉ／Ｆ１３０Ａは、プロセッサ１１０Ａから送られてくるデータ（例えば、記憶装置１７から読み出された読み出しデータ）を受信し、受信したデータをホスト装置２に送信する。
【0028】
また、通信Ｉ／Ｆ１３０Ａは、通信システム５を介して行われるストレージ装置１０とホスト装置２との間の通信において、通信システム５側で用いられている通信プロトコルと第１制御装置１００Ａ側で用いられている通信プロトコルとを相互に変換する。通信システム５側で用いられている通信プロトコルとして、例えば、ファイバーチャネル（Fibre Channel）、Ｅｔｈｅｒｎｅｔ（登録商標）、ｉＳＣＳＩ（Internet Small Computer System Interface）等がある。通信Ｉ／Ｆ１３０Ａは、「ＨＢＡ（Host Bus Adaptor）」とも称される。
【0029】
第１メモリ１２０Ａは、ＤＲＡＭ（Dynamic Random Access Memory）等の高速アクセスが可能な記憶素子を用いて構成される。第１メモリ１２０Ａには、例えば、ストレージ装置１０の機能の実現に用いられるプログラムやデータが格納される。また、第１メモリ１２０Ａは、記憶装置１７のデータを一時的に記憶して記憶装置１７にアクセスするより高速な応答を可能とするキャッシュとしても機能する。尚、以下では第１メモリ１２０Ａに書き込まれる一時的なデータのことを「キャッシュデータ」と称する。
【0030】
ドライブＩ／Ｆ１４０Ａは、記憶装置１７から第１メモリ１２０Ａへのデータの読み出しや第１メモリ１２０Ａから記憶装置１７へのデータの書き込みに際し、記憶装置１７との間でのデータ転送に関する処理を行う。
【0031】
記憶装置１７は、物理的な記憶領域を提供する記録媒体である一つ以上の記憶ドライブ１７１を有する。記憶ドライブ１７１は、例えば、半導体記憶装置（ＳＳＤ（Solid State Drive））やハードディスクドライブ（ＨＤＤ（Hard Disk Drive））である。記憶装置１７は、ストレージ装置１０と同一の筐体に収容されていてもよいし、ストレージ装置１０が収容される筐体とは別の筐体に収容されていてもよい。ストレージ装置１０は、例えば、上記記憶領域をＲＡＩＤ（Redundant Array of Inexpensive Disks）技術等を用いて編成された論理的な記憶領域としてホスト装置２に提供する。
【0032】
以上の構成の他、ストレージ装置１０は、例えば、ストレージ装置１０の各構成要素の監視、制御、設定等を行う情報処理装置（コンピュータ）（以下、「管理装置」と称する。）を備えていてもよい。管理装置は、プロセッサ、記憶装置（メモリ、ＳＳＤ等）、記録媒体読取装置（非一時的な記憶媒体からデータを読み取る装置）、通信装置、入出力装置（キーボード、マウス、タッチパネル、ディスプレイ、スピーカ等）を備える。管理装置は、例えば、ＬＡＮや内部バス（ＰＣＩｅ等）等の通信手段を介して、上記の各構成要素と通信可能に接続する。また、管理装置は、例えば、ストレージ装置１０が備えるサービスプロセッサ（SVP:SerVice Processor）を介してストレージ装置１０に接続するものでもよい。管理装置は、通信装置や記録媒体読取装置を介して取得したプログラムやデータをストレージ装置１０の構成要素に転送（書き込み、アップロード等）する。
【0033】
同図に示すように、第１制御装置１００Ａの第１メモリ１２０Ａには、プログラム１２１Ａ、ドライブ制御情報１２２Ａ、第１キャッシュ制御情報１２３Ａ、第１ダーティキャッシュデータ１２４Ａ、及び第１クリーンキャッシュデータ１２５Ａの各情報（データ）が格納される。
【0034】
また、第２制御装置１００Ｂの第２メモリ１２０Ｂには、プログラム１２１Ｂ、ドライブ制御情報１２２Ｂ、第２キャッシュ制御情報１２３Ｂ、第２ダーティキャッシュデータ１２４Ｂ、及び第２クリーンキャッシュデータ１２５Ｂの各情報（データ）が格納される。
【0035】
尚、第１制御装置１００Ａの第１メモリ１２０Ａに格納される各情報と、これら各情報と名称が共通する第２制御装置１００Ｂの第２メモリ１２０Ｂに格納される各情報は、基本的に同様の意味や性質を有する。以下では、重複した説明を避けるため、第１制御装置１００Ａの第１メモリ１２０Ａに格納される各情報について説明する。
【0036】
プログラム１２１Ａは、例えば、オペレーティングシステムやデバイスドライバを実現するためのプログラムや各種アプリケーションを実現するためのプログラムである。
【0037】
ドライブ制御情報１２２Ａは、プロセッサ１１０Ａが、記憶装置１７が提供する記憶領域にアクセスする際に用いる情報である。ドライブ制御情報１２２Ａは、ホスト装置２のデータＩ／Ｏ要求において指定される、書き込みデータや読み出しデータの所在を示す情報（以下、「論理アドレス」と称する。）と、これらのデータが格納される上記記憶領域を指定する情報（以下、「物理アドレス」と称する。）とを対応づけた情報を含む。上記の論理アドレスは、例えば、ディレクトリ名（フォルダ名）やファイル名、ＵＲＬ（Uniform Resource Locator）である。
【0038】
第１キャッシュ制御情報１２３Ａは、プロセッサ１１０Ａが、第１メモリ１２０Ａに格納されている第１ダーティキャッシュデータ１２４Ａや第１クリーンキャッシュデータ１２５Ａにアクセスする際に用いる情報である。第１キャッシュ制御情報１２３Ａは、前述した論理アドレスと、キャッシュデータの格納先である第１メモリ１２０Ａの記憶領域を指定する情報（以下、「キャッシュアドレス」と称する。）とを対応づけた情報を含む。
【0039】
第１ダーティキャッシュデータ１２４Ａは、第１メモリ１２０Ａに格納されているキャッシュデータのうち、記憶装置１７への格納が完了していないデータや、記憶装置１７に格納されている対応するデータとの一致性が保証されないデータ（内容の同期がとれていないデータ）である。例えば、データ書き込み要求（既存のデータの内容が変更（更新）される場合を含む）により第１メモリ１２０Ａにキャッシュデータとして格納されたが、記憶装置１７への格納が完了していない（更新が完了していない）データはダーティキャッシュデータとなる。
【0040】
第１クリーンキャッシュデータ１２５Ａは、第１メモリ１２０Ａに格納されるキャッシュデータのうち、記憶装置１７に既に格納されており、記憶装置１７に格納されているデータとの一致性が保証されているキャッシュデータ（以下、「クリーンキャッシュデータ」と称する。）である。例えば、データ読み出し要求により記憶装置１７から第１メモリ１２０Ａに読み出されたデータや、データ書き込み要求（既存のデータの内容が変更（更新）される場合を含む）により第１メモリ１２０Ａにキャッシュデータとして格納され、記憶装置１７への格納が完了している（更新が完了している）データである。
【0041】
尚、プロセッサ１１０Ａは、第１メモリ１２０Ａに格納されているキャッシュデータがダーティキャッシュデータであるかクリーンキャッシュデータであるかを示す情報（例えば、フラグ）を、例えば、キャッシュデータに付帯する情報として第１メモリ１２０Ａに管理する。
【0042】
図２Ａは、ホスト装置２からデータＩ／Ｏ要求としてデータ読み出し要求を受信した場合に第１制御装置１００Ａが行う主な処理（以下、「データ読み出し処理Ｓ２００」と称する。）を説明する図である。以下、同図とともにデータ読み出し処理Ｓ２００について説明する。
【0043】
第１制御装置１００Ａは、ホスト装置２からのデータ読み出し要求の受信をリアルタイムに監視している（Ｓ２１１：ＮＯ）。第１制御装置１００Ａは、ホスト装置２からデータ読み出し要求を受信すると（Ｓ２１１：ＹＥＳ）、データ読み出し要求に指定されているデータが第１メモリ１２０Ａに（キャッシュデータとして）格納されているか否かを、第１キャッシュ制御情報１２３Ａを参照して確認する（Ｓ２１２）。
【0044】
上記のデータが第１メモリ１２０Ａに格納されている場合（Ｓ２１２：ＹＥＳ）、第１制御装置１００Ａは、当該データを読み出しデータとしてホスト装置２に送信する（Ｓ２１３）。その後、処理はＳ２１１に戻る。
【0045】
一方、上記のデータが第１メモリ１２０Ａに格納されていない場合（Ｓ２１２：ＮＯ）、第１制御装置１００Ａは、記憶装置１７から上記のデータを読み出して第１メモリ１２０Ａに格納（ステージング）するとともに（Ｓ２２１）、当該データを読み出しデータとしてホスト装置２に送信する（Ｓ２２２）。その後、処理はＳ２１１に戻る。
【0046】
このように、第１制御装置１００Ａは、データ読み出し要求に指定されているデータが第１メモリ１２０Ａに存在する場合は当該データを第１メモリ１２０Ａから読み出してホスト装置２に送信するので、ホスト装置２に迅速に読み出しデータを提供することができる。
【0047】
図２Ｂは、ホスト装置２からデータＩ／Ｏ要求としてデータ書き込み要求を受信した場合に第１制御装置１００Ａが行う主な処理（以下、「データ書き込み処理Ｓ２５０」と称する。）を説明する図である。以下、同図とともにデータ書き込み処理Ｓ２５０について説明する。
【0048】
第１制御装置１００Ａは、ホスト装置２からのデータ書き込み要求の受信をリアルタイムに監視している（Ｓ２５１：ＮＯ）。第１制御装置１００Ａは、ホスト装置２からデータ書き込み要求を受信すると（Ｓ２５１：ＹＥＳ）、データ書き込み要求とともに受信した書き込みデータを第１メモリ１２０Ａに格納する（Ｓ２５２）。尚、第１メモリ１２０Ａに格納された当該書き込みデータは第１ダーティキャッシュデータ１２４Ａとなる。
【0049】
続いて、第１制御装置１００Ａは、内部バス３０を介して第２制御装置１００Ｂと通信し、ホスト装置２から受信した上記の書き込みデータを第２制御装置１００Ｂに転送する（Ｓ２５３）。第２制御装置１００Ｂは、第１制御装置１００Ａから上記の書き込みデータを受信し、受信した書き込みデータを第２メモリ１２０Ｂに第２ダーティキャッシュデータ１２４Ｂとして格納する（Ｓ２５４）。
【0050】
続いて、第１制御装置１００Ａは、ホスト装置２にデータ書き込み要求の処理が完了した旨の通知（以下、「書き込み完了通知」と称する。）を送信する（Ｓ２５５）。
【0051】
図２Ｃは、第１制御装置１００Ａが、第１メモリ１２０Ａに格納されている第１ダーティキャッシュデータ１２４Ａを記憶装置１７に書き込む際に行う主な処理（以下「記憶装置へのデータ書き込み処理Ｓ２７０」と称する。）を説明するフローチャートである。以下、同図とともに記憶装置へのデータ書き込み処理Ｓ２７０について説明する。
【0052】
第１制御装置１００Ａは、、第１メモリ１２０Ａに格納されている第１ダーティキャッシュデータ１２４Ａを記憶装置１７に書き込むタイミングが到来したか否かをリアルタイムに監視している（Ｓ２７１：ＮＯ）。尚、上記のタイミングは、例えば、第１メモリ１２０Ａに書き込みデータが書き込まれたタイミングから所定時間が経過した場合に到来する。
【0053】
上記のタイミングが到来すると（Ｓ２７１：ＹＥＳ）、第１制御装置１００Ａは、第１メモリ１２０Ａに格納されている第１ダーティキャッシュデータ１２４Ａを記憶装置１７に格納する（Ｓ２７２）。これにより当該第１ダーティキャッシュデータ１２４Ａは第１クリーンキャッシュデータ１２５Ａに変更される（Ｓ２７３）。
【0054】
続いて、第１制御装置１００Ａは、当該第１ダーティキャッシュデータ１２４Ａがクリーンキャッシュデータになったことを内部バス３０を介して第２制御装置１００Ｂに通知する（Ｓ２７４）。第２制御装置１００Ｂは、上記通知を受信すると、当該第１ダーティキャッシュデータ１２４Ａに対応する第２ダーティキャッシュデータ１２４Ｂをメモリ上から消去する（Ｓ２７５）。
【0055】
以上の仕組みにより、ストレージ装置１０は、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）のうちのいずれか一方の制御装置１００が閉塞（機能停止）した場合でも、他方の制御装置１００によりホスト装置２へのサービスを継続することができる。
【0056】
但し、一方の制御装置１００が閉塞することで、第１ダーティキャッシュデータ１２４Ａ又は第２ダーティキャッシュデータ１２４Ｂについては冗長性が損なわれて可用性が低下してしまう。また、その場合、例えば、メモリ１２０に比べて性能の低い記憶ドライブ１７０に直接データを書き込む運用に切り換えられるが、それによりストレージ装置１０のパフォーマンスが低下してしまう。
【0057】
そこで、本発明のストレージシステム１では、ストレージ装置１０を以下に説明する構成とすることにより上記の課題の解決を図っている。以下、具体的に説明する。
【0058】
［第１実施形態］
図３Ａに、第１実施形態にかかるストレージシステム１の構成を示している。同図に示すストレージシステム１は、ストレージ装置１０が、メモリモジュール２００を更に備える点で、図１に例示したストレージシステム１と構成が異なる。
図３Ａに、第１実施形態にかかるストレージシステム１の構成を示している。同図に示すストレージシステム１は、ストレージ装置１０が、メモリモジュール２００を更に備える点で、図１に例示したストレージシステム１と構成が異なる。
【0059】
メモリモジュール２００は、例えば、ストレージ装置１０の筐体に、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）とは独立した基板（回路ボード）として着脱可能な状態で設けられる。メモリモジュール２００には、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）とは独立して電力が供給され、制御装置１００のへの電力供給が失われた場合でも、データの消失を防ぐことができる。
【0060】
メモリモジュール２００は、メモリコントローラ２１０と第３メモリ２２０を備える。メモリコントローラ２１０と第３メモリ２２０は、内部バス（ＰＣＩｅ等）を介して通信可能に接続している。また、メモリコントローラ２１０は、第１制御装置１００Ａのプロセッサ１１０Ａ及び第２制御装置１００Ｂのプロセッサ１１０Ｂと内部バス（ＰＣＩｅやＣＸＬ（Compute Express Link）等）を介して通信可能に接続している。
【0061】
メモリコントローラ２１０は、第１制御装置１００Ａのプロセッサ１１０Ａ及び第２制御装置１００Ｂのプロセッサ１１０Ｂと通信し、プロセッサ１１０Ａ又はプロセッサ１１０Ｂから送られてくる指示に応じて、第３メモリ２２０へのデータの書き込みや読み出しを行う。
【0062】
第３メモリ２２０は、ＤＲＡＭ等の高速アクセスが可能な揮発性の記憶素子を有する。また、第３メモリ２２０は、揮発性の記憶素子のデータがバックアップされる不揮発性の記憶素子（ＮＶＲＡＭ）を有していてもよい。メモリコントローラ２１０への電力供給が失われた場合でもデータの消失を防ぐことができる。
【0063】
同図に示すように、メモリコントローラ２１０の第３メモリ２２０には、第１ダーティキャッシュデータ１２４Ｃ、第１クリーンキャッシュデータ１２５Ｃ、第２ダーティキャッシュデータ１２４Ｄ、及び第２クリーンキャッシュデータ１２５Ｄが格納される。
【0064】
このうち、第１ダーティキャッシュデータ１２４Ｃは、第２制御装置１００Ｂの第２メモリ１２０Ｂに格納されている第２ダーティキャッシュデータ１２４Ｂと同じデータである。同図ではこれらのデータを下線付きの斜体字で示している。
【0065】
また、同図では、第１キャッシュ制御情報１２３Ａと、第１キャッシュ制御情報１２３Ａにより管理されているデータ（第１ダーティキャッシュデータ１２４Ａ、第１ダーティキャッシュデータ１２４Ｃ、第１クリーンキャッシュデータ１２５Ａ、第１クリーンキャッシュデータ１２５Ｃ）を同じ太線枠で示している。
【0066】
第３メモリ２２０の第２ダーティキャッシュデータ１２４Ｄは、第１制御装置１００Ａの第１メモリ１２０Ａに格納されている第１ダーティキャッシュデータ１２４Ａと同じデータである。尚、同図ではこれらのデータを太い斜体字で示している。
【0067】
また、同図では、第２キャッシュ制御情報１２３Ｂと、第２キャッシュ制御情報１２３Ｂにより管理されているデータ（第２ダーティキャッシュデータ１２４Ｂ、第２ダーティキャッシュデータ１２４Ｄ、第２クリーンキャッシュデータ１２５Ｂ、第２クリーンキャッシュデータ１２５Ｄ）を同じ破線枠で示している。
【0068】
＜制御装置が閉塞した場合＞
続いて、以上の構成からなるストレージ装置１０において、制御装置１００の一つが閉塞した場合におけるストレージ装置１０の動作について説明する。尚、以下では、第１制御装置１００Ａが閉塞した場合を例として説明する。
続いて、以上の構成からなるストレージ装置１０において、制御装置１００の一つが閉塞した場合におけるストレージ装置１０の動作について説明する。尚、以下では、第１制御装置１００Ａが閉塞した場合を例として説明する。
【0069】
図３Ｂに、第１制御装置１００Ａが閉塞した直後の状態を示している。同図に示すように、第１制御装置１００Ａが閉塞した場合、メモリモジュール２００には、第１ダーティキャッシュデータ１２４Ｃ、第１クリーンキャッシュデータ１２５Ｃ、第２ダーティキャッシュデータ１２４Ｄ、及び第２クリーンキャッシュデータ１２５Ｄが格納されている。
【0070】
ここで第１ダーティキャッシュデータ１２４Ｃ及び第１クリーンキャッシュデータ１２５Ｃについては、第１制御装置１００Ａが閉塞したため第１キャッシュ制御情報１２３Ａが失われており、ホスト装置２からのデータＩ／Ｏ要求で利用することができない。
【0071】
そこで、第２制御装置１００Ｂは、まず、メモリモジュール２００のメモリコントローラ２１０に対して、第１ダーティキャッシュデータ１２４Ｃ及び第１クリーンキャッシュデータ１２５Ｃを第３メモリ２２０から消去する指示を送信する。メモリコントローラ２１０は、上記指示を受信すると、これらのデータを第３メモリ２２０から消去する。
【0072】
図３Ｃに、第１ダーティキャッシュデータ１２４Ｃ及び第１クリーンキャッシュデータ１２５Ｃが消去された後のストレージシステム１の状態を示す。
【0073】
続いて、第２制御装置１００Ｂは、メモリコントローラ２１０に対して、第２ダーティキャッシュデータ１２４Ｂとともに、当該第２ダーティキャッシュデータ１２４Ｂを第３メモリ２２０に格納する指示を送信する。
【0074】
メモリコントローラ２１０は、第２ダーティキャッシュデータ１２４Ｂ及び上記指示を受信すると、受信した第２ダーティキャッシュデータ１２４Ｂを第３メモリ２２０に格納する。またこのとき、メモリコントローラ２１０は、第３メモリ２２０に格納した第２ダーティキャッシュデータ１２４Ｂの論理アドレスとキャッシュアドレスの対応を管理する第３キャッシュ制御情報１２３Ｃを生成して第３メモリ２２０に格納する。尚、以下では、新たに第３メモリ２２０に格納した第２ダーティキャッシュデータ１２４Ｂのことを、第３ダーティキャッシュデータ１２４Ｃ’と称する。
【0075】
図３Ｄに、第３ダーティキャッシュデータ１２４Ｃ’が第３メモリ２２０に格納された後のストレージシステム１の状態を示す。尚、第３キャッシュ制御情報１２３Ｃには、第３ダーティキャッシュデータ１２４Ｃ’の情報が反映済であるため、同図では、第３ダーティキャッシュデータ１２４Ｃ’を、第３キャッシュ制御情報１２３Ｃと同じ二重線枠で示している。
【0076】
ところで、図３Ｄに示す状態では、メモリモジュール２００の第３メモリ２２０に格納されている第２ダーティキャッシュデータ１２４Ｄの論理アドレスとキャッシュアドレス（第３メモリ２２０におけるアドレス）の対応は管理されていない。そのため、例えば、第２制御装置１００Ｂが閉塞した際、第２ダーティキャッシュデータ１２４Ｄは利用することはできず、第２ダーティキャッシュデータ１２４Ｄを消失してしまうことになる。そこで、第２制御装置１００Ｂは、以下の手順により、第２ダーティキャッシュデータ１２４Ｄの論理アドレスとキャッシュアドレスの対応についても第３キャッシュ制御情報１２３Ｃで管理されるようにする。
【0077】
まず、第２制御装置１００Ｂは、メモリコントローラ２１０に対して、第２ダーティキャッシュデータ１２４Ｄの、第２制御装置１００Ｂの第２メモリ１２０Ｂへの移動（第２ダーティキャッシュデータ１２４Ｄの第２メモリ１２０Ｂへの転送と、メモリモジュール２００の第３メモリ２２０からの消去）を指示する。以下、上記転送により第２メモリ１２０Ｂに格納した第２ダーティキャッシュデータ１２４Ｄのことを「第２ダーティキャッシュデータ１２４Ｄ’」と称する。
【0078】
第２制御装置１００Ｂは、上記指示を受信すると、第２ダーティキャッシュデータ１２４Ｄを第２制御装置１００Ｂに移動する。第２制御装置１００Ｂは、第２ダーティキャッシュデータ１２４Ｄを受信すると、受信した第２ダーティキャッシュデータ１２４Ｄを第２メモリ１２０Ｂに格納する。このとき、第２制御装置１００Ｂは、第２メモリ１２０Ｂに格納した第２ダーティキャッシュデータ１２４Ｄ’の論理アドレスとキャッシュアドレスの対応を、第２キャッシュ制御情報１２３Ｂに管理する。
【0079】
図３Ｅに、この段階におけるストレージシステム１の状態を示す。尚、第２キャッシュ制御情報１２３Ｂには、第２ダーティキャッシュデータ１２４Ｄ’の情報が反映済であるため、同図では、第２ダーティキャッシュデータ１２４Ｄ’を第２キャッシュ制御情報１２３Ｂと同じ破線枠で示している。
【0080】
続いて、第２制御装置１００Ｂは、メモリモジュール２００のメモリコントローラ２１０に第２ダーティキャッシュデータ１２４Ｄ’と、当該第２ダーティキャッシュデータ１２４Ｄ’を第３メモリ２２０に格納する旨の指示を送信する。
【0081】
メモリコントローラ２１０は、第２ダーティキャッシュデータ１２４Ｄ’と上記指示を受信すると、受信した第２ダーティキャッシュデータ１２４Ｄ’を第３メモリ２２０に格納する。このとき、第２制御装置１００Ｂは、第３メモリ２２０に格納した第２ダーティキャッシュデータ１２４Ｄ’の論理アドレスとキャッシュアドレスの対応を、第３キャッシュ制御情報１２３Ｃに管理する。尚、第３メモリ２２０に格納した第２ダーティキャッシュデータ１２４Ｄ’のことを、以下、第２ダーティキャッシュデータ１２４Ｄ”と称する。
【0082】
図３Ｆに、この段階におけるストレージシステム１の状態を示す。尚、第３キャッシュ制御情報１２３Ｃには、第２ダーティキャッシュデータ１２４Ｄ”の情報が反映済であるため、同図では、第２ダーティキャッシュデータ１２４Ｄ”を第３キャッシュ制御情報１２３Ｃと同じ二重線枠で示している。
【0083】
尚、第１制御装置１００Ａが閉塞したためドライブ制御情報１２２Ａが失われ、ドライブ制御情報１２２Ａの冗長性が損なわれている。そこで、第２制御装置１００Ｂは、メモリコントローラ２１０に対して、ドライブ制御情報１２２Ｂとともに当該ドライブ制御情報１２２Ｂを第３メモリ２２０に格納する指示を送信する。
【0084】
メモリコントローラ２１０は、ドライブ制御情報１２２Ｂ及び上記指示を受信すると、受信したドライブ制御情報１２２Ｂを第３メモリ２２０に格納する。尚、新たに第３メモリ２２０に格納したドライブ制御情報１２２Ｂのことを、以下、ドライブ制御情報１２２Ｃと称する。
【0085】
図３Ｇに、ドライブ制御情報１２２Ｃが第３メモリ２２０に格納された後のストレージシステム１の状態を示す。
【0086】
同図に示すように、この状態では、例えば、ドライブ制御情報１２２Ｂについてはドライブ制御情報１２２Ｃと、第２ダーティキャッシュデータ１２４Ｂについては第３ダーティキャッシュデータ１２４Ｃ’と、第２ダーティキャッシュデータ１２４Ｄ’については第２ダーティキャッシュデータ１２４Ｄ”と、夫々冗長化されている。このため、第１制御装置１００Ａが閉塞した場合でも、例えば、記憶ドライブに直接データを書き込む運用に切り換える必要はなく、ストレージ装置１０は、パフォーマンスを低下させずにホスト装置２に対するサービスを継続することができる。また、このように閉塞していない第２制御装置１００とメモリモジュール２００との間でデータが冗長化されているため、第１制御装置１００Ａが閉塞した後もデータの信頼性や可用性は確保される。
【0087】
尚、第２メモリ１２０Ｂの第２クリーンキャッシュデータ１２５Ｂ及び第３メモリ２２０の第２クリーンキャッシュデータ１２５Ｄは、記憶装置１７に対応するデータが存在するので、例えば、第２メモリ１２０Ｂや第３メモリ２２０の記憶領域の有効利用等を目的として、適宜なタイミングで消去してもよい。
【0088】
＜メモリモジュールが閉塞した場合＞
以上では、制御装置１００（第１制御装置１００Ａ又は第２制御装置１００Ｂ）が閉塞した場合のストレージ装置１０の動作について説明したが、続いて、図３Ａに示す正常にストレージ装置１０が稼働していた際にメモリモジュール２００が閉塞した場合におけるストレージ装置１０の動作について説明する。
以上では、制御装置１００（第１制御装置１００Ａ又は第２制御装置１００Ｂ）が閉塞した場合のストレージ装置１０の動作について説明したが、続いて、図３Ａに示す正常にストレージ装置１０が稼働していた際にメモリモジュール２００が閉塞した場合におけるストレージ装置１０の動作について説明する。
【0089】
まず、第１制御装置１００Ａは、メモリモジュール２００が閉塞したことを検出すると、第１メモリ１２０Ａの第１ダーティキャッシュデータ１２４Ａを内部バス３０を介して第２制御装置１００Ｂに送信する。
【0090】
第２制御装置１００Ｂは、第１制御装置１００Ａから第１ダーティキャッシュデータ１２４Ａを受信すると、受信した第１ダーティキャッシュデータ１２４Ａを第２メモリ１２０Ｂに格納する。以下、第２メモリ１２０Ｂに格納した第１ダーティキャッシュデータ１２４Ａのことを「第１ダーティキャッシュデータ１２４Ａ’」と称する。
【0091】
尚、第２制御装置１００Ｂは、第１ダーティキャッシュデータ１２４Ａ’の論理アドレスとキャッシュアドレスの対応を第２キャッシュ制御情報１２３Ｂに管理する。
【0092】
また、第２制御装置１００Ｂは、メモリモジュール２００が閉塞したことを検出すると、第２メモリ１２０Ｂの第２ダーティキャッシュデータ１２４Ｂを内部バス３０を介して第１制御装置１００Ａに送信する。
【0093】
第１制御装置１００Ａは、第２制御装置１００Ｂから第２ダーティキャッシュデータ１２４Ｂを受信すると、受信した第２ダーティキャッシュデータ１２４Ｂを第１メモリ１２０Ａに格納する。以下、第１メモリ１２０Ａに格納した第２ダーティキャッシュデータ１２４Ｂのことを「第２ダーティキャッシュデータ１２４Ｂ’」と称する。
【0094】
尚、第１制御装置１００Ａは、第２ダーティキャッシュデータ１２４Ｂ’の論理アドレスとキャッシュアドレスの対応を第１キャッシュ制御情報１２３Ａに管理する。
【0095】
図４に、以上の処理が行われた後におけるストレージシステム１の状態を示す。尚、第２キャッシュ制御情報１２３Ｂには、第１ダーティキャッシュデータ１２４Ａ’の情報が反映済である。そのため、同図では、第１ダーティキャッシュデータ１２４Ａ’を第２キャッシュ制御情報１２３Ｂと同じ破線枠で示している。また、第１キャッシュ制御情報１２３Ａには、第２ダーティキャッシュデータ１２４Ｂ’の情報が反映済である。そのため、同図では、第２ダーティキャッシュデータ１２４Ｂ’を第１キャッシュ制御情報１２３Ａと同じ太線枠で示している。
【0096】
同図に示すように、この状態でドライブ制御情報１２２Ａについてはドライブ制御情報１２２Ｂと、第１ダーティキャッシュデータ１２４Ａについては第１ダーティキャッシュデータ１２４Ａ’と、第２ダーティキャッシュデータ１２４Ｂについては第２ダーティキャッシュデータ１２４Ｂ’と冗長化されている。このため、例えば、記憶ドライブに直接データを書き込む運用に切り換える必要がなく、ストレージ装置１０は、パフォーマンスを低下させることなくホスト装置２に対するサービスを継続することができる。また、第１制御装置１００Ａと第２制御装置１００Ｂとの間でデータが冗長化されているため、第１制御装置１００Ａが閉塞した後もデータの信頼性や可用性は確保される。
【0097】
＜効果等＞
以上に説明したように、第１実施形態のストレージ装置１０によれば、第１制御装置１００Ａ、第２制御装置１００Ｂ、及びメモリモジュール２００のうちのいずれが閉塞した場合でも、パフォーマンスを低下させることなくストレージ装置１０はホスト装置２に対するサービスを継続することができる。また、いずれが閉塞した場合でも、閉塞していない装置の間でデータを冗長化されているため、データの信頼性や可用は確保される。このように、第１実施形態のストレージ装置１０によれば、データの冗長性を確保しつつ、ストレージ装置１０のパフォーマンスを維持することができる。
以上に説明したように、第１実施形態のストレージ装置１０によれば、第１制御装置１００Ａ、第２制御装置１００Ｂ、及びメモリモジュール２００のうちのいずれが閉塞した場合でも、パフォーマンスを低下させることなくストレージ装置１０はホスト装置２に対するサービスを継続することができる。また、いずれが閉塞した場合でも、閉塞していない装置の間でデータを冗長化されているため、データの信頼性や可用は確保される。このように、第１実施形態のストレージ装置１０によれば、データの冗長性を確保しつつ、ストレージ装置１０のパフォーマンスを維持することができる。
【0098】
尚、第１メモリ１２０Ａの第１クリーンキャッシュデータ１２５Ａ及び第２メモリ１２０Ｂの第２クリーンキャッシュデータ１２５Ｂは、記憶装置１７に対応するデータが存在するので、例えば、第１メモリ１２０Ａや第２メモリ１２０Ｂの記憶領域の有効利用等を目的として消去してもよい。
【0099】
［第２実施形態］
第１実施形態では、ドライブ制御情報１２２、キャッシュ制御情報１２３、及びキャッシュデータ（ダーティキャッシュデータ、クリーンキャッシュデータ）を、制御装置１００のメモリ１２０に格納していた。第２実施形態では、ストレージ装置１０に、制御装置１００と通信可能に接続するメモリモジュール２００を複数設け、これらのメモリモジュール２００の第３メモリ２２０に上記のデータを格納するようにする。尚、ストレージ装置１０が備える構成のうち、制御装置１００が備えるメモリ１２０の閉塞率は、他の構成よりも比較的高いことが知られている。そのため、このようにデータを、制御装置１００とは別体のメモリモジュール２００に格納するようにすることで、制御装置１００が閉塞する確率を減らすことができ、ホスト装置２とストレージ装置１０との間の通信の可用性を高めることができる。
第１実施形態では、ドライブ制御情報１２２、キャッシュ制御情報１２３、及びキャッシュデータ（ダーティキャッシュデータ、クリーンキャッシュデータ）を、制御装置１００のメモリ１２０に格納していた。第２実施形態では、ストレージ装置１０に、制御装置１００と通信可能に接続するメモリモジュール２００を複数設け、これらのメモリモジュール２００の第３メモリ２２０に上記のデータを格納するようにする。尚、ストレージ装置１０が備える構成のうち、制御装置１００が備えるメモリ１２０の閉塞率は、他の構成よりも比較的高いことが知られている。そのため、このようにデータを、制御装置１００とは別体のメモリモジュール２００に格納するようにすることで、制御装置１００が閉塞する確率を減らすことができ、ホスト装置２とストレージ装置１０との間の通信の可用性を高めることができる。
【0100】
図５に第２実施形態のストレージシステム１の一例を示す。同図に示すように、例示するストレージシステム１におけるストレージ装置１０は、３つのメモリモジュール２００（以下、第１メモリモジュール２００Ａ、第２メモリモジュール２００Ｂ、第３メモリモジュール２００Ｃと称する。）を有する。３つのメモリモジュール２００は、夫々、例えば、ストレージ装置１０の筐体に、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）とは独立した基板（回路ボード）として着脱可能な状態で設けられる。３つのメモリモジュール２００の夫々には、２つの制御装置１００（第１制御装置１００Ａ、第２制御装置１００Ｂ）とは独立して電力が供給され、制御装置１００のへの電力供給が失われた場合でもデータの消失を防ぐことができる。
【0101】
同図に示すように、第１メモリモジュール２００Ａの第１メモリ２２０Ａには、図３Ａに示した第１制御装置１００Ａの第１メモリ１２０Ａに格納されているデータ（ドライブ制御情報１２２Ａ、第１キャッシュ制御情報１２３Ａ、第１ダーティキャッシュデータ１２４Ａ、第１クリーンキャッシュデータ１２５Ａ）に相当するデータ（ドライブ制御情報２２２Ａ、キャッシュ制御情報２２３Ａ、第１ダーティキャッシュデータ２２４Ａ、第１クリーンキャッシュデータ２２５Ａ）が格納される。
【0102】
また、第２メモリモジュール２００Ｂの第２メモリ２２０Ｂには、図３Ａに示した第２制御装置１００Ｂの第２メモリ１２０Ｂに格納されているデータ（ドライブ制御情報１２２Ｂ、第２キャッシュ制御情報１２３Ｂ、第２ダーティキャッシュデータ１２４Ｂ、第２クリーンキャッシュデータ１２５Ｂ）に相当するデータ（ドライブ制御情報２２２Ｂ、キャッシュ制御情報２２３Ｂ、第２ダーティキャッシュデータ２２４Ｂ、第２クリーンキャッシュデータ２２５Ｂ）が格納される。
【0103】
また、第３メモリモジュール２００Ｃの第３メモリ２２０Ｃには、図３Ａに示したメモリモジュール２００の第３メモリ２２０に格納されているデータ（第１ダーティキャッシュデータ１２４Ｃ、第１クリーンキャッシュデータ１２５Ｃ、第２ダーティキャッシュデータ１２４Ｄ、第２クリーンキャッシュデータ１２５Ｄ）に相当するデータ（第１ダーティキャッシュデータ２２４Ｃ、第１クリーンキャッシュデータ２２５Ｃ、第２ダーティキャッシュデータ２２４Ｄ、第２クリーンキャッシュデータ２２５Ｄ）が格納される。
【0104】
第１メモリモジュール２００Ａの第１メモリ２２０Ａは、第１実施形態における第１制御装置１００Ａの第１メモリ１２０Ａに相当する。また、第２メモリモジュール２００Ｂの第２メモリ２２０Ｂは、第１実施形態における第２制御装置１００Ｂの第２メモリ１２０Ｂに相当する。また、第３メモリモジュール２００Ｃの第３メモリ２２０は、第１実施形態におけるメモリモジュール２００の第３メモリ２２０に相当する。そして、第２実施形態の第１制御装置１００Ａ及び第２制御装置１００Ｂは、これらのメモリ２２０（第１メモリ２２０Ａ、第２メモリ２２０Ｂ、第３メモリ２２０Ｃ）の夫々に格納されているデータについて、図３Ａ～図３Ｇに示した処理や制御と同様の処理や制御を行う。
【0105】
以上のように、第２実施形態のストレージ装置１０は、第１実施形態のストレージ装置１０のようにデータ（ドライブ制御情報２２２、キャッシュ制御情報２２３、及びキャッシュデータ（ダーティキャッシュデータ２２４、クリーンキャッシュデータ２２５））を制御装置１００のメモリ１２０に格納するのではなく、３つのメモリモジュール２００（第１メモリモジュール２００Ａ、第２メモリモジュール２００Ｂ、第３メモリモジュール２００Ｃ）に格納する。そのため、制御装置１００が閉塞する確率を減らすことができ、ホスト装置２とストレージ装置１０との間の通信の可用性を高めることができる。
【0106】
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、様々な変形例が含まれ、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【0107】
例えば、本発明は、制御装置が冗長化されメモリモジュールを実装可能なストレージ装置を用いて構成されるストレージシステムであれば、図１等に示したストレージシステム１とは異なるタイプのストレージシステムにも適用することができる。異なるタイプのストレージシステムの一例として、通信アダプタとして機能する複数の制御装置（チャネルアダプタ）と、ドライブ制御装置として機能する複数のドライブアダプタとを備え、これらが高速クロスバースイッチ等のスイッチで接続されて構成されるストレージ装置（例えば、エンタープライズタイプのストレージ装置）を用いたストレージシステムがある。
【符号の説明】
【0108】
１ ストレージシステム
２ ホスト装置
５ 通信システム
１０ ストレージ装置
１００Ａ 第１制御装置
１００Ｂ 第２制御装置
１１０Ａ プロセッサ
１１０Ｂ プロセッサ
１２０Ａ 第１メモリ
１２１Ａ プログラム
１２１Ｂ プログラム
１２２Ａ ドライブ制御情報
１２２Ｂ ドライブ制御情報
１２３Ａ 第１キャッシュ制御情報
１２３Ｂ 第２キャッシュ制御情報
１２４Ａ 第１ダーティキャッシュデータ
１２４Ｂ 第２ダーティキャッシュデータ
１２５Ａ 第１クリーンキャッシュデータ
１２５Ｂ 第２クリーンキャッシュデータ
１２０Ｂ 第２メモリ
１３０Ａ 通信Ｉ／Ｆ
１３０Ｂ 通信Ｉ／Ｆ
１４０Ａ ドライブＩ／Ｆ
１４０Ｂ ドライブＩ／Ｆ
１７ 記憶装置
１７１ 記憶ドライブ
２ ホスト装置
５ 通信システム
１０ ストレージ装置
１００Ａ 第１制御装置
１００Ｂ 第２制御装置
１１０Ａ プロセッサ
１１０Ｂ プロセッサ
１２０Ａ 第１メモリ
１２１Ａ プログラム
１２１Ｂ プログラム
１２２Ａ ドライブ制御情報
１２２Ｂ ドライブ制御情報
１２３Ａ 第１キャッシュ制御情報
１２３Ｂ 第２キャッシュ制御情報
１２４Ａ 第１ダーティキャッシュデータ
１２４Ｂ 第２ダーティキャッシュデータ
１２５Ａ 第１クリーンキャッシュデータ
１２５Ｂ 第２クリーンキャッシュデータ
１２０Ｂ 第２メモリ
１３０Ａ 通信Ｉ／Ｆ
１３０Ｂ 通信Ｉ／Ｆ
１４０Ａ ドライブＩ／Ｆ
１４０Ｂ ドライブＩ／Ｆ
１７ 記憶装置
１７１ 記憶ドライブ
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4】
【図5】