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特開2025-23900ヘテロ構造に基づく電子部品を備える半導体電子デバイス及び製造プロセス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025023900
(43)【公開日】2025-02-19
(54)【発明の名称】ヘテロ構造に基づく電子部品を備える半導体電子デバイス及び製造プロセス
(51)【国際特許分類】
H10D 30/47 20250101AFI20250212BHJP
H10D 30/83 20250101ALI20250212BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024119210
(22)【出願日】2024-07-25
(31)【優先権主張番号】102023000015852
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】IT
(31)【優先権主張番号】18/776,143
(32)【優先日】2024-07-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】312014443
【氏名又は名称】エスティマイクロエレクトロニクス インターナショナル エヌ．ヴイ．
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(74)【代理人】
【識別番号】100126480
【弁理士】
【氏名又は名称】佐藤 睦
(72)【発明者】
【氏名】デペトロ，リッカルド
(57)【要約】 （修正有）
【課題】ヘテロ構造に基づく電子部品を備える半導体電子デバイス及び製造プロセスを提供する。
【解決手段】半導体電子デバイスは、第１の導電型の半導体材料の基板１５を有するダイ３内に形成される。該デバイスは、ヘテロ構造に基づく第１の電子部品５Ａ、５Ｂを有し、第１の電子部品は、ダイ内で基板上に延在する半導体材料の本体構造２０と、本体構造に接触して延在し、ヘテロ構造２２を有するエピタキシャル多層２１と、を有する。第１の電子部品の本体構造は、ヘテロ構造と基板との間に延在し、第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域２５、２７を有する。
【選択図】図２
【解決手段】半導体電子デバイスは、第１の導電型の半導体材料の基板１５を有するダイ３内に形成される。該デバイスは、ヘテロ構造に基づく第１の電子部品５Ａ、５Ｂを有し、第１の電子部品は、ダイ内で基板上に延在する半導体材料の本体構造２０と、本体構造に接触して延在し、ヘテロ構造２２を有するエピタキシャル多層２１と、を有する。第１の電子部品の本体構造は、ヘテロ構造と基板との間に延在し、第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域２５、２７を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の導電型を有する半導体材料の基板を含むダイと、
前記基板上に延在する前記半導体材料の本体構造と、前記本体構造に接触して延在し、ヘテロ構造を備えるエピタキシャル多層とを含む第１の電子部品と、
前記ダイ内に延在し、前記エピタキシャル多層を取り囲み、前記エピタキシャル多層と前記本体構造との間にある分離領域と、を備え、
前記第１の電子部品の前記本体構造が、前記ヘテロ構造と前記基板との間に延在し、前記第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域を含む、電子デバイス。
前記基板上に延在する前記半導体材料の本体構造と、前記本体構造に接触して延在し、ヘテロ構造を備えるエピタキシャル多層とを含む第１の電子部品と、
前記ダイ内に延在し、前記エピタキシャル多層を取り囲み、前記エピタキシャル多層と前記本体構造との間にある分離領域と、を備え、
前記第１の電子部品の前記本体構造が、前記ヘテロ構造と前記基板との間に延在し、前記第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域を含む、電子デバイス。
【請求項2】
前記第１のドープ領域が、前記基板に接触して延在する、請求項１に記載の電子デバイス。
【請求項3】
前記本体構造が、前記第２の導電型を有し、前記ヘテロ構造と前記基板との間に延在する第２のドープ領域を備え、前記第２のドープ領域が、第１の距離だけ前記第１のドープ領域から分離されている、請求項１に記載の電子デバイス。
【請求項4】
前記本体構造が、前記第２の導電型、及び前記第１のドープ領域のドーピングレベルよりも低いドーピングレベルを有する第３のドープ領域を含み、前記エピタキシャル多層が、前記第３のドープ領域上に延在する、請求項１に記載の電子デバイス。
【請求項5】
前記ダイ内に延在し、前記第１の電子部品の前記本体構造を取り囲む絶縁構造を更に備える、請求項１に記載の電子デバイス。
【請求項6】
前記絶縁構造が、接合絶縁構造である、請求項５に記載の電子デバイス。
【請求項7】
前記本体構造が、前記基板に向かって下部においては、前記第１のドープ領域によって、かつ横方向においては、前記絶縁構造によって画成されている、請求項５に記載の電子デバイス。
【請求項8】
前記分離領域が、多結晶型の半導体材料の領域を含む、請求項１に記載の電子デバイス。
【請求項9】
前記基板上の前記ダイ内に延在する前記半導体材料のそれぞれの本体構造と、第２の電子部品の前記本体構造と接触して延在し、それぞれのヘテロ構造を含むそれぞれのエピタキシャル多層と、を含む第２の電子部品を更に備え、
前記第１の電子部品の前記本体構造が、前記第２の電子部品の前記本体構造とは別個であり、前記第１の電子部品の前記エピタキシャル多層が、前記第２の電子部品の前記エピタキシャル多層から分離されており、
前記第２の電子部品の前記本体構造が、前記それぞれのヘテロ構造と前記基板との間に延在し、前記第２の導電型を有する半導体材料の第１のドープ領域を含む、請求項１に記載の電子デバイス。
前記第１の電子部品の前記本体構造が、前記第２の電子部品の前記本体構造とは別個であり、前記第１の電子部品の前記エピタキシャル多層が、前記第２の電子部品の前記エピタキシャル多層から分離されており、
前記第２の電子部品の前記本体構造が、前記それぞれのヘテロ構造と前記基板との間に延在し、前記第２の導電型を有する半導体材料の第１のドープ領域を含む、請求項１に記載の電子デバイス。
【請求項10】
前記第１及び第２の電子部品が、ソースフォロワ型の回路を形成するようにともに結合されたＨＥＭＴである、請求項９に記載の電子デバイス。
【請求項11】
単一の半導体材料上にあり、前記ダイに集積された第３の電子部品を更に備える、請求項１に記載の電子デバイス。
【請求項12】
電子デバイスを製造するためのプロセスであって、
第１の導電型を有する半導体材料の基板を含むウェハ上に、第１の電子部品を形成することであって、
前記第１の電子部品を前記形成することが、
前記基板上に半導体材料の本体構造を形成することと、
前記本体構造に結合された第１の表面と、前記第１の表面に直角な第２の表面とを有するエピタキシャル多層を形成すること、を含む、第１の電子部品を形成することと、
前記本体構造上にあり、前記エピタキシャル多層の前記第２の表面に結合された画定領域を形成することと、を含み、
前記本体構造が、前記ヘテロ構造と前記基板との間に延在し、前記第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域を含む、製造プロセス。
第１の導電型を有する半導体材料の基板を含むウェハ上に、第１の電子部品を形成することであって、
前記第１の電子部品を前記形成することが、
前記基板上に半導体材料の本体構造を形成することと、
前記本体構造に結合された第１の表面と、前記第１の表面に直角な第２の表面とを有するエピタキシャル多層を形成すること、を含む、第１の電子部品を形成することと、
前記本体構造上にあり、前記エピタキシャル多層の前記第２の表面に結合された画定領域を形成することと、を含み、
前記本体構造が、前記ヘテロ構造と前記基板との間に延在し、前記第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域を含む、製造プロセス。
【請求項13】
前記基板が、シリコンを含み、上面を有し、前記本体構造が、前記基板の前記上面上のエピタキシャル成長によって形成される、請求項１２に記載の製造プロセス。
【請求項14】
前記エピタキシャル多層を形成することが、
前記基板上で成長したエピタキシャル層上に成長マスクを形成することであって、前記成長マスクが酸化物を含む、成長マスクを形成することと、
前記成長マスク内に開口部を形成し、それによって前記エピタキシャル層の中央部分を露出させることと、
前記エピタキシャル層の露出された前記中央部分上に前記エピタキシャル多層を成長させることと、を含む、請求項１２に記載の製造プロセス。
前記基板上で成長したエピタキシャル層上に成長マスクを形成することであって、前記成長マスクが酸化物を含む、成長マスクを形成することと、
前記成長マスク内に開口部を形成し、それによって前記エピタキシャル層の中央部分を露出させることと、
前記エピタキシャル層の露出された前記中央部分上に前記エピタキシャル多層を成長させることと、を含む、請求項１２に記載の製造プロセス。
【請求項15】
前記成長マスクを前記形成することが、
前記エピタキシャル層上にマスク層を形成することと、
前記マスク層の一部を除去し、それによって前記エピタキシャル層の周辺部分を露出させることと、
前記エピタキシャル層上に、前記エピタキシャル層と同じ材料の表面層を成長させることであって、前記表面層が、前記エピタキシャル層の前記周辺部分上に延在する第１の部分と、前記成長マスク上に延在する第２の部分と、を有する、表面層を成長させることと、を含み、
前記成長マスク内に前記開口部を前記形成することが、前記表面層の前記第２の部分を通して前記成長マスクまで延在する凹部を形成することを更に含む、請求項１４に記載の製造プロセス。
前記エピタキシャル層上にマスク層を形成することと、
前記マスク層の一部を除去し、それによって前記エピタキシャル層の周辺部分を露出させることと、
前記エピタキシャル層上に、前記エピタキシャル層と同じ材料の表面層を成長させることであって、前記表面層が、前記エピタキシャル層の前記周辺部分上に延在する第１の部分と、前記成長マスク上に延在する第２の部分と、を有する、表面層を成長させることと、を含み、
前記成長マスク内に前記開口部を前記形成することが、前記表面層の前記第２の部分を通して前記成長マスクまで延在する凹部を形成することを更に含む、請求項１４に記載の製造プロセス。
【請求項16】
基板と、
前記基板上の本体構造と、を備え、前記本体構造が、
第１の方向に沿って延在する第１の面と、前記第１の方向に直角な第２の方向に沿って延在する第２の複数の面とを有するエピタキシャル多層、
第１の導電型を有する第１のドープ領域、
前記第１のドープ領域と前記エピタキシャル多層との間の第２のドープ領域であって、前記第１の導電型とは異なる第２の導電型を有する、第２のドープ領域、及び、
前記エピタキシャル多層の前記第２の複数の面を取り囲む、前記第１の導電型を有する第３のドープ領域、を含む、デバイス。
前記基板上の本体構造と、を備え、前記本体構造が、
第１の方向に沿って延在する第１の面と、前記第１の方向に直角な第２の方向に沿って延在する第２の複数の面とを有するエピタキシャル多層、
第１の導電型を有する第１のドープ領域、
前記第１のドープ領域と前記エピタキシャル多層との間の第２のドープ領域であって、前記第１の導電型とは異なる第２の導電型を有する、第２のドープ領域、及び、
前記エピタキシャル多層の前記第２の複数の面を取り囲む、前記第１の導電型を有する第３のドープ領域、を含む、デバイス。
【請求項17】
前記エピタキシャル多層が、前記第１の方向に沿った前記第１のドープ領域の第１の幅よりも小さい前記第１の方向に沿った第１の幅を有する、請求項１６に記載のデバイス。
【請求項18】
前記第２のドープ領域が、前記第２の方向に沿って延在する第１の部分を含み、前記エピタキシャル多層の前記第１の面の第１の表面と同一平面上にある第１の表面を含む、請求項１６に記載のデバイス。
【請求項19】
前記エピタキシャル多層と前記第２のドープ領域との間にバッファ層を更に備える、請求項１６に記載のデバイス。
【請求項20】
前記第３のドープ領域と前記エピタキシャル多層の前記第２の複数の面との間に分離領域を更に備え、前記分離領域が、
前記第２のドープ領域に結合された酸化シリコン画定領域と、
前記エピタキシャル多層の前記第２の複数の面に直接結合された多結晶領域と、を含む、請求項１６に記載のデバイス。
前記第２のドープ領域に結合された酸化シリコン画定領域と、
前記エピタキシャル多層の前記第２の複数の面に直接結合された多結晶領域と、を含む、請求項１６に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ヘテロ構造に基づく電子部品を備える半導体電子デバイス、及び製造プロセスに関する。
【背景技術】
【0002】
関連技術の説明
ヘテロ構造に基づく電子部品、例えば、ＨＥＭＴ（高電子移動度トランジスタ、High-Electron-Mobility Transistor）を備える半導体電子デバイスが知られている。
ヘテロ構造に基づく電子部品、例えば、ＨＥＭＴ（高電子移動度トランジスタ、High-Electron-Mobility Transistor）を備える半導体電子デバイスが知られている。
【0003】
実際には、このような電子部品の動作は、２つの異なる半導体材料間のヘテロ接合の電子性質に基づく。
【0004】
詳細には、ＨＥＭＴでは、導電チャネルは、ヘテロ接合において、すなわち、異なるバンドギャップを有する半導体材料間の界面において形成される高移動度電子を有する二次元電子ガス（two-dimensional electron gas、２ＤＥＧ）の層の形成に基づく。例えば、アルミニウム及び窒化ガリウム（aluminium and gallium nitride、ＡｌＧａＮ）の層と窒化ガリウム（gallium nitride、ＧａＮ）の層との間のヘテロ接合に基づくＨＥＭＴが知られている。
【0005】
ＨＥＭＴ、特にＡｌＧａＮ／ＧａＮヘテロ接合又はヘテロ構造に基づくＨＥＭＴは、異なる用途に特に適し、広く使用されるようにする広範囲の利点を提供する。例えば、ＨＥＭＴの高破壊閾値は、高性能電力スイッチに活用され、導電チャネルにおける電子の高い移動度は、高周波増幅器を得ることを可能にし、更に、２ＤＥＧ中の電子濃度が高いことにより、低いオン抵抗（ＲＯＮ）を得ることが可能となる。
【0006】
更に、無線周波数（radiofrequency、ＲＦ）用途のためのＨＥＭＴは、典型的には、同様のシリコンＬＤＭＯＳデバイスよりもより良好なＲＦ性能を提供する。
【0007】
上記の電子デバイスは、＜１１１＞シリコンウェハから、あるいはサファイア（Ａｌ２Ｏ３）又は炭化ケイ素の基板から出発して得られ、ヘテロ構造に基づく電子部品は、ウェハ上にエピタキシャル成長させたヘテロ構造に集積される。
【0008】
しかしながら、ヘテロ構造に基づく既知の電子部品は、使用時に、電子デバイス自体の動作条件に依存する電気的性能を有する。その結果、対応する電子デバイスは、低い信頼性を有する。
【0009】
例えば、既知のＨＥＭＴのオン状態抵抗は、使用時に高い変動性を有し、例えば、特にＨＥＭＴがソースフォロワ構成の回路においてハイサイドスイッチとして使用されたとき、設計値の５０％～２００％に含まれる値だけ増加し得る。
【発明の概要】
【0010】
本開示によれば、半導体電子デバイス及び製造プロセスは、第１の導電型を有する半導体材料の基板を含むダイと、基板上に延在する半導体材料の本体構造、及び本体構造に接触して延在し、ヘテロ構造を備えるエピタキシャル多層を含む第１の電子部品と、ダイ内に延在し、エピタキシャル多層を囲み、エピタキシャル多層と本体構造との間にある分離領域と、を含み、第１の電子部品の本体構造は、ヘテロ構造と基板との間に延在し、第１の導電型とは異なる第２の導電型を有する半導体材料の第１のドープ領域を含む。
【図面の簡単な説明】
【0011】
本開示のより良好な理解のために、その実施形態が、単に非限定的な例として、添付の図面を参照してここで説明される。
【図1】一実施形態による、半導体電子デバイスの上面図を示す。
【発明を実施するための形態】
【0012】
以下の説明は、添付の図面に例解される配置を指す。したがって、「上」、「下」、「上部」、「底部」、「右」、「左」、「高」、「低」、及び同様のものなどの用語は、図に関するものであり、限定的に解釈されるものではない。
【0013】
図１は、第１の軸Ｘ、第２の軸Ｙ、及び第３の軸Ｚを有する直交基準系ＸＹＺにおける、半導体電子デバイス（以下、単にデバイスと称される）１を示す。
【0014】
デバイス１は、ダイ３と、ヘテロ構造５に基づく１つ以上の電子部品とを備え、ヘテロ構造５のうち、第１のＨＥＭＴ５Ａ及び第２のＨＥＭＴ５Ｂが図１に例解されており、ダイ３に集積されている。
【0015】
ダイ３は、半導体ウェハのダイシングのステップの後に得られる。
【0016】
第１のＨＥＭＴ５Ａは、それぞれの絶縁構造８によって横方向に画成された、ダイ３の活性エリア７Ａに集積される。
【0017】
第２のＨＥＭＴ５Ｂは、活性エリア７Ａとは異なり、それぞれの絶縁構造９によって横方向に画成された、ダイ３の活性エリア７Ｂに集積される。
【0018】
任意選択的に、デバイス１は、例えば能動型又は受動型の１つ以上のシリコンベースの電子部品も備え得、これらもダイ３に集積される。例えば、図１の実施形態に例解されるように、デバイス１は、１つ以上のＭＯＳＦＥＴ１０Ａ、１つ以上のＢＪＴ１０Ｂ、及び／又はダイオード及び抵抗器などの１つ以上の受動部品１０Ｃを備えてもよい。
【0019】
実際には、シリコンベースの電子部品の動作は、単一の半導体材料、特にシリコンの電子性質に基づいている。
【0020】
図１では、破線によって示されるように、ＭＯＳＦＥＴ１０Ａ、ＢＪＴ１０Ｂ、及び受動部品１０Ｃは各々、ダイ３のそれぞれの活性エリア１１Ａ、１１Ｂ、１１Ｃに集積される。
【0021】
活性エリア１１Ａ、１１Ｂ、１１Ｃは、デバイス１の特定の用途に応じて、互いに電気的に絶縁されていてもよいし、互いに電気的に接触していてもよい。
【0022】
例えば、活性エリア１１Ａ、１１Ｂ、１１Ｃは、ＢＣＤ（Ｂｉｐｏｌａｒ－ＣＭＯＳ－ＤＭＯＳ）技術によって互いに電気的に絶縁されてもよい。
【0023】
図１の実施形態では、活性エリア１１Ａ、１１Ｂ、１１Ｃは、絶縁構造８、９の外側に配置される。しかしながら、シリコンベースの電子部品１０のうちの１つ以上は、特定の用途に応じて、活性エリア７Ａ及び／又は７Ｂに集積されてもよい。
【0024】
図２の断面図を参照すると、ダイ３は、基板１５と、基板１５上に延在するデバイス領域１６とを備え、ヘテロ構造ベースの部品５、及び存在する場合にはシリコンベースの部品１０が集積される。
【0025】
活性エリア７Ａは、ダイ３の第１の前面３Ａを形成する。
【0026】
基板１５は、半導体材料、特に単結晶半導体材料のものであり、上面１５Ａを有する。
【0027】
詳細には、この実施形態では、基板１５は単結晶シリコンのものであり、特に、上面１５Ａは結晶方向＜１１１＞に従って配向される。
【0028】
基板１５は、この実施形態では、Ｐ型のものであり、例えば０．１Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有する。
【0029】
第１のＨＥＭＴ５Ａは、基板１５上の活性エリア７Ａ内でダイ３内に延在する半導体材料の本体構造２０と、本体構造２０に接触し、電荷キャリアの二次元ガスの層を収容するように構成されたヘテロ構造２２を備えるエピタキシャル多層２１とを備える。
【0030】
実際には、エピタキシャル多層２１は、本体構造２０から開始して成長したヘテロエピタキシャル多層である。
【0031】
ここではシリコンのものである本体構造２０は、特に基板１５と同じ結晶方位を有する単結晶型であってもよい。
【0032】
本体構造２０は、基板１５の導電型とは異なる導電型を有し、ヘテロ構造２２と基板１５との間に、特にヘテロ構造２２の下にあり、ヘテロ構造２２に面して配置された少なくとも１つのドープ領域を含む。
【0033】
この実施形態では、本体構造２０は、以下で第１のエピタキシャル領域２５、第２のエピタキシャル領域２６、第３のエピタキシャル領域２７、第４のエピタキシャル領域２８、及び第５のエピタキシャル領域２９と称される複数のドープ領域を含む。
【0034】
エピタキシャル領域２５～２９は、特定の用途に応じて、基板１５上に成長させた１つ以上のエピタキシャル層によって形成する場合がある。
【0035】
第１のエピタキシャル領域２５は、基板１５の導電型とは異なる導電型を有し、すなわち、ここでは、Ｎ型のものである。
【0036】
第１のエピタキシャル領域２５は、第３の軸Ｚに平行に、エピタキシャル多層２１の下に配置されている。言い換えれば、第１のエピタキシャル領域２５は、図２の実施形態では、エピタキシャル多層２１から距離を置いてエピタキシャル多層２１に面している。
【0037】
第１のエピタキシャル領域２５は、ダイ３内に埋め込まれた領域であってもよい。
【0038】
詳細には、第１のエピタキシャル領域２５は、基板１５に直接接触して延在する。
【0039】
実際には、本体構造２０は、下部、すなわち基板１５の方向の第３の軸Ｚ沿いにおいては、第１のエピタキシャル領域２５によって画成されている。
【0040】
第１のエピタキシャル領域２５は、例えば、０．０２Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するように、例えば、８・１０１４原子／ｃｍ３～５・１０１９原子／ｃｍ３で構成されるドーピングレベルを有するように、第１の軸、第２の軸、及び／又は第３の軸Ｚに沿って均一又は可変であるドーピングレベルを有し得る。
【0041】
特に、第１のエピタキシャル領域２５は、基板１５のピークドーピングレベルよりも高いピークドーピングレベルを有し得る。これは、使用時に、主に基板１５内に延在する、第１のエピタキシャル領域２５と基板１５との間の空乏領域を有することを可能にし得る。
【0042】
第２のエピタキシャル領域２６は、第１のエピタキシャル領域２５上に延在する。
【0043】
詳細には、エピタキシャル領域２６は、ダイ３の第１の前面３Ａから、第３の軸Ｚに沿ってダイ３内に深く、第１のエピタキシャル領域２５まで延在する。
【0044】
第２のエピタキシャル領域２６は、特定の用途に応じて、基板１５のドーピング型と同じか又は異なるドーピング型、特にここでは同じ（Ｐ）ドーピング型を有し得る。
【0045】
第２のエピタキシャル領域２６は、例えば、０．０２Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するように、例えば、８・１０１４原子／ｃｍ３～５・１０１９原子／ｃｍ３で構成されるドーピングレベルを有するように、第１の軸、第２の軸、及び／又は第３の軸Ｚに沿って均一又は可変であるドーピングレベルを有し得る。
【0046】
第３のエピタキシャル領域２７は、第３の軸Ｚに平行にエピタキシャル多層２１に面して、エピタキシャル多層２１の下のダイ３内に延在する。
【0047】
第３のエピタキシャル領域２７は、ダイ３内に埋め込まれた領域であってもよい。
【0048】
詳細には、第３のエピタキシャル領域２７は、第１のエピタキシャル領域２５から距離を置いて第２のエピタキシャル領域２６内に延在する。
【0049】
第３のエピタキシャル領域２７は、Ｐ型又はＮ型（図１の実施形態ではＮ型）のものであってもよく、例えば、０．０２Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するように、例えば、８・１０１４原子／ｃｍ３～５・１０１９原子／ｃｍ３で構成されるドーピングレベルを有するように、第１の軸、第２の軸、及び／又は第３の軸Ｚに沿って均一又は可変であるドーピングレベルを有し得る。第１のＨＥＭＴ５Ａが、基板１５に対して、例えば約２０Ｖから始まる、例えば６０Ｖ、１００Ｖ、又は６５０Ｖの高電圧で動作するように設計されている場合、Ｎ型（すなわち、基板１５の型とは異なる型）の第１及び第３のエピタキシャル領域２５、２７の両方の存在は、デバイス１の製造を簡略化するため、かつ使用時にデバイス１の優れた電気的性能を得るために有用であり得る。
【0050】
第４のエピタキシャル領域２８は、第３のエピタキシャル領域２７上に延在し、中央部分２８Ａと、中央部分２８Ａを取り囲む周辺部分２８Ｂとを有する。
【0051】
この実施形態では、エピタキシャル多層２１は、第４のエピタキシャル領域２８から、特にそれぞれの中央部分２８Ａから開始して成長する。
【0052】
図１の実施形態では、周辺部分２８Ｂは、中央部分２８Ａに隣接している。
【0053】
更に、図１の実施形態では、周辺部分２８Ｂは、第２のエピタキシャル領域２６と接触している。詳細には、この実施形態では、第４のエピタキシャル領域２８の周辺部分２８Ｂは、第１の軸Ｘに平行に、第２のエピタキシャル領域２６に横方向に隣接している。
【0054】
第４のエピタキシャル領域２８は、Ｎ型又はＰ型（ここではＮ型）のものであってもよく、例えば、０．０２Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するように、例えば、８・１０１４原子／ｃｍ３～５・１０１９原子／ｃｍ３で構成されるドーピングレベルを有するように、均一又は可変であるドーピングレベルを有し得る。
【0055】
特に、第４のエピタキシャル領域２８は、第３のエピタキシャル領域２７よりも低いピークドーピングレベルを有する場合がある。これは、エピタキシャル多層２１の成長を最適化するために製造中に有用であり得る。
【0056】
第５のエピタキシャル領域２９は、第４のエピタキシャル領域２８上に、特に第２のエピタキシャル領域２６内に延在する。
【0057】
詳細には、第５のエピタキシャル領域２９は、第４のエピタキシャル領域２８の周辺部分２８Ｂ上に延在し、特に周辺部分２８Ｂの上に重なる。
【0058】
第５のエピタキシャル領域２９は、Ｐ型又はＮ型（ここではＮ型）のものであってもよく、例えば０．１Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するように、均一又は可変のドーピングレベルを有してもよい。
【0059】
エピタキシャル多層２１は、第４のエピタキシャル領域２８の中央部分２８Ａ上に、特に中央部分２８Ａと直接接触して、上面３０まで延在する。上面３０は、活性エリア７Ａの第２の前面を形成する。
【0060】
実際には、エピタキシャル多層２１は、第４のエピタキシャル領域２８から開始して成長する。
【0061】
全体として、エピタキシャル多層２１の下の本体構造２０の第３の軸Ｚに沿った、すなわち、エピタキシャル多層２１の底面と基板１５の上面１５Ａとの間で測定された厚さは、特定の用途に応じて、５μｍ～３０μｍ、例えば約１５μｍであってもよい。
【0062】
第１のＨＥＭＴ５Ａは、エピタキシャル多層２１のヘテロ構造２２に集積されている。
【0063】
図２の実施形態では、エピタキシャル多層２１は、遷移領域３２も備え、遷移領域３２は、互いに重なる１つ以上のバッファ層（ここでは例解せず）によって形成され、第４のエピタキシャル領域２８とヘテロ構造２２との間に配置される。遷移領域３２は、第４のエピタキシャル領域２８上でのヘテロ構造２２のエピタキシャル成長を助けるのに、デバイス１の製造中に有用であり得る。
【0064】
例えば、遷移領域３２は、第４のエピタキシャル領域２８上に延在し、第４のエピタキシャル領域２８と直接接触する窒化アルミニウム（aluminium nitride、ＡｌＮ）の層と、ＡｌＮ層上に延在し、ＡｌＮ層と直接接触するアルミニウム及び窒化ガリウム（ＡｌＧａＮ）の層とによって形成されてもよい。
【0065】
ヘテロ構造２２は、周期表のＩＩＩ族及びＶ族の元素を含む化合物半導体材料を含む。
【0066】
この実施形態では、ヘテロ構造２２は、エピタキシャル多層２１の上面３０を形成する。
【0067】
エピタキシャル多層２１の上面３０は、デバイス１を作製するために使用される特定の製造ステップに従って、ダイ３の第１の前面３Ａの座標と同じ又は異なる第３の軸Ｚに沿った座標において延在してもよい。
【0068】
特に、この実施形態では、エピタキシャル多層２１の上面３０は、第３の軸Ｚに沿って測定された、基板１５からダイ３の第１の前面３Ａよりも短い距離で延在する。これは、デバイス１の製造を改善することを可能にし得る。
【0069】
ヘテロ構造２２は、互いに重なり合うチャネル層３５及びバリア層３６を備える。
【0070】
チャネル層３５は、第１の半導体材料、例えば窒化ガリウム（gallium nitride、ＧａＮ）、又はＩｎＧａＮなどの窒化ガリウムを含む合金、ここでは窒化ガリウム（ＧａＮ）のものであり、遷移領域３２上に延在し、特に遷移領域３２と直接接触している。
【0071】
バリア層３６は、第２の半導体材料、例えば、ＡｌｘＧａ１－ｘＮ、ＡｌＩｎＧａＮ、ＩｎｘＧａ１－ｘＮ、ＡｌｘＩｎ１－ｘＡｌ、ＡｌＳｃＮなどの窒化ガリウムの三元又は四元合金に基づく化合物、ここではアルミニウム及び窒化ガリウム（ＡｌＧａＮ）のものであり、チャネル層３５上に、特にチャネル層３５と直接接触して、エピタキシャル多層２１の上面３０まで延在する。
【0072】
チャネル層３５及びバリア層３６は、特定の用途に応じて、真性、Ｐ型又はＮ型のものであってもよい。特に、チャネル層３５及びバリア層３６の両方がＮ型のものであってもよい。
【0073】
例えば、バリア層３６がＡｌＧａＮのものであるとき、アルミニウム原子の存在は、バリア層３６をＮ型のものにする場合がある。
【0074】
ヘテロ構造２２は、チャネル層３５とバリア層３６との間、特にチャネル層３５とバリア層３６との間の界面に配置された、（可動）電荷キャリアの二次元ガス、特にここでは電子（２ＤＥＧ）を収容するように構成されている。
【0075】
絶縁領域は、それ自体既知の方法で、特定の用途に応じて、例えば不動態化、電気的絶縁などの機能をもって、上面３Ａ、３０上に延在し得る。
【0076】
第１のＨＥＭＴ５Ａは、エピタキシャル多層２１の上面３０上に延在し、第１のＨＥＭＴ５Ａの機能領域を形成する表面構造、例えば、第１のＨＥＭＴ５Ａの特定のタイプに応じて変化し得る様々な導電性及び／又は絶縁領域を更に備える。
【0077】
この実施形態では、第１のＨＥＭＴ５Ａは、第１の軸Ｘに沿って互いに距離を置いて延在する、導電性材料のソース領域４０及びドレイン領域４１を備える。
【0078】
ソース領域４０は、上面図では、全体的にリング形状を有する閉じた線を形成してもよく、その２つの部分が図２の断面に例解されている。例えば、ソース領域４０は、特定の設計レイアウトに従って、円形、多角形、規則的、又は不規則な形状を有する場合がある。
【0079】
ドレイン領域４１は、例えば、上面図では、第２の軸Ｙに沿った細長い帯状の形状、又は、例えば、円形、多角形、規則的、若しくは不規則的などの異なる形状を有していてもよい。
【0080】
ソース領域４０及びドレイン領域４１は、ヘテロ構造２２と、特にチャネル層３５とバリア層３６との間の界面に形成される二次元ガスと電気的に接触、特にオーミック接触しており、それぞれ第１のＨＥＭＴ５Ａのソース端子Ｓ及びドレイン端子Ｄを形成する。
【0081】
図２の実施形態では、ソース領域４０及びドレイン領域４１は、第３の軸Ｚに平行な方向に、上面３０まで延在する。
【0082】
しかしながら、ソース領域４０及びドレイン領域４１は、特定の用途に応じて、第３の軸Ｚと平行に、ヘテロ構造２２を部分的にも通って、例えばバリア層３６の一部を通って、又はバリア層３６の厚さ全体を通って、特にチャネル層３５との界面まで延在してもよい。
【0083】
第１のＨＥＭＴ５Ａの表面構造はまた、ここではチャネル変調領域４３及びゲートコンタクト領域４４によって形成されるゲート構造を備え、ゲート構造は、ソース領域４０とドレイン領域４１との間のヘテロ構造２２における二次元ガスの形成を電気的に制御するようにバイアスされてもよい。
【0084】
ゲート構造４３、４４は、ソース領域４０とドレイン領域４１との間に延在する。ゲート構造４３、４４は、上面図では、全体的にリング形状を有する閉じた線を形成してもよく、その２つの部分が図２の断面に例解されている。例えば、ゲート構造４３、４４は、特定の設計レイアウトに従って、円形、多角形、規則的、又は不規則な形状を有する場合がある。
【0085】
実際には、ゲート構造４３、４４は、ソース領域４０に対して内部に、例えばソース領域４０に対して実質的に同心円状に配置されてもよい。
【0086】
ゲート構造４３、４４は、第１のＨＥＭＴ５Ａのゲート端子Ｇを形成する。
【0087】
この実施形態では、第１のＨＥＭＴ５Ａは、ノーマリオフ型、すなわち、エンリッチメント型のものである。
【0088】
詳細には、この実施形態では、チャネル変調領域４３は半導体材料のものであり、バリア層３６の導電型とは異なる導電型、例えばＰ型の導電型を有する。特に、チャネル変調領域４３は、Ｐ型の窒化ガリウム（ｐ－ＧａＮ）で作られてもよい。
【0089】
しかしながら、チャネル変調領域４３は、適切な仕事関数を有する制御電極として使用される誘電体層、金属層、及び／又は半導体層を含む異なる材料の集合体によって形成されてもよい。
【0090】
チャネル変調領域４３は、第１の軸Ｘに沿って、ソース領域４０とドレイン領域４１との間で上面３０上に延在する。
【0091】
導電性材料のゲートコンタクト領域４４は、チャネル変調領域４３と電気的に接触して、特にここではチャネル変調領域４３と直接接触して延在する。
【0092】
デバイス１は、活性エリア７Ａ内でダイ３内に延在する分離領域５０を更に備える。
【0093】
詳細には、分離領域５０は、第４のエピタキシャル領域２８上に延在し、特に第４のエピタキシャル領域２８と直接接触し、エピタキシャル多層２１を取り囲む。
【0094】
図２の実施形態では、分離領域５０は、第１の軸Ｘに平行に、エピタキシャル多層２１と第５のエピタキシャル領域２９との間に延在する。
【0095】
詳細には、分離領域５０は、第４のエピタキシャル領域２８上に延在し、第４のエピタキシャル領域２８と直接接触する、例えば酸化物、特に酸化シリコンを含む画定領域５２と、画定領域５２上に延在し、画定領域５２と直接接触する、第５のエピタキシャル領域２９と同じ材料（シリコン）の多結晶領域５３とを備える。
【0096】
画定領域５２は、単一層、例えば酸化物層、特にシリコン酸化物層によって形成されてもよく、あるいは、例えば酸化物の１つ以上の層及び／又は窒化物の１つ以上の層を備える多層によって形成されてもよい。
【0097】
詳細には、一実施形態によれば、画定領域５２は酸化シリコンのものであってもよい。
【0098】
異なる実施形態によれば、画定領域５２は、酸化物層、特にシリコン酸化物層、及び窒化物層を備え得る。一実施形態によれば、酸化物層は、半導体層１８と直接接触していてもよい。
【0099】
酸化物、特に酸化シリコンの存在により、第１のトランジスタ５Ａのヘテロ構造２２の製造を単純化することが可能となる。
【0100】
画定領域５２は、例えば７ｎｍ～３００ｎｍ、特に７０Å～２００Åで構成される第３の軸Ｚに沿った厚さを有し得る。
【0101】
この実施形態では、多結晶領域５３は多結晶構造を有する。
【0102】
この実施形態では、多結晶領域５３は、第５のエピタキシャル領域２９とモノリシックである。
【0103】
多結晶領域５３は、多結晶領域５３を第５のエピタキシャル領域２９から分離する外側側壁５５を有する。外側側壁５５は、第５のエピタキシャル領域２９の結晶方位及び画定領域５２の第３の軸Ｚに沿った厚さに依存し得る傾斜を有する。例えば、第５のエピタキシャル領域２９が結晶方向＜１１１＞に従って配向している場合、外側側壁５５は、第１の軸Ｘに平行な方向に対して約５４°の角度を形成し得る。
【0104】
多結晶領域５３はまた、エピタキシャル多層２１に面する外側側壁５５とは反対側の内側側壁５６を有する。
【0105】
エピタキシャル多層２１は、ソース領域４０の外側に配置され、分離領域５０の内側側壁５６と接触して延在する周辺部分を有する。
【0106】
ここでは詳細に説明されず、図２に概略的にのみ例解される前述の周辺部分の形状は、デバイス１を形成するために使用される特定の製造ステップに依存する。
【0107】
例えば、エピタキシャル多層２１は、内側側壁５６上にも適合的に成長し得る。
【0108】
【0109】
更に、多結晶領域５３の存在は、エピタキシャル多層２１を形成する材料（例えば、ＧａＮ）と本体構造２０を形成する材料（例えば、シリコン）との間の格子不整合によって引き起こされる応力を低減するのに有用であり得る。その結果、多結晶領域５３の存在は、ダイ３における転位のリスク（したがって、デバイス１の起こり得る破壊）の低減に寄与し得る。
【0110】
分離領域５０の形状及び構造は、デバイス１を作製するために使用される特定の製造ステップに従って、図２を参照して例解され説明されたものに対して変化し得る。例えば、分離領域５０はなくてもよい。
【0111】
デバイス１は、特定の用途及び活性エリア７Ａの特定のレイアウトに従って、第１の前面３Ａにおいて１つ以上の絶縁領域又は導電領域を更に備え得る。例えば、図２は、エピタキシャル多層２１の周囲で表面３Ａから本体構造２０内に延在する、例えば酸化シリコンの絶縁領域５８を示す。
【0112】
詳細には、絶縁領域５８は、エピタキシャル多層２１に接触している（隣接している）。
【0113】
図２に例解した実施形態を参照すると、絶縁領域５８は、チャネル層３５とバリア層３６との間の界面に隣接している。これは、２ＤＥＧを本体構造２０から電気的に絶縁させるのに有用であり得る。
【0114】
第１のＨＥＭＴ５Ａの絶縁構造８は、ダイ３内で第１のＨＥＭＴ ５Ａの本体構造２０の周りに延在しており、特に、それは本体構造２０に隣接している（接触している）。
【0115】
詳細には、絶縁構造８は、ダイ３内で第１の前面３Ａから基板１５まで、基板１５と接触して延在する。
【0116】
実際には、絶縁構造８は、ダイ３内で本体構造２０を横方向に画成する。
【0117】
図２の実施形態では、絶縁構造８は、本体構造２０に沿って、特に本体構造２０の周りにＰＮ接合を形成するように構成された接合絶縁構造である。しかしながら、絶縁構造８は、異なるタイプ、例えば、ディープトレンチ絶縁（deep-trench insulation、ＤＴＩ）構造のものであってもよい。
【0118】
詳細には、絶縁構造８は、互いに隣接する、Ｎ型の半導体材料（ここではシリコン）の第１の接合領域６０と、Ｐ型の半導体材料（ここではシリコン）の第２の接合領域６１とを備える。
【0119】
特に、図２の実施形態では、第１及び第２の接合領域６０、６１は、互いに接触している。
【0120】
第１及び第２の接合領域６０、６１は、それ自体既知の方法で、基板１５上に１つ以上のエピタキシャル層を成長させ、その後ドーパント種を注入又は拡散させることによって形成してもよい。
【0121】
第１の接合領域６０は、第３の軸Ｚに平行な方向に、基板１５とダイ３の第１の前面３Ａとの間に延在する。
【0122】
詳細には、第１の接合領域６０は、基板１５に接触しており、特に、第１の接合領域６０は、基板１５の上面１５Ａから第１の前面３Ａまで延在する。
【0123】
第１の接合領域６０は、本体構造２０に隣接して、特に第１及び第２のエピタキシャル領域２５、２６に隣接して（接触して）、第１の軸Ｘに平行な方向に延在する。第１の接合領域６０が第１のエピタキシャル領域２５と接触しているという事実により、第１の接合領域６０を使用して、使用時に第１のエピタキシャル領域２５をバイアスすることが可能となる。
【0124】
第１の接合領域６０は、第１のエピタキシャル領域２５と同じ導電型を有する。
【0125】
第１の接合領域６０は、第３の軸Ｚに平行に、特定の用途に応じて均一又は可変のドーピングレベルを有し得る。第１の接合領域６０は、例えば、１×１０１５原子／ｃｍ３～５×１０１８原子／ｃｍ３で構成されるドーピングレベルを有し得る。
【0126】
第２の接合領域６１は、第３の軸Ｚに平行に、基板１５とダイ３の第１の前面３Ａとの間に延在する。
【0127】
詳細には、第２の接合領域６１は、基板１５に接触しており、特に、第２の接合領域６１は、基板１５の上面１５Ａから第１の前面３Ａまで延在する。
【0128】
第２の接合領域６１は、基板１５と接触しているという事実により、第２の接合領域６１を使用して、使用時に基板１５をバイアスすることが可能となる。
【0129】
第２の接合領域６１は、基板１５と同じ導電型を有する。
【0130】
第２の接合領域６１は、特定の用途に応じて、第３の軸Ｚに平行に、均一又は可変のドーピングレベルを有し得る。第２の接合領域６１は、例えば、１×１０１５原子／ｃｍ３～５×１０１８原子／ｃｍ３で構成されるドーピングレベルを有し得る。
【0131】
第１のＨＥＭＴ５Ａを参照して説明したことは、必要な変更を加えて、活性エリア７Ｂに集積された第２のＨＥＭＴ５Ｂにも当てはまる。特に、図２の実施形態では、第２のＨＥＭＴ５Ｂは、第１のＨＥＭＴ５Ａ構造と同じである構造を有する。従って、第１のＨＥＭＴ５Ａの要素と同じである第２のＨＥＭＴ５Ｂの要素は、同じ参照番号に５０を加えた番号で示されており、これ以上詳細に説明することはない。
【0132】
実際には、第２のＨＥＭＴ５Ｂは、本体構造７０及びエピタキシャル多層７１を備える。
【0133】
第２のＨＥＭＴ５Ｂでも、本体構造７０は、基板１５の導電型とは異なる導電型を有するドープ領域を含む。
【0134】
詳細には、本体構造７０は、第１のエピタキシャル領域７５、第２のエピタキシャル領域７６、第３のエピタキシャル領域７７、第４のエピタキシャル領域７８（それぞれの中央部分７８Ａ及びそれぞれの周辺部分７８Ｂを有する）、及び第５のエピタキシャル領域７９を備える。
【0135】
しかしながら、第２のＨＥＭＴ５Ａのエピタキシャル領域７５～７９のサイズ、形状、ドーピングのタイプ、及びドーピングレベルは、特定の用途に応じて、第１のＨＥＭＴ５Ａのエピタキシャル領域２５～２９と同じであっても異なっていてもよい。
【0136】
エピタキシャル多層７１は、第２のＨＥＭＴ５Ｂの動作の基礎となる、すなわち、第２のＨＥＭＴ５Ｂの導電チャネルを形成する電荷キャリア、特に電子の二次元ガスを収容するヘテロ構造７２を備える。
【0137】
ヘテロ構造７２は、チャネル層８５及びバリア層８６を備える。
【0138】
エピタキシャル多層７１はまた、遷移領域８２を備える。
【0139】
第２のＨＥＭＴ５Ｂのエピタキシャル多層７１の形状、サイズ、層数、及び材料は、具体的な用途に応じて、第２のＨＥＭＴ５Ａのエピタキシャル多層２１と同じであってもよいし、異なっていてもよい。
【0140】
第２のＨＥＭＴ５Ｂは、ソース領域９０と、ドレイン領域９１と、チャネル変調領域９３及びゲートコンタクト領域９４によって形成されたゲート構造とを更に備える。
【0141】
デバイス１は、活性エリア７Ｂ内でダイ３内に延在し、画定領域１０２及び多結晶領域１０３を備える分離領域１００を更に備える。多結晶領域１０３は、外側側壁１０５及び内側側壁１０６を有する。
【0142】
デバイスはまた、活性エリア７Ｂ内に延在する導電領域及び／又は絶縁領域を含んでもよく、そのうちの１つの絶縁領域１０８のみが図２に実施例として例解されている。
【0143】
第１のＨＥＭＴ５Ａの絶縁構造８について説明したことは、第２のＨＥＭＴ５Ｂの絶縁構造９にも必要な変更を加えて当てはまる。詳細には、絶縁構造９も接合型のものであり、第１の接合領域１１０及び第２の絶縁領域１１１を備える。
【0144】
図２の実施形態では、第２の接合領域１１１は、第１のトランジスタ５Ａに面する側に、第２の接合領域６１とともに単一の領域を形成する。したがって、第２の接合領域６１、１１１は、明確にするために、図２において破線によって分離されている。
【0145】
実際には、第１のＨＥＭＴ５Ａを参照すると、第１のエピタキシャル領域２５及び第３のエピタキシャル領域２７は、ヘテロ構造２２と基板１５との間に、第３の軸Ｚに平行に延在する本体構造２０の埋め込み領域である。
【0146】
第１のエピタキシャル領域２５が基板１５とは異なる導電型を有することにより、基板１５の上面１５ＡにおいてＰＮ接合が形成される。
【0147】
したがって、使用時に、第１のエピタキシャル領域２５及び基板１５に適切にバイアスをかけることによって、ヘテロ構造２２を基板１５から電気的に絶縁することが可能である。
【0148】
言い換えれば、使用時に、基板１５が、ヘテロ構造２２と、ダイ３に集積された更なる電子部品（例えば、第２のＨＥＭＴ５Ｂ又は単一の半導体材料１０に基づく電子部品）との間の望ましくない導電チャネルとして機能することを防止することが可能である。
【0149】
実際には、使用時に、第１のＨＥＭＴ５Ａの電気的性能が基板１５のバイアス電圧に依存することを防止することが可能である。
【0150】
更に、絶縁構造８の存在は、第１のＨＥＭＴ５Ａが、ダイ３に集積された他の電子部品から横方向にも（第１及び第２の軸Ｘ、Ｙに平行に）電気的に絶縁されることを可能にする。実際には、絶縁構造８は、隣接するデバイスからの第１のＨＥＭＴ５Ａの本体構造２０の電気的絶縁を高めることに寄与する。
【0151】
その結果、第１のＨＥＭＴ５Ａの電気的性能が、使用時に、活性エリア７Ａの外側で、ダイ３に集積された他の電子部品に印加される動作電圧に依存することを防止することが可能である。
【0152】
同時に、基板１５及び本体構造２０の両方が、半導体材料、ここでは特に＜１１１＞方位を有する単結晶シリコンのものであるという事実により、ヘテロ構造２２の良好な結晶学的品質を得ることが可能となる。
【0153】
第１のＨＥＭＴ５Ａの本体構造２０の電気的絶縁に関して説明したことは、第２のＨＥＭＴ５Ｂの本体構造７０の電気的絶縁にも当てはまる。
【0154】
その結果、第１及び第２のＨＥＭＴ５Ａ、５Ｂの本体構造２０、７０は、使用時に、互いに独立してバイアスされ得る。
【0155】
実際には、デバイス１では、ヘテロ構造に基づく複数の電子部品を同じダイに集積することができ、同時に、それぞれの本体構造の電気的分離を保証し、その結果、電子部品が互いに異なるダイに集積される解決策と比較して、面積の占有、電気的性能、及び設計汎用性の点で有利である。
【0156】
例えば、一実施形態によれば、デバイス１は、（図３の電気的等価物に例解されるように）ソースフォロワ構成で第１及び第２のＨＥＭＴ５Ａ、５Ｂを電気的に結合するように、図２に概略的にのみ示される導電領域を含んでもよい。
【0157】
図２及び図３では、第１のＨＥＭＴ５Ａは、ソース端子Ｓが接地に結合されたローサイドスイッチであり、第２のＨＥＭＴ５Ｂは、ドレイン端子Ｄが動作電圧Ｖｃｃ（例えば、約４８Ｖ）に結合されたハイサイドスイッチである。第２のＨＥＭＴ５Ｂのソース端子Ｓと第１のＨＥＭＴ５Ａのドレイン端子Ｄとが結合されて、ソースフォロワ回路の出力端子ＯＵＴを形成している。
【0158】
上で考察したように、第１及び第２のＨＥＭＴ５Ａ、５Ｂの本体構造２０、７０は、互いに電気的に分離され、したがって独立してバイアスされてもよい。
【0159】
例解された実施例では、第１のＨＥＭＴ５Ａの本体構造２０と第２のＨＥＭＴ５Ｂの本体構造７０の両方が、それぞれのソース領域４０、９０に電気的に接続されている。
【0160】
基板１５は、接地に接続され得る。
【0161】
本体構造２０、７０を互いに分離された状態に保つことが可能であるため、本体構造２０、７０のバイアス電圧を安定に維持することが可能となる。これにより、第１及び第２のＨＥＭＴ５Ａ、５Ｂの両方は、部品の高電圧接続端子と基板電位との間に印加される電位差に影響されない安定したオン状態抵抗値を有し得る。これにより、第１及び第２のＨＥＭＴ５Ａ、５Ｂをソースフォロワ型の構成で使用したときであっても、デバイス１の使用における信頼性を高め得る。
【0162】
【0163】
【0164】
図４Ａは、上面１５０Ａを有する、単結晶半導体材料、特にシリコンのウェハ１５０の断面図である。
【0165】
ウェハ１５０は基板１５を備え、その上に４つのエピタキシャル層１５１、１５２、１５３、１５４が既に成長しており、これらのエピタキシャル層は、少なくとも部分的に、第１のエピタキシャル領域２５、第２のエピタキシャル領域２６、第３のエピタキシャル領域２７、及び第４のエピタキシャル領域２８（図４Ａでは簡略化のために括弧内に示されている）をそれぞれ形成するように意図されている。
【0166】
第４のエピタキシャル層１５４は、ウェハ１５０の上面１５０Ａを形成する。
【0167】
第４のエピタキシャル層１５４は、第４のエピタキシャル領域２８の周辺部分２８Ｂを形成するように意図された第１の部分１５４Ａと、第４のエピタキシャル領域２８の中央部分２８Ａを形成するように意図された第２の部分１５４Ｂとを備える。
【0168】
次に（図４Ｂ）、上面１５０Ａ上に、例えば酸化物層、特に酸化シリコンの画定層１５６を形成する。
【0169】
画定層１５６は、例えば７ｎｍ～３００ｎｍ、特に７０Å～２００Åで構成される第３の軸Ｚに沿った厚さを有し得る。
【0170】
画定層１５６は、画定領域５２（図２）を形成するように意図されている。
【0171】
画定層１５６は、第４のエピタキシャル層１５４の表面部分の酸化によって、あるいは上面１５０Ａ上への堆積によって形成され得る。酸化の場合、第４のエピタキシャル層１５４の厚さは、図３Ａに示される層１８の厚さと比較して、酸化に続いて低減され得る。しかしながら、第４のエピタキシャル層１５４の厚さに比べて、画定層１５６の厚さがはるかに小さいことを考慮すると、簡略化のために、第４のエピタキシャル層１５４の厚さは、一次近似的に、酸化の前後で同じままであると仮定し得る。
【0172】
次に（図４Ｃ）、画定層１５６は、第４のエピタキシャル層１５４の第１の部分１５４Ａ（図２の第５のエピタキシャル領域２９が形成される）において除去される。したがって、画定層１５６のうち、以下で成長マスク１５７とも称される部分が残る。
【0173】
実際には、成長マスク１５７は、第４のエピタキシャル層１５４の第１の部分１５４Ａを露出させ、第４のエピタキシャル層１５４の第２の部分１５４Ｂを覆う。
【0174】
図４Ｄでは、半導体材料、特に第４のエピタキシャル層１５４（ここではシリコン）と同じ材料の表面層１６０が、ウェハ１５０上に成長させられる。
【0175】
表面層１６０は、（図２の第１の前面３Ａを形成するように意図された）上面１６０Ａを有する。
【0176】
表面層１６０は、第４のエピタキシャル層１５４から第３の軸Ｚに平行に成長するエピタキシャル部分１６１と、成長マスク１５７上で第３の軸Ｚに平行に成長する犠牲部分１６２とを備える。
【0177】
単結晶基板から成長するエピタキシャル部分１６１は、第４のエピタキシャル層１５４の単結晶構造を維持し、第５のエピタキシャル領域２９（図２）を形成するように意図される。
【0178】
犠牲部分１６２は、非結晶基板から成長し、多結晶構造を有する。
【0179】
ここでは表面層１６０も備えるウェハ１５０には、本明細書には例解されておらず、それ自体既知の方法で、図２の絶縁構造８が更に形成されてもよい。
【0180】
図４Ｅでは、エッチングマスク１６３が表面層１６０上に形成されている。エッチングマスク１６３は、１つ以上の層によって形成され得る。
【0181】
エッチングマスク１６３は、犠牲部分１６２を少なくとも部分的に露出させる開口部１６６を形成する。
【0182】
更に、絶縁層１６５は、エッチングマスク１６３の形成前に、例えば絶縁トレンチ、例えば浅いトレンチ絶縁（shallow-trench insulation、ＳＴＩ）の形成によって、表面層１６０内に形成されてもよい。絶縁層１６５は、図２の絶縁領域５８を形成するように意図されている場合がある。
【0183】
次に（図４Ｆ）、絶縁層１６５、犠牲部分１６２、及び成長マスク１５７が、エッチングマスク１６３を使用して、開口部１６６において除去される。
【0184】
したがって、犠牲部分１６２のうち、エッチングマスク１６３の下に配置された部分が残り、それは図２の多結晶領域５３を形成することになり、依然として５３で示されている。
【0185】
したがって、成長マスク１５７のうち、多結晶領域５３の下に配置され、図２の画定領域５２に対応し、したがって同じ参照番号で示される部分が残る。
【0186】
実際には、図４Ｆのエッチングに続いて、犠牲部分１６２内及び成長マスク１５７内に形成された凹部は、第４のエピタキシャル層１５４の下にある部分１５４Ｂの一部を露出させる。
【0187】
成長マスク１５７及び犠牲部分１６２のエッチングは、２つの異なるエッチング化学作用を使用して実行され得る。その結果、成長マスク１５７は、一次近似まで、第４のエピタキシャル層１５４をエッチングしない選択的化学を使用してエッチングする場合がある。その結果、第４のエピタキシャル層は、良好な表面結晶学的品質を維持し得る。
【0188】
【0189】
詳細には、ワーク多層１６９は、第４のエピタキシャル層１５４の第２の部分１５４Ｂの露出部分上に直接延在する、例えばＡｌＮの第１のバッファ層１７０と、第１のバッファ層１７０上に成長する、例えばＡｌＧａＮの第２のバッファ層１７１とを備える。
【0190】
第１及び第２のバッファ層１７０、１７１は、エピタキシャル多層２１（図２）の遷移領域３２を形成する。
【0191】
更に、第２のバッファ層１７１上に、チャネル層３５及びバリア層３６を成長させる。
【0192】
例解した実施形態では、ワーク多層１６９は、多結晶領域５３の内側側壁５６上及びエッチングマスク１６３上にも適合的に成長する。
【0193】
実際には、ワーク多層１６９は、エッチングマスク１６３上及び内側側壁５６上に延在する隆起部分１７４と、第４のエピタキシャル層１５４上に直接延在する有用部分１７５とを備える。
【0194】
有用部分１７５は、実質的に平坦な、特にウェハ１５０の表面１５０Ａに実質的に平行な上面を有し、第２の前面３０（図２）を形成し、したがって同じ参照番号で示される。
【0195】
更に図４Ｇを参照すると、チャネル変調領域４３は、それ自体公知の方法で、例えば、特定の層の成長及び画定によって、有用部分１７５の上面３０上に形成される。
【0196】
実際には、この実施形態では、ワーク多層１６９の有用部分１７５も、チャネル変調領域４３を備える。
【0197】
次に（図４Ｈ）、例えば平坦化、例えば化学機械研磨（chemical-mechanical polishing、ＣＭＰ）又は他のエッチング技法によって、エッチングマスク１６３の上方でワーク多層１６９の隆起部分１７４が除去される。
【0198】
チャネル変調領域４３を保護するために、１つ以上の絶縁層（ここでは例解せず）が上面３０上に形成されてもよい。
【0199】
例解した実施形態では、隆起部分１７４を除去した後、内側側壁５６上に延在する部分のみが残り、これがエピタキシャル多層２１の周辺部分１７８を形成することになる。
【0200】
しかしながら、図２を参照して説明したように、エピタキシャル多層２１の周辺部分１７８の形状は、例解したものと異なっていてもよい。例えば、周辺部分１７８を少なくとも部分的に除去するために、更なるエッチングステップが実行されてもよい。
【0201】
次に、本明細書に例解されていない方法で、エッチングマスク１６３が少なくとも部分的に除去される。
【0202】
更に、第１のＨＥＭＴ５Ａの表面構造（金属接触領域、不動態化及び絶縁領域）を形成するために、それ自体既知であり例解されていない更なる製造ステップが続く。
【0203】
金属相互接続の最上層の形成又はウェハ１５０のダイシングなど、最終的な製造ステップ（ここでは例解せず）も続き、デバイス１の形成につながる。
【0204】
【0205】
更に、シリコン電子部品１０は、基板１５上に成長した特定のエピタキシャル層においてウェハ１５０内に形成され得ることが当業者には明らかであろう。
【0206】
半導体電子デバイス１を形成するための出発基板として＜１１１＞シリコン基板１５を使用することが可能なため、特にチャネル層３５がＧａＮから作られるときに、ヘテロ構造２２の高いエピタキシャル品質を得ることが可能となる。その結果、ヘテロ構造５に基づく電子部品は、優れた電気的性能を有し得る。本出願人はまた、＜１１１＞シリコン基板１５の使用が、ダイ３に集積された任意のシリコンベースの電子部品１０の優れた電気的性能を得ることを可能にすることを見出した。
【0207】
最後に、本開示の範囲から逸脱することなく、本明細書で説明及び例解される電子デバイス１及び対応する製造プロセスに対して、他の修正及び変形がなされ得ることは明らかである。
【0208】
デバイス１はまた、図１に例解されるものに加えて、又はその代わりに、ダイ３に集積された他のシリコンベースの電子部品１０を備えてもよい。例えば、部品１０は、低電圧、例えば１５Ｖ未満における、又は中電圧、例えば１５Ｖ～２０Ｖにおける用途のためのＭＯＳトランジスタ、例えば２０Ｖ～２００Ｖの動作電圧における用途のためのＤＭＯＳトランジスタ及び／又はドリフトＭＯＳトランジスタ、薄膜抵抗器、ＯＴＰ又はＭＴＰメモリ、相変化メモリ、などを含み得る。
【0209】
例えば、様々な半導体領域の導電型Ｎ又はＰは、説明されたものと比較して逆にされてもよい。
【0210】
例えば、基板１５は、０．００２Ω・ｃｍ～０．１Ω・ｃｍで構成される抵抗率を有する基板によって形成され得、その上に、例えば１μｍ～４０μｍで構成される厚さを有し、例えば０．１Ω・ｃｍ～２０Ω・ｃｍで構成される抵抗率を有するエピタキシャル層を成長させている。
【0211】
例えば、エピタキシャル多層２１、７１は、それぞれの遷移領域３２、８２を備えなくてもよい。言い換えれば、ヘテロ構造２１、７１は、それぞれの本体構造２０、７０上に直接成長させる場合がある。加えて、又は代替として、ヘテロ構造２２、７２は、特定の用途及び成長のために使用される特定の製造ステップに従って、例えば半導体又は絶縁材料の更なる層を備えてもよい。
【0212】
例えば、デバイス１は、ＨＥＭＴ以外のヘテロ構造に基づく部品を備えてもよい。
【0213】
例えば、第１のＨＥＭＴ５Ａ及び／又は第２のＨＥＭＴ５Ｂは、ノーマリオフタイプのものであってもよく、ゲート構造は上述したものと異なっていてもよく、例えば、ゲート構造は凹型のものであってもよく、かつ／又は、ゲート構造の製造は、ゲート構造の下にフッ素プラズマを使用することを含んでもよい。あるいは、第１のＨＥＭＴ５Ａ及び／又は第２のＨＥＭＴ５Ｂは、ノーマリオンタイプ、すなわち空乏タイプのものであってもよい。
【0214】
例えば、本体構造２０及び／又は７０を形成するエピタキシャル領域の数は、特定の用途に応じて異なっていてもよい。
【0215】
例えば、第１の（又は第２の）ＨＥＭＴ５Ａ（又は５Ｂ）では、第４のエピタキシャル領域２８（又は７８）が存在せず、第３のエピタキシャル領域２７（又は７７）上にエピタキシャル多層２１（又は７１）が直接成長されてもよい。これは、製造コストの削減を助け得る。
【0216】
中電圧又は低電圧用途（例えば、最大約２０Ｖ）の場合、本体構造２０及び／又は７０は、それぞれの第１のエピタキシャル領域２５、７５のみを備えてもよい。実際には、この場合、エピタキシャル多層２１及び／又は７１は、それぞれの第１のエピタキシャル領域２５、７５上に直接成長させる場合がある。
【0217】
例えば、１つ以上のシリコンベースの電子部品１０は、特定の用途に従って、活性エリア７Ａ及び／又は７Ｂ内に集積されてもよい。この場合、シリコンベースの電子部品１０は、第５のエピタキシャル領域２９に隣接するエピタキシャル領域に集積されてもよい。例えば、図４Ｄを参照すると、１つ以上のシリコンベースの電子部品１０が、表面層１６０のエピタキシャル部分１６１に集積されてもよい。
【0218】
例えば、電子部品１０は、シリコン以外の単一の半導体材料、例えば、Ｇｅ、ＳｉＧｅなどに基づく電子部品であってもよい。
【0219】
例えば、ソースフォロワ構成における第１及び第２のＨＥＭＴ５Ａ、５Ｂの使用を参照すると、第２のＨＥＭＴ５Ｂの本体構造７０は、動作電圧Ｖｃｃに結合されてもよく、それぞれのソース領域９０に結合されなくてもよい（図３の破線で示すように）。
【0220】
例えば、依然として図３を参照すると、第１のＨＥＭＴ５Ａはハイサイドスイッチとして使用されてもよく、第２のＨＥＭＴ５Ｂはローサイドスイッチとして使用されてもよい。
【0221】
例えば、一実施形態によれば、第１の接合領域６０及び第１のエピタキシャル領域２５は、第１のＨＥＭＴ５Ａのソース端子Ｓではなく、第１のＨＥＭＴ ５Ａのドレイン端子Ｄに電気的に接続されてもよく、及び／又は第１の接合領域１１０及び第１のエピタキシャル領域７５は、第２のトランジスタ５Ｂのソース端子Ｓではなく、第２のトランジスタ５Ｂのドレイン端子Ｄに電気的に接続されてもよい。このようにして、使用時に、領域７５及び１１０を、領域２５に印加される電位とは異なる、特にそれよりも高い任意の電位にバイアスすることが可能である。
【0222】
【0223】
例えば、エピタキシャル多層２１、７１の成長は、使用される特定の成長パラメータに応じて、図４Ｇを参照して説明したものとは異なってもよい。図２及び図４Ｇを参照して説明したように、エピタキシャル多層２１、７１の周辺部分の形状は、例解されたものと異なっていてもよい。
【0224】
例えば、多層１６９は、第４のエピタキシャル層１５４の露出部分１５４Ｂからのみ選択的に成長してもよい。この場合、隆起部分１７４は存在せず、その結果、図４Ｈのような除去は起こらないかもしれない。
【0225】
例えば、記載された実施形態は、更なる解決策を提供するためにともに組み合わされてもよい。
【0226】
半導体電子デバイス（１）は、第１の導電型（Ｐ）を有する半導体材料の基板（１５）を備えるダイ（３）と、ダイ内で基板（１５）上に延在する半導体材料の本体構造（２０、７０）と、本体構造と接触して延在し、ヘテロ構造（２２、７２）を備えるエピタキシャル多層（２１、７１）とを備えるヘテロ構造に基づく第１の電子部品（５Ａ、５Ｂ）であって、第１の電子部品の本体構造が、ヘテロ構造と基板との間に延在し、第１の導電型とは異なる第２の導電型（Ｎ）を有する半導体材料の第１のドープ領域（２５、２７、７５、７７）を備える、第１の電子部品（５Ａ、５Ｂ）と、を含むものとして要約される。
【0227】
第１のドープ領域（２５、２７、７５、７７）は、基板に接触して延在する。
【0228】
本体構造（２０、７０）はまた、第２の導電型（Ｎ）を有し、第１のドープ領域（２５、７５）から距離を置いて、ヘテロ構造と基板（１５）との間に延在する第２のドープ領域（２７、７７）を含む。
【0229】
本体構造（２０、７０）は、第２の導電型（Ｎ）、及び第１のドープ領域（２５、２７、７５、７７）のドーピングレベルよりも低いドーピングレベルを有する第３のドープ領域（２８、７８）を含み、エピタキシャル多層（２１、７１）は、第３のドープ領域上に延在する。
【0230】
電子デバイスは、ダイ（３）内に延在し、第１の電子部品（５Ａ、５Ｂ）の本体構造（２０、７０）を少なくとも部分的に取り囲む絶縁構造（８、９）を更に含む。
【0231】
絶縁構造は、接合絶縁構造又はディープトレンチ絶縁構造である。
【0232】
本体構造（２０、７０）は、基板（１５）に向かって下部においては、第１のドープ領域（２５、７５）によって、かつ横方向では、絶縁構造によって画成されている。
【0233】
電子デバイスは、ダイ内に延在し、エピタキシャル多層（２１）を少なくとも部分的に取り囲み、エピタキシャル多層と本体構造（２０、７０）との間に、特にエピタキシャル多層と本体構造とに接触して配置される分離領域（５０、１００）を更に含み、分離領域は、多結晶型の半導体材料の領域（５３、１０３）を備える。
【0234】
電子デバイスは、ヘテロ構造に基づく第２の電子部品（５Ｂ）を更に含み、第２の電子部品は、基板（１５）上で、ダイ内に延在する半導体材料のそれぞれの本体構造（７０）と、第２の電子部品の本体構造と接触して延在し、それぞれのヘテロ構造（７２）を備えるそれぞれのエピタキシャル多層（７１）とを備え、第１の電子部品（５Ａ）の本体構造（２０）は、第２の電子部品（５Ｂ）の本体構造（７０）とは異なり、第１の電子部品のエピタキシャル多層（２１）は、第２の電子部品のエピタキシャル多層（７１）から距離を置いて延在し、第２の電子部品の本体構造は、それぞれのヘテロ構造（７２）と基板との間に延在し、第２の導電型（Ｎ）を有する半導体材料の第１のドープ領域（７５、７７）を備える。
【0235】
第１及び第２の電子部品は、ソースフォロワ型の回路を形成するようにともに結合されたＨＥＭＴである。
【0236】
電子デバイスは、単一の半導体材料、例えばシリコンに基づき、ダイ（３）に集積される第３の電子部品（１０）を更に含む。
【0237】
電子デバイス（１）を製造するためのプロセスは、第１の導電型（Ｐ）を有する半導体材料の基板（１５）を備えるウェハ（１５０）を提供することと、ウェハ上に、ヘテロ構造に基づく第１の電子部品（５Ａ、５Ｂ）を形成することであって、第１の電子部品を形成することが、基板（１５）上に半導体材料の本体構造（２０、７０）を形成すること、及び本体構造と接触し、ヘテロ構造（２１、７１）を備えるエピタキシャル多層（２１、７１）を形成することを含む、第１の電子部品を形成すること、とを含むものとして要約され、本体構造は、ヘテロ構造と基板との間に延在し、第１の導電型とは異なる第２の導電型（Ｎ）を有する半導体材料の第１のドープ領域（２５、２７、７５、７７）を備える。
【0238】
基板はシリコンのものであり、上面（１５Ａ）を有し、例えば、上面は、＜１１１＞結晶方位に従って配向され、本体構造（２０、７０）は、基板の上面上の１つ以上の層のエピタキシャル成長によって形成される。
【0239】
エピタキシャル多層（２１）を形成することは、基板（１５）上に成長させたエピタキシャル層（１５４）上に成長マスク（１５７）を形成することであって、成長マスクが、酸化物を含む、成長マスク（１５７）を形成することと、成長マスク内に開口部を形成し、それによってエピタキシャル層の中央部分（１５４Ｂ）を露出させることと、エピタキシャル層の露出部分上にエピタキシャル多層（２１、１６９）を成長させることと、を含む。
【0240】
成長マスクを形成することは、エピタキシャル層上にマスク層（１５６）を形成することと、マスク層の一部を除去し、それによってエピタキシャル層の周辺部分（１５４Ａ）を露出させることと、エピタキシャル層（１５４）上に、エピタキシャル層と同じ材料の表面層（１６０）を成長させることであって、表面層が、エピタキシャル層（１５４）の周辺部分（１５４Ａ）上に延在する第１の部分（１６１）、及び成長マスク（１５７）上に延在する第２の部分（１６２）を有する、成長させることと、を含み、成長マスク（１５７）内に開口部を形成することは、表面層の第２の部分（１６２）を通って成長マスクまで延在する凹部を形成することを更に含む。
【0241】
上で説明される様々な実施形態を組み合わせて、更なる実施形態を提供することができる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、更なる実施形態を提供することができる。
【0242】
これらの変更及び他の変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに全ての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【外国語明細書】