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特開2025-23902異なる電子部品を集積する半導体電子デバイスの製造プロセス、及び半導体電子デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025023902
(43)【公開日】2025-02-19
(54)【発明の名称】異なる電子部品を集積する半導体電子デバイスの製造プロセス、及び半導体電子デバイス
(51)【国際特許分類】
H10D 30/47 20250101AFI20250212BHJP
H10D 30/83 20250101ALI20250212BHJP
H10D 30/87 20250101ALI20250212BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 C
H01L29/80 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024119285
(22)【出願日】2024-07-25
(31)【優先権主張番号】102023000015885
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】IT
(31)【優先権主張番号】18/776,146
(32)【優先日】2024-07-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】312014443
【氏名又は名称】エスティマイクロエレクトロニクス インターナショナル エヌ．ヴイ．
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(74)【代理人】
【識別番号】100126480
【弁理士】
【氏名又は名称】佐藤 睦
(72)【発明者】
【氏名】デペトロ，リッカルド
(57)【要約】 （修正有）
【課題】異なる電子部品を集積する半導体電子デバイスの製造プロセス及び半導体電子デバイスを提供する。
【解決手段】半導体電子デバイス１において、単一半導体材料のエピタキシャル領域２３は、基板層１４の第１の部分２０上に成長する。ヘテロ構造５０を有するエピタキシャル多層膜４９は、基板層の第２の部分２１上に成長する。単一半導体材料に基づく第１の電子部品５は、エピタキシャル領域から形成し、ヘテロ構造に基づく第２の電子部品７は、ヘテロ構造から形成する。第１の電子部品を形成することは、エピタキシャル多層膜を成長させる工程の後に、エピタキシャル領域内に複数のドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、３１を形成することを含む。
【選択図】図１
【解決手段】半導体電子デバイス１において、単一半導体材料のエピタキシャル領域２３は、基板層１４の第１の部分２０上に成長する。ヘテロ構造５０を有するエピタキシャル多層膜４９は、基板層の第２の部分２１上に成長する。単一半導体材料に基づく第１の電子部品５は、エピタキシャル領域から形成し、ヘテロ構造に基づく第２の電子部品７は、ヘテロ構造から形成する。第１の電子部品を形成することは、エピタキシャル多層膜を成長させる工程の後に、エピタキシャル領域内に複数のドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、３１を形成することを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体電子デバイスを製造するためのプロセスであって、
第１の部分と第２の部分とを有する基板層の前記第１の部分上に、単一半導体材料のエピタキシャル領域を形成することであって、前記エピタキシャル領域は、前記基板層の反対側の第１の表面を有する、単一半導体材料のエピタキシャル領域を形成することと、
前記基板層の前記第２の部分上に、ヘテロ構造を含むエピタキシャル多層膜を形成することと、
前記エピタキシャル領域と前記エピタキシャル多層膜との間に、前記第１の表面と同一平面上の第２の表面を有する分離部分を形成することと、
前記エピタキシャル領域上に第１の電子部品を形成することと、
前記ヘテロ構造上に第２の電子部品を形成することと、を含み、
前記第１の電子部品を前記形成することは、前記エピタキシャル多層膜を前記形成した後に、前記エピタキシャル領域内に複数のドープ領域を形成することを含む、製造プロセス。
第１の部分と第２の部分とを有する基板層の前記第１の部分上に、単一半導体材料のエピタキシャル領域を形成することであって、前記エピタキシャル領域は、前記基板層の反対側の第１の表面を有する、単一半導体材料のエピタキシャル領域を形成することと、
前記基板層の前記第２の部分上に、ヘテロ構造を含むエピタキシャル多層膜を形成することと、
前記エピタキシャル領域と前記エピタキシャル多層膜との間に、前記第１の表面と同一平面上の第２の表面を有する分離部分を形成することと、
前記エピタキシャル領域上に第１の電子部品を形成することと、
前記ヘテロ構造上に第２の電子部品を形成することと、を含み、
前記第１の電子部品を前記形成することは、前記エピタキシャル多層膜を前記形成した後に、前記エピタキシャル領域内に複数のドープ領域を形成することを含む、製造プロセス。
【請求項2】
前記第１の電子部品は、ＭＯＳトランジスタであり、前記複数のドープ領域を形成することは、前記エピタキシャル領域内に、前記ＭＯＳトランジスタのソース領域、ドレイン領域、及びボディコンタクト領域を形成することを含む、請求項１に記載の製造プロセス。
【請求項3】
前記第１の電子部品は、ゲート絶縁領域を有するＭＯＳトランジスタであり、前記第１の電子部品を形成することは、
前記エピタキシャル多層膜を形成する前に、前記エピタキシャル領域上にゲート絶縁層を形成することと、
前記エピタキシャル多層膜を形成した後に、前記ゲート絶縁層を画定し、これにより、前記ゲート絶縁領域を形成することと、を更に含む、請求項１に記載の製造プロセス。
前記エピタキシャル多層膜を形成する前に、前記エピタキシャル領域上にゲート絶縁層を形成することと、
前記エピタキシャル多層膜を形成した後に、前記ゲート絶縁層を画定し、これにより、前記ゲート絶縁領域を形成することと、を更に含む、請求項１に記載の製造プロセス。
【請求項4】
前記ドープ領域は、１・１０１６原子／ｃｍ３～４・１０２１原子／ｃｍ３の範囲内のドーピングレベルを有する、請求項１に記載の製造プロセス。
【請求項5】
前記エピタキシャル多層膜を成長させることは、
前記基板層上に成長マスクを形成することと、
前記成長マスク内に開口部を形成し、前記基板層の前記第２の部分を露出させることと、を含む、請求項１に記載の製造プロセス。
前記基板層上に成長マスクを形成することと、
前記成長マスク内に開口部を形成し、前記基板層の前記第２の部分を露出させることと、を含む、請求項１に記載の製造プロセス。
【請求項6】
前記成長マスクは、前記エピタキシャル領域を形成する前に形成され、前記成長マスクは、前記基板層の前記第１の部分を露出させる、請求項５に記載の製造プロセス。
【請求項7】
前記エピタキシャル領域を前記形成することは、前記基板層の前記第１の部分上に延在する第１の部分と、前記成長マスク上に延在する第２の部分とを有する前記単一半導体材料の表面層を成長させることを含み、前記成長マスク内に前記開口部を形成することは、前記表面層の前記第２の部分内に、前記成長マスクまで延在する凹部を形成することを含む、請求項５に記載の製造プロセス。
【請求項8】
前記表面層の前記第１の部分の上方に延在し、かつ前記表面層の前記第２の部分の上方に開口部を有するエッチングマスクを形成することを更に含み、
前記エピタキシャル多層膜を形成することは、
前記基板層の前記第２の部分上に延在する第１の部分と、前記エッチングマスク上に延在する第２の部分と、を有するワーク多層膜を成長させることと、
前記ワーク多層膜の前記第２の部分を除去することと、を含み、
前記エッチングマスクは、第１の方向に沿って前記基板層から第１の距離だけ離され、前記第１の距離は、前記ワーク多層膜の前記第１の部分と前記基板層との間の前記第１の方向に沿った第２の距離よりも大きい、請求項７に記載の製造プロセス。
前記エピタキシャル多層膜を形成することは、
前記基板層の前記第２の部分上に延在する第１の部分と、前記エッチングマスク上に延在する第２の部分と、を有するワーク多層膜を成長させることと、
前記ワーク多層膜の前記第２の部分を除去することと、を含み、
前記エッチングマスクは、第１の方向に沿って前記基板層から第１の距離だけ離され、前記第１の距離は、前記ワーク多層膜の前記第１の部分と前記基板層との間の前記第１の方向に沿った第２の距離よりも大きい、請求項７に記載の製造プロセス。
【請求項9】
前記成長マスクは、酸化物層を含む、請求項５に記載の製造プロセス。
【請求項10】
前記成長マスクは、７ｎｍ～３００ｎｍの範囲の厚さを有する、請求項５に記載の製造プロセス。
【請求項11】
前記第２の電子部品は、ＨＥＭＴトランジスタであり、前記ヘテロ構造は、周期表のＩＩＩ族及びＶ族の材料に基づく、請求項３に記載の製造プロセス。
【請求項12】
前記ＨＥＭＴトランジスタは、上面を有する半導体材料のチャネル変調領域を含み、前記第２の電子部品を前記形成することは、前記チャネル変調領域の前記上面が、前記ゲート絶縁層の上面と前記基板層との間の第１の方向に沿った第２の距離よりも小さい、前記第１の方向に沿った前記基板層からの第１の距離に配置されるように、前記ヘテロ構造上に前記チャネル変調領域を成長させることを含む、請求項１１に記載の製造プロセス。
【請求項13】
前記基板層に結合され、かつ第１の導電型を有する基板を更に備え、前記基板層は、前記第１の導電型とは異なる第２の導電型を有し、かつ前記基板の上方に延在する、請求項１２に記載の製造プロセス。
【請求項14】
前記単一半導体材料は、シリコンである、請求項１３に記載の製造プロセス。
【請求項15】
電子デバイスであって、
ダイと、
第１の電子部品と、
前記第１の電子部品に結合された第２の電子部品と、を備え、
前記ダイは、
半導体材料の基板領域と、
前記基板領域上に延在する単一半導体材料の単結晶領域を含む第１の表面部分と、
前記第１の表面部分とは異なり、かつ前記基板領域上に延在するエピタキシャル多層膜を含む第２の表面部分であって、前記エピタキシャル多層膜は、ヘテロ構造を含む、第２の表面部分と、を備え、
前記第１の電子部品は、前記ダイの前記第１の表面部分内に集積されており、前記第２の電子部品は、前記ダイの前記第２の表面部分内に集積されている、電子デバイス。
ダイと、
第１の電子部品と、
前記第１の電子部品に結合された第２の電子部品と、を備え、
前記ダイは、
半導体材料の基板領域と、
前記基板領域上に延在する単一半導体材料の単結晶領域を含む第１の表面部分と、
前記第１の表面部分とは異なり、かつ前記基板領域上に延在するエピタキシャル多層膜を含む第２の表面部分であって、前記エピタキシャル多層膜は、ヘテロ構造を含む、第２の表面部分と、を備え、
前記第１の電子部品は、前記ダイの前記第１の表面部分内に集積されており、前記第２の電子部品は、前記ダイの前記第２の表面部分内に集積されている、電子デバイス。
【請求項16】
前記第２の電子部品は、
ゲートコンタクト領域と、
前記ヘテロ構造と前記ゲートコンタクト領域との間のチャネル変調領域と、を含む、請求項１５に記載の電子デバイス。
ゲートコンタクト領域と、
前記ヘテロ構造と前記ゲートコンタクト領域との間のチャネル変調領域と、を含む、請求項１５に記載の電子デバイス。
【請求項17】
前記基板領域と前記エピタキシャル多層膜との間にバッファ層を更に備える、請求項１５に記載の電子デバイス。
【請求項18】
方法であって、
ウエハ上に画定層を形成することであって、前記画定層は、前記ウエハの第１の部分上の第１の部分と、前記ウエハの第２の部分上の第２の部分と、を有する、ウエハ上に画定層を形成することと、
前記画定層の前記第１の部分を除去することによって、前記ウエハの前記第１の部分を露出させることと、
前記ウエハの前記第１の部分上の第１の部分と、前記画定層上の第２の部分とを有する表面層を形成することと、
前記表面層の前記第１の部分上にマスクを形成することと、
前記表面層の前記第２の部分を除去することによって、前記画定層を露出させることと、
前記マスクの上方の第１の部分と、前記ウエハの前記第２の部分の上方の第２の部分とを有するワーク多層膜を形成することと、を含む、方法。
ウエハ上に画定層を形成することであって、前記画定層は、前記ウエハの第１の部分上の第１の部分と、前記ウエハの第２の部分上の第２の部分と、を有する、ウエハ上に画定層を形成することと、
前記画定層の前記第１の部分を除去することによって、前記ウエハの前記第１の部分を露出させることと、
前記ウエハの前記第１の部分上の第１の部分と、前記画定層上の第２の部分とを有する表面層を形成することと、
前記表面層の前記第１の部分上にマスクを形成することと、
前記表面層の前記第２の部分を除去することによって、前記画定層を露出させることと、
前記マスクの上方の第１の部分と、前記ウエハの前記第２の部分の上方の第２の部分とを有するワーク多層膜を形成することと、を含む、方法。
【請求項19】
前記表面層を形成した後に、前記表面層の前記第１の部分内に、ドープ領域及び複数の絶縁部分を形成することを更に含む、請求項１８に記載の方法。
【請求項20】
前記ワーク多層膜は、
バッファ層と、
前記バッファ層上のチャネル層と、
前記チャネル層上のバリア層と、を含む、請求項１８に記載の方法。
バッファ層と、
前記バッファ層上のチャネル層と、
前記チャネル層上のバリア層と、を含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、異なる電子部品を集積する半導体電子デバイスの製造プロセス、及び半導体電子デバイスに関する。
【背景技術】
【0002】
同じシリコンダイ内に集積され、例えば、ＢＣＤ（バイポーラ－ＣＭＯＳ－ＤＭＯＳ）技術を使用して作製される、シリコンに基づく能動及び／又は受動電子部品、例えば、ＣＭＯＳ、ＤＭＯＳ、ＢＪＴトランジスタ、ダイオード、抵抗器などを含む半導体電子デバイスが知られている。
【0003】
実際には、これらの電子部品の機能性は、単一半導体材料（シリコン）の電子特性に基づく。
【0004】
これらのデバイスは、互いに非常に異なる電圧で、例えば、論理機能の実装に使用されるＣＭＯＳトランジスタの場合の数ボルトから、電力用途に使用されるＤＭＯＳトランジスタの場合の数百ボルトまでで動作するデジタル回路、アナログ回路、及び電力回路を、同じダイ内にモノリシックに集積する。
【0005】
シリコンに基づく電子部品は、＜１００＞シリコンウエハ上に成長させた単結晶シリコン領域に集積される。
【0006】
ヘテロ構造に基づく電子部品、例えば、ＨＥＭＴトランジスタを含む半導体電子デバイスもまた知られている。
【0007】
実際には、これらの電子部品の動作は、２つの異なる半導体材料間のヘテロ接合の電子特性に基づく。
【0008】
詳細には、ＨＥＭＴトランジスタおいて、導電性チャネルは、ヘテロ接合において、すなわち、異なるバンドギャップを有する半導体材料間の界面において形成される高移動度を有する二次元電子ガス（two-dimensional electron gas、２ＤＥＧ）の層の形成に基づく。例えば、窒化アルミニウムガリウム（aluminum gallium nitride、ＡｌＧａＮ）層と窒化ガリウム（gallium nitride、ＧａＮ）層との間のヘテロ接合に基づくＨＥＭＴデバイスが知られている。
【0009】
特に、ＡｌＧａＮ／ＧａＮヘテロ構造又はヘテロ接合に基づくＨＥＭＴデバイスは、これらを異なる用途に特に適し、かつ広く使用されるようにする様々な利点を提供する。例えば、ＨＥＭＴデバイスの高い降伏閾値は、高性能電力スイッチに利用され、導電性チャネルにおける電子の高い移動度により、高周波数増幅器を形成することができ、更に、２ＤＥＧ中の電子の高い濃度により、低いオン状態抵抗（ＲＯＮ）を得ることができる。
【0010】
更に、無線周波数（radio frequency、ＲＦ）用途のためのＨＥＭＴデバイスは、通常、同様のシリコンＬＤＭＯＳデバイスよりも良好なＲＦ性能を有する。
【0011】
ヘテロ構造に基づく電子部品は、＜１１１＞シリコンウエハ上、又はサファイア（Ａｌ２Ｏ３）若しくは炭化シリコン（silicon carbide、ＳｉＣ）基板上にエピタキシャル成長させたヘテロ構造内に集積される。
【0012】
簡単かつ低コストの製造プロセスを使用するために、ヘテロ構造ベースの電子部品及びシリコンベースの電子部品は、２つの異なるシリコンウエハから開始して、互いに異なるダイ内に集積される。このようにして、シリコンベースの部品の製造プロセス、及びヘテロ構造ベースの部品の製造プロセスは、互いに影響を及ぼさない。
【0013】
例えば、ヘテロ構造は、シリコンに基づく部品に損傷を与えることなく、高いサーマルバジェットを使用して成長させることができる。
【0014】
しかしながら、これは、シリコンに基づく部品及びヘテロ構造に基づく部品の両方を組み込む電子装置が、例えば、ダイ間の電気的接続によって導入される寄生容量、抵抗、又はインダクタンスに起因して、高い面積占有率、ひいては、高い製造コスト、高い電力消費、及び低い電気的性能を有する原因となる。
【0015】
１つの手法によれば、シリコンベースの部品が中に形成されたダイと、ヘテロ構造ベースの部品が中に形成されたダイとは、ダイ転写技術によって互いに接合される。
【0016】
しかしながら、この手法であっても、使用時のコスト、並びに製造及び電気的性能の信頼性の点で不利な点を有する。
【発明の概要】
【0017】
したがって、本開示によれば、半導体電子デバイスの製造プロセス、及び半導体電子デバイスが提供され、第１の部分と第２の部分とを有する基板層の第１の部分上に、単一半導体材料のエピタキシャル領域を形成することを含み、エピタキシャル領域は、基板層の反対側の第１の表面を有する。本プロセスは、基板層の第２の部分上に、ヘテロ構造を含むエピタキシャル多層膜を形成することと、エピタキシャル領域とエピタキシャル多層膜との間に、第１の表面と同一平面上の第２の表面を有する分離部分を形成することと、エピタキシャル領域上に第１の電子部品を形成することと、を含む。本プロセスは、ヘテロ構造上に第２の電子部品を形成することを含み、第１の電子部品を形成することは、エピタキシャル多層膜を形成した後に、エピタキシャル領域内に複数のドープ領域を形成することを含む。
【図面の簡単な説明】
【0018】
本開示のより良好な理解のために、その実施形態が、単に非限定的な例として、添付の図面を参照してここで説明される。
【図1】一実施形態による半導体電子デバイスの断面図を示す。
【発明を実施するための形態】
【0019】
以下の説明は、添付の図に示される配置を参照する。したがって、「上方」、「下方」、「下部」、「上部」、「右」、「左」、「高い」、「低い」などの表現は、添付の図に関するものであり、限定的に解釈されるべきではない。
【0020】
【0021】
デバイス１は、ダイ３内に形成され、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂが図１に示されている１つ以上のシリコンベースの電子部品５と、ＨＥＭＴトランジスタ７が図１に示されている１つ以上のヘテロ構造ベースの電子部品とを備え、全てダイ３に集積されている。
【0022】
ダイ３は、基板領域１０と、基板領域１０上に延在し、特に基板領域と直接接触する表面領域１２とを備える。
【0023】
基板領域１０は、基板１４と、基板１４上に配置された１つ以上のエピタキシャル層とを備える。
【0024】
基板１４は、半導体材料、特に単結晶材料の基板であり、上面１４Ａを有する。
【0025】
詳細には、この実施形態では、基板１４は、＜１１１＞結晶方向に従って配向されている単結晶シリコンのものであり、特に上面１４Ａは、その結晶方向に配向されている。
【0026】
この実施形態では、基板領域１０は、基板１４の上面１４Ａの上に重なる第１のエピタキシャル層又は第１のディープ層１５と、第１のディープ層１５の上に重なる第２のエピタキシャル層又は第１の中間層１６と、第１の中間層１６の上に重なる第３のエピタキシャル層又は第２のディープ層１７と、第２の中間層１７の上に重なる第４のエピタキシャル層又は第２の中間層１８と、を備える。
【0027】
エピタキシャル層１５～１８は、半導体材料、特に基板１４の材料（ここでは、シリコン）と等しい材料のものであり、明確にするために、図１において破線によって識別されている。
【0028】
基板１４及びエピタキシャル層１５～１８の、第３の軸Ｚに沿った厚さ、導電型（例えば、Ｐ又はＮ）、及びドーピングプロファイルは、デバイス１の特定の用途に応じて、設計段階において選択することができる。
【0029】
例えば、エピタキシャル層１５～１８は、各々、０．１μｍ～７μｍに含まれる厚さを有することができる。
【0030】
例えば、この実施形態では、基板１４は、例えば、０．１Ω・ｃｍ～２０Ω・ｃｍに含まれる抵抗率を有するＰ型のものであり、エピタキシャル層１５～１８は、Ｎ型のものである。このようにして、第１のディープ層１５は、基板１４とのＰＮ接合を形成することができ、このＰＮ接合は、使用時に、ダイ３内に集積されたデバイス５、７を基板１４から絶縁するために使用することができる。
【0031】
第１のディープ層１５及び第２のディープ層１７は、第１の中間層１６及び第２の中間層１８と等しいか又は異なる、特にそれよりも高いドーピングレベルを有することができる。例えば、第１のディープ層１５及び第２のディープ層１７のドーピングレベルは、０．１Ω・ｃｍ～２０Ω・ｃｍに含まれ得、第１の中間層１６及び第２の中間層１８のドーピングレベルは、０．１Ω・ｃｍ～２０Ω・ｃｍに含まれ得る。
【0032】
第１のディープ層１５の高いドーピングレベルにより、使用時に、第１のディープ層１５と基板１４との間の空乏領域が主に基板１４内に延在し、それに伴って、基板１４からの部品５、７の電気的絶縁を改善される。
【0033】
更に、第１のディープ層１５の高ドーピングレベルは、例えば、シリコンベースの部品５がＢＪＴトランジスタを含む場合、使用時に、第１のディープ層１５が、ダイ３内に集積された電子部品の電流伝導領域として使用されることを可能にし得る。
【0034】
電子部品５、７が基板１４に対して高い電圧で動作するように設計されている場合、例えば、特定の用途及び使用されるドーピングの型に応じて、基板１４に対して約２０Ｖからの正電圧、例えば６０Ｖ、１００Ｖ、又は６５０Ｖと記述されるそれぞれの端部に印加される５Ｖの電圧で正しく動作するように設計されている場合、第１のディープ層１５及び第２のディープ層１７の両方の存在は、デバイス１の製造を簡略化し、使用時にデバイス１の優れた電気的性能を得るのに有用であり得る。
【0035】
表面領域１２は、第２の中間層１８上に延在し、特にその中間層と直接接触しており、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂが集積されている第１のデバイス部分２０と、ＨＥＭＴトランジスタ７が集積されている第２のデバイス部分２１とを備える。
【0036】
第１のデバイス部分２０は、上面２０Ａを有し、半導体材料、特に第２の中間層１８と同じ材料、ここでは、単結晶シリコンのエピタキシャル領域２３を備える。
【0037】
エピタキシャル領域２３は、第２の中間層１８から、特にここでは、その中間層と直接接触して、上面２０Ａまで延在する。
【0038】
第３の軸Ｚに沿った厚さ、導電型（例えば、Ｐ又はＮ）、及びエピタキシャル領域２３のドーピングプロファイルは、デバイス１の特定の用途に応じて、設計段階において選択することができる。
【0039】
例えば、この実施形態では、エピタキシャル領域２３は、Ｎ型のものである。
【0040】
第１のデバイス部分２０は、エピタキシャル領域２３内に延在し、かつシリコンベースの電子部品５の機能領域を形成する複数のドープ領域を備える。
【0041】
詳細には、図１の実施形態において、Ｐ＋＋型のドープ領域２５Ａ、２５Ｂは、上面２０Ａからエピタキシャル領域２３内に延在する。ドープ領域２５Ａ、２５Ｂは、それぞれ、ＰＭＯＳトランジスタ５Ａのソース領域及びドレイン領域を形成し、ＰＭＯＳトランジスタ５Ａのチャネル領域２６を画定する。
【0042】
更に、Ｎ＋＋型のドープ領域２７は、上面２０Ａからエピタキシャル領域２３内に延在し、ＰＭＯＳトランジスタ５Ａのボディコンタクト領域を形成する。
【0043】
更に図１の実施形態を参照すると、Ｐ型のドープ領域２８は、上面２０Ａからエピタキシャル領域２３内に延在し、ＮＭＯＳトランジスタ５Ｂのボディ領域を形成する。
【0044】
Ｎ＋＋型のドープ領域２９Ａ、２９Ｂは、ドープ領域２８内に延在し、ＮＭＯＳトランジスタ５Ｂのソース領域及びドレイン領域をそれぞれ形成し、ＮＭＯＳトランジスタ５Ｂのチャネル領域３０を画定する。
【0045】
更に、Ｐ＋＋型のドープ領域３１が、ドープ領域２８内に延在し、ＮＭＯＳトランジスタ５Ｂのボディコンタクト領域を形成する。
【0046】
実際には、ドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、及び３１、すなわち、ソース及びドレインドープ領域、並びにボディコンタクト領域は、例えば、ピーク濃度として５・１０１９原子／ｃｍ－３～５・１０２０原子／ｃｍ－３に含まれるドーピングレベルを有する高ドープ領域である。逆に、ドープ領域２８、すなわち、ボディ領域は、ピーク濃度として、例えば、１・１０１６原子／ｃｍ－３～２・１０１８原子／ｃｍ－３に含まれるドーピングレベルを有する低ドーピング領域である。
【0047】
ドープ領域の数、配置、形状、サイズ、及びドーピングプロファイルは、設計段階において、ダイ３に集積される特定のシリコンベースの電子部品５、及びデバイス１の特定の用途に応じて選択することができる。
【0048】
絶縁材料、例えば酸化物の絶縁部分３３は、特定の用途に応じて、上面２０Ａからエピタキシャル領域２３内に延在することができる。
【0049】
特に、図１において、絶縁部分３３は、ドープ領域２７と２５Ａとの間に、２５Ｂと３１との間に、３１と２９Ａとの間に、第１の軸Ｘに対して平行に延在する。
【0050】
例えば、酸化物又は窒化物の第１の絶縁層３５は、第１のデバイス部分２０の上面２０Ａ上に延在する。
【0051】
例えば、酸化物の第２の絶縁層３６は、第１の絶縁層３５上に延在する。
【0052】
シリコンベースの部品５の表面構造３８は、第１のデバイス領域２０の上面２０Ａ上に延在し、その上面と直接接触する。表面構造３８は、シリコンベースのデバイス５の更なる機能領域を形成し、ダイ３内に集積された特定のシリコンベースの電子部品５に応じて、様々な導電性及び／又は絶縁性領域を含むことができる。
【0053】
この実施形態では、表面構造３８は、ＰＭＯＳトランジスタ５Ａのチャネル領域２６の上方、及びＮＭＯＳトランジスタ５Ｂのチャネル領域３０の上方に、それぞれ延在するゲート絶縁領域４０、４１を備える。簡単にするために、ゲート絶縁領域４０、４１のうち、ここではポリシリコンであり、再度４０、４１で示され、各々がそれぞれの上面４０Ａ、４１Ａを有する、それぞれの導電領域のみが、図１に示されている。
【0054】
図１には示されていないが、ゲート絶縁領域４０、４１はまた、各々、それぞれのポリシリコン領域と上面２０Ａとの間に配置されたそれぞれの絶縁領域と、それぞれの表面４０Ａ、４１Ａと接触してそれぞれのゲート端子Ｇを形成する導電性材料、例えば、金属のそれぞれの接触領域とを含むこともできる。
【0055】
図１の実施形態では、表面構造３８はまた、導電性材料のソースコンタクト領域４２、４３及びドレインコンタクト領域４４、４５も備え、これらは、第１の絶縁層３５及び第２の絶縁層３６を通って延在し、上面２０Ａと直接接触し、それぞれのソースＳ端子及びドレインＤ端子を形成する。
【0056】
詳細には、ソースコンタクト領域４２、４３は、ＰＭＯＳトランジスタ５Ａのソース領域２５Ａ、及びＮＭＯＳトランジスタ５Ｂのソース領域２９Ａとそれぞれ直接接触して延在する。
【0057】
更に、図示の実施形態では、ソースコンタクト領域４２、４３は、各々、それぞれのボディコンタクト領域２７、３１とも直接接触して延在する。
【0058】
ドレインコンタクト領域４４、４５は、それぞれ、ＰＭＯＳトランジスタ５Ａのドレイン領域２５Ｂ、及びＮＭＯＳトランジスタ５Ｂのドレイン領域２９Ｂと直接接触して延在する。
【0059】
表面領域１２の第２のデバイス部分２１は、上面２１Ａを有し、第２の中間層１８上に延在し、かつそこから成長したエピタキシャル多層膜４９を備える。
【0060】
エピタキシャル多層膜４９は、ＨＥＭＴトランジスタ７が集積されるヘテロ構造５０を備える。
【0061】
図１の実施形態では、エピタキシャル多層膜４９はまた、第２の中間層１８とヘテロ構造５０との間に配置されている、互いに重ね合わされた第１のバッファ層５２及び第２のバッファ層５３によってここに形成された遷移領域も備える。この遷移領域は、デバイス１の製造中に、第２の中間層１８上のヘテロ構造５０のエピタキシャル成長に有利に働くために有用であり得る。
【0062】
詳細には、例えば、窒化アルミニウム（aluminum nitride、ＡｌＮ）の第１のバッファ層５２は、第２の中間層１８上に延在し、かつその中間層と直接接触し、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）の第２のバッファ層５３は、第１のバッファ層５２上に延在し、かつそのバッファ層と直接接触する。
【0063】
ヘテロ構造５０は、周期表のＩＩＩ族及びＶ族の元素を含む化合物半導体材料を備え、第２のデバイス部分２１の上面２１Ａを形成する。
【0064】
第２のデバイス部分２１の上面２１Ａは、デバイス１を製造するために使用される特定の製造工程に応じて、第１のデバイス部分２０の上面２０Ａの座標と等しいか又はそれとは異なる、第３の軸Ｚに沿った座標において延在することができる。
【0065】
特に、この実施形態では、第２のデバイス部分２１の上面２１Ａは、第１のデバイス部分２０の上面２０Ａに対して、第３の軸Ｚに沿って測定された、より低い高さに配置される。これにより、デバイス１の製造が改善されることを可能にし得る。
【0066】
ヘテロ構造５０は、互いに重なるチャネル層５５及びバリア層５６を備える。
【0067】
チャネル層５５は、第１の半導体材料、例えば、窒化ガリウム（ＧａＮ）、又はＩｎＧａＮなどの窒化ガリウムを含む合金のもの、ここでは、窒化ガリウム（ＧａＮ）のものであり、遷移領域上、特に第２のバッファ層５３上に延在し、上面５５Ａを有する。
【0068】
バリア層５６は、第２の半導体材料、例えば、ＡｌｘＧａ１－ｘＮ、ＡｌＩｎＧａＮ、ＩｎｘＧａ１－ｘＮ、ＡｌｘＩｎ１－ｘＡｌ、ＡｌＳｃＮなどの窒化ガリウムの三元又は四元合金に基づく化合物のもの、ここでは、窒化アルミニウムガリウム（ＡｌＧａＮ）のものであり、チャネル層５５の上面５５Ａと、第２のデバイス部分２１の上面２１Ａとの間に延在する。
【0069】
チャネル層５５及びバリア層５６は、特定の用途に応じて、真性、Ｐ型、又はＮ型であってもよい。特に、チャネル層５５及びバリア層５６の両方は、Ｎ型であってもよい。
【0070】
例えば、バリア層５６がＡｌＧａＮのものである場合、アルミニウム原子の存在は、バリア層５６をＮ型のものとすることができる。
【0071】
ヘテロ構造５０は、チャネル層５５とバリア層５６との間の界面に、すなわち、チャネル層５５の上面５５Ａに配置されている（可動）電荷キャリア、特にここでは、電子の二次元ガス（２ＤＥＧ）を収容するように構成されている。
【0072】
例えば、酸化シリコンなどの、例えば、酸化物の上面５８Ａを有する絶縁層５８は、上面２１Ａ上に延在する。
【0073】
絶縁層３６はまた、第２のデバイス部分２１上、特に絶縁層５８上にも延在する。絶縁層５８は、例えば、２０ｎｍ～１μｍを備えた厚さを有することができる。
【0074】
ヘテロ構造ベースの部品７の表面構造６０は、第２のデバイス部分２１の上面２１Ａ上に延在する。
【0075】
表面構造６０は、ダイ３内に集積された特定のヘテロ構造ベースの電子部品７に応じて、ヘテロ構造ベースの部品７の機能領域を形成する様々な導電性及び／又は絶縁性領域とすることができる。
【0076】
ヘテロ構造ベースの電子部品７がＨＥＭＴトランジスタであるこの実施形態では、表面構造６０は、第１の軸Ｘに沿って互いにある距離をおいて延在する、導電性材料のソース領域６１及びドレイン領域６２を備える。
【0077】
ソース領域６１及びドレイン領域６２は、ヘテロ構造５０と、特にチャネル層５５とバリア層５６との間の界面に形成される二次元ガスと電気的に接触し、特にオーミック接触しており、それぞれ、ＨＥＭＴトランジスタ７のソース端子Ｓ及びドレイン端子Ｄを形成する。
【0078】
図１の実施形態では、ソース領域６１及びドレイン領域６２は、第３の軸Ｚに対して平行に、絶縁層３６、５８を通って上面２１Ａまで延在する。
【0079】
ただし、ソース領域６１及びドレイン領域６２は、特定の用途に応じて、第３の軸Ｚに対して平行に、また、ヘテロ構造５０を部分的に通って、例えば、バリア層５６の一部に対して、又はバリア層５６の厚さ全体にわたって表面５５Ａまで延在することができる。
【0080】
表面構造６０はまた、ここではチャネル変調領域６４及びゲートコンタクト領域６５によって形成されたゲート構造も備え、それらの領域は、ソース領域６１とドレイン領域６２との間のヘテロ構造５０内の二次元ガスの形成を電気的に制御するようにバイアスすることができる。ゲート構造は、ＨＥＭＴトランジスタ７のゲート端子Ｇを形成する。
【0081】
この実施形態では、ＨＥＭＴトランジスタ７は、ノーマリオフ型、すなわち、エンハンスメント型のトランジスタである。
【0082】
詳細には、この実施形態では、チャネル変調領域６４は、半導体材料のものであり、バリア層５６に対して異なる導電型、例えば、Ｐ型を有する。特に、チャネル変調領域６４は、Ｐ型窒化ガリウム（ｐ－ＧａＮ）であってもよい。
【0083】
ただし、チャネル変調領域６４は、適切な仕事関数を有する制御電極として使用される誘電体層、金属層、及び／又は半導体層を含む異なる材料のセットによって形成されてもよい。
【0084】
チャネル変調領域６４は、第１の軸Ｘに沿ってソース領域６１とドレイン領域６２との間の上面２１Ａ上に延在し、上面６４Ａを有する。
【0085】
チャネル変調領域６４の上面６４Ａは、デバイス１を製造するために使用される特定の製造工程に応じて、ゲート絶縁領域４０、４１の上面４０Ａ、４１Ａの座標と等しいか、又はそれらの座標とは異なる、第３の軸Ｚに沿った座標において延在してもよい。
【0086】
特に、この実施形態では、チャネル変調領域６４の上面６４Ａは、第３の軸Ｚに沿って測定された、第２の中間層１８からのゲート絶縁領域４０、４１の上面４０Ａ、４１Ａの距離に対してより小さい、第３の軸Ｚに沿って測定された、第２の中間層１８からの距離に配置されている。これにより、デバイス１の製造の信頼性を高めることができる。
【0087】
導電性材料のゲートコンタクト領域６５は、チャネル変調領域６４と電気的に接触して、特にここでは、上面６４Ａと接触して延在する。
【0088】
ダイ３の表面領域１２はまた、第１のデバイス部分２０と第２のデバイス部分２１との間の第２の中間層１８上に、その中間層と直接接触して延在する残留分離部分７０も備える。
【0089】
図２の概略上面図に見られるように、残留分離部分７０は、第２のデバイス部分２１を取り巻く。
【0090】
再び図１を参照すると、残留分離部分７０は、上面を有し、その上面は、この実施形態では、第１のデバイス部分２０の上面２０Ａと連続し、特に整列しており、その結果、同じ参照番号で示されている。
【0091】
残留分離部分７０は、第１の軸Ｘに対して平行に、第２のデバイス部分２１に対して横方向に隣接している。
【0092】
詳細には、残留分離部分７０は、第１のデバイス部分２０に隣接する第１の側壁７１と、第１の側壁７１に対向し、かつ第２のデバイス部分２１に隣接する第２の側壁７２とを有する。
【0093】
残留分離部分７０は、第２の中間層１８上に延在し、かつその中間層と直接接触する、例えば、酸化物、特に酸化シリコンを含む画定領域７５と、画定領域７５上に延在し、かつその画定領域と直接接触する、第１のデバイス部分２０のエピタキシャル領域２３と同じ材料（シリコン）の多結晶領域７６とを含む。
【0094】
画定領域７５は、例えば、酸化物、特に酸化シリコンの単一層によって、又は例えば、酸化物の１つ以上の層、及び／若しくは窒化物の１つ以上の層を備える多層膜によって、形成されてもよい。
【0095】
詳細には、一実施形態によれば、画定領域７５は、酸化シリコンであってもよい。
【0096】
異なる実施形態によれば、画定領域７５は、酸化物層、特に酸化シリコンと、窒化物層とを含むことができる。一実施形態によれば、酸化物層は、半導体層１８と直接接触してもよい。
【0097】
画定領域７５は、例えば、７ｎｍ～３００ｎｍ、特に７０Å～２００Åに含まれる、第３の軸Ｚに沿った厚さを有してもよい。
【0098】
この実施形態では、多結晶領域７６は、多結晶構造を有する。
【0099】
この実施形態では、多結晶領域７６は、エピタキシャル領域２３とモノリシックである。
【0100】
第１の側壁７１の傾斜は、エピタキシャル領域２３の結晶方位、及び画定領域７５の、第３の軸Ｚに沿った厚さに依存し得る。例えば、エピタキシャル領域２３が＜１１１＞結晶方向に従って配向されている場合、第１の側壁７１は、第１の軸Ｘに対して平行な方向と約５４°の角度を形成し得る。
【0101】
多結晶領域７６は、上面２０Ａからある距離をおいて延在する。
【0102】
絶縁材料、例えば、酸化物の絶縁領域７７は、第１のデバイス部分２０と、第２のデバイス部分２１との間で、上面２０Ａからダイ３内に延在する。
【0103】
詳細には、絶縁領域７７は、第３の軸Ｚに対して平行に、エピタキシャル領域２３内の上面２０Ａから第１のデバイス部分２０内に延在し、残留分離部分７０内で上面２０Ａと多結晶領域７６との間に延在する。
【0104】
図１の実施形態では、エピタキシャル多層膜４９は、隆起表面７８を形成する残留分離部分７０の第２の側壁７２上に共形的に延在する部分を備える。
【0105】
隆起面７８は、上面２１Ａに対してより大きく、かつ、ここでは絶縁層５８の上面５８Ａよりも更に大きい、第３の軸Ｚに沿った座標に配置されている。
【0106】
残留分離部分７０の形状及び構造は、デバイス１を製造するために使用される特定の製造工程に応じて変化し得る。
【0107】
エピタキシャル多層膜２１とエピタキシャル領域２３との間に多結晶領域７６が存在することは、エピタキシャル多層膜を形成する材料（例えば、ＧａＮ）と、エピタキシャル領域を形成する材料（例えば、シリコン）との間の格子不整合によって生じる応力を低減するのに有用であり得る。結果として、多結晶領域の存在は、ダイ３における転位のリスク（したがって、デバイス１の起こり得る破壊）の低減に寄与し得る。
【0108】
デバイス１は、シリコンベースの部品５及びヘテロ構造ベースの部品７が、異なるダイに集積される電子デバイスに対して小さい寸法を維持しながら、シリコンベースの部品５及びヘテロ構造ベースの部品７の機能性を単一のダイ内に組み合わせることを可能にする。
【0109】
更に、シリコンベースの部品５とヘテロ構造ベースの部品７との間の電気接続は、ダイ３上に直接形成することができる。これにより、使用時に、デバイス１の高い電気的性能を確保することができる。例えば、様々な部品のスイッチング速度に関して、それらの間の電気接続に関連する最小抵抗損失、及び寄生インダクタンスの存在による最小過電圧効果である。
【0110】
【0111】
【0112】
ウエハ１００は、基板１４を備え、基板１４の上に既に成長されたエピタキシャル層１５、１６、１７、及び１８を有する。
【0113】
第４のエピタキシャル層又は第２の中間層１８は、ウエハ１００の上面１００Ａを形成する。
【0114】
第２の中間層１８は、第１の部分１０１Ａであって、その上に第１のデバイス部分２０が形成されることが意図されている、すなわち、そこにＰＭＯＳ ５Ａトランジスタ及びＮＭＯＳ ５Ｂトランジスタが集積されることが意図されている、第１の部分１０１Ａと、第２の部分１０１Ｂであって、その上に第２のデバイス部分２１が形成されることが意図されている、すなわち、その上にエピタキシャル多層膜４９が成長され、かつＨＥＭＴトランジスタ７が集積されることが意図されている、第２の部分１０１Ｂとを備える。
【0115】
続いて、図３Ｂでは、例えば、酸化物、特に酸化シリコンを含む画定層１０２が、上面１００Ａ上に形成される。
【0116】
画定層１０２は、図１の画定領域７５について説明したように、異なる材料の１つ以上の層によって形成することができる。
【0117】
画定層１０２は、第３の軸Ｚに沿って、例えば７ｎｍ～３００ｎｍ、特に７０Å～２００Åに含まれる薄い厚さを有することができる。
【0118】
画定層１０２は、画定領域７５（図１）を形成することが意図されている。
【0119】
画定層１０２は、第２の中間層１８の表面部分の酸化によって、又は上面１００Ａ上への堆積によって形成することができる。酸化の場合、第２の中間層１８の厚さは、図３Ａの層１８に対する酸化に応答して減少し得る。しかしながら、第２の中間層１８の厚さに対して画定層１０２の厚さがはるかに小さいことを考慮すると、簡略化のために、第２の中間層１８の厚さは、第１近似として、酸化の前後で同じままであると仮定することができる。
【0120】
次に、図３Ｃにおいて、画定層１０２は、第２の中間層１８の第１の部分１０１Ａ（その上に第１のデバイス部分２０が形成されることが意図されている）、すなわち、上にエピタキシャル領域２３が形成されることが意図されている第２の中間層１８の部分において、除去される。したがって、画定層１０２のうち、以下で成長マスク１０３とも呼ばれる部分が残る。
【0121】
実際には、成長マスク１０３は、第２の中間層１８の第１の部分１０１Ａを露出させ、第２の中間層１８の第２の部分１０１Ｂを覆う。
【0122】
図３Ｄでは、半導体材料、特に第２の中間層１８と同じ材料（ここでは、シリコン）の表面層１０５が、ウエハ１００上に成長される。
【0123】
表面層１０５は、上面１０５Ａを有する。
【0124】
表面層１０５は、第２の中間層１８から、特にそれぞれの第１の部分１０１Ａから第３の軸Ｚに対して平行に成長するエピタキシャル部分１０６と、成長マスク１０３上で第３の軸Ｚに対して平行に成長する犠牲部分１０７とを含む。
【0125】
単結晶基板から成長するエピタキシャル部分１０６は、第２の中間層１８の単結晶構造を維持し、第１のデバイス部分２０のエピタキシャル領域２３を形成することが意図されている。
【0126】
犠牲部分１０７は、非結晶基板から成長し、多結晶構造を有する。
【0127】
図３Ｅでは、ＮＭＯＳトランジスタ５Ｂのボディ領域に対応するドープ領域２８、及び任意選択的に、絶縁層１０８が、表面層１０５内に形成される。
【0128】
詳細には、ボディ領域２８は、エピタキシャル部分１０６内に形成され、そこには、シリコンベースの部品５が形成される。
【0129】
ボディ領域２８は、ドーピングイオン注入によって形成されてもよい。
【0130】
【0131】
絶縁層１０８は、表面層１０５に絶縁トレンチ、例えば、シャロートレンチアイソレーション（Shallow Trench Isolation、ＳＴＩ）を形成することによって、形成されてもよい。この場合、エピタキシャル部分１０６の厚さ、及び犠牲部分１０７の厚さは、絶縁層１０８の形成に応答して減少し得る。
【0132】
更に、再び図３Ｅを参照すると、１つ以上の表面層１１０は、デバイス１のダイ３に集積することが望まれる特定のシリコンベースの電子部品５に従って、表面層１０５の上面１０５Ａ上に形成され得る。
【0133】
図示の実施形態では、表面層１１０は、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂのゲート絶縁領域４０、４１（図１）を形成することが意図された層である。特に、表面層１１０のうち、ここでは依然として１１０によって示されるポリシリコンの単一ゲート層のみが、ここでは示されている。ただし、ここでは図示されていない酸化物層が、上面１０５Ａとポリシリコン層１１０との間に、それ自体公知の方法で形成される。
【0134】
ポリシリコン層１１０は、上面１１０Ａを有する。
【0135】
上面１１１Ａを有する、例えば酸化シリコン、窒化シリコン、酸化アルミニウム、及び炭化シリコンのうちの１つ以上を含む、例えば単一層又は絶縁多層膜の、例えば絶縁材料のマスク犠牲層１１１もまた、ゲート層１１０の表面１１０Ａ上に形成される。
【0136】
図３Ｆでは、開口部１１３が、犠牲部分１０７の上方に開けられている。
【0137】
この開口部１１３は、層１１０、１１１の一部を選択的に除去することによって形成され、それによって、下にある犠牲部分１０７を露出させる。
【0138】
犠牲層１１１の残りの部分は、エッチングマスクとして使用することができる。
【0139】
続いて、図３Ｇに示すように、エッチングマスク１１１を用いて、開口部１１３において絶縁層１０８及び犠牲部分１０７を除去する。
【0140】
したがって、犠牲部分１０７のうち、エッチングマスクの下に配置された部分が残り、これが、図１の多結晶領域７６を形成することになる。
【0141】
図３Ｇのエッチングに続いて、犠牲部分１０７に形成された凹部は、開口部１１３と連続しており、成長マスク１０３の一部を露出させる。
【0142】
【0143】
成長マスク１０３の露出部分のエッチングは、下にある第２の中間層１８を第１近似までエッチングしない選択的化学薬品を使用して実行され得る。
【0144】
したがって、図３Ｈのエッチングに続いて、開口部１１３はまた、第２の中間層１８の第２の部分１０１Ｂも露出させる。
【0145】
【0146】
詳細には、図１のバッファ層５２に対応し、したがって、同じ参照番号によって示される第１のバッファ層が、ウエハ１００上に成長される。第１バッファ層５２は、上面１００Ａの露出部分上に、第２の側壁７２上に、かつエッチングマスク１１１上に延在する。
【0147】
図１のバッファ層５３に対応し、したがって、同じ参照番号で示される第２のバッファ層は、第１のバッファ層５２上に成長される。
【0148】
図１のチャネル層５５に対応し、したがって、同じ参照番号で示されるチャネル層は、第２のバッファ層５３上に成長される。
【0149】
図１のバリア層５６に対応し、したがって、同じ参照番号で示されるバリア層は、チャネル層５５上に成長される。
【0150】
ワーク多層膜１１４は、エッチングマスク１１１上に、かつ残留部分７０の第２の側壁７２上に延在する高架部分１１５と、第２の中間層１８の上面１００Ａ上に直接延在する有用部分１１６とを含む。
【0151】
有用部分１１６は、実質的に平坦である、特に上面１００Ａに対して実質的に平行である、上面１１６Ａを有する。
【0152】
第２の中間層１８上に成長した有用部分１１６は、単結晶型のものであり、ヘテロ構造ベースのデバイス７を集積するために使用される。
【0153】
次に、図３Ｊにおいて、チャネル変調領域６４は、それ自体既知の方法で、例えば、特定の層を成長させて画定することによって、有用部分１１６の上面１１６Ａ上に形成される。
【0154】
実際には、この実施形態では、ワーク多層膜１１４の有用部分１１６はまた、チャネル変調領域６４も含む。
【0155】
したがって、ここでは、変調領域６４の表面６４Ａは、有用部分１１６の最も高架の表面、すなわち、表面１００Ａから第３の軸Ｚに沿って最大距離にある有用部分１１６の表面を形成する。
【0156】
エッチングマスク１１１が延在する表面１１０Ａは、表面１００Ａから第３の軸Ｚに沿って、有用部分１１６の最も高架の表面に対してより大きく、かつ表面１１０Ａに対してより低い距離に配置され得る。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0157】
例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、及び炭化シリコンのうちの１つ以上を含む、例えば、単層又は絶縁多層の絶縁材料の保護層１１８が、図３Ｋに示すように、バリア層５６上に形成される。保護層１１８は、第３の軸Ｚに沿って、チャネル変調領域６４の厚さよりも大きい、例えば、１０ｎｍ～５００ｎｍに含まれる厚さを有する。
【0158】
言い換えれば、保護層１１８は、チャネル変調領域６４を完全に覆う。
【0159】
保護層１１８は、有用部分１１６において、有用部分１１６の上面１１６Ａと面する上面１１８Ａを有する。
【0160】
この実施形態では、保護層１１８の上面１１８Ａは、表面１００Ａから第３の軸Ｚに沿った高さまで延在し、その高さは、表面１００Ａから第３の軸Ｚに沿った、エッチングマスク１１１の上面１１１Ａの高さよりも低い。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0161】
更に、この実施形態では、保護層１１８の上面１１８Ａと、チャネル変調領域６４の上面６４Ａとの間の、第３の軸Ｚに沿った距離は、第３の軸Ｚに沿ったエッチングマスク１１１の厚さよりも大きい。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0162】
図３Ｌにおいて、ワーク多層膜１１４の高架部分１１５は、エッチングマスク１１１の上面１１１Ａまで少なくとも部分的に除去され、それによって、エッチングマスク１１１を露出させる。
【0163】
この除去は、平坦化、例えば、化学機械研磨（chemical-mechanical polishing、ＣＭＰ）又は他のエッチング技術によって実行されてもよい。
【0164】
図示の実施形態では、ワーク多層膜１１４の高架部分１１５の除去後、エッチングマスク１１１の上面１１１Ａと同じ高さで、隆起部分７８を形成する第２の側壁７２上に延在する部分のみが残る。
【0165】
保護層１１８のうち、ワーク多層膜１１４の有用部分１１６上に延在する、依然として１１８によって示される部分が残る。
【0166】
次に、図３Ｍに示すように、ウエハ１００をエッチングして、エッチングマスク１１１を除去し、したがって、ゲート層１１０を露出させる。
【0167】
この実施形態では、エッチングマスク１１１のエッチングはまた、保護層１１８もエッチングし、したがって、その厚さを減少させる。ただし、エッチングマスク１１１の厚さは、チャネル変調領域６４の上面６４と、保護層１１８の上面１１８Ａとの間の距離よりも小さいため、残った保護層１１８は、依然としてチャネル変調領域６４を完全に覆う。その結果、チャネル変調領域６４は、図３Ｍのエッチングによって損傷を受けることはない。
【0168】
エッチングの後、保護層１１８は、図１を参照して説明した絶縁層５８を形成する。
【0169】
エッチングマスク１１１及び保護層１１８を形成する材料、並びにエッチングマスク１１１を除去するために使用される特定のエッチングによれば、図３Ｍのエッチングは、エッチングマスク１１１のみを選択的に除去し、かつ保護層１１８を除去しない場合がある。
【0170】
続いて、図３Ｎにおいて、ゲート層１１０が画定され、それによって、ゲート絶縁領域４０、４１が形成される。更に、（高）ドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、３１は、表面層１０５のエピタキシャル部分１０６内に形成される。例えば、それらは、マスキング及びイオン注入の後続の動作を通して画定されてもよい。
【0171】
ウエハ１００の絶縁層及び／又はパッシベーション層（例えば、図１の酸化物層３５、３６）を形成し、そして電子部品５、７の金属コンタクト領域（例えば、図１の領域４２～４５、及び６１、６２、６５）を形成するための、ここでは示されていない製造工程が続く。
【0172】
更に、ここでは図示されていないが、例えば、金属相互接続の上部層を形成し、ウエハをダイシングするなどの最終製造工程が続き、これによりデバイス１が形成される。
【0173】
実際には、本製造プロセスにおいて、シリコンベースの部品５（ここでは、ＰＭＯＳ ５Ａトランジスタ、ＮＭＯＳ ５Ｂトランジスタ）のドープ領域２５Ａ、２５Ｂ、２７、２８、２９Ａ、２９Ｂ、３１の少なくとも一部は、エピタキシャル多層膜４９を成長させた後に形成される。
【0174】
特に、シリコンベースの部品５の高ドーピングドープ領域、すなわち、ここでは、ソース領域２５Ａ、２９Ａ及びドレイン２５Ｂ、２９Ｂ領域、並びにトランジスタ５Ａ、５Ｂのボディコンタクト領域２７、３１は、エピタキシャル多層膜４９を成長させた後に形成される。
【0175】
これは、エピタキシャル多層膜４９、１１４が、エピタキシャル多層膜４９の良好な成長品質を得ること、及び同時に、シリコンベースの部品５の製造に悪影響を及ぼさないことを可能にする高いサーマルバジェットを使用して成長されることを可能にする。
【0176】
例えば、実際には、ＡｌＮの第１のバッファ層５２の成長は、約１１００℃の温度で約１５～３０分に含まれる時間間隔にわたって行われてもよく、第２のバッファ層５３、チャネル層５５、バリア層５６、及びチャネル変調領域６４を形成するＧａＮ層及びＡｌＧａＮ層の成長は、後続の成長工程において、各々、約１０３０℃～１０８０℃の温度で約５～１５分の間隔にわたって行われてもよい。このサーマルバジェットは、トランジスタ５Ａ、５Ｂの高ドーピング領域のドーピング原子の拡散、ひいては、製造プロセスの信頼性の低下を引き起こす。
【0177】
逆に、本製造プロセスは、シリコンベースの電子部品５、及びヘテロ構造ベースの電子部品７の両方が同じダイに集積されることを可能にし、また同時に、ヘテロ構造５０の高い結晶学的品質、及びシリコンベースの部品５の高い製造信頼性の両方が得られることを可能にする。その結果、シリコンベースの部品５、及びヘテロ構造ベースの部品７は、使用時に高い電気的性能を有することができる。
【0178】
更に、シリコンベースの部品５がＭＯＳトランジスタ５Ａ、５Ｂを含む図示された実施形態では、ワーク多層膜１１４がゲート絶縁層１１０の形成後かつゲート絶縁層１１０の画定前に成長されることができるという事実により、エピタキシャル多層膜４９の形成に関連する製造工程を簡略化することができる。
【0179】
実際には、例えば、ゲート絶縁層１１０は、エッチングマスク１１１の形成のための支持体として使用することができる。
【0180】
更に、図３Ａ～図３Ｎの製造プロセスの実施形態を依然として参照すると、成長マスク１０３の使用は、シリコンベースの電子部品５が形成される単結晶のエピタキシャル部分１０６を成長させることと、上にワーク多層膜１１４が成長する成長マスク１０３の下の上面１００Ａの表面品質を保護することと、の両方を同時に可能にし得る。
【0181】
成長マスク１０３が酸化物、特に酸化シリコンを含み得るという事実により、成長マスク１０３は、第２の中間層１８を除去するために使用可能な化学種とは異なる化学種によってエッチング可能になる。その結果、下にある上面１００Ａを露出させる犠牲部分１０７を通る開口部又は凹部１１３は、少なくとも第１近似に対して、ワークエピタキシャル多層膜１１４（図３Ｇ～図３Ｉ）を成長させる表面１００Ａの品質に影響を与えることなく形成することができる。
【0182】
特に、成長マスク１０３が、半導体層１８と直接接触する酸化物を含む層、を含むという事実は、エピタキシャル多層膜４９を成長させる表面１００Ａを損傷するリスクを更に低減することを可能にし得る。
【0183】
特に、成長マスク１０３が酸化シリコンのものであり、かつ層１８がシリコンのものであるという事実は、層１８のシリコンに対して成長マスク１０３の高度に選択的なエッチング速度を得ることを可能にする。更に、湿式エッチングを使用して、ワークエピタキシャル多層膜１１４の成長前に、表面１００Ａを洗浄することもできる。
【0184】
実際には、成長マスク１０３は、上に重なる犠牲部分１０７のエッチング中に停止層として使用することができ、したがって、上に重なる犠牲部分１０７の完全な除去を確実にする。更に、成長マスク１０３内の開口部の形成は、下にある表面１００Ａの品質、例えば、テラス形成及びピッティングに対して影響を与えない。
【0185】
エピタキシャル多層膜４９、したがって、ヘテロ構造５０は、高い結晶学的品質を有することができる。その結果、ヘテロ構造５０における二次元ガスの形成に基づいて機能する対応する電子部品７は、使用時に高い電気的性能を有することができる。
【0186】
同時に、電子部品５もまた、高い結晶学的品質を有し得る単結晶シリコン層（エピタキシャル部分１０６）に集積される。その結果、電子部品５は、使用時に高い電気的性能を有することができる。
【0187】
更に、成長マスク１０３の厚さは、エピタキシャル多層膜４９を形成するためのマスクとして使用されるのに十分厚く、同時に、表面層１０５の上面１０５Ａの非平坦性を最小限に抑えるのに十分薄くすることができる。実際には、表面層１０５の上面１０５Ａは、実質的に平坦であると見なすことができる。これは、シリコンベースの電子部品５、及びヘテロ構造ベースの電子部品７の両方の形成をもたらす、後続の製造工程を容易にすることができる。
【0188】
半導体電子デバイス１を形成するための出発基板として＜１１１＞シリコンの基板１４を使用する可能性は、特にチャネル層５５がＧａＮのものである場合に、ヘテロ構造５０の高いエピタキシャル品質が得られることを可能にし得る。その結果、ヘテロ構造ベースの電子部品７は、優れた電気的性能を有することができる。また、本出願人は、＜１１１＞シリコンの基板１４を使用することによって、シリコンベースの電子部品５の優れた電気的性能を得ることができることも確認した。
【0189】
【0190】
例えば、エピタキシャル多層膜４９は、表面層１０５の前に成長させてもよい。
【0191】
例えば、ＮＭＯＳ、ＰＭＯＳトランジスタのボディ領域は、絶縁酸化物（３３、１０８）を形成する前に形成されてもよいし、フィールド絶縁（ＳＴＩ）を形成した後に注入されてもよい。特に、それらは、ＰＭＯＳ、ＮＭＯＳトランジスタのゲート構造を形成する酸化物を形成する前に、すなわち、例えば、ポリシリコン層１１０を堆積する前に、形成される。
【0192】
例えば、多層膜１１４は、露出部分１０１Ｂのみから選択的に成長してもよい。この場合、部分１１５は存在しない。その結果、図３Ｌの除去は、なくてもよい。
【0193】
最後に、添付の特許請求の範囲において定義されるような本開示の範囲から逸脱することなく、本明細書において記載及び図示される電子デバイス１及び製造プロセスに対して他の修正及び変形が行われ得ることは明らかである。
【0194】
電子デバイス１は、ＰＭＯＳ ５Ａトランジスタ及びＮＭＯＳ ５Ｂトランジスタに加えて、又はその代わりに、ダイ３内に集積された能動及び／又は受動の他のシリコンベースの電子部品５を備えてもよい。
【0195】
例えば、図２に示すように、シリコンベースの電子部品５はまた、バイポーラトランジスタ５Ｃと、ダイオード及び抵抗器などの受動部品５Ｄとを含むこともできる。図２において、バイポーラトランジスタ５Ｃ及び受動部品５Ｄは、互いに別個であり、かつ破線によって概略的に示されるそれぞれのデバイス部分１２０、１２１に集積される。
【0196】
例えば、デバイス部分１２０、１２１は、基板領域１０上に成長させたそれぞれの単結晶シリコンエピタキシャル領域内に形成され、特にエピタキシャル領域２３とモノリシックに形成される。
【0197】
絶縁領域、例えば、浅い又は深いトレンチは、それ自体既知の方法で、部分１２０、１２１、及び２０間に配置されてもよく、その結果、それぞれの電子部品は、使用中、互いに電気的に絶縁される。
【0198】
デバイス１はまた、図２に示されるものに加えて、又はその代わりに、ダイ３内に集積された他のシリコンベースの電子部品５を備えてもよい。例えば、部品５は、例えば、１５Ｖ～２０Ｖの中電圧用途のためのＭＯＳトランジスタ、例えば、２０Ｖ～２００Ｖの動作電圧での用途のためのＤＭＯＳトランジスタ及び／又はドリフトＭＯＳトランジスタ、薄膜抵抗器、ＯＴＰ又はＭＴＰメモリ、相変化メモリ、などを含むことができる。
【0199】
互いに異なる型のシリコンベースの電子部品５の集積は、それ自体知られており、したがって、ここでは更に示されない製造工程を通して、例えば、ＢＣＤ技術を通して実行され得ることは、当業者には明らかであろう。
【0200】
例えば、様々な半導体領域の導電型のｎ又はｐは、説明されたものに関して反転されてもよい。
【0201】
例えば、エピタキシャル多層膜４９は、ヘテロ構造５０のみを含んでもよい。言い換えれば、ヘテロ構造５０は、基板領域１０上に直接成長させてもよい。
【0202】
例えば、層１４～１８は、特定の用途に応じて、ドーピング種（Ｐ又はＮ）の１つ以上の拡散領域を含んでもよい。
【0203】
例えば、ヘテロ構造ベースの部品７は、ＨＥＭＴトランジスタ７以外の電子部品を含んでもよい。
【0204】
例えば、ＨＥＭＴトランジスタ７は、ノーマリオフ型であってもよく、ゲート構造は、前述したものと異なっていてもよい。例えば、ゲート構造は、リセス型であってもよく、かつ／又はゲート構造の製造は、ゲート構造下でフッ素プラズマの使用を含んでもよい。あるいは、ＨＥＭＴトランジスタ７は、ノーマリーオン型、すなわち、デプレッション型であってもよい。
【0205】
例えば、図１を参照すると、第１のデバイス部分２０と第２のデバイス部分２１との間に延在する絶縁領域７７は、示されているものとは異なる形状及び構造を有してもよい。例えば、それは、第３の軸Ｚに沿ってダイ３内のより深い深さまで延在する１つ以上のトレンチであってもよい。
【0206】
例えば、基板領域１０を形成するエピタキシャル層の数は、特定の用途に応じて異なってもよい。
【0207】
例えば、エピタキシャル多層膜４９及びエピタキシャル領域２３の、第３の軸Ｚに沿った所望の厚さに応じて、第２の中間層１８は、なくてもよく、エピタキシャル多層膜４９は、第２のディープ層１７上に直接成長させてもよい。
【0208】
中電圧又は低電圧（例えば、７Ｖ～４０Ｖ）の用途の場合、基板領域１０は、基板１４及び第１のディープ層１５（又は第１の中間層１６）のみを備えてもよい。実際には、この場合、エピタキシャル多層膜４９は、第１のディープ層１５上に直接成長させることができ、又はもしあれば、第１の中間層１６上に成長させることができる。
【0209】
例えば、電子部品５は、シリコン以外の単一半導体、例えば、Ｇｅ、ＳｉＧｅなどに基づく電子部品であってもよい。
【0210】
半導体電子デバイスを製造するためのプロセスは、第１の部分（１０１Ａ）と、第１の部分とは異なる第２の部分（１０１Ｂ）とを有する半導体材料の基板層（１８）を含むウエハ（１００）を提供することと、基板層の第１の部分（１０１Ａ）上に単一半導体材料のエピタキシャル領域（２３、１０６）を成長させることと、基板層の第２の部分（１０１Ｂ）上に、ヘテロ構造（５０）を含むエピタキシャル多層膜（４９、１１４）を成長させることと、エピタキシャル領域（２３、１０６）から、単一半導体材料に基づいた第１の電子部品（５Ａ、５Ｂ、５Ｃ、５Ｄ）を形成することと、ヘテロ構造から、ヘテロ構造に基づいた第２に電子部品（７）を形成することと、を含み、第１の電子部品を形成することは、エピタキシャル多層膜を成長させる工程の後に、エピタキシャル領域（２３）内に複数のドープ領域（２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、３１）を形成することを含むものとして、要約される。
【0211】
第１の電子部品は、ＭＯＳトランジスタ（５Ａ、５Ｂ）であり、複数のドープ領域を形成することは、エピタキシャル領域内に、ＭＯＳトランジスタのソース領域（２５Ａ、２９Ａ）、ドレイン領域（２５Ｂ、２９Ｂ）、及びボディコンタクト領域（２７、３１）のうちの１つ以上を形成することを含む。
【0212】
第１の電子部品は、ゲート絶縁領域（４０、４１）を有するＭＯＳトランジスタ（５Ａ、５Ｂ）であり、第１の電子部品を形成することは、エピタキシャル多層膜（１１４、４９）を成長させる前に、エピタキシャル領域（１０６）上に、例えば、ポリシリコンのゲート絶縁層（１１０）を形成することと、エピタキシャル多層膜を成長させる工程の後に、ゲート絶縁層を画定し、それによって、ゲート絶縁領域を形成することと、を更に含む。
【0213】
ドープ領域は、１・１０１６原子／ｃｍ３～４・１０２１原子／ｃｍ３に含まれるドーピングレベルを有する。
【0214】
エピタキシャル多層膜を成長させることは、基板層（１８）上に成長マスク（１０３）を形成することと、成長マスク（１０３）に開口部を形成し、それによって、基板層の第２の部分を露出させることと、を含む。
【0215】
成長マスク（１０３）は、エピタキシャル領域を成長させる前に形成され、成長マスクは、基板層（１８）の第１の部分（１０１Ａ）を露出させる。
【0216】
エピタキシャル領域を成長させることは、基板層（１８）の第１の部分（１０１Ａ）上に延在する第１の部分（１０６）と、成長マスク（１０３）上に延在する第２の部分（１０７）と、を有する単一半導体材料の表面層（１０５）を成長させることを含み、成長マスク（１０３）内に開口部を形成することは、表面層の第２の部分（１０７）に、成長マスクまで延在する凹部を形成することを含む。
【0217】
製造プロセスは、表面層（１０５）の第１の部分（１０６）の上方に延在し、かつ表面層（１０５）の第２の部分（１０７）の上方に開口部（１１３）を有するエッチングマスク（１１１）を形成することを更に含み、エピタキシャル多層膜を成長させることは、基板層（１８）の第２の部分（１０１Ｂ）上に延在する第１の部分（１１６）と、エッチングマスク上に延在する第２の部分（１１５）と、を有するワーク多層膜（１１４）を成長させることと、ワーク多層膜の第２の部分（１１５）を除去することと、を含み、エッチングマスク（１１１）は、方向（Ｚ）に沿った基板層（１８）から、ワーク多層膜の第１の部分（１１６）よりも高い位置に配置されている表面（１１０Ａ）からの方向（Ｚ）に沿って延在する。
【0218】
成長マスク（１０３）は、酸化物層、例えば、酸化シリコンを含む。
【0219】
成長マスク（１０３）は、７ｎｍ～３００ｎｍに含まれる厚さを有する。
【0220】
第２の電子部品は、ＨＥＭＴトランジスタ（７）であり、ヘテロ構造は、例えば、ＧａＮを含む、周期表のＩＩＩ族及びＶ族の材料に基づく。
【0221】
ＨＥＭＴトランジスタは、上面（６４Ａ）を有する半導体材料のチャネル変調領域（６４）を含み、第２の電子部品を形成することは、チャネル変調領域（６４）の上面（６４Ａ）が、ゲート絶縁層（１１０）の上面（１１０Ａ）と、基板層との間の方向（Ｚ）に沿った距離よりも小さい、方向（Ｚ）に沿った基板層（１８）からの距離に配置されるように、ヘテロ構造（５０）上にチャネル変調領域を成長させることを含む。
【0222】
ウエハは、第１の導電型（Ｐ）を有する基板（１４）と、第１の導電型とは異なる第２の導電型（Ｎ）を有し、かつ基板の上方に延在する、基板層（１５、１６、１７、１８）とを含む。
【0223】
単一半導体材料は、シリコンであり、ウエハ（１００）は、単結晶シリコン、特に＜１１１＞シリコンのものである。
【0224】
半導体電子デバイス（１）は、ダイ（３）と、単一半導体材料に基づく第１の電子部品（５）と、ヘテロ構造に基づく第２の電子部品（７）と、を含むものとして要約され、ダイは、半導体材料の基板領域（１０）と、基板領域上に延在する単一半導体材料の単結晶領域（２３）を含む第１の表面部分（２０）と、第１の表面部分とは異なり、かつ基板領域上に延在するエピタキシャル多層膜（４９）を含む第２の表面部分（２１）を含み、エピタキシャル多層膜は、ヘテロ構造（５０）を含み、第１の電子部品（５）は、ダイの第１の表面部分に集積され、第２の電子部品（７）は、ダイの第２の表面部分に集積される。
【0225】
上で説明される様々な実施形態を組み合わせて、更なる実施形態を提供することができる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、更なる実施形態を提供することができる。
【0226】
これらの変更及び他の変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに全ての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図3N】
【外国語明細書】