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特開2025-23903ヘテロ構造に基づく電子部品を集積して、機械的応力を低減した半導体電子デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025023903
(43)【公開日】2025-02-19
(54)【発明の名称】ヘテロ構造に基づく電子部品を集積して、機械的応力を低減した半導体電子デバイス
(51)【国際特許分類】
H10D 30/47 20250101AFI20250212BHJP
H10D 30/83 20250101ALI20250212BHJP
H10D 30/87 20250101ALI20250212BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 C
H01L29/80 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024119313
(22)【出願日】2024-07-25
(31)【優先権主張番号】102023000015828
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】IT
(31)【優先権主張番号】18/776,141
(32)【優先日】2024-07-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】312014443
【氏名又は名称】エスティマイクロエレクトロニクス インターナショナル エヌ．ヴイ．
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(74)【代理人】
【識別番号】100126480
【弁理士】
【氏名又は名称】佐藤 睦
(72)【発明者】
【氏名】デペトロ，リッカルド
(57)【要約】 （修正有）
【課題】ヘテロ構造に基づく電子部品を集積して、機械的応力を低減した半導体電子デバイスを提供する。
【解決手段】半導体電子デバイス１は、半導体材料の基板領域１０と、基板領域上に延在し、かつ、ヘテロ構造５０を含むエピタキシャル多層膜４９を有する、ヘテロ構造に基づく第１の電子部品２１と、基板領域上に延在する分離領域７０と、を有する。分離領域は、第１の方向に沿って、エピタキシャル多層膜と並んで配置されている多結晶型の半導体材料の多結晶領域７３Ａを含む。デバイスはまた、基板領域上に延在する単結晶型の単一半導体材料のエピタキシャル領域２３を有する。多結晶領域は、第１の方向に沿って、エピタキシャル多層膜とエピタキシャル領域との間に延在する。
【選択図】図１
【解決手段】半導体電子デバイス１は、半導体材料の基板領域１０と、基板領域上に延在し、かつ、ヘテロ構造５０を含むエピタキシャル多層膜４９を有する、ヘテロ構造に基づく第１の電子部品２１と、基板領域上に延在する分離領域７０と、を有する。分離領域は、第１の方向に沿って、エピタキシャル多層膜と並んで配置されている多結晶型の半導体材料の多結晶領域７３Ａを含む。デバイスはまた、基板領域上に延在する単結晶型の単一半導体材料のエピタキシャル領域２３を有する。多結晶領域は、第１の方向に沿って、エピタキシャル多層膜とエピタキシャル領域との間に延在する。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体材料の基板領域と、
前記基板領域上に延在しており、かつヘテロ構造を含むエピタキシャル多層膜を備える、ヘテロ構造に基づく第１の電子部品と、
前記基板領域上に延在しており、かつ第１の方向に沿って前記エピタキシャル多層膜と並んで配置された多結晶型の半導体材料の多結晶領域を含む分離領域と、
前記基板領域上に延在する単結晶型の単一半導体材料のエピタキシャル領域であって、前記多結晶領域は、前記第１の方向に沿って、前記エピタキシャル多層膜と前記エピタキシャル領域との間に延在する、エピタキシャル領域と、
前記分離領域内の第１のトレンチであって、前記トレンチは、前記多結晶領域を、第１の部分と、前記第１の部分とは異なる第２の部分とに分離する、第１のトレンチと、を備える、半導体電子デバイス。
前記基板領域上に延在しており、かつヘテロ構造を含むエピタキシャル多層膜を備える、ヘテロ構造に基づく第１の電子部品と、
前記基板領域上に延在しており、かつ第１の方向に沿って前記エピタキシャル多層膜と並んで配置された多結晶型の半導体材料の多結晶領域を含む分離領域と、
前記基板領域上に延在する単結晶型の単一半導体材料のエピタキシャル領域であって、前記多結晶領域は、前記第１の方向に沿って、前記エピタキシャル多層膜と前記エピタキシャル領域との間に延在する、エピタキシャル領域と、
前記分離領域内の第１のトレンチであって、前記トレンチは、前記多結晶領域を、第１の部分と、前記第１の部分とは異なる第２の部分とに分離する、第１のトレンチと、を備える、半導体電子デバイス。
【請求項2】
前記単一半導体材料に基づき、かつ前記エピタキシャル領域内に集積された第２の電子部品を更に備え、前記第２の電子部品は、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、バイポーラトランジスタ、又は単一半導体材料に基づく受動電子部品のうちの１つである、請求項１に記載の半導体電子デバイス。
【請求項3】
前記分離領域内の第２のトレンチを更に含み、前記第２のトレンチは、前記多結晶領域を、前記第１の部分及び前記第２の部分とは異なる第３の部分に更に分離する、請求項１に記載の半導体電子デバイス。
【請求項4】
前記第１の電子部品は、前記第１のトレンチによって取り巻かれており、前記第１のトレンチは、前記第２のトレンチによって取り巻かれている、請求項３に記載の半導体デバイス。
【請求項5】
前記多結晶領域の２つの隣接する部分が、０．２μｍ～３μｍに含まれる相互距離で延在する、請求項４に記載の半導体電子デバイス。
【請求項6】
前記多結晶領域の前記部分は、各々、０．５μｍ～５μｍに含まれる幅を有するピラーである、請求項４に記載の半導体電子デバイス。
【請求項7】
前記分離領域は、酸化物を含み、かつ前記基板領域と前記多結晶領域との間に延在する画定領域を更に備える、請求項１に記載の半導体電子デバイス。
【請求項8】
前記画定領域は、７ｎｍ～３００ｎｍに含まれる厚さを有する、請求項７に記載の半導体電子デバイス。
【請求項9】
前記分離領域は、前記エピタキシャル多層膜を少なくとも部分的に取り巻く、請求項１に記載の半導体電子デバイス。
【請求項10】
前記エピタキシャル領域は、第１の半導体材料のものであり、前記ヘテロ構造は、前記第１の半導体材料とは異なる第２の半導体材料を含む、請求項１に記載の半導体電子デバイス。
【請求項11】
半導体電子デバイスを製造するためのプロセスであって、
第１の成長部分と、前記第１の成長部分とは異なる第２の成長部分と、を有する半導体材料の基板層を備えるウエハを提供することと、
前記第１の成長部分上に、ヘテロ構造を備えるエピタキシャル多層膜を成長させることと、
ヘテロ構造から出発して、前記ヘテロ構造に基づく第１の電子部品を形成することと、
前記第２の成長部分上に、第１の方向に沿って、前記エピタキシャル多層膜と並んで配置されている多結晶型の半導体材料の多結晶領域を含む分離領域を形成することと、
前記基板層上に延在する単結晶型の単一半導体材料のエピタキシャル領域を形成することと、を含み、
前記多結晶領域は、前記第１の方向に沿って、前記エピタキシャル多層膜と前記エピタキシャル領域との間に延在する、製造プロセス。
第１の成長部分と、前記第１の成長部分とは異なる第２の成長部分と、を有する半導体材料の基板層を備えるウエハを提供することと、
前記第１の成長部分上に、ヘテロ構造を備えるエピタキシャル多層膜を成長させることと、
ヘテロ構造から出発して、前記ヘテロ構造に基づく第１の電子部品を形成することと、
前記第２の成長部分上に、第１の方向に沿って、前記エピタキシャル多層膜と並んで配置されている多結晶型の半導体材料の多結晶領域を含む分離領域を形成することと、
前記基板層上に延在する単結晶型の単一半導体材料のエピタキシャル領域を形成することと、を含み、
前記多結晶領域は、前記第１の方向に沿って、前記エピタキシャル多層膜と前記エピタキシャル領域との間に延在する、製造プロセス。
【請求項12】
前記基板層は、前記第１の成長部分及び前記第２の成長部分とは異なる第３の成長部分を備え、
前記基板層上に、前記基板層の前記第１の成長部分及び前記第２の成長部分を覆う成長マスクを形成することと、
前記基板層の前記第３の成長部分上に延在する単結晶部分と、前記成長マスク上に延在する多結晶部分と、を有する単一半導体材料の表面層を成長させることであって、前記分離領域の前記多結晶領域は、前記表面層の前記多結晶部分から出発して形成され、前記エピタキシャル領域は、前記表面層の前記単結晶部分から出発して形成される、単一半導体材料の表面層を成長させることと、
前記エピタキシャル多層膜を成長させる前に、前記表面層の前記多結晶部分内、及び前記成長マスク内に、前記基板層の前記第１の成長部分を露出させる開口部を形成することと、を更に含む、請求項１１に記載の製造プロセス。
前記基板層上に、前記基板層の前記第１の成長部分及び前記第２の成長部分を覆う成長マスクを形成することと、
前記基板層の前記第３の成長部分上に延在する単結晶部分と、前記成長マスク上に延在する多結晶部分と、を有する単一半導体材料の表面層を成長させることであって、前記分離領域の前記多結晶領域は、前記表面層の前記多結晶部分から出発して形成され、前記エピタキシャル領域は、前記表面層の前記単結晶部分から出発して形成される、単一半導体材料の表面層を成長させることと、
前記エピタキシャル多層膜を成長させる前に、前記表面層の前記多結晶部分内、及び前記成長マスク内に、前記基板層の前記第１の成長部分を露出させる開口部を形成することと、を更に含む、請求項１１に記載の製造プロセス。
【請求項13】
前記表面層の前記単結晶部分内に集積される、単一半導体材料に基づく第２の電子部品を形成することを更に含む、請求項１２に記載の製造プロセス。
【請求項14】
前記分離領域を形成することが、前記基板層の前記第３の成長部分の上方に、前記表面層の前記多結晶部分を通して少なくとも１つのトレンチを形成することを含む、請求項１１に記載の製造プロセス。
【請求項15】
前記トレンチは、前記エピタキシャル多層膜を成長させる前に、形成される、請求項１４に記載の製造プロセス。
【請求項16】
前記分離領域を形成することは、
前記多結晶領域を通してトレンチを形成することと、
前記トレンチ内に複数の多結晶部分を形成することと、を含む、請求項１１に記載のプロセス。
前記多結晶領域を通してトレンチを形成することと、
前記トレンチ内に複数の多結晶部分を形成することと、を含む、請求項１１に記載のプロセス。
【請求項17】
前記複数の多結晶部分は、複数の多結晶ピラーである、請求項１６に記載のプロセス。
【請求項18】
半導体基板と、
前記半導体基板上の第１の電子デバイスであって、前記第１の電子デバイスは、
ヘテロ構造と、
エピタキシャル多層膜と、を含む、第１の電子デバイスと、
前記第１の電子デバイスの周囲の、前記半導体基板上のトレンチ領域と、
前記トレンチ内の複数の多結晶ピラーと、
前記トレンチの周囲の、前記半導体基板上のエピタキシャル領域と、を備える、システム。
前記半導体基板上の第１の電子デバイスであって、前記第１の電子デバイスは、
ヘテロ構造と、
エピタキシャル多層膜と、を含む、第１の電子デバイスと、
前記第１の電子デバイスの周囲の、前記半導体基板上のトレンチ領域と、
前記トレンチ内の複数の多結晶ピラーと、
前記トレンチの周囲の、前記半導体基板上のエピタキシャル領域と、を備える、システム。
【請求項19】
前記エピタキシャル領域は、第１の半導体材料のものであり、前記ヘテロ構造は、前記第１の半導体材料とは異なる第２の半導体材料を含む、請求項１８に記載のシステム。
【請求項20】
前記半導体基板上に第２の電子デバイスを更に含み、前記第２の電子デバイスは、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、バイポーラトランジスタ、又は単一半導体材料受動電子部品のうちの１つである、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ヘテロ構造に基づく電子部品を集積して、機械的応力を低減した半導体電子デバイスに関する。本開示はまた、半導体電子デバイスの製造プロセスに関する。
【背景技術】
【0002】
関連技術の説明
同じシリコンダイ内に集積される、例えば、ＢＣＤ（Ｂｉｐｏｌａｒ－ＣＭＯＳ－ＤＭＯＳ）（バイポーラ－ＣＭＯＳ－ＤＭＯＳ）技術を使用して作製される、シリコンに基づく能動及び／又は受動電子部品、例えば、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、ＢＪＴトランジスタ、ダイオード、抵抗器などを含む半導体電子デバイスが知られている。
同じシリコンダイ内に集積される、例えば、ＢＣＤ（Ｂｉｐｏｌａｒ－ＣＭＯＳ－ＤＭＯＳ）（バイポーラ－ＣＭＯＳ－ＤＭＯＳ）技術を使用して作製される、シリコンに基づく能動及び／又は受動電子部品、例えば、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、ＢＪＴトランジスタ、ダイオード、抵抗器などを含む半導体電子デバイスが知られている。
【0003】
実際には、これらの電子部品の機能性は、単一半導体材料（シリコン）の電子特性に基づく。
【0004】
これらのデバイスは、互いに非常に異なる電圧で、例えば、論理機能の実装に使用されるＣＭＯＳトランジスタの場合の数ボルトから、電力用途に使用されるＤＭＯＳトランジスタの場合の数百ボルトまでで動作するデジタル回路、アナログ回路、及び電力回路を、同じダイ内にモノリシックに集積する。
【0005】
シリコンベースの電子部品は、＜１００＞シリコンウエハ上に成長された単結晶シリコン領域に集積される。
【0006】
ヘテロ構造ベースの電子部品を備える半導体電子デバイス、例えば、ＨＥＭＴトランジスタもまた知られている。
【0007】
実際には、これらの電子部品の機能性は、２つの異なる半導体材料間のヘテロ接合の電子特性に基づく。
【0008】
詳細には、ＨＥＭＴトランジスタおいて、導電性チャネルは、ヘテロ接合において、すなわち、異なるバンドギャップを有する半導体材料間の界面において形成される高移動度を有する二次元電子ガス（two-dimensional electron gas、２ＤＥＧ）の層の形成に基づく。例えば、窒化アルミニウムガリウム（aluminum gallium nitride、ＡｌＧａＮ）層と窒化ガリウム（gallium nitride、ＧａＮ）層との間のヘテロ接合に基づくＨＥＭＴデバイスが知られている。
【0009】
特に、ＡｌＧａＮ／ＧａＮヘテロ構造又はヘテロ接合に基づくＨＥＭＴデバイスは、これらを異なる用途に特に適し、かつ広く使用されるようにする様々な利点を提供する。例えば、ＨＥＭＴデバイスの高い降伏閾値は、高性能電力スイッチに利用され、導電性チャネルにおける電子の高い移動度により、高周波数増幅器を形成することができ、更に、２ＤＥＧ中の電子の高い濃度により、低いオン状態抵抗（ＲＯＮ）を得ることができる。
【0010】
更に、無線周波数（radio frequency、ＲＦ）用途のためのＨＥＭＴデバイスは、通常、同様のシリコンＬＤＭＯＳデバイスよりも良好なＲＦ性能を有する。
【0011】
ヘテロ構造ベースの電子部品は、＜１１１＞シリコンウエハ上、又はサファイア（Ａｌ２Ｏ３）若しくは炭化シリコン（silicon carbide、ＳｉＣ）基板上にエピタキシャル成長されたヘテロ構造に集積される。
【0012】
本出願人は、シリコンウエハ上のヘテロ構造の成長が、成長基板（シリコン）と、ヘテロ構造を形成する材料（例えば、ＧａＮ／ＡｌＧａＮ）との間の異なる格子ピッチに起因して、シリコンウエハ内に高い機械的応力を引き起こし得ることを観察した。
【0013】
この高い機械的応力は、シリコンウエハ内に転位を引き起こす可能性がある。
【0014】
この転位は、ヘテロ構造ベースの電子部品が形成されるシリコンウエハの機械的安定性を損なう可能性がある。その結果、ヘテロ構造ベースの電子部品は、製造中及び使用中に絶縁破壊を受ける。
【0015】
更に、シリコンに基づき、かつシリコンウエハ内に集積される電子部品が存在する場合、高い機械的応力及び転位は、シリコンに基づく部品の機械的安定性及び性能を損なう可能性がある。
【0016】
その結果、ヘテロ構造ベースの電子部品及びシリコンベースの電子部品は、２つの異なるシリコンウエハから出発して、互いに別個のダイ内に集積される。
【0017】
しかしながら、これは、シリコンベース部品、及びヘテロ構造ベースの部品の両方を組み込む電子装置が、例えば、ダイ間の電気的接続によって導入される寄生容量又はインダクタンスに起因して、高い面積占有率、ひいては、高い製造コスト、高い電力消費、及び低い電気的性能を有する原因となる。
【0018】
１つの手法によれば、シリコンベースの部品が中に形成されたダイと、ヘテロ構造ベースの部品が中に形成されたダイとは、ダイ転写技術によって互いに接合される。
【0019】
しかしながら、この手法であっても、使用時のコスト、並びに製造及び電気的性能の信頼性の点で不利な点を有する。
【発明の概要】
【0020】
したがって、本開示によれば、半導体電子デバイス、及び半導体電子デバイスの製造プロセスが提供される。システムは、半導体基板と、半導体基板上の第１の電子デバイスとを備える。第１の電子デバイスは、ヘテロ構造及びエピタキシャル多層膜を含む。分離領域は、第１の電子デバイスを分離する。この分離領域は、半導体基板上のトレンチ領域、多結晶部分、及びエピタキシャル領域を含む。
【図面の簡単な説明】
【0021】
本開示のより良好な理解のために、その実施形態が、単に非限定的な例として、添付の図面を参照してここで説明される。
【図1】一実施形態による半導体電子デバイスの断面図を示す。
【図6A】異なる実施形態による、半導体電子デバイスの製造プロセスの工程を示す。
【図6B】異なる実施形態による、半導体電子デバイスの製造プロセスの工程を示す。
【発明を実施するための形態】
【0022】
以下の説明は、添付の図に示される配置を参照する。したがって、「上方」、「下方」、「下部」、「上部」、「右」、「左」、「高い」、「低い」などの表現は、添付の図に関するものであり、限定的に解釈されるべきではない。
【0023】
【0024】
デバイス１は、ダイ３内に形成され、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂが図１に示されている１つ以上のシリコンベースの電子部品５と、ＨＥＭＴトランジスタ７が図１に示されている１つ以上のヘテロ構造ベースの電子部品とを備え、全てが、ダイ３内に集積されている。
【0025】
ダイ３は、基板領域１０と、基板領域１０上に延在し、特に基板領域と直接接触する表面領域１２とを備える。
【0026】
基板領域１０は、基板１４と、基板１４上に配置された１つ以上のエピタキシャル層とを備える。
【0027】
基板１４は、半導体材料、特に単結晶のものであり、上面１４Ａを有する。
【0028】
詳細には、この実施形態では、基板１４は、単結晶シリコンのものであり、特に上面１４Ａは、＜１１１＞結晶方向に従って配向されている。
【0029】
この実施形態では、基板領域１０は、基板１４の上面１４Ａの上に重なる第１のエピタキシャル層又は第１のディープ層１５と、第１のディープ層１５の上に重なる第２のエピタキシャル層又は第１の中間層１６と、第１の中間層１６の上に重なる第３のエピタキシャル層又は第２のディープ層１７と、第２の中間層１７の上に重なる第４のエピタキシャル層又は第２の中間層１８と、を備える。
【0030】
エピタキシャル層１５～１８は、半導体材料、特に基板１４の材料（ここでは、シリコン）と同じ材料のものであり、明確にするために、図１において破線によって識別されている。
【0031】
基板１４及びエピタキシャル層１５～１８の、第３の軸Ｚに沿った厚さ、導電型（例えば、Ｐ又はＮ）、及びドーピングプロファイルは、デバイス１の特定の用途に応じて、設計段階において選択することができる。
【0032】
例えば、エピタキシャル層１５～１８は、各々、０．１μｍ～７μｍに含まれる厚さを有することができる。
【0033】
例えば、この実施形態では、基板１４は、例えば、０．１Ωｃｍ～２０Ωｃｍに含まれる抵抗率を有するＰ型のものであり、エピタキシャル層１５～１８は、Ｎ型のものである。このようにして、第１のディープ層１５は、基板１４とともにＰＮ接合を形成することができ、このＰＮ接合は、使用時に、ダイ３内に集積されたデバイス５、７を基板１４から絶縁するために使用することができる。
【0034】
第１のディープ層１５及び第２のディープ層１７は、第１の中間層１６及び第２の中間層１８に対して異なる、特にそれらよりも高いドーピングレベルを有することができる。例えば、層１５～１８のドーピングレベルは、例えば、０．１Ωｃｍ～２０Ωｃｍに含まれる抵抗率を提供するようなものであってもよい。
【0035】
第１のディープ層１５の高いドーピングレベルにより、使用時に、第１のディープ層１５と基板１４との間の空乏領域が主に基板１４内に延在し、それに伴って、基板１４からの部品５、７の電気的絶縁を改善される。
【0036】
更に、第１のディープ層１５の高ドーピングレベルは、例えば、シリコンベースの部品５がＢＪＴトランジスタを含む場合、使用時に、第１のディープ層１５が、ダイ３内に集積された電子部品の電流伝導領域として使用されることを可能にし得る。
【0037】
第１のディープ層１５及び第２のディープ層１７の両方の存在は、電子部品５、７が基板１４に対して高電圧、例えば、約６０Ｖから出発して約６５０Ｖまで、又は更にはそれ以上で動作するように設計されている場合に、デバイス１の製造を簡略化し、使用時にデバイス１の優れた電気的性能を得るのに有用であり得る。
【0038】
表面領域１２は、第２の中間層１８上に、特にその中間層と直接接触して延在しており、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂが集積されている第１のデバイス部分２０と、ＨＥＭＴトランジスタ７が集積されている第２のデバイス部分２１とを備える。
【0039】
第１のデバイス部分２０は、上面２０Ａを有し、単結晶半導体材料、特に第２の中間層１８と同じ材料、ここでは、単結晶シリコンのエピタキシャル領域２３を備える。
【0040】
エピタキシャル領域２３は、第２の中間層１８から、特にここでは、その中間層と直接接触して、上面２０Ａまで延在する。
【0041】
第３の軸Ｚに沿った厚さ、導電型（例えば、Ｐ又はＮ）、及びエピタキシャル領域２３のドーピングプロファイルは、デバイス１の特定の用途に応じて、設計段階において選択することができる。
【0042】
例えば、この実施形態では、エピタキシャル領域２３は、Ｎ型のものである。
【0043】
第１のデバイス部分２０は、エピタキシャル領域２３内に延在し、かつシリコンベースの電子部品５の機能領域を形成する複数のドープ領域を備える。
【0044】
実際には、シリコンベースの電子部品５、ここでは、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂは、エピタキシャル領域２３内に集積される。
【0045】
詳細には、図１の実施形態において、Ｐ＋＋型のドープ領域２５Ａ、２５Ｂは、上面２０Ａからエピタキシャル領域２３内に延在する。ドープ領域２５Ａ、２５Ｂは、それぞれ、ＰＭＯＳトランジスタ５Ａのソース領域及びドレイン領域を形成し、ＰＭＯＳトランジスタ５Ａのチャネル領域２６を画定する。
【0046】
更に、Ｎ＋＋型のドープ領域２７は、上面２０Ａからエピタキシャル領域２３内に延在し、ＰＭＯＳトランジスタ５Ａのボディコンタクト領域を形成する。
【0047】
更に図１の実施形態を参照すると、Ｐ型のドープ領域２８は、上面２０Ａからエピタキシャル領域２３内に延在し、ＮＭＯＳトランジスタ５Ｂのボディ領域を形成する。
【0048】
Ｎ＋＋型のドープ領域２９Ａ、２９Ｂは、ドープ領域２８内に延在し、ＮＭＯＳトランジスタ５Ｂのソース領域及びドレイン領域をそれぞれ形成し、ＮＭＯＳトランジスタ５Ｂのチャネル領域３０を画定する。
【0049】
更に、Ｐ＋＋型のドープ領域３１が、ドープ領域２８内に延在し、ＮＭＯＳトランジスタ５Ｂのボディコンタクト領域を形成する。
【0050】
実際には、ドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、及び３１、すなわち、ソースドープ領域、ドレインドープ領域、及びボディコンタクト領域は、例えば、５・１０１９原子／ｃｍ－３～５・１０２０原子／ｃｍ－３に含まれるピークドーピングレベルを有する高ドープ領域である。逆に、ドープ領域２８、すなわち、ボディ領域は、例えば、１・１０１６原子／ｃｍ－３～２・１０１８原子／ｃｍ－３に含まれるドーピングレベルを有する低ドーピング領域である。
【0051】
ドープ領域の数、配置、形状、サイズ、及びドーピングプロファイルは、設計段階において、ダイ３内に集積される特定のシリコンベースの電子部品５、及びデバイス１の特定の用途に応じて、選択することができる。
【0052】
絶縁材料、例えば、酸化物の絶縁部分３３は、特定の用途に応じて、上面２０Ａから出発してエピタキシャル領域２３内に延在することができる。
【0053】
特に、図１において、絶縁部分３３は、ドープ領域２７と２５Ａとの間に、２５Ｂと３１との間に、３１と２９Ａとの間に、第１の軸Ｘに対して平行に延在する。
【0054】
例えば、酸化物又は窒化物の第１の絶縁層３５は、第１のデバイス部分２０の上面２０Ａ上に延在する。
【0055】
例えば、酸化物の第２の絶縁層３６は、第１の絶縁層３５上に延在する。
【0056】
シリコンベースの部品５の表面構造３８は、第１のデバイス領域２０の上面２０Ａ上に延在し、その上面と直接接触する。表面構造３８は、シリコンベースのデバイス５の更なる機能領域を形成し、ダイ３内に集積された特定のシリコンベースの電子部品５に応じて、様々な導電性及び／又は絶縁性領域を含むことができる。
【0057】
この実施形態では、表面構造３８は、ＰＭＯＳトランジスタ５Ａのチャネル領域２６の上方、及びＮＭＯＳトランジスタ５Ｂのチャネル領域３０の上方に、それぞれ延在するゲート絶縁領域４０、４１を備える。簡単にするために、ゲート絶縁領域４０、４１のうち、ここでは、ポリシリコンの、かつ再度４０、４１によって示されたそれぞれの導電領域のみが、図１に示されており、各々は、それぞれの上面４０Ａ、４１Ａを有する。
【0058】
図１には示されていないが、ゲート絶縁領域４０、４１はまた、各々、それぞれのポリシリコン領域と上面２０Ａとの間に配置されたそれぞれの絶縁領域と、それぞれの表面４０Ａ、４１Ａと接触してそれぞれのゲート端子Ｇを形成する導電性材料、例えば、金属のそれぞれの接触領域とを含むこともできる。
【0059】
図１の実施形態では、表面構造３８はまた、導電性材料のソースコンタクト領域４２、４３及びドレインコンタクト領域４４、４５も備え、これらは、第１の絶縁層３５及び第２の絶縁層３６を通って延在し、上面２０Ａと直接接触し、それぞれのソースＳ端子及びドレインＤ端子を形成する。
【0060】
詳細には、ソースコンタクト領域４２、４３は、ＰＭＯＳトランジスタ５Ａのソース領域２５Ａ、及びＮＭＯＳトランジスタ５Ｂのソース領域２９Ａとそれぞれ直接接触して延在する。
【0061】
更に、図示の実施形態では、ソースコンタクト領域４２、４３は、各々、それぞれのボディコンタクト領域２７、３１とも直接接触して延在する。
【0062】
ドレインコンタクト領域４４、４５は、それぞれ、ＰＭＯＳトランジスタ５Ａのドレイン領域２５Ｂ、及びＮＭＯＳトランジスタ５Ｂのドレイン領域２９Ｂと直接接触して延在する。
【0063】
表面領域１２の第２のデバイス部分２１は、上面２１Ａを有し、第２の中間層１８上に延在し、かつそこから成長したエピタキシャル多層膜４９を備える。
【0064】
エピタキシャル多層膜４９は、ＨＥＭＴトランジスタ７が集積されるヘテロ構造５０を備える。
【0065】
図１の実施形態では、エピタキシャル多層膜４９はまた、第２の中間層１８とヘテロ構造５０との間に配置されている、互いに重なる第１のバッファ層５２及び第２のバッファ層５３によってここに形成された遷移領域も備える。この遷移領域は、デバイス１の製造中に、第２の中間層１８上のヘテロ構造５０のエピタキシャル成長に有利に働くために有用であり得る。
【0066】
詳細には、例えば、窒化アルミニウム（aluminum nitride、ＡｌＮ）の第１のバッファ層５２は、第２の中間層１８上に延在し、かつその中間層と直接接触し、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）の第２のバッファ層５３は、第１のバッファ層５２上に延在し、かつそのバッファ層と直接接触する。
【0067】
ヘテロ構造５０は、周期表のＩＩＩ族及びＶ族の元素を含む化合物半導体材料を備え、第２のデバイス部分２１の上面２１Ａを形成する。
【0068】
第２のデバイス部分２１の上面２１Ａは、デバイス１を製造するために使用される特定の製造工程に応じて、第１のデバイス部分２０の上面２０Ａの座標と同じか又はそれとは異なる、第３の軸Ｚに沿った座標で延在することができる。
【0069】
特に、この実施形態では、第２のデバイス部分２１の上面２１Ａは、第１のデバイス部分２０の上面２０Ａに対して、第３の軸Ｚに沿って測定された、より低い高さに配置される。これにより、デバイス１の製造が改善されることを可能にし得る。
【0070】
ヘテロ構造５０は、互いに重なるチャネル層５５及びバリア層５６を備える。
【0071】
チャネル層５５は、第１の半導体材料、例えば、窒化ガリウム（ＧａＮ）、又はＩｎＧａＮなどの窒化ガリウムを含む合金のもの、ここでは、窒化ガリウム（ＧａＮ）のものであり、遷移領域上に、特に第２のバッファ層５３上に延在し、上面５５Ａを有する。
【0072】
バリア層５６は、第２の半導体材料、例えば、ＡｌｘＧａ１－ｘＮ、ＡｌＩｎＧａＮ、ＩｎｘＧａ１－ｘＮ、ＡｌｘＩｎ１－ｘＡｌ、ＡｌＳｃＮなどの三元又は四元窒化ガリウム合金に基づく化合物のもの、ここでは、窒化アルミニウムガリウム（ＡｌＧａＮ）のものであり、チャネル層５５の上面５５Ａと、第２のデバイス部分２１の上面２１Ａとの間に延在する。
【0073】
チャネル層５５及びバリア層５６は、特定の用途に応じて、真性、Ｐ型、又はＮ型であってもよい。特に、チャネル層５５及びバリア層５６の両方は、Ｎ型であってもよい。
【0074】
例えば、バリア層５６がＡｌＧａＮのものである場合、アルミニウム原子の存在は、バリア層５６をＮ型のものとすることができる。
【0075】
ヘテロ構造５０は、チャネル層５５とバリア層５６との間の界面に、すなわち、チャネル層５５の上面５５Ａに配置されている（可動）電荷キャリア、特にここでは、電子の二次元ガス（２ＤＥＧ）を収容するように構成されている。
【0076】
例えば、酸化シリコンなどの酸化物の上面５８Ａを有する絶縁層５８は、例えば、２０ｎｍ～１μｍに含まれる厚さで上面２１Ａ上に延在する。
【0077】
絶縁層３６はまた、第２のデバイス部分２１上、特に絶縁層５８上に延在する。
【0078】
ヘテロ構造ベースの部品７の表面構造６０は、第２のデバイス部分２１の上面２１Ａ上に延在する。
【0079】
表面構造６０は、ダイ３内に集積された特定のヘテロ構造ベースの電子部品７に応じて、ヘテロ構造ベースの部品７の機能領域を形成する様々な導電性及び／又は絶縁性領域とすることができる。
【0080】
ヘテロ構造ベースの電子部品７がＨＥＭＴトランジスタであるこの実施形態では、表面構造６０は、第１の軸Ｘに沿って互いにある距離をおいて延在する、導電性材料のソース領域６１及びドレイン領域６２を備える。
【0081】
ソース領域６１及びドレイン領域６２は、ヘテロ構造５０と、特にチャネル層５５とバリア層５６との間の界面に形成される二次元ガスと電気的に接触し、特にオーミック接触しており、それぞれ、ＨＥＭＴトランジスタ７のソース端子Ｓ及びドレイン端子Ｄを形成する。
【0082】
図１の実施形態では、ソース領域６１及びドレイン領域６２は、第３の軸Ｚに対して平行に、絶縁層３６、５８を通って上面２１Ａまで延在する。
【0083】
ただし、ソース領域６１及びドレイン領域６２は、特定の用途に応じて、第３の軸Ｚに対して平行に、また、ヘテロ構造５０を部分的に通って、例えば、バリア層５６の一部に対して、又はバリア層５６の厚さ全体にわたって表面５５Ａまで延在することができる。
【0084】
表面構造６０はまた、ここではチャネル変調領域６４及びゲートコンタクト領域６５によって形成されたゲート構造も備え、それらの領域は、ソース領域６１とドレイン領域６２との間のヘテロ構造５０内の二次元ガスの形成を電気的に制御するようにバイアスすることができる。ゲート構造は、ＨＥＭＴトランジスタ７のゲート端子Ｇを形成する。
【0085】
この実施形態では、ＨＥＭＴトランジスタ７は、ノーマリオフ型のもの、すなわち、エンハンスメント型のものである。
【0086】
詳細には、この実施形態では、チャネル変調領域６４は、半導体材料のものであり、バリア層５６に対して異なる導電型、例えば、Ｐ型を有する。特に、チャネル変調領域６４は、Ｐ型窒化ガリウム（P-type gallium nitride、ｐ－ＧａＮ）のものであってもよい。
【0087】
ただし、チャネル変調領域６４は、絶縁型ゲート構造を得るための、異なる材料のもの、例えば、誘電体材料のものであってもよい。
【0088】
チャネル変調領域６４は、第１の軸Ｘに沿ってソース領域６１とドレイン領域６２との間の上面２１Ａ上に延在し、上面６４Ａを有する。
【0089】
チャネル変調領域６４の上面６４Ａは、デバイス１を製造するために使用される特定の製造工程に応じて、ゲート絶縁領域４０、４１の上面４０Ａ、４１Ａの座標と等しいか、又はそれらの座標とは異なる、第３の軸Ｚに沿った座標において延在してもよい。
【0090】
特に、この実施形態では、チャネル変調領域６４の上面６４Ａは、第３の軸Ｚに沿って測定された、第２の中間層１８からのある距離に配置されており、その距離は、第３の軸Ｚに沿って測定された、第２の中間層１８からの、ゲート絶縁領域４０、４１の上面４０Ａ、４１Ａの距離よりも小さい。これにより、デバイス１の製造の信頼性を高めることができる。
【0091】
導電性材料のゲートコンタクト領域６５は、チャネル変調領域６４と電気的に接触して、特にここでは、上面６４Ａと接触して延在する。
【0092】
デバイス１はまた、ダイ３の表面領域１２において、エピタキシャル多層膜４９と並んで基板領域１０上に、特に第２の中間層１８上にそれと直接接触して延在する分離領域７０も備える。
【0093】
【0094】
この実施形態では、図２に見られるように、分離領域７０は、エピタキシャル多層膜４９を取り巻く。
【0095】
詳細には、分離領域７０は、第２の中間層１８の材料とは異なる材料の画定領域７２と、ここでは多結晶半導体材料、特に多結晶シリコンの２つの多結晶部分７３Ａ、７３Ｂによって形成される多結晶領域とを備える。
【0096】
画定領域７２は、単一層、例えば、酸化物、特に酸化シリコンによって、又は例えば、酸化物の１つ以上の層、及び／若しくは窒化物の１つ以上の層を備える多層膜によって、形成されてもよい。
【0097】
詳細には、一実施形態によれば、画定領域７２は、酸化シリコンのものであってもよい。
【0098】
異なる実施形態によれば、画定領域７２は、酸化物層、特に酸化シリコンと、窒化物層とを備えることができる。一実施形態によれば、酸化物層は、第２の中間層１８と直接接触してもよい。
【0099】
画定領域７２は、第２の中間層１８と直接接触して延在する。
【0100】
画定領域７２は、例えば、７ｎｍ～３００ｎｍ、特に７０Å～２００Åに含まれる、第３の軸Ｚに沿った厚さを有してもよい。
【0101】
多結晶部分７３Ａ、７３Ｂは、画定領域７２上に延在し、エピタキシャル多層膜４９を取り巻く。
【0102】
分離領域７０は、多結晶領域内、特にここでは、２つの多結晶部分７３Ａ、７３Ｂの間に延在するトレンチ７５を更に備える。
【0103】
詳細には、トレンチ７５は、２つの多結晶部分７３Ａ、７３Ｂを互いに分離する。実際には、この実施形態では、２つの多結晶部分７３Ａ、７３Ｂは、互いに別個であり、互いからある距離をおいて延在する。
【0104】
トレンチ７５は、２つの多結晶部分７３Ａ、７３Ｂの間で測定される幅Ｗを有し、この幅は、０．２μｍ～３μｍに含まれ得る（それらの境界は、含まれても含まれなくてもよい）。
【0105】
多結晶部分７３Ａは、トレンチ７５の外部に延在し、この実施形態では、エピタキシャル領域２３と連続している（モノリシックである）。実際には、多結晶部分７３Ａは、分離領域７０の外側側壁７６を形成する。
【0106】
外側側壁７６の傾斜は、エピタキシャル領域２３の結晶方位、及び画定領域７５の、第３の軸Ｚに沿った厚さに依存し得る。例えば、エピタキシャル領域２３が＜１１１＞結晶方向に従って配向されている場合、外側側壁７６は、第１の軸Ｘに対して平行な方向と約５４°の角度を形成し得る。
【0107】
多結晶部分７３Ｂは、トレンチ７５の内部に延在し、ここでは、エピタキシャル多層膜４９と接触している。実際には、多結晶部分７３Ｂは、分離領域７０の内側側壁７７を形成する。
【0108】
内側側壁７７の傾斜は、エピタキシャル多層膜４９を製造するために使用される特定の製造工程に依存し得る。
【0109】
トレンチ７５は、デバイス１を製造するために使用される特定の製造工程に応じて、部分的に若しくは完全に充填されてもよく、又は空であってもよい。
【0110】
図１を参照すると、トレンチ７５は、エピタキシャル多層膜４９を形成する材料のうちの１つ以上によって形成された周辺部分７９と、空であるか、又は例えば、絶縁層３６を形成するのと同じ材料の絶縁材料で全体的に若しくは部分的に充填され得る中央部分８０とを備える。
【0111】
この実施形態では、多結晶部分７３Ａ、７３Ｂは、上面２０Ａからある距離をおいて延在する。詳細には、絶縁材料、例えば、酸化物の絶縁領域８２は、上面２０Ａからエピタキシャル領域２３及び分離領域７０の内側に向かって、ダイ３内に延在する。
【0112】
図１の実施形態では、エピタキシャル多層膜４９は、分離領域７０の内側側壁７７上に共形的に延在し、かつ隆起表面８４Ａを形成する周辺部分８４を備える。
【0113】
隆起表面８４Ａは、上面２１Ａに対してより大きく、かつ、ここでは絶縁層５８の上面５８Ａよりも更に大きい、第３の軸Ｚに沿った座標に配置されている。
【0114】
更に、この実施形態では、トレンチ７５は、第３の軸Ｚに沿って、絶縁領域８２も通して、特に隆起表面８４Ａと位置合わせされた上面２０Ａよりも大きい、第３の軸Ｚに沿った座標まで、延在する。ただし、トレンチ７５の形状及び構造は、使用される特定の製造工程に依存する。
【0115】
エピタキシャル多層膜４９と並んで、多結晶部分７３Ａ、７３Ｂによってここで形成された分離領域７０の多結晶領域は、エピタキシャル多層膜４９とエピタキシャル領域２３との間の間隔領域として機能する。
【0116】
実際、多結晶領域の存在は、エピタキシャル領域２３を形成する材料（ここでは、シリコン）と、ヘテロ構造５０を形成する材料（ここでは、ＡｌＮ、ＧａＮ、及びＡｌＧａＮ）との間の異なる格子ピッチによって引き起こされる機械的応力を吸収することを可能にする。
【0117】
その結果、ヘテロ構造５０は、横方向に低い機械的応力を受ける。したがって、ヘテロ構造５０は、良好な結晶学的品質を有することができ、その結果、ＨＥＭＴトランジスタ７は、使用時に、良好な電気的性能を有することができる。
【0118】
分離領域７０の存在はまた、エピタキシャル領域２３が受ける機械的応力を小さくし、転位のリスクを低くする。次に、シリコンベースの電子部品５をエピタキシャル領域２３内に集積することができる。
【0119】
更に、本出願人は、トレンチ７５の存在が、エピタキシャル多層膜４９と並んで機械的応力を更に低減することに寄与することを確認した。
【0120】
実際には、デバイス１は、シリコンベースの部品５及びヘテロ構造ベースの部品７が互いに異なるダイ上に集積される電子デバイスに対して小さい寸法を維持しながら、シリコンベースの部品５及びヘテロ構造ベースの部品７の機能を単一のダイ内に組み合わせることを可能にすることができる。
【0121】
更に、シリコンベースの部品５とヘテロ構造ベースの部品７との間の電気接続は、ダイ３上に直接形成することができる。これにより、使用時に、デバイス１の高い電気的性能を確実にすることができる。
【0122】
【0123】
【0124】
ウエハ１００は、エピタキシャル層１５、１６、１７、及び１８が既に成長されている基板１４を備える。
【0125】
第４のエピタキシャル層又は第２の中間層１８は、ウエハ１００の上面１００Ａを形成する。
【0126】
第２の中間層１８は、エピタキシャル領域２３が形成されることが意図されている第１の部分１０１Ａと、エピタキシャル多層膜４９が形成されることが意図されている第２の部分１０１Ｂと、分離領域７０が形成されることが意図されている第３の部分１０１Ｃとを備える。
【0127】
続いて、図３Ｂでは、例えば、酸化シリコンの酸化物を含む画定層１０２が、上面１００Ａ上に形成される。
【0128】
画定層１０２は、画定領域７２について説明したように、単層又は多層膜であってもよい。
【0129】
画定層１０２は、第３の軸Ｚに沿って、例えば７ｎｍ～３００ｎｍ、特に７０Å～２００Åに含まれる薄い厚さを有することができる。
【0130】
画定層１０２は、画定領域７２（図１）を形成することが意図されている。
【0131】
画定層１０２は、第２の中間層１８の表面部分の酸化によって、又は上面１００Ａ上への堆積によって形成することができる。酸化の場合、第２の中間層１８の厚さは、図３Ａの層１８に対して、酸化後に低減し得る。しかしながら、第２の中間層１８の厚さに対して画定層１０２の厚さがはるかに小さいことを考慮すると、簡略化のために、第２の中間層１８の厚さは、第１近似として、酸化の前後で同じままであると仮定することができる。
【0132】
次に、図３Ｃにおいて、画定層１０２は、第２の中間層１８の第１の部分１０１Ａ、すなわち、上にエピタキシャル領域２３が形成されることが意図されている第２の中間層１８の部分において、除去される。したがって、画定層１０２のうち、以下で成長マスク１０３とも呼ばれる部分が残る。
【0133】
実際には、成長マスク１０３は、第２の中間層１８の第１の部分１０１Ａを露出させ、第２の中間層１８の第２の部分１０１Ｂ及び第３の部分１０１Ｃを覆う。
【0134】
図３Ｄでは、半導体材料、特に第２の中間層１８と同じ材料（ここでは、シリコン）の表面層１０５が、ウエハ１００上に成長される。
【0135】
表面層１０５は、上面１０５Ａを有する。
【0136】
表面層１０５は、第２の中間層１８から、特にそれぞれの第１の部分１０１Ａから第３の軸Ｚに対して平行に成長するエピタキシャル部分１０６と、成長マスク１０３上で第３の軸Ｚに対して平行に成長する犠牲部分１０７とを含む。
【0137】
単結晶基板から成長するエピタキシャル部分１０６は、第２の中間層１８の単結晶構造を維持し、エピタキシャル領域２３を形成することが意図されている。
【0138】
犠牲部分１０７は、非結晶基板から成長し、多結晶構造を有する。
【0139】
図３Ｅでは、ＮＭＯＳトランジスタ５Ｂのボディ領域に対応するドープ領域２８、及び任意選択的に、絶縁層１０８が、表面層１０５内に形成される。
【0140】
詳細には、ボディ領域２８は、エピタキシャル部分１０６内に形成され、そこには、シリコンベースの部品５が形成される。
【0141】
ボディ領域２８は、ドーピングイオンの注入によって形成されてもよい。
【0142】
【0143】
絶縁層１０８は、表面層１０５に絶縁トレンチ、例えば、シャロートレンチアイソレーション（Shallow Trench Isolation、ＳＴＩ）を形成することによって、形成されてもよい。この場合、エピタキシャル部分１０６の厚さ、及び犠牲部分１０７の厚さは、絶縁層１０８の形成に応答して減少し得る。部分１０９は、連続していてもよく、又は互いに分離された複数の構造によって、例えば、互いに異なる厚さを有する交互の誘電体ゾーンによって形成されてもよい。
【0144】
更に、また図３Ｅを参照すると、１つ以上の表面層１１０は、デバイス１のダイ３内に集積することが望まれる特定のシリコンベースの電子部品５に応じて、表面層１０５の上面１０５Ａ上に形成され得る。
【0145】
図示の実施形態では、表面層１１０は、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂのゲート絶縁領域４０、４１（図１）を形成することが意図された層である。特に、表面層１１０のうち、ここでは依然として１１０によって示されるポリシリコンの単一ゲート層のみが、ここでは示されている。ただし、ここでは図示されていない酸化物層が、上面１０５Ａとポリシリコン層１１０との間に、それ自体公知の方法で形成される。
【0146】
ポリシリコン層１１０は、上面１１０Ａを有する。
【0147】
例えば、絶縁材料の、上面１１１Ａを有するマスク犠牲層１１１はまた、ゲート層１１０の表面１１０Ａ上に形成される。このマスク犠牲層１１１は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、及び炭化シリコン、又はそれらの組み合わせを含む、単層又は多層膜であってもよい。
【0148】
図３Ｆでは、開口部１１３が、犠牲部分１０７の上方に開けられている。
【0149】
開口部１１３は、層１１０、１１１の一部を選択的に除去することによって形成され、したがって、下にある犠牲部分１０７、特に第２の中間層１８の第２の部分１０１Ｂに面する部分を露出させる。
【0150】
犠牲層１１１の残りの部分は、エッチングマスクとして使用することができる。
【0151】
続いて、図３Ｇに示すように、エッチングマスク１１１を用いて、開口部１１３において絶縁層１０８及び犠牲部分１０７を除去する。
【0152】
したがって、犠牲部分１０７のうち、エッチングマスクの下方に配置され、第２の中間層１８の第３の部分１０１Ｃに面し、図１の多結晶部分７３Ａ、７３Ｂを形成することになる部分（ここでは、ワーク多結晶領域１１４として示される）が残る。
【0153】
図３Ｇのエッチングに続いて、犠牲部分１０７内に形成された凹部は、開口部１１３と連続しており、第２の中間層１８の第２の部分１０１Ｂに面する成長マスク１０３の一部を露出させる。
【0154】
【0155】
成長マスク１０３の露出部分のエッチングは、下にある第２の中間層１８を第１近似としてエッチングしない選択的化学作用を使用して実行することができる。
【0156】
したがって、図３Ｈのエッチングに続いて、開口部１１３はまた、第２の中間層１８の第２の部分１０１Ｂも露出させる。
【0157】
図３Ｉにおいて、図１のトレンチ７５は、エッチングマスク１１１内にそれぞれの窓を開けて、ワーク多結晶領域１１４の露出部分を除去することによって形成される。このため、ワーク多結晶領域１１４のうち、多結晶部分７３Ａ及び７３Ｂが残る。
【0158】
この実施形態では、トレンチ７５の形成はまた、絶縁層１０９の一部の除去も含む。
【0159】
ワーク多結晶領域１１４の露出部分の除去は、図３Ｇの凹部１１３を形成するために使用されるのと同じ化学作用を使用して実行されてもよい。
【0160】
【0161】
詳細には、図１のバッファ層５２に対応し、したがって、同じ参照番号によって示される第１のバッファ層が、ウエハ１００上に成長される。第１のバッファ層５２は、上面１００Ａの露出部分上に、内側側壁７７上に、かつエッチングマスク１１１上に延在する。
【0162】
図１のバッファ層５３に対応し、したがって、同じ参照番号で示される第２のバッファ層は、第１のバッファ層５２上に成長される。
【0163】
図１のチャネル層５５に対応し、したがって、同じ参照番号で示されるチャネル層は、第２のバッファ層５３上に成長される。
【0164】
図１のバリア層５６に対応し、したがって、同じ参照番号で示されるバリア層は、チャネル層５５上に成長される。
【0165】
図示の実施形態では、ワークエピタキシャル多層膜１１７の一部はまた、トレンチ７５内にも、特にここでは、トレンチ７５の壁にも共形的に成長し、充填部分１１８を形成し、トレンチ７５の中央部分１１９を空のままにする。
【0166】
一般性を失うことなく、充填部分１１８は、ワーク多層膜１１７を形成する材料（例えば、ＡｌＮ、ＡｌＧａＮ、及び／又はＧａＮ）のうちの１つ以上、あるいは例えば、酸化物又は窒化シリコン、酸化アルミニウムなど、例えば、誘電体又は絶縁体などの他の材料によって形成されてもよく、充填部分１１８の特定の形状は、ワーク多層膜１１７を成長させるために使用される特定の成長条件に応じて、図示されたものと異なってもよい。
【0167】
実際には、ワーク多層膜１１７は、充填部分１１８に加えて、エッチングマスク１１１上に、かつ分離領域７０の内側側壁７７上に延在する高架部分１２０と、第２の中間層１８の上面１００Ａ上に直接延在する有用部分１２１とを備える。
【0168】
この有用部分１２１は、実質的に平坦である、特に上面１００Ａに対して実質的に平行である、上面１２１Ａを有する。
【0169】
第２の中間層１８上に成長された有用部分１２１は、単結晶型のものであり、ヘテロ構造ベースのデバイス７を集積するために使用される。
【0170】
次に、図３Ｋにおいて、チャネル変調領域６４は、それ自体既知の方法で、例えば、特定の層を成長させて画定することによって、有用部分１２１の上面１２１Ａ上に形成される。
【0171】
実際には、この実施形態では、ワーク多層膜１１７の有用部分１２１はまた、チャネル変調領域６４も備える。
【0172】
したがって、ここでは、変調領域６４の表面６４Ａは、有用部分１２１の最も高架の表面、すなわち、表面１００Ａから第３の軸Ｚに沿って、最大距離における有用部分１２１の表面を形成する。
【0173】
エッチングマスク１１１が延在する表面１１０Ａは、表面１００Ａから第３の軸Ｚに沿って、有用部分１２１の最も高架の表面よりも大きいある距離に配置され得る。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0174】
絶縁材料の保護層１２４、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、炭化ケイ素又はそれらの組み合わせを含む、例えば、単層又は多層膜は、図３Ｌに示すように、バリア層５６上に形成される。保護層１２４は、第３の軸Ｚに沿って、チャネル変調領域６４の厚さよりも大きい、例えば、１０ｎｍ～５００ｎｍに含まれる厚さを有する。
【0175】
言い換えれば、保護層１２４は、チャネル変調領域６４を完全に覆う。
【0176】
保護層１２４は、有用部分１２１において、有用部分１２１の上面１２１Ａと面する上面１２４Ａを有する。
【0177】
この実施形態では、保護層１２４の上面１２４Ａは、表面１００Ａから第３の軸Ｚに沿ったある高さで延在し、その高さは、表面１００Ａから第３の軸Ｚに沿った、エッチングマスク１１１の上面１１１Ａの高さよりも小さい。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0178】
更に、この実施形態では、保護層１２４の上面１２４Ａと、チャネル変調領域６４の上面６４Ａとの間の、第３の軸Ｚに沿った距離は、第３の軸Ｚに沿った、エッチングマスク１１１の厚さよりも大きい。これは、チャネル変調領域６４を保護するために、したがって、デバイス１の製造プロセスの信頼性を高めるために、後続の製造工程において有用であり得る。
【0179】
図３Ｍにおいて、ワーク多層膜１１７の高架部分１２０は、エッチングマスク１１１の上面１１１Ａまで少なくとも部分的に除去され、それによって、エッチングマスク１１１を露出させる。
【0180】
この除去は、平坦化、例えば、化学機械研磨（chemical-mechanical polishing、ＣＭＰ）又は他のエッチング技術によって実行することができる。
【0181】
図示の実施形態では、ワーク多層膜１１７の高架部分１２０の除去後、表面８４Ａがエッチングマスク１１１の上面１１１Ａと同じ高さである多層膜４９の周辺部分８４（図１）を形成する内側側壁７７上に延在する一部のみが残る。
【0182】
保護層１２４のうち、ワーク多層膜１１７の有用部分１２１上に延在する、依然として１２４によって示された部分が残る。
【0183】
次に、図３Ｎ、ウエハ１００をエッチングして、エッチングマスク１１１を除去し、したがって、ゲート層１１０を露出させる。
【0184】
この実施形態では、エッチングマスク１１１のエッチングはまた、保護層１２４もエッチングし、したがって、その厚さを減少させる。ただし、エッチングマスク１１１の厚さは、チャネル変調領域６４の上面６４と、保護層１２４の上面１２４Ａとの間の距離よりも小さいため、残った保護層１２４は、依然としてチャネル変調領域６４を完全に覆う。その結果、チャネル変調領域６４は、図３Ｎのエッチングによって損傷を受けることはない。
【0185】
エッチングの後、保護層１２４は、図１を参照して説明した絶縁層５８を形成する。
【0186】
エッチングマスク１１１及び保護層１１８を形成する材料、並びにエッチングマスク１１１を除去するために使用される特定のエッチングに応じて、図３Ｎのエッチングは、エッチングマスク１１１のみを選択的に除去することができ、かつ保護層１２４を除去することができない。
【0187】
続いて、図３Ｏ、ゲート層１１０が画定され、それによって、ゲート絶縁領域４０、４１が形成される。更に、（高）ドープ領域２５Ａ、２５Ｂ、２７、２９Ａ、２９Ｂ、３１は、特定の用途に応じて、例えば、後続のマスキング工程及びイオン注入工程を通って、表面層１０５のエピタキシャル部分１０６内に形成される。
【0188】
ウエハ１００の絶縁層及び／又はパッシベーション層（例えば、図１の酸化物層３５、３６）を形成し、そして電子部品５、７の金属コンタクト領域（例えば、図１の領域４２～４５、及び６１、６２、６５）を形成するための、ここでは示されていない製造工程が続く。
【0189】
更に、ここでは図示されていないが、例えば、金属相互接続の上部層を形成し、ウエハをダイシングするなどの最終製造工程が続き、これによりデバイス１が形成される。
【0190】
実際には、成長マスク１０３を使用することにより、図１の分離領域７０を形成することができる。したがって、エピタキシャル多層膜４９の成長は、低い機械的応力を生じさせ、したがって、転位の確率を低減することができる。それゆえに、製造プロセスは、高い信頼性を有する。
【0191】
更に、成長マスク１０３の使用は、シリコンベースの電子部品５が集積され得る単結晶であるエピタキシャル部分１０６を成長させることと、上にワーク多層膜１１４が成長する成長マスク１０３の下方の上面１００Ａの表面品質を保護することと、の両方を同時に可能にし得る。
【0192】
したがって、製造プロセスは、ヘテロ構造５０の高い結晶学的品質を得ながら、シリコンベースの電子部品５及びヘテロ構造ベースの電子部品７の両方を同じダイ内に集積することを可能にする。
【0193】
成長マスク１０３が、第２の中間層１８（ここでは、例えばシリコン）に対して異なる材料（ここでは、例えば酸化シリコン）で作製されてもよく、特に、第２の中間層１８を除去するために使用可能な化学種に対して異なる化学種によってエッチング可能であり得るという事実は、犠牲部分１０７を通して、ワークエピタキシャル多層膜１１７（図３Ｇ～図３Ｊ）を成長させる表面１００Ａの品質に少なくとも第１次近似で影響を及ぼすことなく、下にある上面１００Ａを露出させる開口部又は凹部１１３を形成することを可能にする。
【0194】
実際には、成長マスク１０３は、上に重なる犠牲部分１０７のエッチング中に停止層として使用することができ、したがって、上に重なる犠牲部分１０７の完全な除去を確実にする。更に、成長マスク１０３内の開口部の形成は、下にある表面１００Ａの品質、例えば、テラス形成及びピッティングに対して影響を与えない。
【0195】
エピタキシャル多層膜４９、したがって、ヘテロ構造５０は、高い結晶学的品質を有することができる。
【0196】
その結果、ヘテロ構造５０における二次元ガスの形成に基づいて機能する対応する電子部品７は、使用時に、高い電気的性能を有することができる。
【0197】
同時に、電子部品５もまた、高い結晶学的品質を有し得る単結晶シリコン層（エピタキシャル部分１０６）に集積される。その結果、電子部品５は、使用時に高い電気的性能を有することができる。
【0198】
更に、成長マスク１０３の厚さは、エピタキシャル多層膜４９を形成するためのマスクとして使用されるのに十分厚く、同時に、表面層１０５の上面１０５Ａの非平坦性を最小限に抑えるのに十分薄くすることができる。実際には、表面層１０５の上面１０５Ａは、実質的に平坦であると見なすことができる。これは、シリコンベースの電子部品５、及びヘテロ構造ベースの電子部品７の両方の形成をもたらす、後続の製造工程を容易にすることができる。
【0199】
半導体電子デバイス１を形成するための出発基板として＜１１１＞方位のシリコン基板１４を使用する実現性は、特にチャネル層５５がＧａＮのものであるか、又はＧａＮを含む場合、ヘテロ構造５０の高いエピタキシャル品質が得られることを可能にし得る。その結果、ヘテロ構造ベースの電子部品７は、優れた電気的性能を有することができる。また、本出願人は、＜１１１＞シリコンの基板１４を使用することによって、シリコンベースの電子部品５の優れた電気的性能を得ることができることも確認した。
【0200】
図３Ａ～図３Ｏの製造プロセスの実施形態を参照すると、シリコンベースのデバイス５のドープ領域のいくつか、特に、例えば、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂのソース領域、ドレイン領域、及びボディコンタクト領域などの高ドープ領域が、エピタキシャル多層膜４９の成長後に形成することができるという事実は、デバイス１の製造の信頼性を高めることに更に寄与し得る。
【0201】
実際、エピタキシャル多層膜４９は、高ドープ領域が耐えることができるサーマルバジェットよりも高いサーマルバジェットを使用して成長させることができる。このようにして、シリコンベースのデバイス５の高ドープ領域は、高い信頼性を伴って形成することができる。
【0202】
例えば、ＡｌＮの第１のバッファ層５２の成長は、約１１００℃の温度で約１５～３０分に含まれる時間間隔にわたって行われてもよく、第２のバッファ層５３、チャネル層５５、バリア層５６、及びチャネル変調領域６４を形成するＧａＮ層及びＡｌＧａＮ層の成長は、後続の成長工程において、各々、約１０３０℃～１０８０℃の温度で約５～１５分の間隔にわたって行われてもよい。
【0203】
【0204】
例えば、エピタキシャル多層膜４９は、エピタキシャル多層膜４９及びエピタキシャル領域２３を形成する特定の材料に応じて、高ドープ領域の形成後に成長されてもよい。
【0205】
例えば、表面１０５Ａは、例えば、層１０５を成長させるために使用される成長モード、層１０２の厚さ、及びエピタキシャル成長に続いて実行される表面処理（例えば、化学機械研磨）に応じて、平坦でなくてもよい。
【0206】
図４は、ここでは、１７０によって示される分離領域の異なる実施形態を示す。この分離領域１７０は、ここでは、３つの多結晶部分１７３Ａ、１７３Ｂ、１７３Ｃによって形成される多結晶領域と、第３の軸Ｚに沿って多結晶領域を通って延在する２つのトレンチ１７５Ａ、１７５Ｂとを備える。
【0207】
また、この実施形態では、多結晶部分１７３Ａ、１７３Ｂ、１７３Ｃは、トレンチ１７５Ａ、１７５Ｂによって互いに分離されている。
【0208】
トレンチ１７５Ａ、１７５Ｂは、互いに実質的に同心であり、ＨＥＭＴトランジスタ７が集積されるエピタキシャル多層膜４９を完全に取り巻く。
【0209】
トレンチ１７５Ａ、１７５Ｂは、各々、２つの隣接する多結晶部分の間で測定された、例えば、０．２μｍ～３μｍに含まれる幅を有することができる。トレンチ１７５Ａ、１７５Ｂは、互いから、例えば、０．５μｍ～５μｍに含まれる距離をおいて延在し得る。
【0210】
トレンチの数が多いほど、エピタキシャル多層膜４９とエピタキシャル領域２３との間の機械的応力を低減することに対して、より多く寄与することができる。
【0211】
図５は、ここでは複数の多結晶部分１９５によって形成される多結晶領域と、ここでは１９３によって示されるトレンチとを備える、ここでは１９０によって示される分離領域の更なる実施形態を示しており、トレンチは、多結晶領域を通って延在し、エピタキシャル多層膜４９によって内側に画定され、エピタキシャル領域２３によって外側に画定される（ここでは図示せず）。
【0212】
詳細には、多結晶部分１９５は、トレンチ１９３内で互いから、ある距離をおいて配置される。実際には、多結晶部分１９５は、各々、画定領域７２から出発して、第３の軸Ｚに沿って延在する多結晶ピラーを形成する。
【0213】
ピラー１９５は、各々、第１の軸Ｘ及び／又は第２の軸Ｙに沿って、例えば、０．５μｍ～５μｍに含まれる幅を有することができる。ピラー１９５は、互いから、例えば、０．２μｍ～３μｍに含まれる距離をおいて延在し得る。
【0214】
ピラー１９５は、第３の軸Ｚに沿って、例えば、多角形又は円形（規則的又は非規則的）の一定断面又は可変断面を有してもよい。
【0215】
ピラー１９５は、特定の設計レイアウトに応じて、規則的又は不規則な分布に従って多層膜４９の周りに分布されてもよい。
【0216】
実際には、ピラー１９５は、エピタキシャル多層膜４９と並んで、特にその周りに延在する多結晶領域の互いに別個の部分を形成する。
【0217】
最後に、他の修正及び変形が、本開示の範囲から逸脱することなく、本明細書において説明及び図示された電子デバイス１及びその製造プロセスに対して行われ得ることは明らかである。
【0218】
【0219】
トレンチ７５、１７５Ａ、１７５Ｂ、１９０は、エピタキシャル多層膜４９を部分的にのみ取り巻くことができる。
【0220】
トレンチ７５、１７５Ａ、１７５Ｂ、１９０は、第３の軸Ｚに沿って、多結晶領域を部分的にのみ通して、すなわち、画定領域７２と接触しないように、延在してもよい。実際には、この場合、図１の多結晶部分７３Ａ、７３Ｂ、図４の多結晶部分１７３Ａ、１７３Ｂ、１７３Ｃ、及び図５の多結晶部分１９５は、互いに連続し、モノリシック多結晶領域を形成する。
【0221】
実際には、分離領域７０、１７０、１９０の多結晶領域は、連続した又は互いに分離した１つ以上の多結晶部分によって形成されてもよい。言い換えれば、多結晶領域は、単一のモノリシック領域であってもよく、又は不連続領域であってもよい。
【0222】
トレンチ１７５Ａ、１７５Ｂ、１９０は、図１のトレンチ７５について論じたものと同様に、空であっても（部分的に又は完全に）充填されていてもよい。更に、トレンチ１７５Ａ、１７５Ｂ、１９０の可能な充填は、使用される特定の製造工程に応じて、エピタキシャル多層膜４９の周りで均一であっても不均一であってもよい。
【0223】
電子デバイス１は、ヘテロ構造ベースの電子部品７のみを備えてもよく、シリコンベースの電子部品５を備えなくてもよい。分離領域、特にそれぞれの多結晶領域の存在は、エピタキシャル多層膜４９の成長によって引き起こされる機械的応力の低減に寄与し、したがって、ヘテロ構造５０の良好な結晶学的品質を可能にする。
【0224】
電子デバイス１は、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂに加えて、又はその代わりに、ダイ３内に集積される能動及び／又は受動の他のシリコンベースの電子部品５を備えてもよい。
【0225】
例えば、図２に示すように、シリコンベースの電子部品５はまた、バイポーラトランジスタ５Ｃと、ダイオード及び抵抗器などの受動部品５Ｄとを含むこともできる。図２において、バイポーラトランジスタ５Ｃ及び受動部品５Ｄは、互いに別個であり、かつ破線によって概略的に示されるそれぞれのデバイス部分１２０、１２１に集積される。
【0226】
例えば、デバイス部分１２０、１２１は、基板領域１０上に成長させたそれぞれの単結晶シリコンエピタキシャル領域内に形成され、特にエピタキシャル領域２３とモノリシックに形成される。
【0227】
絶縁領域、例えば、浅い又は深いトレンチは、それ自体既知の方法で、部分１２０、１２１、及び２０間に配置されてもよく、その結果、それぞれの電子部品は、使用中、互いに電気的に絶縁される。
【0228】
図１を参照すると、第１のデバイス部分２０と第２のデバイス部分２１との間に延在する絶縁領域８２は、示されているものとは異なる形状及び構造を有してもよい。例えば、それは、ＨＥＭＴトランジスタ７が集積されるデバイス部分２１の下方に配置されている基板領域１０の部分を、ＰＭＯＳトランジスタ５Ａ及びＮＭＯＳトランジスタ５Ｂが集積されるデバイス部分２０の下方に配置されている基板領域１０の部分から互いに電気的に絶縁するように、エピタキシャル領域２３内で、第３の軸Ｚに沿ってダイ３内のより深い深さまで延在する１つ以上のトレンチを備えてもよい。
【0229】
【0230】
図６Ａのウエハ１００では、深い絶縁トレンチ２１０が、ウエハ１００内、特に表面層１０５のエピタキシャル部分１０６内、及び部分的に基板領域１０内に形成されている。
【0231】
この実施形態では、深い絶縁トレンチ２１０は、トレンチ７５と同時に形成され、したがって、リソグラフィ工程及びエッチング工程の数を最適化する。
【0232】
深い絶縁トレンチ２１０及びトレンチ７５は、深い絶縁トレンチ２１０及びトレンチ７５が第３の軸Ｚに沿ってウエハ１００内で異なる深さを有する場合であっても、同時に形成することができる。実際、画定領域７２は、ワーク多結晶領域１１４のエッチング中に停止層として機能する。その結果、エッチング時間を調節することによって、トレンチ７５の形成を損なうことなく、深い絶縁トレンチ２１０の深さを調節することが可能である。
【0233】
ただし、深い絶縁トレンチ２１０は、専用のリソグラフィ工程及びエッチング工程を通して、すなわち、トレンチ７５を形成するために使用されるものとは別個の（上記又は後続の）工程を通して形成されてもよい。
【0234】
続いて、図６Ｂ、ここでは２１２によって示されるワークエピタキシャル多層膜が成長される。この実施形態では、ワークエピタキシャル多層膜２１２は、トレンチ７５内及び深い絶縁トレンチ２１０内の両方で共形的に成長する。
【0235】
デバイス１はまた、図２に示されるものに加えて、又はその代わりに、ダイ３内に集積される他のシリコンベースの電子部品５を備えてもよい。例えば、部品５は、例えば、１５Ｖ～２０Ｖの中電圧用途のためのＭＯＳトランジスタ、例えば、２０Ｖ～２００Ｖの動作電圧での用途のためのＤＭＯＳトランジスタ及び／又はドリフトＭＯＳトランジスタ、薄膜抵抗器、ＯＴＰ又はＭＴＰメモリ、相変化メモリ、などを含むことができる。
【0236】
互いに異なる型のシリコンベースの電子部品５の集積は、それ自体知られており、したがって、ここでは更に示されない製造工程を通して、例えば、ＢＣＤ技術を通して実行され得ることは、当業者には明らかであろう。
【0237】
例えば、様々な半導体領域の導電型のｎ又はｐは、説明されたものに関して反転されてもよい。
【0238】
エピタキシャル多層膜４９は、図示及び説明されたものとは異なる数の層を含んでもよい。
【0239】
例えば、エピタキシャル多層膜４９は、ヘテロ構造５０のみを含んでもよい。言い換えれば、ヘテロ構造５０は、基板領域１０上に直接成長させてもよい。
【0240】
ヘテロ構造５０は、特定の用途に応じて、例えば、チャネル層５５とバリア層５６との間に、他の半導体層及び／又は絶縁層を含んでもよい。
【0241】
例えば、ヘテロ構造ベースの部品７は、ＨＥＭＴトランジスタ７以外の電子部品を含んでもよい。
【0242】
例えば、ＨＥＭＴトランジスタ７は、ノーマリオフ型であってもよく、ゲート構造は、前述したものと異なっていてもよい。例えば、ゲート構造は、リセス型であってもよく、かつ／又はゲート構造の製造は、ゲート構造下でフッ素プラズマの使用を含んでもよい。あるいは、ＨＥＭＴトランジスタ７は、ノーマリーオン型のもの、すなわち、デプレッション型のもであってもよい。
【0243】
例えば、基板領域１０を形成するエピタキシャル層の数は、特定の用途に応じて異なってもよい。
【0244】
【0245】
その結果、エピタキシャル多層膜４９の形状は、図１に示されたものと異なってもよい。例えば、周辺部分８４は、内側側壁７７と共形でなくてもよい。
【0246】
例えば、多層膜１１４は、第２の中間層１８の露出部分１０１Ｂのみから出発して、選択的に成長してもよい。この場合、図３Ｍを参照して説明した除去工程は、なくてもよい。
【0247】
例えば、エピタキシャル多層膜４９及びエピタキシャル領域２３の、第３の軸Ｚに沿った所望の厚さに応じて、第２の中間層１８は、なくてもよく、エピタキシャル多層膜４９は、第２のディープ層１７上に直接成長されてもよい。
【0248】
中電圧又は低電圧（例えば、７Ｖ～４０Ｖ）の用途の場合、基板領域１０は、基板１４及び第１のディープ層１５（又は第１の中間層１６）のみを備えてもよい。実際には、この場合、エピタキシャル多層膜４９は、第１のディープ層１５上に直接成長させることができ、又はもしあれば、第１の中間層１６上に成長させることができる。
【0249】
実際には、要約すると、本半導体電子デバイスでは、基板領域１０は、第１の導電型（例えば、Ｐ）を有する単結晶基板１４と、基板上に延在し、かつ基板の導電型とは異なる導電型（例えば、Ｎ）を有する少なくとも１つのエピタキシャル層（１５～１８）とを備えることができる。
【0250】
例えば、電子部品５は、シリコン以外の単一半導体、例えば、Ｇｅ、ＳｉＧｅなどに基づく電子部品であってもよい。
【0251】
上で説明された実施形態を組み合わせて、更なる解決策を提供することができる。
【0252】
半導体電子デバイス（１）は、半導体材料の基板領域（１０）と、基板領域上に延在し、かつヘテロ構造（５０）を含むエピタキシャル多層膜（４９）を含む、ヘテロ構造に基づく第１の電子部品（７）と、基板領域上に延在し、かつ、第１の方向（Ｘ、Ｙ）に沿って、エピタキシャル多層膜に並んで配置されている多結晶型の半導体材料の多結晶領域（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ）を含む分離領域（７０、１７０、１９０）と、基板領域（１０）上に延在する単結晶型の単一半導体材料のエピタキシャル領域（２３）であって、多結晶領域（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ、１９５）は、第１の方向（Ｘ）に沿って、エピタキシャル多層膜（４９）とエピタキシャル領域（２３）との間に延在する、エピタキシャル領域と、を含む。
【0253】
半導体電子デバイスは、単一半導体材料に基づき、かつエピタキシャル領域（２３）内に集積された第２の電子部品（５）を更に含み、第２の電子部品は、例えば、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、バイポーラトランジスタ、又は単一半導体材料に基づく受動電子部品のうちの１つである。
【0254】
分離領域（７０、１７０、１９０）は、多結晶領域内に延在する少なくとも１つのトレンチ（７５、１７５Ａ、１７５Ｂ、１９５）を含む。
【0255】
多結晶領域は、互いに異なり、かつ少なくとも１つのトレンチによって分離された複数の部分（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ、１９５）を含む。
【0256】
多結晶領域の２つの隣接する部分（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ、１９５）は、０．２μｍ～３μｍの相互距離で延在する。
【0257】
多結晶領域の部分（１９５）は、各々、０．５μｍ～５μｍの幅を有するピラーである。
【0258】
分離領域は、酸化物を含み、かつ基板領域（１０）と多結晶領域との間に延在する画定領域（７２）を更に含む。
【0259】
画定領域（７２）は、７ｎｍ～３００ｎｍの厚さを有する。
【0260】
分離領域（７０、１７０、１９０）は、エピタキシャル多層膜（４９）を少なくとも部分的に取り巻く。
【0261】
エピタキシャル領域（２３）は、第１の半導体材料、例えば、シリコンのものであり、ヘテロ構造（５０）は、第１の半導体材料とは異なる第２の半導体材料、例えば、ＧａＮを含む。
【0262】
半導体電子デバイス（１）を製造するためのプロセスは、第１の成長部分（１０１Ｂ）と、第１の成長部分とは異なる第２の成長部分（１０１Ｃ）とを有する半導体材料の基板層（１８）を含むウエハ（１００）を提供することと、第１の成長部分上に、ヘテロ構造（５０）を含むエピタキシャル多層膜（４９）を成長させることと、ヘテロ構造から出発して、ヘテロ構造に基づく第１の電子部品（７）を形成することと、第２の成長部分上に、第１の方向（Ｘ、Ｙ）に沿って、エピタキシャル多層膜と並んで配置されている多結晶型の半導体材料の多結晶領域（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ、１９５）を含む分離領域（７０、１７０、１９０）を形成することと、基板層（１８）上に延在する単結晶型の単一半導体材料のエピタキシャル領域（２３）を形成することと、を含み、多結晶領域（７３Ａ、７３Ｂ、１７３Ａ、１７３Ｂ、１７３Ｃ、１９５）は、第１の方向（Ｘ）に沿って、エピタキシャル多層膜（４９）とエピタキシャル領域（２３）との間に延在する。
【0263】
基板層は、第１及び第２の成長部分とは異なる第３の成長部分（１０１Ａ）を含み、基板層上に、基板層の第１の成長部分（１０１Ｂ）及び第２の成長部分（１０１Ｃ）を覆う成長マスク（１０３）を形成することと、基板層の第３の成長部分（１０１Ａ）上に延在する単結晶部分（１０６）と、成長マスク上に延在する多結晶部分（１０７）とを有する単一半導体材料の表面層（１０５）を成長させることであって、分離領域の多結晶領域は、表面層の多結晶部分から出発して形成され、エピタキシャル領域は、表面層の単結晶部分から出発して形成される、成長させることと、エピタキシャル多層膜（１１７、２１２）を成長させる前に、表面層（１０５）の多結晶部分（１０７）内に、かつ成長マスク（１０３）内に、基板層の第１の成長部分（１０１Ｂ）を露出させる開口部（１１３）を形成することと、を更に含む。
【0264】
製造プロセスは、表面層（１０５）の単結晶部分（１０６）内に集積された、単一半導体材料に基づく第２の電子部品（５）を形成することを更に含む。
【0265】
分離領域（７０、１７０、１９０）を形成することは、表面層（１０５）の多結晶部分（１０７）を通して、基板層（１８）の第３の成長部分（１０１Ｃ）の上方に、少なくとも１つのトレンチ（７５、１７５Ａ、１７５Ｂ、１９５）を形成することを含む。
【0266】
トレンチ（７５）は、エピタキシャル多層膜を成長させる前に形成される。
【0267】
上で説明される様々な実施形態を組み合わせて、更なる実施形態を提供することができる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、更なる実施形態を提供することができる。
【0268】
これらの変更及び他の変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに全ての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図3N】
【図3O】
【図4】
【図5】
【図6A】
【図6B】
【外国語明細書】