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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025024438
(43)【公開日】2025-02-20
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20250213BHJP
G06F 12/02 20060101ALI20250213BHJP
G11C 16/08 20060101ALI20250213BHJP
G11C 16/26 20060101ALI20250213BHJP
H10B 43/27 20230101ALI20250213BHJP
H10B 41/27 20230101ALI20250213BHJP
H10D 30/68 20250101ALI20250213BHJP
【ＦＩ】
G06F12/00 560A
G06F12/00 550Z
G06F12/00 597U
G06F12/02 510A
G11C16/08 120
G11C16/26 100
H10B43/27
H10B41/27
H01L29/78 371
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023128545
(22)【出願日】2023-08-07
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】高田 万里江
(72)【発明者】
【氏名】白川 政信
(72)【発明者】
【氏名】武田 奈穂美
(72)【発明者】
【氏名】山城 遼
(72)【発明者】
【氏名】武藤 庄吾
(72)【発明者】
【氏名】山田 英樹
【テーマコード（参考）】
5B160
5B225
5F083
5F101
【Ｆターム（参考）】
5B160AA13
5B160NA01
5B225BA08
5B225BA19
5B225CA14
5B225DA03
5B225DA10
5B225DD06
5B225DE20
5B225EA05
5B225FA01
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083KA01
5F083KA05
5F083KA11
5F083LA21
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
(57)【要約】 （修正有）
【課題】処理能力を向上するメモリシステムを提供する。
【解決手段】メモリシステムは、メモリチップとメモリコントローラとを含む。第１、第２セルユニットＣＵは第１グループＣＵ＿Ｇｒ１に分類され、第３セルユニットＣＵは第２グループＣＵ＿Ｇｒ２に分類される。メモリコントローラは、第１グループのデータを読み出す際に、読み出し電圧の第１補正量を使用し、第２グループのデータを読み出す際に、読み出し電圧の第２補正量を使用し、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類する。
【選択図】図１４
【解決手段】メモリシステムは、メモリチップとメモリコントローラとを含む。第１、第２セルユニットＣＵは第１グループＣＵ＿Ｇｒ１に分類され、第３セルユニットＣＵは第２グループＣＵ＿Ｇｒ２に分類される。メモリコントローラは、第１グループのデータを読み出す際に、読み出し電圧の第１補正量を使用し、第２グループのデータを読み出す際に、読み出し電圧の第２補正量を使用し、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類する。
【選択図】図１４
【特許請求の範囲】
【請求項1】
各々が複数のメモリセルを含む複数のセルユニットを含むブロックを含むメモリチップと、
メモリコントローラと
を備え、
前記複数のセルユニットのうちの第１セルユニットと第２セルユニットとは第１グループに分類され、前記複数のセルユニットのうちの第３セルユニットは第２グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第１グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、
前記複数のセルユニットのうち前記第２グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第２補正量を使用し、
前記第１セルユニットの書き込み動作を実行してから前記第２セルユニットの前記書き込み動作を実行するまでの時間差が基準値を超える場合、前記第１グループと前記第２グループとの境界位置を、前記第１セルユニットと前記第２セルユニットとの間に変更し且つ前記第２セルユニットを前記第２グループに分類する
ように構成される、
メモリシステム。
メモリコントローラと
を備え、
前記複数のセルユニットのうちの第１セルユニットと第２セルユニットとは第１グループに分類され、前記複数のセルユニットのうちの第３セルユニットは第２グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第１グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、
前記複数のセルユニットのうち前記第２グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第２補正量を使用し、
前記第１セルユニットの書き込み動作を実行してから前記第２セルユニットの前記書き込み動作を実行するまでの時間差が基準値を超える場合、前記第１グループと前記第２グループとの境界位置を、前記第１セルユニットと前記第２セルユニットとの間に変更し且つ前記第２セルユニットを前記第２グループに分類する
ように構成される、
メモリシステム。
【請求項2】
前記メモリコントローラは、前記ブロックにおいて、前記基準値を超える前記時間差の発生回数が、予め設定された設定値を超えた場合、次の前記書き込み動作において、別のブロックにデータを書き込むように構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記ブロックは、前記第１グループ及び前記第２グループを含む複数のグループに分類され、
前記設定値の最大値は、前記ブロックに含まれる前記複数のグループの総数から１減算した値である、
請求項２に記載のメモリシステム。
前記設定値の最大値は、前記ブロックに含まれる前記複数のグループの総数から１減算した値である、
請求項２に記載のメモリシステム。
【請求項4】
前記メモリコントローラは、前記第１セルユニットの前記書き込み動作を実行した後に、前記第２セルユニットへの前記書き込み動作を実行するように構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記複数のセルユニットのうちの前記第１グループに分類される第４セルユニットを前記第１補正量の算出に使用し、前記第３セルユニットを前記第２補正量の算出に使用するように構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項6】
前記複数のセルユニットのうちの第５セルユニット及び第６セルユニットは前記第２グループに分類され、
前記複数のセルユニットのうちの第７セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第３補正量を使用し、
前記第５セルユニットの前記書き込み動作を実行してから前記第６セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第５セルユニットと前記第６セルユニットとの間に変更し且つ前記第６セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
前記複数のセルユニットのうちの第７セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第３補正量を使用し、
前記第５セルユニットの前記書き込み動作を実行してから前記第６セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第５セルユニットと前記第６セルユニットとの間に変更し且つ前記第６セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
【請求項7】
前記複数のセルユニットのうちの第８セルユニット、第９セルユニット、第１０セルユニット、及び第１１セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第８セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第９セルユニットの前記書き込み動作を実行してから前記第１０セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第９セルユニットと前記第１０セルユニットとの間に変更し且つ前記第８セルユニット及び前記第９セルユニットを前記第２グループに分類し、前記第１１セルユニットを前記第３補正量の算出に使用する
ように構成される、
請求項５に記載のメモリシステム。
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第８セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第９セルユニットの前記書き込み動作を実行してから前記第１０セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第９セルユニットと前記第１０セルユニットとの間に変更し且つ前記第８セルユニット及び前記第９セルユニットを前記第２グループに分類し、前記第１１セルユニットを前記第３補正量の算出に使用する
ように構成される、
請求項５に記載のメモリシステム。
【請求項8】
前記複数のセルユニットのうちの第１２セルユニットは前記第１グループに分類され、
前記複数のセルユニットのうちの第１３セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第１３セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第２セルユニットの前記書き込み動作を実行してから前記第１２セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第２セルユニットと前記第１２セルユニットとの間に変更し且つ前記第１２セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
前記複数のセルユニットのうちの第１３セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第１３セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第２セルユニットの前記書き込み動作を実行してから前記第１２セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第２セルユニットと前記第１２セルユニットとの間に変更し且つ前記第１２セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
【請求項9】
前記メモリコントローラは、前記第１セルユニットを前記第１補正量の算出に使用し、前記第２セルユニットを前記第２補正量の算出に使用し、前記第１２セルユニットを前記第３補正量の算出に使用する、
請求項８に記載のメモリシステム。
請求項８に記載のメモリシステム。
【請求項10】
前記複数のセルユニットのうちの第１４セルユニット及び第１５セルユニットは前記第１グループに分類され、
前記メモリコントローラは、
前記第１４セルユニットを前記第１補正量の算出に使用し、
前記時間差が前記基準値を超える場合、前記第１補正量の算出に使用するセルユニットを前記第１４セルユニットから前記第１５セルユニットに変更する
ように構成される、
請求項１に記載のメモリシステム。
前記メモリコントローラは、
前記第１４セルユニットを前記第１補正量の算出に使用し、
前記時間差が前記基準値を超える場合、前記第１補正量の算出に使用するセルユニットを前記第１４セルユニットから前記第１５セルユニットに変更する
ように構成される、
請求項１に記載のメモリシステム。
【請求項11】
前記ブロックは、前記第１グループ及び前記第２グループを含む複数のグループに分類され、
前記メモリコントローラは、前記ブロックにおいて、前記基準値を超える前記時間差の発生回数が、予め設定された設定値を超えた場合、前記複数のグループに第４グループを追加するように構成される、
請求項１に記載のメモリシステム。
前記メモリコントローラは、前記ブロックにおいて、前記基準値を超える前記時間差の発生回数が、予め設定された設定値を超えた場合、前記複数のグループに第４グループを追加するように構成される、
請求項１に記載のメモリシステム。
【請求項12】
前記複数のセルユニットのうちの第１６セルユニットは前記第４グループに分類され、
前記メモリコントローラは、前記第４グループに対応する前記読み出し電圧の第４補正量の情報、前記第４グループの位置情報、及び前記第４補正量の算出に用いられる前記第１６セルユニットの情報を作成するように構成される、
請求項１１に記載のメモリシステム。
前記メモリコントローラは、前記第４グループに対応する前記読み出し電圧の第４補正量の情報、前記第４グループの位置情報、及び前記第４補正量の算出に用いられる前記第１６セルユニットの情報を作成するように構成される、
請求項１１に記載のメモリシステム。
【請求項13】
各々が複数のメモリセルを含む複数のセルユニットを含むブロックを含むメモリチップと、
メモリコントローラと
を備え、
前記複数のセルユニットのうちの第１セルユニットは第１グループに分類され、前記複数のセルユニットのうちの第２セルユニットは第２グループに分類され、前記複数のセルユニットのうちの第３セルユニット、第４セルユニット、第５セルユニット、及び第６セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第１グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、
前記複数のセルユニットのうち前記第２グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第２補正量を使用し、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第３補正量を使用し、
前記第４セルユニットの書き込み動作を実行してから前記第５セルユニットの前記書き込み動作を実行するまでの時間差が基準値を超える場合、前記第１グループと前記第２グループとの境界位置を、前記第４セルユニットと前記第５セルユニットとの間に変更し且つ前記第５セルユニットを前記第２グループに分類する
ように構成される、
メモリシステム。
メモリコントローラと
を備え、
前記複数のセルユニットのうちの第１セルユニットは第１グループに分類され、前記複数のセルユニットのうちの第２セルユニットは第２グループに分類され、前記複数のセルユニットのうちの第３セルユニット、第４セルユニット、第５セルユニット、及び第６セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第１グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、
前記複数のセルユニットのうち前記第２グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第２補正量を使用し、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第３補正量を使用し、
前記第４セルユニットの書き込み動作を実行してから前記第５セルユニットの前記書き込み動作を実行するまでの時間差が基準値を超える場合、前記第１グループと前記第２グループとの境界位置を、前記第４セルユニットと前記第５セルユニットとの間に変更し且つ前記第５セルユニットを前記第２グループに分類する
ように構成される、
メモリシステム。
【請求項14】
前記メモリコントローラは、前記第５セルユニットの前記書き込み動作を実行してから前記第６セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第５セルユニットと前記第６セルユニットとの間に変更し且つ前記第６セルユニットを前記第３グループに分類するように構成される、
請求項１３に記載のメモリシステム。
請求項１３に記載のメモリシステム。
【請求項15】
前記メモリコントローラは、前記第５セルユニットを前記第２補正量の算出に使用し、前記第６セルユニットを前記第３補正量の算出に使用するように構成される、
請求項１４に記載のメモリシステム。
請求項１４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリデバイスを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開公報第２０２１／０３２６２５０号明細書
【特許文献2】米国特許第１００４８８６３号明細書
【特許文献3】米国特許公開公報第２０２０／０２２５８５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、処理能力を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態に係るメモリシステムは、各々が複数のメモリセルを含む複数のセルユニットを含むブロックを含むメモリチップと、メモリコントローラとを含む。複数のセルユニットのうちの第１セルユニットと第２セルユニットとは第１グループに分類され、複数のセルユニットのうちの第３セルユニットは第２グループに分類される。メモリコントローラは、複数のセルユニットのうち第１グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、複数のセルユニットのうち第２グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第２補正量を使用し、メモリコントローラは、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類するように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムを含むデータ処理装置の全体構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリシステムに含まれるメモリチップの構成の一例を示すブロック図。
【図3】第１実施形態に係るメモリシステムに含まれるバンクのメモリ領域の構成の一例を示す図。
【図4】第１実施形態に係るメモリシステムがＺＮＳ対応メモリシステムである場合の不揮発性メモリのメモリ領域の構成の一例を示す図。
【図5】第１実施形態に係るメモリシステムに含まれるメモリセルアレイの構成を示す回路図。
【図6】第１実施形態に係るメモリシステムに含まれるメモリセルアレイ内のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図7】第１実施形態に係るメモリシステムに含まれるブロックの一部領域であるＮＡＮＤストリングの断面図。
【図9】第１実施形態に係るメモリシステムに含まれる１つのブロックにおけるセルユニットグループの構成の一例を示す模式図。
【図10】第１実施形態に係るメモリシステムにおけるＶｔｈ情報の構成の一例を示すテーブル。
【図11】第１実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
【図12】第１実施形態に係るメモリシステムにおける書き込み動作の流れの一例を示すフローチャート。
【図13】第１実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報の登録の流れの一例を示すフローチャート。
【図14】第１実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第１の具体例を示す模式図。
【図15】第１実施形態に係るメモリシステムにおける境界線移動の第１の具体例において、ＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
【図16】第１実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第２の具体例を示す模式図。
【図17】第１実施形態に係るメモリシステムにおける境界線移動の第２の具体例において、ＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
【図18】第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおけるセルユニットグループの構成の一例を示す模式図。
【図19】第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第１の具体例を示す模式図。
【図20】第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第２の具体例を示す模式図。
【図21】第２実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブル。
【図22】第２実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャート。
【図23】第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第１の具体例を示す模式図。
【図24】第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第１の具体例において、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブル。
【図25】第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第２の具体例を示す模式図。
【図26】第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第２の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図27】第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第３の具体例を示す模式図。
【図28】第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第３の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図29】第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第４の具体例を示す模式図。
【図30】第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第４の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図31】第２実施形態の変形例に係るメモリシステムにおけるアンカー変換情報の登録の流れを示すフローチャート。
【図32】第３実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャート。
【図33】第３実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の具体例を示す模式図。
【図34】第３実施形態に係るメモリシステムにおける境界線及びアンカー移動の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図35】第３実施形態の変形例に係るメモリシステムにおけるアンカー変換情報の登録の流れを示すフローチャート。
【図36】第４実施形態に係るメモリシステムにおけるセルユニットグループ及びアンカー追加の流れの一例を示すフローチャート。
【図37】第４実施形態に係るメモリシステムに含まれる１つのブロックにおいてセルユニットグループ及びアンカーを追加する具体例を示す模式図。
【図38】第４実施形態に係るメモリシステムにおけるセルユニットグループ及びアンカー追加の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図39】第４実施形態の変形例に係るメモリシステムにおけるセルユニットグループ追加の流れを示すフローチャート。
【図40】第４実施形態の変形例に係るメモリシステムに含まれる１つのブロックにおいてセルユニットグループを追加する具体例を示す模式図。
【図41】第４実施形態の変形例に係るメモリシステムにおけるセルユニットグループ追加の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
【図42】第５実施形態に係るメモリシステムにおけるパディングデータの挿入処理の流れの一例を示すフローチャート。
【図43】第５実施形態に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入する具体例を示す模式図。
【図44】第５実施形態の変形例に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入する具体例を示す模式図。
【図45】第６実施形態に係るメモリシステムにおけるパディングデータの挿入処理及びアンカー変換情報の登録の流れの一例を示すフローチャート。
【図46】第６実施形態に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入し且つアンカーを移動する具体例を示す模式図。
【図47】第６実施形態に係るメモリシステムにおけるパディングデータ挿入及びアンカー移動の具体例において、Ｖｔｈ情報及びアンカー変換情報の一例を示すテーブル。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【0008】
以下に、実施形態に係るメモリシステムについて説明する。
【0009】
１ 構成
１．１ 情報処理装置の構成
１．１．１ データ処理装置の構成
まず、図１を参照して、メモリシステムを含むデータ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成の一例を示すブロック図である。
１．１ 情報処理装置の構成
１．１．１ データ処理装置の構成
まず、図１を参照して、メモリシステムを含むデータ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成の一例を示すブロック図である。
【0010】
図１に示すように、データ処理装置１は、ホストデバイス２及びメモリシステム３を含む。データ処理装置１は、複数のホストデバイス２または複数のメモリシステム３を含み得る。データ処理装置１が複数のホストデバイス２及び複数のメモリシステム３を含む場合、１つのホストデバイス２に、複数のメモリシステム３が接続されていてもよい。また、１つのメモリシステム３に、複数のホストデバイス２が接続されていてもよい。
【0011】
ホストデバイス２は、メモリシステム３にアクセスする情報処理装置（コンピューティングデバイス）である。ホストデバイス２は、メモリシステム３を制御する。より具体的には、例えば、ホストデバイス２は、メモリシステム３にデータの書き込み動作または読み出し動作を要求（命令）する。
【0012】
メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホストバスＨＢを介してホストデバイス２に接続される。本実施形態では、ホストデバイス２とメモリシステム３とを相互接続するための接続規格としてＰＣＩｅ（Peripheral Component Interconnect Express）（登録商標）を適用し、通信プロトコルとしてＮＶＭｅ（Non Volatile Memory Express）（登録商標）を適用する場合について説明する。本実施形態のメモリシステム３は、ＮＶＭｅ規格の１つであるＺＮＳ（Zoned Namespace）に対応してもよいし（以下、「ＺＮＳ対応メモリシステム」と表記する）、ＺＮＳに対応しなくてもよい（以下、「ＺＮＳ非対応メモリシステム」と表記する）。メモリシステム３がＺＮＳ対応メモリシステムである場合、メモリシステム３は、ホストデバイス２から受信した論理アドレスと不揮発性メモリの物理アドレスとを関連付けるＦＴＬ（Flash Translation Layer）としての機能を有していない。この場合、ホストデバイス２は、メモリ領域において、ゾーン毎にホットデータ（比較的アクセス頻度が高いデータ）またはコールドデータ（比較的アクセス頻度が低いデータ）を割り当てる。ゾーンは、不揮発性メモリ１０の分割されたメモリ領域である。メモリシステム３は、ゾーン毎に書き込み動作あるいは消去動作等を実行する。例えば、メモリシステム３に複数のホストデバイス２が接続されている場合、各ホストデバイス２には、異なるゾーンが割り当てられる。
【0013】
例えば、メモリシステム３がＺＮＳ非対応メモリシステムである場合、メモリシステム３は、ガベージコレクション及びパディングデータの挿入処理を実行する。
【0014】
ガベージコレクションは、複数のブロックから有効データを読み出して、別のブロックに書き直す（コピーする）処理である。ガベージコレクションにより全ての有効データがコピーされたブロックは、消去可能な状態となる。例えば、不揮発性メモリ１０におけるデータの消去動作は、「ブロック」と呼ばれるデータ領域毎に実行される。これに対し、データの書き込み動作及び読み出し動作は、「ページ」と呼ばれるデータ単位で実行される。ブロックは、複数のページを含む。従って、データの消去単位は、データの書き込み及び読み出しの単位と異なる。不揮発性メモリ１０においてデータを書き換える場合、新しいデータは、別のページに書き込まれる。このため、データの書き換えが進むと、ブロック内に無効データが増加する。ブロック内に無効データが増えても有効データが１つでも残っていると、ブロックの消去動作が実行できない。例えば、消去可能なブロックの数が減少した場合、ガベージコレクションが実行される。
【0015】
パディングデータの挿入処理は、データを書き込み途中のブロック（「書き込みブロック」とも表記する）の未書き込みの領域にパディングデータ（無効データ）を書き込む処理である。例えば、書き込みブロックにおいて、前回（直近）の書き込み動作から次の書き込み動作までの時間が空いてしまう場合がある。以下の説明において、前回（直近）の書き込み動作から次の書き込み動作までの経過時間が予め設定された基準値を超えた場合、「時間差が発生した」と表記する。時間差が発生した前後のデータは、読み出し電圧の最適値が互いに異なる。このため、時間差発生後に書き込まれたデータを読み出すと、誤読み出しによるエラービットが増加する。エラービットの増加を抑制するため、時間差が発生した場合、書き込みブロックの未書き込み領域には有効データの書き込み動作が実行されず、パディングデータの挿入処理が実行される。この場合、次の書き込み動作では、別のブロックが選択される。
【0016】
これに対し、ＺＮＳ対応メモリシステムでは、ガベージコレクション及びパディングデータの挿入処理が実行されない。これにより、無効データの増加が抑制されるため、書き込み倍率（ＷＡＦ：write amplification factor）の増加が抑制される。
【0017】
なお、接続規格としては、ＳＣＳＩ（Small Computer System Interface）、ＳＡＳ（Serial Attached SCSI）、ＡＴＡ（Advanced Technology Attachment）、ＳＡＴＡ（Serial ATA）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ等が使用され得る。
【0018】
１．１．２ メモリシステムの構成
引き続き、図１を参照して、メモリシステム３の構成の一例について説明する。
引き続き、図１を参照して、メモリシステム３の構成の一例について説明する。
【0019】
図１に示すように、メモリシステム３は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。
【0020】
不揮発性メモリ１０は、不揮発性の記憶媒体（半導体記憶装置）である。不揮発性メモリ１０は、メモリコントローラ３０から受信したデータを不揮発に記憶する。以下では、不揮発性メモリ１０がＮＡＮＤ型フラッシュメモリである場合について説明する。なお、不揮発性メモリ１０は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性の記憶媒体であってもよい。
【0021】
揮発性メモリ２０は、揮発性の記憶媒体（半導体記憶装置）である。以下では、揮発性メモリ２０がＤＲＡＭ（Dynamic Random Access Memory）である場合について説明する。なお、揮発性メモリ２０は、ＤＲＡＭ以外の揮発性の記憶媒体であってもよい。
【0022】
メモリコントローラ３０は、例えば、ＳｏＣ（System on a Chip）である。メモリコントローラ３０は、ホストデバイス２からの要求（命令）に基づいて、不揮発性メモリ１０に、読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ３０は、不揮発性メモリ１０のメモリ領域を管理する。
【0023】
次に、不揮発性メモリ１０の内部構成の一例について説明する。不揮発性メモリ１０は、複数のメモリチップ１１（単に「チップ」とも表記する）を含み得る。複数のメモリチップ１１は、それぞれが独立して動作し得る。なお、不揮発性メモリ１０が備えるメモリチップ１１の個数は任意である。
【0024】
メモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリが搭載された半導体チップである。なお、メモリチップ１１は、他の不揮発性メモリであってもよい。メモリチップ１１は、データを不揮発に記憶する。メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ３０と接続される。
【0025】
なお、ＮＡＮＤバスＮＢの本数及び１つのＮＡＮＤバスＮＢに接続されるメモリチップ１１の個数は任意である。
【0026】
次に、メモリコントローラ３０の内部構成の一例について説明する。メモリコントローラ３０は、制御回路３１、バッファメモリ３２、ホストインターフェース回路（ホストＩ／Ｆ）３３、ＥＣＣ（Error Checking and Correcting）回路３４、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）３５、読み出し電圧補正回路３６、ＲＡＭインターフェース回路（ＲＡＭ Ｉ／Ｆ）３７、及び時間差タイマー３８を含む。これらの回路は、例えばメモリコントローラ３０の内部バスにより、互いに接続されている。なお、ホストインターフェース回路３３、ＥＣＣ回路３４、ＮＡＮＤインターフェース回路３５、読み出し電圧補正回路３６、ＲＡＭインターフェース回路３７、及び時間差タイマー３８の各機能は、専用回路により実現されてもよいし、制御回路３１がファームウェアを実行することにより実現されてもよい。
【0027】
制御回路３１は、メモリコントローラ３０の全体を制御する回路である。例えば、制御回路３１は、バッファメモリ３２、ホストインターフェース回路３３、ＥＣＣ回路３４、ＮＡＮＤインターフェース回路３５、読み出し電圧補正回路３６、ＲＡＭインターフェース回路３７、及び時間差タイマー３８を制御する。制御回路３１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ及びＲＯＭ（Read Only Memory）を含む。例えば、制御回路３１は、ホストデバイス２の要求に基づいて、不揮発性メモリ１０（メモリチップ１１）に書き込み動作、読み出し動作、及び消去動作を命令する。制御回路３１は、不揮発性メモリ１０を制御する。
【0028】
バッファメモリ３２は、揮発性の半導体メモリである。バッファメモリ３２は、メモリコントローラ３０が不揮発性メモリ１０から読み出したデータ及びホストデバイス２から受信したデータ等を一時的に記憶する。また、例えば、バッファメモリ３２は、ブロック管理情報を記憶する。なお、ブロック管理情報は、揮発性メモリ２０に記憶されてもよい。
【0029】
ブロック管理情報は、メモリチップ１１に含まれる各ブロックの管理情報である。ブロック管理情報は、閾値電圧情報（以下、「Ｖｔｈ情報」とも表記する）及びセルユニットグループ変換情報（以下、「ＣＵ＿Ｇｒ変換情報」とも表記する）等を含む。
【0030】
Ｖｔｈ情報は、セルユニットグループ毎に設定された読み出し電圧の補正量に関する情報である。セルユニットグループは、１つのブロックに含まれる複数のセルユニットのグループである。セルユニットは、書き込み動作または読み出し動作において一括して選択される複数のメモリセルトランジスタの集合である。例えば、Ｖｔｈ情報は、パトロール処理の結果に基づいて、更新される。
【0031】
パトロール処理は、不揮発性メモリ１０に記憶されたデータを少ないエラービット数で読み出すために定期または不定期に実行される。パトロール処理は、例えば、パトロール読み出し処理と、当該パトロール読み出し処理の結果に基づいて読み出し電圧の補正量を算出する補正量算出処理と、を含む。制御回路３１は、セルユニットグループ内の各セルユニットに対してパトロール処理を実行してもよく、セルユニットグループ内の任意のセルユニットに対してパトロール処理を実行してもよい。
【0032】
ＣＵ＿Ｇｒ変換情報は、ブロック内におけるセルユニットグループのグルーピングの変換情報である。換言すれば、ＣＵ＿Ｇｒ変換情報は、セルユニットグループ間の境界位置の変更（移動）に関する情報である。例えば、制御回路３１は、書き込みブロックにおいて、書き込み動作の時間差が発生した場合、セルユニットグループのグルーピングを変更する。すなわち、制御回路３１は、セルユニットグループ間の境界線の位置を変更する。制御回路３１は、変更した情報をＣＵ＿Ｇｒ変換情報として登録する。
【0033】
ホストインターフェース回路３３は、ホストデバイス２に接続されるインターフェース回路である。ホストインターフェース回路３３は、ホストデバイス２とメモリコントローラ３０との間の通信を制御する。ホストインターフェース回路３３は、制御回路３１及びバッファメモリ３２に、ホストデバイス２から受信した要求及びデータをそれぞれ送信する。また、ホストインターフェース回路３３は、制御回路３１による制御に基づいて、ホストデバイス２に、バッファメモリ３２内のデータを送信する。
【0034】
ＥＣＣ回路３４は、不揮発性メモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちデータの書き込み時には、ＥＣＣ回路３４は、書き込みデータに誤り訂正符号を付与する。データの読み出し処理時には、ＥＣＣ回路３４は、読み出しデータを復号し、エラービットの有無を検出する。そしてエラービットが検出された際には、ＥＣＣ回路３４は、エラービットのカラムアドレス（エラー位置）を特定し、エラー訂正する。
【0035】
ＮＡＮＤインターフェース回路３５は、メモリコントローラ３０と不揮発性メモリ１０との間の通信を制御する。より具体的には、ＮＡＮＤインターフェース回路３５は、メモリチップ１１に、書き込み動作、読み出し動作、または消去動作等に対応したコマンドを送信する。また、ＮＡＮＤインターフェース回路３５は、読み出し動作時には、メモリチップ１１から読み出しデータを受信する。ＮＡＮＤインターフェース回路３５は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、ＣＨ２、…）を有し得る。各チャネルＣＨには、ＮＡＮＤバスＮＢを介して、複数のメモリチップ１１が接続され得る。
【0036】
本実施形態では、各チャネルＣＨ（ＮＡＮＤバスＮＢ）に接続された１つのメモリチップ１１によりバンクＢＫが構成される。バンクＢＫに含まれる複数のメモリチップ１１は、並列に動作可能である。
【0037】
読み出し電圧補正回路３６は、不揮発性メモリ１０からデータを読み出す際に使用される読み出し電圧の補正量（Ｖｔｈ情報）を算出する機能を有する。
【0038】
ＲＡＭインターフェース回路３７は、揮発性メモリ２０とメモリコントローラ３０との間の通信を司る。揮発性メモリ２０とメモリコントローラ３０との間を接続するバスＲＢは、例えば、ＤＲＡＭインターフェース規格に準拠する。
【0039】
時間差タイマー３８は、各ブロックにおいて、最後の書き込み動作が実行されてから次の書き込み動作が実行されるまでの経過時間（時間差）を計測する。
【0040】
１．１．３ メモリチップの構成
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１の構成の一例を示すブロック図である。なお、図２の例では、各構成要素の接続の一部を矢印線により示している。但し、各構成要素間の接続はこれらに限定されない。
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１の構成の一例を示すブロック図である。なお、図２の例では、各構成要素の接続の一部を矢印線により示している。但し、各構成要素間の接続はこれらに限定されない。
【0041】
図２に示すように、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ３０（より詳しくはＮＡＮＤインターフェース回路３５）と、信号ＤＱ並びにタイミング信号ＤＱＳ及びｂＤＱＳの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。タイミング信号ＤＱＳ及びｂＤＱＳは、データＤＡＴの入出力の際に用いられるタイミング信号である。タイミング信号ｂＤＱＳは、タイミング信号ＤＱＳの反転信号である。
【0042】
また、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ３０から、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、及びリードイネーブル信号ｂＲＥを受信する。また、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ３０にレディ／ビジー信号ｂＲＢを送信する。
【0043】
チップイネーブル信号ｂＣＥは、メモリチップ１１をイネーブルにするための信号である。信号ｂＣＥは、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。
【0044】
コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。信号ＣＬＥは、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。
【0045】
アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。信号ＡＬＥは、例えば“Ｈ”レベルでアサートされる。
【0046】
ライトイネーブル信号ｂＷＥは、信号ＤＱがコマンドＣＭＤまたはアドレスＡＤＤである場合に、信号ＤＱを取り込むための信号である。信号ｂＷＥは、メモリチップ１１がコマンドＣＭＤまたはアドレスＡＤＤを取り込むタイミングに、例えば“Ｌ”レベルでアサートされる。よって、信号ｂＷＥがトグルされる度に、コマンドＣＭＤまたはアドレスＡＤＤがメモリチップ１１に取り込まれる。
【0047】
リードイネーブル信号ｂＲＥは、メモリコントローラ３０が、メモリチップ１１からデータを読み出すための信号である。信号ｂＲＥは、例えば“Ｌ”レベルでアサートされる。例えば、メモリチップ１１は、データ出力の際、信号ｂＲＥに基づいて、信号ＤＱＳ及びｂＤＱＳを生成する。
【0048】
レディ／ビジー信号ｂＲＢは、メモリチップ１１がメモリコントローラ３０からコマンドＣＭＤを受信可能な状態か不可能な状態かを示す信号である。レディ状態は、メモリチップ１１がメモリコントローラ３０からコマンドＣＭＤを受信可能な状態である。ビジー状態は、メモリチップ１１がメモリコントローラ３０からコマンドＣＭＤを受信不可能な状態である。例えば、レディ／ビジー信号ｂＲＢは、メモリチップ１１がビジー状態の際に“Ｌ”レベルとされる。
【0049】
次に、メモリチップ１１の内部構成について説明する。メモリチップ１１は、入出力回路１０１、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、ステータスレジスタ１０５、シーケンサ１０６、レディ／ビジー回路１０７、電圧発生回路１０８、及び複数のプレーンＰＬＮを含む。
【0050】
入出力回路１０１は、メモリコントローラ３０と信号ＤＱ及びタイミング信号ＤＱＳ及びｂＤＱＳの入出力を行う回路である。入出力回路１０１は、メモリコントローラ３０のＮＡＮＤインターフェース回路３５と接続される。また、入出力回路１０１は、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、ステータスレジスタ１０５、及び各プレーンＰＬＮのデータレジスタ１１２に接続される。
【0051】
ロジック制御回路１０２は、メモリチップ１１のロジック制御を行う回路である。ロジック制御回路１０２は、メモリコントローラ３０から、例えば、信号ｂＣＥ、ＣＬＥ、ＡＬＥ、ｂＷＥ、及びｂＲＥを受信する。ロジック制御回路１０２は、入出力回路１０１及びシーケンサ１０６に接続される。ロジック制御回路１０２は、受信した信号に基づいて、入出力回路１０１及びシーケンサ１０６を制御する。
【0052】
アドレスレジスタ１０３は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ１０３は、入出力回路１０１、並びに各プレーンＰＬＮのロウデコーダ１１０及びカラムデコーダ１１３に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ１０３は、ロウデコーダ１１０に、ロウアドレスＲＡを送信する。また、アドレスレジスタ１０３は、カラムデコーダ１１３に、カラムアドレスＣＡを送信する。
【0053】
コマンドレジスタ１０４は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ１０４は、入出力回路１０１及びシーケンサ１０６に接続される。コマンドレジスタ１０４は、シーケンサ１０６に、コマンドＣＭＤを送信する。
【0054】
ステータスレジスタ１０５は、ステータス情報ＳＴＳを一時的に記憶するレジスタである。例えば、ステータス情報ＳＴＳは、書き込み動作、読み出し動作、及び消去動作等の結果についての情報を含む。ステータスレジスタ１０５は、シーケンサ１０６に接続される。例えば、ステータス情報ＳＴＳは、出力信号ＤＱとして、メモリコントローラ３０に送信される。
【0055】
シーケンサ１０６は、メモリチップ１１全体の動作を制御する回路である。シーケンサ１０６は、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、ステータスレジスタ１０５、レディ／ビジー回路１０７、電圧発生回路１０８、並びに各プレーンＰＬＮのロウデコーダ１１０及びセンスアンプ１１１等に接続される。シーケンサ１０６は、ステータスレジスタ１０５、レディ／ビジー回路１０７、電圧発生回路１０８、並びに各プレーンＰＬＮのロウデコーダ１１０及びセンスアンプ１１１等を制御する。シーケンサ１０６は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0056】
レディ／ビジー回路１０７は、レディ／ビジー信号ｂＲＢを生成する回路である。レディ／ビジー回路１０７は、シーケンサ１０６に接続される。レディ／ビジー回路１０７は、シーケンサ１０６の制御に基づいて、レディ／ビジー信号ｂＲＢを生成する。レディ／ビジー回路１０７は、メモリコントローラ３０に、レディ／ビジー信号ｂＲＢを送信する。
【0057】
電圧発生回路１０８は、シーケンサ１０６の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に用いられる各種電圧を発生させる。電圧発生回路１０８は、各種電圧を各プレーンＰＬＮのメモリセルアレイ１０９、ロウデコーダ１１０、及びセンスアンプ１１１等に供給する。
【0058】
プレーンＰＬＮは、データの書き込み動作、読み出し動作、及び消去動作を行うユニットである。図２の例では、メモリチップ１１は、２つのプレーンＰＬＮ０及びＰＬＮ１を含む。なお、プレーンＰＬＮは、２つに限定されない。プレーンＰＬＮは、１つであってもよいし、２つ以外の複数個であってもよい。プレーンＰＬＮ０及びＰＬＮ１は、互いに独立して書き込み動作、読み出し動作、または消去動作を実行することが可能である。また、プレーンＰＬＮ０及びＰＬＮ１は、並列に動作することも可能である。
【0059】
次に、プレーンＰＬＮの内部構成について説明する。以下では、プレーンＰＬＮ０及びＰＬＮ１が同じ構成である場合について説明する。なお、各プレーンＰＬＮの構成は異なっていてもよい。以下、プレーンＰＬＮ０及びＰＬＮ１のいずれかを限定しない場合は、「プレーンＰＬＮ」と表記する。プレーンＰＬＮは、メモリセルアレイ１０９、ロウデコーダ１１０、センスアンプ１１１、データレジスタ１１２、及びカラムデコーダ１１３を含む。
【0060】
メモリセルアレイ１０９は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ１０９は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えばデータを一括して消去される複数のメモリセルトランジスタの集合である。図２の例では、メモリセルアレイ１０９は、４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む。なお、メモリセルアレイ１０９内のブロックＢＬＫの個数は任意である。
【0061】
ロウデコーダ１１０は、ロウアドレスＲＡのデコード回路である。ロウデコーダ１１０は、アドレスレジスタ１０３、シーケンサ１０６、電圧発生回路１０８、及びメモリセルアレイ１０９に接続される。ロウデコーダ１１０は、ロウアドレスＲＡのデコード結果に基づいて、いずれかのブロックＢＬＫを選択する。ロウデコーダ１１０は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。
【0062】
センスアンプ１１１は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ１１１は、シーケンサ１０６、電圧発生回路１０８、メモリセルアレイ１０９、及びデータレジスタ１１２に接続される。センスアンプ１１１は、読み出し動作時には、メモリセルアレイ１０９からデータＤＡＴを読み出す。また、センスアンプ１１１は、書き込み動作時には、書き込みデータＤＡＴに応じた電圧をメモリセルアレイ１０９に供給する。
【0063】
データレジスタ１１２は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ１１２は、入出力回路１０１、シーケンサ１０６、センスアンプ１１１、及びカラムデコーダ１１３に接続される。データレジスタ１１２は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
【0064】
カラムデコーダ１１３は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ１１３は、アドレスレジスタ１０３、シーケンサ１０６、及びデータレジスタ１１２に接続される。カラムデコーダ１１３は、アドレスレジスタ１０３からカラムアドレスＣＡを受信する。カラムデコーダ１１３は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ１１２内のラッチ回路を選択する。
【0065】
１．１．４ 不揮発性メモリのメモリ領域の構成
次に、図３及び図４を参照して、メモリシステム３がＺＮＳ対応メモリシステムである場合の不揮発性メモリのメモリ領域の構成の一例について説明する。図３は、バンクＢＫのメモリ領域の構成の一例を示す図である。図４は、不揮発性メモリ１０のメモリ領域の構成の一例を示す図である。
次に、図３及び図４を参照して、メモリシステム３がＺＮＳ対応メモリシステムである場合の不揮発性メモリのメモリ領域の構成の一例について説明する。図３は、バンクＢＫのメモリ領域の構成の一例を示す図である。図４は、不揮発性メモリ１０のメモリ領域の構成の一例を示す図である。
【0066】
図３に示すように、メモリチップ１１のメモリ領域は、プレーンＰＬＮ０の１つのブロックＢＬＫと、プレーンＰＬＮ１の１つのブロックＢＬＫから構成される複数のブロックユニットＢＵを含む。ブロックユニットＢＵの各ブロックＢＬＫは、並列に動作し得る。バンクＢＫは、各メモリチップ１１の１つのブロックユニットＢＵから構成される複数のスーパーブロックＳＢを含む。スーパーブロックＳＢ内の各ブロックＢＬＫは、並列に動作し得る。メモリシステム３が、例えば、ＺＮＳ対応メモリシステムである場合、スーパーブロックＳＢがゾーンに対応する。
【0067】
例えば、ＮＡＮＤインターフェース回路３５が３つのチャネルＣＨ０～ＣＨ２を有し、且つ各メモリチップ１１が２つのプレーンＰＬＮを有する場合、１つのスーパーブロックＳＢは、６つのブロックＢＬＫを含む。なお、スーパーブロックＳＢの構成はこれに限定されない。例えば、複数のバンクＢＫの並列に動作可能な複数のブロックＢＬＫによりスーパーブロックＳＢが構成されてもよい。
【0068】
メモリシステム３がＺＮＳ対応メモリシステムである場合、制御回路３１は、不揮発性メモリ１０のメモリ領域を、図４に示すような複数のゾーンＺＮ（スーパーブロックＳＢ）に分割して管理する。メモリコントローラ３０は、ゾーンＺＮ毎に、書き込み動作、読み出し動作、及び消去動作を実行する。
【0069】
１．１．５ メモリセルアレイの回路構成
次に、図５を参照して、メモリセルアレイ１０９の回路構成の一例について説明する。図５は、メモリセルアレイ１０９の構成を示す回路図の一例である。図５の例では、メモリセルアレイ１０９のうち、１つのブロックＢＬＫが抽出して示される。
次に、図５を参照して、メモリセルアレイ１０９の回路構成の一例について説明する。図５は、メモリセルアレイ１０９の構成を示す回路図の一例である。図５の例では、メモリセルアレイ１０９のうち、１つのブロックＢＬＫが抽出して示される。
【0070】
図５に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵを含む。図５の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図５において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示している。
【0071】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ１５、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0072】
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
【0073】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ１５は、直列接続される。直列接続されたメモリセルトランジスタＭＣ０～ＭＣ１５の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＣ０～ＭＣ１５の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0074】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＣ０～ＭＣ１５の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ１５にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0075】
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ１５のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0076】
以下では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合を、「セルユニットＣＵ」と表記する。セルユニットＣＵは、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。１ページデータは、例えば、データの読み出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0077】
なお、以上で説明したメモリセルアレイ１０９の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0078】
本実施形態では、１つのメモリセルトランジスタＭＣが２ビットデータを記憶する場合について説明する。すなわち、本実施形態におけるメモリセルトランジスタＭＣは、２ビットのデータを記憶するＭＬＣ（Multi Level Cell）である。ＭＬＣのメモリセルトランジスタが記憶する２ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、及び上位（Ｕｐｐｅｒ）ビットと表記する。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＣの記憶する下位ビットの集合を“下位ページ”と呼び、上位ビットの集合を“上位ページ”と表記する。なお、メモリセルトランジスタＭＣは、ＭＬＣに限定されない。メモリセルトランジスタＭＣは、１ビットのデータを記憶するＳＬＣ（Single Level Cell）であってもよいし、３ビットのデータを記憶するＴＬＣ（Triple Level Cell）であってもよいし、４ビットのデータを記憶するＱＬＣ（Quad Level Cell）であってもよいし、５ビットのデータを記憶するＰＬＣ（Penta Level Cell）であってもよい。
【0079】
１．１．６ メモリセルトランジスタの閾値分布
次に、図６を参照して、メモリセルトランジスタＭＣの閾値分布の一例について説明する。図６は、メモリセルアレイ１０９内のメモリセルトランジスタＭＣの閾値電圧分布の一例を示す模式図である。
次に、図６を参照して、メモリセルトランジスタＭＣの閾値分布の一例について説明する。図６は、メモリセルアレイ１０９内のメモリセルトランジスタＭＣの閾値電圧分布の一例を示す模式図である。
【0080】
図６に示すように、メモリセルトランジスタＭＣが２ビットのデータを記憶する場合、その閾値電圧の分布は４個に分けられる。この４個の閾値電圧分布を、閾値電圧が低いものから順に“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と表記する。
【0081】
また、図６に示す電圧ＶＡ、ＶＢ、及びＶＣはそれぞれ、読み出し処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、読み出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータによらずにオン状態にされる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＲＥＡＤである。
【0082】
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＣの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧ＶＡ未満である。“Ａ”状態における閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”状態における閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”状態における閾値電圧は、電圧ＶＣ以上且つ電圧ＶＲＥＡＤ未満である。
【0083】
上述した４個の閾値電圧分布は、下位ビット及び上位ビットを含む２ビット（２ページ）データを書き込むことで形成される。そして４個の閾値電圧分布が、それぞれ異なる２ビットのデータに対応する。本実施形態では、各状態に含まれるメモリセルトランジスタＭＣに対して、“上位ビット／下位ビット”に以下に示すようにデータを割り付ける。
【0084】
“Ｅｒ”状態に含まれるメモリセルトランジスタＭＣは、“１１”データを記憶する。“Ａ”状態に含まれるメモリセルトランジスタＭＣは、“０１”データを記憶する。“Ｂ”状態に含まれるメモリセルトランジスタＭＣは、“００”データを記憶する。“Ｃ”状態に含まれるメモリセルトランジスタＭＣは、“１０”データを記憶する。
【0085】
下位ページ読み出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読み出し電圧として用いる。電圧ＶＢを用いた読み出し処理を、読み出し処理ＢＲと表記する。
【0086】
上位ページ読み出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読み出し電圧として用いる。電圧ＶＡを用いた読み出し処理を読み出し処理ＡＲと呼び、電圧ＶＣを用いた読み出し処理を読み出し処理ＣＲと表記する。
【0087】
１．１．７ メモリセルアレイの断面構造
次に、図７及び図８を参照して、メモリセルアレイ１０９の断面構成の一例について説明する。図７は、ブロックＢＬＫの一部領域であるＮＡＮＤストリングＮＳの断面図である。図８は、図７のＶＩ－ＶＩ線に沿ったメモリピラーＭＰの断面図である。以下で参照される断面図において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体基板４０に対してメモリピラーＭＰの延伸方向に対応する。また、図を見易くするために絶縁体層（層間絶縁膜）等の構成要素が適宜省略されている。
次に、図７及び図８を参照して、メモリセルアレイ１０９の断面構成の一例について説明する。図７は、ブロックＢＬＫの一部領域であるＮＡＮＤストリングＮＳの断面図である。図８は、図７のＶＩ－ＶＩ線に沿ったメモリピラーＭＰの断面図である。以下で参照される断面図において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体基板４０に対してメモリピラーＭＰの延伸方向に対応する。また、図を見易くするために絶縁体層（層間絶縁膜）等の構成要素が適宜省略されている。
【0088】
図７に示すように、半導体基板４０の上方に形成されるメモリピラーＭＰが、１つのＮＡＮＤストリングＮＳに対応する。
【0089】
半導体基板４０の上方には、絶縁体層（図示せず）を介して導電体層４１が設けられる。この絶縁体層には、例えば、センスアンプ１１１等の周辺回路が設けられ得る。導電体層４１は、例えばＸＹ平面に沿って広がる板状に形成され、ソース線ＳＬとして使用される。
【0090】
導電体層４１の上方に、絶縁体層（図示せず）を介して導電体層４２が設けられる。導電体層４２は、選択ゲート線ＳＧＳとして使用される。
【0091】
導電体層４２の上方に、絶縁体層（図示せず）と導電体層４３とが交互に複数（図７では８回）積層される。複数の導電体層４３は、半導体基板４０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。
【0092】
最上層の導電体層４３の上方に、絶縁体層（図示せず）と導電体層４４とが交互に複数（図７では８回）積層される。複数の導電体層４４は、半導体基板４０側から順に、それぞれワード線ＷＬ８～ＷＬ１５として使用される。最上層の導電体層４３と最下層の導電体層４４との間隔は、例えば、隣り合う導電体層４３同士の間隔、または隣り合う導電体層４４同士の間隔よりも大きい。
【0093】
最上層の導電体層４４の上方に、絶縁体層（図示せず）を介して導電体層４５が設けられる。導電体層４５は、選択ゲート線ＳＧＤとして使用される。導電体層４２～４５は、例えばＸＹ平面に沿って広がった板状に形成される。
【0094】
導電体層４５の上方に、絶縁体層（図示せず）を介して導電体層４７が設けられる。導電体層４７は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。
【0095】
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられ、導電体層４２～４５を貫通し、底部が導電体層４１に接触している。メモリピラーＭＰは、下部ピラーＬＭＰと、下部ピラーＬＭＰの上部に形成される上部ピラーＵＭＰと、下部ピラーＬＭＰと上部ピラーＵＭＰとの間を電気的に接続するジョイント部ＪＴと、を含む。下部ピラーＬＭＰ及び上部ピラーＵＭＰは、例えば、半導体基板４０からビット線ＢＬに向かって（Ｚ軸に沿って）径が大きくなるテーパ形状を有する。ジョイント部ＪＴのＸＹ平面に沿った径は、例えば、ジョイント部ＪＴとの接触部分における下部ピラーＬＭＰ及び上部ピラーＵＭＰの径より大きい。
【0096】
メモリピラーＭＰは、例えば、コア膜５０、半導体膜５１、積層膜５２、及び半導体部５３を含む。コア膜５０、半導体膜５１、積層膜５２の各々は、例えば、下部ピラーＬＭＰ、ジョイント部ＪＴ、及び上部ピラーＵＭＰ内において、連続膜として形成されている。
【0097】
具体的には、コア膜５０は、メモリピラーＭＰのほぼ中心に設けられ、Ｚ軸に沿って延伸している。コア膜５０は、例えば、導電体層４５よりも上方に位置する上端と、導電体層４２よりも下方に位置する下端と、を有する。コア膜５０は、例えば、酸化シリコン（ＳｉＯ）等の絶縁体を含む。
【0098】
半導体膜５１は、コア膜５０の底面及び側面を覆い、Ｚ軸に沿って形成される円筒状の部分を含む。半導体膜５１は、導電体層４５よりも上方に位置する上端と、導電体層４１に接触する下端と、を有する。半導体膜５１は、例えば、ポリシリコンを含む。
【0099】
積層膜５２は、半導体膜５１の側面を覆い、Ｚ軸に沿って形成される円筒状の部分を含む。積層膜５２の構造の詳細について説明する。
【0100】
図８に示すように、積層膜５２は、トンネル絶縁膜５２ａ、電荷蓄積膜５２ｂ、及びブロック絶縁膜５２ｃを含む。トンネル絶縁膜５２ａは、半導体膜５１の側面を覆い、電荷蓄積膜５２ｂは、トンネル絶縁膜５２ａの側面を覆う。ブロック絶縁膜５２ｃは、電荷蓄積膜５２ｂの側面を覆い、導電体層４３に覆われる。
【0101】
再び図７に戻って、メモリピラーＭＰの構成について説明する。半導体部５３は、コア膜５０の上面を覆い、コア膜５０の上方における半導体膜５１の部分に接触している。半導体部５３は、例えば円柱状であり、上部ピラーＵＭＰの上端に位置している。
【0102】
半導体部５３の上面と、導電体層４７の下面との間には、導電体層４６が設けられている。導電体層４６は、メモリピラーＭＰとビット線ＢＬとの間を電気的に接続するコンタクトＣＰとして使用される。
【0103】
以上で説明したメモリピラーＭＰの構造では、下部ピラーＬＭＰと導電体層４２とが交差する部分が、選択トランジスタＳＴ２として機能する。下部ピラーＬＭＰと複数の導電体層４３とが交差する部分がそれぞれ、メモリセルトランジスタＭＣ０～ＭＣ７として機能する。上部ピラーＵＭＰと複数の導電体層４４とが交差する部分がそれぞれ、メモリセルトランジスタＭＣ８～ＭＣ１５として機能する。上部ピラーＵＭＰと導電体層４５とが交差する部分が、選択トランジスタＳＴ１として機能する。半導体膜５１は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。
【0104】
以上のような構造により、メモリピラーＭＰは、ＮＡＮＤストリングＮＳとして機能することができる。そして、当該メモリピラーＭＰが半導体基板４０の上方に複数個配置されることによって、メモリセルアレイ１０９が形成される。
【0105】
図７を用いて説明したように、ＮＡＮＤストリングＮＳにおいて直列接続されるメモリセルトランジスタＭＣ０～ＭＣ１５は、Ｚ軸に沿って積層されて形成されるため、Ｚ軸に沿った位置（高さ）に応じて、それぞれ異なる形状を有し得る。このため、メモリセルトランジスタＭＣ０～ＭＣ１５は、互いに異なる電気的特性を有し得る。また、上部ピラーＵＭＰの両端部はそれぞれ、ビット線ＢＬ及びジョイント部ＪＴの上端と電気的に接続するために、上部ピラーＵＭＰの中央部とは異なる電気的特性を有し得る。下部ピラーＬＭＰの両端部はそれぞれ、ソース線ＳＬ及びジョイント部ＪＴの下端と電気的に接続するために、下部ピラーＬＭＰの中央部とは異なる電気的特性を有し得る。
【0106】
１．１．８ セルユニットグループの構成
次に、図９を参照して、ブロックＢＬＫ内のセルユニットグループＣＵ＿Ｇｒの構成の一例について、説明する。図９は、１つのブロックＢＬＫにおけるセルユニットグループＣＵ＿Ｇｒの構成の一例を示す模式図である。図９に示す１つの実線の四角枠が１つのセルユニットＣＵに対応する。図９では、１つのブロックＢＬＫ内の６４個のセルユニットＣＵが、対応するストリングユニットＳＵ及びワード線ＷＬの組毎に区別して示される。
次に、図９を参照して、ブロックＢＬＫ内のセルユニットグループＣＵ＿Ｇｒの構成の一例について、説明する。図９は、１つのブロックＢＬＫにおけるセルユニットグループＣＵ＿Ｇｒの構成の一例を示す模式図である。図９に示す１つの実線の四角枠が１つのセルユニットＣＵに対応する。図９では、１つのブロックＢＬＫ内の６４個のセルユニットＣＵが、対応するストリングユニットＳＵ及びワード線ＷＬの組毎に区別して示される。
【0107】
図９に示すように、類似する電気的特性を有するセルユニットＣＵ同士を１つのグループにまとめることにより、ブロックＢＬＫ内の各セルユニットＣＵは、いくつかのグループに分類することができる。例えば、制御回路３１は、ブロックＢＬＫ内の各セルユニットＣＵをいくつかのグループに分類し、グループ毎に読み出し電圧の補正量等を管理することができる。
【0108】
６４個のセルユニットＣＵは、例えば、４つのセルユニットグループＣＵ＿Ｇｒ（ＣＵ＿Ｇｒ０～ＣＵ＿Ｇｒ３）に分類される。具体的には、例えば、下部ピラーＬＭＰの下側に位置する、ワード線ＷＬ０～ＷＬ３に接続される１６個のセルユニットＣＵは、セルユニットグループＣＵ＿Ｇｒ０に分類される。下部ピラーＬＭＰの上側に位置する、ワード線ＷＬ４～ＷＬ７に接続される１６個のセルユニットＣＵは、セルユニットグループＣＵ＿Ｇｒ１に分類される。上部ピラーＵＭＰの下側に位置する、ワード線ＷＬ８～及びＷＬ１１に接続される１６個のセルユニットＣＵは、セルユニットグループＣＵ＿Ｇｒ２に分類される。上部ピラーＵＭＰの上側に位置する、ワード線ＷＬ１２～ＷＬ１５に接続される１６個のセルユニットＣＵは、セルユニットグループＣＵ＿Ｇｒ３に分類される。なお、セルユニットグループＣＵ＿Ｇｒのグルーピングは、任意に設定可能である。各セルユニットグループＣＵ＿Ｇｒ内のセルユニットＣＵの個数は、異なっていてもよい。
【0109】
セルユニットグループＣＵ＿Ｇｒ０と、セルユニットグループＣＵ＿Ｇｒ１との間に境界０が設定される。より具体的には、ストリングユニットＳＵ３及びワード線ＷＬ３の組に対応するセルユニットＣＵと、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵとの間に境界０が設定される。セルユニットグループＣＵ＿Ｇｒ１と、セルユニットグループＣＵ＿Ｇｒ２との間に境界１が設定される。より具体的には、ストリングユニットＳＵ３及びワード線ＷＬ７の組に対応するセルユニットＣＵと、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵとの間に境界１が設定される。セルユニットグループＣＵ＿Ｇｒ２と、セルユニットグループＣＵ＿Ｇｒ３との間に境界２が設定される。より具体的には、ストリングユニットＳＵ３及びワード線ＷＬ１１の組に対応するセルユニットＣＵと、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵとの間に境界２が設定される。
【0110】
また、セルユニットグループＣＵ＿Ｇｒ０～ＣＵ＿Ｇｒ３には、それぞれ１つの代表セルユニットＣＵ（以下、「アンカーＡＫ」とも表記する）が割り当てられる。セルユニットグループＣＵ＿Ｇｒ０～ＣＵ＿Ｇｒ３にそれぞれ割り当てられるアンカーＡＫ０～ＡＫ３は、例えば、パトロール処理が実行されるセルユニットＣＵである。アンカーＡＫに対するパトロール処理の結果が代表補正量として、ブロック管理情報のＶｔｈ情報に記憶される。すなわち、アンカーは、補正量の算出に用いられるセルユニットＣＵである。なお、パトロール処理が実行されない場合、または、パトロール処理が全セルユニットＣＵに対して実行される場合、アンカーＡＫは設定されない。
【0111】
図９の例では、セルユニットグループＣＵ＿Ｇｒ０のアンカーＡＫ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。セルユニットグループＣＵ＿Ｇｒ１のアンカーＡＫ１には、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵが割り当てられる。セルユニットグループＣＵ＿Ｇｒ２のアンカーＡＫ２には、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵが割り当てられる。セルユニットグループＣＵ＿Ｇｒ３のアンカーＡＫ３には、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵが割り当てられる。
【0112】
なお、上述のアンカーＡＫの割り当て方法はあくまで一例であり、これに限定されない。例えば、あるセルユニットグループＣＵ＿ＧｒのアンカーＡＫは、当該セルユニットグループＣＵ＿Ｇｒ内であればどのセルユニットＣＵに割り当てられてもよい。また、図９の例では、１つのブロックＢＬＫに４つのセルユニットグループＣＵ＿Ｇｒが含まれる場合が示されるが、これに限定されない。例えば、１つのブロックＢＬＫに含まれるセルユニットグループＣＵ＿Ｇｒは、１つ以上であればよい。
【0113】
また、以下の説明では、全てのブロックＢＬＫについて、図９を用いて説明したセルユニットグループＣＵ＿Ｇｒの構成が適用されるものとするが、これに限定されない。例えば、１つのブロックＢＬＫ内のセルユニットグループ数及び各セルユニットグループＣＵ＿Ｇｒの範囲及び境界線の位置は、ブロックＢＬＫ毎に異なっていてもよい。
【0114】
１．１．９ ブロック管理情報
次に、図１０及び図１１を参照して、ブロック管理情報の一例について説明する。図１０は、Ｖｔｈ情報の構成の一例を示すテーブルである。図１１は、ＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。なお、図１０及び図１１の例は、ブロックＢＬＫ０の例を示している。
次に、図１０及び図１１を参照して、ブロック管理情報の一例について説明する。図１０は、Ｖｔｈ情報の構成の一例を示すテーブルである。図１１は、ＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。なお、図１０及び図１１の例は、ブロックＢＬＫ０の例を示している。
【0115】
本実施形態では、ブロック管理情報にＶｔｈ情報に関するテーブルと、ＣＵ＿Ｇｒ変換情報に関するテーブルとが含まれる場合について説明する。
【0116】
図１０に示すように、Ｖｔｈ情報には、各セルユニットグループＣＵ＿Ｇｒにおける読み出し電圧の補正量の情報が含まれる。具体的には、例えば、メモリセルトランジスタＭＣがＭＬＣである場合、Ｖｔｈ情報には、読み出し電圧ＶＡの補正量ΔＶＡ、読み出し電圧ＶＢの補正量ΔＶＢ、及び読み出し電圧ＶＣの補正量ΔＶＣが含まれる。
【0117】
図１０の例では、ブロックＢＬＫ０内のセルユニットグループＣＵ＿Ｇｒ０の補正量として、ΔＶＡ０、ΔＶＢ０、及びΔＶＣ０の組が含まれる。同様に、ブロックＢＬＫ０内のセルユニットグループＣＵ＿Ｇｒ１～ＣＵ＿Ｇｒ３に割り当てられた補正量として、それぞれΔＶＡ１、ΔＶＢ１、及びΔＶＣ１の組、ΔＶＡ２、ΔＶＢ２、及びΔＶＣ２の組、並びにΔＶＡ３、ΔＶＢ３、及びΔＶＣ３の組、が含まれる。
【0118】
以上のような構成により、セルユニットグループＣＵ＿Ｇｒと、補正量ΔＶＡ～ΔＶＣとが、一意に対応づけられる。
【0119】
次に、ＣＵ＿Ｇｒ変換情報について説明する。例えば、１つのセルユニットグループＣＵ＿Ｇｒ内において、前回の書き込み動作が実行されてから次の書き込み動作が実行されるまでの経過時間（時間差）が予め設定された基準値を超える場合がある。この場合、制御回路３１は、セルユニットグループＣＵ＿Ｇｒの境界線の位置を、基準値を超える時間差が発生したセルユニットＣＵ間に移動（変換）させる。すなわち、セルユニットグループＣＵ＿Ｇｒの構成が変更される。ＣＵ＿Ｇｒ変換情報は、移動させた境界線の位置情報を含む。
【0120】
図１１に示すように、ＣＵ＿Ｇｒ変換情報には、例えば、移動させた境界線を示す境界情報と、当該境界線の位置情報とが含まれる。図１１の例は、１つのブロックＢＬＫにおいて、境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合を示している。例えば、１つのブロックＢＬＫに含まれる境界数が４つ以下である場合、境界情報は２ビットデータで示される。そして、例えば、セルユニットグループＣＵ＿Ｇｒに１６個のセルユニットＣＵが含まれる場合、位置情報は、５ビットデータで示される。従って、時間差の発生を１回まで許容する場合、ＣＵ＿Ｇｒ変換情報の追加によるデータの増加量は、１ブロックＢＬＫあたり１バイトである。なお、データの増加量は、境界数及びセルユニットグループＣＵ＿Ｇｒに含まれるセルユニットＣＵの個数等により異なる。
【0121】
図１１の例は、時間差（境界線の移動）が発生しなかった場合を示している。この場合、境界情報には、“００”が設定される。例えば、境界線の位置情報には、初期状態からの移動量が設定される。移動が生じていない場合、境界線の位置情報は、“０００００”に設定される。例えば、セルユニットグループＣＵ＿Ｇｒ０とセルユニットグループＣＵ＿Ｇｒ１の境界線を示す境界０がセルユニットグループＣＵ＿Ｇｒ０方向に移動した場合を負の移動量とし、セルユニットグループＣＵ＿Ｇｒ１方向に移動した場合を正の移動量とする。例えば、移動量が－１６である場合、位置情報は、“１００００”に設定される。例えば、移動量が－１である場合、境界線の位置情報は、“１１１１１”に設定される。例えば、移動量が＋１５である場合、境界線の位置情報は、“０１１１１”に設定される。
【0122】
【0123】
図１２に示すように、まず、メモリシステム３は、ホストデバイス２から書き込み要求を受信する（Ｓ１０）。
【0124】
制御回路３１は、データの書き込み先が、書き込み対象のブロックＢＬＫの最初のページであるか確認する（Ｓ１１）。より具体的には、制御回路３１は、書き込み先として、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵの下位ページが選択されているか確認する。
【0125】
データの書き込み先がブロックＢＬＫの最初のページではない場合（Ｓ１１＿Ｎｏ）、制御回路３１は、時間差タイマー３８をストップさせる（Ｓ１２）。より具体的には、時間差タイマー３８は、書き込み対象のブロックＢＬＫにおいて、あるセルユニットＣＵへの書き込み動作が実行されてから、次の書き込み対象のセルユニットＣＵへの書き込み動作が実行されるまでの経過時間を計測している。各セルユニットＣＵへの書き込み動作が複数ステップで実行される場合、時間差タイマー３８は、書き込み対象のブロックＢＬＫにおいて、あるセルユニットＣＵへの書き込み動作の最後のステップが実行されてから、次の書き込み対象のセルユニットＣＵへの書き込み動作の最後のステップが実行されるまでの経過時間を計測している。時間差タイマー３８は、計測終了後、当該ブロックＢＬＫにおける経過時間を、「時間差」として、制御回路３１に送信する。
【0126】
制御回路３１は、時間差が基準値を超えているか確認する（Ｓ１３）。時間差が基準値を超えている場合（Ｓ１３＿Ｙｅｓ）、制御回路３１は、時間差発生フラグを立てる（Ｓ１４）。すなわち、制御回路３１は、時間差発生フラグを“Ｈ”レベルに設定する。
【0127】
時間差発生フラグを立てた（Ｓ１４）後、データの書き込み先がブロックＢＬＫの最初のページである場合（Ｓ１１＿Ｙｅｓ）、または時間差が基準値以下である場合（Ｓ１３＿Ｎｏ）、制御回路３１は、書き込み対象のメモリチップ１１に、書き込み動作を実行させる（Ｓ１５）。
【0128】
書き込み動作終了後、制御回路３１は、データの書き込み先が、書き込み対象のブロックＢＬＫの最後のページであったか確認する（Ｓ１６）。
【0129】
データの書き込み先がブロックＢＬＫの最後のページではない場合（Ｓ１６＿Ｎｏ）、制御回路３１は、時間差タイマー３８を一旦リセットさせた後、スタートさせる（Ｓ１７）。より具体的には、時間差タイマー３８は、当該ブロックＢＬＫのセルユニットＣＵへの書き込み動作が終了してからの経過時間の計測を開始する。各セルユニットＣＵへの書き込み動作が複数ステップで実行される場合には、時間差タイマー３８は、当該ブロックＢＬＫのセルユニットＣＵへの書き込み動作の最後のステップが終了してからの経過時間の計測を開始する。
【0130】
時間差タイマースタート（Ｓ１７）後、またはデータの書き込み先がブロックＢＬＫの最後のページである場合（Ｓ１６＿Ｙｅｓ）、制御回路３１は、書き込み動作を終了させる。
【0131】
【0132】
図１３に示すように、まず、制御回路３１は、時間差発生フラグの有無を確認する（Ｓ１００）。
【0133】
時間差発生フラグがない場合（Ｓ１０１＿Ｎｏ）、制御回路３１は、ＣＵ＿Ｇｒ変換情報の登録を終了する。
【0134】
時間差発生フラグがある（立っている）場合（Ｓ１０１＿Ｙｅｓ）、制御回路３１は、１つのブロックＢＬＫにおける時間差発生フラグ（時間差）の発生回数が予め設定された設定値Ｎ（Ｎは、０以上且つ（ブロックＢＬＫ内のセルユニットグループ総数－１）以下である整数）以下であるか確認する（Ｓ１０２）。例えば、１つのブロックＢＬＫにつき、１回の時間差発生（境界線の移動）が許容されている場合、設定値はＮ＝１に設定される。境界数は、セルユニットグループ総数－１であるため、設定値Ｎの最大値は、セルユニットグループ総数－１である。すなわち、セルユニットグループＣＵ＿Ｇｒの総数から１減算した値である。この場合、全ての境界線の移動が許容される。
【0135】
発生回数が設定値Ｎ以下である場合（Ｓ１０２＿Ｙｅｓ）、制御回路３１は、変更する境界線の情報を取得し（Ｓ１０３）、取得に成功したか確認する（Ｓ１０４）。例えば、境界線の変更方法には２通りの方向がある。
【0136】
第１の方法では、時間差が発生した際に各境界線が対応するアドレス範囲が予め決められている。図９を用いて説明したセルユニットグループＣＵ＿Ｇｒの構成であれば、時間差が、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ４の組に対応するセルユニットＣＵまでの間に発生した場合、制御回路３１は、境界０を移動させる。時間差が、ストリングユニットＳＵ０及びワード線ＷＬ５の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ９の組に対応するセルユニットＣＵまでの間に発生した場合、制御回路３１は、境界１を移動させる。時間差が、ストリングユニットＳＵ０及びワード線ＷＬ１０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでの間に発生した場合、制御回路３１は、境界２を移動させる。例えば、変更された境界線を、変数ｋ（ｋは、０以上且つ（ブロックＢＬＫ内のセルユニットグループ総数－１）以下である整数）を用いて、境界ｋとする。例えば、境界ｋを動かした後のアドレス範囲は、次の境界線（ｋ＋１）が対応する。時間差発生に対応できる境界線が無い場合、制御回路３１は、取得失敗と判定する。
【0137】
第２の方法では、時間差が発生した場合、時間差が発生した箇所を、前回の書き込み先のアドレスが属するセルユニットグループＣＵ＿Ｇｒと次のセルユニットグループＣＵ＿Ｇｒとの境界線とする。最終のセルユニットグループＣＵ＿Ｇｒ（図９の例では、セルユニットグループＣＵ＿Ｇｒ３）で時間差が発生した場合、制御回路３１は、取得失敗と判定する。
【0138】
取得成功の場合（Ｓ１０４＿Ｙｅｓ）、制御回路３１は、境界線の位置を更新する（Ｓ１０５）。例えば、制御回路３１は、前回の書き込み先アドレス（に対応するセルユニットＣＵ）と次の書き込み先アドレス（に対応するセルユニットＣＵ）との間の位置に境界線を移動させる。
【0139】
制御回路３１は、移動させた境界線の情報を、ＣＵ＿Ｇｒ変換情報に登録する（Ｓ１０６）。
【0140】
発生回数が設定値Ｎを超えている場合（Ｓ１０２＿Ｎｏ）、または取得失敗の場合（Ｓ１０４＿Ｎｏ）、制御回路３１は、ブロック引っ越しフラグを立てる（Ｓ１０７）。すなわち、制御回路３１は、ブロック引っ越しフラグを“Ｈ”レベルに設定する。ブロック引っ越しフラグは、ブロックＢＬＫの全てのセルユニットＣＵへの書き込み動作が終了した後、当該ブロックＢＬＫをデータ移動の対象として優先的に選択するフラグである。例えば、制御回路３１は、ブロックＢＬＫ内の全てのセルユニットＣＵへの書き込み動作が終了すると、ブロック引っ越しフラグを確認する。ブロック引っ越しフラグが立っている場合、制御回路３１は、当該ブロックＢＬＫをデータ移動の対象として選択する。そして、制御回路３１は、当該ブロックＢＬＫの有効データを読み出し、ＥＣＣ回路３４によるエラー訂正処理後に別のブロックＢＬＫに書き込む。
【0141】
１．４ 境界線移動の具体例
次に、境界線を移動させた場合の具体例を２つ示す。
次に、境界線を移動させた場合の具体例を２つ示す。
【0142】
１．４．１ 第１の具体例
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図１４は、１つのブロックＢＬＫにおける境界線移動の第１の具体例を示す模式図である。図１５は、第１の具体例におけるＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図１４は、１つのブロックＢＬＫにおける境界線移動の第１の具体例を示す模式図である。図１５は、第１の具体例におけるＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
【0143】
図１４に示すように、本例では、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵとの間に時間差が発生している。換言すれば、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵに対する書き込み動作が実行されてから、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵに対する書き込み動作が実行されるまでの経過時間が、予め設定された基準値を超えている。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。この場合の境界１の移動量は、－５である。
【0144】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ３の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵまでが属する。また、セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１１の組に対応するセルユニットＣＵまでが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0145】
図１５に示すように、ＣＵ＿Ｇｒ変換情報として、境界情報“０１”及び位置情報“１１０１１”が登録される。境界情報“０１”は、境界１を示す。位置情報“１１０１１”は、移動量が－５であることを示す。
【0146】
１．４．２ 第２の具体例
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。換言すれば、制御回路３１が全ての境界線を移動させる場合について説明する。図１６は、１つのブロックＢＬＫにおける境界線移動の第２の具体例を示す模式図である。図１７は、第２の具体例におけるＶｔｈ情報及びＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。換言すれば、制御回路３１が全ての境界線を移動させる場合について説明する。図１６は、１つのブロックＢＬＫにおける境界線移動の第２の具体例を示す模式図である。図１７は、第２の具体例におけるＶｔｈ情報及びＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
【0147】
図１６に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0148】
ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、－５である。
【0149】
そして、ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、－１１である。
【0150】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵまでが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0151】
図１７に示すように、例えば、ブロック管理情報において、Ｖｔｈ情報とＣＵ＿Ｇｒ変換情報とが１つのテーブルで管理されてもよい。この場合、ＣＵ＿Ｇｒ変換情報には、セルユニットグループＣＵ＿Ｇｒに対応する境界線の位置情報が含まれる。例えば、境界線の位置情報は、７ビットデータ（－６４≦移動量≦＋６３）で示される。例えば、時間差の発生が３回まで許容される場合、ＣＵ＿Ｇｒ変換情報の追加によるデータ量の増加は、１ブロックＢＬＫあたり３バイトである。
【0152】
例えば、境界線の位置情報には、初期状態からの移動量が設定される。移動が生じていない場合、境界線の位置情報は、“０００００００”に設定される。例えば、境界線の移動量が－６４である場合、境界線の位置情報は、“１００００００”に設定される。例えば、境界線の移動量が－１である場合、境界線の位置情報は、“１１１１１１１”に設定される。例えば、境界線の移動量が＋６３である場合、境界線の位置情報は、“０１１１１１１”に設定される。図１７の例では、境界０のＣＵ＿Ｇｒ変換情報として、“１１１１０１０”が登録される。“１１１１０１０”は、移動量が－６であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“１１１１０１１”が登録される。“１１１１０１１”は、移動量が－５であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“１１１０１０１”が登録される。“１１１０１０１”は、移動量が－１１であることを示す。
【0153】
１．５ 本実施形態に係る効果
本実施形態に係る構成であれば、メモリシステムは、処理能力を向上できる。本効果につき、詳述する。
本実施形態に係る構成であれば、メモリシステムは、処理能力を向上できる。本効果につき、詳述する。
【0154】
例えば、ＺＮＳ対応メモリシステムの場合、書き込み動作において、ブロックＢＬＫ内に時間差が発生しても、パディングデータの挿入処理は実行されない。当該ブロックＢＬＫにおいて、そのまま有効データの書き込み動作が継続される。時間差発生前後で読み出し電圧の最適値が異なるため、時間差が発生したセルユニットグループＣＵ＿Ｇｒでは、エラービットが増加する。このため、データの信頼性が低下する。また、エラー訂正のため、リフレッシュリード、あるいは、リトライリードといったエラービットを低減するための処理が実行される頻度が増加する。リトライリードは、読み出し電圧をシフトさせて再度読み出し動作を行う動作である。リフレッシュリードは、データを他のメモリ領域に書き直す処理である。このため、メモリシステムの処理能力が低下する。
【0155】
また、ＺＮＳ非対応メモリシステムの場合、時間差が発生すると、当該ブロックのデータ未書き込みのセルユニットＣＵに対してパディングデータの挿入処理が実行される。このため、無効データが増加し、ＷＡＦが増加する。また、パディングデータの挿入処理により、メモリシステムの処理能力が低下する。
【0156】
これに対し、本実施形態に係る構成であれば、時間差が発生した場合、当該ブロックＢＬＫにおけるセルユニットグループＣＵ＿Ｇｒの構成を動的に変更できる。時間差が発生した箇所にセルユニットグループＣＵ＿Ｇｒの境界線を移動できる。時間差発生前後で読み出し電圧の最適値が異なっていてもセルユニットグループＣＵ＿Ｇｒ毎に、読み出し電圧の最適値が設定できるため、エラービットの増加を抑制できる。このため、データの信頼性の低下を抑制できる。従って、メモリシステム３の信頼性を向上できる。また、エラービット低減のため処理を実行する頻度を低減できるため、メモリシステム３の処理能力を向上できる。
【0157】
１．６ 第１実施形態の変形例
次に、第１実施形態の変形例について説明する。本変形例では、アンカーＡＫが設定されていない場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第１実施形態の変形例について説明する。本変形例では、アンカーＡＫが設定されていない場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0158】
１．６．１ セルユニットグループの構成
まず、図１８を参照して、ブロックＢＬＫ内のセルユニットグループＣＵ＿Ｇｒの構成について説明する。図１８は、１つのブロックＢＬＫにおけるセルユニットグループＣＵ＿Ｇｒの構成を示す模式図である。
まず、図１８を参照して、ブロックＢＬＫ内のセルユニットグループＣＵ＿Ｇｒの構成について説明する。図１８は、１つのブロックＢＬＫにおけるセルユニットグループＣＵ＿Ｇｒの構成を示す模式図である。
【0159】
【0160】
１．６．２ 境界線移動の具体例
次に、境界線を移動させた場合の具体例を２つ示す。
次に、境界線を移動させた場合の具体例を２つ示す。
【0161】
１．６．２．１ 第１の具体例
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図１９は、１つのブロックＢＬＫにおける境界線移動の第１の具体例を示す模式図である。
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図１９は、１つのブロックＢＬＫにおける境界線移動の第１の具体例を示す模式図である。
【0162】
図１９に示すように、本例では、第１実施形態の第１の具体例と同様に、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。この場合の境界１の移動量は、－５である。
【0163】
各セルユニットグループＣＵ＿Ｇｒの構成は、図１４の説明と同様である。
【0164】
１．６．２．２ 第２の具体例
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。換言すれば、制御回路３１が全ての境界線を移動させる場合について説明する。図２０は、１つのブロックＢＬＫにおける境界線移動の第２の具体例を示す模式図である。
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。換言すれば、制御回路３１が全ての境界線を移動させる場合について説明する。図２０は、１つのブロックＢＬＫにおける境界線移動の第２の具体例を示す模式図である。
【0165】
図２０に示すように、本例では、第１実施形態の第２の具体例と同様に、制御回路３１は、境界０～境界２をそれぞれ移動させている。より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0166】
ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、－５である。
【0167】
そして、ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、－１１である。
【0168】
各セルユニットグループＣＵ＿Ｇｒの構成は、図１６の説明と同様である。
【0169】
１．６．３ 本変形例に係る効果
本変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
本変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
【0170】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、境界線及びアンカーＡＫを移動させる場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、境界線及びアンカーＡＫを移動させる場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0171】
２．１ ＣＵ＿Ｇｒ変換情報及びアンカー変換情報
まず、図２１を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例について説明する。図２１は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブルである。ＣＵ＿Ｇｒ変換情報及びアンカー変換情報は、ブロック管理情報に含まれる。
まず、図２１を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例について説明する。図２１は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブルである。ＣＵ＿Ｇｒ変換情報及びアンカー変換情報は、ブロック管理情報に含まれる。
【0172】
【0173】
アンカー変換情報は、アンカーＡＫとして設定されたセルユニットＣＵの変更情報である。アンカー変換情報には、移動させたアンカーＡＫを示すアンカー情報と、当該アンカーＡＫの位置情報とが含まれる。例えば、１つのブロックＢＬＫに含まれるアンカー数が４つ以下である場合、アンカー情報は２ビットデータで示される。そして、例えば、アンカーＡＫの位置情報は、境界線の位置情報と同様に、５ビットデータで示される。例えば、時間差の発生を１回まで許容する場合、アンカー変換情報の追加によるデータの増加量は、１ブロックＢＬＫあたり１バイトである。この場合、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報によるデータの増加量は、１ブロックＢＬＫあたり２バイトである。
【0174】
図２１の例は、時間差（境界線の移動）が発生しなかった場合を示している。境界情報には、“００”が設定される。境界線の位置情報は、“０００００”に設定される。アンカー情報には、“００”が設定される。アンカー位置情報は、“０００００”に設定される。例えば、アンカーＡＫの移動量が－１６である場合、アンカー位置情報は、“１００００”に設定される。例えば、アンカーＡＫの移動量が－１である場合、アンカー位置情報は、“１１１１１”に設定される。例えば、アンカーＡＫの移動量が＋１５である場合、アンカー位置情報は、“０１１１１”に設定される。
【0175】
２．２ ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れ
次に、図２２を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例について説明する。図２２は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
次に、図２２を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例について説明する。図２２は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
【0176】
【0177】
制御回路３１は、ＣＵ＿Ｇｒ変換情報を登録（Ｓ１０６）した後、変更後のセルユニットグループＣＵ＿ＧｒにアンカーＡＫが含まれているか確認する（Ｓ１０８）。
【0178】
アンカーＡＫが含まれていない場合（Ｓ１０８＿Ｎｏ）、制御回路３１は、変更するアンカーＡＫの情報を取得する（Ｓ１０９）。例えば、制御回路３１は、前回の書き込み先アドレス（セルユニットＣＵ）が属するセルユニットグループＣＵ＿Ｇｒに含まれているアンカーＡＫを対象として選択する。より具体的には、例えば、前回の書き込み先アドレス（セルユニットＣＵ）が属するセルユニットグループＣＵ＿Ｇｒに２つのアンカーＡＫが含まれている状態にある場合、移動させた境界線に近い位置にあるアンカーＡＫが移動対象として選択される。他方で、アンカーＡＫが含まれている場合（Ｓ１０８＿Ｙｅｓ）、制御回路３１は、登録を終了する。
【0179】
制御回路３１は、変更対象として選択したアンカーＡＫの位置情報を更新する（Ｓ１１０）。制御回路３１は、次の書き込み先アドレス（セルユニットＣＵ）が属するセルユニットグループＣＵ＿Ｇｒに含まれているセルユニットＣＵの１つをアンカーＡＫとして設定する。
【0180】
制御回路３１は、移動させたアンカーＡＫの情報を、アンカー変換情報に登録する（Ｓ１１１）。
【0181】
２．３ 境界線及びアンカー移動の具体例
次に、境界線及びアンカーＡＫを移動させた場合の具体例を４つ示す。
次に、境界線及びアンカーＡＫを移動させた場合の具体例を４つ示す。
【0182】
２．３．１ 第１の具体例
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図２３は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第１の具体例を示す模式図である。図２４は、第１の具体例におけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブルである。
まず、第１の具体例について説明する。第１の具体例では、Ｎ＝１、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が１回まで許容される場合について説明する。図２３は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第１の具体例を示す模式図である。図２４は、第１の具体例におけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブルである。
【0183】
図２３に示すように、本例では、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。この場合の境界１の移動量は、＋６である。
【0184】
境界１の移動により、アンカーＡＫ２が、セルユニットグループＣＵ＿Ｇｒ１に含まれる。このため、アンカーＡＫ２が移動の対象として選択される。例えば、セルユニットグループＣＵ＿Ｇｒ２のストリングユニットＳＵ３及びワード線ＷＬ１０の組に対応するセルユニットＣＵが、新しいアンカーＡＫ２として割り当てられる。すなわち、制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵからストリングユニットＳＵ３及びワード線ＷＬ１０の組に対応するセルユニットＣＵに移動させている。この場合のアンカーＡＫ２の移動量は、＋１１である。なお、アンカーＡＫ２として選択されるセルユニットＣＵは、セルユニットグループＣＵ＿Ｇｒ２内のいずれのセルユニットＣＵであってもよい。
【0185】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ３の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵまでが属する。また、セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ２及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１１の組に対応するセルユニットＣＵまでが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0186】
例えば、アンカーＡＫ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ１には、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ２には、ストリングユニットＳＵ３及びワード線ＷＬ１０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ３には、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵが割り当てられる。
【0187】
図２４に示すように、ＣＵ＿Ｇｒ変換情報として、境界情報“０１”及び位置情報“００１１０”が登録される。境界情報“０１”は、境界１を示す。境界線の位置情報“００１１０”は、移動量が＋６であることを示す。アンカー変換情報として、アンカー情報“１０”及びアンカー位置情報“０１０１１”が登録される。アンカー情報“１０”は、アンカーＡＫ２を示す。アンカー位置情報“０１０１１”は、移動量が＋１１であることを示す。
【0188】
２．３．２ 第２の具体例
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図２５は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第２の具体例を示す模式図である。図２６は、第２の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
次に、第２の具体例について説明する。第２の具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図２５は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第２の具体例を示す模式図である。図２６は、第２の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
【0189】
図２５に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。これに伴い、制御回路３１は、アンカーＡＫ３を移動させている。
【0190】
より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0191】
ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、－５である。
【0192】
ストリングユニットＳＵ１及びワード線ＷＬ１２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ１２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、＋２である。
【0193】
制御回路３１は、アンカーＡＫ３を、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１４の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ３の移動量は、＋８である。
【0194】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ６の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ３及びワード線ＷＬ６の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ１２の組に対応するセルユニットＣＵまでが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ２及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0195】
例えば、アンカーＡＫ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ１には、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ２には、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ３には、ストリングユニットＳＵ０及びワード線ＷＬ１４の組に対応するセルユニットＣＵが割り当てられる。
【0196】
図２６に示すように、例えば、ブロック管理情報において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報が１つのテーブルで管理されてもよい。この場合、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒに含まれるアンカーＡＫの位置情報が含まれる。ＣＵ＿Ｇｒ変換情報には、セルユニットグループＣＵ＿Ｇｒに対応する境界線の位置情報が含まれる。例えば、アンカー位置情報及び境界線の位置情報は、７ビットデータ（－６４≦移動量≦＋６３）で示される。従って、例えば、時間差の発生が３回まで許容される場合、ＣＵ＿Ｇｒ変換情報の追加によるデータの増加量は、１ブロックＢＬＫあたり最大６バイトである。なお、移動していないアンカーＡＫ及び境界線については、データが省略され得る。このため、図２６の例は、４バイトのデータ追加を示している。
【0197】
例えば、アンカーＡＫ及び境界線の位置情報には、初期状態からの移動量が設定される。移動が生じていない場合、位置情報は、“０００００００”に設定される。例えば、移動量が－６４である場合、位置情報は、“１００００００”に設定される。例えば、移動量が－１である場合、位置情報は、“１１１１１１１”に設定される。例えば、移動量が＋６３である場合、境界線の位置情報は、“０１１１１１１”に設定される。
【0198】
図２６の例では、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ３に含まれるアンカーＡＫ３の変換情報として、“０００１０００”が登録される。“０００１０００”は、アンカーＡＫ３の移動量が＋８であることを示す。
【0199】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“１１１１０１０”が登録される。“１１１１０１０”は、境界０の移動量が－６であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“１１１１０１１”が登録される。“１１１１０１１”は、境界１の移動量が－５であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“０００００１０”が登録される。“０００００１０”は、境界２の移動量が＋２であることを示す。
【0200】
２．３．３ 第３の具体例
次に、第３の具体例について説明する。第３の具体例では、境界線がワード線ＷＬ０に対応するセルユニットＣＵ間に集中している場合について説明する。第３の具体例においても、第２実施形態の第２の具体例と同様に、１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容されている。図２７は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第３の具体例を示す模式図である。図２８は、第３の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
次に、第３の具体例について説明する。第３の具体例では、境界線がワード線ＷＬ０に対応するセルユニットＣＵ間に集中している場合について説明する。第３の具体例においても、第２実施形態の第２の具体例と同様に、１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容されている。図２７は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第３の具体例を示す模式図である。図２８は、第３の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
【0201】
図２７に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。これに伴い、制御回路３１は、アンカーＡＫ１及びＡＫ２を移動させている。
【0202】
より具体的には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ０の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－１５である。
【0203】
ストリングユニットＳＵ１及びワード線ＷＬ０の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、－３０である。
【0204】
ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ０の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、－４５である。
【0205】
制御回路３１は、アンカーＡＫ１を、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ０の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、－１５である。制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、－３０である。
【0206】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ１及びワード線ＷＬ０の組に対応するセルユニットＣＵが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応するセルユニットＣＵが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ３及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0207】
例えば、アンカーＡＫ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ１には、ストリングユニットＳＵ１及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ２には、ストリングユニットＳＵ２及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ３には、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵが割り当てられる。
【0208】
図２８に示すように、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ１に含まれるアンカーＡＫ１の変換情報として、“１１１０００１”が登録される。“１１１０００１”は、アンカーＡＫ１の移動量が－１５であることを示す。セルユニットグループＣＵ＿Ｇｒ２に含まれるアンカーＡＫ２の変換情報として、“１１１００１０”が登録される。“１１１００１０”は、アンカーＡＫ２の移動量が－３０であることを示す。
【0209】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“１１１０００１”が登録される。“１１１０００１”は、境界０の移動量が－１５であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“１１１００１０”が登録される。“１１１００１０”は、境界１の移動量が－３０であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“１０１００１１”が登録される。“１０１００１１”は、境界２の移動量が－４５であることを示す。
【0210】
２．３．４ 第４の具体例
次に、第４の具体例について説明する。第４の具体例では、境界線がワード線ＷＬ１５に対応するセルユニットＣＵ間に集中している場合について説明する。第４の具体例においても、第２実施形態の第２の具体例及び第３の具体例と同様に、１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容されている。図２９は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第４の具体例を示す模式図である。図３０は、第４の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
次に、第４の具体例について説明する。第４の具体例では、境界線がワード線ＷＬ１５に対応するセルユニットＣＵ間に集中している場合について説明する。第４の具体例においても、第２実施形態の第２の具体例及び第３の具体例と同様に、１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容されている。図２９は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の第４の具体例を示す模式図である。図３０は、第４の具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
【0211】
図２９に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。これに伴い、制御回路３１は、アンカーＡＫ１～ＡＫ３を移動させている。
【0212】
より具体的には、ストリングユニットＳＵ０及びワード線ＷＬ１５の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、＋４５である。
【0213】
ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、＋３０である。
【0214】
ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、＋１５である。
【0215】
制御回路３１は、アンカーＡＫ１を、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、＋４５である。制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、＋３０である。制御回路３１は、アンカーＡＫ３を、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ３の移動量は、＋１５である。
【0216】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵが属する。
【0217】
例えば、アンカーＡＫ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ１には、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ２には、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵが割り当てられる。例えば、アンカーＡＫ３には、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵが割り当てられる。
【0218】
図３０に示すように、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ１に含まれるアンカーＡＫ１の変換情報として、“０１０１１０１”が登録される。“０１０１１０１”は、アンカーＡＫ１の移動量が＋４５であることを示す。セルユニットグループＣＵ＿Ｇｒ２に含まれるアンカーＡＫ２の変換情報として、“００１１１１０”が登録される。“００１１１１０”は、アンカーＡＫ２の移動量が＋３０であることを示す。セルユニットグループＣＵ＿Ｇｒ３に含まれるアンカーＡＫ３の変換情報として、“０００１１１１”が登録される。“０００１１１１”は、アンカーＡＫ３の移動量が＋１５であることを示す。
【0219】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“０１０１１０１”が登録される。“０１０１１０１”は、境界０の移動量が＋４５であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“００１１１１０”が登録される。“００１１１１０”は、境界１の移動量が＋３０であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“０００１１１１”が登録される。“０００１１１１”は、境界２の移動量が＋１５であることを示す。
【0220】
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0221】
更に、本実施形態に係る構成であれば、アンカーＡＫを移動できるため、境界線の移動可能な範囲を増加できる。
【0222】
２．５ 第２実施形態の変形例
次に、第２実施形態の変形例について説明する。本変形例では、第２実施形態と異なるアンカー変換情報の登録の流れについて説明する。
次に、第２実施形態の変形例について説明する。本変形例では、第２実施形態と異なるアンカー変換情報の登録の流れについて説明する。
【0223】
【0224】
本変形例では、書き込み対象ブロックＢＬＫの全てセルユニットＣＵへの書き込み動作が終了した後に、当該ブロックＢＬＫのアンカー変換情報が登録される。以下の説明において、アンカーＡＫ及びセルユニットグループＣＵ＿Ｇｒを、変数ｉ（ｉは、０以上且つ（セルユニットグループ総数－１）以下である整数）を用いて、アンカーＡＫｉ及びセルユニットグループＣＵ＿Ｇｒｉと表記する。
【0225】
なお、ＣＵ＿Ｇｒ変換情報の流れは、第１実施形態の図１３を用いて説明したＣＵ＿Ｇｒ変換情報の流れが適用され得る。
【0226】
図３１に示すように、制御回路３１は、書き込み対象ブロックＢＬＫの全てセルユニットＣＵへの書き込み動作が終了したことを確認する（Ｓ２００）。
【0227】
まず、制御回路３１は、変数ｉ＝０に設定する（Ｓ２０１）。
【0228】
制御回路３１は、ブロック管理情報を参照して、アンカーＡＫｉの位置情報を取得する（Ｓ２０２）。そして、制御回路３１は、アンカーＡＫｉがセルユニットグループＣＵ＿Ｇｒｉの中に含まれているか確認する（Ｓ２０３）。
【0229】
アンカーＡＫｉがセルユニットグループＣＵ＿Ｇｒｉにない場合（Ｓ２０３＿Ｎｏ）、制御回路３１は、アンカーＡＫｉの位置を更新する（Ｓ２０４）。すなわち、制御回路３１は、アンカーＡＫｉをセルユニットグループＣＵ＿Ｇｒｉ内の任意の位置に移動させる。
【0230】
制御回路３１は、更新したアンカーＡＫｉの位置をアンカー変換情報に登録する（Ｓ２０５）。
【0231】
アンカー変換情報を登録（Ｓ２０５）した後、またはアンカーＡＫｉがセルユニットグループＣＵ＿Ｇｒｉにある場合（Ｓ２０３＿Ｙｅｓ）、制御回路３１は、変数ｉをインクリメントして、ｉ＝ｉ＋１とする（Ｓ２０６）。そして、制御回路３１は、変数ｉが、セルユニットグループＣＵ＿Ｇｒの総数未満であるか確認する（Ｓ２０７）。
【0232】
変数ｉが、セルユニットグループＣＵ＿Ｇｒの総数未満である場合（Ｓ２０７＿Ｙｅｓ）、制御回路３１は、ステップＳ２０２に進む。他方で、変数ｉが、セルユニットグループＣＵ＿Ｇｒの総数未満ではない場合（Ｓ２０７＿Ｎｏ）、制御回路３１は、当該ブロックＢＬＫに対するアンカー変換情報の登録を終了する。
【0233】
２．５．２ 本変形例に係る効果
本変形例に係る構成であれば、第２実施形態と同様の効果が得られる。
本変形例に係る構成であれば、第２実施形態と同様の効果が得られる。
【0234】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、境界線を移動させた際に、セルユニットグループＣＵ＿Ｇｒ内にあるアンカーＡＫの位置を移動させる場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
次に、第３実施形態について説明する。第３実施形態では、境界線を移動させた際に、セルユニットグループＣＵ＿Ｇｒ内にあるアンカーＡＫの位置を移動させる場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【0235】
３．１ ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れ
まず、図３２を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例について説明する。図３２は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
まず、図３２を参照して、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例について説明する。図３２は、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
【0236】
【0237】
制御回路３１は、ＣＵ＿Ｇｒ変換情報を登録（Ｓ１０６）した後、アンカーＡＫの変更（移動）があるか確認する（Ｓ１２０）。例えば、アンカーＡＫが含まれていないセルユニットグループＣＵ＿Ｇｒがある場合、またはセルユニットグループＣＵ＿Ｇｒ内にあっても移動させる必要があるアンカーＡＫがある場合、制御回路３１は、アンカーＡＫの変更ありと判定する。
【0238】
アンカーＡＫの変更がある場合（Ｓ１２０＿Ｙｅｓ）、制御回路３１は、変更するアンカーＡＫの情報を取得する（Ｓ１２１）。例えば、アンカーＡＫの位置を対応するセルユニットグループＣＵ＿Ｇｒの中央付近に移動させる場合、制御回路３１は、境界線の移動に合わせて、セルユニットグループＣＵ＿Ｇｒ内にあるアンカーＡＫを移動させる。他方で、アンカーＡＫの変更がない場合（Ｓ１２０＿Ｎｏ）、制御回路３１は、登録を終了する。
【0239】
制御回路３１は、変更対象として選択したアンカーＡＫの位置を更新する（Ｓ１２２）。
【0240】
制御回路３１は、移動させたアンカーＡＫの情報を、アンカー変換情報に登録する（Ｓ１１１）。
【0241】
３．２ 境界線及びアンカー移動の具体例
次に、図３３及び図３４を参照して、境界線及びアンカーＡＫを移動させた場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図３３は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の具体例を示す模式図である。図３４は、具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
次に、図３３及び図３４を参照して、境界線及びアンカーＡＫを移動させた場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図３３は、１つのブロックＢＬＫにおける境界線及びアンカーＡＫ移動の具体例を示す模式図である。図３４は、具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
【0242】
図３３に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。これに伴い、制御回路３１は、各アンカーＡＫを対応するセルユニットグループＣＵ＿Ｇｒの中央付近に移動させている。
【0243】
より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0244】
ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、＋５である。
【0245】
ストリングユニットＳＵ２及びワード線ＷＬ１４の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ１４の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、＋１１である。
【0246】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ１４の組に対応するセルユニットＣＵまでが属する。そして、セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ３及びワード線ＷＬ１４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。
【0247】
制御回路３１は、アンカーＡＫ０を、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ０の移動量は、＋４である。制御回路３１は、アンカーＡＫ１を、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、＋７である。制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ２の移動量は、＋１６である。制御回路３１は、アンカーＡＫ３を、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ３の移動量は、＋１３である。
【0248】
図３４に示すように、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ０に含まれるアンカーＡＫ０の変換情報として、“００００１００”が登録される。“００００１００”は、アンカーＡＫ０の移動量が＋４であることを示す。セルユニットグループＣＵ＿Ｇｒ１に含まれるアンカーＡＫ１の変換情報として、“００００１１１”が登録される。“００００１１１”は、アンカーＡＫ１の移動量が＋７であることを示す。セルユニットグループＣＵ＿Ｇｒ２に含まれるアンカーＡＫ２の変換情報として、“００１００００”が登録される。“００１００００”は、アンカーＡＫ２の移動量が＋１６であることを示す。セルユニットグループＣＵ＿Ｇｒ３に含まれるアンカーＡＫ３の変換情報として、“０００１１０１”が登録される。“０００１１０１”は、アンカーＡＫ３の移動量が＋１３であることを示す。
【0249】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“１１１１０１０”が登録される。“１１１１０１０”は、境界０の移動量が－６であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“００００１０１”が登録される。“００００１０１”は、境界１の移動量が＋５であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“０００１０１１”が登録される。“０００１０１１”は、境界２の移動量が＋１１であることを示す。
【0250】
３．３ 本実施形態に係る構成
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
【0251】
３．４ 第３実施形態の変形例
次に、第３実施形態の変形例について説明する。本変形例では、第３実施形態と異なるアンカー変換情報の登録の流れについて説明する。
次に、第３実施形態の変形例について説明する。本変形例では、第３実施形態と異なるアンカー変換情報の登録の流れについて説明する。
【0252】
【0253】
本変形例では、第２実施形態の変形例と同様に、書き込み対象ブロックＢＬＫの全てセルユニットＣＵへの書き込み動作が終了した後に、当該ブロックＢＬＫのアンカー変換情報が登録される。
【0254】
なお、ＣＵ＿Ｇｒ変換情報の流れは、第１実施形態の図１３を用いて説明したＣＵ＿Ｇｒ変換情報の流れが適用され得る。
【0255】
【0256】
制御回路３１は、アンカーＡＫｉの位置情報を取得（Ｓ２０２）した後、アンカーＡＫｉの位置の変更が必要か確認する（Ｓ２１０）。
【0257】
アンカーＡＫｉの位置の変更が必要である場合（Ｓ２１０＿Ｙｅｓ）、制御回路３１は、アンカーＡＫｉの位置を更新する（Ｓ２０４）。すなわち、制御回路３１は、アンカーＡＫｉをセルユニットグループＣＵ＿Ｇｒｉ内の任意の位置に移動させる。他方で、アンカーＡＫｉの位置の変更が必要ではない場合（Ｓ２１０＿Ｎｏ）、制御回路３１は、ステップＳ２０６に進む。
【0258】
ステップＳ２０５～Ｓ２０７の流れは、第２実施形態の変形例の図３１を用いた説明と同様である。
【0259】
３．４．２ 本変形例に係る効果
本変形例に係る構成であれば、第３実施形態と同様の効果が得られる。
本変形例に係る構成であれば、第３実施形態と同様の効果が得られる。
【0260】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する場合について説明する。
次に、第４実施形態について説明する。第４実施形態では、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する場合について説明する。
【0261】
４．１ セルユニットグループ及びアンカー追加の流れ
次に、図３６を参照して、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫ追加の流れの一例について説明する。図３６は、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫ追加の流れの一例を示すフローチャートである。なお、図３６の例は、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫの追加に着目したフローチャートであり、既存のセルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫの移動に関するフローは省略されている。
次に、図３６を参照して、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫ追加の流れの一例について説明する。図３６は、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫ追加の流れの一例を示すフローチャートである。なお、図３６の例は、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫの追加に着目したフローチャートであり、既存のセルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫの移動に関するフローは省略されている。
【0262】
【0263】
取得成功の場合（Ｓ１０４＿Ｙｅｓ）、第１実施形態の図１３を用いて説明した流れ、第２実施形態の図２２を用いて説明した流れ、または第３実施形態の図３２を用いて説明した流れのいずれかに従って、制御回路３１は登録処理を実行する。
【0264】
取得失敗の場合（Ｓ１０４＿Ｎｏ）、または、時間差の発生回数が設定値Ｎを超えている場合（Ｓ１０２＿Ｎｏ）、制御回路３１は、セルユニットグループＣＵ＿Ｇｒの追加回数が、予め設定された判定値Ｍ（Ｍは、１以上の整数）以下であるか確認する（Ｓ１３０）。例えば、セルユニットグループＣＵ＿Ｇｒの追加回数は、時間差の発生回数から設定値Ｎを減算した値である。例えば、判定値Ｍは、セルユニットグループＣＵ＿Ｇｒに含まれるセルユニットＣＵの個数を参考にして設定される。制御回路３１は、追加回数が（Ｎ＋Ｍ）以上であるか確認する。例えば、制御回路３１は、時間差の発生回数がセルユニットグループ総数以上である場合、セルユニットグループＣＵ＿Ｇｒの追加が可能か確認する。
【0265】
セルユニットグループＣＵ＿Ｇｒの追加回数が判定値Ｍ以下である場合（Ｓ１３０＿Ｙｅｓ）、制御回路３１は、セルユニットグループＣＵ＿Ｇｒを追加可能と判定し、追加するセルユニットグループＣＵ＿Ｇｒに対応したＶｔｈ情報を作成する（Ｓ１３１）。
【0266】
次に、制御回路は、追加するセルユニットグループＣＵ＿Ｇｒに対応したＣＵ＿Ｇｒ変換情報を作成する（Ｓ１３２）。
【0267】
次に、制御回路は、追加するセルユニットグループＣＵ＿Ｇｒに対応したアンカー変換情報を作成する（Ｓ１３３）。なお、ステップＳ１３１～Ｓ１３３の順序は入れ替えてもよいし、並列に実行されてもよい。
【0268】
また、セルユニットグループＣＵ＿Ｇｒの追加回数が判定値Ｍを超える場合（Ｓ１３０＿Ｎｏ）、制御回路３１は、ブロック引っ越しフラグを立てる（Ｓ１０７）。
【0269】
４．２ セルユニットグループ及びアンカー追加の具体例
次に、図３７及び図３８を参照して、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図３７は、１つのブロックＢＬＫにおいてセルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する具体例を示す模式図である。図３８は、具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
次に、図３７及び図３８を参照して、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図３７は、１つのブロックＢＬＫにおいてセルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加する具体例を示す模式図である。図３８は、具体例におけるＶｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブルである。
【0270】
図３７に示すように、本例では、制御回路３１は、境界０～境界２をそれぞれ移動させている。これに伴い、制御回路３１は、アンカーＡＫ０～ＡＫ３を移動させている。また、制御回路３１は、新たにセルユニットグループＣＵ＿Ｇｒ４及びアンカーＡＫ４を追加している。
【0271】
より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0272】
ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、＋５である。
【0273】
ストリングユニットＳＵ２及びワード線ＷＬ１４の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ１４の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、＋１１である。
【0274】
ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、新たに境界３を追加している。そして、制御回路３１は、セルユニットグループＣＵ＿Ｇｒ４及びアンカーＡＫ４を追加している。
【0275】
この結果、セルユニットグループＣＵ＿Ｇｒ０には、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ１には、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ２には、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ１４の組に対応するセルユニットＣＵまでが属する。セルユニットグループＣＵ＿Ｇｒ３には、ストリングユニットＳＵ３及びワード線ＷＬ１４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵまでが属する。そして、追加されたセルユニットグループＣＵ＿Ｇｒ４には、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵ、及びストリングユニットＳＵ３及びワード線ＷＬ１５の組に対応するセルユニットＣＵが属する。
【0276】
制御回路３１は、アンカーＡＫ０を、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ０の移動量は、＋４である。制御回路３１は、アンカーＡＫ１を、ストリングユニットＳＵ０及びワード線ＷＬ４の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ１の移動量は、＋７である。制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ２の移動量は、＋１６である。制御回路３１は、アンカーＡＫ３を、ストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵから、ストリングユニットＳＵ０及びワード線ＷＬ１５の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ３の移動量は、＋１２である。そして、制御回路３１は、アンカーＡＫ４を、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵに割り当てている。
【0277】
図３８に示すように、ブロックＢＬＫ０内にセルユニットグループＣＵ＿Ｇｒ４が追加されている。図３８の例では、追加回数を１回許容する場合、ＭＣＬのＶｔｈ情報（ΔＶＡ、ΔＶＢ、及びΔＶＣの組）の３バイト、アンカー変換情報の１バイト、及びＣｕ＿Ｇｒ変換情報の１バイト、の合計５バイト追加される。従って、時間差発生が４か所である場合、データの増加量は、１ブロックあたり最大１１バイトである。
【0278】
セルユニットグループＣＵ＿Ｇｒ４に対応するＶｔｈ情報として、ΔＶＡ４、ΔＶＢ４、及びΔＶＣ４の組が作成されている。
【0279】
アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ０に含まれるアンカーＡＫ０の変換情報として、“００００１００”が登録される。“００００１００”は、アンカーＡＫ０の移動量が＋４であることを示す。セルユニットグループＣＵ＿Ｇｒ１に含まれるアンカーＡＫ１の変換情報として、“００００１１１”が登録される。“００００１１１”は、アンカーＡＫ１の移動量が＋７であることを示す。セルユニットグループＣＵ＿Ｇｒ２に含まれるアンカーＡＫ２の変換情報として、“００１００００”が登録される。“００１００００”は、アンカーＡＫ２の移動量が＋１６であることを示す。セルユニットグループＣＵ＿Ｇｒ３に含まれるアンカーＡＫ３の変換情報として、“０００１１００”が登録される。“０００１１００”は、アンカーＡＫ３の移動量が＋１２であることを示す。例えば、セルユニットグループＣＵ＿Ｇｒ４に含まれるアンカーＡＫ４の変換情報として、“０１１１０１０”が登録される。“０１１１０１０”は、アンカーＡＫ０を基準とした移動量が＋５８であることを示す。なお、アンカーＡＫ４の移動量は、ストリングユニットＳＵ０及びワード線ＷＬ０の組に対応するセルユニットＣＵを基準としてもよいし、１つ前のアンカーＡＫ３を基準としてもよい。
【0280】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“１１１１０１０”が登録される。“１１１１０１０”は、境界０の移動量が－６であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“００００１０１”が登録される。“００００１０１”は、境界１の移動量が＋５であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“０００１０１１”が登録される。“０００１０１１”は、境界２の移動量が＋１１であることを示す。例えば、追加された境界３のＣＵ＿Ｇｒ変換情報として、“０１１１０００”が登録される。“０１１１０００”は、境界０を基準とした移動量が＋５６であることを示す。なお、境界３の移動量は、例えば、１つ前の境界２を基準としてもよい。
【0281】
４．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第３実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１乃至第３実施形態と同様の効果が得られる。
【0282】
更に、本実施形態に係る構成であれば、セルユニットグループＣＵ＿Ｇｒ及びアンカーＡＫを追加できる。このため、例えば、メモリシステム３がＺＮＳ対応メモリシステムである場合、時間差の発生回数が、（セルユニットグループＣＵ＿Ｇｒの総数－１）よりも多くなった場合においても、時間差発生によるエラービットの増加を抑制できる。よって、メモリシステム３の信頼性を向上できる。また、エラー訂正のための処理による処理能力の低下を抑制できる。また、例えば、メモリシステム３がＺＮＳ非対応メモリシステムである場合、時間差の発生回数が、（セルユニットグループＣＵ＿Ｇｒの総数－１）よりも多くなった場合においても、パディングデータの挿入処理を実行せずに、当該ブロックＢＬＫにおける書き込み動作を継続できる。従って、ＷＡＦの増加を抑制できる。
【0283】
４．４ 第４実施形態の変形例
次に、第４実施形態の変形例について説明する。本変形例では、第１実施形態の変形例と同様に、アンカーＡＫが設定されていない場合について説明する。以下、第４実施形態と異なる点を中心に説明する。
次に、第４実施形態の変形例について説明する。本変形例では、第１実施形態の変形例と同様に、アンカーＡＫが設定されていない場合について説明する。以下、第４実施形態と異なる点を中心に説明する。
【0284】
４．４．１ セルユニットグループ追加の流れ
まず、図３９を参照して、セルユニットグループＣＵ＿Ｇｒ追加の流れについて説明する。図３９は、セルユニットグループＣＵ＿Ｇｒ追加の流れを示すフローチャートである。なお、図３９の例は、セルユニットグループＣＵ＿Ｇｒの追加に着目したフローチャートであり、既存のセルユニットグループＣＵ＿Ｇｒの移動に関するフローは省略されている。
まず、図３９を参照して、セルユニットグループＣＵ＿Ｇｒ追加の流れについて説明する。図３９は、セルユニットグループＣＵ＿Ｇｒ追加の流れを示すフローチャートである。なお、図３９の例は、セルユニットグループＣＵ＿Ｇｒの追加に着目したフローチャートであり、既存のセルユニットグループＣＵ＿Ｇｒの移動に関するフローは省略されている。
【0285】
【0286】
取得成功の場合（Ｓ１０４＿Ｙｅｓ）、第１実施形態の図１３を用いて説明した流れに従って、制御回路３１は登録処理を実行する。
【0287】
他方で、取得失敗の場合（Ｓ１０４＿Ｎｏ）、制御回路３１は、セルユニットグループＣＵ＿Ｇｒの追加回数が、予め設定された判定値Ｍ（Ｍは、１以上の整数）以下であるか確認する（Ｓ１３０）。すなわち、制御回路３１は、時間差の発生回数が、（Ｎ＋Ｍ）以下であるか確認する。
【0288】
セルユニットグループＣＵ＿Ｇｒの追加回数が判定値Ｍ以下である場合（Ｓ１３０＿Ｙｅｓ）、制御回路３１は、追加するセルユニットグループＣＵ＿Ｇｒに対応したＶｔｈ情報を作成する（Ｓ１３１）。
【0289】
次に、制御回路は、追加するセルユニットグループＣＵ＿Ｇｒに対応したＣＵ＿Ｇｒ変換情報を作成する（Ｓ１３２）。なお、ステップＳ１３１及びＳ１３２の順序は入れ替えてもよいし、並列に実行されてもよい。本例では、第４実施形態の図３６を用いて説明したステップＳ１３３のアンカー変換情報の作成が省略されている。
【0290】
セルユニットグループＣＵ＿Ｇｒの追加回数が判定値Ｍを超える場合（Ｓ１３０＿Ｎｏ）、制御回路３１は、ブロック引っ越しフラグを立てる（Ｓ１０７）。
【0291】
４．４．２ セルユニットグループ追加の具体例
次に、図４０及び図４１を参照して、セルユニットグループＣＵ＿Ｇｒを追加する場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図４０は、１つのブロックＢＬＫにおいてセルユニットグループＣＵ＿Ｇｒを追加する具体例を示す模式図である。図４１は、具体例におけるＶｔｈ情報及びＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
次に、図４０及び図４１を参照して、セルユニットグループＣＵ＿Ｇｒを追加する場合の具体例について説明する。本具体例では、Ｎ＝（セルユニットグループ総数－１）、すなわち１つのブロックＢＬＫにおいて境界線の移動回数（すなわち、時間差の発生回数）が境界線の総数まで許容される場合について説明する。図４０は、１つのブロックＢＬＫにおいてセルユニットグループＣＵ＿Ｇｒを追加する具体例を示す模式図である。図４１は、具体例におけるＶｔｈ情報及びＣＵ＿Ｇｒ変換情報の一例を示すテーブルである。
【0292】
【0293】
より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ２の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ２の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界０を移動させている。境界０の移動量は、－６である。
【0294】
ストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界１を移動させている。境界１の移動量は、＋５である。
【0295】
ストリングユニットＳＵ２及びワード線ＷＬ１４の組に対応するセルユニットＣＵと、ストリングユニットＳＵ３及びワード線ＷＬ１４の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、境界２を移動させている。境界２の移動量は、＋１１である。
【0296】
ストリングユニットＳＵ１及びワード線ＷＬ１５の組に対応するセルユニットＣＵと、ストリングユニットＳＵ２及びワード線ＷＬ１５の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、この２つのセルユニットＣＵの間に、新たに境界３を追加している。
【0297】
各セルユニットグループＣＵ＿Ｇｒの構成は、図３７の説明と同様である。
【0298】
図４１に示すように、ブロックＢＬＫ０内にセルユニットグループＣＵ＿Ｇｒ４が追加されている。
【0299】
セルユニットグループＣＵ＿Ｇｒ４に対応するＶｔｈ情報として、ΔＶＡ４、ΔＶＢ４、及びΔＶＣ４の組が作成されている。
【0300】
ＣＵ＿Ｇｒ変換情報には、境界０のＣＵ＿Ｇｒ変換情報として、“１１１１０１０”が登録される。“１１１１０１０”は、境界０の移動量が－６であることを示す。境界１のＣＵ＿Ｇｒ変換情報として、“００００１０１”が登録される。“００００１０１”は、境界１の移動量が＋５であることを示す。境界２のＣＵ＿Ｇｒ変換情報として、“０００１０１１”が登録される。“０００１０１１”は、境界２の移動量が＋１１であることを示す。追加された境界３のＣＵ＿Ｇｒ変換情報として、“０１１１０００”が登録される。“０１１１０００”は、境界０を基準とした移動量が＋５６であることを示す。なお、境界３の移動量は、例えば、１つ前の境界２を基準としてもよい。
【0301】
４．４．３ 本変形例に係る効果
本変形例に係る構成であれば、第４実施形態と同様の効果が得られる。
本変形例に係る構成であれば、第４実施形態と同様の効果が得られる。
【0302】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、メモリシステム３がＺＮＳ非対応メモリシステムである場合において、書き込みブロックにパディングデータの挿入処理（以下、単に「パディング処理」とも表記する）を実行する場合について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
次に、第５実施形態について説明する。第５実施形態では、メモリシステム３がＺＮＳ非対応メモリシステムである場合において、書き込みブロックにパディングデータの挿入処理（以下、単に「パディング処理」とも表記する）を実行する場合について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
【0303】
【0304】
本実施形態では、時間差が発生した際に、時間差が発生したセルユニットグループＣＵ＿Ｇｒにおいて、残り（未書き込み）のセルユニットＣＵにパディングデータが挿入される。
【0305】
図４２に示すように、まず、制御回路３１は、時間差発生フラグの有無を確認する（Ｓ３００）。
【0306】
時間差発生フラグがない場合（Ｓ３０１＿Ｎｏ）、制御回路３１は、パディングデータの挿入処理を終了する。
【0307】
時間差発生フラグがある（立っている）場合（Ｓ３０１＿Ｙｅｓ）、制御回路３１は、パディングデータの挿入処理を開始する開始アドレスを取得する（Ｓ３０２）。例えば、時間差が発生した次のセルユニットＣＵのアドレスが開始アドレスとして取得される。
【0308】
次に、制御回路３１は、パディングデータの挿入処理を終了する終了アドレスを取得する（Ｓ３０３）。例えば、時間差が発生したセルユニットグループＣＵ＿Ｇｒの最後のセルユニットＣＵのアドレスが終了アドレスとして取得される。
【0309】
制御回路３１は、パディングデータの挿入処理を実行する（Ｓ３０４）。より具体的には、制御回路３１は、開始アドレスから終了アドレスの間にあるセルユニットＣＵにパディングデータを書き込む。換言すれば、制御回路３１は、時間差が発生したセルユニットグループＣＵ＿Ｇｒ内の未書き込みのセルユニットＣＵにパディングデータを書き込む。
【0310】
制御回路３１は、パディングデータの挿入処理が終了すると、次の書き込み先のアドレスを設定する（Ｓ３０５）。より具体的には、例えば、制御回路３１は、次のセルユニットグループＣＵ＿Ｇｒの最初のセルユニットＣＵのアドレスを次の書き込み先のアドレスに設定する。なお、時間差が発生したセルユニットグループＣＵ＿Ｇｒが、ブロックＢＬＫ内の最後のセルユニットグループＣＵ＿Ｇｒである場合、制御回路３１は、次の書き込み先のアドレスとして、別のブロックＢＬＫのアドレスを設定する。
【0311】
５．２ パディングデータ挿入の具体例
次に、図４３を参照して、パディングデータＰＤ挿入の具体例について説明する。図４３は、１つのブロックＢＬＫにおいてパディングデータＰＤを挿入する具体例を示す模式図である。
次に、図４３を参照して、パディングデータＰＤ挿入の具体例について説明する。図４３は、１つのブロックＢＬＫにおいてパディングデータＰＤを挿入する具体例を示す模式図である。
【0312】
【0313】
例えば、セルユニットグループＣＵ＿Ｇｒ２のストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。この場合、制御回路３１は、セルユニットグループＣＵ＿Ｇｒ２の残りのセルユニットＣＵに、パディングデータＰＤの挿入処理を実行する。より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１１の組に対応するセルユニットＣＵまでの、１１個のセルユニットＣＵに、パディングデータＰＤが書き込まれる。
【0314】
そして、制御回路３１は、次の書き込み先アドレスとして、セルユニットグループＣＵ＿Ｇｒ３のストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵのアドレスを設定する。
【0315】
５．３ 本実施形態に係る効果
本実施形態に係る構成であれば、パディングデータＰＤの挿入が可能なメモリシステム３、すなわち、ＺＮＳ非対応メモリシステムにおいて、パディングデータＰＤの挿入範囲を、時間差が発生したセルユニットグループＣＵ＿Ｇｒの未書き込みのセルユニットＣＵに設定できる。これにより、パディングデータＰＤの挿入範囲を、書き込み対象ブロックＢＬＫの全ての未書き込みのセルユニットＣＵとする場合よりも狭くできる。これにより、無効データの増加が抑制されるため、ＷＡＦの増加が抑制される。よって、メモリシステム３の実効的なメモリ容量の低下が抑制できる。また、無効データの書き込み頻度の増加を抑制できるため、書き込み動作と消去動作の繰り返しの回数増加を抑制できる。よって、メモリシステム３の寿命劣化を抑制できる。
本実施形態に係る構成であれば、パディングデータＰＤの挿入が可能なメモリシステム３、すなわち、ＺＮＳ非対応メモリシステムにおいて、パディングデータＰＤの挿入範囲を、時間差が発生したセルユニットグループＣＵ＿Ｇｒの未書き込みのセルユニットＣＵに設定できる。これにより、パディングデータＰＤの挿入範囲を、書き込み対象ブロックＢＬＫの全ての未書き込みのセルユニットＣＵとする場合よりも狭くできる。これにより、無効データの増加が抑制されるため、ＷＡＦの増加が抑制される。よって、メモリシステム３の実効的なメモリ容量の低下が抑制できる。また、無効データの書き込み頻度の増加を抑制できるため、書き込み動作と消去動作の繰り返しの回数増加を抑制できる。よって、メモリシステム３の寿命劣化を抑制できる。
【0316】
５．４ 第５実施形態の変形例
次に、第５実施形態の変形例について説明する。本変形例では、第１実施形態の変形例と同様に、アンカーＡＫが設定されていない場合について説明する。以下、第５実施形態と異なる点を中心に説明する。
次に、第５実施形態の変形例について説明する。本変形例では、第１実施形態の変形例と同様に、アンカーＡＫが設定されていない場合について説明する。以下、第５実施形態と異なる点を中心に説明する。
【0317】
５．４．１ パディングデータ挿入の具体例
次に、図４４を参照して、パディングデータＰＤ挿入の具体例について説明する。図４４は、１つのブロックＢＬＫにおいてパディングデータを挿入する具体例を示す模式図である。
次に、図４４を参照して、パディングデータＰＤ挿入の具体例について説明する。図４４は、１つのブロックＢＬＫにおいてパディングデータを挿入する具体例を示す模式図である。
【0318】
図４４に示すように、本例では、第５実施形態の具体例と同様に、セルユニットグループＣＵ＿Ｇｒ２のストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。このため、制御回路３１は、セルユニットグループＣＵ＿Ｇｒ２の残りのセルユニットＣＵに、パディングデータＰＤの挿入処理を実行する。
【0319】
そして、制御回路３１は、次の書き込み先アドレスとして、セルユニットグループＣＵ＿Ｇｒ３のストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵのアドレスを設定する。
【0320】
５．４．２ 本変形例に係る効果
本変形例に係る構成であれば、第５実施形態と同様の効果が得られる。
本変形例に係る構成であれば、第５実施形態と同様の効果が得られる。
【0321】
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、時間差が発生したセルユニットグループＣＵ＿ＧｒにパディングデータＰＤを挿入し、アンカーＡＫの位置も変更する場合について説明する。以下、第１乃至第５実施形態と異なる点を中心に説明する。
次に、第６実施形態について説明する。第６実施形態では、時間差が発生したセルユニットグループＣＵ＿ＧｒにパディングデータＰＤを挿入し、アンカーＡＫの位置も変更する場合について説明する。以下、第１乃至第５実施形態と異なる点を中心に説明する。
【0322】
６．１ パディングデータの挿入処理及びアンカー変換情報の登録の流れ
まず、図４５を参照して、パディングデータＰＤの挿入処理及びアンカー変換情報の登録の流れの一例について説明する。図４５は、パディングデータＰＤの挿入処理及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
まず、図４５を参照して、パディングデータＰＤの挿入処理及びアンカー変換情報の登録の流れの一例について説明する。図４５は、パディングデータＰＤの挿入処理及びアンカー変換情報の登録の流れの一例を示すフローチャートである。
【0323】
本実施形態では、時間差が発生した際に、時間差が発生したセルユニットグループＣＵ＿Ｇｒにおいて、残りのセルユニットＣＵにパディングデータＰＤが挿入される。
【0324】
【0325】
制御回路３１は、次の書き込み先のアドレスを設定（Ｓ３０５）した後、アンカーＡＫの変更（移動）があるか確認する（Ｓ３０６）。例えば、パディングデータＰＤ挿入対象のセルユニットＣＵにアンカーＡＫが含まれている場合、または移動させるアンカーＡＫがある場合、制御回路３１は、アンカーＡＫの変更ありと判定する。
【0326】
アンカーＡＫの変更がある場合（Ｓ３０６＿Ｙｅｓ）、制御回路３１は、変更するアンカーＡＫの情報を取得する（Ｓ３０７）。例えば、アンカーＡＫの位置をセルユニットグループＣＵ＿Ｇｒの中央付近に設定する場合、制御回路３１は、パディングデータＰＤの挿入に合わせて、セルユニットグループＣＵ＿Ｇｒ内の有効データが書き込まれたセルユニットＣＵの中央付近にアンカーＡＫを移動させる。他方で、アンカーＡＫの変更がない場合（Ｓ３０６＿Ｎｏ）、制御回路３１は、登録を終了する。
【0327】
制御回路３１は、変更対象として選択したアンカーＡＫの位置を更新する（Ｓ３０８）。
【0328】
制御回路３１は、移動させたアンカーＡＫの情報を、アンカー変換情報に登録する（３０９）。
【0329】
６．２ パディングデータ挿入及びアンカー移動の具体例
次に、図４６及び図４７を参照して、パディングデータＰＤ挿入及びアンカーＡＫ移動の具体例について説明する。図４６は、１つのブロックＢＬＫにおいてパディングデータＰＤを挿入し且つアンカーＡＫを移動する具体例を示す模式図である。図４７は、具体例におけるＶｔｈ情報及びアンカー変換情報の一例を示すテーブルである。
次に、図４６及び図４７を参照して、パディングデータＰＤ挿入及びアンカーＡＫ移動の具体例について説明する。図４６は、１つのブロックＢＬＫにおいてパディングデータＰＤを挿入し且つアンカーＡＫを移動する具体例を示す模式図である。図４７は、具体例におけるＶｔｈ情報及びアンカー変換情報の一例を示すテーブルである。
【0330】
【0331】
例えば、第５実施形態の図４３の説明と同様に、セルユニットグループＣＵ＿Ｇｒ２のストリングユニットＳＵ０及びワード線ＷＬ９の組に対応するセルユニットＣＵと、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵとの間に時間差が発生している。この場合、制御回路３１は、セルユニットグループＣＵ＿Ｇｒ２の残りのセルユニットＣＵに、パディングデータＰＤの挿入処理を実行する。より具体的には、ストリングユニットＳＵ１及びワード線ＷＬ９の組に対応するセルユニットＣＵから、ストリングユニットＳＵ３及びワード線ＷＬ１１の組に対応するセルユニットＣＵまでの、１１個のセルユニットＣＵに、パディングデータが書き込まれる。
【0332】
制御回路３１は、次の書き込み先アドレスとして、セルユニットグループＣＵ＿Ｇｒ３のストリングユニットＳＵ０及びワード線ＷＬ１２の組に対応するセルユニットＣＵのアドレスを設定する。
【0333】
また、制御回路３１は、アンカーＡＫ２を、ストリングユニットＳＵ０及びワード線ＷＬ８の組に対応するセルユニットＣＵから、ストリングユニットＳＵ２及びワード線ＷＬ８の組に対応するセルユニットＣＵに移動させている。アンカーＡＫ２の移動量は、＋２である。
【0334】
図４７に示すように、アンカー変換情報は、例えば４ビットデータ（０≦移動量≦＋１５）で示される。アンカーＡＫの移動が生じていない場合、アンカー位置情報は、“００００”に設定される。例えば、移動量が＋１５である場合、境界線の位置情報は、“１１１１”に設定される。
【0335】
図４７の例では、アンカー変換情報には、セルユニットグループＣＵ＿Ｇｒ２に含まれるアンカーＡＫ２の変換情報として、“００１０”が登録される。“００１０”は、アンカーＡＫ２の移動量が＋２であることを示す。
【0336】
６．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
【0337】
更に、本実施形態に係る構成であれば、アンカーＡＫを移動できるため、パディングデータＰＤの挿入可能な範囲を増加できる。
【0338】
７．変形例等
上記実施形態に係る構成であれば、メモリシステムは、各々が複数のメモリセル（ＭＣ）を含む複数のセルユニット（ＣＵ）を含むブロック（ＢＬＫ）を含むメモリチップ（１１）と、メモリコントローラ（３０）とを含む。複数のセルユニットのうちの第１セルユニット（ＣＵ、SU2_WL6）と第２セルユニット（ＣＵ、SU3_WL6）とは第１グループ（ＣＵ＿Ｇｒ１）に分類され、複数のセルユニットのうちの第３セルユニット（ＣＵ、SU0_WL8）は第２グループ（ＣＵ＿Ｇｒ２）に分類される。メモリコントローラは、複数のセルユニットのうち第１グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量（ΔＶＡ１）を使用し、複数のセルユニットのうち第２グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第２補正量（ΔＶＡ２）を使用し、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置（境界１）を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類するように構成される。
上記実施形態に係る構成であれば、メモリシステムは、各々が複数のメモリセル（ＭＣ）を含む複数のセルユニット（ＣＵ）を含むブロック（ＢＬＫ）を含むメモリチップ（１１）と、メモリコントローラ（３０）とを含む。複数のセルユニットのうちの第１セルユニット（ＣＵ、SU2_WL6）と第２セルユニット（ＣＵ、SU3_WL6）とは第１グループ（ＣＵ＿Ｇｒ１）に分類され、複数のセルユニットのうちの第３セルユニット（ＣＵ、SU0_WL8）は第２グループ（ＣＵ＿Ｇｒ２）に分類される。メモリコントローラは、複数のセルユニットのうち第１グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量（ΔＶＡ１）を使用し、複数のセルユニットのうち第２グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第２補正量（ΔＶＡ２）を使用し、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置（境界１）を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類するように構成される。
【0339】
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
【0340】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0341】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0342】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0343】
１…データ処理装置、２…ホストデバイス、３…メモリシステム、１０…不揮発性メモリ、１１…メモリチップ、２０…揮発性メモリ、３０…メモリコントローラ、３１…制御回路、３２…バッファメモリ、３３…ホストインターフェース回路、３４…ＥＣＣ回路、３５…ＮＡＮＤインターフェース回路、３６…読み出し電圧補正回路、３７…ＲＡＭインターフェース回路、３８…時間差タイマー、４０…半導体基板、４１…導電体層、４２～４７…導電体層、５０…コア膜、５１…半導体膜、５２…積層膜、５２ａ…トンネル絶縁膜、５２ｂ…電荷蓄積膜、５２ｃ…ブロック絶縁膜、５３…半導体部、１０１…入出力回路、１０２…ロジック制御回路、１０３…アドレスレジスタ、１０４…コマンドレジスタ、１０５…ステータスレジスタ、１０６…シーケンサ、１０７…レディ／ビジー回路、１０８…電圧発生回路、１０９…メモリセルアレイ、１１０…ロウデコーダ、１１１…センスアンプ、１１２…データレジスタ、１１３…カラムデコーダ、ＡＫ０～ＡＫ４…アンカー
ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ…ブロック、ＣＨ０～ＣＨ２…チャネル、ＭＣ０～ＭＣ１５…メモリセルトランジスタ、ＰＬＮ０、ＰＬＮ１…プレーン、ＳＧＤ０～ＳＧＤ３…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ０～ＷＬ１５…ワード線。
ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ…ブロック、ＣＨ０～ＣＨ２…チャネル、ＭＣ０～ＭＣ１５…メモリセルトランジスタ、ＰＬＮ０、ＰＬＮ１…プレーン、ＳＧＤ０～ＳＧＤ３…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ０～ＷＬ１５…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
