2025-24627 半導体装置、オペアンプ、及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025024627

(43)【公開日】2025-02-20

(54)【発明の名称】半導体装置、オペアンプ、及び表示装置

(51)【国際特許分類】

   H10D 86/40 20250101AFI20250213BHJP

   H10D 84/83 20250101ALI20250213BHJP

   G09F 9/30 20060101ALI20250213BHJP

   G02F 1/1368 20060101ALI20250213BHJP

   H03F 3/45 20060101ALI20250213BHJP

【ＦＩ】

H01L29/78 613Z

H01L27/088 C

G09F9/30 338

G02F1/1368

H03F3/45 210

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023128874

(22)【出願日】2023-08-07

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】青木 義典

【テーマコード（参考）】

2H192

5C094

5F048

5F110

5J500

【Ｆターム（参考）】

2H192AA24

2H192CB34

2H192FB03

2H192FB05

5C094AA21

5C094BA03

5F048AC01

5F048BB03

5F048BB09

5F048BD02

5F048BD10

5F048BF02

5F048BF07

5F110BB02

5F110CC01

5F110DD11

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE28

5F110GG02

5F110GG13

5F110GG28

5F110GG29

5F110HL02

5F110HL03

5F110HL04

5F110HL06

5F110NN22

5F110NN23

5F110NN24

5F110NN27

5F110NN73

5F110NN78

5J500AA01

5J500AC81

5J500AH10

5J500AK02

5J500AK06

5J500AK09

5J500DN01

(57)【要約】

【課題】変動の少ない電流を生成可能な半導体装置を提供する。
【解決手段】
半導体装置は、第１のゲート電極を含む第１のトランジスタと、前記第１のゲート電極に電気的に接続された第２のゲート電極を含み、前記第１のゲート電極に電気的に接続された第２のゲート電極及び前記第１のトランジスタのドレイン電極に電気的に接続されたソース電極を有する第２のトランジスタと、を含み、前記第１のトランジスタは第１のチャネル幅及び第１のゲート長を有し、前記第２のトランジスタは第２のチャネル幅及び第２のゲート長を有し、前記第２のチャネル幅を前記第２のゲート長で除算した値は、前記第１のチャネル幅を前記第１のゲート長で除算した値以上である。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のゲート電極を含む第１のトランジスタと、
前記第１のゲート電極に電気的に接続された第２のゲート電極、及び前記第１のトランジスタのドレイン電極に電気的に接続されたソース電極を有する第２のトランジスタと、
を含み、
前記第１のトランジスタは第１のチャネル幅及び第１のゲート長を有し、
前記第２のトランジスタは第２のチャネル幅及び第２のゲート長を有し、
前記第２のチャネル幅を前記第２のゲート長で除算した値は、前記第１のチャネル幅を前記第１のゲート長で除算した値以上である、
半導体装置。

【請求項2】

前記第１のゲート長は前記第２のゲート長と同じである、
請求項１に記載の半導体装置。

【請求項3】

前記第２のチャネル幅は、前記第１のチャネル幅のＮ倍である、
請求項２に記載の半導体装置。

【請求項4】

前記半導体装置は、活性層を含み、
前記活性層は、前記第１のチャネル幅及び前記第２のチャネル幅を有する一つのパターンを含む、
請求項１に記載の半導体装置。

【請求項5】

前記活性層は、ポリシリコンを含む、
請求項４に記載の半導体装置。

【請求項6】

前記第１のトランジスタのソース電極は、電圧供給線に電気的に接続され、前記電圧供給線からグラウンド電圧を供給される、
請求項１に記載の半導体装置。

【請求項7】

請求項１乃至請求項５の何れか一項に記載の半導体装置を複数備えた、
オペアンプ。

【請求項8】

前記複数の半導体装置は、第１の信号が入力される第１の半導体装置を含み、
前記第１の半導体装置と、前記第１の半導体装置に電気的に接続された差動増幅部と、前記差動増幅部に電気的に接続されたカレントミラー部とを含む第１の増幅回路を含む、
請求項７に記載のオペアンプ。

【請求項9】

前記複数の半導体装置は、前記第１の信号が入力され、前記第１の半導体装置とは異なる第２の半導体装置を含み、
前記第１の増幅回路に電気的に接続され、前記第２の半導体装置と、前記第２の半導体装置に電気的に接続されたソース接地増幅部とを含む第２の増幅回路を含む、
請求項８に記載のオペアンプ。

【請求項10】

請求項９に記載のオペアンプと、前記オペアンプに電気的に接続された複数の画素と、を含む、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、半導体装置、オペアンプ、及び表示装置に関し、より具体的には、半導体装置、半導体装置を含むオペアンプ、及びオペアンプを含む表示装置に関する。

【背景技術】

【0002】

様々な表示装置が、テレビ、スマートフォンなどに実装され、普及している。表示装置は、例えば、複数の画素を含む。また、表示装置は、複数の画素を駆動する信号を増幅するオペアンプ、又は、表示装置内で使用する電源電圧を生成するオペアンプなどを含む場合がある。表示装置は、オペアンプを備えることで、例えば、電圧の変動、又は、周波数の変動が少ない信号及び電源電圧を用いた動作が可能となる。

【0003】

例えば、特許文献１は、オペアンプを含む増幅回路を備えた液晶表示装置を開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－０８３８０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

オペアンプが、電圧の変動、又は、周波数の変動が少ない信号及び電源電圧を生成するためには、例えば、オペアンプに含まれる定電流源が変動の少ない電流を生成する必要がある。

【0006】

このような問題に鑑み、本発明の一実施形態は、変動の少ない電流を生成可能な半導体装置、半導体装置を含むオペアンプ、及びオペアンプを含む表示装置を提供することを目的の一つとする。

【課題を解決するための手段】

【0007】

本発明の一実施形態に係る半導体装置は、第１のゲート電極を含む第１のトランジスタと、前記第１のゲート電極に電気的に接続された第２のゲート電極、及び前記第１のトランジスタのドレイン電極に電気的に接続されたソース電極を有する第２のトランジスタと、を含み、前記第１のトランジスタは第１のチャネル幅及び第１のゲート長を有し、前記第２のトランジスタは第２のチャネル幅及び第２のゲート長を有し、前記第２のチャネル幅を前記第２のゲート長で除算した値は、前記第１のチャネル幅を前記第１のゲート長で除算した値以上である。

【0008】

本発明の一実施形態は、前記半導体装置を複数備えたオペアンプである。

【0009】

本発明の一実施形態は、前記オペアンプと、前記オペアンプに電気的に接続された複数の画素と、を含む、表示装置である。

【図面の簡単な説明】

【0010】

【図1】本発明の第１実施形態に係る半導体装置を含む定電流源の構成を示す回路図である。

【図2】本発明の第１実施形態に係る定電流源の各端子に印加される電圧の例を説明するための図である。

【図3】本発明の第１実施形態に係る定電流源の電気特性の一例を示す図である。

【図4】本発明の第１実施形態に係る定電流源の電気特性の実測結果を示すグラフである。

【図5】本発明の一実施形態に係る半導体装置のレイアウトの一例を示す図である。

【図6】図５のＡ１－Ａ２に沿った断面構造を示す断面図である。

【図7】本発明の一実施形態に係る半導体装置のレイアウトの一例を示す図である。

【図8】本発明の一実施形態に係る半導体装置のレイアウトの一例を示す図である。

【図9】本発明の第２実施形態に係るオペアンプの構成を示す回路図である。

【図10】本発明の第３実施形態に係る表示装置の構成を示す平面図である。

【図11】本発明の第３実施形態に係る表示装置の構成を示す平面図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施の形態を、図面などを参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状などについて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有しない。

【0012】

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。

【0013】

本願の明細書において、Ｄ１方向はＤ２方向に交差し、Ｄ３方向はＤ１方向及びＤ２方向（Ｄ１Ｄ２平面）に交差する。Ｄ１方向は第１方向といわれ、Ｄ２方向は第２方向といわれ、Ｄ３方向は第３方向といわれる。例えば、Ｄ１方向、Ｄ２方向、及びＤ３方向は、Ｘ方向（ｘ方向）、Ｙ方向（ｙ方向）、及びＺ方向（ｚ方向）に対応する。

【0014】

本願の明細書において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれてもよい。

【0015】

＜第１実施形態＞
図１～図８を参照し、半導体装置１０を含む定電流源１１を説明する。定電流源１１は、例えば、接続される負荷の大きさに依らずに出力電流を一定に保つ電源回路である。

【0016】

＜１－１．半導体装置１０の構成＞
図１及び図２を参照し、半導体装置１０、及び、半導体装置１０を含む定電流源１１の構成を説明する。図１は、半導体装置１０を含む定電流源１１の構成を示す回路図である。図２は定電流源１１の各端子に印加される電圧の例を説明するための図である。

【0017】

図１に示されるように、定電流源１１は、半導体装置１０を含む。半導体装置１０は、ゲート電極１０２、ソース電極１０４及びドレイン電極１０６を含む第１のトランジスタ１００、及び、ゲート電極１０２に電気的に接続されたゲート電極１１２、ドレイン電極１０６に電気的に接続されたソース電極１１４、及び、ドレイン電極１１６を含む第２のトランジスタ１１０を含む。ドレイン電極１０６及びソース電極１１４は互いに中間電極ＭＩＤに接続されている。中間電極ＭＩＤは中間ノードと呼ばれる場合がある。なお、本明細書及び図面において、トランジスタのソース電極及びドレイン電極に供給（印加）される電圧によって、各々の電極のソースとしての機能とドレインとしての機能とが入れ替わる場合がある。

【0018】

ゲート電極１０２及びゲート電極１１２は、入力信号線１２に電気的に接続される。ソース電極１０４は、第１の電圧供給配線１４に電気的に接続される。ドレイン電極１１６は出力信号線１６に電気的に接続される。

【0019】

各端子の名称は、定電流源１１の入力及び出力を限定するものではない。定電流源１１への入力及び出力は、出力信号ＯＵＴ１の電圧及び入力信号ＩＮ１の電圧に応じて、入れ替わる場合がある。

【0020】

入力信号ＩＮ１が入力信号線１２に供給され、共通電圧ＶＬが第１の電圧供給配線１４に供給され、出力信号ＯＵＴ１が出力信号線１６に出力される。共通電圧ＶＬは、例えば、グラウンド電圧であってよく、０Ｖであってよく、ＶＳＳであってよく、接地電圧であってよく、共通電圧ＶＬを用いる装置などにおける基準となる電圧であってもよい。

【0021】

図２に示されるように、半導体装置１０、及び、半導体装置１０を含む定電流源１１は、二つのゲート電極（所謂ダブルゲート）を含む一つのトランジスタを含むものと見なしてよい。定電流源１１では、出力信号線１６をドレイン端子Ｄ、入力信号線１２をゲート端子Ｇ、第１の電圧供給配線１４をソース端子Ｓと見なしてよい。

【0022】

例えば、電圧Ｖｇがゲート端子Ｇ、ゲート電極１０２及びゲート電極１１２に印加され、電圧Ｖｓがソース端子Ｓ、及びソース電極１０４に印加され、電圧Ｖｄがドレイン端子Ｄ、及びドレイン電極１１６に印加され、電圧Ｖｍは中間電極ＭＩＤに印加される。電圧Ｖｓは、例えば、０Ｖである。

【0023】

第１のトランジスタ１００のゲート電極１０２とソース電極１０４との間に印加されるゲートソース間電圧Ｖｇｓ１は、Ｖｇ－Ｖｓ＝Ｖｇ－０＝電圧Ｖｇである。第１のトランジスタ１００のドレイン電極１０６とソース電極１０４との間に印加されるドレインソース間電圧Ｖｄｓ１は、電圧Ｖｍ－電圧Ｖｓ＝電圧Ｖｍ－０＝電圧Ｖｍである。

【0024】

第２のトランジスタ１１０のゲート電極１１２とソース電極１１４との間に印加されるゲートソース間電圧Ｖｇｓ２は、電圧Ｖｇ－電圧Ｖｍである。第２のトランジスタ１１０のドレイン電極１１６とソース電極１１４との間に印加されるドレインソース間電圧Ｖｄｓ２は、電圧Ｖｄ－電圧Ｖｍである。

【0025】

＜１－２．電気特性の比較＞
図３及び図４を参照し、定電流源１１の電気特性を説明する。図３は、半導体装置１０を含む定電流源１１の電気特性の一例を示す図である。図４は、半導体装置１０の実測結果を示すグラフである。なお、図３及び図４では、参考として、定電流源１１の電気特性に、比較例１のシングルゲートの定電流源の電気特性、及び比較例２のダブルゲートの定電流源の電気特性を併記する。図１及び図２と同一、又は類似する構成については、必要に応じて説明する。

【0026】

比較例１のシングルゲートの定電流源に含まれるトランジスタのチャネル幅及びゲート長、比較例２のダブルゲートの定電流源に含まれる第１のトランジスタ及び第２のトランジスタのそれぞれのチャネル幅及びゲート長、及び本実施形態（実施形態１）の定電流源１１に含まれる第１のトランジスタ１００のチャネル幅及びゲート長、並びに、本実施形態（実施形態１）の定電流源１１に含まれる第２のトランジスタ１１０のチャネル幅及びゲート長を表１に示す。

【0027】

【表1】

【0028】

表１に示されるように、比較例１のトランジスタのチャネル幅及びゲート長は、例えば、チャネル幅Ｗ及びゲート長Ｌである。また、比較例２の第１のトランジスタ及び第２のトランジスタの各チャネル幅及びゲート長は、例えば、チャネル幅Ｗ及びゲート長Ｌである。一方、実施形態１の第１のトランジスタ１００のチャネル幅及びゲート長は、例えば、チャネル幅Ｗ１及びゲート長Ｌ１であり、実施形態１の第２のトランジスタ１１０のチャネル幅及びゲート長は、例えば、チャネル幅Ｗ２及びゲート長Ｌ２である。なお、実施形態１ではゲート長Ｌ１はゲート長Ｌ２と同じである。チャネル幅Ｗ１は第１のチャネル幅と呼ばれ、チャネル幅Ｗ２は第２のチャネル幅と呼ばれ、ゲート長Ｌ１は第１のゲート長Ｌ１と呼ばれ、ゲート長Ｌ２は第２のゲート長と呼ばれる場合がある。

【0029】

また、数値Ｎ（Ｎ＞０）及び基準チャネル幅Ｗ３を用いて、チャネル幅Ｗ１は以下の数式（１）のように表され、チャネル幅Ｗ２は以下の数式（２）のように表される。

【0030】

【数1】

【0031】

【数2】

【0032】

薄膜トランジスタが飽和領域で動作する場合には、以下の数式（３）で表されるドレイン電流Ｉｄｓsが、薄膜トランジスタのドレイン端子からソース端子に流れる。また、薄膜トランジスタが線形領域で動作する場合には、以下の数式（４）で表されるドレイン電流Ｉｄｓｌが、薄膜トランジスタのドレイン端子からソース端子に流れる。

【0033】

【数3】

【0034】

【数4】

【0035】

数式（３）及び数式（４）において、容量Ｃ_ｏｘは単位面積当たりのゲート絶縁膜の容量、移動度μは電子の移動度、閾値電圧Ｖ_ｔｈは薄膜トランジスタの閾値電圧、チャネル幅Ｗ、ゲート長Ｌである。また、図２を参照して説明した定電流源１１と同様に、電圧Ｖｇｓは薄膜トランジスタのゲートソース間電圧であり、電圧Ｖｄｓは薄膜トランジスタのドレインソース間電圧である。

【0036】

＜１－２－１．比較例１の電気特性＞
比較例１のシングルゲートの定電流源のトランジスタが飽和領域で動作する場合を考える。この場合には、数式（３）で表されるドレイン電流Ｉｄｓｓが、薄膜トランジスタのドレイン端子からソース端子に流れる。すなわち、シングルゲートの定電流源は、数式（３）で表されるドレイン電流Ｉｄｓｓを流すことができる。

【0037】

図３は、例えば、比較例１のシングルゲートの定電流源のドレイン電圧ＶＤに対するドレイン電流ＩＤの依存性を示す図である。線形領域（Ｌｉｎｅａｒ Ｒｅｇｉｏｎ）と飽和領域（Ｓａｔｕｒａｔｅｄ Ｒｅｇｉｏｎ）との境界では、ソースドレイン間電圧Ｖｄｓ（ＶＤ）が、電圧Ｖｇｓと閾値電圧Ｖｔｈとの差、すなわち、Ｖｇｓ－Ｖｔｈと同一である。

【0038】

図３に示されるように、比較例１（Ｐｒｉｏｒ Ａｒｔ １）のドレイン電流Ｉｄｓｓは、理想的には、ドレイン電圧ＶＤに依存することのない電流であり、所謂、飽和電流、定電流などと呼ばれる。

【0039】

図４は、ドレイン電圧ＶＤに対するドレイン電流ＩＤの依存性を示す実測結果である。図４に示される規格化ドレイン電流Ｉｄｓ（Ｉｄｓ ［ａ．ｕ］）は、ゲートソース間電圧Ｖｇｓが４Ｖで測定されたドレイン電流Ｉｄｓを、ドレインソース間電圧Ｖｄｓが４Ｖのときのドレイン電流で規格化したドレイン電流である。

【0040】

図４に示されるように、比較例１（Ｐｒｉｏｒ Ａｒｔ １）のチャネル幅Ｗ／ゲート長Ｌ＝９μｍ／６μｍの定電流源は、ドレイン電圧Ｖｄｓの上昇に伴いドレイン電圧が急激に上昇し、所謂、キンク特性が抑制されていない。また、ゲート長Ｌが２倍の１２μｍであっても、キンク特性が十分に抑制されていない。

【0041】

＜１－２－２．比較例２の電気特性＞
比較例２のダブルゲートの定電流源のトランジスタが飽和領域で動作する場合を考える。この場合には、数式（３）で表されるドレイン電流Ｉｄｓｓが、薄膜トランジスタのドレイン端子からソース端子に流れる。すなわち、シングルゲートの定電流源は、数式（３）で表されるドレイン電流Ｉｄｓｓを流すことができる。

【0042】

比較例２のダブルゲートの定電流源が、比較例１のシングルゲートの定電流源のトランジスタと同様に動作する場合を考える。この場合には、第２のトランジスタは飽和領域で動作し、数式（３）で表されるドレイン電流Ｉｄｓｓが、第２のトランジスタのドレイン端子からソース端子に流れる。また、第１のトランジスタは線形領域で動作し、数式（４）で表されるドレイン電流Ｉｄｓｌが、第１のトランジスタのドレイン端子からソース端子に流れる。

【0043】

なお、図２を参照して説明した定電流源１１と同様に、比較例２のダブルゲートの定電流源の電圧Ｖｓは０Ｖであり、数式（３）の電圧Ｖｇｓは電圧Ｖｇ－電圧Ｖｍであり、電圧Ｖｄｓは電圧Ｖｄ－電圧Ｖｍである。また、数式（４）の電圧Ｖｇｓは電圧Ｖｇであり、電圧Ｖｄｓは電圧Ｖｍである。

【0044】

比較例２の第１のトランジスタ及び第２のトランジスタのチャネル幅Ｗ及びゲート長Ｌは、シングルゲートの定電流源のトランジスタのチャネル幅Ｗ及びゲート長Ｌと同じである。よって、数式（３）及び（４）において、Ｃ_ｏｘは単位面積当たりのゲート絶縁膜の容量、μは電子の移動度、Ｖ_ｔｈは第１のトランジスタ及び第２のトランジスタのそれぞれの閾値電圧である。

【0045】

また、ダブルゲートの定電流源の第１のトランジスタ及び第２のトランジスタに流れる電流は同一であり、ドレイン電流Ｉｄｓｓはドレイン電流Ｉｄｓｌと同一である。数式（３）及び数式（４）が等しいとして、数式（３）及び数式（４）を用いてドレイン電流Ｉｄｓｐ２を算出すると、ドレイン電流Ｉｄｓｐ２は数式（５）で表すことができる。すなわち、ダブルゲートの定電流源は、数式（５）で表されるドレイン電流Ｉｄｓｐ２を流すことができる。

【0046】

【数5】

【0047】

図４に示されるように、比較例２（Ｐｒｉｏｒ Ａｒｔ ２）の第１のトランジスタのチャネル幅Ｗ／ゲート長Ｌ＝９μｍ／６μｍ及び第２のトランジスタのチャネル幅Ｗ／ゲート長Ｌ＝９μｍ／６μｍの定電流源は、比較例１の定電流源よりキンク特性を抑制できている。

【0048】

一方で、数式（５）に示されるドレイン電流Ｉｄｓｐ２は、数式（３）に示されるドレイン電流Ｉｄｓｓの１／２（半分）である。すなわち、図３に示されるように、比較例２のダブルゲートの定電流源は、比較例１のシングルゲートの定電流源の半分の電流しか流すことができない。

【0049】

＜１－２－３．定電流源１１の電気特性＞
数式（１）及び（２）に基づき、定電流源１１の第２のトランジスタ１１０のチャネル幅Ｗ２は、第１のトランジスタ１００のチャネル幅Ｗ１のＮ倍である。第２のトランジスタ１１０のチャネル幅Ｗ２を第１のトランジスタ１００のチャネル幅Ｗ１より大きくすることで、中間電極ＭＩＤの電圧Ｖｍが、比較例２の中間電極ＭＩＤの電圧Ｖｍより大きくなる。その結果、第１のトランジスタ１００は、飽和領域により近い線形領域で動作することができる。

【0050】

比較例２と同様に、定電流源１１の第１のトランジスタ１００及び第２のトランジスタ１１０に流れる電流は同一であるとして、電圧Ｖｍ及び定電流源１１のドレイン電流Ｉｄｓｅを算出する。電圧Ｖｍは数式（６）で表すことができ、ドレイン電流Ｉｄｓｅは数式（７）で表すことができる。すなわち、定電流源１１は、数式（７）で表されるドレイン電流Ｉｄｓｅを流すことができる。

【0051】

【数6】

【0052】

【数7】

【0053】

定電流源１１のドレイン電流Ｉｄｓｅは、数式（３）に示されるドレイン電流ＩｄｓｓのＮ／（１＋Ｎ）倍である。

【0054】

また、電圧Ｖｍの上昇に伴うドレイン電流Ｉｄｓｅとドレイン電流Ｉｄｓｓの差（ドレイン電流の変化量）は、１－Ｎ／（１＋Ｎ）＝１／（１＋Ｎ）である。チャネル幅Ｗ／ゲート長Ｌを１単位として、ドレイン電流Ｉｄｓｅがドレイン電流Ｉｄｓｓと同じになるように調整すると、ドレイン電流の変化量による効果は１／Ｎとなる。すなわち、ドレイン電流の変化量は、１＋１／Ｎ＝（１＋Ｎ）／Ｎとなる。

【0055】

このことは、数値Ｎがチャネル幅Ｗ／ゲート長Ｌを１単位とした場合には、数式（１）と数式（２）とは、第１のトランジスタ１００のチャネル幅／ゲート長Ｌと第２のトランジスタ１１０のチャネル幅／ゲート長Ｌとが、（１＋Ｎ）／Ｎ：（１＋Ｎ）であることを表している。すなわち、チャネル幅Ｗ２を第２のゲート長Ｌ２で除算した値は、チャネル幅Ｗ１を第１のゲート長Ｌ１で除算した値以上である。例えば、Ｎ＝２の場合には、ドレイン電流の変化量は１．５倍となり、Ｎ＝４の場合には、ドレイン電流の変化量は１．２５倍となる。

【0056】

例えば、Ｎ＝１の場合には、第１のトランジスタ１００のチャネル幅Ｗ１と、第２のトランジスタ１１０のチャネル幅Ｗ２との比（Ｗ比）は２：２となる。基準チャネル幅Ｗ３が、例えば、４μｍ（Ｗ３＝４）の場合には、第１のトランジスタ１００のチャネル幅Ｗ１は８μｍであり、第２のトランジスタ１１０のチャネル幅Ｗ２は８μｍである。また、Ｎ＝４の場合には、第１のトランジスタ１００のチャネル幅Ｗ１と、第２のトランジスタ１１０のチャネル幅Ｗ２との比は１．２５：５となる。基準チャネル幅Ｗ３が、例えば、４μｍ（Ｗ３＝４）の場合には、第１のトランジスタ１００のチャネル幅Ｗ１は５μｍであり、第２のトランジスタ１１０のチャネル幅Ｗ２は２０μｍである。一例として、基準チャネル幅Ｗ３が４μｍにおいて、Ｗ比、第１のトランジスタ１００のチャネル幅Ｗ１、及び第２のトランジスタ１１０のチャネル幅Ｗ２を表２に示す。なお、チャネル長Ｌ１＝Ｌ２は、例えば、６μｍである。ここで説明された基準チャネル幅Ｗ３、チャネル長Ｌ１及びチャネル長Ｌ２は、一例であって、基準チャネル幅Ｗ３、チャネル長Ｌ１及びチャネル長Ｌ２は、ここで説明された数値に限定されない。基準チャネル幅Ｗ３、チャネル長Ｌ１及びチャネル長Ｌ２の各数値は、半導体装置１０、又は半導体装置１０を含む定電流源１１の用途や仕様に応じて、各数式を満たすように適宜設定されてよい。

【0057】

【表2】

【0058】

ドレイン電流Ｉｄｓｓは理想的な飽和電流であり、ドレイン電流の変化量が小さくなるほど、すなわち、数値Ｎが大きくなるほど、定電流源１１のドレイン電流Ｉｄｓｅは理想的な飽和電流に近い電流となる。すなわち、数値Ｎが調整されることによって、定電流源１１のドレイン電流Ｉｄｓｅを理想的な飽和電流に調整できる。

【0059】

例えば、基準チャネル幅Ｗ３が３μｍ（Ｗ３＝３）、数値Ｎが２（Ｎ＝２）のとき、第１のトランジスタ１００のチャネル幅Ｗ１は４．５μｍであり、第２のトランジスタ１１０のチャネル幅Ｗ２は９μｍである。図４に示されるように、実施形態１（Ｅｍｂｏｄｉｍｅｎｔ １ Ｎ＝２）の定電流源１１は、比較例１の定電流源のドレイン電流及び比較例２の定電流源より、キンク特性を抑制できる。

【0060】

また、例えば、基準チャネル幅Ｗ３が３．６μｍ（Ｗ３＝３．６）、数値Ｎが４（Ｎ＝４）のとき、第１のトランジスタ１００のチャネル幅Ｗ１は４．５μｍであり、第２のトランジスタ１１０のチャネル幅Ｗ２は１８μｍである。図４に示されるように、実施形態１（Ｅｍｂｏｄｉｍｅｎｔ １ Ｎ＝４）の定電流源１１は、Ｎ＝２の場合の定電流源１１より、キンク特性を抑制できる。すなわち、数値Ｎが大きくなるにつれて、定電流源１１のキンク特性は抑制される。

【0061】

Ｎ＝４のとき、数式（７）に示されるドレイン電流Ｉｄｓｅは、数式（３）に示されるドレイン電流Ｉｄｓｓの４／５（８０％）である。すなわち、図３に示されるように、実施形態１（Ｅｍｂｏｄｉｍｅｎｔ １ Ｎ＝４）の定電流源１１は、比較例２のダブルゲートの定電流源より、多くの電流を流すことができる。

【0062】

半導体装置１０を含む定電流源１１は、第１のトランジスタ１００及び第２のトランジスタ１１０を含むダブルゲートのトランジスタである。第２のトランジスタ１１０のチャネル幅Ｗ２／ゲート長Ｌ２は、第１のトランジスタ１００のチャネル幅Ｗ１／ゲート長Ｌ１より大きく、定電流源１１の飽和電流特性は、比較例１及び比較例２の従来の定電流源より改善される。定電流源１１がドレイン電流の急激な増加を抑制できる回路であるため、飽和電流特性を改善することができると共に、定電流源１１を含む回路は消費電流増加を抑制することができる。

【0063】

＜１－３．半導体装置１０のレイアウト及び断面構造の例＞
図５～図８を参照し、半導体装置１０のレイアウト及び断面構造の例を説明する。図５、図７及び図８は、半導体装置１０のレイアウトの一例を示す図である。図６は、図５のＡ１－Ａ２に沿った断面構造を示す断面図である。図１～図４と同一、又は類似する構成については、必要に応じて説明する。

【0064】

ここでは、半導体装置１０、及び半導体装置１０を含む定電流源１１が、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を用いて構成される例を説明する。半導体装置１０、及び半導体装置１０を含む定電流源１１は、薄膜トランジスタ以外のトランジスタを用いて構成されてよい。例えば、半導体装置１０、及び半導体装置１０を含む定電流源１１は、Ｓｉウェーハ、ＳＯＩ基板などを用いて形成されたトランジスタを用いて構成されてよい。

【0065】

はじめに、図５を参照し、Ｎ＝４のときの半導体装置１０のレイアウトの一例を説明する。図５はＮ＝４のときの半導体装置１０のレイアウトの一例を示す図であり、第１のトランジスタ１００のチャネル幅Ｗ１は１．２５×Ｗ３（基準チャネル幅Ｗ３）であり、第２のトランジスタ１１０のチャネル幅Ｗ２は５×Ｗ３である。また、図５に示される一例では、第１のトランジスタ１００のゲート長Ｌ１は、第２のトランジスタ１１０のゲート長Ｌ２と同じである。なお、図５は、出力信号線１６、入力信号線１２及び第１の電圧供給配線１４を模式的に示すと共に、半導体装置１０を含む定電流源１１の一例を示す図でもある。

【0066】

図５に示されるように、第１のトランジスタ１００は、第２導電膜３１ａ、第１開口部３９ａ、第１導電膜３４ａ、及び半導体膜３２ａを含む。第２導電膜３１ａはソース電極１０４に対応し、第１導電膜３４ａはゲート電極１０２に対応する。半導体膜３２ａは、ドレイン電極１０６に対応する部分を含む。第２のトランジスタ１１０は、第２導電膜３１ｂ、複数の第１開口部３９ｂ、３９ｃ及び３９ｄ、第１導電膜３４ｂ、及び半導体膜３２ｂを含む。第２導電膜３１ｂはドレイン電極１１６に対応し、第１導電膜３４ｂはゲート電極１１２に対応する。半導体膜３２ｂは、ソース電極１１４に対応する部分を含む。ドレイン電極１０６及びソース電極１１４は、第１導電膜３４ａと第１導電膜３４ｂとの間に位置するように設けられる。

【0067】

半導体膜３２ａは半導体膜３２ｂと接続され、一つのパターン（半導体膜３２）を形成している。半導体膜３２ａの第１導電膜３４ａが延在する方向に沿った幅はチャネル幅Ｗ１であり、半導体膜３２ｂの第１導電膜３４ｂが延在する方向に沿った幅はチャネル幅Ｗ２である。すなわち、半導体膜３２は、幅の異なる２つのチャネル幅を有する一つのパターンである。また、半導体膜３２ａのチャネル幅Ｗ１は第１の端部３２ａａ及び第２の端部３２ａｂを含み、半導体膜３２ｂのチャネル幅Ｗ２は第１の端部３２ｂａ及び第２の端部３２ｂｂを含む。第１の端部３２ａａと第１の端部３２ｂａとは同一直線上に位置するように配置され、第２の端部３２ａｂと第２の端部３２ｂｂとは、異なる直線上に位置するように配置される。また、第１の端部３２ａａの一部、第１の端部３２ｂａの一部、第２の端部３２ａｂの一部、及び第２の端部３２ｂｂの一部は、第１導電膜３４ａと第１導電膜３４ｂとの間に位置するように配置される。なお、半導体膜３２は、第１のトランジスタ１００及び第２のトランジスタ１１０の電流経路となるチャネルを含み、活性層と呼ばれる場合がある。

【0068】

例えば、半導体装置１０、及び、半導体装置１０を含む定電流源１１は、チャネル幅Ｗ１（第１のチャネル幅Ｗ１）を有する半導体膜３２ａ（第１の活性層）と重畳し、ゲート長Ｌ１（第１のゲート長）を有するゲート電極１０２（第１のゲート電極）と、チャネル幅Ｗ１を有する半導体膜３２ａに連続して形成されている半導体膜３２ｂ（第２の活性層）と重畳し、ゲート長Ｌ２（第２のゲート長）を有するゲート電極１１２（第２のゲート電極）との２つのゲート電極を含む一つのトランジスタを含む。

【0069】

また、半導体装置１０を含む定電流源１１は、例えば、第２導電膜３１ａに接続された第１の電圧供給配線１４、第１導電膜３４ａ及び３４ｂに接続された入力信号線１２、並びに、第２導電膜３１ｂに接続された出力信号線１６を含む。

【0070】

例えば、Ｎ＝４、及び基準チャネル幅Ｗ３が４μｍの場合には、半導体装置１０を含む定電流源１１の第１のトランジスタ１００のチャネル幅Ｗ１／ゲート長Ｌ１は５μｍ／６μｍであり、第２のトランジスタ１１０のチャネル幅Ｗ２／ゲート長Ｌ２は２０μｍ／６μｍである。Ｎ＝４、及び基準チャネル幅Ｗ３が４μｍの場合の半導体装置１０を含む定電流源１１の電気特性は、比較例１のシングルゲートの定電流源のチャネル長Ｗ／ゲート長Ｌが２０μｍ／３０μｍの電気特性と概ね同じであると考える。しかし、この場合の比較例１のシングルゲートの定電流源のレイアウトの面積は、半導体装置１０を含む定電流源１１のレイアウトの面積より、例えば、３０％程度大きくなると考えられる。

【0071】

よって、半導体装置１０を含む定電流源１１は、比較例１の定電流源より、レイアウトの面積を縮小できる。

【0072】

次に、図６を参照し、半導体装置１０の断面構造を説明する。図６は、半導体装置１０が表示装置３００に含まれる例を示す図である。図６に示される表示装置３００は、一例として、液晶表示装置である。

【0073】

表示装置３００は、例えば、第１の基板１２０、ＴＦＴアレイ層３０、配線層４０、電極層４８、第１の配向膜５０、液晶層６０、第２の配向膜７０、オーバーコート層１５０、カラーフィルタ層８０、及び第２の基板９０を含む。

【0074】

第１の基板１２０の上に、ＴＦＴアレイ層３０、及び配線層４０が設けられる。

【0075】

ＴＦＴアレイ層３０は、下地膜１６０、半導体膜３２、ゲート絶縁膜３３、第１導電膜３４ａ及び３４ｂ、絶縁膜３５、第２導電膜３１ａ及び３１ｂ、第１開口部３９ａ、３９ｂ、３９ｃ及び３９ｄ、及び有機膜３８を含む。

【0076】

下地膜１６０は、第１の基板１２０の上に設けられる。半導体膜３２が、下地膜１６０の上に設けられる。半導体膜３２は、第１のトランジスタ１００の半導体膜３２ａ、及び第２のトランジスタ１１０の半導体膜３２ｂを含む。表示装置３００に含まれる各薄膜トランジスタの半導体膜は、半導体膜３２と同一の層に設けられる。表示装置３００は、ｎ型の薄膜トランジスタ及びｐ型の薄膜トランジスタを含むが、第１のトランジスタ１００及び第２のトランジスタ１１０は、例えば、ｎ型の薄膜トランジスタである。半導体膜３２を形成する材料は、例えば、ポリシリコンである。

【0077】

ゲート絶縁膜３３は、半導体膜３２を覆うように設けられる。第１導電膜３４ａ、第１導電膜３４ｂ、及び入力信号線１２は、ゲート絶縁膜３３の上に設けられる。第１導電膜３４ａは第１のトランジスタ１００のゲート電極１０２であり、第１導電膜３４ｂは第２のトランジスタ１１０のゲート電極１１２である。また、第１導電膜３４ａ、第１導電膜３４ｂ、及び入力信号線１２は第１導電膜である。第１導電膜を形成する材料は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、タンタル（Ｔａ）などの金属、それらの合金などである。

【0078】

絶縁膜３５は、第１導電膜３４ａ、第１導電膜３４ｂ、及び入力信号線１２を覆うように設けられる。絶縁膜３５を形成する材料は、例えば、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ_２）、窒化酸化ケイ素（ＳｉＯＮ）などの無機絶縁体である。

【0079】

第１開口部３９ａは、ゲート絶縁膜３３及び絶縁膜３５を開口し、半導体膜３２ａと第２導電膜３１ａとを電気的に接続する。第１開口部３９ｂ、３９ｃ及び３９ｄは、例えば、ゲート絶縁膜３３及び絶縁膜３５を開口し、半導体膜３２ｂと第２導電膜３１ｂを電気的に接続するための開口部である。

【0080】

図示は省略するが、ＴＦＴアレイ層３０は、第２開口部を含む。第２開口部は、絶縁膜３５を開口し、第１導電膜と第２導電膜を電気的に接続するための開口部である。

【0081】

第２導電膜３１ａ及び３１ｂは、絶縁膜３５の上面、第１開口部の側面及び底面（絶縁膜３５の側面、ゲート絶縁膜３３の側面）に設けられる。第１の電圧供給配線１４、及び出力信号線１６も、第２導電膜３１ａ及び３１ｂと同一の層に設けられる。第２導電膜は、第１導電膜と同様の材料を用いることができる。

【0082】

有機膜３８は、第２導電膜を覆うように設けられる。有機膜３８を形成する材料は、例えば、ポリイミド系やアクリル系の樹脂である。ポリイミド系やアクリル系の樹脂を用いた有機膜３８は、有機膜３８よりも下の層の膜、配線、トランジスタなどを形成した際の凹凸を緩和することができる。

【0083】

ＴＦＴアレイ層３０の形成方法、トランジスタ等の構造、それぞれの膜、層、及び各部材は、本発明の技術分野で通常使用されている方法、及び部材を採用することができる。

【0084】

配線層４０は、有機膜３８の上に設けられる。配線層４０は、第３導電膜（図示は省略）、及び絶縁膜４９を含む。絶縁膜４９は、第３導電膜を覆うように設けられる。第３導電膜は、例えば、表示装置３００に含まれる複数の画素の容量に電圧を供給する容量配線を形成する膜である。第３導電膜は第１導電膜と同様の材料を用いることができ、絶縁膜４９は絶縁膜３５と同様の材料を用いることもでき、また、有機膜３８と同様の材料を用いることもできる。

【0085】

電極層４８が、絶縁膜４９の上に設けられる。電極層４８は、例えば、第４導電膜（図示は省略）、及び絶縁膜４５を含む。絶縁膜４５は、第４導電膜を覆うように設けられる。第４導電膜は、例えば、前記容量配線、各電極、電源線、配線を互いに接続する配線などを形成する膜である。第４導電膜を形成する材料は、透明導電膜、導電性金属材料の薄い膜などを用いることができる。透明導電膜は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。導電性金属材料の薄い膜は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）などを材料とする薄い膜である。また、絶縁膜４５を形成する材料は、絶縁膜３５及び有機膜３８を形成する材料と同様の材料を用いることができる。

【0086】

また、複数の画素のそれぞれに含まれる画素電極（図示は省略）が、絶縁膜４５の上に設けられる。画素電極は、例えば、絶縁膜４５、絶縁膜４９及び有機膜３８を開口する開口部（図示は省略）を介して、画素に含まれるトランジスタのドレイン電極を形成する第２の導電膜（図示は省略）に電気的に接続される。なお、絶縁膜４５、絶縁膜４９及び有機膜３８を開口する開口部は、第４の導電膜及び第３の導電膜を開口してもよい。第１の配向膜５０が複数の画素電極を覆うように塗布される。第１の配向膜５０は、水平配向性を示す材料によって形成され、第１の基板１２０が液晶層６０に対向する面に配置される。画素電極を形成する材料は、例えば、第４導電膜を形成する材料と同様の透明導電膜を用いることができる。また、第１の配向膜５０を形成する材料は、例えば、ポリイミド系などの樹脂を用いることができる。

【0087】

例えば、表示装置３００の液晶層６０を挟んで、第１の基板１２０側はＴＦＴアレイ側基板と呼ばれ、第２の基板９０側は対向側の基板と呼ばれる。対向側の基板は、第２の配向膜７０、オーバーコート層１５０、カラーフィルタ層８０、及び第２の基板９０を含む。カラーフィルタ層８０、オーバーコート層１５０、及び第２の配向膜７０が、この順に第２の基板９０上に設けられる。カラーフィルタ層８０は、例えば、赤色を発するカラーフィルタ層、緑色を発するカラーフィルタ層、及び青色を発するカラーフィルタ層を含む。第２の配向膜７０が、液晶層６０を挟んで、第１の配向膜５０に対向する。第２の配向膜７０を形成する材料は、例えば、第１の配向膜５０と同様のポリイミド系などの樹脂を用いることができる。オーバーコート層１５０は、例えば、有機材料の樹脂を用いることができる。

【0088】

次に、図７を参照し、Ｎ＝４のときの半導体装置１０のレイアウトの一例を説明する。図７に示されるレイアウトは、半導体膜３２内の半導体膜３２ａと半導体膜３２ｂとの配置が、図５に示されるレイアウトと異なる。図７に示されるレイアウトのその他の点は、図５に示されるレイアウトと同じである。よって、図７に示されるレイアウトの説明において、図５に示されるレイアウトと同様の内容は、必要に応じて説明する。

【0089】

図７に示されるように、第１の端部３２ａａと第１の端部３２ｂａとは、異なる直線上に位置するように配置され、第２の端部３２ａｂと第２の端部３２ｂｂとは、異なる直線上に位置するように配置される。また、第１の端部３２ａａの一部、第１の端部３２ｂａの一部、第２の端部３２ａｂの一部、及び第２の端部３２ｂｂの一部は、第１導電膜３４ａと第１導電膜３４ｂとの間に位置するように配置される。

【0090】

次に、図８を参照し、Ｎ＝１のときの半導体装置１０のレイアウトの一例を説明する。図８に示されるレイアウトは、Ｎ＝１であること、及び半導体膜３２内の半導体膜３２ａと半導体膜３２ｂとの配置が、図５に示されるレイアウトと異なる。図８に示されるレイアウトのその他の点は、図５に示されるレイアウトと同じである。よって、図８に示されるレイアウトの説明において、図５に示されるレイアウトと同様の内容は、必要に応じて説明する。

【0091】

図８に示されるように、第１のトランジスタ１００のチャネル幅Ｗ１及び第２のトランジスタ１１０のチャネル幅Ｗ２は２×Ｗ３（基準チャネル幅Ｗ３）である。また、図８に示される半導体装置１０では、図５に示されるレイアウトと同様に、第１のトランジスタ１００のゲート長Ｌ１は、第２のトランジスタ１１０のゲート長Ｌ２と同じである。

【0092】

また、図８に示される半導体装置１０の第１の端部３２ａａと第１の端部３２ｂａとは、同一直線上に位置するように配置され、第２の端部３２ａｂと第２の端部３２ｂｂとは、同一直線上に位置するように配置される。また、第１の端部３２ａａの一部、第１の端部３２ｂａの一部、第２の端部３２ａｂの一部、及び第２の端部３２ｂｂの一部は、第１導電膜３４ａと第１導電膜３４ｂとの間に位置するように配置される。

【0093】

以上説明したとおり、第１実施形態に係る半導体装置１０、及び半導体装置１０を含む定電流源１１は、飽和電流特性を改善すること、消費電流増加を抑制すること、及びレイアウト面積の縮小が可能である。

【0094】

＜２．第２実施形態＞
図９を用いて、第２実施形態に係るオペアンプ２１の概要を説明する。図１～図８と同一、又は類似する構成については、必要に応じて説明する。

【0095】

図９はオペアンプ２１の構成を示す回路図である。オペアンプ２１は、第１の増幅回路２０２及び第２の増幅回路２０４を含む。第１の増幅回路２０２はオペアンプ２１の入力段と呼ばれる場合があり、第２の増幅回路２０４はオペアンプ２１の出力段と呼ばれる場合がある。なお、オペアンプ２１は、一例として、２段の増幅回路を含むが、増幅回路は２段に限定されない。オペアンプ２１は、例えば、３段以上の増幅回路を含んでもよい。オペアンプ２１の増幅回路の段数は、オペアンプ２１の用途や仕様に応じて適宜設定されてよい。

【0096】

第１の増幅回路２０２は、半導体装置１０Ａ、差動増幅部２１２、及びカレントミラー部２１４を含む。第２の増幅回路２０４は、半導体装置１０Ｂ、及びソース接地増幅部２２２を含む。詳細は後述されるが、半導体装置１０Ａ及び半導体装置１０Ｂは、「第１実施形態」で説明された半導体装置１０と同様の構成を有する。すなわち、オペアンプ２１は、複数の半導体装置１０を含む。半導体装置１０Ａは第１の半導体装置と呼ばれ、半導体装置１０Ｂは第２の半導体装置と呼ばれる場合がある。なお、半導体装置１０Ａ及び半導体装置１０Ｂの構成は、必要に応じて説明する。

【0097】

半導体装置１０Ａは、第１のトランジスタ１００Ａ及び第２のトランジスタ１１０Ａを含む。第１のトランジスタ１００Ａ及び第２のトランジスタ１１０Ａはｎ型のトランジスタである。半導体装置１０Ａは、ダブルゲートを有する一つのトランジスタである。半導体装置１０と同様に、第１のトランジスタ１００Ａ及び第２の薄膜トランジスタのトランジスタ１１０Ａは、例えば、ｎ型の薄膜トランジスタである。また、半導体装置１０Ａは、第１の電圧供給配線１４と出力信号線１６Ａとの間に電気的に接続され、半導体装置１０Ａのゲート電極は入力信号線１２に電気的に接続される。入力信号ＩＮ１が入力信号線１２に供給され、共通電圧ＶＬが第１の電圧供給配線１４に供給され、出力信号ＯＵＴ１が出力信号線１６Ａに供給される。

【0098】

差動増幅部２１２は、第１のトランジスタ２０Ａ及び第２のトランジスタ２０Ｂを含む。第１のトランジスタ２０Ａは、ゲート電極が共通で、電気的に接続された第１のトランジスタ２００Ａ及び第２のトランジスタ２１０Ａを含む。すなわち、第１のトランジスタ２０Ａはダブルゲートを有する一つのトランジスタである。第２のトランジスタ２０Ｂは、第１のトランジスタ２０Ａと同様に、ゲート電極が共通で、電気的に接続された第１のトランジスタ２００Ｂ及び第２のトランジスタ２１０Ｂを含む。すなわち、第２のトランジスタ２０Ｂはダブルゲートを有する一つのトランジスタである。第１のトランジスタ２００Ａ、第２のトランジスタ２１０Ａ、第１のトランジスタ２００Ｂ及び第２のトランジスタ２１０Ｂはｎ型の薄膜トランジスタである。

【0099】

第１のトランジスタ２０Ａは、出力信号線１６Ａと第１のノード２４との間に電気的に接続され、第１のトランジスタ２０Ａのゲート電極は第１の入力信号線１８に電気的に接続される。出力信号ＯＵＴ１が出力信号線１６Ａに供給され、第１の入力信号Ｓ１が第１の入力信号線１８に供給され、出力信号ＯＵＴ２が第１のノード２４に供給される。

【0100】

第２のトランジスタ２０Ｂは、出力信号線１６Ａと第２のノード２６との間に電気的に接続され、第２のトランジスタ２０Ｂのゲート電極は第２の入力信号線２２に電気的に接続される。出力信号ＯＵＴ１が出力信号線１６Ａに供給され、第２の入力信号Ｓ２が第２の入力信号線２２に供給され、出力信号ＯＵＴ３が第２のノード２６に供給される。

【0101】

カレントミラー部２１４は、第３のトランジスタ２５Ａ及び第４のトランジスタ２５Ｂを含む。第３のトランジスタ２５Ａは、第１のトランジスタ２０Ａと同様に、ゲート電極が共通で、電気的に接続された第１のトランジスタ２５０Ａ及び第２のトランジスタ２６０Ａを含む。すなわち、第３のトランジスタ２５Ａはダブルゲートを有する一つのトランジスタである。第４のトランジスタ２５Ｂは、第１のトランジスタ２０Ａと同様に、ゲート電極が共通で、電気的に接続された第１のトランジスタ２５０Ｂ及び第２のトランジスタ２６０Ｂを含む。すなわち、第４のトランジスタ２５Ｂはダブルゲートを有する一つのトランジスタである。第１のトランジスタ２５０Ａ、第２のトランジスタ２６０Ａ、第１のトランジスタ２５０Ｂ及び第２のトランジスタ２６０Ｂはｐ型の薄膜トランジスタである。

【0102】

第３のトランジスタ２５Ａは、第１のノード２４と第２の電圧供給配線２８との間に電気的に接続され、第３のトランジスタ２５Ａのゲート電極は第１のノード２４に電気的に接続される。出力信号ＯＵＴ２が第１のノード２４に供給され、電源電圧ＶＨが第２の電圧供給配線２８に供給される。電源電圧ＶＨは、例えば、電圧ＶＤＤである。電圧ＶＤＤは、共通電圧ＶＬより大きく、例えば、３Ｖであってよく、３．３Ｖであってよく、５Ｖであってよく、１２Ｖであってよく、１５Ｖであってもよい。電源電圧ＶＨは、オペアンプ２１の用途や仕様に応じて、適宜設定されてよい。

【0103】

第４のトランジスタ２５Ｂは、第２のノード２６と第２の電圧供給配線２８との間に電気的に接続され、第４のトランジスタ２５Ｂのゲート電極は第１のノード２４に電気的に接続される。出力信号ＯＵＴ２が第１のノード２４に供給され、電源電圧ＶＨが第２の電圧供給配線２８に供給され、出力信号ＯＵＴ３が第２のノード２６に供給される。

【0104】

第３のトランジスタ２５Ａが、例えば、第４のトランジスタ２５Ｂと同じチャネル幅及びゲート長で形成される場合には、第１のノード２４に流れる電流が第２のノード２６に流れ、出力信号ＯＵＴ２に応じた出力信号ＯＵＴ３が第２のノード２６に出力される。

【0105】

半導体装置１０Ｂは、第１のトランジスタ１００Ｂ及び第２のトランジスタ１１０Ｂを含む。第１のトランジスタ１００Ｂ及び第２のトランジスタ１１０Ｂはｎ型のトランジスタである。半導体装置１０Ｂは、ダブルゲートを有する一つのトランジスタである。また、半導体装置１０Ｂは、第１の電圧供給配線１４と出力信号線１６Ｂとの間に電気的に接続され、半導体装置１０Ｂのゲート電極は入力信号線１２に電気的に接続される。入力信号ＩＮ１が入力信号線１２に供給され、共通電圧ＶＬが第１の電圧供給配線１４に供給され、出力信号ＯＵＴ４が出力信号線１６Ｂに供給される。

【0106】

ソース接地増幅部２２２は、第５のトランジスタ２５Ｃを含む。第５のトランジスタ２５Ｃは、第４のトランジスタ２５Ｂと同様に、ゲート電極が共通で、電気的に接続された第１のトランジスタ２５０Ｃ及び第２のトランジスタ２６０Ｃを含む。すなわち、第５のトランジスタ２５Ｃはダブルゲートを有する一つのトランジスタである。第１のトランジスタ２５０Ｃ、及び第２のトランジスタ２６０Ｃはｐ型の薄膜トランジスタである。

【0107】

第５のトランジスタ２５Ｃは、出力信号線１６Ｂと第２の電圧供給配線２８との間に電気的に接続され、第５のトランジスタ２５Ｃのゲート電極は第２のノード２６に電気的に接続される。出力信号ＯＵＴ３が第２のノード２６に供給され、電源電圧ＶＨが第２の電圧供給配線２８に供給され、出力信号ＯＵＴ４が出力信号線１６Ｂに供給される。

【0108】

第３のトランジスタ２５Ａが、例えば、第４のトランジスタ２５Ｂと同じチャネル幅及びゲート長で形成される場合には、第１のノード２４に流れる電流が第２のノード２６に流れ、出力信号ＯＵＴ２に応じた出力信号ＯＵＴ３が第２のノード２６に出力される。すなわち、第１の増幅回路２０２は、出力信号ＯＵＴ２に応じた出力信号ＯＵＴ３を、第２の増幅回路２０４に出力する。また、第２の増幅回路２０４は、出力信号ＯＵＴ３に応じた出力信号ＯＵＴ４を出力する。

【0109】

なお、半導体装置１０と同様の構成が、第１のトランジスタ２０Ａ、第２のトランジスタ２０Ｂ、第３のトランジスタ２５Ａ、第４のトランジスタ２５Ｂ及び第５のトランジスタ２５Ｃのそれぞれ、又は、第１のトランジスタ２０Ａ、第２のトランジスタ２０Ｂ、第３のトランジスタ２５Ａ、第４のトランジスタ２５Ｂ及び第５のトランジスタ２５Ｃの一部に適用されてもよい。

【0110】

オペアンプ２１は、半導体装置１０Ａを含み、第１の増幅回路２０２の第２のノード２６に安定した電流を流すことができる。また、オペアンプ２１は、半導体装置１０Ｂを含み、第２の増幅回路２０４の出力信号線１６Ｂに安定した電流を流し、出力信号ＯＵＴ３に応じた安定した出力信号ＯＵＴ４を出力することができる。また、オペアンプ２１の消費電流増加は抑制可能であり、オペアンプ２１のレイアウト面積は縮小可能である。

【0111】

＜３．第３実施形態＞
図１０及び図１１を用いて、表示装置３００の概要を説明する。図１～図９と同一、又は類似する構成については、必要に応じて説明する。

【0112】

図１０及び図１１は表示装置３００の構成を示す上面図である。表示装置３００は、「１－３．半導体装置１０のレイアウト及び断面構造の例」で説明した表示装置３００と同様の構成を有し、一例として、液晶表示装置である。詳細は後述するが、半導体装置１０を含むオペアンプ２１と同様の構成及び機能が、例えば、制御回路３３０及び第２の駆動回路３２０に含まれる。また、半導体装置１０を含むオペアンプ２１と同様の構成及び機能が、第１の駆動回路３１０、又は、ＩＣチップ３７０に含まれてもよい。

【0113】

図１０に示されるように、表示装置３００は、第１の基板１２０、シール部３４０、第２の基板９０、フレキシブルプリント回路基板３６０（ＦＰＣ３６０）、及びＩＣチップ３７０を含む。第１の基板１２０及び第２の基板９０はシール部３４０によって貼り合わせられている。シール部３４０に囲まれた表示領域３２２には、複数の画素３８０がＤ１及びびＤ２方向にマトリクス状に配置されている。表示領域３２２は、液晶層６０(図６)と平面視において重なる領域である。

【0114】

周辺領域３２１は、シール領域３２４及び端子領域３２６を含む。周辺領域３２１は表示領域３２２の周囲の領域であり、表示領域３２２を取り囲む。シール領域３２４は、シール部３４０と平面視において重なる表示領域３２２の周囲の領域である。端子領域３２６は第１の基板１２０が第２の基板９０から露出された領域であり、シール領域３２４の外側に設けられている。なお、シール領域３２４の外側とは、シール部３４０によって囲まれた領域の外側を意味する。ＦＰＣ３６０が端子領域３２６に設けられている。ＩＣチップ３７０は、一例として、ＦＰＣ３６０上に設けられている。ＩＣチップ３７０は各画素３８０を駆動させるための制御信号を供給する。

【0115】

図１１に示されるように、表示領域３２２のＤ１方向に平行に第１の駆動回路３１０が設けられている。また、表示領域３２２のＤ２方向に平行に第２の駆動回路３２０が設けられている。第１の駆動回路３１０及び第２の駆動回路３２０は、シール領域３２４（図１０）に設けられている。

【0116】

第１の駆動回路３１０は、例えば、ソースドライバであり、データ信号を選択するマルチプレクサ回路を含んでよい。第２の駆動回路３２０は、例えば、ゲートドライバ回路である。

【0117】

複数の画素３８０の配列は、例えば、ストライプ配列である。複数の画素３８０のそれぞれは、例えば、副画素Ｒ、副画素Ｇ、副画素Ｂに対応していてよい。一つの画素が三つの副画素で形成されてよい。画素３８０は、表示領域３２２で再現される画像の一部を構成する最小単位である。画素３８０のそれぞれには、表示素子（図示は省略）が一つ備えられる。図１０に示される例では、表示素子は液晶素子である。副画素が対応する色は液晶素子、又は副画素に設けられるカラーフィルタ（図示は省略）の特性によって決定される。

【0118】

また、ストライプ配列では、副画素Ｒ、副画素Ｇ、副画素Ｂが互いに異なる色を与えるように構成することができる。例えば、副画素Ｒ、副画素Ｇ、副画素Ｂにそれぞれ、赤色、緑色、青色の三原色を発するカラーフィルタ（図示は省略）を備えることができる。例えば、副画素Ｒは、赤色を発する赤色カラーフィルタを備え、副画素Ｇは、緑色を発する緑色カラーフィルタを備え、副画素Ｂは、青色を発する青色カラーフィルタを備えてよい。三つの副画素のそれぞれに任意の電圧又は電流が供給され、表示装置３００は画像を表示することができる。

【0119】

データ信号線３３１を含む複数のデータ信号線が第１の駆動回路３１０からＤ２方向に延在し、Ｄ２方向に配列された複数の画素３８０に接続されている。走査信号線３２９を含む複数の走査信号線が第２の駆動回路３２０からＤ１方向に延在し、Ｄ１方向に配列された複数の画素３８０に接続されている。

【0120】

端子領域３２６には端子部３５０が設けられている。端子部３５０と第１の駆動回路３１０とは接続配線３４１で接続されている。同様に、端子部３５０と第２の駆動回路３２０とは接続配線３４１で接続されている。ＦＰＣ３６０が端子部３５０に接続されることで、ＦＰＣ３６０が接続された外部機器と表示装置３００とが接続され、外部機器からの信号が、例えば、ＩＣチップ３７０、第１の駆動回路３１０、第２の駆動回路３２０、制御回路３３０、及び各画素３８０に供給される。表示装置３００は、外部機器からの信号、及び、ＩＣチップ３７０、第１の駆動回路３１０、及び第２の駆動回路３２０によって生成された制御信号を用いて、表示装置３００に設けられた各画素３８０を駆動する。

【0121】

例えば、制御回路３３０は、半導体装置１０を含むオペアンプ２１Ｂを含む。制御回路３３０は、オペアンプ２１Ｂに基づき、外部機器からの信号を成形することができ、安定した電圧を生成することができる。その結果、制御回路３３０は、例えば、第１の駆動回路３１０、及び第２の駆動回路３２０に、成形した信号及び安定した電圧を供給することができる。

【0122】

また、例えば、第２の駆動回路３２０は、半導体装置１０を含むオペアンプ２１Ａを含む。第２の駆動回路３２０は、オペアンプ２１Ａに基づき、外部機器からの信号を成形することができ、安定した電圧を生成することができる。その結果、第２の駆動回路３２０は、成形された信号及び安定した電圧を、第２の駆動回路３２０内部の回路に供給することができると共に、成形された信号及び安定した電圧用いて、安定した動作が可能である。また、第２の駆動回路３２０は、例えば、走査信号線３２９に、成形した制御信号を供給することができる。換言すると、オペアンプ２１Ａは走査信号線３２９に電気的に接続され、走査信号線３２９、及び走査信号線３２９に電気的に接続された複数の画素３８０に成形した制御信号を供給可能である。

【0123】

また、例えば、第１の駆動回路３１０は、半導体装置１０を含む定電流源１１（図２）を含んでもよい。第１の駆動回路３１０は、定電流源１１に基づき、ＩＣチップ３７０から供給されるデータ信号、及び制御信号を成形することができる。その結果、第１の駆動回路３１０は、成形された制御信号を、第１の駆動回路３１０内部の回路に供給することができると共に、成形された制御信号を用いて、安定した動作が可能である。また、第１の駆動回路３１０は、例えば、データ信号線３３１に、成形したデータ信号を供給することができる。

【0124】

複数の画素３８０のそれぞれは、例えば、トランジスタ（図示は省略）、液晶素子（図示は省略）、及び容量素子（図示は省略）を含む。液晶素子、及び容量素子はトランジスタに電気的に接続されている。トランジスタは、走査信号線３２９、及び、データ信号線３３１に電気的に接続されている。容量素子は、例えば、画素電極と容量配線３４６との間に電気的に接続される。液晶素子は、例えば、画素電極（図示は省略）、コモン電極（図示は省略）、及び液晶層６０に含まれる液晶分子を含む。コモン電極はコモン配線３４５と電気的に接続されている。例えば、画素電極が有機膜４５(図６)の上に設けられる。配線層４０(図６)が容量配線３４６を含み、電極層４８(図６)がコモン電極及びコモン配線を含む。

【0125】

例えば、制御回路３３０は、容量配線３４６及びコモン配線３４５にコモン電圧を供給する。コモン電圧は、例えば、データ信号のプラス側の電圧振幅の電圧と、データ信号のマイナス側の電圧振幅の電圧との間の電圧であってよく、電圧振幅の基準となる電圧であってよく、０Ｖであってよく、接地電圧であってよく、グラウンド電圧であってもよい。コモン配線３４５は複数の接続部３４３を介して、コモン電極に電気的に接続されているため、液晶素子は、コモン電極と電気的に接続されている。第１の駆動回路３１０、第２の駆動回路３２０、及び制御回路３３０は、画素電極及びコモン電極のそれぞれに電流又は電圧を供給することによって、液晶分子の配向状態を変化させることができる。その結果、表示装置３００は画像を表示することができる。

【0126】

以上説明したとおり、表示装置３００は、半導体装置１０を含む定電流源を含み、半導体装置１０を含む定電流源を用いた安定した動作を実行することができる。

【0127】

本発明の一実施形態として例示した半導体装置、半導体装置を含む定電流源、半導体装置を含むオペアンプ、及び、オペアンプを含む表示装置の各種構成は相互に矛盾しない限り適宜組み合わせることができる。また、本発明の一実施形態として例示した半導体装置、半導体装置を含む定電流源、半導体装置を含むオペアンプ、及び、オペアンプを含む表示装置の各種構成は、相互に矛盾しない限り適宜、入れ替えることができる。本明細書及び図面に開示された半導体装置、半導体装置を含む定電流源、半導体装置を含むオペアンプ、及び、半導体装置を含む表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【0128】

本明細書に開示された実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0129】

１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１１：定電流源、１２：入力信号線、１４：第１の電圧供給配線、１６：出力信号線、１６Ａ：出力信号線、１６Ｂ：出力信号線、１８：第１の入力信号線、２０Ａ：第１のトランジスタ、２０Ｂ：第２のトランジスタ、２１：オペアンプ、２１Ａ：オペアンプ、２１Ｂ：オペアンプ、２２：第２の入力信号線、２４：第１のノード、２５Ａ：第３のトランジスタ、２５Ｂ：第４のトランジスタ、２５Ｃ：第５のトランジスタ、２６：第２のノード、２８：第２の電圧供給配線、３０：アレイ層、３１ａ：第２導電膜、３１ｂ：第２導電膜、３２：半導体膜、３２ａ：半導体膜、３２ａａ：第１の端部、３２ａｂ：第２の端部、３２ｂ：半導体膜、３２ｂａ：第１の端部、３２ｂｂ：第２の端部、３３：ゲート絶縁膜、３４ａ：第１導電膜、３４ｂ：第１導電膜、３５：絶縁膜、３８：有機膜、４０：配線層、４５：絶縁膜、４８：電極層、４９：絶縁膜、５０：第１の配向膜、６０：液晶層、７０：第２の配向膜、８０：カラーフィルタ層、９０：第２の基板、１００：第１のトランジスタ、１００Ａ：第１のトランジスタ、１００Ｂ：第１のトランジスタ、１０２：ゲート電極、１０４：ソース電極、１０６：ドレイン電極、１１０：第２のトランジスタ、１１０Ａ：第２のトランジスタ、１１０Ｂ：第２のトランジスタ、１１２：ゲート電極、１１４：ソース電極、１１６：ドレイン電極、１２０：第１の基板、１５０：オーバーコート層、１６０：下地膜、２００Ａ：第１のトランジスタ、２００Ｂ：第１のトランジスタ、２０２：第１の増幅回路、２０４：第２の増幅回路、２１０Ａ：第２のトランジスタ、２１０Ｂ：第２のトランジスタ、２１２：差動増幅部、２１４：カレントミラー部、２２２：ソース接地増幅部、２５０Ａ：第１のトランジスタ、２５０Ｂ：第１のトランジスタ、２５０Ｃ：第１のトランジスタ、２６０Ａ：第２のトランジスタ、２６０Ｂ：第２のトランジスタ、２６０Ｃ：第２のトランジスタ、３００：表示装置、３１０：第１の駆動回路、３２１：周辺領域、３２２：表示領域、３２４：シール領域、３２６：端子領域、３２９：走査信号線、３３０：制御回路、３３１：データ信号線、３４０：シール部、３４１：接続配線、３４３：接続部、３４５：コモン配線、３４６：容量配線、３５０：端子部、３６０：ＦＰＣ、３７０：ＩＣチップ、３８０：画素、ＩＮ１：入力信号、ＭＩＤ：中間電極、ＯＵＴ１：出力信号、ＯＵＴ２：出力信号、Ｓ１：第１の信号、Ｓ２：第２の信号、ＶＬ：共通電圧、ＶＨ：電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】