知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025153
(43)【公開日】2025-02-21
(54)【発明の名称】半導体装置および半導体診断装置
(51)【国際特許分類】
G01R 31/28 20060101AFI20250214BHJP
G01R 31/3181 20060101ALI20250214BHJP
【ＦＩ】
G01R31/28 G
G01R31/3181
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023129658
(22)【出願日】2023-08-08
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】前田 洋一
(72)【発明者】
【氏名】松嶋 潤
【テーマコード（参考）】
2G132
【Ｆターム（参考）】
2G132AA01
2G132AB01
2G132AC03
2G132AC14
2G132AD06
2G132AG02
2G132AG08
2G132AK27
2G132AL16
(57)【要約】
【課題】クロックを高速化することが可能な技術を提供することにある。
【解決手段】半導体装置は、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する。
【選択図】図３
【解決手段】半導体装置は、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、
テストデータを格納し、前記読み出し信号が有効値を示すと、前記第１クロック信号に同期して前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、
前記第１クロック信号に同期して前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する第１半導体回路を備える、
半導体装置。
テストデータを格納し、前記読み出し信号が有効値を示すと、前記第１クロック信号に同期して前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、
前記第１クロック信号に同期して前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する第１半導体回路を備える、
半導体装置。
【請求項2】
請求項１の半導体装置において、
前記カウンタ回路は、
前記第１クロック信号に同期して、カウントアップ、または、カウントダウン、または、それらに準ずる規則的な変化を行うカウンタレジスタと、
前記カウンタレジスタの値と前記所定回数との一致および不一致を判定する比較器と、
を有し、
スキャンイネーブルが有効かつ前記比較器が不一致を示している場合にカウント動作を行い、
スキャンイネーブルが有効かつ前記比較器が一致を示している場合に前記読み出し信号を有効にするよう構成される、
半導体装置。
前記カウンタ回路は、
前記第１クロック信号に同期して、カウントアップ、または、カウントダウン、または、それらに準ずる規則的な変化を行うカウンタレジスタと、
前記カウンタレジスタの値と前記所定回数との一致および不一致を判定する比較器と、
を有し、
スキャンイネーブルが有効かつ前記比較器が不一致を示している場合にカウント動作を行い、
スキャンイネーブルが有効かつ前記比較器が一致を示している場合に前記読み出し信号を有効にするよう構成される、
半導体装置。
【請求項3】
請求項１の半導体装置において、
さらに、前記所定回数が前記半導体装置の外部から任意の値の設定が可能な設定レジスタを有する、
半導体装置。
さらに、前記所定回数が前記半導体装置の外部から任意の値の設定が可能な設定レジスタを有する、
半導体装置。
【請求項4】
請求項２の半導体装置において、
前記バッファは、
前記テストデータを格納する複数のレジスタを有し、
前記読み出し信号が有効であるときに、前記第１クロック信号に同期して、前記複数のレジスタのうち最も早く有効なデータが格納されたレジスタから前記テストデータを読み出し、
書き込み信号が有効であるときに、第２クロック信号に同期して、前記複数のレジスタのうち空のレジスタに前記テストデータを書き込むよう構成される、
半導体装置。
前記バッファは、
前記テストデータを格納する複数のレジスタを有し、
前記読み出し信号が有効であるときに、前記第１クロック信号に同期して、前記複数のレジスタのうち最も早く有効なデータが格納されたレジスタから前記テストデータを読み出し、
書き込み信号が有効であるときに、第２クロック信号に同期して、前記複数のレジスタのうち空のレジスタに前記テストデータを書き込むよう構成される、
半導体装置。
【請求項5】
請求項１の半導体装置において、
さらに、第２半導体回路を備え、
前記第１半導体回路は、さらに、
入力端子と、
前記入力端子に入力されるテストデータを、第２クロック信号に同期して、前記バッファに順次書き込む受信回路と、
を有し、
前記第２半導体回路は、
第３クロック信号に同期して、外部から入力されるテストデータを取り込む第２スキャンテスト回路と、
出力端子と、
前記第２スキャンテスト回路が出力するテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、
を有し、
前記入力端子が前記出力端子に接続される、
半導体装置。
さらに、第２半導体回路を備え、
前記第１半導体回路は、さらに、
入力端子と、
前記入力端子に入力されるテストデータを、第２クロック信号に同期して、前記バッファに順次書き込む受信回路と、
を有し、
前記第２半導体回路は、
第３クロック信号に同期して、外部から入力されるテストデータを取り込む第２スキャンテスト回路と、
出力端子と、
前記第２スキャンテスト回路が出力するテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、
を有し、
前記入力端子が前記出力端子に接続される、
半導体装置。
【請求項6】
請求項５の半導体装置において、
前記送信回路は、次のデータがテストデータの先頭であることを示すフラグを前記出力端子へ出力したのち、前記第２スキャンテスト回路が出力する前記テストデータを前記出力端子へ順次出力するよう構成され、
前記受信回路は、前記入力端子から入力される前記フラグを検知したのち、書き込み信号を有効にして、前記入力端子から入力されるテストデータを前記バッファに順次出力するよう構成される、
半導体装置。
前記送信回路は、次のデータがテストデータの先頭であることを示すフラグを前記出力端子へ出力したのち、前記第２スキャンテスト回路が出力する前記テストデータを前記出力端子へ順次出力するよう構成され、
前記受信回路は、前記入力端子から入力される前記フラグを検知したのち、書き込み信号を有効にして、前記入力端子から入力されるテストデータを前記バッファに順次出力するよう構成される、
半導体装置。
【請求項7】
請求項５の半導体装置において、
前記第１スキャンテスト回路は、Ｎビット（Ｎは２以上の整数）の入出力を有し、
前記バッファは、前記第１スキャンテスト回路のテストデータを格納するＮビットの入出力を有し、
前記受信回路は、１ビットの連続した入力信号をＮビットのテストデータに変換し出力するデシリアライザであり、
前記第２スキャンテスト回路は、Ｎビットの入出力を有し、
前記送信回路は、Ｎビットのテストデータを１ビットの連続したシリアルデータに変換し出力するシリアライザであり、前記シリアルデータを高速シリアルＩ／Ｆを介して前記受信回路へ転送するよう構成される、
半導体装置。
前記第１スキャンテスト回路は、Ｎビット（Ｎは２以上の整数）の入出力を有し、
前記バッファは、前記第１スキャンテスト回路のテストデータを格納するＮビットの入出力を有し、
前記受信回路は、１ビットの連続した入力信号をＮビットのテストデータに変換し出力するデシリアライザであり、
前記第２スキャンテスト回路は、Ｎビットの入出力を有し、
前記送信回路は、Ｎビットのテストデータを１ビットの連続したシリアルデータに変換し出力するシリアライザであり、前記シリアルデータを高速シリアルＩ／Ｆを介して前記受信回路へ転送するよう構成される、
半導体装置。
【請求項8】
請求項５の半導体装置において、
前記第１半導体回路は、さらに、
出力端子と、
前記第１スキャンテスト回路が出力するテストデータを、第２クロック信号に同期して、前記出力端子に出力する送信回路と、を有し、
前記第２半導体回路は、さらに、
第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、
テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、
入力端子と、
前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、を有する、
半導体装置。
前記第１半導体回路は、さらに、
出力端子と、
前記第１スキャンテスト回路が出力するテストデータを、第２クロック信号に同期して、前記出力端子に出力する送信回路と、を有し、
前記第２半導体回路は、さらに、
第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、
テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、
入力端子と、
前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、を有する、
半導体装置。
【請求項9】
請求項８の半導体装置において、
前記第１スキャンテスト回路は、Ｎビット（Ｎは２以上の整数）の入出力を有し、
前記バッファは、前記第１スキャンテスト回路のテストデータを格納するＮビットの入出力を有し、
前記受信回路は、１ビットの連続した入力信号をＮビットのテストデータに変換し出力するデシリアライザであり、
前記第２スキャンテスト回路は、Ｎビットの入出力を有し、
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換し出力するシリアライザであり、
前記シリアライザは、前記１ビットの連続した信号を高速シリアルＩ／Ｆを介して前記デシリアライザへ転送するよう構成される、
半導体装置。
前記第１スキャンテスト回路は、Ｎビット（Ｎは２以上の整数）の入出力を有し、
前記バッファは、前記第１スキャンテスト回路のテストデータを格納するＮビットの入出力を有し、
前記受信回路は、１ビットの連続した入力信号をＮビットのテストデータに変換し出力するデシリアライザであり、
前記第２スキャンテスト回路は、Ｎビットの入出力を有し、
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換し出力するシリアライザであり、
前記シリアライザは、前記１ビットの連続した信号を高速シリアルＩ／Ｆを介して前記デシリアライザへ転送するよう構成される、
半導体装置。
【請求項10】
第１クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第１クロック信号に同期して前記テストデータを格納した順に順次出力するよう構成されるバッファと、前記第１クロック信号に同期して前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、入力端子と、前記入力端子に入力されるテストデータを、第２クロック信号に同期して、前記バッファに順次書き込む受信回路と、出力端子と、前記第１スキャンテスト回路が出力するテストデータを、第２クロック信号に同期して、前記出力端子に出力する送信回路と、を有する第１半導体回路を診断する半導体診断装置であって、
第１テスト装置と、
前記第１半導体回路の前記入力端子に接続される出力端子と、第３クロック信号に同期して、前記第１テスト装置から入力されるテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、前記第１半導体回路の前記出力端子に接続される入力端子と、前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、前記バッファからの前記テストデータが出力される出力端子と、を有する、第２テスト装置と、
を備える、
半導体診断装置。
第１テスト装置と、
前記第１半導体回路の前記入力端子に接続される出力端子と、第３クロック信号に同期して、前記第１テスト装置から入力されるテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、前記第１半導体回路の前記出力端子に接続される入力端子と、前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、前記バッファからの前記テストデータが出力される出力端子と、を有する、第２テスト装置と、
を備える、
半導体診断装置。
【請求項11】
請求項１０の半導体診断装置において、
前記第１テスト装置は、Ｎビットのテストデータ出力と、テストクロック出力と、Ｎビットのテストデータ入力と、を備え、
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換するシリアライザであり、
前記受信回路は、１ビットの連続した信号をＮビットのテストデータに変換するデシリアライザであり、
前記バッファは、Ｎビットのテストデータの入出力を有し、
前記第２テスト装置の前記送信回路は、高速シリアルＩ／Ｆを介して前記第１半導体回路の前記受信回路に送信するよう構成され、
前記第１半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第２テスト装置の前記受信回路に送信するよう構成される、
半導体診断装置。
前記第１テスト装置は、Ｎビットのテストデータ出力と、テストクロック出力と、Ｎビットのテストデータ入力と、を備え、
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換するシリアライザであり、
前記受信回路は、１ビットの連続した信号をＮビットのテストデータに変換するデシリアライザであり、
前記バッファは、Ｎビットのテストデータの入出力を有し、
前記第２テスト装置の前記送信回路は、高速シリアルＩ／Ｆを介して前記第１半導体回路の前記受信回路に送信するよう構成され、
前記第１半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第２テスト装置の前記受信回路に送信するよう構成される、
半導体診断装置。
【請求項12】
第１クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第１クロック信号に同期して前記テストデータを格納した順に順次出力するよう構成されるバッファと、前記第１クロック信号に同期して前記バッファから出力される前記テストデータを順次取り込むデバッグインタフェースと、入力端子と、前記入力端子に入力されるテストデータを、第２クロック信号に同期して、前記バッファに順次書き込む受信回路と、出力端子と、前記デバッグインタフェースが出力するテストデータを、第２クロック信号に同期して、前記出力端子に出力する送信回路と、を有する第１半導体回路と、
前記第１半導体回路の前記入力端子に接続される出力端子と、第３クロック信号に同期して、デバッグ装置から入力されるテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、前記第１半導体回路の前記出力端子に接続される入力端子と、前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、前記バッファからの前記テストデータが出力される出力端子と、を有する、第２半導体回路と、
を備える、半導体装置。
前記第１半導体回路の前記入力端子に接続される出力端子と、第３クロック信号に同期して、デバッグ装置から入力されるテストデータを、第４クロック信号に同期して、前記出力端子に出力する送信回路と、第３クロック信号に同期してカウントし、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記第３クロック信号に同期して前記テストデータを順次出力するよう構成されるバッファと、前記第１半導体回路の前記出力端子に接続される入力端子と、前記入力端子に入力されるテストデータを、第４クロック信号に同期して、前記バッファに順次書き込む受信回路と、前記バッファからの前記テストデータが出力される出力端子と、を有する、第２半導体回路と、
を備える、半導体装置。
【請求項13】
請求項１２の半導体装置において、
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換するシリアライザであり、
前記受信回路は、１ビットの連続した信号をＮビットのテストデータに変換するデシリアライザであり、
前記バッファは、Ｎビットのテストデータの入出力を有し、
前記第２半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第１半導体回路の前記受信回路に送信するよう構成され、
前記第１半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第２半導体回路の前記受信回路に送信するよう構成される、
半導体装置。
前記送信回路は、Ｎビットのテストデータを１ビットの連続した信号に変換するシリアライザであり、
前記受信回路は、１ビットの連続した信号をＮビットのテストデータに変換するデシリアライザであり、
前記バッファは、Ｎビットのテストデータの入出力を有し、
前記第２半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第１半導体回路の前記受信回路に送信するよう構成され、
前記第１半導体回路の前記送信回路は、高速シリアルＩ／Ｆを介して前記第２半導体回路の前記受信回路に送信するよう構成される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、例えば、スキャンチェーンを備える半導体装置に適用可能である。
【背景技術】
【0002】
スキャンテストの分野では、ロックアップラッチ（lock-up latch）が用いられる。ロックアップラッチは、クロックツリーの異なるブランチ上のスキャンシフトレジスタ間のクロックスキューを固定するための技術である（特表２００９－５０８１０１号公報）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表２００９－５０８１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
クロックを高速化すると、スキャンシフトレジスタ間にロックアップラッチを設けていても正常な転送ができないことがある。
【0005】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。
半導体装置は、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する。
半導体装置は、カウント回数が所定回数になると読み出し信号を生成するよう構成されるカウンタ回路と、テストデータを格納し、前記読み出し信号が有効値を示すと、前記テストデータを格納した順に前記テストデータを順次出力するよう構成されるバッファと、前記バッファから出力される前記テストデータを順次取り込む第１スキャンテスト回路と、を有する。
【発明の効果】
【0007】
上記半導体装置によれば、クロックを高速化することが可能である。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、実施形態について、図面を用いて説明する。ただし、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【0010】
【0011】
図１に示すように、半導体装置１は、半導体チップ１０およびパッケージ基板３０を備える。半導体チップ１０は論理回路（ＬＣ）１００を有する。論理回路１００は、組合せ回路（ＣＣ）１１０、スキャンチェーン（ＳＣ）１２０およびマルチプレクサ１３０を有する。また、半導体チップ１０は、端子１４１，１４２，１４３，１４４を有する。
【0012】
パッケージ基板３０には、外部端子４１、外部端子４２、外部端子４３および外部端子４４が設けられている。外部端子４１にはスキャン入力信号（ＳＣＡＮ＿ＩＮ）が入力され、外部端子４１は端子１４１に接続される。外部端子４２にはスキャンイネーブル信号（ＳＣＡＮ＿ＥＮ）が入力され、外部端子４２は端子１４２に接続される。外部端子４３にはクロック信号（ＣＬＯＣＫ）が入力され、外部端子４３は端子１４３に接続される。外部端子４４にはスキャン出力信号（ＳＣＡＮ＿ＯＵＴ）が出力され、外部端子４４は端子１４４に接続される。
【0013】
スキャンテストは、図２に示すように、論理回路１００中のフリップフロップ（ＦＦ）１２１をシフトレジスタ状に接続してスキャンチェーン１２０を構築し、シフト動作によってテストデータの入出力を行う。テストデータには、テストパターンおよびテスト結果が含まれる。
【0014】
具体的な動作としては、テスト装置（ＴＳＴＲ）２は外部端子４１に入力するＳＣＡＮ＿ＥＮを有効にして、テストパターンとしてのＳＣＡＮ＿ＩＮを外部端子４１に入力する。外部端子４１に入力されたＳＣＡＮ＿ＩＮは端子１４１およびマルチプレクサ（セレクタ）１２２を介して各フリップフロップ１２１に順に入力されて、テストパターンが組合せ回路１１０に供給される。
【0015】
その後、テスト装置２は外部端子４１に入力するＳＣＡＮ＿ＥＮを無効にする。そうすると、組合せ回路１１０の値がマルチプレクサ１２２を介して各フリップフロップ１２１に記憶される。
【0016】
その後、テスト装置２は外部端子４１に入力するＳＣＡＮ＿ＥＮを有効にする。そうすると、フリップフロップ１２１に記憶された値は、テスト結果としてのＳＣＡＮ＿ＯＵＴとしてマルチプレクサ１３０および端子１４４を介して外部端子４４から順に出力される。テスト装置２は出力されたＳＣＡＮ＿ＯＵＴを期待値と照合する。ここで、フリップフロップ１２１はクロック信号（ＣＬＯＣＫ）の立ち上がりエッジに同期してデータ信号を取り込むフリップフロップである。
【0017】
スキャンテストによる製造テスト（パッケージテスト）は、テスト装置２に同期して行われる。したがって、スキャンテストを正しく動作させるには、スキャンチェーン１２０内のＦＦ１２１は、全て、テスト装置２から供給するＣＬＯＣＫで同期転送する必要がある。また、ＳＣＡＮ＿ＥＮ、ＳＣＡＮ＿ＩＮおよびＳＣＡＮ＿ＯＵＴは、全て、テスト装置２から直接制御する必要がある。なお、外部端子４１，４２，４３，４４は、パッケージ基板３０に設けられる外部端子を増やさない観点から論理回路１００のスキャンテスト以外の機能（本来の機能）の入力端子や出力端子と共有している。ＳＣＡＮ＿ＥＮ、ＳＣＡＮ＿ＩＮおよびＳＣＡＮ＿ＯＵＴは、テストモード時にのみ入力または出力が有効となる。
【0018】
複数の論理回路のスキャンチェーンを縦続接続した状態で、スキャンテストのクロック信号を高速化することが可能な技術（実施形態）について図３を用いて説明する。
【0019】
第１半導体回路としての論理回路１００ａは、第１スキャンテスト回路としてのスキャンチェーン１２０ａと、バッファとしてのＦＩＦＯ（First In First Out）１５０ａと、カウンタ回路（ＣＮＴＲ）１６０ａを備える。カウンタ回路１６０ａはＦＩＦＯ１５０ａの読み出し信号（ＲＤ）を制御する。ＦＩＦＯ１５０ａはスキャンチェーン１２０ａと論理回路１００ｂの第２スキャンテスト回路としてのスキャンチェーン１２０ｂとの間に配置される。論理回路１００ａは、図２に示す論理回路１００の組合せ回路１１０と同様な組合せ回路を備えている。
【0020】
スキャンチェーン１２０ａは、図２に示すスキャンチェーン１２０と同様の構成である。ただし、図３においては、スキャンチェーン１２０ａは簡略化して記載されている。例えば、ＳＣＡＮ＿ＥＮやマルチプレクサ１２２の記載は省略されている。また、フリップフロップ１２１は二段のフリップフロップ（ＦＦＡ、ＦＦ１）のみが示されている。ＦＦＡ、ＦＦ１には、第１クロック信号としてのＣＬＫＡが入力される。ＣＬＫＡは第２クロック信号としてのＣＬＫＲが遅延したクロック信号である。スキャンチェーン１２０ａには、ＦＩＦＯ１５０ａからの読み出しデータ（Ｒ＿ＤＡＴＡ）が入力される。
【0021】
第２半導体回路としての論理回路１００ｂは、図２に示す論理回路１００と同様の構成である。スキャンチェーン１２０ｂは図２に示すスキャンチェーン１２０と同様の構成である。ただし、図３においては、スキャンチェーン１２０ｂは簡略化して記載されている。例えば、ＳＣＡＮ＿ＥＮやマルチプレクサ１２２の記載は省略されている。また、フリップフロップ１２１は二段のフリップフロップ（ＦＦ２、ＦＦＢ）のみが示されている。ＦＦ２、ＦＦＢには、第３クロック信号としてのＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫＲとして論理回路１００ａに入力される。スキャンチェーン１２０ｂからは出力信号（Ｓ＿ＯＵＴ）が出力される。
【0022】
ＦＩＦＯ１５０ａによって２つのスキャンチェーン１２０ａ，１２０ｂ間の非同期関係（ＣＬＫＢとＣＬＫＡとのスキュー）を吸収できる。そして、カウンタ回路１６０ａによって２つのスキャンチェーン１２０ａ，１２０ｂの転送にかかるクロックサイクル数を固定化できる。これにより、ＣＬＯＣＫの周波数を上げても（ＣＬＯＣＫの高速化をしても）、スキャンチェーン１２０ａ，１２０ｂを同期化できる。
【0023】
ＦＩＦＯ１５０ａの入力側のスキャンチェーン１２０ｂの最終段のフリップフロップとしてのＦＦＢは、その前段のフリップフロップとしてのＦＦ２から送られてくるテストデータをＦＩＦＯ１５０ａに対して毎サイクル書き続ける。この時、ＦＦＢからＦＩＦＯ１５０ａへの書き込みは、同期化して行うのが好ましい。例えば、ＦＦＢとＦＩＦＯ１５０ａの書き込みだけ同期化を図っても良いし、論理回路１００ａと論理回路１００ｂ間にハンドシェイクでデータ転送を行う回路が入っても良い。ただし、その場合は、ＣＬＫＡおよびＣＬＫＢの１周期内のスループットが保証されるものとする。
【0024】
ＦＩＦＯ１５０ａの出力側のスキャンチェーン１２０ａの初段のフリップフロップとしてのＦＦＡは、ＦＩＦＯ１５０ａから読み出されるＲ＿ＤＡＴＡを取り込み続ける。ただし、ＦＩＦＯ１５０ａがその先頭データを更新する（ポインタを変更する）のは、カウンタ回路１６０ａがＲＤを有効にしてからとなる。したがって、ＲＤが無効のときにＦＦＡ取り込まれたＲ＿ＤＡＴＡは無効なものである。
【0025】
例えば、カウンタ回路１６０ａはＣＬＫＡに対して４サイクル目にＲＤを有効にするものとする。その場合、ＦＦ３は、５サイクル目から有効なテストデータを出力し始める。この時のテストデータは、１サイクル目にＦＦ２からＦＩＦＯ１５０ａに書き込まれたデータである。
【0026】
なお、これは、ＦＦＢとＦＦＡの間に、ＦＦのパイプラインが４段入っている構造で、ＦＦＢ、ＦＦＡ含め、それらが同期転送できる状態（ＡＴＰＧモデル）と、ほぼ等価なものとみなすことができる。ただし、ＦＦのパイプラインの初期値がＦＩＦＯ１５０ａのものと厳密には異なる。このＡＴＰＧ（Automatic Test Pattern. Generation）モデル（ＡＴＰＧ＿Ｍ）に対するテストパターンを作成する。そして、作成したテストパターンをＦＩＦＯ１５０ａとカウンタ回路１６０ａがある実回路で使用する。これにより、スキャンテストの高速化ができる。
【0027】
【0028】
スキャンテストが半導体チップ間の転送を挟んで行われる場合、図４に示すように、スキャンチェーン１２０ｂの最終段のフリップフロップ（ＦＦＢ）とスキャンチェーン１２０ａの初段のフリップフロップ（ＦＦＡ）との間に大きなクロックスキュー（skew）が発生する。このため、ホールド違反（Hold violation）により正常な転送ができないことがある。図４では、クロックスキューは約１／４クロックサイクルの例が示されている。
【0029】
対策案として、図５に示すように、このＦＦＢとＦＦＡの間にロックアップラッチ（ＬＵＬ）を挿入し、ＦＦＢからの転送データを半クロックサイクル遅らせてＦＦＡに伝搬させることが考えられる。これにより、半導体チップ間転送における同期転送を成立させて正常な転送（Normal transfer）ができる。
【0030】
テストコストの削減を目的に、テスト時間を短縮するためスキャンテストのクロックの高速化が求められている。しかし、半導体チップ間の転送にＬＵＬを用いる構成であっても、クロックを高速化すると、図６で示すように、ホールド違反が発生してしまう場合がある。これは、クロックスキュー（ＣＬＫＡとＣＬＫＢのタイミング差）が、クロックの立ち上がりの期間よりも長い場合に生じる。図６では、クロックスキューは約３／４クロックサイクルの例が示されている。ホールド違反があると、ＬＵＬのデータが正常にＦＦＡにラッチされる（expected）よりも１クロックサイクル早くラッチされてしまう。
【0031】
また、半導体チップ間の転送の問題は、ホールド違反だけとは限らない。セットアップ（Setup）違反の問題、つまり、図７に示すように、出力側の半導体チップのスキャンデータ（ＬＵＬの出力）を受け取る入力側の半導体チップのクロック（ＣＬＫＡ）がデータの到達よりも先に動いてしまい、正常な転送ができないこともある。図７では、クロックスキューは約３／４クロックサイクルの例が示されている。セットアップ違反があると、ＬＵＬのデータが正常にＦＦＡにラッチされる（expected）よりも１クロックサイクル遅く転送されてしまう。
【0032】
異なる半導体チップのクロックのレイテンシを揃えてスキュー無くすことは、莫大な設計コストを必要とするため現実的に困難であり、また、それぞれの半導体チップが異なる拠点で開発され互いにブラックボックスであれば、それは不可能であると言える。ホールド違反およびセットアップ違反の何れの問題が生じる場合でも、クロックを遅くすることでしか解決できない。つまり、クロックの高速化ができない。
【0033】
本実施形態では、上述したように、ＦＩＦＯ１５０によって２つのスキャンチェーン１２０ａ，１２０ｂ間の非同期関係を吸収し、カウンタ回路１６０ａによって２つのスキャンチェーン１２０ａ，１２０ｂの転送にかかるクロックサイクル数を固定化することが可能である。これにより、ＣＬＯＣＫの周波数を上げても（ＣＬＯＣＫの高速化をしても）、スキャンチェーン１２０ａ，１２０ｂを同期化することが可能になる。
【0034】
以下、より具体的な実施形態について、幾つか例示する。以下の実施形態の説明において、上述の実施形態の概要にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態の概要と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態の概要における説明が適宜援用され得るものとする。また、上述の実施形態の概要の一部、および、複数の実施形態の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【0035】
［第一実施形態］
第一実施形態における半導体装置について図８を用いて説明する。
第一実施形態における半導体装置について図８を用いて説明する。
【0036】
半導体装置１は、第１半導体回路としての半導体チップ１０ａと、第２半導体回路としての半導体チップ１０ｂを備える。半導体装置１は、さらに、ＳＣＡＮ＿ＩＮが入力される外部端子４１、ＣＬＯＣＫが入力される外部端子４３、ＳＣＡＮ＿ＯＵＴが出力される外部端子４４および制御信号（ＣＳ）が入力される外部端子４５を備える。なお、半導体装置１は、図１に示す半導体装置の外部端子４２と同様のＳＣＡＮ＿ＥＮが入力される外部端子を備えるが、記載が省略されている。
【0037】
半導体チップ１０ａは、スキャンチェーン１２０ａ、ＦＩＦＯ１５０ａ、カウンタ回路１６０ａ、設定レジスタ（Ｓ＿ＲＥＧ）１７０ａおよび受信回路（ＲＸ）１８０ａを備える。半導体チップ１０ａは、さらに、入力端子としての端子１４１ａ、端子１４３ａ、端子１４４ａおよび端子１４５ａを備える。端子１４１ａには半導体チップ１０ｂからの出力信号（ＳＯ）が入力信号（ＳＩ）として入力される。端子１４３ａには外部端子４３からのＣＬＯＣＫがＣＬＫＡとして入力される。端子１４４ａにはスキャンチェーン１２０ａからのＳＣＡＮ＿ＯＵＴが出力される。端子１４５ａには外部端子４５からのＣＳが入力される。設定レジスタ１７０ａは、端子１４５ａから入力されたＣＳを保持する。なお、半導体チップ１０ａは図１に示す半導体チップの外部端子１４２と同様にＳＣＡＮ＿ＥＮが入力される端子を備えるが、記載が省略されている。
【0038】
半導体チップ１０ｂは、スキャンチェーン１２０ｂおよび送信回路（ＴＸ）１９０ｂを備える。半導体チップ１０ｂは、さらに、外部端子４１からのＳＣＡＮ＿ＩＮが入力される端子１４１ｂ、外部端子４３からのＣＬＯＣＫがＣＬＫＢとして入力される端子１４３ｂおよび送信回路１９０ｂからのＳＯが出力される出力端子としての端子１４４ｂを備える。ＳＯにはテスト装置２からのテストデータおよびスキャンチェーン１２０ｂからのスキャンテスト結果が含まれる。なお、半導体チップ１０ｂは図１に示す半導体チップの外部端子１４２と同様にＳＣＡＮ＿ＥＮが入力される端子を備えるが、記載が省略されている。
【0039】
カウンタ回路１６０ａの構成例について図９を用いて説明する。
【0040】
カウンタ回路１６０ａは、インクリメンタ１６１、セレクタ１６２、カウンタレジスタ（Ｃ＿ＲＥＧ）１６３、比較器（ＣＭＰ）１６４およびＡＮＤ回路１６５，１６６を備える。カウンタ回路１６０ａは、ＳＣＡＮ＿ＥＮをトリガー（ここでは、０→１の変化）とし、カウントを始める。カウンタレジスタ１６３の値が設定レジスタ１７０ａの値と一致する場合、カウントをやめるように構成される。また、カウンタ回路１６０ａは、ＲＤを有効にし、ＦＩＦＯ１５０ａからの読み出しを始めるように構成される。
【0041】
ＳＣＡＮ＿ＥＮが無効を示す“０”の場合、ＡＮＤ回路１６５の出力信号は“０”になり、セレクタ１６２は、カウンタレジスタ１６３の出力信号（Ｏ１）を選択する。その結果、カウンタレジスタ１６３の入力信号（ＩＮ）はＯ１になり、カウンタレジスタ１６３の値は変化せず、カウンタレジスタ１６３の出力信号（Ｏ１、Ｏ２）も変化しない。その結果、比較器１６４の出力信号（Ｏ３）も変化せず、例えば、不一致を示す“０”を出力続ける。また、ＳＣＡＮ＿ＥＮが“０”の場合、ＡＮＤ回路１６６の出力信号であるＲＤは無効を示す“０”になる。
【0042】
ＳＣＡＮ＿ＥＮが有効を示す“１”の場合、比較器１６４の出力信号が不一致を示す“０”であるとき、ＡＮＤ回路１６５の出力信号は“１”になり、セレクタ１６２は、インクリメンタ１６１の出力信号を選択する。その結果、カウンタレジスタ１６３の入力信号（ＩＮ）はＯ１の値が＋１加算された値になり、カウンタレジスタ１６３の値は＋１加算された値になる。その結果、Ｏ１、Ｏ２の値も＋１加算された値になる。カウンタレジスタ１６３の値が設定レジスタ１７０ａの値と一致するまで、カウントアップされる。比較器１６４の出力信号が一致を示す“１”になると、ＳＣＡＮ＿ＥＮが“１”であるので、ＡＮＤ回路１６６の出力信号であるＲＤは有効を示す“１”になる。また、比較器１６４の出力信号が一致を示す“１”になると、ＡＮＤ回路１６５の出力信号は“０”になり、セレクタ１６２は、カウンタレジスタ１６３のＯ１を選択する。その結果、ＳＣＡＮ＿ＥＮが“０”の場合と同様に、カウンタレジスタ１６３の値は変化しない。このときのカウンタレジスタ１６３の値は設定レジスタ１７０ａの設定値＋１になっている。
【0043】
なお、設定レジスタ１７０ａを用いないで、比較器１６４の比較対象は固定値の設定値あってもよい。カウンタ回路１６０ａとして、アップカウンタの例を説明したが、カウンタの方式は限定されず、任意のサイクルを刻めれば良く、例えばダウンカウンタであってもよい。
【0044】
ＦＩＦＯ１５０ａの構成例について図１０を用いて説明する。
【0045】
ＦＩＦＯ１５０ａは、ＣＬＫＲに同期して動作する書き込み系回路１５１と、ＣＬＫＡに同期して動作する読み出し系回路１５２とを備える。書き込み系回路１５１はデマルチプレクサ（ＤＥＭＵＸ）１５１１、グレイコードカウンタ（Ｇ＿ＣＮＴＲ）１５１２およびレジスタ群１５１３を備える。レジスタ群１５１３はＲＥＧ＿１からＲＥＧ＿Ｍである。読み出し系回路１５２はマルチプレクサ（ＭＵＸ）１５２１、グレイコードカウンタ（Ｇ＿ＣＮＴＲ）１５２２およびレジスタ（ＲＥＧ）１５２３を備える。
【0046】
グレイコードカウンタ１５１２は書き込み信号（ＷＲ）が有効のとき、ＣＬＫＲの変化毎にカウント値が変化する。カウント値は２進数の表現で、隣り合う値でビットの変化が１ビットしかないように変化する。デマルチプレクサ１５１１は、グレイコードカウンタ１５１２のカウント値に対応するレジスタをレジスタ群１５１３から選択し、書き込みデータ(Ｗ_ＤＡＴＡ)が選択されたレジスタに書き込まれる。レジスタ群１５１３のレジスタは、ＲＥＧ＿１からＲＥＧ＿Ｍの順に選択される。
【0047】
グレイコードカウンタ１５２２はＲＤが有効のとき、ＣＬＫＡの変化毎にカウント値が変化する。マルチプレクサ１５２１は、グレイコードカウンタ１５２２のカウント値に対応するレジスタをレジスタ群１５１３から選択し、選択されたレジスタの値がレジスタ１５２３に読み出される。レジスタ群１５１３のレジスタは、ＲＥＧ＿１からＲＥＧ＿Ｍの順に選択される。レジスタ１５２３に格納されたデータはＲ＿ＤＡＴＡとしてスキャンチェーン１２０ａに出力される。
【0048】
なお、書き込み系回路１５１および読み出し系回路１５２に用いるカウンタ回路は、グレイコードカウンタに限定されるものではなく、バイナリコードカウンタであってもよい。
【0049】
送信回路１９０ａの構成例について図１１を用いて説明する。
【0050】
送信回路１９０ａは、Ｍ個のＦＦ１９１からＦＦ１９Ｍで構成されるシフトレジスタを備える。ここで、Ｍは３以上の整数である。ＦＦ１９１からＦＦ１９Ｍは第４クロック信号としてのＣＬＫＴの立ち上がりエッジに同期してデータ信号を取り込むフリップフロップである。ＦＦ１９１はＳＣＡＮ＿ＥＮが有効になるとセットされ（“１”にされ）、ＦＦ１９２からＦＦ１９ＭはＳＣＡＮ＿ＥＮが有効になるとリセットされる（“０”にされる）。ＦＦ１９１には、スキャンチェーン１２０ｂの出力信号（Ｓ＿ＯＵＴ）が入力される。
【0051】
送信回路１９０ａは、ＳＣＡＮ＿ＥＮが有効になると、（Ｍ－１）個連続した“０”を出力した後、１サイクルだけ“１”を出力信号（ＳＯ）として出力する。この１サイクルだけの“１”はテストデータの先頭であることを示すフラグである。その後は、Ｓ＿ＯＵＴを順次ＳＯとして送信していく。
【0052】
【0053】
受信回路１８０ａは、ＦＦ１８１、ＦＦ１８２、ＦＦ１８３で構成されるシフトレジスタ、ＦＦ１８４、ＡＮＤ回路１８５およびＯＲ回路１８６を備える。ＦＦ１８１、ＦＦ１８２、ＦＦ１８３およびＦＦ１８４はＣＬＫＲの立ち上がりエッジに同期してデータ信号を取り込むフリップフロップである。ＦＦ１８１、ＦＦ１８２、ＦＦ１８３はＳＣＡＮ＿ＥＮが有効になるとセットされ（“１”にされ）、ＦＦ１８４はＳＣＡＮ＿ＥＮが有効になるとリセットされる（“０”にされる）。ＦＦ１８１には、送信回路１９０ａからのＳＯが入力信号（ＳＩ）として入力される。
【0054】
ＡＮＤ回路１８５はＳＩとして連続した“０”の後に“１”が入力されると“１”になる。ＡＮＤ回路１８５の出力はＯＲ回路１８６を介してＦＦ１８４に入力され、ＦＦ１８４は“１”になり、ＷＲが有効になる。その後、ＡＮＤ回路１８５の出力は“０”になるが、ＦＦ１８４の出力がＯＲ回路１８６を介してＦＦ１８４に入力されるので、ＦＦ１８４は“１”を保持する。
【0055】
受信回路１８０ａは、連続した“０”の後の“１”を検出するとＷＲを有効にする。ＷＲが有効になるサイクルに合わせて、検出した連続した“０”の後の“１”の後のデータがＷ＿ＤＡＴＡとして出力されるよう調整する。
【0056】
送信回路１９０ａ、受信回路１８０ａ、ＦＩＦＯ１５０ａ、カウンタ回路１６０ａの動作について図１３を用いて説明する。
【0057】
ＣＬＫＴはＣＬＫＢと略位相が同じであり、ＣＬＫＲはＣＬＫＡと略位相が同じであるので省略されている。ＣＬＫＢの立ち上がりのタイミングをｔ０、ｔ２、ｔ４、・・・、ｔ１４とする。ＣＬＫＡの立ち上がりのタイミングをｔ１、ｔ３、ｔ５、・・・、ｔ１５とする。図１３では、ＣＬＫＢとＣＬＫＡのクロックスキュー（ｔ１－ｔ０）は約３／４クロックサイクルの例が示されている。
【0058】
送信回路１９０ａは、ｔ０で“０”、ｔ２で“０”、ｔ４で“１”を出力し、その後、ｔ６、ｔ８、ｔ１０、ｔ１２、ｔ１４においてテストデータとしての“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”を出力する。
【0059】
受信回路１８０ａは、ｔ１で“０”、ｔ３で“０”、ｔ５で“１”を入力して出力し、その後、ｔ７で“Ａ”、ｔ９で“Ｂ”、ｔ１１で“Ｃ”、ｔ１３で“Ｄ”、ｔ１５で“Ｅ”を入力して出力する。受信回路１８０ａはｔ５で入力した“１”を検知して、ｔ７でＷＲを有効にする。
【0060】
ＦＩＦＯ１５０ａは、ｔ７におけるＷＲのアクティブによって“Ａ”をＲＥＧ＿１に書き込む。その後、ｔ９で“Ｂ”をＲＥＧ＿２に、ｔ１１で“Ｃ”をＲＥＧ＿３に、ｔ１３でス“Ｄ”をＲＥＧ＿４に、書き込む。カウンタ回路１６０ａは、ｔ１でカウンタレジスタ１６３が“１”になり、１クロックサイクル毎にカウントアップしていき、ｔ１１でカウンタレジスタ１６３が“６”になると、ＲＤを有効にする。
【0061】
ＦＩＦＯ１５０ａは、ｔ１１におけるＲＤの有効によって“Ａ”をＲＥＧ＿１から読み出す。その後、ｔ１３で“Ｂ”をＲＥＧ＿２から、ｔ１５で“Ｃ”をＲＥＧ＿３から読み出す。スキャンチェーン１２０ａは、ｔ１３で“Ａ”を入力し、ｔ１５で“Ｂ”を入力する。
【0062】
第一実施形態では、スキャンチェーン１２０ｂの後段に送信回路１９０ｂ、ＦＩＦＯ１５０ａの前段に受信回路１８０ａを備える。これにより、スキャンチェーン１２０ｂからＦＩＦＯ１５０ａへの書き込みを正常に行うことができる。
【0063】
［第二実施形態］
第二実施形態における半導体装置について図１４を用いて説明する。
第二実施形態における半導体装置について図１４を用いて説明する。
【0064】
第二実施形態における半導体装置は、テストデータが複数ビット（Ｎビット、Ｎ＞２）で構成されており、半導体チップ間をシリアライザおよびデシリアライザ（Serializer / Deserializer：SerDes）を使用して転送する例である。
【0065】
半導体装置１は、第１半導体回路としての半導体チップ１０ａと、第２半導体回路としての半導体チップ１０ｂを備える。半導体装置１は、さらに、ＳＣＡＮ＿ＩＮが入力される外部端子４１、ＣＬＯＣＫが入力される外部端子４３、ＳＣＡＮ＿ＯＵＴが出力される外部端子４４およびＣＳが入力される外部端子４５を備える。ＳＣＡＮ＿ＩＮはＮビット長のデータであり、外部端子４１はＮ個ある。外部端子４３はＮ個あり、ＳＣＡＮ＿ＯＵＴはＮビット長のデータである。ここで、Ｎは２以上の整数である。なお、半導体装置１は、図１に示す半導体装置の外部端子４２と同様のＳＣＡＮ＿ＥＮが入力される外部端子を備えるが、記載が省略されている。
【0066】
半導体チップ１０ａは、スキャンチェーン１２０ａ、ＦＩＦＯ１５０ａ、カウンタ回路１６０ａ、レジスタとしての設定レジスタ（Ｓ＿ＲＥＧ）１７０ａおよび受信回路としてのデシリアライザ（ＤＥＳ）２８０ａを備える。半導体チップ１０ａは、さらに、半導体チップ１０ｂからの出力信号（ＳＯ）が入力信号（ＳＩ）として入力される端子１４１ａ、外部端子４３からのＣＬＯＣＫがＣＬＫＡとして入力される端子１４３ａ、スキャンチェーン１２０ａからのＳＣＡＮ＿ＯＵＴが出力される端子１４４ａおよび外部端子４５からのＣＳが入力される端子１４５ａを備える。端子１４４ａはＮ個ある。なお、半導体チップ１０ａは図１に示す半導体チップの外部端子１４２と同様にＳＣＡＮ＿ＥＮが入力される端子を備えるが、記載が省略されている。
【0067】
半導体チップ１０ｂは、スキャンチェーン１２０ｂ、送信回路としてのシリアライザ（ＳＥＲ）２９０ｂ、端子１４１ｂ、端子１４３ｂおよび端子１４４ｂを備える。端子１４１ｂには外部端子４１からのＳＣＡＮ＿ＩＮが入力される。端子１４３ｂには外部端子４３からのＣＬＯＣＫがＣＬＫＢとして入力される。端子１４４ｂにはシリアライザ２９０ｂからのＳＯが出力される。シリアライザ２９０ｂとデシリアライザ２８０ａとは端子１４１ｂおよび端子１４１ａを介して１ギガビット毎秒（Ｇｂｐｓ）超の高速なシリアルインタフェース（ＳＩＦ）で接続されれる。なお、半導体チップ１０ｂは図１に示す半導体チップの外部端子１４２と同様にＳＣＡＮ＿ＥＮが入力される端子を備えるが、記載が省略されている。
【0068】
スキャンチェーン１２０ａ，１２０ｂは、図８に示すスキャンチェーン１２０ａ，１２０ｂと同様の構成である。ただし、本実施形態におけるスキャンチェーン１２０ａ，１２０ｂには、Ｎビット長のデータが並列に入力され、並列に出力される。
【0069】
ＦＩＦＯ１５０ａは、図１０に示すＦＩＦＯ１５０ａと同様の構成である。ただし、本実施形態におけるＦＩＦＯ１５０ａには、Ｎビット長のデータが並列に入力され、並列に出力される。書き込み系回路１５１は第２クロック信号としてのＣＬＫＤに同期して動作する。読み出し系回路１５２はＣＬＫＡに同期して動作する。
【0070】
【0071】
シリアライザ２９０ｂは、第４クロック信号としてのＣＬＫＳに同期してＮビット幅のテストデータ（Ｓ＿ＯＵＴ）を１ビットの連続したシリアルデータ信号（ＳＯ）に変換し出力する。ＣＬＫＳはＣＬＫＢを逓倍したクロック信号である。デシリアライザ２８０ａは、ＣＬＫＤに同期して１ビットの連続した入力信号（ＳＩ）をＮビット幅のテストデータ（Ｗ＿ＤＡＴＡ）に変換し出力する。ＣＬＫＤはＣＬＫＡを逓倍したクロック信号である。
【0072】
シリアライザ２９０ｂ、デシリアライザ２８０ａ、ＦＩＦＯ１５０ａ、カウンタ回路１６０ａの動作について図１５を用いて説明する。
【0073】
ＣＬＫＢの立ち上がりのタイミングをｔ０、ｔ２、ｔ４、・・・、ｔ２２とする。ＣＬＫＡの立ち上がりのタイミングをｔ１、ｔ３、ｔ５、・・・、ｔ２３とする。ＣＬＫＢとＣＬＫＡのクロックスキュー（ｔ１－ｔ０）は約１／４クロックサイクルの例が示されている。図１５では、ＣＬＫＳはＣＬＫＢの３倍の周波数（１／３の周期）のクロック信号の例が示されている。図１５では、ＣＬＫＤはＣＬＫＡの３倍の周波数（１／３の周期）のクロック信号の例が示されている。
【0074】
スキャンチェーン１２０ｂは、ｔ０、ｔ２、ｔ４、・・・、ｔ２０においてテストデータとしての“Ａ”、“Ｂ”、“Ｃ”、・・・、“Ｌ”を出力する。シリアライザ２９０ｂは、ｔ２の立ち上がり後のＣＬＫＳの１クロックサイクル後の３クロックサイクル間に“Ａ”を直列化する。直列化された“Ａ”はＳＩＦを介してデシリアライザ２８０ａに入力される。
【0075】
デシリアライザ２８０ａは、ＣＬＫＤの立ち上がりで“Ａ”の直列化された最初のビットを入力し、その後のＣＬＫＤの２クロックサイクル間に“Ａ”の直列化された残りの２ビットを入力して並列化する。並列化の所定のタイミングにおいてＷＲを活性化する。
【0076】
ＦＩＦＯ１５０ａはＷＲのアクティブによって“Ａ”をＲＥＧ１に書き込む。カウンタ回路１６０ａは、ｔ１でカウンタレジスタ１６３が“１”になり、１クロックサイクル毎にカウントアップしていき、ｔ１１でカウンタレジスタ１６３が“６”になると、ＲＤを有効にする。
【0077】
ＦＩＦＯ１５０ａは、ｔ１１におけるＲＤの有効によって“Ａ”をＲＥＧ＿１から読み出す。その後、ｔ１３で“Ｂ”をＲＥＧ＿２から、ｔ１５で“Ｃ”をＲＥＧ＿３から読み出す。スキャンチェーン１２０ａは、ｔ１３で“Ａ”を入力し、ｔ１５で“Ｂ”を入力する。
【0078】
［第三実施形態］
第三実施形態における半導体装置について図１６を用いて説明する。
第三実施形態における半導体装置について図１６を用いて説明する。
【0079】
第三実施形態における半導体装置は、テストデータを半導体チップ１０ｂから半導体チップ１０ａに送り、半導体チップ１０ａに送ったテストデータを、さらに半導体チップ１０ｂに戻す例である。
【0080】
第三実施形態における半導体チップ１０ａは、第二実施形態における半導体チップ１０ａに対して、さらに、送信装置としてのシリアライザ２９０ａを備える。シリアライザ２９０ａはスキャンチェーン１２０ａと端子１４４ａの間に配置される。なお、端子１４４ａは、第三実施形態と異なり１個である。
【0081】
第三実施形態における半導体チップ１０ｂは、第二実施形態における半導体チップ１０ｂに対して、さらに、バッファとしてのＦＩＦＯ１５０ｂ、カウンタ回路１６０ｂ、設定レジスタ１７０ｂおよび受信回路としてのデシリアライザ（ＤＥＳ）２８０ｂを備える。半導体チップ１０ｂは、さらに、半導体チップ１０ａからの出力信号（ＳＯ）が入力信号（ＳＩ）として入力される端子１４１ｃ、ＦＩＦＯ１５０ｂからのＳＣＡＮ＿ＯＵＴが出力される端子１４４ｃおよび外部端子４５からのＣＳが入力される端子１４５ｂを備える。シリアライザ２９０ａとデシリアライザ２８０ｂとは端子１４４ａおよび端子１４１ｃを介して高速なシリアルインタフェース（ＳＩＦ）で接続されれる。
【0082】
ＦＩＦＯ１５０ｂは、ＦＩＦＯ１５０ａと同様の構成である。書き込み系回路１５１は第４クロック信号としてのＣＬＫＳに同期して動作する。読み出し系回路１５２はＣＬＫＢに同期して動作する。
【0083】
カウンタ回路１６０ｂは、カウンタ回路１６０ａと同様の構成である。設定レジスタ１７０ｂは、設定レジスタ１７０ａと同様の構成である。
【0084】
シリアライザ２９０ａは、第２クロック信号としてのＣＬＫＤに同期してＮビット幅のテストデータ（Ｓ＿ＯＵＴ）を１ビットの連続したシリアルデータ信号（ＳＯ）に変換し出力する。ＣＬＫＳはＣＬＫＢを逓倍したクロック信号である。デシリアライザ２８０ｂは、ＣＬＫＳに同期して１ビットの連続した入力信号（ＳＩ）をＮビット幅のテストデータ（Ｗ＿ＤＡＴＡ）に変換し出力する。ＣＬＫＳはＣＬＫＢを逓倍したクロック信号である。
【0085】
【0086】
図１７に示すように、本実施形態における半導体装置１は、半導体チップ１０ａ，１０ｂ、シリコンインタポーザ２０、パッケージ基板３０を備える。シリコンインタポーザ２０は、半導体チップ１０ａの端子と半導体チップ１０ｂの端子を接続する配線、および半導体チップ１０ｂの端子とパッケージ基板３０とを接続する配線を有する。パッケージ基板３０の上面には、シリコンインタポーザ２０の配線を介して半導体チップ１０ｂの端子と電気的に接続される配線が設けられる。パッケージ基板３０の下面には、半導体チップ１０ｂの端子と電気的に接続される複数の外部端子４０が接続されている。
【0087】
図１８に示すように、半導体チップ１０ａは、組合せ回路１１０ａおよびスキャンチェーン１２０ａを有する。半導体チップ１０ｂは、組合せ回路１１０ｂ、スキャンチェーン１２０ｂおよびマルチプレクサ１３０を有する。複数の外部端子４０には、外部端子４１，４２，４３，４４，４５が含まれる。図１８では、図１６に示す他の構成要素は省略されているので、適宜図１６を参照して説明する。
【0088】
テスト装置２からのＳＣＡＮ＿ＩＮは、Ｎ個の外部端子４１に入力され、半導体チップ１０ｂのＮ個の端子１４１ｂ（図１６参照）を介してスキャンチェーン１２０ｂに入力される。テスト装置２からのＳＣＡＮ＿ＥＮは、外部端子４２に入力され、半導体チップ１０ｂの端子１４２ｂを介してスキャンチェーン１２０ｂに入力される。テスト装置２からのＣＬＯＣＫは外部端子４３に入力され、半導体チップ１０ｂの端子１４３ｂ（図１６参照）を介してスキャンチェーン１２０ｂに入力される。テスト装置２からのＣＳは外部端子４５に入力され、半導体チップ１０ｂの端子１４５ｂ（図１６参照）を介して設定レジスタ１７０ｂに入力される。
【0089】
スキャンチェーン１２０ｂの出力信号は端子１４４ｂ（図１６参照）から出力され、入力信号として半導体チップ１０ａの端子１４１ａ（図１６参照）を介してスキャンチェーン１２０ａに入力される。半導体チップ１０ｂの端子１４２ｂを介して入力されたＳＣＡＮ＿ＥＮは、半導体チップ１０ａの端子１４２ａを介してスキャンチェーン１２０ａに入力される。半導体チップ１０ｂの端子１４３ｂ（図１６参照）を介して入力されたＣＬＯＣＫは、半導体チップ１０ａの端子１４３ａ（図１６参照）を介してスキャンチェーン１２０ａに入力される。
【0090】
スキャンチェーン１２０ａの出力信号は端子１４４ａ（図１６参照）から出力され、半導体チップ１０ｂの端子１４１ｃ、デシリアライザ２８０ｂ、ＦＩＦＯ１５０ｂ、マルチプレクサ１３０およびＮ個の端子１４４ｃを介してＮ個の外部端子４４から出力される。
【0091】
半導体チップ１０ａのスキャンチェーン１２０ａを、半導体チップ１０ｂのスキャンチェーン１２０ｂと繋げて、半導体チップ１０ｂ経由でスキャンテストが実施される。また、半導体チップ１０ａは外部端子４０と接続される半導体チップ１０ｂを経由してテストデータの入出力が行われる。これにより、半導体チップ１０ａは外部端子を必要としない場合またはスキャンテストに必要な外部端子数よりも少ない端子しか外部端子と接続されない場合でもスキャンテストが可能になる。
【0092】
第三実施形態における半導体装置１の他の効果について図１９を用いて説明する。
【0093】
半導体チップ１０ａにスキャンテスト専用の外部端子４１ａ，４２ａ，４３ａ，４４ａを設けることによっても半導体チップ１０ａのスキャンテストを行うことが可能である。しかし、外部端子４０の数は、本実施形態に比べて（２Ｎ＋２）個増加することになる。すなわち、本実施形態によれば、外部端子の増加を抑止できる。
【0094】
［第四実施形態］
第四実施形態における半導体診断装置について図２０を用いて説明する。
第四実施形態における半導体診断装置について図２０を用いて説明する。
【0095】
第四実施形態における半導体診断装置は、第三実施形態における半導体チップ１０ａで構成される半導体装置１ａを診断する装置の例である。半導体診断装置は、テスト装置２と第２テスト装置３とを備える。
【0096】
第２テスト装置３は、第三実施形態における半導体チップ１０ｂからスキャンチェーン１２０ｂおよびテスト対象の組合せ回路１１０ｂを除いた構成である。第２テスト装置３は、第三実施形態における半導体チップ１０ｂの端子１４１ｂ，１４３ｂ，１４４ｂ，１４５ｂ，１４１ｃ，１４４ｃに対応する外部端子４１ｂ，４３ｂ，４４ｂ，４５ｂ，４１ｃ，４４ｃを備える。テスト装置２から外部端子４１ｂにテストデータ出力（Ｔ＿Ｄ＿ＯＵＴ）が入力され、外部端子４３ｂにテストクロック（Ｔ＿ＣＬＫ）が入力され、外部端子４５ｂからＣＳが入力される。外部端子４４ｃから出力されるテストデータ入力（Ｔ＿Ｄ＿ＩＮ）がテスト装置２に入力される。
【0097】
本実施形態における半導体装置１ａは、第三実施形態における半導体チップ１０ａの端子１４１ａ，１４３ａ，１４４ａ，１４５ａに対応する外部端子４１ａ，４３ａ，４４ａ，４５ａを備える。半導体装置１ａは、第三実施形態における半導体チップ１０ａ，１０ｂと同様に第２テスト装置３に接続される。
【0098】
テスト装置２は、第三実施形態における半導体チップ１０ｂのスキャンチェーン１２０ｂを介さずに半導体装置１ａをテスト（診断）できる。
【0099】
［第五実施形態］
第五実施形態における半導体装置について図２１を用いて説明する。
第五実施形態における半導体装置について図２１を用いて説明する。
【0100】
第五実施形態における半導装置は、第三実施形態における半導体チップ１０ａのスキャンチェーン１２０ａをデバッグインタフェース（ＤＢＧＩ／Ｆ）１２０ｄに置き換えた例である。
【0101】
本実施形態における半導体装置１は、第１半導体回路としての半導体チップ１０ａと第２半導体回路としての半導体チップ１０ｂとを備える。本実施形態における半導体チップ１０ｂは、第三実施形態における半導体チップ１０ｂからスキャンチェーン１２０ｂおよびテスト対象の組合せ回路１１０ｂを除いた構成である。
【0102】
デバッガ装置４から外部端子４１にテストデータ入力（Ｔ＿Ｄ＿ＩＮ）が入力され、外部端子４３にテストクロック（Ｔ＿ＣＬＫ）が入力され、外部端子４５からＣＳが入力される。テストデータ出力（Ｔ＿Ｄ＿ＯＵＴ）が外部端子４４から出力されてデバッガ装置４に入力される。
【0103】
デバッガ装置４は、第三実施形態における半導体チップ１０ｂのスキャンチェーン１２０ｂおよび半導体チップ１０ａのスキャンチェーン１２０ａを介さずに半導体チップ１０ａをデバッグできる。
【0104】
【0105】
図２２に示すように、半導体装置１の回路データは第１回路データ（１ＣＤ）１０１０ａと第２回路データ（２ＣＤ）１０１０ｂを含む。第１回路データ１０１０ａは半導体チップ１０ａの回路データである。第２回路データ１０１０ｂは半導体チップ１０ｂの回路データである。
【0106】
第１回路データ（１ＣＤ）１０１０ａは、スキャンチェーン１２０ａの回路データ１１２０ａ、ＦＩＦＯ１５０ａの回路データ１１５０ａ、カウンタ回路１６０ａの回路データ１１６０ａ、設定レジスタ１７０ａの回路データ１１７０ａおよび受信回路１８０ａの回路データ１１８０ａを含む。回路データ１１５０ａおよび回路データ１１８０ａはＡＴＰＧモデルへの置き換え対象モジュール（ＡＴＰＧ＿Ｍ）１２００ａである。
【0107】
第２回路データ（２ＣＤ）１０１０ｂは、スキャンチェーン１２０ｂの回路データ１１２０ｂ、および送信回路１９０ｂの回路データ１１９０ｂを有する。回路データ１１９０ｂはＡＴＰＧモデルへの置き換え対象モジュール（ＡＴＰＧ＿Ｍ）１２００ｂである。
【0108】
図２３に示すように、半導体装置１のテスト設計データは第１テスト設計データ（１ＴＤ）２０１０ａと第２テスト設計データ（２ＴＤ）２０１０ｂと第３テスト設計データ（３ＴＤ）２０１０ｃを含む。第１テスト設計データ（１ＴＤ）２０１０ａは半導体チップ１０ａのテストパターン生成用設計データである。第２テスト設計データ（２ＴＤ）２０１０ｂは半導体チップ１０ｂのテストパターン生成用設計データである。第３テスト設計データ（３ＴＤ）２０１０ｃは半導体装置１のテストパターン生成用設計データである。
【0109】
第１テスト設計データ（１ＴＤ）２０１０ａは、スキャンチェーン１２０ａのテスト設計データ２１２０ａ、カウンタ回路１６０ａのテスト設計データ２１６０ａ、設定レジスタ１７０ａのテスト設計データ２１７０ａおよびＡＴＰＧ＿Ｍ２０００ａのテスト設計データ２２００ａを含む。
【0110】
第２テスト設計データ（２ＴＤ）２０１０ｂは、スキャンチェーン１２０ｂのテスト設計データ２１２０ｂおよびＡＴＰＧ＿Ｍ２０００ｂのテスト設計データ２２００ｂを含む。
【0111】
図２４に示すように、ＡＴＰＧ＿Ｍ２０００ａ，２０００ｂは、Ｎ個のＦＦ（ＦＦ＿１、ＦＦ＿２、ＦＦ＿３、・・・、ＦＦ＿Ｎ）によってＮ段のシフトレジスタを構成する。
【0112】
図２５に示すように、第１回路データ１０１０ａに基づいて半導体チップ（１ＣＨＩＰ）１０ａを製造する（ステップＳ１１ａ）。第２回路データ１０１０ｂに基づいて半導体チップ（１ＣＨＩＰ）１０ｂを製造する（ステップＳ１１ｂ）。半導体チップ１０ａおよび半導体チップ１０ｂをパッケージして半導体装置（ＳＤ）を製造する（ステップＳ１２）。
【0113】
第１回路データ１０１０ａおよび第２回路データ１０１０ｂのＡＴＰＧ＿Ｍ２０００ａおよびＡＴＰＧ＿Ｍ２０００ｂをＡＴＰＧに置き換えて、カウント回数（ＣＮ）第１テスト設計データ２０１０ａと第２テスト設計データ２０１０ｂと第３テスト設計データ２０１０ｃを生成する（ステップＳ２１）。第１テスト設計データ２０１０ａと第２テスト設計データ２０１０ｂと第３テスト設計データ２０１０ｃに基づいてテストパターン生成ツールによってテストパターン（ＴＰ）を生成する（ステップＳ２２）。
【0114】
半導体装置（ＳＤ）をテストパターン（ＴＰ）によって診断する（ステップＳ１３）。
【0115】
以上、本開示者らによってなされた開示を実施形態に基づき具体的に説明したが、本開示は、上記実施形態に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【0116】
１００ａ・・・論理回路（第１半導体回路）
１２０ａ・・・スキャンチェーン（第１スキャンテスト回路）
１５０ａ・・・ＦＩＦＯ（バッファ）
１６０ａ・・・カウンタ回路
１２０ａ・・・スキャンチェーン（第１スキャンテスト回路）
１５０ａ・・・ＦＩＦＯ（バッファ）
１６０ａ・・・カウンタ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】