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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025244
(43)【公開日】2025-02-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03M 1/08 20060101AFI20250214BHJP
H03M 1/12 20060101ALI20250214BHJP
H03M 1/38 20060101ALI20250214BHJP
【ＦＩ】
H03M1/08 A
H03M1/12 A
H03M1/38
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023129839
(22)【出願日】2023-08-09
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】江幡 友彦
(72)【発明者】
【氏名】松井 徹郎
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA01
5J022CA07
5J022CA10
5J022CB01
5J022CB07
5J022CB08
5J022CF01
5J022CF07
5J022CF08
(57)【要約】
【課題】誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、第１容量素子と、サンプリング時に、第１入力電圧に対応する第１電圧を生成して第１容量素子の一端に印加し、ホールド時に、生成した第１電圧を保持しつつ第１容量素子の一端に印加する信号キャンセル回路と、サンプリング時に、第１入力電圧をサンプリングし、ホールド時に、サンプリングした第１入力電圧に対応する第２電圧を保持しつつ第１容量素子の他端に印加するサンプリング回路と、ホールド時に、第１容量素子の他端の電圧に応じた出力信号を生成し、且つ、フィードバック信号を第１容量素子の一端に印加する、ネガティブフィードバック回路と、入力電圧のＡＤ変換を行うＡＤコンバータと、ネガティブフィードバック回路の出力信号とＡＤコンバータの出力信号との加減算を行う加減算回路と、を備える。
【選択図】図１
【解決手段】半導体装置は、第１容量素子と、サンプリング時に、第１入力電圧に対応する第１電圧を生成して第１容量素子の一端に印加し、ホールド時に、生成した第１電圧を保持しつつ第１容量素子の一端に印加する信号キャンセル回路と、サンプリング時に、第１入力電圧をサンプリングし、ホールド時に、サンプリングした第１入力電圧に対応する第２電圧を保持しつつ第１容量素子の他端に印加するサンプリング回路と、ホールド時に、第１容量素子の他端の電圧に応じた出力信号を生成し、且つ、フィードバック信号を第１容量素子の一端に印加する、ネガティブフィードバック回路と、入力電圧のＡＤ変換を行うＡＤコンバータと、ネガティブフィードバック回路の出力信号とＡＤコンバータの出力信号との加減算を行う加減算回路と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１容量素子と、
サンプリングモードにおいて、第１入力電圧に対応する第１電圧を生成して前記第１容量素子の一端に印加し、サンプリングモード後のホールドモードにおいて、生成した前記第１電圧を保持しつつ前記第１容量素子の一端に印加する信号キャンセル回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧に対応する第２電圧を保持しつつ前記第１容量素子の他端に印加するサンプリング回路と、
ホールドモードにおいて、前記第１容量素子の他端の電圧に応じた出力信号を生成するとともに、当該出力信号に対応するフィードバック信号を前記第１容量素子の一端に印加する、ネガティブフィードバック回路と、
前記第１入力電圧に対してＡＤ変換を行う第１ＡＤコンバータと、
前記ネガティブフィードバック回路の出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する加減算回路と、
を備えた、半導体装置。
サンプリングモードにおいて、第１入力電圧に対応する第１電圧を生成して前記第１容量素子の一端に印加し、サンプリングモード後のホールドモードにおいて、生成した前記第１電圧を保持しつつ前記第１容量素子の一端に印加する信号キャンセル回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧に対応する第２電圧を保持しつつ前記第１容量素子の他端に印加するサンプリング回路と、
ホールドモードにおいて、前記第１容量素子の他端の電圧に応じた出力信号を生成するとともに、当該出力信号に対応するフィードバック信号を前記第１容量素子の一端に印加する、ネガティブフィードバック回路と、
前記第１入力電圧に対してＡＤ変換を行う第１ＡＤコンバータと、
前記ネガティブフィードバック回路の出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する加減算回路と、
を備えた、半導体装置。
【請求項2】
前記サンプリング回路は、
一端が前記第１容量素子の他端に接続された第２容量素子と、
サンプリングモードにおいて、前記第１入力電圧を前記第２容量素子の他端に印加し、ホールドモードにおいて、前記第１入力電圧を前記第２容量素子において保持させる、第１スイッチと、
ホールドモードにおいて、前記第２容量素子の他端の電圧を基準電圧に遷移させることにより、前記第２容量素子の一端の電圧を前記第２電圧に遷移させる、第２スイッチと、
を有する、
請求項１に記載の半導体装置。
一端が前記第１容量素子の他端に接続された第２容量素子と、
サンプリングモードにおいて、前記第１入力電圧を前記第２容量素子の他端に印加し、ホールドモードにおいて、前記第１入力電圧を前記第２容量素子において保持させる、第１スイッチと、
ホールドモードにおいて、前記第２容量素子の他端の電圧を基準電圧に遷移させることにより、前記第２容量素子の一端の電圧を前記第２電圧に遷移させる、第２スイッチと、
を有する、
請求項１に記載の半導体装置。
【請求項3】
前記信号キャンセル回路は、
前記第１入力電圧を反転させた電圧を生成する第１反転回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号を反転させて出力する第２反転回路と、
前記第２反転回路の出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第１反転回路によって生成された電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を備えた、
請求項２に記載の半導体装置。
前記第１入力電圧を反転させた電圧を生成する第１反転回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号を反転させて出力する第２反転回路と、
前記第２反転回路の出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第１反転回路によって生成された電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を備えた、
請求項２に記載の半導体装置。
【請求項4】
前記第１ＡＤコンバータは、前記サブＡＤコンバータによって構成されている、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記サブＤＡコンバータは、
複数のサブ容量素子と、
前記複数のサブ容量素子のそれぞれに対応して設けられた複数のサブスイッチと、
を有し、
前記複数のサブ容量素子は、前記第１容量素子としても用いられる、
請求項３に記載の半導体装置。
複数のサブ容量素子と、
前記複数のサブ容量素子のそれぞれに対応して設けられた複数のサブスイッチと、
を有し、
前記複数のサブ容量素子は、前記第１容量素子としても用いられる、
請求項３に記載の半導体装置。
【請求項6】
前記信号キャンセル回路は、サンプリングモードを構成する第１サンプリングモード及び第２サンプリングモードのうち第１サンプリングモードでは、コモン電圧又はその反転電圧を前記第１電圧として前記第１容量素子の一端に印加し、第２サンプリングモードでは、前記第１入力電圧を反転させた電圧を前記第１電圧として前記第１容量素子の一端に印加するように構成され、
前記サンプリング回路は、第１サンプリングモードでは、前記コモン電圧を前記第２容量素子の他端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第２容量素子の他端に印加するように構成される、
請求項２に記載の半導体装置。
前記サンプリング回路は、第１サンプリングモードでは、前記コモン電圧を前記第２容量素子の他端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第２容量素子の他端に印加するように構成される、
請求項２に記載の半導体装置。
【請求項7】
前記信号キャンセル回路は、前記第１容量素子及び前記第２容量素子のそれぞれの容量値に応じた振幅の前記第１電圧、を生成する、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項8】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力するＤＡコンバータと、
を備え、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力するＤＡコンバータと、
を備え、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
【請求項9】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
を備え、
前記ネガティブフィードバック回路は、前記サブＤＡコンバータを用いて、前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力し、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項３に記載の半導体装置。
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
を備え、
前記ネガティブフィードバック回路は、前記サブＤＡコンバータを用いて、前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力し、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項３に記載の半導体装置。
【請求項10】
前記ネガティブフィードバック回路の出力信号に対してＡＤ変換を行う第２ＡＤコンバータをさらに備え、
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧と基準電圧との電位差に応じた出力信号及びそれに対応する前記フィードバック信号を生成するオペアンプを備え、
前記加減算回路は、前記第２ＡＤコンバータの出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧と基準電圧との電位差に応じた出力信号及びそれに対応する前記フィードバック信号を生成するオペアンプを備え、
前記加減算回路は、前記第２ＡＤコンバータの出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
【請求項11】
前記サンプリング回路は、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつ前記第２電圧として前記第１容量素子の他端に印加する、第１スイッチを有する、
請求項１に記載の半導体装置。
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつ前記第２電圧として前記第１容量素子の他端に印加する、第１スイッチを有する、
請求項１に記載の半導体装置。
【請求項12】
前記信号キャンセル回路は、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第１入力電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を備えた、
請求項１１に記載の半導体装置。
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第１入力電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を備えた、
請求項１１に記載の半導体装置。
【請求項13】
前記第１ＡＤコンバータは、前記サブＡＤコンバータによって構成されている、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項14】
前記サブＤＡコンバータは、
複数のサブ容量素子と、
前記複数のサブ容量素子のそれぞれに対応して設けられた複数のサブスイッチと、
を有し、
前記複数のサブ容量素子は、前記第１容量素子としても用いられる、
請求項１２に記載の半導体装置。
複数のサブ容量素子と、
前記複数のサブ容量素子のそれぞれに対応して設けられた複数のサブスイッチと、
を有し、
前記複数のサブ容量素子は、前記第１容量素子としても用いられる、
請求項１２に記載の半導体装置。
【請求項15】
前記信号キャンセル回路は、サンプリングモードを構成する第１サンプリングモード及び第２サンプリングモードのうち第１サンプリングモードでは、前記第１入力電圧と前記第１入力電圧を反転させた電圧との中間電圧を前記第１電圧として前記第１容量素子の一端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第１電圧として前記第１容量素子の一端に印加するように構成され、
前記サンプリング回路は、第１サンプリングモードでは、前記中間電圧を前記第１容量素子の他端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第１容量素子の他端に印加するように構成される、
請求項１１に記載の半導体装置。
前記サンプリング回路は、第１サンプリングモードでは、前記中間電圧を前記第１容量素子の他端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第１容量素子の他端に印加するように構成される、
請求項１１に記載の半導体装置。
【請求項16】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力するＤＡコンバータと、
を備え、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１１に記載の半導体装置。
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力するＤＡコンバータと、
を備え、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１１に記載の半導体装置。
【請求項17】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が非反転入力端子に供給され、且つ、基準電圧が反転入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
を備え、
前記ネガティブフィードバック回路は、前記サブＤＡコンバータを用いて、前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力し、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１２に記載の半導体装置。
前記第１容量素子の他端の電圧が非反転入力端子に供給され、且つ、基準電圧が反転入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
を備え、
前記ネガティブフィードバック回路は、前記サブＤＡコンバータを用いて、前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力し、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１２に記載の半導体装置。
【請求項18】
前記ネガティブフィードバック回路の出力信号に対してＡＤ変換を行う第２ＡＤコンバータをさらに備え、
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧と基準電圧との電位差に応じた出力信号及びそれに対応する前記フィードバック信号を生成するオペアンプを備え、
前記加減算回路は、前記第２ＡＤコンバータの出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１１に記載の半導体装置。
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧と基準電圧との電位差に応じた出力信号及びそれに対応する前記フィードバック信号を生成するオペアンプを備え、
前記加減算回路は、前記第２ＡＤコンバータの出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項１１に記載の半導体装置。
【請求項19】
第３容量素子と、
サンプリングモードにおいて、前記第１入力電圧とともに差動入力信号を構成する第２入力電圧、に対応する第３電圧を生成して前記第３容量素子の一端に印加し、ホールドモードにおいて、生成した前記第３電圧を保持しつつ前記第３容量素子の一端に印加する第２の信号キャンセル回路と、
サンプリングモードにおいて、前記第２入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第２入力電圧に対応する第４電圧を保持しつつ前記第３容量素子の他端に印加する第２のサンプリング回路と、
をさらに備え、
前記ネガティブフィードバック回路は、ホールドモードにおいて、前記第１容量素子の他端の電圧と、前記第３容量素子の他端の電圧と、の電位差に応じた出力信号を生成するとともに、当該出力信号に対応する前記フィードバック信号を前記第１容量素子の一端に印加し、当該出力信号に対応する第２のフィードバック信号を前記第３容量素子の一端に印加するように構成されている、
請求項１に記載の半導体装置。
サンプリングモードにおいて、前記第１入力電圧とともに差動入力信号を構成する第２入力電圧、に対応する第３電圧を生成して前記第３容量素子の一端に印加し、ホールドモードにおいて、生成した前記第３電圧を保持しつつ前記第３容量素子の一端に印加する第２の信号キャンセル回路と、
サンプリングモードにおいて、前記第２入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第２入力電圧に対応する第４電圧を保持しつつ前記第３容量素子の他端に印加する第２のサンプリング回路と、
をさらに備え、
前記ネガティブフィードバック回路は、ホールドモードにおいて、前記第１容量素子の他端の電圧と、前記第３容量素子の他端の電圧と、の電位差に応じた出力信号を生成するとともに、当該出力信号に対応する前記フィードバック信号を前記第１容量素子の一端に印加し、当該出力信号に対応する第２のフィードバック信号を前記第３容量素子の一端に印加するように構成されている、
請求項１に記載の半導体装置。
【請求項20】
前記サンプリング回路は、
一端が前記第１容量素子の他端に接続された第２容量素子と、
サンプリングモードにおいて、前記第１入力電圧を前記第２容量素子の他端に印加し、ホールドモードにおいて、前記第１入力電圧を前記第２容量素子において保持させる、第１スイッチと、
ホールドモードにおいて、前記第２容量素子の他端の電圧を基準電圧に遷移させることにより、前記第２容量素子の一端の電圧を前記第２電圧に遷移させる、第２スイッチと、
を有し、
前記第２のサンプリング回路は、
一端が前記第３容量素子の他端に接続された第４容量素子と、
サンプリングモードにおいて、前記第２入力電圧を前記第４容量素子の他端に印加し、ホールドモードにおいて、前記第２入力電圧を前記第４容量素子において保持させる、第３スイッチと、
ホールドモードにおいて、前記第４容量素子の他端の電圧を基準電圧に遷移させることにより、前記第４容量素子の一端の電圧を前記第４電圧に遷移させる、第４スイッチと、
を有し、
前記信号キャンセル回路は、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号を反転させて出力する第１反転回路と、
前記第１反転回路の出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第２入力電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を有し、
前記第２の信号キャンセル回路は、
サンプリングモードにおいて、前記第２入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第２入力電圧を保持しつつデジタル信号に変換する第２のサブＡＤコンバータと、
前記第２のサブＡＤコンバータの出力信号を反転させて出力する第２反転回路と、
前記第２反転回路の出力信号をアナログ電圧に変換する第２のサブＤＡコンバータと、
サンプリングモードでは、前記第１入力電圧を選択して前記第３電圧として出力し、ホールドモードでは、前記第２のサブＡＤコンバータから出力されたアナログ電圧を選択して前記第３電圧として出力する、第２の選択回路と、
を有する、
請求項１９に記載の半導体装置。
一端が前記第１容量素子の他端に接続された第２容量素子と、
サンプリングモードにおいて、前記第１入力電圧を前記第２容量素子の他端に印加し、ホールドモードにおいて、前記第１入力電圧を前記第２容量素子において保持させる、第１スイッチと、
ホールドモードにおいて、前記第２容量素子の他端の電圧を基準電圧に遷移させることにより、前記第２容量素子の一端の電圧を前記第２電圧に遷移させる、第２スイッチと、
を有し、
前記第２のサンプリング回路は、
一端が前記第３容量素子の他端に接続された第４容量素子と、
サンプリングモードにおいて、前記第２入力電圧を前記第４容量素子の他端に印加し、ホールドモードにおいて、前記第２入力電圧を前記第４容量素子において保持させる、第３スイッチと、
ホールドモードにおいて、前記第４容量素子の他端の電圧を基準電圧に遷移させることにより、前記第４容量素子の一端の電圧を前記第４電圧に遷移させる、第４スイッチと、
を有し、
前記信号キャンセル回路は、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号を反転させて出力する第１反転回路と、
前記第１反転回路の出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第２入力電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を有し、
前記第２の信号キャンセル回路は、
サンプリングモードにおいて、前記第２入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第２入力電圧を保持しつつデジタル信号に変換する第２のサブＡＤコンバータと、
前記第２のサブＡＤコンバータの出力信号を反転させて出力する第２反転回路と、
前記第２反転回路の出力信号をアナログ電圧に変換する第２のサブＤＡコンバータと、
サンプリングモードでは、前記第１入力電圧を選択して前記第３電圧として出力し、ホールドモードでは、前記第２のサブＡＤコンバータから出力されたアナログ電圧を選択して前記第３電圧として出力する、第２の選択回路と、
を有する、
請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、例えば、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置に関する。
【背景技術】
【0002】
特許文献１には、誘電緩和現象によって生じるＡＤ変換の誤差を抑制する、電荷再分配式の逐次比較型のＡＤ変換回路が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１０７９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示された電荷再分配式の逐次比較型のＡＤ変換回路に限られず、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤ変換回路、及び、トッププレートサンプリング型のＡＤ変換回路などにも、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが求められている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本開示の一態様にかかる半導体装置は、第１容量素子と、サンプリングモードにおいて、第１入力電圧に対応する第１電圧を生成して前記第１容量素子の一端に印加し、サンプリングモード後のホールドモードにおいて、生成した前記第１電圧を保持しつつ前記第１容量素子の一端に印加する信号キャンセル回路と、サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧に対応する第２電圧を保持しつつ前記第１容量素子の他端に印加するサンプリング回路と、ホールドモードにおいて、前記第１容量素子の他端の電圧に応じた出力信号を生成するとともに、当該出力信号に対応するフィードバック信号を前記第１容量素子の一端に印加する、ネガティブフィードバック回路と、前記第１入力電圧に対してＡＤ変換を行う第１ＡＤコンバータと、前記ネガティブフィードバック回路の出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する加減算回路と、を備える。
【発明の効果】
【0007】
本開示は、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0011】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【0012】
＜発明者等による事前検討＞
本実施の形態にかかる半導体装置について説明する前に、本発明者等が事前検討した半導体装置について説明する。
本実施の形態にかかる半導体装置について説明する前に、本発明者等が事前検討した半導体装置について説明する。
【0013】
図１７は、事前検討された半導体装置６の構成例を示す回路図である。半導体装置６は、所謂、シングル入力の電荷再分配式の逐次比較型のＡＤコンバータであって、２進探索アルゴリズムを用いてアナログの入力電圧Ｖｉｎをデジタルの出力信号ＡＤＯＵＴに変換して出力する。
【0014】
具体的には、半導体装置６は、ネガティブフィードバック回路６２と、容量素子Ｃｓと、スイッチＳＷ６１～ＳＷ６３と、を備える。ネガティブフィードバック回路６２は、コンパレータ６２１と、逐次比較レジスタ回路（ＳＡＲ Ｌｏｇｉｃ）６２２と、ＤＡコンバータ６２３と、を有する。
【0015】
容量素子Ｃｓは、コンパレータ６２１の非反転入力端子と、ノードＮｓと、の間に設けられている。スイッチＳＷ６１は、半導体装置６の外部から入力電圧Ｖｉｎが供給される入力端子（以下、入力端子Ｖｉｎと称す）と、ノードＮｓ（容量素子Ｃｓの一端）と、の間に設けられている。スイッチＳＷ６３は、コンパレータ６２１の非反転入力端子（容量素子Ｃｓの他端）と、基準電圧Ｖｓｓが供給される基準電圧端子（以下、基準電圧端子Ｖｓｓと称す）と、の間に設けられている。コンパレータ６２１の反転入力端子には、基準電圧Ｖｓｓが供給されている。
【0016】
逐次比較レジスタ回路６２２は、コンパレータ６２１の比較結果に応じたデジタル信号（ＤＡコンバータ６２３のスイッチを制御する制御信号）を出力するとともに、確定したデジタル値の出力信号ＡＤＯＵＴを出力する。ＤＡコンバータ６２３は、逐次比較レジスタ回路６２２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ６２は、ＤＡコンバータ６２３の出力と、ノードＮｓと、の間に設けられている。
【0017】
図１８は、半導体装置６の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置６の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。
【0018】
図１８に示すように、まず、サンプリングモードでは、スイッチＳＷ６１がオン状態を示し、スイッチＳＷ６２がオフ状態を示し、スイッチＳＷ６３がオン状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。その後、ホールドモードでは、スイッチＳＷ６１がオンからオフに切り替わり、スイッチＳＷ６２がオフからオンに切り替わり、スイッチＳＷ６３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされる。
【0019】
このとき、ネガティブフィードバック回路６２は、コンパレータ６２１の非反転入力端子の電圧Ｖｍが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧Ｖｄａｃが入力電圧Ｖｉｎを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0020】
具体的には、ネガティブフィードバック回路６２は、コンパレータ６２１及び逐次比較レジスタ回路６２２を用いて、ＤＡコンバータ６２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。そして、半導体装置６は、ネガティブフィードバック回路６２において確定されたデジタル値の出力信号ＡＤＯＵＴを出力する。
【0021】
しかしながら、半導体装置６では、誘電緩和現象によって発生するＡＤ変換の誤差により、精度良く動作することができない、という課題があった。
【0022】
図１９は、誘電緩和現象を持つ容量素子Ｃｓの等価回路を示す図である。図１９に示すように、容量素子Ｃｓには、真性容量Ｃｓｔｄに加えて、寄生抵抗及び寄生容量からなる複数の直列回路が並列に接続されている。これらの複数の直列回路のそれぞれの時定数は、互いに異なり、幅広い周波数帯を持つ分布定数的なモデルであることが知られている。
【0023】
そのため、半導体装置６では、例えば図１８に示すように、入力電圧Ｖｉｎが理想的なレベル（実線）にまで達していない状態（点線）で、動作モードがサンプリングモードからホールドモードに切り替わってしまう可能性がある。それにより、ホールドモードにおいてコンパレータ６２１の非反転入力端子（容量素子Ｃｓの他端）の電圧Ｖｍが変動してしまい、その結果、半導体装置６は、精度良くＡＤ変換処理を行うことができない可能性がある。
【0024】
そこで、発明者らは、次に半導体装置７を検討した。
図２０は、事前検討された半導体装置７の構成例を示す回路図である。半導体装置７は、半導体装置６と比較して、サブのＡＤコンバータ７１２と、サブのＤＡコンバータ７１３と、容量素子Ｃｄａｃと、スイッチＳＷ７１～ＳＷ７３と、さらに備える。
図２０は、事前検討された半導体装置７の構成例を示す回路図である。半導体装置７は、半導体装置６と比較して、サブのＡＤコンバータ７１２と、サブのＤＡコンバータ７１３と、容量素子Ｃｄａｃと、スイッチＳＷ７１～ＳＷ７３と、さらに備える。
【0025】
容量素子Ｃｄａｃは、容量素子Ｃｓと同じ容量値を示し、コンパレータ６２１の反転入力端子と、ノードＮｄａｃと、の間に設けられている。スイッチＳＷ７１は、入力端子Ｖｉｎと、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）と、の間に設けられている。スイッチＳＷ７３は、コンパレータ６２１の反転入力端子（容量素子Ｃｄａｃの他端）と、基準電圧端子と、の間に設けられている。サブのＡＤコンバータ７１２及びサブのＤＡコンバータ７１３は、入力端子ＶｉｎとノードＮｄａｃとの間に、スイッチＳＷ７１と並列に設けられている。ＡＤコンバータ７１２は、アナログの入力電圧Ｖｉｎをデジタル信号に変換して出力する。ＤＡコンバータ７１３は、ＡＤコンバータ７１２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ７２は、ＤＡコンバータ７１３の出力と、ノードＮｄａｃと、の間に設けられている。
【0026】
図２１は、半導体装置７の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置７の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。
【0027】
図２１に示すように、まず、サンプリングモードでは、スイッチＳＷ６１，ＳＷ７１がオン状態を示し、スイッチＳＷ６２，ＳＷ７２がオフ状態を示し、スイッチＳＷ６３，ＳＷ７３がオン状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。また、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。また、ノードＮｄａｃの電圧Ｖｄａｃは、理想的には入力電圧Ｖｉｎを示す。その後、ホールドモードでは、スイッチＳＷ６１，ＳＷ７１がオンからオフに切り替わり、スイッチＳＷ６２，ＳＷ７２がオフからオンに切り替わり、スイッチＳＷ６３，ＳＷ７３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされる。また、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｄａｃにおいてホールドされる。なお、厳密には、スイッチＳＷ７１がオンからオフに切り替わり、スイッチＳＷ７２がオフからオンに切り替わった後、スイッチＳＷ６３，ＳＷ７３がオンからオフに切り替わり、その後、スイッチＳＷ６１がオンからオフに切り替わり、スイッチＳＷ６２がオフからオンに切り替わるシーケンスが望ましい。これはＡＤコンバータ７１２、ＤＡコンバータ７１３の誤差の影響を除去できるためである。ただし、この厳密なタイミング動作は誘電緩和による影響を考慮する際には不要である。
【0028】
このとき、ネガティブフィードバック回路６２は、コンパレータ６２１の非反転入力端子が反転有力端子と同じ電圧値を示すようなアナログ電圧、即ち、ノードＮｄａｃが入力電圧Ｖｉｎを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0029】
具体的には、ネガティブフィードバック回路６２は、コンパレータ６２１及び逐次比較レジスタ回路６２２を用いて、ＤＡコンバータ６２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。そして、半導体装置７は、ネガティブフィードバック回路６２において確定されたデジタル値の出力信号ＡＤＯＵＴを出力する。
【0030】
ここで、半導体装置７では、容量素子Ｃｓ，Ｃｄａｃのそれぞれにおいて、誘電緩和現象による入力電圧Ｖｉｎの誤差が発生する。そのため、半導体装置７では、コンパレータ６２１が、これらの誤差成分をキャンセルして比較することができる。つまり、半導体装置７は、誘電緩和現象によって生じるＡＤ変換の誤差を抑制して、精度良く動作することができる。
【0031】
近年では、電荷再分配式の逐次比較型のＡＤ変換回路である半導体装置７に限られず、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤ変換回路、及び、トッププレートサンプリング型のＡＤ変換回路などにも、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが求められている。以下、図２２～図２５を用いて簡単に説明する。
【0032】
図２２は、事前検討された半導体装置８の構成例を示す回路図である。半導体装置８は、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤコンバータである。
【0033】
具体的には、半導体装置８は、半導体装置６と比較して、容量素子Ｃｓに加えて容量素子Ｃｄａｃをさらに備え、スイッチＳＷ６１～ＳＷ６３の代わりにスイッチＳＷ８１，ＳＷ８１ａ，ＳＷ８２，ＳＷ８２ａ，ＳＷ８３を備える。
【0034】
容量素子Ｃｓは、コンパレータ６２１の非反転入力端子と、ノードＮｓと、の間に設けられている。スイッチＳＷ８１は、入力端子Ｖｉｎと、ノードＮｓ（容量素子Ｃｓの一端）と、の間に設けられている。スイッチＳＷ８２は、ノードＮｓと、基準電圧端子Ｖｓｓと、の間に設けられている。容量素子Ｃｄａｃは、コンパレータ６２１の非反転入力端子と、ノードＮｄａｃと、の間に設けられている。スイッチＳＷ８１ａは、基準電圧端子Ｖｓｓと、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）と、の間に設けられている。スイッチＳＷ８２ａは、ＤＡコンバータ６２３の出力と、ノードＮｄａｃと、の間に設けられている。スイッチＳＷ８３は、コンパレータ６２１の非反転入力端子と、基準電圧端子Ｖｓｓと、の間に設けられている。
【0035】
半導体装置８のその他の構成については、半導体装置６と同様であるため、その説明を省略する。
【0036】
図２３は、半導体装置８の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置８の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。
【0037】
図２３に示すように、まず、サンプリングモードでは、スイッチＳＷ８１，ＳＷ８１ａがオン状態を示し、スイッチＳＷ８２，ＳＷ８２ａがオフ状態を示し、スイッチＳＷ８３がオン状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。また、このとき、ノードＮｄａｃの電圧Ｖｄａｃは、基準電圧Ｖｓｓを示す。
【0038】
その後、ホールドモードでは、スイッチＳＷ８１，ＳＷ８１ａがオンからオフに切り替わり、スイッチＳＷ８２，ＳＷ８２ａがオフからオンに切り替わり、スイッチＳＷ８３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされる。ここで、スイッチＳＷ８２がオンすることによってノードＮｓの電圧Ｖｓが入力電圧Ｖｉｎから基準電圧Ｖｓｓに遷移すると、ネガティブフィードバック回路６２は、コンパレータ６２１の非反転入力端子の電圧Ｖｍが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧Ｖｄａｃが入力電圧Ｖｉｎを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0039】
具体的には、ネガティブフィードバック回路６２は、コンパレータ６２１及び逐次比較レジスタ回路６２２を用いて、ＤＡコンバータ６２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。そして、半導体装置８は、ネガティブフィードバック回路６２において確定されたデジタル値の出力信号ＡＤＯＵＴを出力する。
【0040】
図２４は、事前検討された半導体装置９の構成例を示す回路図である。半導体装置９は、所謂、トッププレートサンプリング型のＡＤコンバータである。
【0041】
具体的には、半導体装置９は、半導体装置６と比較して、スイッチＳＷ６１～ＳＷ６３の代わりにスイッチＳＷ９１，ＳＷ９１ａ，ＳＷ９２を備える。
【0042】
スイッチＳＷ９１は、コンパレータ６２１の非反転入力端子（ノードＮｓ）と、入力端子Ｖｉｎと、の間に設けられている。容量素子Ｃｓは、コンパレータ６２１の非反転入力端子と、ノードＮｄａｃと、の間に設けられている。スイッチＳＷ９１ａは、ノードＮｄａｃ（容量素子Ｃｓの一端）と、入力端子Ｖｉｎと、の間に設けられている。スイッチＳＷ９２は、ＤＡコンバータ６２３の出力と、ノードＮｄａｃと、の間に設けられている。
【0043】
半導体装置９のその他の構成については、半導体装置６と同様であるため、その説明を省略する。
【0044】
図２５は、半導体装置９の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置９の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。
【0045】
図２５に示すように、まず、サンプリングモードでは、スイッチＳＷ９１，ＳＷ９１ａがオン状態を示し、スイッチＳＷ９２がオフ状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、コンパレータ６２１の非反転入力端子には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、コンパレータ６２１の非反転入力端子の電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。また、このとき、ノードＮｄａｃの電圧Ｖｄａｃは、基準電圧Ｖｓｓを示す。
【0046】
その後、ホールドモードでは、スイッチＳＷ９１，ＳＷ９１ａがオンからオフに切り替わり、スイッチＳＷ９２がオフからオンに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされる。このとき、ネガティブフィードバック回路６２は、コンパレータ６２１の非反転入力端子が基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃが－Ｖｉｎを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0047】
具体的には、ネガティブフィードバック回路６２は、コンパレータ６２１及び逐次比較レジスタ回路６２２を用いて、ＤＡコンバータ６２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。そして、半導体装置９は、ネガティブフィードバック回路６２において確定されたデジタル値の出力信号ＡＤＯＵＴを出力する。
【0048】
近年では、電荷再分配式の逐次比較型のＡＤ変換回路である半導体装置７に限られず、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤ変換回路である半導体装置８、及び、トッププレートサンプリング型のＡＤ変換回路である半導体装置９などにも、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが求められている。そこで、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置１が見出された。
【0049】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１の構成例を示す回路図である。半導体装置１は、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤコンバータであって、アナログの入力電圧Ｖｉｎをデジタルの出力信号ＡＤＯＵＴに変換して出力する。
図１は、実施の形態１に係る半導体装置１の構成例を示す回路図である。半導体装置１は、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤコンバータであって、アナログの入力電圧Ｖｉｎをデジタルの出力信号ＡＤＯＵＴに変換して出力する。
【0050】
具体的には、半導体装置１は、信号キャンセル回路１１と、ネガティブフィードバック回路１２と、加算回路１３と、容量素子Ｃｓ，Ｃｄａｃと、スイッチＳＷ１１～ＳＷ１３と、を備える。信号キャンセル回路１１は、反転回路１１１と、サブのＡＤコンバータ１１２と、反転回路１１３と、サブのＤＡコンバータ１１４と、スイッチＳＷ１１ａ，ＳＷ１１ｂと、スイッチＳＷ１２ａと、を有する。ネガティブフィードバック回路１２は、コンパレータ１２１と、逐次比較レジスタ回路１２２と、ＤＡコンバータ１２３と、を有する。例えば、スイッチＳＷ１１～ＳＷ１３及び容量素子Ｃｓは、サンプリング回路を構成する。
【0051】
容量素子Ｃｓは、コンパレータ１２１の非反転入力端子と、ノードＮｓと、の間に設けられている。スイッチＳＷ１１は、入力端子Ｖｉｎと、ノードＮｓ（容量素子Ｃｓの一端）と、の間に設けられている。スイッチＳＷ１２は、ノードＮｓと、基準電圧端子Ｖｓｓと、の間に設けられている。スイッチＳＷ１３は、コンパレータ１２１の非反転入力端子と、基準電圧端子Ｖｓｓと、の間に設けられている。コンパレータ１２１の反転入力端子には、基準電圧Ｖｓｓが供給されている。
【0052】
容量素子Ｃｄａｃは、容量素子Ｃｓと同じ容量値を示し、コンパレータ１２１の非反転入力端子と、ノードＮｄａｃと、の間に設けられている。信号キャンセル回路１１は、入力端子Ｖｉｎと、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）と、の間に設けられている。
【0053】
信号キャンセル回路１１において、反転回路１１１は、入力電圧Ｖｉｎを反転させて出力する。ここで、反転回路１１１の反転では、反転回路１１１の入力をｘ、反転回路１１１の出力をｙ、反転回路１１１によって反転させるコモン電位をＶｃｍ１とした場合、ｙ＝－（ｘ－Ｖｃｍ１）＋Ｖｃｍ１の関係が成り立つ。以下、各反転回路による電圧の反転は、前記式の関係を意味する。
【0054】
ＡＤコンバータ１１２、反転回路１１３、及び、ＤＡコンバータ１１４は、入力端子ＶｉｎとノードＮｄａｃとの間の経路のうち、反転回路１１１とは異なる経路上に設けられている。ＡＤコンバータ１１２は、サンプリングした入力電圧Ｖｉｎをデジタル信号に変換して出力する。反転回路１１３は、ＡＤコンバータ１１２の出力信号を反転させて出力する。ＤＡコンバータ１１４は、反転回路１１３の出力信号をアナログ電圧に変換して出力する。
【0055】
本実施の形態では、各反転回路１１１，１１３のゲインが－１である場合を例に説明する。但し、容量素子Ｃｄａｃの容量値をＣｄａｃ、容量素子Ｃｓの容量値をＣｓとすると、容量素子Ｃｄａｃが、Ｃｄａｃ＝Ｃｓ／ｋが成り立つ容量値を示すように構成されているのであれば、各反転回路１１１，１１３のゲインは－ｋであってもよい。
【0056】
スイッチＳＷ１１ａは、反転回路１１１の出力とノードＮｄａｃとの間に設けられている。スイッチＳＷ１１ｂは、ＤＡコンバータ１１４の出力とノードＮｄａｃとの間に設けられている。スイッチＳＷ１１ａ，ＳＷ１１ｂは、反転回路１１１の出力、及び、ＤＡコンバータ１１４の出力、のうちの何れかを選択して出力する選択回路として機能する。
【0057】
逐次比較レジスタ回路１２２は、コンパレータ１２１の比較結果に応じたデジタル信号（ＤＡコンバータ１２３のスイッチを制御する制御信号）を出力するとともに、確定したデジタル値の出力信号を出力する。ＤＡコンバータ１２３は、逐次比較レジスタ回路１２２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ１２ａは、ＤＡコンバータ１２３の出力と、ノードＮｄａｃと、の間に設けられている。
【0058】
加算回路１３は、ＡＤコンバータ１１２の出力と、逐次比較レジスタ回路１２２の出力と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。
【0059】
図２は、半導体装置１の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置１の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。サンプリングモードは、第１サンプリングモードと、第２サンプリングモードと、によって構成されている。
【0060】
まず、第１サンプリングモードでは、スイッチＳＷ１１がオン状態を示し、スイッチＳＷ１１ａがオン状態を示し、スイッチＳＷ１１ｂがオフ状態を示し、スイッチＳＷ１２，ＳＷ１２ａがオフ状態を示し、スイッチＳＷ１３がオン状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。また、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）には、入力電圧Ｖｉｎを反転させた電圧に応じた電荷が蓄積される。それにより、ノードＮｄａｃの電圧Ｖｄａｃは、理想的には入力電圧Ｖｉｎを反転させた電圧Ｖｉｎｘを示す。
【0061】
その後、第２サンプリングモードでは、スイッチＳＷ１１ａがオンからオフに切り替わり、スイッチＳＷ１１ｂがオフからオンに切り替わる。それにより、ＡＤコンバータ１１２は、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎをデジタル信号に変換して出力する。反転回路１１３は、ＡＤコンバータ１１２の出力信号を反転させて出力する。ＤＡコンバータ１１４は、反転回路１１３の出力信号をアナログ電圧に変換して、ノードＮｄａｃに出力する。
【0062】
その後、ホールドモードでは、スイッチＳＷ１１がオンからオフに切り替わり、スイッチＳＷ１１ｂがオンからオフに切り替わり、スイッチＳＷ１２，ＳＷ１２ａがオフからオンに切り替わり、スイッチＳＷ１３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされる。また、サンプリングされたＤＡコンバータ１１４の出力電圧（電圧Ｖｉｎｘ相当）が容量素子Ｃｄａｃにおいてホールドされる。
【0063】
ここで、スイッチＳＷ１２がオンすることによってノードＮｓの電圧Ｖｓが入力電圧Ｖｉｎから基準電圧Ｖｓｓに遷移すると、ネガティブフィードバック回路１２は、コンパレータ１２１の非反転入力端子の電圧Ｖｍが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧Ｖｄａｃが電圧Ｖｉｎｘから基準電圧Ｖｓｓに遷移するようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0064】
具体的には、ネガティブフィードバック回路１２は、コンパレータ１２１及び逐次比較レジスタ回路１２２を用いて、ＤＡコンバータ１２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。
【0065】
ここで、半導体装置１では、誘電緩和現象によって容量素子Ｃｓにおいて誤差が発生し、誘電緩和現象によって容量素子Ｃｄａｃにおいて容量素子Ｃｓで生じた誤差と逆極性の誤差が発生する。そのため、容量素子Ｃｓの他端及び容量素子Ｃｄａｃの他端が共通に接続されたコンパレータ１２１の非反転入力端子の電圧Ｖｍでは、それらの誤差成分がキャンセルされる。但し、コンパレータ１２１の非反転入力端子の電圧Ｖｍでは、入力電圧Ｖｉｎの成分（入力信号成分）もキャンセルされる。
【0066】
そこで、半導体装置１は、加算回路１３を用いて、ＡＤコンバータ１１２から出力された入力信号成分（入力電圧ＶｉｎのＡＤ変換結果）と、逐次比較レジスタ回路１２２から出力された、信号キャンセル回路１１によってキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。それにより、半導体装置１は、誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0067】
このように、本実施の形態に係る半導体装置１は、入力電圧Ｖｉｎ及びそれを反転させた電圧をサンプリングして、コンパレータ１２１の非反転入力端子に共通に接続された容量素子Ｃｓ，Ｃｄａｃのそれぞれにホールドさせる。それにより、本実施の形態に係る半導体装置１は、誘電緩和現象によって生じた誤差と、誘電緩和現象によって生じた逆極性の誤差と、をキャンセルすることができるため、精度良く入力電圧Ｖｉｎを取り込んで、精度良くデジタルの出力信号ＡＤＯＵＴに変換して出力することができる。
【0068】
＜半導体装置１の第１変形例＞
図３は、半導体装置１の第１変形例を半導体装置１ａとして示す回路図である。半導体装置１ａは、半導体装置１と比較して、信号キャンセル回路１１の代わりに信号キャンセル回路１１ａを備え、ネガティブフィードバック回路１２の代わりにネガティブフィードバック回路１２ａを備える。
図３は、半導体装置１の第１変形例を半導体装置１ａとして示す回路図である。半導体装置１ａは、半導体装置１と比較して、信号キャンセル回路１１の代わりに信号キャンセル回路１１ａを備え、ネガティブフィードバック回路１２の代わりにネガティブフィードバック回路１２ａを備える。
【0069】
ネガティブフィードバック回路１２ａは、ＤＡコンバータ１２３を備えず、ＤＡコンバータ１１４を用いてＤＡコンバータ１２３の機能を実現している。換言すると、ＤＡコンバータ１１４は、ＤＡコンバータ１２３としても用いられる。信号キャンセル回路１１ａにおいて、スイッチＳＷ１２ａは、逐次比較レジスタ回路１２２の出力と、ＤＡコンバータ１１４の入力と、の間に設けられている。半導体装置１ａのその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【0070】
半導体装置１ａは、半導体装置１と同等程度の効果を奏することができる。さらに、半導体装置１ａは、半導体装置１と比較して、ＤＡコンバータの数を減らすことができるため、回路規模を低減することができる。
【0071】
【0072】
図４の例では、ＤＡコンバータ１１４が、最小の容量値２＾０・Ｃを示す容量素子Ｃｕ０，Ｃｕ１と、容量素子Ｃｕ１の容量値に対してバイナリ加重されたｎ－１（ｎは２以上の整数）個の容量素子Ｃｕ２～Ｃｕｎと、容量素子Ｃｕ０，Ｃｕ１～Ｃｕｎのそれぞれに対応して設けられたスイッチＳｕ０，Ｓｕ１～Ｓｕｎと、を備える。ここで、スイッチＳｕ０，Ｓｕ１～Ｓｕｎは、ＤＡコンバータ１１４の一部として用いられるだけでなく、スイッチＳＷ１１ａとしても用いられる。容量素子Ｃｕ０，Ｃｕ１～Ｃｕｎは、ＤＡコンバータ１１４の一部として用いられるだけでなく、容量素子Ｃｄａｃとしても用いられる。また、ＤＡコンバータ１１４は、半導体装置１のネガティブフィードバック回路１２に設けられていたＤＡコンバータ１２３としても用いられる。
【0073】
＜半導体装置１の第２変形例＞
図５は、半導体装置１の第２変形例を半導体装置１ｂとして示す回路図である。半導体装置１ｂは、半導体装置１ａと比較して、信号キャンセル回路１１ａの代わりに信号キャンセル回路１１ｂを備え、スイッチＳＷ１１の代わりにスイッチＳＷ１１ｃ，ＳＷ１１ｄを備える。
図５は、半導体装置１の第２変形例を半導体装置１ｂとして示す回路図である。半導体装置１ｂは、半導体装置１ａと比較して、信号キャンセル回路１１ａの代わりに信号キャンセル回路１１ｂを備え、スイッチＳＷ１１の代わりにスイッチＳＷ１１ｃ，ＳＷ１１ｄを備える。
【0074】
信号キャンセル回路１１ｂは、信号キャンセル回路１１ａと比較して、反転回路１１１を備えない。そして、スイッチＳＷ１１ａは、ノードＮｄａｃと、コモン電圧Ｖｃｍの反転電圧を生成する反転回路ＩＮＶ１と、の間に設けられている。
【0075】
スイッチＳＷ１１ｃは、ノードＮｓと、コモン電圧Ｖｃｍが供給される電圧供給端子（以下、電圧供給端子Ｖｃｍと称す）と、の間に設けられている。スイッチＳＷ１１ｄは、入力端子Ｖｉｎと、ノードＮｓと、の間に設けられている。つまり、スイッチＳＷ１１ｄは、スイッチＳＷ１１が設けられていた箇所に設けられている。
【0076】
半導体装置１ｂのその他の構成については、半導体装置１ａの場合と同様であるため、その説明を省略する。
【0077】
図６は、半導体装置１ｂの動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置１ｂの動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。サンプリングモードは、第１サンプリングモードと、第２サンプリングモードと、によって構成されている。
【0078】
まず、第１サンプリングモードでは、スイッチＳＷ１１ａ，ＳＷ１１ｃがオン状態を示し、スイッチＳＷ１１ｂ，ＳＷ１１ｄがオフ状態を示し、スイッチＳＷ１２，ＳＷ１２ａがオフ状態を示し、スイッチＳＷ１３がオン状態を示す。それにより、ノードＮｓ（容量素子Ｃｓの一端）及びノードＮｄａｃ（容量素子Ｃｄａｃの一端）には、それぞれ、コモン電圧Ｖｃｍ及びコモン電圧Ｖｃｍの反転電圧に応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓ及びノードＮｄａｃの電圧Ｖｄａｃは、それぞれ、コモン電圧Ｖｃｍ及びコモン電圧Ｖｃｍの反転電圧を示す。
【0079】
その後、第２サンプリングモードでは、スイッチＳＷ１１ａ，ＳＷ１１ｃがオンからオフに切り替わり、スイッチＳＷ１１ｂ，ＳＷ１１ｄがオフからオンに切り替わる。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には、入力電圧Ｖｉｎを示す。
【0080】
また、第２サンプリングモードにおいて、ＡＤコンバータ１１２は、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎをデジタル信号に変換して出力する。反転回路１１３は、ＡＤコンバータ１１２の出力信号を反転させて出力する。ＤＡコンバータ１１４は、反転回路１１３の出力信号をアナログ電圧に変換して、ノードＮｄａｃに出力する。それにより、ノードＮｄａｃの電圧Ｖｄａｃは、理想的には、入力電圧Ｖｉｎを反転させた電圧Ｖｉｎｘを示す。
【0081】
その後、ホールドモードでは、スイッチＳＷ１１ｂ，ＳＷ１１ｄがオンからオフに切り替わり、スイッチＳＷ１２，ＳＷ１２ａがオフからオンに切り替わり、スイッチＳＷ１３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎが容量素子Ｃｓにおいてホールドされるとともに、サンプリングされた入力電圧Ｖｉｎを反転させた電圧Ｖｉｎｘが容量素子Ｃｄａｃにおいてホールドされる。
【0082】
ここで、スイッチＳＷ１２がオンすることによってノードＮｓの電圧Ｖｓが基準電圧Ｖｓｓに遷移すると、ネガティブフィードバック回路１２は、コンパレータ１２１の非反転入力端子の電圧Ｖｍが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧ＶｄａｃがＶｉｎｘの電圧から基準電圧Ｖｓｓに遷移するようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0083】
具体的には、ネガティブフィードバック回路１２は、コンパレータ１２１及び逐次比較レジスタ回路１２２を用いて、ＤＡコンバータ１２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。
【0084】
ここで、半導体装置１ｂでは、誘電緩和現象によって容量素子Ｃｓにおいて誤差が発生し、誘電緩和現象によって容量素子Ｃｄａｃにおいて逆極性の誤差が発生する。そのため、容量素子Ｃｓの他端及び容量素子Ｃｄａｃの他端が共通に接続されたコンパレータ１２１の非反転入力端子の電圧Ｖｍでは、それらの誤差成分がキャンセルされる。但し、コンパレータ１２１の非反転入力端子の電圧Ｖｍでは、入力電圧Ｖｉｎの成分（入力信号成分）もキャンセルされる。
【0085】
そこで、半導体装置１ｂは、加算回路１３を用いて、ＡＤコンバータ１１２から出力された入力信号成分（入力電圧ＶｉｎのＡＤ変換結果）と、逐次比較レジスタ回路１２２から出力された、信号キャンセル回路１１ｂによってキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。それにより、半導体装置１ｂは、誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0086】
このように、半導体装置１ｂは、第１サンプリングモードにおいて入力電圧Ｖｉｎが供給されない場合に、容量素子Ｃｓにコモン電圧Ｖｃｍを印加し、且つ、容量素子Ｃｄａｃにコモン電圧Ｖｃｍの反転電圧を印加した状態で待機することにより、半導体装置１ａと同程度の効果を奏することができる。また、半導体装置１ｂは、第２サンプリングモードおいてノードＮｓに入力電圧Ｖｉｎを印加し、且つ、ノードＮｄａｃに信号キャンセル回路出力から得られる入力電圧Ｖｉｎと等価な電圧を印加することによっても、半導体装置１ａと同程度の効果を奏することができる。但し、第２サンプリングモードにおいては入力電圧Ｖｉｎが大きく変化しない（つまり、入力電圧ＶｉｎがＤＣ的な振る舞いをする）と見なせる場合に、より大きな効果が期待できる。
【0087】
＜半導体装置１の第３変形例＞
図７は、半導体装置１の第３変形例を半導体装置１ｃとして示す回路図である。半導体装置１ｃは、半導体装置１と比較して、ネガティブフィードバック回路１２の代わりにネガティブフィードバック回路１２ｃを備え、ＡＤコンバータ１４をさらに備える。ネガティブフィードバック回路１２ｃは、オペアンプ１２４を備える。
図７は、半導体装置１の第３変形例を半導体装置１ｃとして示す回路図である。半導体装置１ｃは、半導体装置１と比較して、ネガティブフィードバック回路１２の代わりにネガティブフィードバック回路１２ｃを備え、ＡＤコンバータ１４をさらに備える。ネガティブフィードバック回路１２ｃは、オペアンプ１２４を備える。
【0088】
オペアンプ１２４の反転入力端子には、容量素子Ｃｓの他端と、容量素子Ｃｄａｃの他端と、が共に接続されている。オペアンプ１２４の非反転入力端子には、基準電圧Ｖｓｓが供給されている。オペアンプ１２４の出力と、ノードＮｄａｃ（容量素子Ｃｄａｃの一端）と、の間には、スイッチＳＷ１２ａが設けられている。
【0089】
オペアンプ１２４は、反転入力端子の電圧Ｖｍと、非反転入力端子の電圧Ｖｓｓと、の電位差を増幅して出力する。オペアンプ１２４の出力電圧は、フィードバックされ、スイッチＳＷ１２ａを介して、ノードＮｄａｃに印加される。
【0090】
ＡＤコンバータ１４は、オペアンプ１２４の出力電圧をデジタル信号に変換して出力する。加算回路１３は、ＡＤコンバータ１１２から出力された入力信号成分（入力電圧ＶｉｎのＡＤ変換結果）と、ＡＤコンバータ１４から出力された、信号キャンセル回路１１ｃによってキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号として出力する。それにより、半導体装置１ｃは、誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0091】
それにより、半導体装置１ｃは、半導体装置１と同等程度の効果を奏することができる。
【0092】
＜実施の形態２＞
図８は、実施の形態２に係る半導体装置２の構成例を示す回路図である。半導体装置２は、所謂、トッププレートサンプリング型のＡＤコンバータである。
図８は、実施の形態２に係る半導体装置２の構成例を示す回路図である。半導体装置２は、所謂、トッププレートサンプリング型のＡＤコンバータである。
【0093】
具体的には、半導体装置２は、信号キャンセル回路２１と、ネガティブフィードバック回路２２と、加算回路２３と、容量素子Ｃｓと、スイッチＳＷ２１と、を備える。信号キャンセル回路２１は、サブのＡＤコンバータ２１２と、サブのＤＡコンバータ２１４と、スイッチＳＷ２１ａ，ＳＷ２１ｂと、スイッチＳＷ２２と、を有する。ネガティブフィードバック回路２２は、コンパレータ２２１と、逐次比較レジスタ回路２２２と、ＤＡコンバータ２２３と、を有する。例えば、スイッチＳＷ２１は、サンプリング回路を構成する。
【0094】
スイッチＳＷ２１は、コンパレータ２２１の非反転入力端子と、入力端子Ｖｉｎと、の間に設けられている。容量素子Ｃｓは、コンパレータ２２１の非反転入力端子と、ノードＮｄａｃと、の間に設けられている。信号キャンセル回路２１は、入力端子Ｖｉｎと、ノードＮｄａｃ（容量素子Ｃｓの一端）と、の間に設けられている。
【0095】
信号キャンセル回路２１において、スイッチＳＷ２１ａは、入力端子Ｖｉｎと、ノードＮｄａｃと、の間の経路上に設けられている。ＡＤコンバータ２１２、ＤＡコンバータ２１４及びスイッチＳＷ２１ｂは、入力端子Ｖｉｎと、ノードＮｄａｃと、の間の経路のうち、スイッチＳＷ２１ａとは異なる経路上に設けられている。ＡＤコンバータ２１２は、入力電圧Ｖｉｎをサンプリングしてホールドするとともに、ホールドした入力電圧Ｖｉｎをデジタル信号に変換して出力する。ＤＡコンバータ２１４は、ＡＤコンバータ２１２の出力信号をアナログ電圧に変換して出力する。スイッチＳＷ２１ａ，ＳＷ２１ｂは、入力電圧Ｖｉｎ、及び、ＤＡコンバータ２１４、のうちの何れかを選択して出力する選択回路として機能する。
【0096】
逐次比較レジスタ回路２２２は、コンパレータ２２１の比較結果に応じたデジタル信号（ＤＡコンバータ２２３のスイッチを制御する制御信号）を出力するとともに、確定したデジタル値の出力信号を出力する。ＤＡコンバータ２２３は、逐次比較レジスタ回路２２２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ２２は、ＤＡコンバータ２２３の出力と、ノードＮｄａｃと、の間に設けられている。
【0097】
加算回路２３は、ＡＤコンバータ２１２の出力と、逐次比較レジスタ回路１２２の出力と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。
【0098】
図９は、半導体装置２の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置２の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。サンプリングモードは、第１サンプリングモードと、第２サンプリングモードと、によって構成されている。
【0099】
まず、第１サンプリングモードでは、スイッチＳＷ２１がオン状態を示し、スイッチＳＷ２１ａがオン状態を示し、スイッチＳＷ２１ｂがオフ状態を示し、スイッチＳＷ２２がオフ状態を示す。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの他端、且つ、コンパレータ２２１の非反転入力端子）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には入力電圧Ｖｉｎを示す。また、ノードＮｄａｃ（容量素子Ｃｓの一端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｄａｃの電圧Ｖｄａｃは、理想的には入力電圧Ｖｉｎを示す。
【0100】
その後、第２サンプリングモードでは、スイッチＳＷ２１ａがオンからオフに切り替わり、スイッチＳＷ２１ｂがオフからオンに切り替わる。それにより、ＡＤコンバータ２１２は、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎをデジタル信号に変換して出力する。ＤＡコンバータ２１４は、ＡＤコンバータ２１２の出力信号をアナログ電圧に変換して、ノードＮｄａｃに出力する。
【0101】
その後、ホールドモードでは、スイッチＳＷ２１がオンからオフに切り替わり、スイッチＳＷ２１ｂがオンからオフに切り替わり、スイッチＳＷ２２がオフからオンに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎと信号キャンセル回路２１ａの出力電圧との差電位が容量素子Ｃｓにおいてホールドされる。このとき、ネガティブフィードバック回路２２は、コンパレータ２２１の非反転入力端子の電圧Ｖｓが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧Ｖｄａｃが基準電圧Ｖｓｓを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0102】
具体的には、ネガティブフィードバック回路２２は、コンパレータ２２１及び逐次比較レジスタ回路２２２を用いて、ＤＡコンバータ２２３の出力電圧と、入力電圧Ｖｉｎと、の逐次比較動作を行う。
【0103】
ここで、半導体装置２では、容量素子Ｃｓの一端であるノードＮｓの電圧Ｖｓと他端であるノードＮｄａｃの電圧Ｖｄａｃが互いに信号成分をキャンセルするように振る舞う。つまり、半導体装置２は、ノードＮｓとノードＮｄａｃとの間の電位差が常に一定であるように制御することにより、そもそも誘電緩和現象による誤差を生じさせない。但し、コンパレータ２２１の非反転入力端子の電圧Ｖｍでは、入力電圧Ｖｉｎの成分（入力信号成分）もキャンセルされる。
【0104】
そこで、半導体装置２は、加算回路２３を用いて、ＡＤコンバータ２１２から出力された入力信号成分（入力電圧ＶｉｎのＡＤ変換結果）と、逐次比較レジスタ回路２２２から出力された、信号キャンセル回路２１によってキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。それにより、半導体装置２は、誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0105】
このように、本実施の形態に係る半導体装置２は、入力電圧Ｖｉｎをサンプリングして、コンパレータ２２１の非反転入力端子に接続された容量素子Ｃｓの一端及び他端のそれぞれにホールドさせる。それにより、本実施の形態に係る半導体装置２は、容量素子Ｃｓに印加される信号をキャンセルすることで、そもそも誘電緩和現象により誤差が生じないようにすることができるため、精度良く入力電圧Ｖｉｎを取り込んで、精度良くデジタルの出力信号ＡＤＯＵＴに変換して出力することができる。
【0106】
なお、半導体装置２は、ネガティブフィードバック回路２２の代わりに、オペアンプを有するネガティブフィードバック回路１２ｃの構成を用いてもよい。その場合、半導体装置２は、ネガティブフィードバック回路の出力信号に対してＡＤ変換を行うＡＤコンバータ１４の構成をさらに備える。
【0107】
＜半導体装置２の第１変形例＞
図１０は、半導体装置２の第１変形例を半導体装置２ａとして示す回路図である。半導体装置２ａは、半導体装置２と比較して、信号キャンセル回路２１の代わりに信号キャンセル回路２１ａを備え、ネガティブフィードバック回路２２の代わりにネガティブフィードバック回路２２ａを備える。
図１０は、半導体装置２の第１変形例を半導体装置２ａとして示す回路図である。半導体装置２ａは、半導体装置２と比較して、信号キャンセル回路２１の代わりに信号キャンセル回路２１ａを備え、ネガティブフィードバック回路２２の代わりにネガティブフィードバック回路２２ａを備える。
【0108】
ネガティブフィードバック回路１２ａは、ＤＡコンバータ２２３を備えず、ＤＡコンバータ２１４を用いてＤＡコンバータ２２３の機能を実現している。換言すると、ＤＡコンバータ２１４は、ＤＡコンバータ２２３としても用いられる。信号キャンセル回路２１ａにおいて、スイッチＳＷ２２は、逐次比較レジスタ回路２２２の出力と、ＤＡコンバータ２１４の入力と、の間に設けられている。半導体装置２ａのその他の構成については、半導体装置２の場合と同様であるため、その説明を省略する。
【0109】
半導体装置２ａは、半導体装置２と同等程度の効果を奏することができる。さらに、半導体装置２ａは、半導体装置２と比較して、ＤＡコンバータの数を減らすことができるため、回路規模を低減することができる。
【0110】
【0111】
図１１の例では、ＤＡコンバータ２１４が、最小の容量値２＾０・Ｃを示す容量素子Ｃｕ０，Ｃｕ１と、容量素子Ｃｕ１の容量値に対してバイナリ加重されたｎ－１（ｎは２以上の整数）個の容量素子Ｃｕ２～Ｃｕｎと、容量素子Ｃｕ０，Ｃｕ１～Ｃｕｎのそれぞれに対応して設けられたスイッチＳｕ０，Ｓｕ１～Ｓｕｎと、を備える。ここで、スイッチＳｕ０，Ｓｕ１～Ｓｕｎは、ＤＡコンバータ２１４の一部として用いられるだけでなく、スイッチＳＷ２１ａとしても用いられる。容量素子Ｃｕ０，Ｃｕ１～Ｃｕｎは、ＤＡコンバータ２１４の一部として用いられるだけでなく、容量素子Ｃｓとしても用いられる。また、ＤＡコンバータ２１４は、半導体装置２のネガティブフィードバック回路２２に設けられていたＤＡコンバータ２２３としても用いられる。
【0112】
＜半導体装置２の第２変形例＞
図１２は、半導体装置２の第２変形例を半導体装置２ｂとして示す回路図である。半導体装置２ｂは、半導体装置２ａと比較して、信号キャンセル回路２１ａの代わりに信号キャンセル回路２１ｂを備え、スイッチＳＷ２１の代わりにスイッチＳＷ２１ｃ，ＳＷ２１ｄを備える。
図１２は、半導体装置２の第２変形例を半導体装置２ｂとして示す回路図である。半導体装置２ｂは、半導体装置２ａと比較して、信号キャンセル回路２１ａの代わりに信号キャンセル回路２１ｂを備え、スイッチＳＷ２１の代わりにスイッチＳＷ２１ｃ，ＳＷ２１ｄを備える。
【0113】
信号キャンセル回路２１ｂでは、信号キャンセル回路２１ａと比較して、スイッチＳＷ２１ａの経路が異なる。スイッチＳＷ２１ａは、ノードＮｄａｃと、電圧供給端子Ｖｃｍと、の間に設けられている。スイッチＳＷ２１ｃは、ノードＮｓと、電圧供給端子Ｖｃｍと、の間に設けられている。スイッチＳＷ２１ｄは、入力端子Ｖｉｎと、ノードＮｓと、の間に設けられている。半導体装置２ｂのその他の構成については、半導体装置２ａの場合と同様であるため、その説明を省略する。
【0114】
図１３は、半導体装置２ｂの動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置２ｂの動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。サンプリングモードは、第１サンプリングモードと、第２サンプリングモードと、によって構成されている。
【0115】
まず、第１サンプリングモードでは、スイッチＳＷ２１ａ，ＳＷ２１ｃがオン状態を示し、スイッチＳＷ２１ｂ，ＳＷ２１ｄがオフ状態を示し、スイッチＳＷ２２がオフ状態を示す。それにより、ノードＮｓ（容量素子Ｃｓの他端、且つ、コンパレータ２２１の非反転入力端子）、及び、ノードＮｄａｃ（容量素子Ｃｓの一端）には、それぞれ、コモン電圧Ｖｃｍに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓ及びノードＮｄａｃの電圧Ｖｄａｃは、何れもコモン電圧Ｖｃｍを示す。
【0116】
その後、第２サンプリングモードでは、スイッチＳＷ２１ａ，ＳＷ２１ｃがオンからオフに切り替わり、スイッチＳＷ２１ｂ，ＳＷ２１ｄがオフからオンに切り替わる。それにより、入力電圧Ｖｉｎのサンプリングが行われる。つまり、ノードＮｓ（容量素子Ｃｓの他端）には、入力電圧Ｖｉｎに応じた電荷が蓄積される。それにより、ノードＮｓの電圧Ｖｓは、理想的には、入力電圧Ｖｉｎを示す。
【0117】
また、第２サンプリングモードにおいて、ＡＤコンバータ２１２は、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎをデジタル信号に変換して出力する。ＤＡコンバータ２１４は、ＡＤコンバータ２１２の出力信号をアナログ電圧に変換して、ノードＮｄａｃに出力する。それにより、ノードＮｄａｃの電圧Ｖｄａｃは、理想的には、入力電圧Ｖｉｎを示す。
【0118】
その後、ホールドモードでは、スイッチＳＷ２１ｂ，ＳＷ２１ｄがオンからオフに切り替わり、スイッチＳＷ２２がオフからオンに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎと信号キャンセル回路２１ｂの出力電圧との差電位が容量素子Ｃｓにおいてホールドされる。このとき、ネガティブフィードバック回路２２ａは、コンパレータ２２１の非反転入力端子の電圧Ｖｓが基準電圧Ｖｓｓを示すようなアナログ電圧、即ち、ノードＮｄａｃの電圧Ｖｄａｃが基準電圧Ｖｓｓを示すようなアナログ電圧、を生成して、ノードＮｄａｃに出力する。
【0119】
ここで、半導体装置２ｂでは、容量素子Ｃｓの一端であるノードＮｓの電圧Ｖｓと他端であるノードＮｄａｃの電圧Ｖｄａｃが互いに信号成分をキャンセルするように振る舞う。つまり、半導体装置２ｂは、ノードＮｓとノードＮｄａｃとの間の電位差が常に一定であるように制御することにより、そもそも誘電緩和現象による誤差を生じさせない。但し、コンパレータ２２１の非反転入力端子の電圧Ｖｍでは、入力電圧Ｖｉｎの成分（入力信号成分）もキャンセルされる。
【0120】
そこで、半導体装置２ｂは、加算回路２３を用いて、ＡＤコンバータ２１２から出力された入力信号成分（入力電圧ＶｉｎのＡＤ変換結果）と、逐次比較レジスタ回路２２２から出力された、信号キャンセル回路２１ｂによってキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。それにより、半導体装置２ｂは、誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0121】
このように、半導体装置２ｂは、第１サンプリングモードにおいて入力電圧Ｖｉｎが供給されない場合に、容量素子Ｃｓにコモン電圧Ｖｃｍを印加した状態で待機することにより、半導体装置２ａと同程度の効果を奏することができる。また、半導体装置２ｂは、第２サンプリングモードおいてノードＮｓに入力電圧Ｖｉｎを印加し、且つ、ノードＮｄａｃに信号キャンセル回路出力から得られる入力電圧Ｖｉｎと等価な電圧を印加することによっても、半導体装置２ａと同程度の効果を奏することができる。但し、第２サンプリングモードにおいては入力電圧Ｖｉｎが大きく変化しない（つまり、入力電圧ＶｉｎがＤＣ的な振る舞いをする）と見なせる場合に、より大きな効果が期待できる。
【0122】
＜実施の形態３＞
図１４は、実施の形態３に係る半導体装置３の構成例を示す回路図である。半導体装置１がシングルエンドのＡＤコンバータであったのに対し、半導体装置３は差動入力信号に対してＡＤ変換を行うＡＤコンバータである。
図１４は、実施の形態３に係る半導体装置３の構成例を示す回路図である。半導体装置１がシングルエンドのＡＤコンバータであったのに対し、半導体装置３は差動入力信号に対してＡＤ変換を行うＡＤコンバータである。
【0123】
具体的には、半導体装置３は、信号キャンセル回路３１ｐ，３１ｎと、ネガティブフィードバック回路３２と、加減算回路３３と、容量素子Ｃｓｐ，Ｃｓｎと、容量素子Ｃｄａｃｐ，Ｃｄａｃｎと、スイッチＳＷ３１ｐ，ＳＷ３１ｎと、スイッチＳＷ３２と、スイッチＳＷ３３と、を備える。ネガティブフィードバック回路３２は、コンパレータ３２１と、逐次比較レジスタ回路３２２と、ＤＡコンバータ３２３ｐと、ＤＡコンバータ３２３ｎと、を備える。
【0124】
まず、半導体装置３では、一対の差動入力信号の一方であるポジティブ側の入力信号（入力電圧）Ｖｉｎｐを処理する回路として、信号キャンセル回路３１ｐと、コンパレータ３２１と、逐次比較レジスタ回路３２２と、ＤＡコンバータ３２３ｐと、容量素子Ｃｓｐ，Ｃｄａｃｐと、スイッチＳＷ３１ｐ，ＳＷ３２，ＳＷ３３と、が主に用いられる。なお、信号キャンセル回路３１ｐ、コンパレータ３２１、逐次比較レジスタ回路３２２、ＤＡコンバータ３２３ｐ、容量素子Ｃｓｐ，Ｃｄａｃｐ、及び、スイッチＳＷ３１ｐ，ＳＷ３２，ＳＷ３３は、それぞれ、図１に示す半導体装置１における、信号キャンセル回路１１、コンパレータ１２１、逐次比較レジスタ回路１２２、ＤＡコンバータ１２３、容量素子Ｃｓ，Ｃｄａｃ、及び、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３に対応する。
【0125】
また、半導体装置３では、一対の差動入力信号の他方であるネガティブ側の入力信号（入力電圧）Ｖｉｎｎを処理する回路として、信号キャンセル回路３１ｎと、コンパレータ３２１と、逐次比較レジスタ回路３２２と、ＤＡコンバータ３２３ｎと、容量素子Ｃｓｎ，Ｃｄａｃｎと、スイッチＳＷ３１ｎ，ＳＷ３２，ＳＷ３３と、が主に用いられる。なお、信号キャンセル回路３１ｎ、コンパレータ３２１、逐次比較レジスタ回路３２２、ＤＡコンバータ３２３ｎ、容量素子Ｃｓｎ，Ｃｄａｃｎ、及び、スイッチＳＷ３１ｎ，ＳＷ３２，ＳＷ３３は、それぞれ、図１に示す半導体装置１における、信号キャンセル回路１１、コンパレータ１２１、逐次比較レジスタ回路１２２、ＤＡコンバータ１２３、容量素子Ｃｓ，Ｃｄａｃ、及び、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３に対応する。
【0126】
容量素子Ｃｓｐは、コンパレータ３２１の非反転入力端子と、ノードＮｓｐと、の間に設けられている。スイッチＳＷ３１ｐは、入力端子Ｖｉｎｐと、ノードＮｓｐ（容量素子Ｃｓｐの一端）と、の間に設けられている。容量素子Ｃｓｎは、コンパレータ３２１の反転入力端子と、ノードＮｓｎと、の間に設けられている。スイッチＳＷ３１ｎは、入力端子Ｖｉｎｎと、ノードＮｓｎ（容量素子Ｃｓｎの一端）と、の間に設けられている。スイッチＳＷ３２は、ノードＮｓｐとノードＮｓｎとの間に設けられている。スイッチＳＷ３３は、コンパレータ３２１の非反転入力端子及び反転入力端子の間に設けられている。
【0127】
容量素子Ｃｄａｃｐは、コンパレータ３２１の非反転入力端子と、ノードＮｄａｃｐと、の間に設けられている。信号キャンセル回路３１ｐは、入力端子Ｖｉｎｐと、ノードＮｄａｃｐ（容量素子Ｃｄａｃｐの一端）と、の間に設けられている。
【0128】
信号キャンセル回路３１ｐは、サブのＡＤコンバータ３１２ｐと、反転回路３１３ｐと、サブのＤＡコンバータ３１４ｐと、スイッチＳＷ３１ａｐと、スイッチＳＷ３１ｂｐと、スイッチＳＷ３２ａｐと、を備える。ＡＤコンバータ３１２ｐ、反転回路３１３ｐ、ＤＡコンバータ３１４ｐ、スイッチＳＷ３１ａｐ、スイッチＳＷ３１ｂｐ、及び、スイッチＳＷ３２ａｐは、それぞれ、図１に示す信号キャンセル回路１１に設けられた、ＡＤコンバータ１１２、反転回路１１３、ＤＡコンバータ１１４、スイッチＳＷ１１ａ、スイッチＳＷ１１ｂ、及び、スイッチＳＷ１２ａに対応する。ここで、信号キャンセル回路３１ｐでは、ネガティブ側の入力電圧Ｖｉｎｎ（即ち、入力電圧Ｖｉｎｐを反転させた電圧）を用いることにより、反転回路１１１に対応する回路が不要である。具体的には、スイッチＳＷ３１ａｐは、入力端子Ｖｉｎｎと、ノードＮｄａｃｐと、の間に設けられている。
【0129】
容量素子Ｃｄａｃｎは、コンパレータ３２１の反転入力端子と、ノードＮｄａｃｎと、の間に設けられている。信号キャンセル回路３１ｎは、入力端子Ｖｉｎｎと、ノードＮｄａｃｎ（容量素子Ｃｄａｃｎの一端）と、の間に設けられている。
【0130】
信号キャンセル回路３１ｎは、サブのＡＤコンバータ３１２ｎと、反転回路３１３ｎと、サブのＤＡコンバータ３１４ｎと、スイッチＳＷ３１ａｎと、スイッチＳＷ３１ｂｎと、スイッチＳＷ３２ａｎと、を備える。ＡＤコンバータ３１２ｎ、反転回路３１３ｎ、ＤＡコンバータ３１４ｎ、スイッチＳＷ３１ａｎ、スイッチＳＷ３１ｂｎ、及び、スイッチＳＷ３２ａｎは、それぞれ、図１に示す信号キャンセル回路１１に設けられた、ＡＤコンバータ１１２、反転回路１１３、ＤＡコンバータ１１４、スイッチＳＷ１１ａ、スイッチＳＷ１１ｂ、及び、スイッチＳＷ１２ａに対応する。ここで、信号キャンセル回路３１ｎでは、ポジティブ側の入力電圧Ｖｉｎｐ（即ち、入力電圧Ｖｉｎｎを反転させた電圧）を用いることにより、反転回路１１１に対応する回路が不要である。具体的には、スイッチＳＷ３１ａｎは、入力端子Ｖｉｎｐと、ノードＮｄａｃｎと、の間に設けられている。
【0131】
逐次比較レジスタ回路３２２は、コンパレータ３２１の比較結果に応じたデジタル信号（ＤＡコンバータ１２３ｐ，１２３ｎのそれぞれのスイッチを制御する制御信号）を出力するとともに、確定したデジタル値の出力信号を出力する。ＤＡコンバータ３２３ｐは、逐次比較レジスタ回路３２２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ３２ａｐは、ＤＡコンバータ３２３ｐの出力と、ノードＮｄａｃｐと、の間に設けられている。ＤＡコンバータ３２３ｎは、逐次比較レジスタ回路３２２から出力されたデジタル信号をアナログ電圧に変換して出力する。スイッチＳＷ３２ａｎは、ＤＡコンバータ３２３ｎの出力と、ノードＮｄａｃｎと、の間に設けられている。
【0132】
加減算回路３３は、ＡＤコンバータ３１２ｐの出力とＡＤコンバータ３１２ｎの出力との差と、逐次比較レジスタ回路３２２の出力と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。
【0133】
図１５は、半導体装置３の動作を示すタイミングチャートである。なお、各スイッチは、ローレベルの制御信号によってオフし、ハイレベルの制御信号によってオンするものとする。また、半導体装置３の動作モードは、少なくとも、サンプリングモード、及び、ホールドモードを含む。サンプリングモードは、第１サンプリングモードと、第２サンプリングモードと、によって構成されている。
【0134】
まず、第１サンプリングモードでは、スイッチＳＷ３１ｐ，ＳＷ３１ｎがオン状態を示し、スイッチＳＷ３１ａｐ，ＳＷ３１ａｎがオン状態を示し、スイッチＳＷ３１ｂｐ，ＳＷ３１ｂｎがオフ状態を示し、スイッチＳＷ３２，ＳＷ３２ａｐ，ＳＷ３２ａｎがオフ状態を示し、スイッチＳＷ３３がオン状態を示す。それにより、入力電圧Ｖｉｎｐ，Ｖｉｎｎのサンプリングが行われる。つまり、ノードＮｓｐ（容量素子Ｃｓｐの一端）には、入力電圧Ｖｉｎｐに応じた電荷が蓄積され、ノードＮｓｎ（容量素子Ｃｓｎの一端）には、入力電圧Ｖｉｎｎに応じた電荷が蓄積される。それにより、ノードＮｓｐの電圧Ｖｓｐは、理想的には入力電圧Ｖｉｎｐを示し、ノードＮｓｎの電圧Ｖｓｎは、理想的には入力電圧Ｖｉｎｎを示す。また、ノードＮｄａｃｐ（容量素子Ｃｄａｃｐの一端）には、入力電圧Ｖｉｎｐを反転させた電圧Ｖｉｎｎに応じた電荷が蓄積され、ノードＮｄａｃｎ（容量素子Ｃｄａｃｎの一端）には、入力電圧Ｖｉｎｎを反転させた電圧Ｖｉｎｐに応じた電荷が蓄積される。それにより、ノードＮｄａｃｐの電圧Ｖｄａｃｐは、理想的には電圧Ｖｉｎｎを示し、ノードＮｄａｃｎの電圧Ｖｄａｃｎは、理想的には電圧Ｖｉｎｐを示す。
【0135】
その後、第２サンプリングモードでは、スイッチＳＷ３１ａｐ，ＳＷ３１ａｎがオンからオフに切り替わり、スイッチＳＷ３１ｂｐ，ＳＷ３１ｂｎがオフからオンに切り替わる。それにより、ＡＤコンバータ３１２ｐは、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎｐをデジタル信号に変換して出力する。反転回路３１３ｐは、ＡＤコンバータ３１２ｐの出力信号を反転させて出力する。ＤＡコンバータ３１４ｐは、反転回路３１３ｐの出力信号をアナログ電圧に変換して、ノードＮｄａｃｐに出力する。また、ＡＤコンバータ３１２ｎは、第１サンプリングモードにおいてサンプリングしてホールドした入力電圧Ｖｉｎｎをデジタル信号に変換して出力する。反転回路３１３ｎは、ＡＤコンバータ３１２ｎの出力信号を反転させて出力する。ＤＡコンバータ３１４ｎは、反転回路３１３ｎの出力信号をアナログ電圧に変換して、ノードＮｄａｃｎに出力する。
【0136】
その後、ホールドモードでは、スイッチＳＷ３１ｐ，ＳＷ３１ｎがオンからオフに切り替わり、スイッチＳＷ３１ｂｐ，ＳＷ３１ｂｎがオンからオフに切り替わり、スイッチＳＷ３２，ＳＷ３２ａｐ，ＳＷ３２ａｎがオフからオンに切り替わり、スイッチＳＷ３３がオンからオフに切り替わる。それにより、サンプリングされた入力電圧Ｖｉｎｐ，Ｖｉｎｎがそれおれ容量素子Ｃｓｐ，Ｃｓｎにおいてホールドされる。また、サンプリングされたＤＡコンバータ３１４ｐの出力電圧（電圧Ｖｉｎｎ相当）、及び、サンプリングされたＤＡコンバータ３１４ｎの出力電圧（電圧Ｖｉｎｐ相当）が、それぞれ容量素子Ｃｄａｃｐ，Ｃｄａｃｎにおいてホールドされる。
【0137】
ここで、スイッチＳＷ３２がオンすることによってノードＮｓｐ，Ｎｓｎを差動ショートさせ、ネガティブフィードバック回路３２は、コンパレータ３２１の非反転入力端子の電圧Ｖｍｐとコンパレータ３２１の反転入力端子の電圧Ｖｍｎが一致するように、ノードＮｄａｃｐの電圧ＶｄａｃｐとノードＮｄａｃｎの電圧Ｖｄａｃｎを制御する。
【0138】
ここで、半導体装置３では、誘電緩和現象によって容量素子Ｃｓｐ及び容量素子Ｃｓｎにおいて誤差が発生し、誘電緩和現象によって容量素子Ｃｄａｃｐ及び容量素子Ｃｄａｃｎにおいて逆極性の誤差が発生する。そのため、容量素子Ｃｓｐの他端及び容量素子Ｃｄａｃｐの他端が共通に接続されたコンパレータ３２１の非反転入力端子の電圧Ｖｍｐと、容量素子Ｃｓｎの他端及び容量素子Ｃｄａｃｎの他端が共通に接続されたコンパレータ３２１の反転入力端子の電圧Ｖｍｎとの差電圧では、それらの誤差成分がキャンセルされる。但し、コンパレータ３２１の非反転入力端子の電圧Ｖｍｐ，Ｖｍｎでは、入力電圧Ｖｉｎの成分（入力信号成分）もキャンセルされる。
【0139】
そこで、半導体装置３は、加減算回路３３を用いて、ＡＤコンバータ３１２ｐから出力された入力信号成分（入力電圧ＶｉｎｐのＡＤ変換結果）とＡＤコンバータ３１２ｎから出力された入力信号成分（入力電圧ＶｉｎｎのＡＤ変換結果）との差と、逐次比較レジスタ回路３２２から出力された、信号キャンセル回路３１ｐ，３１ｎによりキャンセルされなかった信号成分と、を加算し、その加算結果をデジタルの出力信号ＡＤＯＵＴとして出力する。それにより、半導体装置３は、整定誤差のキャンセルされた精度の高いデジタルの出力信号ＡＤＯＵＴを出力することができる。
【0140】
このように、本実施の形態に係る半導体装置３は、半導体装置１と同等程度の効果を奏することができる。
【0141】
＜半導体装置３の第１変形例＞
図１６は、半導体装置３の第１変形例を半導体装置３ａとして示す回路図である。半導体装置３ａは、半導体装置３と比較して、信号キャンセル回路３１ｐ，３１ｎの代わりに信号キャンセル回路４１ｐ，４２ｎを備え、加減算回路３３の代わりに加算回路３３ａを備える。信号キャンセル回路４１ｐは、信号キャンセル回路３１ｐと比較して、シングルエンドのＡＤコンバータ３１２ｐの代わりに、差動入力信号に対してＡＤ変換を行うＡＤコンバータ４１２ｐを備える。信号キャンセル回路４１ｎは、信号キャンセル回路４１ｎと比較して、ＡＤコンバータ３１２ｎ及び反転回路３１３ｎを備えない。信号キャンセル回路４１ｎでは、ＤＡコンバータ３１４ｎが、ＡＤコンバータ４１２ｐの出力信号をアナログ電圧に変換するように構成されている。半導体装置３ａのその他の構成については、半導体装置３の場合と同様であるため、その説明を省略する。
図１６は、半導体装置３の第１変形例を半導体装置３ａとして示す回路図である。半導体装置３ａは、半導体装置３と比較して、信号キャンセル回路３１ｐ，３１ｎの代わりに信号キャンセル回路４１ｐ，４２ｎを備え、加減算回路３３の代わりに加算回路３３ａを備える。信号キャンセル回路４１ｐは、信号キャンセル回路３１ｐと比較して、シングルエンドのＡＤコンバータ３１２ｐの代わりに、差動入力信号に対してＡＤ変換を行うＡＤコンバータ４１２ｐを備える。信号キャンセル回路４１ｎは、信号キャンセル回路４１ｎと比較して、ＡＤコンバータ３１２ｎ及び反転回路３１３ｎを備えない。信号キャンセル回路４１ｎでは、ＤＡコンバータ３１４ｎが、ＡＤコンバータ４１２ｐの出力信号をアナログ電圧に変換するように構成されている。半導体装置３ａのその他の構成については、半導体装置３の場合と同様であるため、その説明を省略する。
【0142】
半導体装置３ａは、半導体装置３と同等程度の効果を奏することができる。さらに、半導体装置３ａは、ＡＤコンバータの数を減らすことができるため、回路規模を低減する事ができる。
【0143】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【0144】
さらに本開示は、半導体装置１～３の処理の一部又は全部を、ＣＰＵ(Central Processing Unit)にコンピュータプログラムを実行させることにより実現することが可能である。
【0145】
上述したプログラムは、コンピュータに読み込まれた場合に、実施形態で説明された１又はそれ以上の機能をコンピュータに行わせるための命令群（又はソフトウェアコード）を含む。プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、ＲＡＭ(Random-Access Memory)、ＲＯＭ(Read-Only Memory)、フラッシュメモリ、ＳＳＤ(Solid-State Drive)又はその他のメモリ技術、ＣＤ－ＲＯＭ、ＤＶＤ(Digital Versatile Disc)、Ｂｌｕ－ｒａｙ（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
【符号の説明】
【0146】
１ 半導体装置
１ａ，１ｂ，１ｃ 半導体装置
２ 半導体装置
２ａ，２ｂ 半導体装置
３ 半導体装置
３ａ 半導体装置
１１ 信号キャンセル回路
１１ａ，１１ｂ 信号キャンセル回路
１２ ネガティブフィードバック回路
１２ａ，１２ｃ ネガティブフィードバック回路
１３ 加算回路
１４ ＡＤコンバータ
２１ 信号キャンセル回路
２１ａ，２１ｂ 信号キャンセル回路
２２ ネガティブフィードバック回路
２２ａ ネガティブフィードバック回路
２３ 加算回路
３１ｐ 信号キャンセル回路
３１ｎ 信号キャンセル回路
３２ ネガティブフィードバック回路
４１ｐ 信号キャンセル回路
４１ｎ 信号キャンセル回路
１１１ 反転回路
１１２ ＡＤコンバータ
１１３ 反転回路
１１４ ＤＡコンバータ
１２１ コンパレータ
１２２ 逐次比較レジスタ回路
１２３ ＤＡコンバータ
１２４ オペアンプ
２１２ ＡＤコンバータ
２１４ ＤＡコンバータ
２２１ コンパレータ
２２２ 逐次比較レジスタ回路
２２３ ＤＡコンバータ
Ｃｓ 容量素子
Ｃｄａｃ 容量素子
ＳＷ１１ スイッチ
ＳＷ１１ａ，ＳＷ１１ｂ，ＳＷ１１ｃ，ＳＷ１１ｄ スイッチ
ＳＷ１２ スイッチ
ＳＷ１２ａ スイッチ
ＳＷ１３ スイッチ
ＳＷ２１ スイッチ
ＳＷ２１ａ，ＳＷ２１ｂ，ＳＷ２１ｃ，ＳＷ２１ｄ スイッチ
ＳＷ２２ スイッチ
１ａ，１ｂ，１ｃ 半導体装置
２ 半導体装置
２ａ，２ｂ 半導体装置
３ 半導体装置
３ａ 半導体装置
１１ 信号キャンセル回路
１１ａ，１１ｂ 信号キャンセル回路
１２ ネガティブフィードバック回路
１２ａ，１２ｃ ネガティブフィードバック回路
１３ 加算回路
１４ ＡＤコンバータ
２１ 信号キャンセル回路
２１ａ，２１ｂ 信号キャンセル回路
２２ ネガティブフィードバック回路
２２ａ ネガティブフィードバック回路
２３ 加算回路
３１ｐ 信号キャンセル回路
３１ｎ 信号キャンセル回路
３２ ネガティブフィードバック回路
４１ｐ 信号キャンセル回路
４１ｎ 信号キャンセル回路
１１１ 反転回路
１１２ ＡＤコンバータ
１１３ 反転回路
１１４ ＤＡコンバータ
１２１ コンパレータ
１２２ 逐次比較レジスタ回路
１２３ ＤＡコンバータ
１２４ オペアンプ
２１２ ＡＤコンバータ
２１４ ＤＡコンバータ
２２１ コンパレータ
２２２ 逐次比較レジスタ回路
２２３ ＤＡコンバータ
Ｃｓ 容量素子
Ｃｄａｃ 容量素子
ＳＷ１１ スイッチ
ＳＷ１１ａ，ＳＷ１１ｂ，ＳＷ１１ｃ，ＳＷ１１ｄ スイッチ
ＳＷ１２ スイッチ
ＳＷ１２ａ スイッチ
ＳＷ１３ スイッチ
ＳＷ２１ スイッチ
ＳＷ２１ａ，ＳＷ２１ｂ，ＳＷ２１ｃ，ＳＷ２１ｄ スイッチ
ＳＷ２２ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】