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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025287
(43)【公開日】2025-02-21
(54)【発明の名称】半導体装置とその製造方法
(51)【国際特許分類】
H01L 21/301 20060101AFI20250214BHJP
【ＦＩ】
H01L21/78 U
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023129927
(22)【出願日】2023-08-09
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】植茶 雅史
(72)【発明者】
【氏名】南雲 裕司
(72)【発明者】
【氏名】霜野 貴也
【テーマコード（参考）】
5F063
【Ｆターム（参考）】
5F063AA05
5F063BA45
5F063CB02
5F063CB10
5F063CB28
5F063CC35
5F063DD34
5F063DD78
5F063DF12
(57)【要約】
【課題】チッピングが発生しにくい構造を備えた半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２の第１主面２ａ上に設けられている凸状のパターン構造６と、を備えており、第１側面３ａから第１方向に沿って第１所定距離Ｄ１内にあるパターン構造６と、第２側面３ｂから第１方向に沿って第１所定距離Ｄ１内にあるパターン構造６と、が第２方向に伸びる線に対して対称であり、第３側面３ｃから第２方向に沿って第２所定距離Ｄ２内にあるパターン構造６と、第４側面３ｄから第２方向に沿って第２所定距離Ｄ２内にあるパターン構造６と、が第１方向に伸びる線に対して対称である。
【選択図】図２
【解決手段】半導体装置１は、半導体基板２と、半導体基板２の第１主面２ａ上に設けられている凸状のパターン構造６と、を備えており、第１側面３ａから第１方向に沿って第１所定距離Ｄ１内にあるパターン構造６と、第２側面３ｂから第１方向に沿って第１所定距離Ｄ１内にあるパターン構造６と、が第２方向に伸びる線に対して対称であり、第３側面３ｃから第２方向に沿って第２所定距離Ｄ２内にあるパターン構造６と、第４側面３ｄから第２方向に沿って第２所定距離Ｄ２内にあるパターン構造６と、が第１方向に伸びる線に対して対称である。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体装置（１）であって、
第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、
前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、
を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置。
第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、
前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、
を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置。
【請求項2】
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項１に記載の半導体装置。
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項１に記載の半導体装置。
【請求項3】
前記半導体基板の前記第２主面の残留応力が前記第１主面の残留応力よりも高い、請求項１に記載の半導体装置。
【請求項4】
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、請求項１に記載の半導体装置。
【請求項5】
前記半導体基板の材料が炭化珪素である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
半導体装置（１）の製造方法であって、
第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、
前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、
を備えており、
個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する、半導体基板を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置の製造方法。
第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、
前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、
を備えており、
個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する、半導体基板を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置の製造方法。
【請求項7】
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項６に記載の半導体装置の製造方法。
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項６に記載の半導体装置の製造方法。
【請求項8】
前記分割工程よりも前に、前記半導体ウェハの前記第２主面の前記複数の第１スクライブラインと前記複数の第２スクライブラインの各々に押圧部材（１８）を押し当てることにより前記半導体ウェハ内にクラック（５）を形成するクラック形成工程、をさらに備えている、請求項６に記載の半導体装置の製造方法。
【請求項9】
前記分割工程よりも前に、前記半導体ウェハの前記第１主面側に保護テープを貼り付ける貼付工程、をさらに備えている、請求項６に記載の半導体装置の製造方法。
【請求項10】
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、請求項６に記載の半導体装置の製造方法。
【請求項11】
前記半導体ウェハの材料が炭化珪素である、請求項６に記載の半導体装置の製造方法。
【請求項12】
前記半導体ウェハ内の前記複数の素子領域は、実素子領域（３Ａ）と検査素子領域（３Ｂ）を含み、
前記検査素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さは、前記検査素子領域に隣接する前記実素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さと同一又はそれよりも高い、請求項６～１１のいずれか一項に記載の半導体装置の製造方法。
前記検査素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さは、前記検査素子領域に隣接する前記実素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さと同一又はそれよりも高い、請求項６～１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書が開示する技術は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
半導体装置の製造方法は、複数の素子領域がマトリクス状に配置された半導体ウェハを素子領域毎に個片化する工程を備えている。このような個片化工程において、スクライブアンドブレイク工法が採用されることがある。スクライブアンドブレイク工法は、隣り合う素子領域の境界に沿って脆弱部を形成した後に、境界に沿って分割部材を押し当てて半導体ウェハを分割する工法である。スクライブアンドブレイク工法は、脆弱部を起点とする劈開により半導体ウェハが分割されるので、比較的硬い材料に対しても有用である。また、スクライブアンドブレイク工法は、スクライブラインを狭くすることができるので、半導体ウェハ当たりの取り数を増加させることが可能なことから、製造コストを低減することができる。特許文献１には、スクライブアンドブレイク工法を採用した半導体装置の製造方法の一例が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－１０４５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
スクライブアンドブレイク工法では、分割部材を押し当てて半導体ウェハを分割するときに、チップの一部が欠けるチッピングという現象が発生してしまうことがある。本明細書では、チッピングが発生しにくい構造を備えた半導体装置、及び、チッピングの発生が抑えられる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
本明細書が開示する半導体装置（１）は、第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、を備えていてもよい。前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であってもよい。前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称であってもよい。この半導体装置は、半導体ウェハを分割して個片化されるときに、チッピングが生じにくい構造を備えている。
【0006】
本明細書が開示する半導体装置（１）の製造方法は、第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、を備えていてもよい。個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する半導体基板を備えていてもよい。前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であってもよい。前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称であってもよい。この半導体装置の製造方法では、前記分割工程において、隣接する素子領域の各々に均等な荷重が加わるので、チッピングの発生が抑えられる。
【図面の簡単な説明】
【0007】
【図1】半導体ウェハのレイアウトを模式的に表す平面図。
【図2】（Ａ）ｘ軸方向に隣接する素子領域を含む断面図であって、パターン構造を模式的に示す断面図。（Ｂ）ｙ軸方向に隣接する素子領域を含む断面図であって、パターン構造を模式的に示す断面図。
【図3】４つの素子領域のレイアウトを模式的に表す拡大平面図。
【図4】個片化された半導体装置のレイアウトを模式的に表す平面図。
【図5】個片化された半導体装置のレイアウトを模式的に表す平面図。
【図6】保護テープ貼付工程を説明するための図。
【図7】クラック形成工程を説明するための図。
【図8】分割工程を説明するための図。
【図9】分割工程を説明するための図。
【図10】分割工程を説明するための図。
【図11】比較例の分割工程を説明するための図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本明細書が開示する技術について説明する。図示明瞭化を目的として、図面中の繰り返し構造についてはその一部のみに符号を付す。以下では、相互に直交するｘｙｚ座標を用いて半導体ウェハ及び半導体装置の構造について説明する。ｘ軸及びｙ軸が半導体ウェハ及び半導体装置の半導体基板の主面に平行に伸びており、ｚ軸が半導体ウェハ及び半導体装置の半導体基板の厚み方向に平行に伸びている。
【0009】
図１に、半導体ウェハ２のレイアウトを表す平面図を模式的に示す。半導体ウェハ２の材料は、特に限定されるものではないが、例えば炭化珪素、窒化物半導体又はシリコンであってもよい。この例では、半導体ウェハ２の材料が炭化珪素である。半導体ウェハ２内には複数の素子領域３がマトリクス状に配置されている。複数の素子領域３は、ハッチングが施されていない複数の実素子領域３Ａと、ハッチングが施された複数の検査素子領域３Ｂ（「ＴＥＧ（Test Element Group）領域」とも称される）と、を含む。
【0010】
実素子領域３Ａは、素子構造が形成される領域であり、個片化された後に半導体装置となる領域である。実素子領域３Ａに形成される素子構造は、特に限定されるものではないが、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はダイオードであってもよい。この例では、実素子領域３Ａに形成される素子構造がＭＯＳＦＥＴである。
【0011】
検査素子領域３Ｂは、テストパターンが形成される領域である。検査素子領域３Ｂのテストパターンは、特に限定されるものではないが、例えば実素子領域３Ａの素子構造を形成するときのプロセスを評価するためのテストパターンであってもよく、実素子領域３Ａの素子構造の電気的特性を評価するためのテストパターンであってもよい。検査素子領域３Ｂは、その目的に応じて半導体ウェハ２内に適宜形成される。
【0012】
複数の素子領域３は、スクライブライン１２によって区画されている。スクライブライン１２は、ｘ軸方向に伸びる複数の第１スクライブライン１２ｘと、ｙ軸方向に伸びる複数の第２スクライブライン１２ｙと、を含む。複数の第１スクライブライン１２ｘの各々は、ｙ軸方向に相互に間隔を置いて伸びている。複数の第２スクライブライン１２ｙの各々は、ｘ軸方向に相互に間隔を置いて伸びている。スクライブライン１２には、半導体ウェハ２を分割するときの分割予定線４が含まれる。分割予定線４は、実際に半導体ウェハ２の上に記された線ではなく、仮想的な線である。
【0013】
図２に、隣接する素子領域３を含む断面図を模式的に示す。図２（Ａ）はｘ軸方向に隣接する素子領域３を含む断面図であり、図２（Ｂ）はｙ軸方向に隣接する素子領域３を含む断面図である。なお、図示される素子領域３は、実素子領域３Ａと検査素子領域３Ｂのいずれであってもよい。即ち、図２（Ａ）の断面図は半導体ウェハ２内においてｘ軸方向に隣接する任意の素子領域３を含む断面図を示しており、図２（Ｂ）の断面図は半導体ウェハ２内においてｙ軸方向に隣接する任意の素子領域３を含む断面図を示している。図２に示すように、半導体ウェハ２は、ｘｙ平面に平行に延びているとともにｚ軸方向に対向する第１主面２ａと第２主面２ｂを含む。半導体ウェハ２の第１主面２ａ上には、第１主面２ａから突出する凸状のパターン構造６が複数の素子領域３の各々に設けられている。素子領域３が実素子領域３Ａの場合、実素子領域３Ａに設けられているパターン構造６は、素子構造を構成する絶縁体（この例では、ポリイミドである）の保護膜、金属電極等のパターンである。なお、実素子領域３Ａに設けられているパターン構造６は、複数の実素子領域３Ａの間で共通形状である。素子領域３が検査素子領域３Ｂの場合、検査素子領域３Ｂに設けられているパターン構造６は、テストパターンとして形成された絶縁体（この例では、ポリイミドである）の保護膜、金属電極等のパターンである。
【0014】
スクライブライン１２は、隣接する素子領域３の間であってパターン構造６が設けられていない領域として定義される。図２（Ａ）に示すように、第２スクライブライン１２ｙの幅は２×Ｗ２であり、素子領域３の各々の第２スクライブライン１２の幅がＷ２である。図２（Ｂ）に示すように、第１スクライブライン１２ｘの幅は２×Ｗ１であり、素子領域３の各々の第１スクライブライン１２ｘの幅がＷ１である。なお、第１スクライブライン１２ｘの幅Ｗ１と第２スクライブライン１２ｙの幅Ｗ２は、同一の大きさであってもよく、異なる大きさであってもよい。
【0015】
図３に、半導体ウェハ２の第１主面２ａのうち４つの素子領域３（この例では、４つの実素子領域３Ａ）を含む拡大平面図を模式的に示す。４つの素子領域３の各々には、グレーで図示されたポリイミドの保護膜７と、保護膜７で囲まれたアルミニウムの複数の電極部８と、が設けられている。複数の電極部８は、一対の主電極と、ゲート信号及びセンサ信号の入出力のための複数の信号電極と、を含む。これら保護膜７と電極部８がパターン構造６を構成する。
【0016】
ここで、スクライブライン１２とパターン構造６の関係について説明する。図４及び図５に、個片化された後の半導体装置１を示す。なお、スクライブライン１２に沿って分割された半導体ウェハ２の各々は半導体基板と称する。後述の製造方法で説明するように、スクライブアンドブレイク工法を用いて分割された半導体装置１の半導体基板は、４つの劈開面を有している。第１側面３ａと第２側面３ｂは、ｚ軸方向に沿って第１主面２ａと第２主面２ｂの間を延びているとともに第１主面２ａ及び第２主面２ｂに平行なｘ方向において対向している。第３側面３ｃと第４側面３ｄは、ｚ軸方向に沿って第１主面２ａと第２主面２ｂの間を延びているとともに第１主面２ａ及び第２主面２ｂに平行なｙ方向において対向している。
【0017】
図４に示すように、第１側面３ａからｘ方向に沿って第１所定距離Ｄ１内にあるパターン構造と、第２側面３ｂからｘ方向に沿って第１所定距離Ｄ１内にあるパターン構造と、がｙ方向に伸びる線に対して対称である。この例では、第１所定距離Ｄ１内にあるパターン構造がポリイミドの保護膜７のみである。したがって、第１側面３ａからｘ方向に沿って第１所定距離Ｄ１内にある保護膜７の構造と、第２側面３ｂからｘ方向に沿って第１所定距離Ｄ１内にある保護膜７の構造と、がｙ方向に伸びる線に対して対称である。即ち、ｙ方向に伸びる線に対して対称な位置関係にある第１所定距離Ｄ１内の保護膜７の高さが同一である。なお、第１所定距離Ｄ１は、図２（Ａ）に示すように、個片化された半導体装置１の第２スクライブライン１２ｙの幅Ｗ２の２倍として定義される。
【0018】
図５に示すように、第３側面３ｃからｙ方向に沿って第２所定距離Ｄ２内にあるパターン構造と、第４側面３ｄからｙ方向に沿って第２所定距離Ｄ２内にあるパターン構造と、がｘ方向に伸びる線に対して対称である。この例では、第２所定距離Ｄ２内にあるパターン構造がポリイミドの保護膜７のみである。したがって、第３側面３ｃからｙ方向に沿って第２所定距離Ｄ２内にある保護膜７の構造と、第４側面３ｄからｙ方向に沿って第２所定距離Ｄ２内にある保護膜７の構造と、がｘ方向に伸びる線に対して対称である。即ち、ｘ方向に伸びる線に対して対称な位置関係にある第２所定距離Ｄ２内の保護膜７の高さが同一である。なお、第２所定距離Ｄ２は、図２（Ｂ）に示すように、第１スクライブライン１２ｘの幅Ｗ１の２倍として定義される。
【0019】
半導体ウェハ２内の複数の実素子領域３Ａのパターン構造６は共通形状である。したがって、上記関係が成立していると、半導体ウェハ２内において隣接する実素子領域３Ａの間では、スクライブライン１２を間に置いて対向するパターン構造６が分割予定線４に対して対称となる。また、検査素子領域３Ｂのパターン構造は、所定距離Ｄ１，Ｄ２内において実素子領域３Ａのパターン構造と共通形状となっていてもよい。この場合、上記関係が成立していると、半導体ウェハ２内において隣接する実素子領域３Ａと検査素子領域３Ｂの間では、スクライブライン１２を間に置いて対向するパターン構造６が分割予定線４に対して対称となる。以下で説明するように、上記関係が成立していると、半導体ウェハ２を個片化するときに、チッピングが抑えられるという効果が得られる。
【0020】
（半導体装置の製造方法）
本明細書が開示する半導体装置の製造方法では、半導体ウェハ２内の素子領域３の各々にパターン構造６を含む素子構造を形成した後に、スクライブアンドブレイク工法を利用して半導体ウェハ２を個片化して半導体装置１を製造する。以下、図面を参照してスクライブアンドブレイク工法について説明する。
本明細書が開示する半導体装置の製造方法では、半導体ウェハ２内の素子領域３の各々にパターン構造６を含む素子構造を形成した後に、スクライブアンドブレイク工法を利用して半導体ウェハ２を個片化して半導体装置１を製造する。以下、図面を参照してスクライブアンドブレイク工法について説明する。
【0021】
（保護テープ貼付工程及びクラック形成工程）
図６に示すように、保護テープ貼付工程では、半導体ウェハ２の第１主面２ａ側に保護テープ１４を貼り付ける。保護テープ１４は、半導体ウェハ２内の複数の素子領域３の各々に形成されたパターン構造６の表面に跨るように貼り付けられる。保護テープ１４の材料は、特に限定されるものではないが、例えば樹脂等であってもよい。次に、半導体ウェハ２のうち保護テープ１４が貼り付けられた面を下にして半導体ウェハ２をステージ１６上に載置する。ステージ１６は、不図示の真空吸着装置を有しており、これにより、半導体ウェハ２を吸着してステージ１６に固定することができる。
図６に示すように、保護テープ貼付工程では、半導体ウェハ２の第１主面２ａ側に保護テープ１４を貼り付ける。保護テープ１４は、半導体ウェハ２内の複数の素子領域３の各々に形成されたパターン構造６の表面に跨るように貼り付けられる。保護テープ１４の材料は、特に限定されるものではないが、例えば樹脂等であってもよい。次に、半導体ウェハ２のうち保護テープ１４が貼り付けられた面を下にして半導体ウェハ２をステージ１６上に載置する。ステージ１６は、不図示の真空吸着装置を有しており、これにより、半導体ウェハ２を吸着してステージ１６に固定することができる。
【0022】
次に、図７に示すように、クラック形成工程では、半導体ウェハ２の第２主面２ｂに対してスクライビングホイール１８を押し当てることにより、半導体ウェハ２にクラック５を伴う溝を形成する。なお、半導体ウェハ２の第２主面２ｂの全面には金属電極（図示省略）が形成されていてもよい。この場合、スクライビングホイール１８は、その金属電極を介して半導体ウェハ２の第２主面２ｂに押し当てられる。スクライビングホイール１８は、円板状の部材であり、支持装置（不図示）に回転可能に軸支されている。クラック形成工程では、半導体ウェハ２の第２主面２ｂにスクライビングホイール１８を押し当てながらスクライビングホイール１８を分割予定線４に沿って移動させる。スクライビングホイール１８は、路面上を転がるタイヤのように半導体ウェハ２の第２主面２ｂ上を転がる。スクライビングホイール１８は、「押圧部材」の一例である。
【0023】
半導体ウェハ２の第２主面２ｂがスクライビングホイール１８により押圧されると、半導体ウェハ２の第２主面２ｂの表層の領域に圧縮応力が生じる。スクライビングホイール１８による押圧箇所には溝が形成される一方で、圧縮応力が生じた領域の直下では、半導体ウェハ２の内部に引張応力が生じる。引張応力は、圧縮応力が生じる領域の直下において、半導体ウェハ２の第２主面２ｂに沿って、分割予定線４から離れる方向に生じる。この引張応力により、半導体ウェハ２の内部に、半導体ウェハ２の厚み方向に延びるクラック５が形成される。クラック５は、半導体ウェハ２の第２主面２ｂの表層近傍に形成される。
【0024】
（分割工程）
次に、図８～図１０に示す分割工程を実施する。図８～図１０では、再び第１主面２ａ側を上にして半導体ウェハ２が描かれている。分割工程では、分割予定線４に沿ってブレイクバー２２を押し当て、分割予定線４に沿って半導体ウェハ２を分割する。ここでは、まず、図８に示すように、半導体ウェハ２を２つの支持台２４上に載置する。２つの支持台２４は、間隔を空けて配置されている。半導体ウェハ２を支持台２４に載置するときには、分割すべき位置（ブレイクバー２２を押し当てる位置）の下方に当該間隔が位置するように、半導体ウェハ２が載置される。その後、図９に示すように、保護テープ１４を介して半導体ウェハ２の第１主面２ａにブレイクバー２２を押し当てる。ブレイクバー２２は、「分割部材」の一例である。
次に、図８～図１０に示す分割工程を実施する。図８～図１０では、再び第１主面２ａ側を上にして半導体ウェハ２が描かれている。分割工程では、分割予定線４に沿ってブレイクバー２２を押し当て、分割予定線４に沿って半導体ウェハ２を分割する。ここでは、まず、図８に示すように、半導体ウェハ２を２つの支持台２４上に載置する。２つの支持台２４は、間隔を空けて配置されている。半導体ウェハ２を支持台２４に載置するときには、分割すべき位置（ブレイクバー２２を押し当てる位置）の下方に当該間隔が位置するように、半導体ウェハ２が載置される。その後、図９に示すように、保護テープ１４を介して半導体ウェハ２の第１主面２ａにブレイクバー２２を押し当てる。ブレイクバー２２は、「分割部材」の一例である。
【0025】
ブレイクバー２２の下方には支持台２４が存在しないので、保護テープ１４を介して半導体ウェハ２の第１主面２ａにブレイクバー２２を押し当てると、２つの支持台２４の間隔内に入り込むように、半導体ウェハ２が撓む。ここで、クラック５は、半導体ウェハ２の第２主面２ｂ側に形成されている。このため、半導体ウェハ２に第１主面２ａ側からブレイクバー２２を押し当てると、押し当てられた部分（ライン）を軸として半導体ウェハ２が撓み、半導体ウェハ２の第２主面２ｂ側ではクラック５に対して分割位置に隣接する２つの素子領域３を引き離す方向に力が加わる。また、上述したように、クラック５の周囲には引張応力が印加されている。このため、第１主面２ａにブレイクバー２２を押し当てると、クラック５が半導体ウェハ２の厚み方向に伸展し、クラック５を起点として、半導体ウェハ２が結晶面に沿って劈開する。これにより、半導体ウェハ２が分割される。分割工程では、上述のブレイクバー２２を半導体ウェハ２の第１主面２ａに押し当てる工程を、各分割予定線４に沿って繰り返し実施する。これにより、半導体ウェハ２を各素子領域３の境界に沿って分割することができる。その結果、図１０に示すように、半導体ウェハ２が複数の半導体装置１に個片化される。
【0026】
以上に説明したように、スクライビングホイール１８によりクラック５を形成して、ブレイクバー２２により分割することで、半導体装置１を製造する。切削（ダイシング）ではなくクラック５を起点とする劈開により半導体ウェハ２が分割されるので、比較的硬い炭化珪素に対しても有用である。また、スクライブアンドブレイク工法は、スクライブライン１２ｘ、１２ｙを狭くすることができるので、半導体ウェハ２当たりの取り数を増加させることが可能なことから、製造コストを低減することができる。
【0027】
ここで、図１１を参照し、比較例の分割工程について説明する。この比較例は、隣接する素子領域３の第１主面２ａ上に形成されたパターン構造６が対称ではない例である。具体的には、分割予定線４から所定距離（図２のＤ１及びＤ２を参照）内にあるパターン構造６の最大高さが、図示左側の素子領域３よりも図示右側の素子領域３において低い（この例では、図示右側の素子領域３において、分割予定線４から所定距離内にパターン構造が形成されておらず、パターン構造６の高さが「０」である）。図１１に示すように、パターン構造６が非対称の比較例では、保護テープ１４を介して半導体ウェハ２の第１主面２ａにブレイクバー２２を押し当てたときに、隣接する素子領域３の各々に加わる荷重に差が生じる。分割予定線４から所定距離内にあるパターン構造６の最大高さが高い方の素子領域３に相対的に大きな荷重が加わる。このような荷重差は、パターン構造６の最大高さが高い方の素子領域３にチッピングを生じさせ得る。
【0028】
図２に示すように、本実施形態では、隣接する素子領域３において、分割予定線４から所定距離Ｄ１，Ｄ２内にあるパターン構造６が分割予定線４に対して対称に構成されている。このため、図９に示すように、保護テープ１４を介して半導体ウェハ２の第１主面２ａにブレイクバー２２を押し当てたときに、隣接する素子領域３の各々に均等な荷重が加わる。この結果、本実施形態の分割工程では、チッピングの発生が抑えられる。なお、本実施形態では、所定距離Ｄ１の大きさについては、対応する第２スクライブライン１２ｙの幅Ｗ２の２倍であり、所定距離Ｄ２の大きさについては、対応する第１スクライブライン１２ｘの幅Ｗ１の２倍である。スクライブライン幅Ｗ１，Ｗ２の２倍である所定距離Ｄ１，Ｄ２内のパターン構造６が対称であれば、荷重差が十分に小さくなり、チッピングの発生を抑えることができる。なお、素子領域３のうちブレイクバー２２によって荷重が加わる範囲は、ブレイクバー２２の先端の曲率半径、保護テープ１４の厚み及び保護テープ１４内へのブレイクバー２２の押し込み量に依存する。したがって、所定距離Ｄ１，Ｄ２は、「ブレイクバー２２の先端の曲率半径」＋「保護テープ１４の厚み」－「保護テープ１４内へのブレイクバー２２の押し込み量」としてもよい。
【0029】
以下、本明細書が開示する技術の他の特徴について整理する。
【0030】
本明細書が開示する製造方法では、分割工程よりも前に、半導体ウェハ２の第２主面２ｂにスクライビングホイール１８を押し当てることにより半導体ウェハ２内に溝及びクラック５を形成するクラック形成工程を実施する。半導体ウェハ２内に溝及びクラック５を形成するときに半導体ウェハ２の内部に生じた応力は、半導体ウェハ２を分割した後も残留応力として存在する。したがって、本明細書が開示する製造方法で製造された半導体装置１では、半導体基板２の第２主面２ｂの残留応力が第１主面２ａの残留応力よりも高い。なお、このような残留応力が半導体基板２の第２主面２ｂに存在していても、半導体装置１の電気的特性に与える影響は小さい。なお、スクライビングホイール１８を用いた溝及びクラック５を含む脆弱部の形成に代えて、例えばレーザ照射によって脆弱部を形成してもよい。
【0031】
実素子領域３Ａのパターン構造６と検査素子領域３Ｂのパターン構造６は異なる。このため、従来構造は、実素子領域３Ａにおいて所定距離Ｄ１，Ｄ２内にあるパターン構造６と検査素子領域３Ｂにおいて所定距離Ｄ１，Ｄ２内にあるパターン構造６は異なっており、隣接する実素子領域３Ａと検査素子領域３Ｂの間において所定距離Ｄ１，Ｄ２内にあるパターン構造６は非対称である。本明細書が開示する技術では、検査素子領域３Ｂの所定距離Ｄ１，Ｄ２内にあるパターン構造６が実素子領域３Ａの所定距離Ｄ１，Ｄ２内にあるパターン構造６と同一となるように設計される。これにより、隣接する実素子領域３Ａと検査素子領域３Ｂの間において所定距離Ｄ１，Ｄ２内にあるパターン構造６が対称となり、チッピングの発生が抑えられる。なお、検査素子領域３Ｂの所定距離Ｄ１，Ｄ２内にあるパターン構造６の最大高さが、検査素子領域３Ｂに隣接する実素子領域３Ａの所定距離Ｄ１，Ｄ２内にあるパターン構造６の最大高さよりも高くてもよい。この場合、検査素子領域３Ｂ内に優先的にチッピングが発生するので、実素子領域３Ａ内に発生するチッピングを抑えることができる。
【0032】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
【0033】
（特徴１）
半導体装置（１）であって、
第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、
前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置。
半導体装置（１）であって、
第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、
前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置。
【0034】
（特徴２）
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、特徴１に記載の半導体装置。
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、特徴１に記載の半導体装置。
【0035】
（特徴３）
前記半導体基板の前記第２主面の残留応力が前記第１主面の残留応力よりも高い、特徴１又は２に記載の半導体装置。
前記半導体基板の前記第２主面の残留応力が前記第１主面の残留応力よりも高い、特徴１又は２に記載の半導体装置。
【0036】
（特徴４）
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、特徴１～３のいずれか１つに記載の半導体装置。
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、特徴１～３のいずれか１つに記載の半導体装置。
【0037】
（特徴５）
前記半導体基板の材料が炭化珪素である、特徴１～４のいずれか１つに記載の半導体装置。
前記半導体基板の材料が炭化珪素である、特徴１～４のいずれか１つに記載の半導体装置。
【0038】
（特徴６）
半導体装置（１）の製造方法であって、
第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、
前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、
を備えており、
個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する、半導体基板を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置の製造方法。
半導体装置（１）の製造方法であって、
第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、
前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、
を備えており、
個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する、半導体基板を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置の製造方法。
【0039】
（特徴７）
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、特徴６に記載の半導体装置の製造方法。
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、特徴６に記載の半導体装置の製造方法。
【0040】
（特徴８）
前記分割工程よりも前に、前記半導体ウェハの前記第２主面の前記複数の第１スクライブラインと前記複数の第２スクライブラインの各々に押圧部材（１８）を押し当てることにより前記半導体ウェハ内にクラック（５）を形成するクラック形成工程、をさらに備えている、特徴６又は７に記載の半導体装置の製造方法。
前記分割工程よりも前に、前記半導体ウェハの前記第２主面の前記複数の第１スクライブラインと前記複数の第２スクライブラインの各々に押圧部材（１８）を押し当てることにより前記半導体ウェハ内にクラック（５）を形成するクラック形成工程、をさらに備えている、特徴６又は７に記載の半導体装置の製造方法。
【0041】
（特徴９）
前記分割工程よりも前に、前記半導体ウェハの前記第１主面側に保護テープを貼り付ける貼付工程、をさらに備えている、特徴６～８のいずれか１つに記載の半導体装置の製造方法。
前記分割工程よりも前に、前記半導体ウェハの前記第１主面側に保護テープを貼り付ける貼付工程、をさらに備えている、特徴６～８のいずれか１つに記載の半導体装置の製造方法。
【0042】
（特徴１０）
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、特徴６～９のいずれか１つに記載の半導体装置の製造方法。
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、特徴６～９のいずれか１つに記載の半導体装置の製造方法。
【0043】
（特徴１１）
前記半導体ウェハの材料が炭化珪素である、特徴６～１０のいずれか１つに記載の半導体装置の製造方法。
前記半導体ウェハの材料が炭化珪素である、特徴６～１０のいずれか１つに記載の半導体装置の製造方法。
【0044】
（特徴１２）
前記半導体ウェハ内の前記複数の素子領域は、実素子領域（３Ａ）と検査素子領域（３Ｂ）を含み、
前記検査素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さは、前記検査素子領域に隣接する前記実素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さと同一又はそれよりも高い、特徴６～１１のいずれか１つに記載の半導体装置の製造方法。
前記半導体ウェハ内の前記複数の素子領域は、実素子領域（３Ａ）と検査素子領域（３Ｂ）を含み、
前記検査素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さは、前記検査素子領域に隣接する前記実素子領域の前記第１所定距離内及び前記第２所定距離内にある前記パターン構造の高さと同一又はそれよりも高い、特徴６～１１のいずれか１つに記載の半導体装置の製造方法。
【0045】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【0046】
１：半導体装置、 ２：半導体基板、半導体ウェハ、 ３：素子領域、 ４：分割予定線、 ６：パターン構造、 １２ｘ：第１スクライブライン、 １２ｙ：第２スクライブライン、 Ｄ１：第１所定距離、 Ｄ２：第２所定距離、 Ｗ１，Ｗ２：スクライブライン幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】