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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025459
(43)【公開日】2025-02-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 12/00 20250101AFI20250214BHJP
H10D 84/80 20250101ALI20250214BHJP
H10D 30/66 20250101ALI20250214BHJP
H10D 8/50 20250101ALI20250214BHJP
H10D 62/10 20250101ALI20250214BHJP
【ＦＩ】
H01L29/78 655F
H01L29/78 657D
H01L29/78 653A
H01L29/91 C
H01L29/06 301R
H01L29/06 301V
H01L29/78 652P
H01L29/06 301G
H01L29/78 652Q
H01L27/06 102A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023130237
(22)【出願日】2023-08-09
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】宮田 征典
(72)【発明者】
【氏名】堀田 祥弘
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC10
5F048BB19
5F048BC03
5F048BC12
5F048BD07
(57)【要約】
【課題】セル領域の中央部側に位置する領域が高温になることを抑制する。
【解決手段】セル領域１０およびセル領域１０を囲む外周領域２０を有する半導体基板３０と、セル領域１０に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域１１と、セル領域１０に形成され、ＦＷＤ素子を有するＦＷＤ領域１２と、を備える。そして、半導体基板１０の面方向における一方向において、ＩＧＢＴ領域１１とＦＷＤ領域１２とが交互に形成されており、ＩＧＢＴ領域１１は、３個以上形成され、一方向に沿った長さを幅とすると、一方向における中央部側に位置する領域の幅が一方向における端部側に位置する領域の幅より狭くなるようにする。
【選択図】図１
【解決手段】セル領域１０およびセル領域１０を囲む外周領域２０を有する半導体基板３０と、セル領域１０に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域１１と、セル領域１０に形成され、ＦＷＤ素子を有するＦＷＤ領域１２と、を備える。そして、半導体基板１０の面方向における一方向において、ＩＧＢＴ領域１１とＦＷＤ領域１２とが交互に形成されており、ＩＧＢＴ領域１１は、３個以上形成され、一方向に沿った長さを幅とすると、一方向における中央部側に位置する領域の幅が一方向における端部側に位置する領域の幅より狭くなるようにする。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＩＧＢＴ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＩＧＢＴ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
【請求項2】
前記一方向に沿った前記ＩＧＢＴ領域の数は、３以上の奇数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている請求項１に記載の半導体装置。
前記ＩＧＢＴ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている請求項１に記載の半導体装置。
【請求項3】
前記一方向に沿った前記ＩＧＢＴ領域の数は、４以上の偶数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている請求項１に記載の半導体装置。
前記ＩＧＢＴ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている請求項１に記載の半導体装置。
【請求項4】
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＩＧＢＴ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている請求項１に記載の半導体装置。
前記ＩＧＢＴ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている請求項１に記載の半導体装置。
【請求項5】
前記ＩＧＢＴ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている請求項１に記載の半導体装置。
【請求項6】
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている請求項１に記載の半導体装置。
【請求項7】
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
【請求項8】
前記一方向に沿った前記ＦＷＤ領域の数は、３以上の奇数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている請求項６または７に記載の半導体装置。
前記ＦＷＤ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている請求項６または７に記載の半導体装置。
【請求項9】
前記一方向に沿った前記ＦＷＤ領域の数は、４以上の偶数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている請求項６または７に記載の半導体装置。
前記ＦＷＤ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている請求項６または７に記載の半導体装置。
【請求項10】
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている請求項６または７に記載の半導体装置。
前記ＦＷＤ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている請求項６または７に記載の半導体装置。
【請求項11】
前記ＦＷＤ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている請求項６または７に記載の半導体装置。
【請求項12】
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記一方向と交差する交差方向にて、前記パッド部と隣合う追加ＦＷＤ領域（１２ｅ）を有しており、
前記パッド部と一方向にて隣合う位置には、前記ＩＧＢＴ領域が配置されている請求項６または７に記載の半導体装置。
前記ＦＷＤ領域は、前記一方向と交差する交差方向にて、前記パッド部と隣合う追加ＦＷＤ領域（１２ｅ）を有しており、
前記パッド部と一方向にて隣合う位置には、前記ＩＧＢＴ領域が配置されている請求項６または７に記載の半導体装置。
【請求項13】
前記セル領域を露出させるコンタクトホール（４６ａ）が形成された保護膜（４６）を有し、
前記追加ＦＷＤ領域は、前記保護膜にて被覆され、
前記ＦＷＤ領域は、前記コンタクトホールから露出する領域において、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされ、前記追加ＦＷＤ領域の幅が前記コンタクトホールから露出する前記ＦＷＤ領域の幅より狭くされている請求項１２に記載の半導体装置。
前記追加ＦＷＤ領域は、前記保護膜にて被覆され、
前記ＦＷＤ領域は、前記コンタクトホールから露出する領域において、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされ、前記追加ＦＷＤ領域の幅が前記コンタクトホールから露出する前記ＦＷＤ領域の幅より狭くされている請求項１２に記載の半導体装置。
【請求項14】
前記半導体基板は、
第１導電型のドリフト層（３１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を有し、
前記外周領域には、前記セル領域との境界部に、前記ベース層と繋がり、前記セル領域を囲む第２導電型のディープ層（４４）が形成され、
前記ディープ層は、角部が丸められた平面枠状とされ、
前記追加ＦＷＤ領域は、前記交差方向における端部であって、前記パッド部側と反対側の端部（Ｃ）が前記ディープ層の角部と対応するように丸められた平面形状とされている請求項１２に記載の半導体装置。
第１導電型のドリフト層（３１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を有し、
前記外周領域には、前記セル領域との境界部に、前記ベース層と繋がり、前記セル領域を囲む第２導電型のディープ層（４４）が形成され、
前記ディープ層は、角部が丸められた平面枠状とされ、
前記追加ＦＷＤ領域は、前記交差方向における端部であって、前記パッド部側と反対側の端部（Ｃ）が前記ディープ層の角部と対応するように丸められた平面形状とされている請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【0002】
従来より、ＩＧＢＴ素子が形成されたＩＧＢＴ領域およびＦＷＤ素子が形成されたＦＷＤ領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、セル領域と、セル領域を囲む外周領域とを有する構成とされており、セル領域に、複数のＩＧＢＴ領域およびＦＷＤ領域が形成されている。そして、この半導体装置は、各ＩＧＢＴ領域および各ＦＷＤ領域が一方向を長手方向とする平面矩形状とされ、長手方向と交差する交差方向に沿って、ＩＧＢＴ領域とＦＷＤ領域とが交互に配列されている。また、この半導体装置では、各ＩＧＢＴ領域における交差方向に沿った長さである幅が互いに等しくされ、各ＦＷＤ領域における交差方向に沿った幅が互いに等しくされている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－７２３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のような半導体装置は、ＩＧＢＴ素子がオン状態とされることでＩＧＢＴ領域に電流が流れ、ＦＷＤ素子がオン状態とされることでＦＷＤ領域に電流が流れる。この場合、このような半導体装置では、ＩＧＢＴ素子がオン状態とされると、各ＩＧＢＴ領域の幅が等しくされているため、各ＩＧＢＴ領域の発熱量がほぼ等しくなる。同様に、このような半導体装置では、ＦＷＤ素子がオン状態とされると、各ＦＷＤ領域の幅が等しくされているため、各ＦＷＤ領域の発熱量がほぼ等しくなる。
【0005】
しかしながら、このような半導体装置では、交差方向における端部側に位置する領域は外周領域へ放熱し易いため、交差方向における端部側に位置する領域の放熱量が交差方向における中央部側に位置する領域の放熱量よりも大きくなり易い。このため、このような半導体装置では、セル領域の交差方向における中央部側に位置する領域が、交差方向における端部側に位置する領域より温度が高くなり易く、中央部側の領域が破壊される可能性がある。
【0006】
本開示は、セル領域の中央部側に位置する領域が高温になることを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示の１つの観点によれば、半導体装置は、セル領域（１０）およびセル領域を囲む外周領域（２０）を有する半導体基板（３０）と、セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、半導体基板の面方向における一方向において、ＩＧＢＴ領域とＦＷＤ領域とが交互に形成されており、ＩＧＢＴ領域は、一方向において３個以上形成され、一方向に沿った長さを幅とすると、一方向における中央部側に位置する領域の幅が一方向における端部側に位置する領域の幅より狭くされている。
【0008】
これによれば、ＩＧＢＴ領域は、一方向における中央部に位置する領域の幅が、一方向における端部側に位置する領域の幅よりも狭くされている。このため、各ＩＧＢＴ領域の幅が等しくされている場合と比較して、一方向における中央部のＩＧＢＴ領域の温度が一方向における端部側のＩＧＢＴ領域の温度より高くなり過ぎることを抑制できる。
【0009】
また、本開示の別の観点によれば、半導体装置は、セル領域（１０）およびセル領域を囲む外周領域（２０）を有する半導体基板（３０）と、セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、半導体基板の面方向における一方向において、ＩＧＢＴ領域とＦＷＤ領域とが交互に形成されており、ＦＷＤ領域は、一方向において３個以上形成され、一方向に沿った長さを幅とすると、一方向における中央部側に位置する領域の幅が一方向における端部側に位置する領域の幅より狭くされている。
【0010】
これによれば、ＦＷＤ領域は、一方向における中央部に位置する領域の幅が、一方向における端部側に位置する領域の幅よりも狭くされている。このため、各ＦＷＤ領域の幅が等しくされている場合と比較して、一方向における中央部のＦＷＤ領域の温度が一方向における端部側のＦＷＤ領域の温度より高くなり過ぎることを抑制できる。
【0011】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0012】
【図1】第１実施形態における半導体装置の平面図である。
【図3】比較例の半導体装置の平面図である。
【図5】ＩＧＢＴ領域の最小幅に対するＩＧＢＴ領域の最大幅の比と、半導体装置の最大温度との関係を示す図である。
【図7】半導体モジュールの断面図である。
【図8】第１実施形態の変形例における半導体装置の平面図である。
【図9】第１実施形態の変形例における半導体装置の平面図である。
【図10】第１実施形態の変形例における半導体装置の平面図である。
【図11】第１実施形態の変形例における半導体装置の平面図である。
【図12】第１実施形態の変形例における半導体装置の平面図である。
【図13】第２実施形態における半導体装置の平面図である。
【図14】第３実施形態における半導体装置の平面図である。
【図15】第４実施形態における半導体装置の平面図である。
【図16】第５実施形態における半導体装置の平面図である。
【図17】第６実施形態における半導体装置の平面図である。
【図18】第６実施形態の変形例における半導体装置の平面図である。
【図19】第６実施形態の変形例における半導体装置の平面図である。
【図20】第７実施形態における半導体装置の平面図である。
【発明を実施するための形態】
【0013】
以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0014】
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置１は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。また、本実施形態では、ＩＧＢＴ素子およびＦＷＤ素子をオン状態とした際、ＩＧＢＴ素子がオン状態である場合に半導体装置１の温度が最も高くなる例を説明する。
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置１は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。また、本実施形態では、ＩＧＢＴ素子およびＦＷＤ素子をオン状態とした際、ＩＧＢＴ素子がオン状態である場合に半導体装置１の温度が最も高くなる例を説明する。
【0015】
図１に示されるように、半導体装置１は、セル領域１０と、当該セル領域１０を囲む外周領域２０とを有している。セル領域１０は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１１と、ＦＷＤ素子が形成されたＦＷＤ領域１２とを有する構成とされている。つまり、本実施形態の半導体装置１は、後述する共通の半導体基板３０内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。なお、具体的には後述するが、本実施形態では、半導体基板３０の他面３０ｂに位置するコレクタ層４１上の部分がＩＧＢＴ領域１１とされ、半導体基板３０の他面３０ｂに位置するカソード層４２上の部分がＦＷＤ領域１２とされている。
【0016】
まず、本実施形態における半導体装置１の平面構成について説明する。本実施形態では、セル領域１０は平面略矩形状とされている。そして、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、セル領域１０内において、一方向に沿って交互に配列される部分を有するように形成されている。つまり、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、後述する半導体基板３０の面方向における一方向に沿って交互に配列される部分を有するように形成されている。
【0017】
本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する交差方向に沿って交互に形成されている。以下、ＩＧＢＴ領域１１およびＦＷＤ領域１２の長手方向を第１方向とし、交差方向を第２方向として説明する。図１中では、紙面左右方向が第１方向であり、紙面上下方向が第２方向である。
【0018】
なお、第１方向は、後述する半導体基板３０の面方向における一方向ということもでき、第２方向は、第１方向と直交する方向であって、後述する半導体基板３０の面方向に沿った方向ということもできる。また、本実施形態のＩＧＢＴ領域１１およびＦＷＤ領域１２は、第２方向における両端部にＩＧＢＴ領域１１が位置するように、交互に配列されている。
【0019】
本実施形態では、ＩＧＢＴ領域１１は、第２方向に沿って５つ形成され、ＦＷＤ領域１２は、第２方向に沿って４つ形成されている。つまり、本実施形態では、ＩＧＢＴ領域１１が奇数個形成され、ＦＷＤ領域１２が偶数個形成されている。そして、セル領域１０における第２方向の中央部は、ＩＧＢＴ領域１１とされている。
【0020】
以下、本実施形態では、第２方向に沿って配列されている５つのＩＧＢＴ領域１１において、第２方向に沿って順に、第１ＩＧＢＴ領域１１ａ、第２ＩＧＢＴ領域１１ｂ、第３ＩＧＢＴ領域１１ｃ、第４ＩＧＢＴ領域１１ｄ、第５ＩＧＢＴ領域１１ｅともいう。同様に、第２方向に沿って配列されている４つのＦＷＤ領域１２において、第２方向に沿って順に、第１ＦＷＤ領域１２ａ、第２ＦＷＤ領域１２ｂ、第３ＦＷＤ領域１２ｃ、第４ＦＷＤ領域１２ｄともいう。そして、本実施形態では、第３ＩＧＢＴ領域１１ｃが、セル領域１０における第２方向の中央部に位置している。
【0021】
また、以下では、第２方向に沿った長さを幅ともいう。そして、第１～第５ＩＧＢＴ領域１１ａ～１１ｅの各幅Ｌａ～Ｌｅ、および第１～第４ＦＷＤ領域１２ａ～１２ｄの各幅Ｄａ～Ｄｅは、次のように調整されている。
【0022】
具体的には、ＩＧＢＴ領域１１は、第２方向における中央部側に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。より詳しくは、第１～第５ＩＧＢＴ領域１１ａ～１１ｅは、第３ＩＧＢＴ領域１１ｃの幅Ｌｃが最も狭く、第２、第４ＩＧＢＴ領域１１ｂ、１１ｄの幅Ｌｂ、Ｌｄ、第１、第５ＩＧＢＴ領域１１ａ、１１ｅの幅Ｌａ、Ｌｅの順に広くなるように形成されている。なお、本実施形態では、第２ＩＧＢＴ領域１１ｂの幅Ｌｂと第４ＩＧＢＴ領域１１ｄの幅Ｌｄとは等しくされ、第１ＩＧＢＴ領域１１ａの幅Ｌａと第５ＩＧＢＴ領域１１ｅの幅Ｌｅとは等しくされている。
【0023】
第１～第４ＦＷＤ領域１２ａ～１２ｄは、本実施形態では、各幅Ｄａ～Ｄｄが等しくなるように形成されている。
【0024】
外周領域２０には、後述するゲート電極３５や、図示しない温度センス素子等と接続される複数のパッド部２１が形成されている。本実施形態では、パッド部２１は、３個配置されており、外周領域２０における第５ＩＧＢＴ領域１１ｅ側の部分において、第１方向に沿って配置されている。
【0025】
以上が本実施形態における半導体装置１の平面構成である。次に、半導体装置１の断面構成について説明する。
【0026】
半導体装置１は、図２に示されるように、Ｎ－型のドリフト層３１を構成する半導体基板３０を有している。なお、本実施形態では、半導体基板３０は、シリコン基板で構成される。そして、ドリフト層３１上には、Ｐ型のベース層３２が形成されている。言い換えると、半導体基板３０の一面３０ａ側には、ベース層３２が形成されている。
【0027】
半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、第１方向を長手方向としてストライプ状に形成されている。
【0028】
そして、各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【0029】
ＩＧＢＴ領域１１に形成されたトレンチ３３に配置されているゲート電極３５は、図示しないゲート配線を介して図１に示されるパッド部２１の１つと接続され、所定のゲート電圧が印加されるようになっている。また、ＦＷＤ領域１２に形成されているトレンチ３３に配置されたゲート電極３５は、後述する上部電極３９と電気的に接続されている。つまり、ＦＷＤ領域１２のゲート電極３５は、所定電位に維持されるようになっている。
【0030】
ＩＧＢＴ領域１１およびＦＷＤ領域１２のベース層３２の表層部（すなわち、半導体基板３０の一面３０ａ側）には、ドリフト層３１よりも高不純物濃度とされたＮ＋型のエミッタ領域３６が形成されている。また、ＩＧＢＴ領域１１およびＦＷＤ領域１２のベース層３２の表層部には、ベース層３２よりも高不純物濃度とされたＰ＋型のコンタクト領域３７が形成されている。具体的には、エミッタ領域３６は、ベース層３２内において終端し、かつ、トレンチ３３の側面に接するように形成されている。また、コンタクト領域３７は、エミッタ領域３６と同様に、ベース層３２内において終端するように形成されている。
【0031】
より詳しくは、エミッタ領域３６は、トレンチ３３間の領域において、トレンチ３３の長手方向に沿ってトレンチ３３の側面に接するように棒状に延設され、トレンチ３３の先端よりも内側で終端する構造とされている。また、コンタクト領域３７は、２つのエミッタ領域３６に挟まれてトレンチ３３の長手方向（すなわち、エミッタ領域３６）に沿って棒状に延設されている。
【0032】
なお、本実施形態では、トレンチ３３の壁面のうちのエミッタ領域３６とドリフト層３１との間に位置する部分が、エミッタ領域３６とドリフト層３１との間に位置するベース層３２の表面となる。また、本実施形態のコンタクト領域３７は、半導体基板３０の一面３０ａを基準としてエミッタ領域３６よりも深く形成されている。
【0033】
半導体基板３０の一面３０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜３８が形成されている。そして、層間絶縁膜３８上には、層間絶縁膜３８に形成されたコンタクトホール３８ａを通じてエミッタ領域３６およびコンタクト領域３７（すなわち、ベース層３２）と電気的に接続される上部電極３９が形成されている。つまり、層間絶縁膜３８上には、ＩＧＢＴ領域１１においてエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する上部電極３９が形成されている。
【0034】
なお、本実施形態では、層間絶縁膜３８には、ＦＷＤ領域１２では、ゲート電極３５を露出させるコンタクトホール３８ｂが形成されている。そして、上部電極３９は、このコンタクトホール３８ｂを通じてゲート電極３５とも接続されている。これにより、ＦＷＤ領域１２に形成されたゲート電極３５は、上部電極３９と同電位に維持される。
【0035】
ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ドリフト層３１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）４０が形成されている。
【0036】
そして、ＩＧＢＴ領域１１では、ＦＳ層４０を挟んでドリフト層３１と反対側にＰ＋型のコレクタ層４１が形成され、ＦＷＤ領域１２では、ＦＳ層４０を挟んでドリフト層３１と反対側にＮ＋型のカソード層４２が形成されている。つまり、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４１であるかカソード層４２であるかによって区画されている。なお、外周領域２０では、ＦＳ層４０を挟んでドリフト層３１と反対側にコレクタ層４１が形成されている。
【0037】
コレクタ層４１およびカソード層４２を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ）には、コレクタ層４１およびカソード層４２と電気的に接続される下部電極４３が形成されている。つまり、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する下部電極４３が形成されている。また、下部電極４３は、外周領域２０においてもコレクタ層４１と接続されている。
【0038】
そして、上記のように構成されていることにより、ＦＷＤ領域１２においては、ベース層３２およびコンタクト領域３７をアノードとし、ドリフト層３１、ＦＳ層４０、カソード層４２をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。
【0039】
外周領域２０は、セル領域１０と同様のドリフト層３１を有している。そして、ドリフト層３１の表層部には、セル領域１０の電界集中が抑制されるように、セル領域１０との境界部に形成されてベース層３２と繋がり、ベース層３２よりも高不純物濃度とされたＰ＋型のディープ層４４が形成されている。本実施形態では、ディープ層４４は、ベース層３２よりも深く形成され、セル領域１０を囲むように枠状に形成されている。また、本実施形態では、ディープ層４４の平面形状における角部で電界集中が発生することを抑制するため、角部に位置する部分が丸みを帯びた曲率を有するＲ形状とされている。言い換えると、ディープ層４４は、平面形状において、四隅が丸められた四角枠状や円形枠状等の平面枠状とされている。
【0040】
また、外周領域２０は、ドリフト層３１の表層部に、ディープ層４４を囲むように、ガードリング４５が形成されている。ガードリング４５は、実際には複数形成されており、それぞれセル領域１０を囲む環状構造とされている。つまり、ガードリング４５は、多重リング構造を構成するように形成されている。なお、各ガードリング４５においても、ディープ層４４と同様に、平面形状は四隅が丸められた四角枠状や円形枠状等とされている。
【0041】
そして、上記外周領域２０に配置されるパッド部２１は、ディープ層４４上に配置されている。
【0042】
また、外周領域２０では、セル領域１０と同様に、半導体基板３０の一面３０ａ上に層間絶縁膜３８が形成されている。そして、層間絶縁膜３８には、ディープ層４４を露出させるコンタクトホール３８ｃが形成され、上部電極３９は、コンタクトホール３８ｃを通じてディープ層４４とも接続されている。
【0043】
また、半導体基板３０の一面３０ａ側には、ポリイミド等によって構成される保護膜４６が形成されている。そして、保護膜４６には、セル領域１０における上部電極３９を露出させるコンタクトホール４６ａが形成されていると共に、外周領域２０におけるパッド部２１を露出させるコンタクトホール４６ｂが形成されている。なお、本実施形態のコンタクトホール４６ａは、セル領域１０の全体を露出させるように形成され、セル領域１０に合わせて開口部が平面略矩形状となるように形成される。
【0044】
以上が本実施形態における半導体装置１の構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では半導体装置１が上記のように構成されることにより、半導体基板３０は、コレクタ層４１、カソード層４２、ドリフト層３１、ベース層３２、エミッタ領域３６、コンタクト領域３７等を含んだ構成となっている。
【0045】
次に、上記半導体装置１の作動について説明しつつ、さらに半導体装置１の詳細な構成について説明する。
【0046】
上記のような半導体装置１は、下部電極４３に上部電極３９より高い電圧が印加されると、ベース層３２とドリフト層３１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極３５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）のゲート電圧が印加されているときには、上部電極３９と下部電極４３との間に電流は流れない。
【0047】
ＩＧＢＴ素子をオン状態にするには、下部電極４３に上部電極３９より高い電圧が印加された状態で、ＩＧＢＴ領域１１のゲート電極３５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルのゲート電圧が印加されるようにする。これにより、ＩＧＢＴ領域１１では、ベース層３２のうちのゲート電極３５が配置されるトレンチ３３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域３６から反転層を介して電子がドリフト層３１に供給されることによってコレクタ層４１から正孔がドリフト層３１に供給され、伝導度変調によりドリフト層３１の抵抗値が低下する。これにより、ＩＧＢＴ素子は、上部電極３９と下部電極４３との間に電流が流れる。
【0048】
この際、本実施形態のＩＧＢＴ領域１１は、第２方向における中央部側に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。このため、ＩＧＢＴ領域１１は、第２方向における中央部側に位置する領域の方が、第２方向における端部側に位置する領域よりも電流量が少なくなり、発熱量が小さくなる。言い換えると、ＩＧＢＴ領域１１は、第２方向における中央部側に位置する放熱し難い部分の方が、第２方向における端部側に位置する放熱し易い部分よりも発熱し難くなっている。したがって、ＩＧＢＴ素子がオン状態である際、セル領域１０の第２方向における中央部側の領域が高温になることを抑制できる。
【0049】
ここで、図３に示されるように、第１～第５ＩＧＢＴ領域１１ａ～１１ｅの幅Ｌａ～Ｌｅが等しくされている半導体装置を比較例の半導体装置Ｊ１とする。そして、本発明者らの検討によれば、ＩＧＢＴ素子をオン状態にした際、本実施形態の半導体装置１および比較例の半導体装置Ｊ１の温度は図４に示される結果となった。なお、図４の温度は、図１および図３中のIV－IV線に沿った部分の温度を示している。また、図４中の１１ａ～１１ｅは、第１～第５ＩＧＢＴ領域１１ａ～１１ｅにおけるそれぞれの第２方向の中心を示している。
【0050】
図４に示されるように、比較例の半導体装置Ｊ１では、第１～第５ＩＧＢＴ領域１１ａ～１１ｅの幅Ｌａ～Ｌｅが等しくされているため、第２方向における中央部側で温度が高くなることが確認される。詳しくは、第３ＩＧＢＴ領域１１ｃの温度が極めて高くなる。
【0051】
これに対し、本実施形態の半導体装置１では、第２方向における中央部側に位置する部分の幅が、第２方向における端部側に位置する部分の幅よりも狭くされている。つまり、本実施形態の半導体装置１では、第３ＩＧＢＴ領域１１ｃの幅Ｌｃが第１、第２、第４、第５ＩＧＢＴ領域１１ａ、１１ｂ、１１ｄ、１１ｅより狭くされている。このため、最も放熱し難い第３ＩＧＢＴ領域１１ｃの温度が高くなり過ぎることを抑制できる。
【0052】
また、本実施形態では、さらに、図４に示されるように、第１～第５ＩＧＢＴ領域１１ａ～１１ｅの平均温度がほぼ等しくなるように、第１～第５ＩＧＢＴ領域１１ａ～１１ｅの幅Ｌａ～Ｌｅが調整されている。具体的には、半導体装置１は、第２方向における端部側の領域ほど放熱性が大きくなる。このため、本実施形態の第１～第５ＩＧＢＴ領域１１ａ～１１ｅは、第３ＩＧＢＴ領域１１ｃの幅Ｌｃが最も狭く、第２、第４ＩＧＢＴ領域１１ｂ、１１ｄの幅Ｌｂ、Ｌｄ、第１、第５ＩＧＢＴ領域１１ａ、１１ｅの幅Ｌａ、Ｌｅの順に広くなるように形成されている。これにより、第１～第５ＩＧＢＴ領域１１ａ～１１ｅにおけるゲート絶縁膜３４の寿命等がばらつくことを抑制できる。
【0053】
また、本発明者らは、ＩＧＢＴ領域１１の幅についてさらに検討を行い、図５に示される結果を得た。なお、図５は、図６のように第３ＩＧＢＴ領域１１ｃの幅Ｌｃが最も狭くなるようにしつつ、第１、第２、第４、第５ＩＧＢＴ領域１１ａ、１１ｂ、１１ｄ、１１ｅの幅Ｌａ、Ｌｂ、Ｌｄ、Ｌｅを等しくした場合の結果である。また、図５における半導体装置１の最大温度は、ＩＧＢＴ素子をオン状態とした際における第３ＩＧＢＴ領域１１ｃの温度である。
【0054】
図５に示されるように、半導体装置１の最大温度は、ＩＧＢＴ領域１１の最小幅に対するＩＧＢＴ領域１１の最大幅の比（以下では、単にＩＧＢＴ領域幅比ともいう）が１．５未満の範囲では、ＩＧＢＴ領域幅比が大きくなるほど急峻に低下することが確認される。しかしながら、半導体装置１の最大温度は、ＩＧＢＴ領域幅比が１．５～４．５の範囲では、ほぼ変化しないことが確認される。したがって、ＩＧＢＴ領域幅比は、１．５～４．５の範囲とされることが好ましい。これにより、第３ＩＧＢＴ領域１１ｃの温度を十分に低くすることができる。
【0055】
また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極３９と下部電極４３に印加する電圧をスイッチングし、上部電極３９に下部電極４３より高い電圧を印加する順電圧印加を行う。これにより、ベース層３２へ正孔が供給されると共にカソード層４２へ電子が供給されることでＦＷＤ素子がダイオード動作をする。
【0056】
そして、上記のような半導体装置１は、例えば、負荷としてのモータを駆動するための半導体モジュールを構成するのに用いられる。
【0057】
例えば、半導体モジュールは、図７に示されるように、第１支持部材１１０、半導体装置１、ターミナル１２０、第２支持部材１３０、制御端子部１４０、封止部材１６０等を備えた構成とされる。
【0058】
第１支持部材１１０は、例えば、銅、鉄、またはこれらの合金等で構成されるリードフレーム等で構成されている。そして、本実施形態の第１支持部材１１０は、表面１１１ａおよび表面１１１ａと反対側の裏面１１１ｂを有する第１搭載部１１１と、第１搭載部１１１に接続された第１接続端子部１１２とを有している。なお、第１接続端子部１１２は、第１搭載部１１１における表面１１１ａの面方向に沿って延設されており、本実施形態では第１搭載部１１１と一体化されている。また、本実施形態の第１接続端子部１１２は、後述する制御端子部１４０側と反対側に延設されている。
【0059】
半導体装置１は、上記のような構成とされており、下部電極４３が第１搭載部１１１と対向する状態で、はんだ等で構成される第１接合部材２０１を介して第１搭載部１１１の表面１１１ａ上に配置されている。
【0060】
ターミナル１２０は、例えば、銅、鉄、またはこれらの合金等で構成され、半導体装置１における保護膜４６から露出する上部電極３９の平面形状に対応する形状とされている。本実施形態では、保護膜４６に形成されるコンタクトホール４６ａの開口部が略矩形状とされるため、ターミナル１２０は、平面略矩形状とされている。そして、ターミナル１２０は、はんだ等で構成される第２接合部材２０２を介して半導体装置１の上部電極３９上に配置されている。
【0061】
詳しくは、半導体装置１は、保護膜４６のコンタクトホール４６ａから露出する部分に、第２接合部材２０２を構成するはんだとの濡れ性を向上させるためのメッキ層が形成される。そして、ターミナル１２０は、このメッキ層上に第２接合部材２０２を介して配置されている。
【0062】
第２支持部材１３０は、第１支持部材１１０と同様のリードフレーム等で構成され、表面１３１ａおよび表面１３１ａと反対側の裏面１３１ｂを有する第２搭載部１３１と、第２搭載部１３１に接続された第２接続端子部１３２とを有している。
【0063】
そして、第２支持部材１３０は、第２搭載部１３１の表面１３１ａがはんだ等で構成される第３接合部材２０３を介してターミナル１２０と接続されている。すなわち、第１支持部材１１０および第２支持部材１３０は、半導体装置１を挟んで対向するように配置されている。なお、第２接続端子部１３２は、第２搭載部１３１における表面１３１ａの面方向に沿って延設され、本実施形態では、第１接続端子部１１２と同じ方向に延設されている。また、第２接続端子部１３２は、本実施形態では第２搭載部１３１と一体化されている。
【0064】
制御端子部１４０は、半導体装置１に形成されるパッド部２１とボンディングワイヤ１５０を介して接続されている。なお、本実施形態では、制御端子部１４０が外部端子部に相当する。
【0065】
封止部材１６０は、モールド樹脂やポッティング樹脂等で構成され、第１支持部材１１０、半導体装置１、第２支持部材１３０、制御端子部１４０等を封止するように形成されている。具体的には、封止部材１６０は、第１支持部材１１０における第１搭載部１１１の裏面１１１ｂ、第２支持部材１３０における第２搭載部１３１の裏面１３１ｂ、および各端子部１１２、１３２、１４０の一部が露出するように形成されている。
【0066】
以上説明した本実施形態によれば、ＩＧＢＴ領域１１は、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。このため、各ＩＧＢＴ領域１１の幅が等しくされている場合と比較して、第２方向における中央部のＩＧＢＴ領域１１の温度が第２方向における端部側のＩＧＢＴ領域１１の温度より高くなり過ぎることを抑制できる。したがって、例えば、比較例の半導体装置Ｊ１と比較すると、最大温度が同じとなるまでに流すことのできる電流量を増加でき、用途の選択性の増加を図ることができる。
【0067】
（１）本実施形態では、第１～第５ＩＧＢＴ領域１１ａ～１１ｅは、第２方向における中央部に位置する第３ＩＧＢＴ領域１１ｃの幅Ｌｃが最も狭くされている。このため、第２方向における中央部に位置するＩＧＢＴ領域１１の温度が高くなり過ぎることを抑制できる。なお、このような構成は、第２方向に沿ってＩＧＢＴ領域１１が３以上の奇数であるＸ個配置されているとすると、第２方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされているともいえる。
【0068】
（２）本実施形態では、ＩＧＢＴ領域幅比を１．５～４．５とすることにより、半導体装置１の最大温度を十分に低くすることができる。
【0069】
（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、ＩＧＢＴ領域１１およびＦＷＤ領域１２の数や配置の仕方は、適宜変更可能である。例えば、図８に示されるように、第２方向に沿って、第１～第４ＩＧＢＴ領域１１ａ～１１ｄの４つのＩＧＢＴ領域１１が形成されると共に第１～第３ＦＷＤ領域１２ａ～１２ｃの３つのＦＷＤ領域１２が形成されるようにしてもよい。つまり、この例では、ＩＧＢＴ領域１１が偶数個形成され、ＦＷＤ領域１２が奇数個形成されている。また、セル領域１０における第２方向の中央部には、ＦＷＤ領域１２が配置されている。
上記第１実施形態の変形例について説明する。上記第１実施形態において、ＩＧＢＴ領域１１およびＦＷＤ領域１２の数や配置の仕方は、適宜変更可能である。例えば、図８に示されるように、第２方向に沿って、第１～第４ＩＧＢＴ領域１１ａ～１１ｄの４つのＩＧＢＴ領域１１が形成されると共に第１～第３ＦＷＤ領域１２ａ～１２ｃの３つのＦＷＤ領域１２が形成されるようにしてもよい。つまり、この例では、ＩＧＢＴ領域１１が偶数個形成され、ＦＷＤ領域１２が奇数個形成されている。また、セル領域１０における第２方向の中央部には、ＦＷＤ領域１２が配置されている。
【0070】
そして、ＩＧＢＴ領域１１は、第２方向における中央部側に位置する部分の幅が、第２方向における端部側に位置する部分の幅よりも狭くされている。具体的には、第１～第４ＩＧＢＴ領域１１ａ～１１ｄは、第２、第３ＩＧＢＴ領域１１ｂ、１１ｃの幅Ｌｂ、Ｌｃが第１、第４ＩＧＢＴ領域１１ａ、１１ｄの幅Ｌａ、Ｌｄより狭く形成されている。このように、上記第１実施形態は、第２方向に沿ったＩＧＢＴ領域１１の数が４以上の偶数個の場合にも適用できる。なお、このような構成は、第２方向に沿ってＩＧＢＴ領域１１が４以上の偶数であるＸ個配置されているとすると、第２方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が最も狭くされているともいえる。
【0071】
また、上記第１実施形態において、半導体装置１は、図９に示されるように、ＩＧＢＴ領域１１おおびＦＷＤ領域１２が第１方向において分割されていてもよい。この場合、分割された部分にゲート電極３５と接続されるゲートライナ等を配置するようにしてもよいし、温度センス等を配置するようにしてもよい。
【0072】
さらに、図１０に示されるように、半導体装置１は、ＩＧＢＴ領域１１およびＦＷＤ領域１２が第２方向を長手方向として延設されると共に、第１方向に沿って交互に配置されるようにしてもよい。この場合は、第１方向が半導体基板３０の面方向に沿った一方向に相当する。
【0073】
また、半導体装置１は、図１１および図１２に示されるように、ＩＧＢＴ領域１１およびＦＷＤ領域１２が同心枠状に交互に形成されていてもよい。この場合、上記第１実施形態のように第１方向および第２方向を設定すると、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、第１方向および第２方向に沿って交互に形成されているといえる。
【0074】
例えば、図１１では、第１～第３ＩＧＢＴ領域１１ａ～１１ｃの３個のＩＧＢＴ領域１１と、第１、第２ＦＷＤ領域１２ａ、１２ｂの２個のＦＷＤ領域１２が同心枠状に形成されている。そして、図１１では、ＩＧＢＴ領域１１は、第２方向に沿って３個（すなわち、奇数個）形成されているといえる。図１２では、第１、第２ＩＧＢＴ領域１１ａ、１１ｂと、第１、第２ＦＷＤ領域１２ａ、１２ｂの２個のＦＷＤ領域１２が同心枠状に形成されている。そして、図１２では、ＩＧＢＴ領域１１は、第２方向に沿って４個（すなわち、偶数個）形成されているといえる。
【0075】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１２の幅を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１２の幅を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0076】
上記第１実施形態では、ＩＧＢＴ素子およびＦＷＤ素子をオン状態とした際、ＩＧＢＴ素子がオン状態である場合に半導体装置１の温度が最も高くなることを想定しているため、ＩＧＢＴ領域１１の幅を変更する構成について説明した。しかしながら、使用条件や各領域の不純物濃度によっては、ＦＷＤ素子がオン状態である場合に半導体装置１の温度が最も高くなる場合も想定される。本実施形態では、ＦＷＤ素子がオン状態である場合に半導体装置１の温度が最も高くなる例を説明する。
【0077】
本実施形態の半導体装置１では、図１３に示されるように、第１～第５ＩＧＢＴ領域１１ａ～１１ｅは、幅Ｌａ～Ｌｅが等しくされている。そして、第１～第５ＦＷＤ領域１２ａ～１２ｄは、第２方向における中央部側に位置する部分の幅が、第２方向における端部側に位置する部分の幅よりも狭くされている。具体的には、本実施形態では、第２、第３ＦＷＤ領域１２ｂ、１２ｃの幅Ｄｂ、Ｄｃが、第１、第４ＦＷＤ領域１２ａ、１２ｄの幅Ｄａ、Ｄｄより狭くされている。
【0078】
また、本発明者らがＦＷＤ素子をオン状態にして半導体装置１の最大温度を調べたところ、特に図示しないが、図５と同様の結果が得られた。すなわち、半導体装置１の最大温度は、ＦＷＤ領域１２の最小幅に対するＦＷＤ領域１２の最大幅の比（以下では、単にＦＷＤ領域幅比ともいう）が１．５未満の範囲では、ＦＷＤ領域幅比が大きくなるほど急峻に低下することが確認された。そして、半導体装置１の最大温度は、ＦＷＤ領域幅比が１．５～４．５の範囲では、ほぼ変化しないことが確認された。したがって、ＦＷＤ領域幅比は、１．５～４．５の範囲とされることが好ましい。なお、本実施形態の半導体装置１における最大温度は、第２、第３ＦＷＤ領域１２ｂ、１２ｃの温度である。
【0079】
以上説明した本実施形態によれば、ＦＷＤ領域１２は、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。このため、各ＦＷＤ領域１２の幅が等しくされている場合と比較して、第２方向における中央部のＦＷＤ領域１２の温度が第２方向における端部側のＦＷＤ領域１２の温度より高くなり過ぎることを抑制できる。
【0080】
（１）本実施形態では、第１～第４ＦＷＤ領域１２ａ～１２ｄは、第２方向における中央部に位置する第２、第３ＦＷＤ領域１２ｂ、１２ｃの幅Ｄｂ、Ｄｃが最も狭くされている。このため、第２方向における中央部に位置するＦＷＤ領域１２の温度が高くなり過ぎることを抑制できる。なお、このような構成は、第２方向に沿ってＦＷＤ領域１２が４以上の偶数であるＸ個配置されているとすると、第２方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が最も狭くされているともいえる。
【0081】
（２）本実施形態では、ＦＷＤ領域幅比を１．５～４．５とすることにより、半導体装置１の最大温度を十分に低くすることができる。
【0082】
（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、特に図示しないが、上記第１実施形態の変形例と同様に、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配置の仕方は、適宜変更可能である。
上記第２実施形態の変形例について説明する。上記第２実施形態において、特に図示しないが、上記第１実施形態の変形例と同様に、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配置の仕方は、適宜変更可能である。
【0083】
例えば、ＦＷＤ領域１２は、第２方向に沿って奇数個配置されるようにしてもよい。この場合は、第２方向に沿ってＦＷＤ領域１２が３以上の奇数であるＸ個配置されているとすると、第２方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くなるようにすればよい。
【0084】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態と第２実施形態とを組み合わせたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第３実施形態について説明する。本実施形態は、第１実施形態と第２実施形態とを組み合わせたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0085】
本実施形態の半導体装置１は、図１４に示されるように、上記第１実施形態と上記第２実施形態とを組み合わせた構成とされている。具体的には、第１～第５ＩＧＢＴ領域１１ａ～１１ｅは、第３ＩＧＢＴ領域１１ｃの幅Ｌｃが最も狭く、第２、第４ＩＧＢＴ領域１１ｂ、１１ｄの幅Ｌｂ、Ｌｄ、第１、第５ＩＧＢＴ領域１１ａ、１１ｅの幅Ｌａ、Ｌｅの順に広くなるように形成されている。また、第１～第４ＦＷＤ領域１２ａ～１２ｄは、第２、第３ＦＷＤ領域１２ｂ、１２ｃの幅Ｄｂ、Ｄｃが、第１、第４ＦＷＤ領域１２ａ、１２ｄの幅Ｄａ、Ｄｄより狭くなるように形成されている。
【0086】
以上説明した本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果を得ることができる。
【0087】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、第５ＩＧＢＴ領域１１ｅの幅Ｌｅを変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第４実施形態について説明する。本実施形態は、第１実施形態に対し、第５ＩＧＢＴ領域１１ｅの幅Ｌｅを変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0088】
本実施形態の半導体装置１は、図１５に示されるように、上記第１実施形態と同様に、第１～第５ＩＧＢＴ領域１１ａ～１１ｅと第１～第４ＦＷＤ領域１２ａ～１２ｄとを有している。そして、パッド部２１は、外周領域２０のうち、第５ＩＧＢＴ領域１１ｅを挟んで第４ＦＷＤ領域１２ｄと反対側に配置されている。つまり、パッド部２１は、第５ＩＧＢＴ領域１１ｅの近傍に配置されている。
【0089】
このような半導体装置１では、ＩＧＢＴ素子をオン状態とした際、第１ＩＧＢＴ領域１１ａおよび第５ＩＧＢＴ領域１１ｅは共に外周領域２０に放熱し易いために放熱性が高くなり易い。しかしながら、外周領域２０は、パッド部２１が第５ＩＧＢＴ領域１１ｅの近傍に配置されているため、第５ＩＧＢＴ領域１１ｅ側に位置する部分の方が、第１ＩＧＢＴ領域１１ａ側に位置する部分より広く構成される。このため、第１ＩＧＢＴ領域１１ａと第５ＩＧＢＴ領域１１ｅとを比較すると、第５ＩＧＢＴ領域１１ｅの方が第１ＩＧＢＴ領域１１ａよりも放熱性が高くなる。
【0090】
このため、本実施形態では、第５ＩＧＢＴ領域１１ｅの幅Ｌｅは、第１ＩＧＢＴ領域１１ａの幅Ｌａよりも広くされている。但し、第１ＩＧＢＴ領域１１ａの幅Ｌａは、第２～第４ＩＧＢＴ領域１１ｂ～１１ｄの幅Ｌｂ～Ｌｄよりも広くされている。
【0091】
以上説明した本実施形態によれば、ＩＧＢＴ領域１１は、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。このため、上記第１実施形態と同様の効果を得ることができる。
【0092】
（１）本実施形態では、ＩＧＢＴ領域１１は、パッド部２１側に位置する第５ＩＧＢＴ領域１１ｅの幅Ｌｅが、第１ＩＧＢＴ領域１１ａの幅Ｌａよりも広くされている。このため、第５ＩＧＢＴ領域１１ｅよりも放熱性の低い第１ＩＧＢＴ領域１１ａの温度が第５ＩＧＢＴ領域１１ｅの温度よりも高くなることを抑制できる。
【0093】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第２実施形態と第４実施形態とを組み合わせたものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
第５実施形態について説明する。本実施形態は、第２実施形態と第４実施形態とを組み合わせたものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
【0094】
本実施形態の半導体装置１は、図１６に示されるように、上記第２実施形態と同様に、第１～第５ＩＧＢＴ領域１１ａ～１１ｅと第１～第４ＦＷＤ領域１２ａ～１２ｄとを有している。そして、パッド部２１は、第４ＦＷＤ領域１２ｄ側に配置されている。この場合、上記第４実施形態と同様に、第１ＦＷＤ領域１２ａと第４ＦＷＤ領域１２ｄとを比較すると、第４ＦＷＤ領域１２ｄの方が第１ＦＷＤ領域１２ａよりも放熱性が高くなる。
【0095】
このため、本実施形態では、第４ＦＷＤ領域１２ｄの幅Ｄｄは、第１ＦＷＤ領域１２ａの幅Ｄａよりも広くされている。但し、第１ＦＷＤ領域１２ａの幅Ｄａは、第２、第３ＦＷＤ領域１２ｂ、１２ｃの幅Ｄｂ、Ｄｃよりも広くされている。
【0096】
以上説明した本実施形態によれば、ＦＷＤ領域１２は、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。このため、上記第２実施形態と同様の効果を得ることができる。
【0097】
（１）本実施形態では、ＦＷＤ領域１２は、パッド部２１側に位置する第４ＦＷＤ領域１２ｄの幅Ｄｄが、第１ＦＷＤ領域１２ａの幅Ｄａよりも広くされている。このため、第４ＦＷＤ領域１２ｄよりも放熱性の低い第１ＦＷＤ領域１２ａの温度が第４ＦＷＤ領域１２ｄの温度よりも高くなることを抑制できる。
【0098】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第３実施形態に対し、第１方向にてパッド部２１と隣合うようにＦＷＤ領域１２を追加したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。
第６実施形態について説明する。本実施形態は、第３実施形態に対し、第１方向にてパッド部２１と隣合うようにＦＷＤ領域１２を追加したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。
【0099】
本実施形態の半導体装置１では、図１７に示されるように、ＦＷＤ領域１２は、第５ＩＧＢＴ領域１１ｅを挟んで第４ＦＷＤ領域１２ｄと反対側に配置される第５ＦＷＤ領域１２ｅを有している。そして、第５ＦＷＤ領域１２ｅは、第１方向にてパッド部２１と隣合うように配置されている。
【0100】
本実施形態では、第５ＦＷＤ領域１２ｅは、平面矩形状とされて２個備えられ、第１方向にてパッド部２１を挟むように形成されている。言い換えると、第５ＦＷＤ領域１２ｅは、第１方向にて分断されて配置され、パッド部２１は、第５ＦＷＤ領域１２ｅが分断された部分に配置されている。つまり、セル領域１０は、第２方向にてパッド部２１と隣合う領域がＩＧＢＴ領域１１とされ、第１方向にてパッド部２１と隣合う領域がＦＷＤ領域１２とされている。言い換えると、パッド部２１が配置される領域を含む所定範囲を配置領域ＲＰとすると、セル領域１０は、第２方向にて配置領域ＲＰと隣合う領域がＩＧＢＴ領域１１とされ、第１方向にて配置領域ＲＰと隣合う領域がＦＷＤ領域１２とされている。なお、本実施形態では、第５ＦＷＤ領域１２ｅが追加ＦＷＤ領域に相当する。
【0101】
また、本実施形態の半導体装置１では、保護膜４６に形成されるコンタクトホール４６ａは、開口部の形状が上記第１実施形態と同様に平面略矩形状とされている。つまり、保護膜４６に形成されるコンタクトホール４６ａは、第１～第５ＩＧＢＴ領域１１ａ～１１ｅ、および第１～第４ＦＷＤ領域１２ａ～１２ｄを露出させるように形成され、第５ＦＷＤ領域１２ｅを被覆するように形成されている。
【0102】
このように、コンタクトホール４６ａの開口部の形状を平面略矩形状とすることにより、コンタクトホール４６ａを第５ＦＷＤ領域１２ｅも露出するように形成する場合と比較して、次の効果を得ることができる。すなわち、半導体モジュールを構成する際の第２接合部材２０２（すなわち、はんだ）の広がりを制御し易くなる。このため、ターミナル１２０と半導体装置１との接合強度やターミナル１２０への放熱性等がばらつくことを抑制できる。
【0103】
この場合、第５ＦＷＤ領域１２ｅは、保護膜４６に被覆された状態となっているため、保護膜４６のコンタクトホール４６ａから露出する第１～第４ＦＷＤ領域１２ａ～１２ｄと比較すると、放熱性が低くなり易い。したがって、本実施形態では、第５ＦＷＤ領域１２ｅの幅Ｄｅは、第１～第４ＦＷＤ領域１２ａ～１２ｄの幅Ｄａ～Ｄｄより狭くなっている。
【0104】
なお、本実施形態のＦＷＤ領域１２は、コンタクトホール４６ａから露出する領域において、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされている。
【0105】
以上説明した本実施形態によれば、ＩＧＢＴ領域１１およびＦＷＤ領域１２の幅が上記第３実施形態と同様とされているため、上記第３実施形態と同様の効果を得ることができる。
【0106】
（１）本実施形態では、第１方向にてパッド部２１と隣合う位置に第５ＦＷＤ領域１２ｅが配置されている。このため、上記第１実施形態では外周領域２０とされていた領域にＦＷＤ領域１２を配置するため、ＦＷＤ領域１２の熱抵抗を低減できる。
【0107】
また、外周領域２０には、セル領域１０を囲み、ベース層３２と繋がるディープ層４４が形成されている。このため、ＦＷＤ素子をオン状態にすると、ディープ層４４からも正孔が供給され得る。この場合、パッド部２１と第２方向にて隣合う位置にＦＷＤ領域１２を配置すると、ＦＷＤ素子がオン状態である際に正孔の供給量が多くなり過ぎ、リカバリ耐量が低下する可能性がある。したがって、本実施形態では、パッド部２１と第２方向にて隣合う位置には、ＩＧＢＴ領域１１が配置されている。これにより、リカバリ耐量の低下を抑制しつつ、ＦＷＤ領域１２のアクティブ領域を増加できる。
【0108】
（２）本実施形態では、第５ＦＷＤ領域１２ｅの幅Ｄｅは、第１～第４ＦＷＤ領域１２ａ～１２ｄの幅Ｄａ～Ｄｄより狭くなっている。このため、保護膜４６にて被覆されている第５ＦＷＤ領域１２ｅの温度が高くなることを抑制できる。
【0109】
（第６実施形態の変形例）
上記第６実施形態の変形例について説明する。上記第６実施形態において、図１８に示されるように、パッド部２１は、セル領域１０における第１方向の一端部側において、第２方向にて第５ＩＧＢＴ領域１１ｅと隣合うように配置されていてもよい。
上記第６実施形態の変形例について説明する。上記第６実施形態において、図１８に示されるように、パッド部２１は、セル領域１０における第１方向の一端部側において、第２方向にて第５ＩＧＢＴ領域１１ｅと隣合うように配置されていてもよい。
【0110】
また、図１９に示されるように、第５ＦＷＤ領域１２ｅを配置する構成は、ＩＧＢＴ領域１１およびＦＷＤ領域１２を同心枠状に配置する構成に適用することもできる。
【0111】
さらに、上記第６実施形態において、保護膜４６に形成されるコンタクトホール４６ａは、第５ＦＷＤ領域１２ｅを露出させるように形成されていてもよい。この場合、第５ＦＷＤ領域１２ｅが保護膜４６から露出することで第１ＦＷＤ領域１２ａより放熱性が高くなるのであれば、第５ＦＷＤ領域１２ｅの幅Ｄｅは、第１ＦＷＤ領域１２ａの幅Ｄａより広くされていてもよい。
【0112】
また、上記第６実施形態において、パッド部２１と第２方向にて隣合う位置には、ＦＷＤ領域１２が配置されていてもよい。
【0113】
（第７実施形態）
第７実施形態について説明する。本実施形態は、第６実施形態に対し、第５ＦＷＤ領域１２ｅの形状を変更したものである。その他に関しては、第６実施形態と同様であるため、ここでは説明を省略する。
第７実施形態について説明する。本実施形態は、第６実施形態に対し、第５ＦＷＤ領域１２ｅの形状を変更したものである。その他に関しては、第６実施形態と同様であるため、ここでは説明を省略する。
【0114】
まず、ディープ層４４は、四隅が丸められた四角形状や円形状等の平面枠状とされている。この場合、上記第６実施形態のように、第５ＦＷＤ領域１２ｅが矩形枠状とされていると、第５ＦＷＤ領域１２ｅにおけるパッド部２１側と反対側の端部では、カソード層４２とディープ層４４との間の距離で近い部分と遠い部分とが構成され、カソード層４２とディープ層４４との間の距離が近くなる部分で電界が集中し易くなる。このため、本実施形態の第５ＦＷＤ領域１２ｅは、図２０に示されるように、第１方向における端部であって、パッド部２１側と反対側の端部Ｃがディープ層４４の形状に対応するように丸められた平面形状とされている。なお、このような構成は、カソード層４２の平面形状を調整することによって実現される。
【0115】
以上説明した本実施形態によれば、ＩＧＢＴ領域１１およびＦＷＤ領域１２の幅が上記第３実施形態と同様とされているため、上記第３実施形態と同様の効果を得ることができる。
【0116】
（１）本実施形態では、第５ＦＷＤ領域１２ｅは、第１方向における端部であって、パッド部２１側と反対側の端部Ｃがディープ層４４の角部と対応するように丸められた平面形状とされている。このため、カソード層４２とディープ層４４との間の距離のばらつきを低減でき、電界集中を発生させ難くできる。
【0117】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0118】
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【0119】
また、上記各実施形態において、半導体装置１は、トレンチゲート型ではなく、半導体基板３０の一面３０ａ上にゲート電極３５が配置されるプレーナ型とされていてもよい。
【0120】
さらに、上記各実施形態において、ＦＷＤ領域１２のゲート電極３５は、上部電極３９と接続されていなくてもよい。また、上記各実施形態において、ＦＷＤ領域１２は、トレンチゲート構造が形成されていなくてもよいし、エミッタ領域３６が形成されていなくてもよい。
【0121】
そして、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を適宜組み合わせ、ＦＷＤ領域１２は、第２方向における中央部に位置する領域の幅が、第２方向における端部側に位置する領域の幅よりも狭くされるようにしてもよい。この場合、各ＩＧＢＴ領域１１の幅は、互いに等しくされていてもよい。また、上記第４実施形態を適宜組み合わせ、パッド部２１側に位置する第５ＩＧＢＴ領域１１ｅの幅Ｌｅを第１ＩＧＢＴ領域１１ａの幅Ｌａより狭くするようにしてもよい。上記第５実施形態を適宜組み合わせ、パッド部２１側に位置する第４ＦＷＤ領域１２ｄの幅Ｄｄを第１ＦＷＤ領域１２ａの幅Ｄａより狭くするようにしてもよい。
【0122】
［本発明の開示］
上記した本開示については、例えば以下に示す観点として把握することができる。
[第１の観点]
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＩＧＢＴ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
上記した本開示については、例えば以下に示す観点として把握することができる。
[第１の観点]
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＩＧＢＴ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
【0123】
［第２の観点］
前記一方向に沿った前記ＩＧＢＴ領域の数は、３以上の奇数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている第１の観点に記載の半導体装置。
前記一方向に沿った前記ＩＧＢＴ領域の数は、３以上の奇数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている第１の観点に記載の半導体装置。
【0124】
［第３の観点］
前記一方向に沿った前記ＩＧＢＴ領域の数は、４以上の偶数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている第１の観点に記載の半導体装置。
前記一方向に沿った前記ＩＧＢＴ領域の数は、４以上の偶数であるＸ個とされ、
前記ＩＧＢＴ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている第１の観点に記載の半導体装置。
【0125】
［第４の観点］
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＩＧＢＴ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている第１ないし第３の観点のいずれか１つに記載の半導体装置。
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＩＧＢＴ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている第１ないし第３の観点のいずれか１つに記載の半導体装置。
【0126】
［第５の観点］
前記ＩＧＢＴ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている第１ないし第４の観点のいずれか１つに記載の半導体装置。
前記ＩＧＢＴ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている第１ないし第４の観点のいずれか１つに記載の半導体装置。
【0127】
［第６の観点］
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている第１ないし第５の観点のいずれか１つに記載の半導体装置。
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている第１ないし第５の観点のいずれか１つに記載の半導体装置。
【0128】
［第７の観点］
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記ＦＷＤ領域は、前記一方向において３個以上形成され、前記一方向に沿った長さを幅とすると、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされている半導体装置。
【0129】
［第８の観点］
前記一方向に沿った前記ＦＷＤ領域の数は、３以上の奇数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている第６または第７の観点に記載の半導体装置。
前記一方向に沿った前記ＦＷＤ領域の数は、３以上の奇数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って｛（Ｘ＋１）／２｝番目に位置する領域の幅が最も狭くされている第６または第７の観点に記載の半導体装置。
【0130】
［第９の観点］
前記一方向に沿った前記ＦＷＤ領域の数は、４以上の偶数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている第６または第７の観点に記載の半導体装置。
前記一方向に沿った前記ＦＷＤ領域の数は、４以上の偶数であるＸ個とされ、
前記ＦＷＤ領域は、前記一方向に沿って（Ｘ／２）番目に位置する領域、および｛（Ｘ／２）＋１｝番目に位置する領域の幅が等しくされていると共に最も狭くされている第６または第７の観点に記載の半導体装置。
【0131】
［第１０の観点］
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている第６または第７の観点に記載の半導体装置。
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記パッド部側に最も近い領域の幅が、前記パッド部側に最も遠い領域の幅より広くされている第６または第７の観点に記載の半導体装置。
【0132】
［第１１の観点］
前記ＦＷＤ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている第６ないし第１０の観点のいずれか１つに記載の半導体装置。
前記ＦＷＤ領域は、前記一方向における中央部側に位置する領域の幅に対する、前記一方向における端部側に位置する領域の幅の比が１．５～４．５とされている第６ないし第１０の観点のいずれか１つに記載の半導体装置。
【0133】
［第１２の観点］
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記一方向と交差する交差方向にて、前記パッド部と隣合う追加ＦＷＤ領域（１２ｅ）を有しており、
前記パッド部と一方向にて隣合う位置には、前記ＩＧＢＴ領域が配置されている第６ないし第１１の観点のいずれか１つに記載の半導体装置。
前記外周領域は、外部端子部（１４０）と接続されるパッド部（２１）を有しており、
前記ＦＷＤ領域は、前記一方向と交差する交差方向にて、前記パッド部と隣合う追加ＦＷＤ領域（１２ｅ）を有しており、
前記パッド部と一方向にて隣合う位置には、前記ＩＧＢＴ領域が配置されている第６ないし第１１の観点のいずれか１つに記載の半導体装置。
【0134】
［第１３の観点］
前記セル領域を露出させるコンタクトホール（４６ａ）が形成された保護膜（４６）を有し、
前記追加ＦＷＤ領域は、前記保護膜にて被覆され、
前記ＦＷＤ領域は、前記コンタクトホールから露出する領域において、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされ、前記追加ＦＷＤ領域の幅が前記コンタクトホールから露出する前記ＦＷＤ領域の幅より狭くされている第１２の観点に記載の半導体装置。
前記セル領域を露出させるコンタクトホール（４６ａ）が形成された保護膜（４６）を有し、
前記追加ＦＷＤ領域は、前記保護膜にて被覆され、
前記ＦＷＤ領域は、前記コンタクトホールから露出する領域において、前記一方向における中央部側に位置する領域の幅が前記一方向における端部側に位置する領域の幅より狭くされ、前記追加ＦＷＤ領域の幅が前記コンタクトホールから露出する前記ＦＷＤ領域の幅より狭くされている第１２の観点に記載の半導体装置。
【0135】
［第１４の観点］
前記半導体基板は、
第１導電型のドリフト層（３１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を有し、
前記外周領域には、前記セル領域との境界部に、前記ベース層と繋がり、前記セル領域を囲む第２導電型のディープ層（４４）が形成され、
前記ディープ層は、角部が丸められた平面枠状とされ、
前記追加ＦＷＤ領域は、前記交差方向における端部であって、前記パッド部側と反対側の端部（Ｃ）が前記ディープ層の角部と対応するように丸められた平面形状とされている第１２または第１３の観点に記載の半導体装置。
前記半導体基板は、
第１導電型のドリフト層（３１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を有し、
前記外周領域には、前記セル領域との境界部に、前記ベース層と繋がり、前記セル領域を囲む第２導電型のディープ層（４４）が形成され、
前記ディープ層は、角部が丸められた平面枠状とされ、
前記追加ＦＷＤ領域は、前記交差方向における端部であって、前記パッド部側と反対側の端部（Ｃ）が前記ディープ層の角部と対応するように丸められた平面形状とされている第１２または第１３の観点に記載の半導体装置。
【符号の説明】
【0136】
１０ セル領域
１１ ＩＧＢＴ領域
１２ ＦＷＤ領域
２０ 外周領域
１１ ＩＧＢＴ領域
１２ ＦＷＤ領域
２０ 外周領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】