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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025871
(43)【公開日】2025-02-21
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20250214BHJP
G06F 12/02 20060101ALI20250214BHJP
【ＦＩ】
G06F12/00 560B
G06F12/00 597U
G06F12/02 510A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023131077
(22)【出願日】2023-08-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】藤川 尚志
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA12
5B160CB01
(57)【要約】
【課題】 不揮発性メモリにアクセスする際に用いられるデータバッファのサイズを低減できるメモリシステムを実現する。
【解決手段】 実施形態によれば、メモリシステムは、不揮発性メモリチップと、ライトバッファと、コントローラとを具備する。不揮発性メモリチップは、メモリセルアレイを含む。ライトバッファは、ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能である。コントローラは、不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、ライトバッファから不揮発性メモリチップへ転送するデータ転送動作を、複数回行う。コントローラは、複数回のデータ転送動作によって不揮発性メモリチップへそれぞれ転送された複数の第２サイズのデータを、メモリセルアレイに書き込む。
【選択図】図１１
【解決手段】 実施形態によれば、メモリシステムは、不揮発性メモリチップと、ライトバッファと、コントローラとを具備する。不揮発性メモリチップは、メモリセルアレイを含む。ライトバッファは、ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能である。コントローラは、不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、ライトバッファから不揮発性メモリチップへ転送するデータ転送動作を、複数回行う。コントローラは、複数回のデータ転送動作によって不揮発性メモリチップへそれぞれ転送された複数の第２サイズのデータを、メモリセルアレイに書き込む。
【選択図】図１１
【特許請求の範囲】
【請求項1】
メモリセルアレイを含む不揮発性メモリチップと、
ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能なライトバッファと、
前記不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を、複数回行い、
前記複数回のデータ転送動作によって前記不揮発性メモリチップへそれぞれ転送された複数の前記第２サイズのデータを、前記メモリセルアレイに書き込むように構成されるコントローラと、を具備する、
メモリシステム。
ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能なライトバッファと、
前記不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を、複数回行い、
前記複数回のデータ転送動作によって前記不揮発性メモリチップへそれぞれ転送された複数の前記第２サイズのデータを、前記メモリセルアレイに書き込むように構成されるコントローラと、を具備する、
メモリシステム。
【請求項2】
前記コントローラは、
前記ホストから受信された後、前記メモリセルアレイにまだ書き込まれていないデータの第３サイズが前記第１サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記第１サイズから前記第３サイズを引いた第４サイズのダミーデータを、前記不揮発性メモリチップへ転送し、
前記第３サイズのデータと前記第４サイズのダミーデータとを前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
前記ホストから受信された後、前記メモリセルアレイにまだ書き込まれていないデータの第３サイズが前記第１サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記第１サイズから前記第３サイズを引いた第４サイズのダミーデータを、前記不揮発性メモリチップへ転送し、
前記第３サイズのデータと前記第４サイズのダミーデータとを前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
【請求項3】
前記メモリセルアレイは、データが第１方式で書き込まれる第１ブロックと、データが前記第１方式とは異なる第２方式で書き込まれる第２ブロックとを含み、
前記コントローラは、
前記複数の前記第２サイズのデータを、前記第１方式で前記第１ブロックに書き込み、
前記不揮発性メモリチップへ転送され、且つ前記メモリセルアレイにまだ書き込まれてない１つ以上の前記第２サイズのデータの総サイズが前記第１サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記１つ以上の第２サイズのデータの少なくとも一部を、前記第２方式で前記第２ブロックに書き込むように構成される、
請求項１に記載のメモリシステム。
前記コントローラは、
前記複数の前記第２サイズのデータを、前記第１方式で前記第１ブロックに書き込み、
前記不揮発性メモリチップへ転送され、且つ前記メモリセルアレイにまだ書き込まれてない１つ以上の前記第２サイズのデータの総サイズが前記第１サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記１つ以上の第２サイズのデータの少なくとも一部を、前記第２方式で前記第２ブロックに書き込むように構成される、
請求項１に記載のメモリシステム。
【請求項4】
前記第１方式は、メモリセル当たりにＭビットのデータが書き込まれる方式であり、
前記第２方式は、メモリセル当たりにＮビットのデータが書き込まれる方式であり、
前記Ｍは、２以上の整数であり、
前記Ｎは、前記Ｍより小さい数である、
請求項３に記載のメモリシステム。
前記第２方式は、メモリセル当たりにＮビットのデータが書き込まれる方式であり、
前記Ｍは、２以上の整数であり、
前記Ｎは、前記Ｍより小さい数である、
請求項３に記載のメモリシステム。
【請求項5】
前記コントローラは、さらに、前記第２サイズのデータを前記不揮発性メモリチップへ転送する前記データ転送動作を行った後、前記第２サイズのデータが格納されている前記ライトバッファ内の記憶領域を解放するように構成される、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項6】
前記複数の第２サイズのデータの総サイズは、前記第１サイズと等しい、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項7】
前記不揮発性メモリチップは、複数のラッチ回路を含み、
前記複数の第２サイズのデータは、前記複数のラッチ回路にそれぞれ格納され、
前記コントローラは、前記複数のラッチ回路にそれぞれ格納されている前記複数の第２サイズのデータを、前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
前記複数の第２サイズのデータは、前記複数のラッチ回路にそれぞれ格納され、
前記コントローラは、前記複数のラッチ回路にそれぞれ格納されている前記複数の第２サイズのデータを、前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
【請求項8】
前記不揮発性メモリチップは、第１ラッチ回路と、第２ラッチ回路とを含み、
前記コントローラは、
前記ライトバッファに格納されている前記第２サイズの第１データを、前記第１ラッチ回路へ転送し、
前記第１ラッチ回路に格納されている前記第１データを、前記第２ラッチ回路へ移動し、
前記第２ラッチ回路に格納されている前記第１データを、前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
前記コントローラは、
前記ライトバッファに格納されている前記第２サイズの第１データを、前記第１ラッチ回路へ転送し、
前記第１ラッチ回路に格納されている前記第１データを、前記第２ラッチ回路へ移動し、
前記第２ラッチ回路に格納されている前記第１データを、前記メモリセルアレイに書き込むように構成される、
請求項１に記載のメモリシステム。
【請求項9】
前記不揮発性メモリチップは、第１プレーンと、第２プレーンとを含み、
前記コントローラは、
前記第２サイズの第１データを、前記ライトバッファから前記第１プレーンへ転送するデータ転送動作を行い、
前記第２サイズの第２データを、前記ライトバッファから前記第２プレーンへ転送するデータ転送動作を行い、
前記第１データを前記第１プレーン内のブロックに書き込む動作と、前記第２データを前記第２プレーン内のブロックに書き込む動作とを並列に行うように構成される、
請求項１に記載のメモリシステム。
前記コントローラは、
前記第２サイズの第１データを、前記ライトバッファから前記第１プレーンへ転送するデータ転送動作を行い、
前記第２サイズの第２データを、前記ライトバッファから前記第２プレーンへ転送するデータ転送動作を行い、
前記第１データを前記第１プレーン内のブロックに書き込む動作と、前記第２データを前記第２プレーン内のブロックに書き込む動作とを並列に行うように構成される、
請求項１に記載のメモリシステム。
【請求項10】
前記不揮発性メモリチップは、ブロックを含み、
前記コントローラは、
前記第２サイズの第１データを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を行い、
前記第２サイズの第２データを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を行い、
メモリセル当たりにＭビットのデータが書き込まれる方式で、前記第１データと前記第２データを前記ブロックに書き込むように構成され、
前記Ｍは、２以上の整数である、
請求項１に記載のメモリシステム。
前記コントローラは、
前記第２サイズの第１データを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を行い、
前記第２サイズの第２データを、前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を行い、
メモリセル当たりにＭビットのデータが書き込まれる方式で、前記第１データと前記第２データを前記ブロックに書き込むように構成され、
前記Ｍは、２以上の整数である、
請求項１に記載のメモリシステム。
【請求項11】
前記ライトバッファは、前記コントローラ内に設けられている、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項12】
前記ホストによる読み出し要求を受け付けたことに応じて前記不揮発性メモリチップから読み出されたデータを格納可能なリードバッファをさらに具備する、
請求項１乃至請求項１１のいずれか一項に記載のメモリシステム。
請求項１乃至請求項１１のいずれか一項に記載のメモリシステム。
【請求項13】
第１メモリセルアレイと、第１ラッチ回路と、第２ラッチ回路とを含む第１プレーンと、第２メモリセルアレイと、第３ラッチ回路と、第４ラッチ回路とを含む第２プレーンとを有する不揮発性メモリチップと、
ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能なライトバッファと、
データ入力開始を指示する第１コマンドと、前記第１メモリセルアレイ内の第１ブロックを示す第１アドレスと、前記第１ブロックに書き込まれるべき第１データと、前記第１データを前記第１ラッチ回路に保持させる第２コマンドとを含む第１コマンドセットと、
データ入力開始を指示する第３コマンドと、前記第２メモリセルアレイ内の第２ブロックを示す第２アドレスと、前記第２ブロックに書き込まれるべき第２データと、前記第１ラッチ回路に保持された前記第１データを前記第２ラッチ回路に移動させるとともに前記第３ラッチ回路に入力された前記第２データを前記第４ラッチ回路に移動させる第４コマンドとを含む第２コマンドセットと、
データ入力開始を指示する第５コマンドと、前記第１ブロックを示す第３アドレスと、前記第１ブロックに書き込まれるべき第３データと、前記第３データを前記第１ラッチ回路に保持させる第６コマンドとを含む第３コマンドセットと、
データ入力開始を指示する第７コマンドと、前記第２ブロックを示す第４アドレスと、前記第２ブロックに書き込まれるべき第４データと、前記第１データ、前記第２データ、前記第３データ、および前記第４データの前記第１メモリセルアレイおよび前記第２メモリセルアレイへのプログラムを指示する第８コマンドとを含む第４コマンドセットと、を前記不揮発性メモリチップに送信するように構成されたコントローラと、を具備する、
メモリシステム。
ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能なライトバッファと、
データ入力開始を指示する第１コマンドと、前記第１メモリセルアレイ内の第１ブロックを示す第１アドレスと、前記第１ブロックに書き込まれるべき第１データと、前記第１データを前記第１ラッチ回路に保持させる第２コマンドとを含む第１コマンドセットと、
データ入力開始を指示する第３コマンドと、前記第２メモリセルアレイ内の第２ブロックを示す第２アドレスと、前記第２ブロックに書き込まれるべき第２データと、前記第１ラッチ回路に保持された前記第１データを前記第２ラッチ回路に移動させるとともに前記第３ラッチ回路に入力された前記第２データを前記第４ラッチ回路に移動させる第４コマンドとを含む第２コマンドセットと、
データ入力開始を指示する第５コマンドと、前記第１ブロックを示す第３アドレスと、前記第１ブロックに書き込まれるべき第３データと、前記第３データを前記第１ラッチ回路に保持させる第６コマンドとを含む第３コマンドセットと、
データ入力開始を指示する第７コマンドと、前記第２ブロックを示す第４アドレスと、前記第２ブロックに書き込まれるべき第４データと、前記第１データ、前記第２データ、前記第３データ、および前記第４データの前記第１メモリセルアレイおよび前記第２メモリセルアレイへのプログラムを指示する第８コマンドとを含む第４コマンドセットと、を前記不揮発性メモリチップに送信するように構成されたコントローラと、を具備する、
メモリシステム。
【請求項14】
前記受信されたデータは、第１サイズのデータであり、
前記第１データは、前記第１サイズよりも小さい第２サイズのデータである、
請求項１３に記載のメモリシステム。
前記第１データは、前記第１サイズよりも小さい第２サイズのデータである、
請求項１３に記載のメモリシステム。
【請求項15】
前記第１データ、前記第２データ、前記第３データ、および前記第４データのそれぞれは、前記不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第３サイズのデータよりも小さい第２サイズのデータであり、
前記コントローラは、
前記ホストから受信された後、前記第１メモリセルアレイおよび前記第２メモリセルアレイを含む前記不揮発性メモリチップ内のメモリセルアレイにまだ書き込まれていないデータの第４サイズが前記第３サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記第３サイズから前記第４サイズを引いた第５サイズのダミーデータを、前記不揮発性メモリチップへ転送し、
前記第４サイズのデータと前記第５サイズのダミーデータとを前記メモリセルアレイに書き込むように構成される、
請求項１３に記載のメモリシステム。
前記コントローラは、
前記ホストから受信された後、前記第１メモリセルアレイおよび前記第２メモリセルアレイを含む前記不揮発性メモリチップ内のメモリセルアレイにまだ書き込まれていないデータの第４サイズが前記第３サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記第３サイズから前記第４サイズを引いた第５サイズのダミーデータを、前記不揮発性メモリチップへ転送し、
前記第４サイズのデータと前記第５サイズのダミーデータとを前記メモリセルアレイに書き込むように構成される、
請求項１３に記載のメモリシステム。
【請求項16】
前記第１データ、前記第２データ、前記第３データ、および前記第４データのそれぞれは、前記不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第３サイズのデータよりも小さい第２サイズのデータであり、
前記第１メモリセルアレイは、データが第１方式で書き込まれる前記第１ブロックと、データが前記第１方式とは異なる第２方式で書き込まれる第３ブロックとを含み、
前記コントローラは、
前記第１データおよび前記第３データを、前記第１方式で前記第１ブロックに書き込み、
前記不揮発性メモリチップへ転送され、且つ前記第１メモリセルアレイおよび前記第２メモリセルアレイを含む前記不揮発性メモリチップ内のメモリセルアレイにまだ書き込まれてない１つ以上の前記第２サイズのデータの総サイズが前記第３サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記１つ以上の第２サイズのデータの少なくとも一部を、前記第２方式で前記第３ブロックに書き込むように構成される、
請求項１３に記載のメモリシステム。
前記第１メモリセルアレイは、データが第１方式で書き込まれる前記第１ブロックと、データが前記第１方式とは異なる第２方式で書き込まれる第３ブロックとを含み、
前記コントローラは、
前記第１データおよび前記第３データを、前記第１方式で前記第１ブロックに書き込み、
前記不揮発性メモリチップへ転送され、且つ前記第１メモリセルアレイおよび前記第２メモリセルアレイを含む前記不揮発性メモリチップ内のメモリセルアレイにまだ書き込まれてない１つ以上の前記第２サイズのデータの総サイズが前記第３サイズ未満である間に、前記ホストからデータの不揮発化要求を受け付けた場合、前記１つ以上の第２サイズのデータの少なくとも一部を、前記第２方式で前記第３ブロックに書き込むように構成される、
請求項１３に記載のメモリシステム。
【請求項17】
前記コントローラは、前記１つ以上の第２サイズのデータの内の第５データが格納されている前記第１プレーン内の第５ラッチ回路を示す第９コマンドと、前記第２方式を指定する第１０コマンドと、データ入力開始を指示する第１１コマンドと、前記第３ブロックを指定する第５アドレスと、前記第５データを前記第５ラッチ回路に保持させるか、または前記第５データの前記第１メモリセルアレイへのプログラムを指示する第１２コマンドとを含むコマンドセットを、前記不揮発性メモリチップに送信するように構成される、
請求項１６に記載のメモリシステム。
請求項１６に記載のメモリシステム。
【請求項18】
前記第１方式は、メモリセル当たりにＭビットのデータが書き込まれる方式であり、
前記第２方式は、メモリセル当たりにＮビットのデータが書き込まれる方式であり、
前記Ｍは、２以上の整数であり、
前記Ｎは、前記Ｍより小さい数である、
請求項１６に記載のメモリシステム。
前記第２方式は、メモリセル当たりにＮビットのデータが書き込まれる方式であり、
前記Ｍは、２以上の整数であり、
前記Ｎは、前記Ｍより小さい数である、
請求項１６に記載のメモリシステム。
【請求項19】
前記コントローラは、さらに、前記第２サイズのデータを前記ライトバッファから前記不揮発性メモリチップへ転送するデータ転送動作を行った後、前記第２サイズのデータが格納されている前記ライトバッファ内の記憶領域を解放するように構成される、
請求項１４乃至請求項１８のいずれか一項に記載のメモリシステム。
請求項１４乃至請求項１８のいずれか一項に記載のメモリシステム。
【請求項20】
前記ライトバッファは、前記コントローラ内に設けられている、
請求項１３に記載のメモリシステム。
請求項１３に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを制御する技術に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。
【0003】
ホストから不揮発性メモリにアクセスされる場合、メモリシステムはデータバッファを備えることが一般的である。ホストから不揮発性メモリへのアクセスは、例えば、ホストからデータを受信して不揮発性メモリに書き込む動作、および不揮発性メモリからデータを読み出してホストへ送信する動作である。データバッファは、例えば、ライトバッファとリードバッファとを含む。ライトバッファは、不揮発性メモリに書き込まれるべきデータを記憶する。リードバッファは、不揮発性メモリから読み出されたデータを記憶する。メモリシステムは、データバッファを備えることにより、ホストとのデータの送受信と、不揮発性メモリに対する書き込み動作および読み出し動作を効率的に行うことができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２２／０３４２５８５号明細書
【特許文献2】米国特許出願公開第２０１７／０２６９８５６号明細書
【特許文献3】米国特許出願公開第２０１９／０１６３６２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
データバッファのサイズは、不揮発性メモリに対する書き込み方式および書き込み順序に大きく左右され得る。例えば、書き込み方式および書き込み順序をライトバッファのサイズを小さくするように最適化した場合、リードバッファのサイズが大きくなってしまう可能性がある。一方で、書き込み方式および書き込み順序をリードバッファのサイズを小さくするように最適化した場合、ライトバッファのサイズが大きくなってしまう可能性がある。
【0006】
実施形態の一つは、不揮発性メモリにアクセスする際に用いられるデータバッファのサイズを低減できるメモリシステムを提供する。
【課題を解決するための手段】
【0007】
実施形態によれば、メモリシステムは、不揮発性メモリチップと、ライトバッファと、コントローラとを具備する。不揮発性メモリチップは、メモリセルアレイを含む。ライトバッファは、ホストによる書き込み要求を受け付けたことに応じて受信されたデータを格納可能である。コントローラは、不揮発性メモリチップに対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、ライトバッファから不揮発性メモリチップへ転送するデータ転送動作を、複数回行う。コントローラは、複数回のデータ転送動作によって不揮発性メモリチップへそれぞれ転送された複数の第２サイズのデータを、メモリセルアレイに書き込む。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】第１実施形態のメモリシステムに含まれる不揮発性メモリチップの構成例を示すブロック図。
【図3】第１実施形態のメモリシステムに含まれるブロックの構成例を示す斜視図。
【図4】第１実施形態のメモリシステムに含まれるブロックの回路構成例を示す図。
【図5】第１実施形態のメモリシステムに含まれる不揮発性メモリチップにおける書き込み順序の例を示す図。
【図6】比較例のメモリシステムに含まれる複数の不揮発性メモリチップにおける書き込み順序の例を示す図。
【図7】比較例のメモリシステムにおける不揮発性メモリチップへの書き込み動作を示す図。
【図8】比較例のメモリシステムにおける不揮発性メモリチップからの読み出し動作を示す図。
【図9】比較例のメモリシステムに含まれる複数の不揮発性メモリチップにおける書き込み順序の別の例を示す図。
【図10】第１実施形態のメモリシステムに含まれる不揮発性メモリチップへの書き込み動作の例を示す図。
【図11】第１実施形態のメモリシステムに含まれる不揮発性メモリチップに対するコマンドシーケンスの例を示す図。
【図12A】第１実施形態のメモリシステムにおいて実行される書き込み制御処理の手順の例を示すフローチャート。
【図13A】第２実施形態に係るメモリシステムにおいて実行される不揮発化処理の手順の例を示すフローチャート。
【図14】第３実施形態に係るメモリシステムに含まれる不揮発性メモリチップに対するコマンドシーケンスの例を示す図。
【図15】第３実施形態のメモリシステムにおいて実行される不揮発化処理の手順の例を示すフローチャート。
【発明を実施するための形態】
【0009】
以下、実施の形態について図面を参照して説明する。
【0010】
（第１実施形態）
まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２と、メモリシステム３とを含む。
まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２と、メモリシステム３とを含む。
【0011】
ホストデバイス２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。以下では、ホストデバイス２を、ホスト２とも称する。
【0012】
メモリシステム３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成されたストレージデバイスである。不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリシステム３はストレージデバイス、または、半導体ストレージデバイスとも称される。メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）、またはＵｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ（ＵＦＳ）デバイスとして実現される。
【0013】
メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。
【0014】
ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）、ＥｔｈｅｒｎｅｔＴＭ、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）、ＵＦＳ等の規格に準拠する。
【0015】
メモリシステム３は、例えば、メモリデバイス４、およびコントローラ６を備える。メモリシステム３は、ＤＲＡＭ５をさらに備えていてもよい。
【0016】
メモリデバイス４は、１つ以上の不揮発性メモリチップ４１を含む。１つ以上の不揮発性メモリチップ４１は、例えば、不揮発性メモリチップ４１－０、４１－１、４１－２、４１－３、……である。以下では、メモリデバイス４が４個の不揮発性メモリチップ４１－０、４１－１、４１－２、および４１－３を含む場合について、主に例示する。不揮発性メモリチップ４１－０、４１－１、４１－２、４１－３、……の内の特定しない１つを指して、不揮発性メモリチップ４１とも称する。また、不揮発性メモリチップ４１－０、４１－１、４１－２、４１－３、……の内のｉ番目の不揮発性メモリチップを、第ｉ不揮発性メモリチップ４１と表記する。不揮発性メモリチップ４１は、例えば、ＮＡＮＤ型フラッシュメモリダイである。
【0017】
不揮発性メモリチップ４１は、複数のブロックを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0018】
各ブロックに対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするためのデータ消去動作と、このブロックのページそれぞれにデータを書き込むデータプログラム動作とを含む。なお、ブロック（より詳しくは、メモリセル）にデータを書き込むことは、ブロック（メモリセル）にデータをプログラムすることと同義である。
【0019】
不揮発性メモリチップ４１は、メモリセル当たりに複数ビットを格納可能に構成されたフラッシュメモリとして実現され得る。
【0020】
メモリセル当たりに複数ビットを記憶可能に構成されたフラッシュメモリとは、例えば、マルチレベルセル（ＭＬＣ、あるいは４ＬＣ）フラッシュメモリ、トリプルレベルセル（ＴＬＣ、あるいは８ＬＣ）フラッシュメモリ、およびクワッドレベルセル（ＱＬＣ、あるいは１６ＬＣ）フラッシュメモリである。ＭＬＣフラッシュメモリは、メモリセル当たりに２ビットのデータを記憶可能である。ＴＬＣフラッシュメモリは、メモリセル当たりに３ビットのデータを記憶可能である。ＱＬＣフラッシュメモリは、メモリセル当たりに４ビットのデータを記憶可能である。なお、メモリセル当たりに１ビットを記憶可能に構成されたフラッシュメモリは、シングルレベルセル（ＳＬＣ、あるいは２ＬＣ）フラッシュメモリとも称される。
【0021】
不揮発性メモリチップ４１がＭＬＣフラッシュメモリとして実現される場合、通常は、２ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。２ページ分のデータは、Ｌｏｗｅｒ（下位）ページデータと、Ｕｐｐｅｒ（上位）ページデータとで構成される。これにより、メモリセル当たりに２ビットを書き込むことができる。ＭＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、メモリセル当たりに１ビットのみを記憶可能な領域（ＳＬＣ領域）として使用することができる。ＳＬＣ領域にデータを書き込む動作においては、１ページ分のデータ（Ｌｏｗｅｒページデータ）のみが同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＳＬＣ領域として使用される各ブロックにおいては、ＳＬＣフラッシュメモリ内の各ブロック（ＳＬＣブロック）と同様に、メモリセル当たりに１ビットのみを書き込むことができる。この結果、ＳＬＣ領域として使用される各ブロックは、擬似的なＳＬＣブロックとして機能する。
【0022】
不揮発性メモリチップ４１がＴＬＣフラッシュメモリとして実現される場合、通常は、３ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。３ページ分のデータは、Ｌｏｗｅｒページデータ、Ｍｉｄｄｌｅ（中位）ページデータ、およびＵｐｐｅｒページデータで構成される。これにより、メモリセル当たりに３ビットを書き込むことができる。このＴＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、上述のＳＬＣ領域として使用されてもよいし、メモリセル当たりに２ビットを記憶可能なＭＬＣ領域として使用されてもよい。なお、ＳＬＣ領域およびＭＬＣ領域は、ブロックよりも細かい単位で設定されてもよい。ＭＬＣ領域においては、２ページ分のデータのみが同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＭＬＣ領域においては、メモリセル当たりに２ビットのみを書き込むことができる。
【0023】
不揮発性メモリチップ４１がＱＬＣフラッシュメモリとして実現される場合、通常、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに４ビットを書き込むことができる。このＱＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、ＳＬＣ領域として使用されてもよいし、ＭＬＣ領域として使用されてもよいし、あるいは、メモリセル当たりに３ビットを記憶可能なＴＬＣ領域として使用されてもよい。なお、ＳＬＣ領域、ＭＬＣ領域、およびＴＬＣ領域は、ブロックよりも細かい単位で設定されてもよい。ＴＬＣ領域においては、３ページ分のデータのみが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＴＬＣ領域においては、メモリセル当たりに３ビットを書き込むことができる。
【0024】
なお、不揮発性メモリチップ４１は、メモリセル当たりに５ビット以上を記憶可能に構成されていてもよい。この場合においても、不揮発性メモリチップ４１の任意の領域は、メモリセル当たりに４ビット以下のデータのみが書き込まれる領域として使用され得る。
【0025】
ＤＲＡＭ５は揮発性のメモリである。ＤＲＡＭ５には、例えば、ファームウェア（ＦＷ）５１の格納領域、および論理物理アドレス変換テーブル５２の格納領域が設けられる。
【0026】
ＦＷ５１は、コントローラ６の動作を制御するためのプログラムである。ＦＷ５１は、例えば、メモリデバイス４からＤＲＡＭ５にロードされる。
【0027】
コントローラ６は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現され得る。コントローラ６は、メモリデバイス４を制御するように構成される。コントローラ６内の各部の機能は、コントローラ６内の専用ハードウェアによって実現されてもよいし、ＦＷを実行するプロセッサによって実現されてもよい。
【0028】
コントローラ６は、メモリデバイス４のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとメモリデバイス４の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のデータ読み出し／データ書き込み動作とブロック単位のデータ消去動作との差異を隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。
【0029】
論理アドレスは、メモリシステム３の記憶領域をアドレス指定するために、ホスト２によって使用される。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。
【0030】
論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、例えば、論理物理アドレス変換テーブル５２を用いて実行される。コントローラ６は、論理物理アドレス変換テーブル５２を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスのデータが書き込まれたメモリデバイス４内の物理記憶位置を示す。コントローラ６は、論理物理アドレス変換テーブル５２を用いて、メモリデバイス４の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数の論理アドレスにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つの論理アドレスで特定される。論理物理アドレス変換テーブル５２は、メモリシステム３の起動時にメモリデバイス４からＤＲＡＭ５にロードされてもよい。
【0031】
１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ６は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ６は、この論理アドレスをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブル５２を更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブル５２から参照されているデータ（すなわち論理アドレスと紐付けられているデータ）は有効データと称される。また、どの論理アドレスとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。
【0032】
また、コントローラ６は、例えば、ＳＬＣ方式、ＭＬＣ方式、ＴＬＣ方式、およびＱＬＣ方式のいずれかで、不揮発性メモリチップ４１に対する書き込み動作を実行し得る。ＳＬＣ方式は、メモリセル当たりに１ビットが書き込まれる方式である。ＭＬＣ方式は、メモリセル当たりに２ビットが書き込まれる方式である。ＴＬＣ方式は、メモリセル当たりに３ビットが書き込まれる方式である。ＱＬＣ方式は、メモリセル当たりに４ビットが書き込まれる方式である。
【0033】
コントローラ６は、例えば、ホストインタフェース回路（ホストＩ／Ｆ）１１、メモリインタフェース回路（メモリＩ／Ｆ）１２、ＤＲＡＭインタフェース回路（ＤＲＡＭ Ｉ／Ｆ）１３、スタティックランダムアクセスメモリ（ＳＲＡＭ）１４、およびＣＰＵ１５を含んでもよい。これらホストＩ／Ｆ１１、メモリＩ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、ＳＲＡＭ１４、およびＣＰＵ１５は、バス１０を介して接続されていてもよい。
【0034】
ホストＩ／Ｆ１１は、ホスト２から様々なコマンド、例えば、入出力（Ｉ／Ｏ）コマンド、各種制御コマンドやデータを受信する回路として機能する。Ｉ／Ｏコマンドには、例えば、ライトコマンド、およびリードコマンドが含まれる。制御コマンドには、例えば、フラッシュ（ｆｌｕｓｈ）コマンドが含まれる。また、ホストＩ／Ｆ１１は、コマンドに対する応答やデータをホスト２に送信する回路として機能する。
【0035】
メモリＩ／Ｆ１２は、コントローラ６とメモリデバイス４とを電気的に接続する。メモリＩ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
【0036】
メモリＩ／Ｆ１２は、メモリデバイス４を制御するように構成されたＮＡＮＤ制御回路として機能する。メモリＩ／Ｆ１２は、複数のチャネルｃｈ０、ｃｈ１、ｃｈ２、ｃｈ３、……を介して、メモリデバイス４内の複数の不揮発性メモリチップ４１にそれぞれ接続されていてもよい。複数の不揮発性メモリチップ４１が並列に駆動されることにより、メモリデバイス４全体に対するアクセスを広帯域化することができる。
【0037】
ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ５へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。
【0038】
ＳＲＡＭ１４は、揮発性のメモリである。ＳＲＡＭ１４には、例えば、データを一時的に記憶するバッファ領域が設けられる。バッファ領域は、例えば、ライトバッファ１４１と、リードバッファ１４２とを含む。ライトバッファ１４１は、不揮発性メモリチップ４１に書き込まれるべきユーザデータを一時的に記憶する。リードバッファ１４２は、不揮発性メモリチップ４１から読み出されたユーザデータを一時的に記憶する。なお、ライトバッファ１４１およびリードバッファ１４２として、ＤＲＡＭ５の記憶領域が割り当てられてもよい。また、ＦＷ５１の格納領域、および論理物理アドレス変換テーブル５２の格納領域として、ＳＲＡＭ１４の記憶領域が割り当てられてもよい。ライトバッファ１４１、リードバッファ１４２、ＦＷ５１の格納領域、および論理物理アドレス変換テーブル５２の格納領域として、ＳＲＡＭ１４の記憶領域が割り当てられる場合、メモリシステム３はＤＲＡＭ５を備えていなくてもよい。
【0039】
ＣＰＵ１５は、ホストＩ／Ｆ１１、メモリＩ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびＳＲＡＭ１４を制御するように構成されたプロセッサである。ＣＰＵ１５はメモリデバイス４からＤＲＡＭ５にロードされたＦＷ５１を実行することによって、様々な処理を行う。ＦＷ５１は、ＣＰＵ１５に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１５は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１５の動作は、ＣＰＵ１５によって実行されるＦＷ５１によって制御される。
【0040】
コントローラ６内の各部の機能は、コントローラ６内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１５がＦＷ５１を実行することによって実現されてもよい。
【0041】
ＣＰＵ１５は、例えば、ライト制御部１５１およびリード制御部１５２として機能する。ＣＰＵ１５は、例えばＦＷ５１を実行することにより、これら各部として機能する。
【0042】
ライト制御部１５１は、ホスト２から書き込み要求（例えば、ライトコマンド）を受け付けたことに応じて、ホスト２からユーザデータを受信し、そのユーザデータを不揮発性メモリチップ４１に書き込むための動作を制御する。リード制御部１５２は、ホスト２から読み出し要求（例えば、リードコマンド）を受け付けたことに応じて、不揮発性メモリチップ４１からユーザデータを読み出し、ホスト２に送信するための動作を制御する。
【0043】
ここで、不揮発性メモリチップ４１の構成についてより具体的に説明する。図２は、不揮発性メモリチップ４１の構成例を示すブロック図である。
【0044】
不揮発性メモリチップ４１は、例えば、Ｔ個のプレーン４５を含む。Ｔは、１以上の整数である。図２では、Ｔ個のプレーン４５が、４個のプレーン４５－０、４５－１、４５－２、および４５－３である例を示している。
【0045】
Ｔ個のプレーン４５のそれぞれは、周辺回路３１、ラッチ３２、およびメモリセルアレイ３３を含む。
【0046】
周辺回路３１は、メモリセルアレイ３３を制御する回路である。周辺回路３１は、例えば、ロウデコーダ、カラムデコーダ、およびセンスアンプを含む。周辺回路３１は、メモリセルアレイ３３に対して、プログラム動作（書き込み動作）、センス動作（読み出し動作）、および消去動作を実行し得る。
【0047】
ラッチ３２は、コントローラ６と不揮発性メモリチップ４１との間で転送されるデータを一時的に記憶する記憶領域を含む回路である。ラッチ３２は、レジスタ、またはバッファとも称される。データ書き込み動作の際、コントローラ６から受信したデータは、ラッチ３２に一時的に格納された後、メモリセルアレイ３３にプログラムされる。以下では、コントローラ６から受信され、ライトバッファ１４１に格納されたデータをラッチ３２に転送（入力）する動作を、データイン動作と称する。また、ラッチ３２に格納されたデータをメモリセルアレイ３３にプログラムする動作を、プログラム動作と称する。ラッチ３２は、例えば、１個のデータ入力用ラッチ（ＤＬ）３２１と、Ｍ個のプログラム用ラッチ（ＰＬ）３２２とを含む。Ｍは、１以上の整数である。
【0048】
データ入力用ラッチ３２１は、ライトバッファ１４１から転送されたデータを一時的に記憶する。
【0049】
Ｍ個のプログラム用ラッチ３２２のそれぞれは、データ入力用ラッチ３２１から転送されたデータを一時的に記憶する。Ｍ個のプログラム用ラッチ３２２が記憶しているデータ全体は、例えば、１回のプログラム動作でメモリセルアレイ３３に書き込まれる。具体的には、データがＴＬＣ方式でメモリセルアレイ３３に書き込まれる場合、例えば、３個のプログラム用ラッチ３２２が記憶している３ページ分のデータが、１回のプログラム動作でメモリセルアレイ３３に書き込まれる。３個のプログラム用ラッチ３２２を、第０プログラム用ラッチ（第０ＰＬ）３２２－０、第１プログラム用ラッチ（第１ＰＬ）３２２－１、および第２プログラム用ラッチ（第２ＰＬ）３２２－２とも称する。
【0050】
メモリセルアレイ３３は、複数のブロックを含む。複数のブロックのそれぞれは、マトリクス状に配置された複数の不揮発性メモリセルトランジスタを含む。以下では、不揮発性メモリセルトランジスタを、単に、メモリセルと称する。図２では、複数のブロックが、ブロックＢ０、Ｂ１、Ｂ２、…である例を示している。
【0051】
複数のブロックのそれぞれは、複数のストリングユニットを含む。図２では、各ブロックが、４個のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３を含む例を示している。
【0052】
複数のストリングユニットのそれぞれは、メモリセルの集合である。各ストリングユニットは、例えば、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、直列接続されたメモリセルの集合である。
【0053】
図３および図４を参照して、メモリセルアレイ３３に含まれるブロックの構成について、より具体的に説明する。図３および図４では、ブロックＢ０の構成例を示すが、メモリセルアレイ３３内の他のブロックも同様の構成を有する。
【0054】
図３は、ブロックＢ０の構成例を示す斜視図である。
【0055】
ブロックＢ０は、４個のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３を含む。
【0056】
４個のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３は、複数のワードラインＷＬ０、……、ＷＬｘが積層された方向（図３では、垂直方向）と直交する方向（図３では、水平方向）に配置されている。４個のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３のそれぞれは、複数のＮＡＮＤストリングＮＳを含む。
【0057】
各ＮＡＮＤストリングＮＳの一端は、複数のビットラインＢＬ０、……、ＢＬｙの内の対応するビットラインに接続されている。各ＮＡＮＤストリングＮＳは、垂直方向に延在している。各ＮＡＮＤストリングＮＳに含まれる複数のメモリセルの制御ゲートは、複数のワードラインＷＬ０、……、ＷＬｘにそれぞれ接続されている。
【0058】
図４は、ブロックＢ０の回路構成例を示す。
【0059】
各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルＭＴ０、……、ＭＴｘと、２つの選択トランジスタＳＴ１およびＳＴ２を含む。複数のメモリセルＭＴ０、……、ＭＴｘのそれぞれは、制御ゲートと電荷蓄積層とを含み、データを不揮発に記憶する。複数のメモリセルＭＴ０、……、ＭＴｘは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。選択トランジスタＳＴ１のドレインは、複数のビットラインＢＬ０、……、ＢＬｙの内の対応するビットラインに接続されている。選択トランジスタＳＴ２のソースは、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３で共通のソースラインＳＬに接続される。
【0060】
ストリングユニットＳＵ０内の選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ１に対応する選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ２に対応する選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ３に対応する選択ゲート線ＳＧＤ３に接続される。
【0061】
ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３内の選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なる選択ゲート線に接続されてもよい。ブロックＢ０に含まれるメモリセルＭＴ０、……、ＭＴｘの制御ゲートは、それぞれワードラインＷＬ０、……、ＷＬｘに共通接続される。
【0062】
周辺回路３１によるプログラム動作とセンス動作のそれぞれは、１つのストリングユニットにおいて１つのワードラインに接続された複数のメモリセルに対して、一括して実行され得る。プログラム動作およびセンス動作のそれぞれにおいて、一括して選択されるメモリセルの集合をメモリセルグループと称する。
【0063】
１つのメモリセルが１ビットのデータを記憶するように構成されている場合にメモリセルグループ当たりに記憶されるデータのサイズを、１ページ分のデータと称する。例えば、１つのメモリセルが３ビットのデータを記憶するように構成されている場合、メモリセルグループ当たりに記憶されるデータは、３ページ分のデータである。
【0064】
周辺回路３１による消去動作は、例えば、ブロック単位で実行される。つまり、１つのブロックに含まれる全てのメモリセルに格納されているデータは、一括して消去される。
【0065】
次いで、不揮発性メモリチップ４１に対する書き込み方式および書き込み順序と、ライトバッファ１４１およびリードバッファ１４２のサイズ（容量）との関係について説明する。書き込み順序は、不揮発性メモリチップ４１においてデータが書き込まれるアドレスの順序を示す。書き込み順序は、書き込みアドレッシングとも称される。
【0066】
ライトバッファ１４１およびリードバッファ１４２のサイズは、不揮発性メモリチップ４１に対する書き込み方式および書き込み順序に左右され得る。例えば、書き込み方式および書き込み順序をライトバッファ１４１のサイズを小さくするように最適化した場合、リードバッファ１４２のサイズが大きくなってしまう可能性がある。一方で、書き込み方式および書き込み順序をリードバッファ１４２のサイズを小さくするように最適化した場合、ライトバッファ１４１のサイズが大きくなってしまう可能性がある。
【0067】
以下では、不揮発性メモリチップ４１に対する書き込み方式として、フルシーケンスプログラム（ＦＳＰ）動作が用いられる場合を例示する。ＦＳＰ動作は、１回のプログラム動作で、複数ページ分のデータを１つ以上のブロックにプログラムする動作である。例えば、不揮発性メモリチップ４１内のブロックに対してＴＬＣ方式でデータがプログラムされる場合、ＦＳＰ動作では、３ページ分のデータ（Ｌｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、およびＵｐｐｅｒページデータ）が不揮発性メモリチップ４１に転送（入力）され、転送された３ページ分のデータが１つのブロックに一括してプログラムされる。なお、以下の説明は、ＴＬＣ方式が用いられるケースに限らず、一定量のデータが１つ以上のブロックに一括してプログラムされる任意のケースに同様に適用できる。
【0068】
１回のＦＳＰ動作は、単一のブロックに対して行われる場合もあれば、１つの不揮発性メモリチップ４１内の複数のプレーン４５にそれぞれ含まれる複数のブロックに対して行われる場合もある。プレーン４５に含まれるブロックを、プレーンブロック（ＰＢ）とも称する。１回のプログラム動作を、複数のプレーン４５にそれぞれ含まれる複数のプレーンブロックに対して行うことは、マルチプレーンプログラムとも称される。不揮発性メモリチップ４１が複数のプレーン４５を含む場合、プログラム性能を重視して、マルチプレーンプログラムが使用されることが一般的である。
【0069】
図５は、１つの不揮発性メモリチップ４１における書き込み順序の例を示す。ここでは、４個のプレーン４５を含む不揮発性メモリチップ４１に対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作が行われることを想定する。４個のプレーン４５は、第０プレーン４５－０、第１プレーン４５－１、第２プレーン４５－２、および第３プレーン４５－３である。
【0070】
４個のプレーン４５にそれぞれ含まれる書き込み対象の４個のブロックを、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３と称する。具体的は、プレーンブロックＰＢ０は、第０プレーン４５－０に含まれる、ＴＬＣ方式による書き込み対象のブロックである。プレーンブロックＰＢ１は、第１プレーン４５－１に含まれる、ＴＬＣ方式による書き込み対象のブロックである。プレーンブロックＰＢ２は、第２プレーン４５－２に含まれる、ＴＬＣ方式による書き込み対象のブロックである。プレーンブロックＰＢ３は、第３プレーン４５－３に含まれる、ＴＬＣ方式による書き込み対象のブロックである。１回のＦＳＰ動作でデータが書き込まれる各プレーンブロック内の位置は、例えば、ストリングの番号で特定される。
【0071】
図５に示すように、ストリング番号“０”に対応するＦＳＰ動作では、不揮発性メモリチップ４１に対して以下の（０）から（１１）の順序でページデータが入力（転送）される。
（０）プレーンブロックＰＢ０用のＬｏｗｅｒページデータ
（１）プレーンブロックＰＢ１用のＬｏｗｅｒページデータ
（２）プレーンブロックＰＢ２用のＬｏｗｅｒページデータ
（３）プレーンブロックＰＢ３用のＬｏｗｅｒページデータ
（４）プレーンブロックＰＢ０用のＭｉｄｄｌｅページデータ
（５）プレーンブロックＰＢ１用のＭｉｄｄｌｅページデータ
（６）プレーンブロックＰＢ２用のＭｉｄｄｌｅページデータ
（７）プレーンブロックＰＢ３用のＭｉｄｄｌｅページデータ
（８）プレーンブロックＰＢ０用のＵｐｐｅｒページデータ
（９）プレーンブロックＰＢ１用のＵｐｐｅｒページデータ
（１０）プレーンブロックＰＢ２用のＵｐｐｅｒページデータ
（１１）プレーンブロックＰＢ３用のＵｐｐｅｒページデータ
なお、順序を示す番号は、図５の対応するストリング番号（ここでは、ストリング番号“０”）において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つと、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のいずれか１つとで特定される枠内の数値と対応する。
（０）プレーンブロックＰＢ０用のＬｏｗｅｒページデータ
（１）プレーンブロックＰＢ１用のＬｏｗｅｒページデータ
（２）プレーンブロックＰＢ２用のＬｏｗｅｒページデータ
（３）プレーンブロックＰＢ３用のＬｏｗｅｒページデータ
（４）プレーンブロックＰＢ０用のＭｉｄｄｌｅページデータ
（５）プレーンブロックＰＢ１用のＭｉｄｄｌｅページデータ
（６）プレーンブロックＰＢ２用のＭｉｄｄｌｅページデータ
（７）プレーンブロックＰＢ３用のＭｉｄｄｌｅページデータ
（８）プレーンブロックＰＢ０用のＵｐｐｅｒページデータ
（９）プレーンブロックＰＢ１用のＵｐｐｅｒページデータ
（１０）プレーンブロックＰＢ２用のＵｐｐｅｒページデータ
（１１）プレーンブロックＰＢ３用のＵｐｐｅｒページデータ
なお、順序を示す番号は、図５の対応するストリング番号（ここでは、ストリング番号“０”）において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つと、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のいずれか１つとで特定される枠内の数値と対応する。
【0072】
（０）から（１１）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で書き込まれるデータである。１２ページ分のデータは、入力順に従って、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0073】
次いで、データの書き込み順序は、ストリング方向に進む。具体的には、ストリング番号を０から１に増加させる。ストリング番号“１”に対応するＦＳＰ動作では、（１２）から（２３）の順序で、１２ページ分のデータが不揮発性メモリチップ４１に入力される。（１２）から（２３）の順序で入力される具体的なページデータは、（０）から（１１）と同様である。入力された１２ページ分のデータは、入力順に従って、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0074】
以降も同様にして、増加させたストリング番号に対応するＦＳＰ動作が順次行われ得る。
【0075】
なお、メモリシステム３では、プログラム性能を向上するために、インターリーブ書き込み動作が行われることがある。インターリーブ書き込み動作は、複数の不揮発性メモリチップ４１に対して並列に実行される書き込み動作である。
【0076】
【0077】
図６は、比較例に係るメモリシステムに含まれる複数の不揮発性メモリチップにおける書き込み順序の例を示す。ここでは、比較例のメモリシステムが４個の不揮発性メモリチップを含み、４個のプレーンをそれぞれ含む４個の不揮発性メモリチップに対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作が行われることを想定する。４個の不揮発性メモリチップは、第０不揮発性メモリチップ４１Ａ－０、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３である。不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３のそれぞれにおいて、４個のプレーンにそれぞれ含まれる書き込み対象の４個のブロックを、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３と称する。
【0078】
図６に示すように、ストリング番号“０”に対応するＦＳＰ動作では、まず、第０不揮発性メモリチップ４１Ａ－０に対して（０）から（１１）の順序でページデータが入力される。この（０）から（１１）の順序で入力されるページデータは、図５を参照して前述した（０）から（１１）の順序で入力されるページデータと同様である。なお、順序を示す番号は、図６の対応するストリング番号と不揮発性メモリチップの組み合わせ（ここでは、ストリング番号“０”と第０不揮発性メモリチップ４１Ａ－０の組み合わせ）において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つと、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のいずれか１つとで特定される枠内の数値と対応する。
【0079】
（０）から（１１）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第０不揮発性メモリチップ４１Ａ－０に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第０不揮発性メモリチップ４１Ａ－０のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0080】
複数の不揮発性メモリチップに対するインターリーブ書き込み動作が行われる場合、第０不揮発性メモリチップ４１Ａ－０に対する（０）から（１１）の順序によるデータ入力の後、書き込み順序は、ストリング方向ではなく、チップ方向に進む。ここでは、書き込み順序は、第０不揮発性メモリチップ４１Ａ－０から第１不揮発性メモリチップ４１Ａ－１に進む。
【0081】
したがって、次に、第１不揮発性メモリチップ４１Ａ－１に対して、（１２）から（２３）の順序でページデータが入力される。（１２）から（２３）の順序で入力される具体的なページデータは、（０）から（１１）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第１不揮発性メモリチップ４１Ａ－１に置き換えられる。
【0082】
（１２）から（２３）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第１不揮発性メモリチップ４１Ａ－１に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第１不揮発性メモリチップ４１Ａ－１のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0083】
次いで、第２不揮発性メモリチップ４１Ａ－２に対して、（２４）から（３５）の順序でページデータが入力される。（２４）から（３５）の順序で入力される具体的なページデータは、（０）から（１１）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第２不揮発性メモリチップ４１Ａ－２に置き換えられる。
【0084】
（２４）から（３５）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第２不揮発性メモリチップ４１Ａ－２に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第２不揮発性メモリチップ４１Ａ－２のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0085】
そして、第３不揮発性メモリチップ４１Ａ－３に対して、（３６）から（４７）の順序でページデータが入力される。（３６）から（４７）の順序で入力される具体的なページデータは、（０）から（１１）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第３不揮発性メモリチップ４１Ａ－３に置き換えられる。
【0086】
（３６）から（４７）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第３不揮発性メモリチップ４１Ａ－３に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第３不揮発性メモリチップ４１Ａ－３のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0087】
（０）から（４７）の順序で４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３に対するデータイン動作が行われた後、書き込み順序は、ストリング方向に進む（すなわち、ストリング番号を増加させる方向に進む）。以降、同様にして、増加させたストリング番号に応じて、不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３に対するＦＳＰ動作が順次行われ得る。
【0088】
ホストからの書き込み要求に応じた書き込み処理では、ホストから受信したデータを順に不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３にプログラムしていくことになる。不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３のそれぞれに対するＦＳＰ動作を実行するためには、１つの不揮発性メモリチップに１２ページ分のデータ（＝３ページ×４ＰＢ分のデータ）を入力する必要がある。つまり、１２ページ分のデータが入力されなければ、１つの不揮発性メモリチップに対するＦＳＰ動作を実行できない。そのため、比較例のメモリシステムのコントローラは、例えば、１２ページ分のデータがライトバッファに蓄積された後、蓄積された１２ページ分のデータの不揮発性メモリチップへの入力（転送）を開始する。
【0089】
図７は、比較例のメモリシステム３Ａにおいて、図６に示した書き込み順序に従う場合の、不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３への書き込み動作を示す。メモリシステム３Ａは、ホスト２Ａからの書き込み要求に応じて書き込み動作を行う。
【0090】
メモリシステム３Ａは、メモリデバイス４Ａと、コントローラ６Ａとを含む。メモリデバイス４Ａは、不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３を含む。不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３のそれぞれは、４個のプレーンを含む。図７では、第０不揮発性メモリチップ４１Ａ－０において、４個のプレーンにそれぞれに含まれる４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３が、ＴＬＣ方式での書き込み対象のブロックとして割り当てられている。
【0091】
コントローラ６Ａは、書き込み動作を制御するライト制御部１５１Ａと、ライトバッファ１４１Ａとを含む。ライト制御部１５１Ａは、ホスト２からの書き込み要求を受け付けたことに応じてホスト２Ａから転送されたユーザデータを、ライトバッファ１４１Ａに格納する（図７中の（１））。
【0092】
ライト制御部１５１Ａは、４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３に対する１回のＦＳＰ動作に必要なユーザデータ６１Ａがライトバッファ１４１Ａに格納されたことに応じ、ライトバッファ１４１Ａから第０不揮発性メモリチップ４１Ａ－０にユーザデータ６１Ａを入力するデータイン動作を行う（図７中の（２））。４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３に対する１回のＦＳＰ動作に必要なユーザデータ６１Ａは、１２ページ分のユーザデータである。
【0093】
そして、ライト制御部１５１Ａは、４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にユーザデータ６１Ａをプログラムするプログラム動作を行う（図７中の（３））。これにより、第０不揮発性メモリチップ４１Ａ－０（より詳しくは、第０不揮発性メモリチップ４１Ａ－０内の４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３）に対する１回のＦＳＰ動作が完了する。
【0094】
ライトバッファ１４１Ａから第０不揮発性メモリチップ４１Ａ－０にユーザデータ６１Ａを入力するデータイン動作が完了した場合、ユーザデータ６１Ａが格納されているライトバッファ１４１Ａの記憶領域は解放される。そして、例えば、次の第１不揮発性メモリチップ４１Ａ－１に対するＦＳＰ動作に必要なユーザデータ（すなわち、別の１２ページ分のユーザデータ）が、ライトバッファ１４１Ａに新たに格納される。ライト制御部１５１Ａは、第０不揮発性メモリチップ４１Ａ－０の場合と同様にして、第１不揮発性メモリチップ４１Ａ－１に対するデータイン動作およびプログラム動作を行う。さらに、ライト制御部１５１Ａは、同様にして、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３のそれぞれに対するデータイン動作およびプログラム動作を行う。
【0095】
このように、図６に示した書き込み順序に従う場合、ライトバッファ１４１Ａとして割り当てられる記憶領域のサイズは、１つの不揮発性メモリチップ４１Ａに対する１回のＦＳＰ動作に必要なデータのサイズ（ここでは、１２ページ分のサイズ）で済む。つまり、図６に示した書き込み順序は、ライトバッファ１４１Ａのサイズを小さくするように最適化したものと云える。
【0096】
一方で、図６に示した書き込み順序で書き込まれたユーザデータを不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３から読み出して、ホスト２Ａに送信する場合、読み出されたユーザデータを一時的に記憶するコントローラ６Ａ内のリードバッファのサイズは、大きくなる傾向がある。
【0097】
図８は、比較例のメモリシステム３Ａにおいて、図６に示した書き込み順序に従って書き込まれたデータの、不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３からの読み出し動作を示す。メモリシステム３Ａは、ホスト２Ａからの読み出し要求に応じて読み出し動作を行う。
【0098】
コントローラ６Ａと、４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３とは、４チャネルのデータバスｃｈ０、ｃｈ１、ｃｈ２、およびｃｈ３でそれぞれ接続されている。４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３は、対応するチャネルのデータバスｃｈ０、ｃｈ１、ｃｈ２、およびｃｈ３を介して、データを並列にコントローラ６Ａへ送出可能である。
【0099】
コントローラ６Ａは、読み出し動作を制御するリード制御部１５２Ａと、４個のリードバッファ１４２Ａとを含む。４個のリードバッファ１４２は、第０リードバッファ１４２Ａ－０、第１リードバッファ１４２Ａ－１、第２リードバッファ１４２Ａ－２、および第３リードバッファ１４２Ａ－３である。４個のリードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３は、４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３にそれぞれ対応する。
【0100】
リード制御部１５２Ａは、ホスト２Ａからの読み出し要求を受け付けたことに応じて、４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３から並列にユーザデータを読み出し、読み出されたユーザデータをリードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３に格納する（図８中の（１））。具体的には、リード制御部１５２Ａは、第０不揮発性メモリチップ４１Ａ－０から読み出されたユーザデータ６２Ａ－０を、第０リードバッファ１４２Ａ－０に格納する。リード制御部１５２Ａは、第１不揮発性メモリチップ４１Ａ－１から読み出されたユーザデータ６２Ａ－１を、第１リードバッファ１４２Ａ－１に格納する。リード制御部１５２Ａは、第２不揮発性メモリチップ４１Ａ－２から読み出されたユーザデータ６２Ａ－２を、第２リードバッファ１４２Ａ－２に格納する。リード制御部１５２Ａは、第３不揮発性メモリチップ４１Ａ－３から読み出されたユーザデータ６２Ａ－３を、第３リードバッファ１４２Ａ－３に格納する。
【0101】
そして、リード制御部１５２Ａは、図６に示した書き込み順序通りに、ユーザデータ６２Ａ－０、６２Ａ－１、６２Ａ－２、および６２Ａ－３をホスト２Ａに転送する（図８中の（２））。つまり、リード制御部１５２Ａは、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３に格納されているユーザデータ６２Ａ－０、６２Ａ－１、６２Ａ－２、および６２Ａ－３をホスト２Ａに転送する順序が、図６に示した書き込み順序に従うように制御する。
【0102】
例えば、図６に示した書き込み順序において、第０不揮発性メモリチップ４１Ａ－０に着目する。第０不揮発性メモリチップ４１Ａ－０では、（０）から（１１）の１２ページ分のユーザデータが入力された後に、（４８）から（５９）の１２ページ分のユーザデータが入力されている。
【0103】
そして、（０）から（１１）の１２ページ分のユーザデータの入力と、（４８）から（５９）の１２ページ分のユーザデータの入力との間には、（１２）から（４７）の３６ページ分のユーザデータが、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３に入力されている。
【0104】
そのため、読み出し動作では、（０）から（１１）の１２ページ分のユーザデータがホスト２Ａに転送された後、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３からの（１２）から（４７）の３６ページ分のユーザデータがホスト２Ａに転送されるまで、（４８）から（５９）のユーザデータはホスト２Ａに転送されない。
【0105】
このように、図６に示した書き込み順序で書き込まれたユーザデータを不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３から読み出し、ホスト２Ａに転送する場合、書き込み順序に従ってホスト２Ａに転送するために、読み出された後にリードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３で転送を待つユーザデータの量が増加する。そのため、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３として割り当てられる記憶領域のサイズは大きくなる。したがって、図６に示した書き込み順序では、ライトバッファ１４１Ａのサイズを小さくできるものの、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３のサイズが大きくなる可能性がある。
【0106】
これに対して、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３のサイズを小さくするように最適化するための書き込み順序について説明する。
【0107】
図９は、比較例に係るメモリシステムに含まれる複数の不揮発性メモリチップにおける書き込み順序の別の例を示す。ここでは、図６に示した書き込み順序の例と同様に、比較例のメモリシステム３Ａが４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３を含み、４個のプレーンをそれぞれ含む４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３に対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作が行われることを想定する。不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３のそれぞれにおいて、４個のプレーンにそれぞれ含まれる書き込み対象の４個のブロックを、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３と称する。
【0108】
図９に示すように、ストリング番号“０”に対応するＦＳＰ動作では、まず、第０不揮発性メモリチップ４１Ａ－０に対して、以下の（０）から（３）の順序でページデータが入力される。
（０）プレーンブロックＰＢ０用のＬｏｗｅｒページデータ
（１）プレーンブロックＰＢ１用のＬｏｗｅｒページデータ
（２）プレーンブロックＰＢ２用のＬｏｗｅｒページデータ
（３）プレーンブロックＰＢ３用のＬｏｗｅｒページデータ
なお、順序を示す番号は、図９の対応するストリング番号と不揮発性メモリチップの組み合わせ（ここでは、ストリング番号“０”と第０不揮発性メモリチップ４１Ａ－０の組み合わせ）において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つと、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のいずれか１つとで特定される枠内の数値と対応する。
（０）プレーンブロックＰＢ０用のＬｏｗｅｒページデータ
（１）プレーンブロックＰＢ１用のＬｏｗｅｒページデータ
（２）プレーンブロックＰＢ２用のＬｏｗｅｒページデータ
（３）プレーンブロックＰＢ３用のＬｏｗｅｒページデータ
なお、順序を示す番号は、図９の対応するストリング番号と不揮発性メモリチップの組み合わせ（ここでは、ストリング番号“０”と第０不揮発性メモリチップ４１Ａ－０の組み合わせ）において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つと、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のいずれか１つとで特定される枠内の数値と対応する。
【0109】
この第０不揮発性メモリチップ４１Ａ－０に対する（０）から（３）の順序によるＬｏｗｅｒページデータ入力の後、データの書き込み順序は、ページ方向ではなく、チップ方向に進む。
【0110】
したがって、次に、第１不揮発性メモリチップ４１Ａ－１に対して、（４）から（７）の順序でＬｏｗｅｒページデータが入力される。（４）から（７）の順序で入力される具体的なページデータは、（０）から（３）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第１不揮発性メモリチップ４１Ａ－１に置き換えられる。
【0111】
次いで、第２不揮発性メモリチップ４１Ａ－２に対して、（８）から（１１）の順序でＬｏｗｅｒページデータが入力される。（８）から（１１）の順序で入力される具体的なページデータは、（０）から（３）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第２不揮発性メモリチップ４１Ａ－２に置き換えられる。
【0112】
そして、第３不揮発性メモリチップ４１Ａ－３に対して、（１２）から（１５）の順序でＬｏｗｅｒページデータが入力される。（１２）から（１５）の順序で入力される具体的なページデータは、（０）から（３）の順序で入力されるページデータと同様であり、データイン動作の対象が第０不揮発性メモリチップ４１Ａ－０から第３不揮発性メモリチップ４１Ａ－３に置き換えられる。
【0113】
（０）から（１５）の順序で、第０不揮発性メモリチップ４１Ａ－０、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３に対するＬｏｗｅｒページデータの入力が行われた後、書き込み順序はページ方向に進む。
【0114】
したがって、（１６）から（３１）の順序で、第０不揮発性メモリチップ４１Ａ－０、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３に対するＭｉｄｄｌｅページデータの入力が行われる。そして、（３２）から（４７）の順序で、第０不揮発性メモリチップ４１Ａ－０、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３に対するＵｐｐｅｒページデータの入力が行われる。
【0115】
（０）から（３）、（１６）から（１９）、および（３２）から（３５）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第０不揮発性メモリチップ４１Ａ－０に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第０不揮発性メモリチップ４１Ａ－０のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0116】
同様に、（４）から（７）、（２０）から（２３）、および（３６）から（３９）の順序で入力された１２ページ分のデータは、１回のＦＳＰ動作で第１不揮発性メモリチップ４１Ａ－１に書き込まれるデータである。１２ページ分のデータは、入力順に従って、第１不揮発性メモリチップ４１Ａ－１のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にプログラムされる。
【0117】
第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３のそれぞれに対しても同様に、１２ページ分のデータがプログラムされる。
【0118】
（０）から（４７）の順序で４個の不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３に対するデータ入力が行われた後、書き込み順序は、ストリング方向に進む。以降、同様にして、増加させたストリング番号に対応するＦＳＰ動作が順次行われ得る。
【0119】
図８を参照して前述したように、コントローラ６Ａは、ホスト２Ａからの読み出し要求を受け付けた場合、不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３から読み出したユーザデータ６２Ａ－０、６２Ａ－１、６２Ａ－２、および６２Ａ－３を、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３に格納する。そして、コントローラ６Ａは、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３に格納されたユーザデータ６２Ａ－０、６２Ａ－１、６２Ａ－２、および６２Ａ－３を、書き込み順序通りにホスト２Ａに転送するように制御する。
【0120】
ここで、図９に示した書き込み順序において、第０不揮発性メモリチップ４１Ａ－０に着目する。第０不揮発性メモリチップ４１Ａ－０では、（０）から（３）の順序で４ページ分のユーザデータが入力された後に、（１６）から（１９）の順序で４ページ分のユーザデータが入力されている。
【0121】
そして、（０）から（３）の４ページ分のユーザデータの入力と、（１６）から（１９）の４ページ分のユーザデータの入力との間には、（４）から（１５）の１２ページ分のユーザデータが、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３に入力されている。
【0122】
そのため、読み出し動作では、（０）から（３）の４ページ分のユーザデータがホスト２Ａに転送され、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３から（４）から（１５）の１２ページ分のユーザデータがホスト２Ａに転送された後に、（１６）から（１９）の４ページ分のユーザデータがホスト２Ａに転送される。
【0123】
これに対して、図６に示した書き込み順序を用いた場合の読み出し動作では、前述したように、（０）から（１１）のユーザデータがホスト２Ａに転送された後、第１不揮発性メモリチップ４１Ａ－１、第２不揮発性メモリチップ４１Ａ－２、および第３不揮発性メモリチップ４１Ａ－３からの（１２）から（４７）の３６ページ分のユーザデータがホスト２Ａに転送されるまで、（４８）から（５９）の１２ページ分のユーザデータがリードバッファ１４２Ａ－０に格納される。
【0124】
したがって、図９に示した書き込み順序で書き込まれたユーザデータを不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３から読み出し、ホスト２Ａに転送する場合、図６に示した書き込み順序が用いられる場合と比較して、読み出された後にリードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３で転送を待つユーザデータの量が減少する。そのため、リードバッファ１４２Ａ－０、１４２Ａ－１、１４２Ａ－２、および１４２Ａ－３として割り当てられる記憶領域のサイズは小さくなる。
【0125】
一方で、図９に示す書き込み順序が用いられる場合、コントローラ６Ａは、例えば、第０不揮発性メモリチップ４１Ａ－０に対する１回のＦＳＰ動作を行うために、（０）から（３５）までに対応する３６ページ分のデータがライトバッファ１４１Ａに蓄積された後、蓄積された３６ページ分のデータの不揮発性メモリチップ４１Ａへの入力を開始する。
【0126】
これに対して、図６に示す書き込み順序が用いられる場合、ライトバッファ１４１Ａとして割り当てられる記憶領域のサイズは、１つの不揮発性メモリチップ４１Ａに対するＦＳＰ動作に必要なデータのサイズ（例えば、１２ページ分）で済む。
【0127】
したがって、図９に示した書き込み順序でユーザデータを不揮発性メモリチップ４１Ａ－０、４１Ａ－１、４１Ａ－２、および４１Ａ－３に書き込む場合、図６に示した書き込み順序が用いられる場合と比較して、ライトバッファ１４１Ａとして割り当てられる記憶領域のサイズは大きくなる。
【0128】
このように、比較例のメモリシステム３Ａでは、図６に示す書き込み順序が用いられる場合、ライトバッファ１４１Ａのサイズを低減できるが、リードバッファ１４２Ａのサイズを低減できない。また、比較例のメモリシステム３Ａでは、図９に示す書き込み順序が用いられる場合、リードバッファ１４２Ａのサイズを低減できるが、ライトバッファ１４１Ａのサイズを低減できない。したがって、比較例のメモリシステム３Ａでは、ライトバッファ１４１Ａとリードバッファ１４２Ａの双方のサイズを低減することができない。
【0129】
これに対して、第１実施形態のメモリシステム３では、ライトバッファ１４１のサイズとリードバッファ１４２のサイズの双方を低減するための書き込み動作が行われる。具体的には、コントローラ６は、不揮発性メモリチップ４１に対する１回の書き込み動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１から不揮発性メモリチップ４１（より詳しくは、ラッチ３２）へ転送するデータイン動作を、複数回行う。そして、コントローラ６は、複数回のデータイン動作によって不揮発性メモリチップ４１へそれぞれ転送された複数の第２サイズのユーザデータを、メモリセルアレイ３３に書き込む。複数の第２サイズのユーザデータの総サイズは、例えば、第１サイズと等しい。
【0130】
このように、メモリシステム３では、第２サイズのユーザデータをライトバッファ１４１から不揮発性メモリチップ４１へ転送するデータ転送動作を、複数回行う。これにより、メモリシステム３では、第２サイズのユーザデータをバッファする記憶領域として、ライトバッファ１４１だけでなく、不揮発性メモリチップ４１（より詳しくは、ラッチ３２）も利用される。そのため、メモリシステム３では、例えば、第１サイズのユーザデータがライトバッファ１４１Ａに蓄積されてから不揮発性メモリチップ４１Ａへのデータイン動作を開始する比較例のメモリシステム３Ａと比較して、ライトバッファ１４１のサイズを低減できる。さらに、メモリシステム３では、図９に示す書き込み順序が用いられることにより、リードバッファ１４２のサイズも低減できる。したがって、メモリシステム３では、ホスト２が不揮発性メモリチップ４１にアクセスする際に用いられるデータバッファ（例えば、ライトバッファ１４１、およびリードバッファ１４２）のサイズを低減できる。
【0131】
第１実施形態のメモリシステム３における書き込み動作について具体的に説明する。
【0132】
図１０は、不揮発性メモリチップ４１への書き込み動作の例を示す。ここでは、図９に示した書き込み順序に従う場合の、４個の不揮発性メモリチップ４１－０、４１－１、４１－２、および４１－３へのインターリーブ書き込み動作を例示する。つまり、４個のプレーン４５をそれぞれ含む４個の不揮発性メモリチップ４１－０、４１－１、４１－２、および４１－３に対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作が行われることを想定する。メモリシステム３は、ホスト２からの書き込み要求に応じて書き込み動作を行う。書き込み動作は、例えば、ライト制御部１５１として機能するＣＰＵ１５によって制御される。
【0133】
図１０に示す例では、第０不揮発性メモリチップ４１Ａ－０において、４個のプレーン４５－０、４５－１、４５－２、および４５－３にそれぞれに含まれる４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３が、ＴＬＣ方式での書き込み対象のブロックとして割り当てられている。第０不揮発性メモリチップ４１Ａ－０内の４個のプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にユーザデータを書き込む動作について説明する。
【0134】
ライト制御部１５１は、ホスト２からの書き込み要求を受け付けたことに応じてホスト２から転送されたユーザデータを、ライトバッファ１４１に格納する（図１０中の（１））。
【0135】
ライト制御部１５１は、第０不揮発性メモリチップ４１－０に対する１回のＦＳＰ動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１から第０不揮発性メモリチップ４１－０のデータ入力用ラッチ（ＤＬ）３２１へ転送する動作（データイン動作）を行う（図１０中の（２））。第１サイズのユーザデータは、例えば、１２ページ分のデータである。第２サイズのユーザデータは、例えば、１ページ分のユーザデータ６１である。また、第２サイズは、例えば、ホスト２からの書き込み要求を受け付けたことに応じてホスト２から受信されるユーザデータのサイズよりも小さい。ライト制御部１５１は、例えば、ライトバッファ１４１に第２サイズのユーザデータが蓄積される毎に、データイン動作を行う。ライトバッファ１４１に格納されているユーザデータは、不揮発性メモリチップ４１（より詳しくは、メモリセルアレイ３３）にまだ書き込まれていないデータである。ライト制御部１５１は、第２サイズのユーザデータがデータ入力用ラッチ３２１に転送されたことに応じ、その第２サイズのユーザデータが格納されていたライトバッファ１４１内の記憶領域を解放する。解放された記憶領域は、新たなユーザデータの格納に利用可能になる。
【0136】
データイン動作により、プレーン４５－０、４５－１、４５－２、および４５－３の全てでデータ入力用ラッチ３２１に１ページ分のユーザデータ６１が格納された場合、ライト制御部１５１は、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれにおいて、データ入力用ラッチ３２１に格納されているユーザデータ６１を、第０プログラム用ラッチ（第０ＰＬ）３２２－０に移動する動作（データ移動動作）を行う（図１０中の（３））。第０プログラム用ラッチ３２２－０に格納されたデータは、例えば、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にＬｏｗｅｒページデータとしてプログラムされるデータである。
【0137】
プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にＬｏｗｅｒページデータとしてプログラムされるデータを、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれの第０プログラム用ラッチ３２２－０に格納するための動作について、より具体的に説明する。
【0138】
まず、例えば、ライトバッファ１４１に１ページ分のユーザデータ６１が蓄積されたことに応じて、ライト制御部１５１は、１ページ分のユーザデータ６１を、ライトバッファ１４１から第０プレーン４５－０のデータ入力用ラッチ３２１に転送する。ライト制御部１５１は、転送された１ページ分のユーザデータ６１が格納されていたライトバッファ１４１内の記憶領域を解放する。解放された記憶領域は、新たなユーザデータの格納に利用可能になる。
【0139】
次に、ライトバッファ１４１に１ページ分のユーザデータ６１が新たに蓄積されたことに応じて、ライト制御部１５１は、１ページ分のユーザデータ６１を、ライトバッファ１４１から第１プレーン４５－１のデータ入力用ラッチ３２１に転送する。ライト制御部１５１は、転送された１ページ分のユーザデータ６１が格納されていたライトバッファ１４１内の記憶領域を解放する。
【0140】
同様にして、ライト制御部１５１は、１ページ分のユーザデータ６１をライトバッファ１４１から第２プレーン４５－２のデータ入力用ラッチ３２１に転送する。そして、ライト制御部１５１は、１ページ分のユーザデータ６１をライトバッファ１４１から第３プレーン４５－３のデータ入力用ラッチ３２１に転送する。
【0141】
プレーン４５－０、４５－１、４５－２、および４５－３の全てでデータ入力用ラッチ３２１に１ページ分のユーザデータ６１が格納されたことに応じ、ライト制御部１５１は、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれにおいて、データ入力用ラッチ３２１に格納されているユーザデータ６１を、第０プログラム用ラッチ３２２－０に移動する。これにより、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３のそれぞれにＬｏｗｅｒページデータとしてプログラムされるデータが、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれの第０プログラム用ラッチ３２２－０に格納される。
【0142】
次いで、ライト制御部１５１は、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にＭｉｄｄｌｅページデータとしてプログラムされるデータを、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれの第１プログラム用ラッチ（第１ＰＬ）３２２－１に格納するための動作を行う。具体的な動作は、前述したＬｏｗｅｒページデータを第０プログラム用ラッチ３２２－０に格納するためのデータイン動作およびデータ移動動作において、第０プログラム用ラッチ３２２－０を第１プログラム用ラッチ３２２－１に置き換えた動作に相当する。
【0143】
そして、ライト制御部１５１は、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、およびＰＢ３にＵｐｐｅｒページデータとしてプログラムされるデータを、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれの第２プログラム用ラッチ（第２ＰＬ）３２２－２に格納するための動作を行う。具体的な動作は、前述したＬｏｗｅｒページデータを第０プログラム用ラッチ３２２－０に格納するためのデータイン動作およびデータ移動動作において、第０プログラム用ラッチ３２２－０を第２プログラム用ラッチ３２２－２に置き換えた動作に相当する。
【0144】
これにより、プレーン４５－０、４５－１、４５－２、および４５－３の全てで、第０プログラム用ラッチ３２２－０にＬｏｗｅｒページデータが格納され、第１プログラム用ラッチ３２２－１にＭｉｄｄｌｅページデータが格納され、第２プログラム用ラッチ３２２－２にＵｐｐｅｒページデータが格納される。つまり、１ページ分のデータ（すなわち、第２サイズのユーザデータ）を第０不揮発性メモリチップ４１－０に入力するページイン動作を１２回行うことにより、第０不揮発性メモリチップ４１－０に対する１回のＦＳＰ動作に必要な１２ページ分のデータ（すなわち、第１サイズのデータ）が不揮発性メモリチップ４１に入力された状態になる。
【0145】
そして、ライト制御部１５１は、プレーン４５－０、４５－１、４５－２、および４５－３のそれぞれにおいて、プログラム用ラッチ３２２－０、３２２－１、および３２２－２に格納されているデータを、対応するプレーンブロックＰＢ０、ＰＢ１、ＰＢ２、またはＰＢ３にプログラムする（図１０中の（４））。つまり、ライト制御部１５１は、第０不揮発性メモリチップ４１Ａ－０に対するＦＳＰ動作を行う。具体的には、ライト制御部１５１は、第０プレーン４５－０において、第０プログラム用ラッチ３２２－０に格納されているＬｏｗｅｒページデータと、第１プログラム用ラッチ３２２－１に格納されているＭｉｄｄｌｅページデータと、第２プログラム用ラッチ３２２－２に格納されているＵｐｐｅｒページデータとを、第０プレーンブロックＰＢ０にプログラムする。ライト制御部１５１は、第１プレーン４５－１、第２プレーン４５－２、および第３プレーン４５－３のそれぞれについても同様にして、Ｌｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、およびＵｐｐｅｒページデータを、対応するブレーンブロックＰＢ１、ＰＢ２、またはＰＢ３にプログラムする。
【0146】
以上の書き込み動作により、ライト制御部１５１は、第０不揮発性メモリチップ４１－０に対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作を行うことができる。ライト制御部１５１は、例えば、図９に示した書き込み順序に従って、第１不揮発性メモリチップ４１－１、第２不揮発性メモリチップ４１－２、および第３不揮発性メモリチップ４１－３に対しても同様に、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作を行う。これにより、ライト制御部１５１は、４個の不揮発性メモリチップ４１－０、４１－１、４１－２、および４１－３へのインターリーブ書き込み動作を行うことができる。
【0147】
この書き込み動作では、ライト制御部１５１は、不揮発性メモリチップ４１に対する１回のＦＳＰ動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１からデータ入力用ラッチ３２１へ転送する。例えば、ライト制御部１５１は、ライトバッファ１４１に蓄積された第２サイズのユーザデータを、逐次、データ入力用ラッチ３２１に転送する。そして、ライト制御部１５１は、データ入力用ラッチ３２１に転送された第２サイズのユーザデータが格納されていたライトバッファ１４１内の記憶領域を解放する。解放された記憶領域は、新たなユーザデータの格納に利用可能になる。
【0148】
これにより、第１実施形態のメモリシステム３では、例えば、１回のＦＳＰ動作で不揮発性メモリチップ４１Ａにプログラムされる第１サイズのデータ（例えば、１２ページ分のデータ）がライトバッファ１４１Ａに蓄積されてから、そのデータを不揮発性メモリチップ４１Ａに入力する比較例のメモリシステム３Ａと比較して、ライトバッファ１４１のサイズを小さくできる。
【0149】
なお、メモリシステム３における読み出し動作については、ホスト２による読み出し要求に応じて不揮発性メモリチップ４１から読み出され、リードバッファ１４２に格納されたデータが、図６に示した書き込み順序ではなく、図９に示した書き込み順序に従ってホスト２に転送されることを除いて、図８に示した比較例のメモリシステム３Ａにおける読み出し動作と同様である。具体的には、リード制御部１５２は、ホスト２からの読み出し要求を受け付けたことに応じて、例えば、４個の不揮発性メモリチップ４１－０、４１－１、４１－２、および４１－３から並列にユーザデータを読み出し、読み出されたユーザデータをリードバッファ１４２に格納する。そして、リード制御部１５２は、図９に示した書き込み順序通りに、リードバッファ１４２に格納されているユーザデータをホスト２に転送する。つまり、リード制御部１５２は、リードバッファ１４２に格納されているユーザデータをホスト２に転送する順序が、図９に示した書き込み順序に従うように制御する。これにより、図９を参照して前述したように、リードバッファ１４２のサイズを低減できる。
【0150】
図１１は、不揮発性メモリチップ４１に対するコマンドシーケンスの例を示す。このコマンドシーケンスは、１つの不揮発性メモリチップ４１に対する１回のＦＳＰ動作に対応する。ここでは、不揮発性メモリチップ４１に対して、ＴＬＣ方式、およびマルチプレーンプログラムによるＦＳＰ動作が行われることを想定する。このコマンドシーケンスは、例えば、ライト制御部１５１による制御の下、メモリＩ／Ｆ１２によって不揮発性メモリチップ４１へ送出される。不揮発性メモリチップ４１は、Ｔ個のプレーン４５を含む。Ｔ個のプレーン４５にそれぞれに含まれるＴ個のプレーンブロックＰＢｘ、……、ＰＢｙが、ＴＬＣ方式での書き込み対象のブロックとして割り当てられている。プレーンブロックＰＢｘを含むプレーン４５を、プレーン４５－ｘと称する。プレーンブロックＰＢｙを含むプレーン４５を、プレーン４５－ｙと称する。
【0151】
図１１に示すコマンドシーケンスは、先頭からタイミングＡまでのシーケンス、タイミングＡからタイミングＢまでのシーケンス、およびタイミングＢから終端までのシーケンスを含む。先頭からタイミングＡまでのシーケンスは、Ｌｏｗｅｒページデータを入力するためのシーケンスである。タイミングＡからタイミングＢまでのシーケンスは、Ｍｉｄｄｌｅページデータを入力するためのシーケンスである。タイミングＢから終端までのシーケンスは、Ｕｐｐｅｒページデータを入力して、入力されたＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、およびＵｐｐｅｒページデータをプレーンブロックにプログラムするためのシーケンスである。不揮発性メモリチップ４１に対する指示は、例えば、第１コマンド、アドレス、データ、および第２コマンドのセットを単位として行われる。以下では、先頭からタイミングＡまでのシーケンス、タイミングＡからタイミングＢまでのシーケンス、およびタイミングＢから終端までのシーケンスを順に説明する。
【0152】
（先頭からタイミングＡまでのシーケンス：Ｌｏｗｅｒページデータの入力）
まず、メモリＩ／Ｆ１２は、第１コマンド７０１、アドレス７０２、Ｌｏｗｅｒページデータ７０３、および第２コマンド７０４を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７０１は、コマンド“８０ｈ”または“８５ｈ”である。コマンド“８０ｈ”および“８５ｈ”は、データ入力開始のコマンドである。アドレス７０２は、Ｌｏｗｅｒページデータ７０３を書き込むプレーンブロックＰＢｘを指定する。Ｌｏｗｅｒページデータ７０３は、プレーンブロックＰＢｘに書き込まれるべきＬｏｗｅｒページ用のユーザデータである。第２コマンド７０４は、コマンド“１１ｈ”である。コマンド“１１ｈ”は、入力されたデータをそのままラッチ３２（ここでは、データ入力用ラッチ３２１）に残しておくコマンドである。なお、各コマンドとして定義された値は一例であり、規格または仕様により定義された値が用いられる。第１コマンド７０１、アドレス７０２、Ｌｏｗｅｒページデータ７０３、および第２コマンド７０４により、ライトバッファ１４１から転送されたＬｏｗｅｒページデータ７０３がプレーン４５－ｘのデータ入力用ラッチ３２１に格納（入力）される。
まず、メモリＩ／Ｆ１２は、第１コマンド７０１、アドレス７０２、Ｌｏｗｅｒページデータ７０３、および第２コマンド７０４を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７０１は、コマンド“８０ｈ”または“８５ｈ”である。コマンド“８０ｈ”および“８５ｈ”は、データ入力開始のコマンドである。アドレス７０２は、Ｌｏｗｅｒページデータ７０３を書き込むプレーンブロックＰＢｘを指定する。Ｌｏｗｅｒページデータ７０３は、プレーンブロックＰＢｘに書き込まれるべきＬｏｗｅｒページ用のユーザデータである。第２コマンド７０４は、コマンド“１１ｈ”である。コマンド“１１ｈ”は、入力されたデータをそのままラッチ３２（ここでは、データ入力用ラッチ３２１）に残しておくコマンドである。なお、各コマンドとして定義された値は一例であり、規格または仕様により定義された値が用いられる。第１コマンド７０１、アドレス７０２、Ｌｏｗｅｒページデータ７０３、および第２コマンド７０４により、ライトバッファ１４１から転送されたＬｏｗｅｒページデータ７０３がプレーン４５－ｘのデータ入力用ラッチ３２１に格納（入力）される。
【0153】
メモリＩ／Ｆ１２は、Ｔ個のプレーン４５からプレーン４５－ｘおよびプレーン４５－ｙを除いた残りのプレーン４５のそれぞれについても同様に、ライトバッファ１４１から転送されたＬｏｗｅｒページデータを、対応するプレーン４５内のデータ入力用ラッチ３２１に格納するためのシーケンスを実行する。
【0154】
そして、メモリＩ／Ｆ１２は、第１コマンド７０５、アドレス７０６、Ｌｏｗｅｒページデータ７０７、および第２コマンド７０８を、不揮発性メモリチップ４１のプレーン４５－ｙへ送出する。第１コマンド７０５は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７０６は、Ｌｏｗｅｒページデータ７０７を書き込むプレーンブロックＰＢｙを指定する。Ｌｏｗｅｒページデータ７０７は、プレーンブロックＰＢｙに書き込まれるべきＬｏｗｅｒページ用のユーザデータである。第２コマンド７０８は、コマンド“１Ａｈ”である。コマンド“１Ａｈ”は、Ｔ個のプレーン４５のデータ入力用ラッチ３２１に入力されたデータをプログラム用ラッチ３２２に移動させ、次のページのデータ入力の準備をするコマンドである。
【0155】
第１コマンド７０５、アドレス７０６、Ｌｏｗｅｒページデータ７０７、および第２コマンド７０８により、ライトバッファ１４１から転送されたＬｏｗｅｒページデータ７０７がプレーン４５－ｙのデータ入力用ラッチ３２１に格納され、さらにＴ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１に格納されているＬｏｗｅｒページデータが第０プログラム用ラッチ３２２－０に移動される。具体的には、プレーン４５－ｘのデータ入力用ラッチ３２１に格納されているＬｏｗｅｒページデータ７０３が、プレーン４５－ｘの第０プログラム用ラッチ３２２－０に移動される。また、プレーン４５－ｙのデータ入力用ラッチ３２１に格納されているＬｏｗｅｒページデータ７０７が、プレーン４５－ｙの第０プログラム用ラッチ３２２－０に移動される。したがって、先頭からタイミングＡまでのシーケンスにより、Ｔ個のプレーン４５の全てで、第０プログラム用ラッチ３２２－０にＬｏｗｅｒページデータが格納された状態になる。
【0156】
（タイミングＡからタイミングＢまでのシーケンス：Ｍｉｄｄｌｅページデータの入力）
次いで、メモリＩ／Ｆ１２は、第１コマンド７０９、アドレス７１０、Ｍｉｄｄｌｅページデータ７１１、および第２コマンド７１２を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７０９は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７１０は、Ｍｉｄｄｌｅページデータ７１１を書き込むプレーンブロックＰＢｘを指定する。Ｍｉｄｄｌｅページデータ７１１は、プレーンブロックＰＢｘに書き込まれるべきＭｉｄｄｌｅページ用のユーザデータである。第２コマンド７１２は、コマンド“１１ｈ”である。第１コマンド７０９、アドレス７１０、Ｍｉｄｄｌｅページデータ７１１、および第２コマンド７１２により、ライトバッファ１４１から転送されたＭｉｄｄｌｅページデータ７１１がプレーン４５－ｘのデータ入力用ラッチ３２１に格納される。
次いで、メモリＩ／Ｆ１２は、第１コマンド７０９、アドレス７１０、Ｍｉｄｄｌｅページデータ７１１、および第２コマンド７１２を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７０９は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７１０は、Ｍｉｄｄｌｅページデータ７１１を書き込むプレーンブロックＰＢｘを指定する。Ｍｉｄｄｌｅページデータ７１１は、プレーンブロックＰＢｘに書き込まれるべきＭｉｄｄｌｅページ用のユーザデータである。第２コマンド７１２は、コマンド“１１ｈ”である。第１コマンド７０９、アドレス７１０、Ｍｉｄｄｌｅページデータ７１１、および第２コマンド７１２により、ライトバッファ１４１から転送されたＭｉｄｄｌｅページデータ７１１がプレーン４５－ｘのデータ入力用ラッチ３２１に格納される。
【0157】
メモリＩ／Ｆ１２は、Ｔ個のプレーン４５からプレーン４５－ｘおよびプレーン４５－ｙを除いた残りのプレーンブロックのそれぞれについても同様に、対応するプレーン４５内のデータ入力用ラッチ３２１にＭｉｄｄｌｅページデータを転送するためのシーケンスを実行する。
【0158】
そして、メモリＩ／Ｆ１２は、第１コマンド７１３、アドレス７１４、Ｍｉｄｄｌｅページデータ７１５、および第２コマンド７１６を、不揮発性メモリチップ４１のプレーン４５－ｙへ送出する。第１コマンド７１３は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７１４は、Ｍｉｄｄｌｅページデータ７１５を書き込むプレーンブロックＰＢｙを指定する。Ｍｉｄｄｌｅページデータ７１５は、プレーンブロックＰＢｙに書き込まれるべきＭｉｄｄｌｅページ用のユーザデータである。第２コマンド７１６は、コマンド“１Ａｈ”である。
【0159】
第１コマンド７１３、アドレス７１４、Ｍｉｄｄｌｅページデータ７１５、および第２コマンド７１６により、ライトバッファ１４１から転送されたＭｉｄｄｌｅページデータ７１５がプレーン４５－ｙのデータ入力用ラッチ３２１に格納され、さらにＴ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１に格納されているＭｉｄｄｌｅページデータが第１プログラム用ラッチ３２２－１に移動される。具体的には、プレーン４５－ｘのデータ入力用ラッチ３２１に格納されているＭｉｄｄｌｅページデータ７１１が、プレーン４５－ｘの第１プログラム用ラッチ３２２－１に移動される。また、プレーン４５－ｙのデータ入力用ラッチ３２１に格納されているＭｉｄｄｌｅページデータ７１５が、プレーン４５－ｙの第１プログラム用ラッチ３２２－１に移動される。したがって、タイミングＡからタイミングＢまでのシーケンスにより、Ｔ個のプレーン４５の全てで、第１プログラム用ラッチ３２２－１にＭｉｄｄｌｅページデータが格納された状態になる。
【0160】
（タイミングＢから終端までのシーケンス：Ｕｐｐｅｒページデータの入力、およびプログラム）
次いで、メモリＩ／Ｆ１２は、第１コマンド７１７、アドレス７１８、Ｕｐｐｅｒページデータ７１９、および第２コマンド７２０を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７１７は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７１８は、Ｕｐｐｅｒページデータ７１９を書き込むプレーンブロックＰＢｘを指定する。Ｕｐｐｅｒページデータ７１９は、プレーンブロックＰＢｘに書き込まれるべきＵｐｐｅｒページ用のユーザデータである。第２コマンド７２０は、コマンド“１１ｈ”である。第１コマンド７１７、アドレス７１８、Ｕｐｐｅｒページデータ７１９、および第２コマンド７２０により、ライトバッファ１４１から転送されたＵｐｐｅｒページデータ７１９がプレーン４５－ｘのデータ入力用ラッチ３２１に格納される。
次いで、メモリＩ／Ｆ１２は、第１コマンド７１７、アドレス７１８、Ｕｐｐｅｒページデータ７１９、および第２コマンド７２０を、不揮発性メモリチップ４１のプレーン４５－ｘへ送出する。第１コマンド７１７は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７１８は、Ｕｐｐｅｒページデータ７１９を書き込むプレーンブロックＰＢｘを指定する。Ｕｐｐｅｒページデータ７１９は、プレーンブロックＰＢｘに書き込まれるべきＵｐｐｅｒページ用のユーザデータである。第２コマンド７２０は、コマンド“１１ｈ”である。第１コマンド７１７、アドレス７１８、Ｕｐｐｅｒページデータ７１９、および第２コマンド７２０により、ライトバッファ１４１から転送されたＵｐｐｅｒページデータ７１９がプレーン４５－ｘのデータ入力用ラッチ３２１に格納される。
【0161】
メモリＩ／Ｆ１２は、Ｔ個のプレーン４５からプレーン４５－ｘおよびプレーン４５－ｙを除いた残りのプレーン４５についても同様に、対応するプレーン４５内のデータ入力用ラッチ３２１にＵｐｐｅｒページデータを転送するためのシーケンスを実行する。
【0162】
そして、メモリＩ／Ｆ１２は、第１コマンド７２１、アドレス７２２、Ｕｐｐｅｒページデータ７２３、および第２コマンド７２４を、不揮発性メモリチップ４１のプレーン４５－ｙへ送出する。第１コマンド７２１は、コマンド“８０ｈ”または“８５ｈ”である。アドレス７２２は、Ｕｐｐｅｒページデータ７２３を書き込むプレーンブロックＰＢｙを指定する。Ｕｐｐｅｒページデータ７２３は、プレーンブロックＰＢｙに書き込まれるべきＵｐｐｅｒページ用のユーザデータである。第２コマンド７２４は、コマンド“１０ｈ”または“１５ｈ”である。コマンド“１０ｈ”または“１５ｈ”は、指定された内容に基づくプログラムを開始するコマンドである。
【0163】
第１コマンド７２１、アドレス７２２、Ｕｐｐｅｒページデータ７２３、および第２コマンド７２４により、ライトバッファ１４１から転送されたＵｐｐｅｒページデータ７２３がプレーン４５－ｙのデータ入力用ラッチ３２１に格納され、Ｔ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１に格納されているＵｐｐｅｒページデータが第２プログラム用ラッチ３２２－２に移動され、プログラム用ラッチ３２２－０、３２２－１、および３２２－３にそれぞれ格納されているＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、およびＵｐｐｅｒページデータがプレーンブロックにプログラムされる。
【0164】
具体的には、プレーン４５－ｘのデータ入力用ラッチ３２１に格納されているＵｐｐｅｒページデータ７１９が、プレーン４５－ｘの第２プログラム用ラッチ３２２－２に移動される。そして、プレーン４５－ｘにおいて、第０プログラム用ラッチ３２２－０に格納されているＬｏｗｅｒページデータ７０３、第１プログラム用ラッチ３２２－１に格納されているＭｉｄｄｌｅページデータ７１１、および第２プログラム用ラッチ３２２－２に格納されているＵｐｐｅｒページデータ７１９が、プレーンブロックＰＢｘにプログラムされる。
【0165】
また、プレーン４５－ｙのデータ入力用ラッチ３２１に格納されているＵｐｐｅｒページデータ７２３が、プレーン４５－ｙの第２プログラム用ラッチ３２２－２に移動される。そして、プレーン４５－ｙにおいて、第０プログラム用ラッチ３２２－０に格納されているＬｏｗｅｒページデータ７０７、第１プログラム用ラッチ３２２－１に格納されているＭｉｄｄｌｅページデータ７１５、および第２プログラム用ラッチ３２２－２に格納されているＵｐｐｅｒページデータ７２３が、プレーンブロックＰＢｙにプログラムされる。
【0166】
以上のコマンドシーケンスにより、メモリＩ／Ｆ１２は、Ｔ個のプレーン４５を含む不揮発性メモリチップ４１に対して、ＴＬＣ方式、およびマルチプレーンプログラムによる１回のＦＳＰ動作を行うことができる。このコマンドシーケンスでは、例えば、１ページ分のユーザデータがライトバッファ１４１に蓄積される毎に、その１ページ分のユーザデータがライトバッファ１４１から不揮発性メモリチップ４１のデータ入力用ラッチ３２１に転送される。ユーザデータがデータ入力用ラッチ３２１に転送されたことに応じて、そのユーザデータが格納されていたライトバッファ１４１内の記憶領域は解放される。また、データ入力用ラッチ３２１に格納されたユーザデータは、プログラム用ラッチ３２２に移動される。したがって、メモリシステム３では、不揮発性メモリチップ４１に書き込まれるべきユーザデータのバッファとして、ライトバッファ１４１だけでなく、データ入力用ラッチ３２１およびプログラム用ラッチ３２２も利用される。そのため、メモリシステム３では、例えば、不揮発性メモリチップ４１Ａに１回のＦＳＰ動作でプログラムされる全ページ分のユーザデータ（ここでは、Ｔ×３ページ分のユーザデータ）がライトバッファ１４１Ａに蓄積されてから、そのユーザデータを不揮発性メモリチップ４１Ａに入力する比較例のメモリシステム３Ａと比較して、ライトバッファ１４１のサイズを小さくできる。
【0167】
なお、複数の不揮発性メモリチップ４１に対するインターリーブ書き込み動作が行われる場合、メモリＩ／Ｆ１２は、例えば、複数の不揮発性メモリチップ４１のそれぞれに対して、図１１に示したコマンドシーケンスを並列に行う。また、前述したコマンドの種類、ラッチ３２の数等の構成は一例であり、第１実施形態のメモリシステム３における書き込み動作は、一定量のデータを１つ以上のブロックに一括して書き込む任意の構成に適用できる。
【0168】
図１２Ａおよび図１２Ｂは、ＣＰＵ１５によって実行される書き込み制御処理の手順の例を示すフローチャートである。書き込み制御処理は、メモリデバイス４にユーザデータを書き込むための処理である。ＣＰＵ１５は、例えば、ホスト２からライトコマンドを受け付けたことに応じて、書き込み制御処理を実行する。ここでは、Ｓ個の不揮発性メモリチップ４１に並列にユーザデータが書き込まれる場合を例示する。Ｓ個の不揮発性メモリチップ４１のそれぞれは、Ｔ個のプレーン４５を含むものとする。Ｓは、１以上の整数である。Ｔは、１以上の整数である。また、書き込み制御処理では、データが第１方式でブロック（プレーンブロック）に書き込まれるものとする。第１方式は、１回のプログラム動作でＭページのデータが書き込まれる（つまり、メモリセル当たりＭビットのデータが書き込まれる）方式である。以下では、Ｍが２以上の整数であるものとする。
【0169】
まず、ＣＰＵ１５は、変数ｉ、ｊ、およびｋのそれぞれを０に設定する（ステップＳ１０１）。変数ｉは、Ｓ個の不揮発性メモリチップ４１の１つを特定するために用いられる。変数ｊは、Ｔ個のプレーン４５の１つを特定するために用いられる。変数ｋは、１回のプログラム動作で１つのプレーンブロックに書き込まれるＭページのデータの内の１ページのデータを特定するために用いられる。例えば、１回のプログラム動作で３ページのデータが１つのプレーンブロックに書き込まれる場合（すなわち、第１方式がＴＬＣ方式である場合）、変数ｋは、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、およびＵｐｐｅｒページのいずれか１つを特定する。具体的には、例えば、０である変数ｋはＬｏｗｅｒページを示し、１である変数ｋはＭｉｄｄｌｅページを示し、２である変数ｋはＵｐｐｅｒページを示す。
【0170】
次に、ＣＰＵ１５は、ライトバッファ１４１に１ページ分のユーザデータが格納されているか否かを判定する（ステップＳ１０２）。
【0171】
ライトバッファ１４１に１ページ分のユーザデータが格納されていない場合（ステップＳ１０２のＮｏ）、ＣＰＵ１５による処理はステップＳ１０２に戻る。つまり、ＣＰＵ１５は、ライトバッファ１４１に１ページ分のユーザデータが格納されるまで待機する。
【0172】
ライトバッファ１４１に１ページ分のユーザデータが格納されている場合（ステップＳ１０２のＹｅｓ）、ＣＰＵ１５は、１ページ分のユーザデータを、ライトバッファ１４１から第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に転送する（ステップＳ１０３）。ＣＰＵ１５は、転送されたユーザデータが格納されていたライトバッファ１４１内の記憶領域を解放する（ステップＳ１０４）。ＣＰＵ１５は、変数ｊに１を加算することにより、変数ｊを更新する（ステップＳ１０５）。そして、ＣＰＵ１５は、更新された変数ｊが、プレーン数Ｔと等しいか否かを判定する（ステップＳ１０６）。
【0173】
更新された変数ｊがプレーン数Ｔより小さい場合（ステップＳ１０６のＮｏ）、ＣＰＵ１５による処理はステップＳ１０２に戻る。つまり、ＣＰＵ１５は、更新された変数ｊに基づいて、第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に１ページ分のユーザデータを転送するための処理をさらに行う。したがって、ＣＰＵ１５は、第ｉ不揮発性メモリチップ４１内のＴ個のプレーン４５のそれぞれのデータ入力用ラッチ３２１に１ページ分のユーザデータを転送するまで、ステップＳ１０２からステップＳ１０６までの手順を繰り返し行う。
【0174】
更新された変数ｊがプレーン数Ｔと等しい場合（ステップＳ１０６のＹｅｓ）、図１２Ｂに示すように、ＣＰＵ１５は、第ｉ不揮発性メモリチップ４１内のＴ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１から第ｋプログラム用ラッチ３２２に１ページ分のユーザデータを移動する（ステップＳ１０７）。ＣＰＵ１５は、変数ｊを０に設定する（ステップＳ１０８）。そして、ＣＰＵ１５は、変数ｋが、ページ数Ｍから１を引いた値と等しいか否かを判定する（ステップＳ１０９）。
【0175】
変数ｋが、ページ数Ｍから１を引いた値よりも小さい場合（ステップＳ１０９のＮｏ）、ＣＰＵ１５は、変数ｉに１を加算することにより、変数ｉを更新する（ステップＳ１１０）。そして、ＣＰＵ１５は、更新された変数ｉが不揮発性メモリチップ数Ｓと等しいか否かを判定する（ステップＳ１１１）。
【0176】
更新された変数ｉが不揮発性メモリチップ数Ｓよりも小さい場合（ステップＳ１１１のＮｏ）、図１２Ａに示すように、ＣＰＵ１５による処理はステップＳ１０２に戻る。つまり、ＣＰＵ１５は、更新された変数ｉに基づいて、第ｉ不揮発性メモリチップ４１について、プレーン４５毎の第ｋプログラム用ラッチ３２２－ｋに１ページ分のユーザデータを転送するための処理をさらに行う。
【0177】
更新された変数ｉが不揮発性メモリチップ数Ｓと等しい場合（ステップＳ１１１のＹｅｓ）、ＣＰＵ１５は、変数ｉを０に設定する（ステップＳ１１２）。そして、ＣＰＵ１５は、変数ｋに１を加算することにより、変数ｋを更新し（ステップＳ１１３）、図１２Ａに示すように、ステップＳ１０２に戻る。つまり、ＣＰＵ１５は、更新された変数ｋに基づいて、Ｓ個の不揮発性メモリチップ４１のそれぞれについて、プレーン４５毎の第ｋプログラム用ラッチ３２２－ｋに１ページ分のユーザデータを転送するための処理をさらに行う。
【0178】
また、変数ｋが、ページ数Ｍから１を引いた値と等しい場合（ステップＳ１０９のＹｅｓ）、ＣＰＵ１５は、第ｉ不揮発性メモリチップ４１に対するＦＳＰ動作を行う（ステップＳ１１４）。変数ｋが、ページ数Ｍから１を引いた値と等しい場合、第ｉ不揮発性メモリチップ４１内のＴ個のプレーン４５のそれぞれのＭ個のプログラム用ラッチ３２２には、第ｉ不揮発性メモリチップ４１に対する１回のＦＳＰ動作で書き込まれるべきユーザデータが格納されている。ＣＰＵ１５は、ＦＳＰ動作において、格納されているユーザデータを、Ｔ個のプレーン４５にそれぞれ含まれるＴ個のプレーンブロックにプログラムする。つまり、Ｔ個のプレーン４５のそれぞれにおいて、Ｍ個のプログラム用ラッチ３２２にそれぞれ格納されているＭページのユーザデータが、対応するプレーン４５内のプレーンブロックに書き込まれる。
【0179】
次いで、ＣＰＵ１５は、変数ｉに１を加算することにより、変数ｉを更新する（ステップＳ１１５）。ＣＰＵ１５は、更新された変数ｉが不揮発性メモリチップ数Ｓと等しいか否かを判定する（ステップＳ１１６）。
【0180】
更新された変数ｉが不揮発性メモリチップ数Ｓよりも小さい場合（ステップＳ１１６のＮｏ）、図１２Ａに示すように、ＣＰＵ１５による処理はステップＳ１０２に戻る。つまり、ＣＰＵ１５は、更新された変数ｉに基づいて、第ｉ不揮発性メモリチップ４１について、プレーン４５毎の第ｋプログラム用ラッチ３２２－ｋに１ページ分のユーザデータを転送するための処理をさらに行う。
【0181】
更新された変数ｉが不揮発性メモリチップ数Ｓと等しい場合（ステップＳ１１６のＹｅｓ）、ＣＰＵ１５は、後続するストリングへのデータ書き込みがあるか否かを判定する（ステップＳ１１７）。例えば、ＣＰＵ１５は、ホスト２による書き込み要求に応じて、後続するストリングにデータを書き込む必要があるか否かを判定する。
【0182】
後続するストリングへのデータ書き込みがある場合（ステップＳ１１７のＹｅｓ）、図１２Ａに示すように、ＣＰＵ１５による処理はステップＳ１０１に戻り、その後続するストリングへのデータ書き込みのための処理が行われる。
【0183】
後続するストリングへのデータ書き込みがない場合（ステップＳ１１７のＮｏ）、ＣＰＵ１５は書き込み制御処理を終了する。
【0184】
以上の書き込み制御処理により、ＣＰＵ１５は、Ｓ個の不揮発性メモリチップ４１のそれぞれに対するＦＳＰ動作を並列に行う場合に、メモリシステム３に設けられるライトバッファ１４１のサイズを低減できる。具体的には、ＣＰＵ１５は、１回のＦＳＰ動作で書き込まれる全ユーザデータがライトバッファ１４１に蓄積されることを待つことなく、ライトバッファ１４１に格納された１ページ分のユーザデータをデータ入力用ラッチ３２１に転送する。ＣＰＵ１５は、データ入力用ラッチ３２１に格納された１ページ分のユーザデータをさらに、プログラム用ラッチ３２２に転送する。これにより、１回のＦＳＰ動作で書き込まれるユーザデータがラッチ３２に保持され、ライトバッファ１４１に滞留する時間が短縮されるので、メモリシステム３に設けられるライトバッファ１４１のサイズを低減できる。
【0185】
さらに、Ｓ個の不揮発性メモリチップ４１に対する書き込み順序として、図９に示した書き込み順序が用いられることにより、リードバッファ１４２のサイズも低減できる。
【0186】
したがって、メモリシステム３では、ホスト２が不揮発性メモリチップ４１にアクセスする際に用いられるデータバッファのサイズを低減できる。
【0187】
（第２実施形態）
第１実施形態のメモリシステム３では、コントローラ６は、不揮発性メモリチップ４１に対する１回の書き込み動作（例えば、１回のＦＳＰ動作）で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１からラッチ３２へ転送するデータ転送動作を、複数回行う。そして、コントローラ６は、複数回のデータ転送動作でラッチ３２にそれぞれ転送された複数の第２サイズのユーザデータをメモリセルアレイ３３に書き込む。
第１実施形態のメモリシステム３では、コントローラ６は、不揮発性メモリチップ４１に対する１回の書き込み動作（例えば、１回のＦＳＰ動作）で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１からラッチ３２へ転送するデータ転送動作を、複数回行う。そして、コントローラ６は、複数回のデータ転送動作でラッチ３２にそれぞれ転送された複数の第２サイズのユーザデータをメモリセルアレイ３３に書き込む。
【0188】
これに対して、第２実施形態のメモリシステム３は、ホスト２から受信された後、不揮発性メモリチップ４１のメモリセルアレイ３３にまだ書き込まれていないユーザデータのサイズ（第３サイズ）が第１サイズ未満である間に、ホスト２からユーザデータの不揮発化要求を受け付けた場合に、ユーザデータを不揮発化するための構成をさらに備える。
【0189】
第２実施形態に係るメモリシステム３の構成は、第１実施形態のメモリシステム３と同様である。第２実施形態のメモリシステム３と第１実施形態のメモリシステム３とでは、第２実施形態のメモリシステム３がユーザデータを不揮発化するための構成を備える点が異なる。以下、第１実施形態と異なる点を主に説明する。
【0190】
コントローラ６のライト制御部１５１は、第２サイズのユーザデータがライトバッファ１４１に蓄積されたことに応じ、その第２サイズのユーザデータを不揮発性メモリチップ４１のデータ入力用ラッチ３２１に転送する。つまり、ライト制御部１５１は、不揮発性メモリチップ４１に対する１回のＦＳＰ動作で書き込まれる第１サイズのユーザデータをホスト２から受信する前に、不揮発性メモリチップ４１へのデータ入力を開始する。この場合、不揮発性メモリチップ４１へのデータ入力を開始した後に、１回のＦＳＰ動作に必要なユーザデータをホスト２から受信できるとは限らない。
【0191】
ライト制御部１５１は、ホスト２から受信された後、不揮発性メモリチップ４１のメモリセルアレイ３３にまだ書き込まれていないユーザデータの第３サイズが第１サイズ未満である間に、ホスト２からユーザデータの不揮発化要求（例えば、フラッシュコマンド）を受け付けた場合、第１サイズから第３サイズを引いた第４サイズのダミーデータを、不揮発性メモリチップ４１のラッチ３２へ転送する。そして、ライト制御部１５１は、第３サイズのユーザデータと第４サイズのダミーデータとをメモリセルアレイ３３に書き込む。
【0192】
これにより、不揮発性メモリチップ４１へのデータ入力を開始した後、１回のＦＳＰ動作に必要なユーザデータをホスト２から受信する前に、ホスト２から不揮発化要求を受け付けた場合にも、ホスト２から受信したユーザデータを不揮発化できる。
【0193】
したがって、第２実施形態のメモリシステム３では、ライトバッファ１４１およびリードバッファ１４２のサイズを小さくできると共に、ホスト２からの不揮発化要求に応じた処理も実行できる。
【0194】
図１３Ａおよび図１３Ｂは、ＣＰＵ１５（より詳しくは、ライト制御部１５１）によって実行される不揮発化処理の手順の例を示すフローチャートである。不揮発化処理は、ホスト２から受信された後、不揮発性メモリチップ４１にまだ書き込まれていないユーザデータを不揮発化する（すなわち、不揮発性メモリチップ４１に書き込む）ための処理である。ＣＰＵ１５は、例えば、図１２Ａおよび図１２Ｂを参照して前述した書き込み制御処理を実行している間にホスト２から不揮発化要求を受け付けたことに応じて、不揮発化処理を実行する。不揮発化処理で用いられる変数ｉ、ｊ、およびｋの値には、実行中の書き込み制御処理における変数ｉ、ｊ、およびｋの値がそれぞれ用いられるものとする。また、不揮発性メモリチップ数Ｓ、プレーン数Ｔ、およびページ数Ｍは、書き込み制御処理と共通である。
【0195】
まず、ＣＰＵ１５は、ライトバッファ１４１にユーザデータが格納されているか否かを判定する（ステップＳ２０１）。
【0196】
ライトバッファ１４１にユーザデータが格納されている場合（ステップＳ２０１のＹｅｓ）、ＣＰＵ１５は、ライトバッファ１４１に格納されているユーザデータが、１ページ以上のユーザデータであるか否かを判定する（ステップＳ２０２）。
【0197】
ライトバッファ１４１に格納されているユーザデータが、１ページ以上のユーザデータである場合（ステップＳ２０２のＹｅｓ）、ＣＰＵ１５は、１ページ分のユーザデータをライトバッファ１４１から第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に転送し（ステップＳ２０３）、ステップＳ２０５に進む。
【0198】
ライトバッファ１４１に格納されているユーザデータが、１ページ未満のユーザデータである場合（ステップＳ２０２のＮｏ）、ＣＰＵ１５は、そのユーザデータとダミーデータとからなる１ページ分のデータを、第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に転送し（ステップＳ２０４）、ステップＳ２０５に進む。
【0199】
そして、ＣＰＵ１５は、転送されたユーザデータが格納されていたライトバッファ１４１内の記憶領域を解放し（ステップＳ２０５）、ステップＳ２０７に進む。
【0200】
また、ライトバッファ１４１にユーザデータが格納されていない場合（ステップＳ２０１のＮｏ）、ＣＰＵ１５は、１ページ分のダミーデータを、第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に転送し（ステップＳ２０６）、ステップＳ２０７に進む。
【0201】
次いで、ＣＰＵ１５は、変数ｊに１を加算することにより、変数ｊを更新する（ステップＳ２０７）。そして、ＣＰＵ１５は、更新された変数ｊが、プレーン数Ｔと等しいか否かを判定する（ステップＳ２０８）。
【0202】
更新された変数ｊがプレーン数Ｔより小さい場合（ステップＳ２０８のＮｏ）、ＣＰＵ１５による処理はステップＳ２０１に戻る。つまり、ＣＰＵ１５は、更新された変数ｊに基づいて、第ｉ不揮発性メモリチップ４１内の第ｊプレーン４５のデータ入力用ラッチ３２１に１ページ分のデータを転送するための処理をさらに行う。したがって、ＣＰＵ１５は、第ｉ不揮発性メモリチップ４１内のＴ個のプレーン４５のそれぞれのデータ入力用ラッチ３２１に１ページ分のデータを転送するまで、ステップＳ２０１からステップＳ２０８までの手順を繰り返し行う。なお、転送される１ページ分のデータは、ユーザデータとダミーデータの少なくとも一方で構成される。
【0203】
更新された変数ｊがプレーン数Ｔと等しい場合（ステップＳ２０８のＹｅｓ）、図１３Ｂに示すように、ＣＰＵ１５は、第ｉ不揮発性メモリチップ４１内のＴ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１から第ｋプログラム用ラッチ３２２に１ページ分のデータを移動する（ステップＳ１０７）。
【0204】
以降のステップＳ２１０からステップＳ２１８までの手順は、図１２Ａおよび図１２Ｂを参照して前述した書き込み制御処理のステップＳ１０８からステップＳ１１６までの手順と同様である。図１２Ｂに示した書き込み制御処理のステップＳ１０７では、１ページ分のユーザデータがデータ入力用ラッチ３２１から第ｋプログラム用ラッチ３２２－ｋに転送される。これに対して、図１３Ｂに示す不揮発化処理のステップＳ２０９では、ステップＳ２０３でデータ入力用ラッチ３２１に転送された１ページ分のユーザデータと、ステップＳ２０４でデータ入力用ラッチ３２１に転送されたユーザデータとダミーデータからなる１ページ分のデータと、ステップＳ２０６で転送された１ページ分のダミーデータのいずれかが、第ｋプログラム用ラッチ３２２－ｋに転送される。転送されたデータは、各不揮発性メモリチップ４１におけるＦＳＰ動作によって、プレーンブロックに書き込まれる。
【0205】
以上の不揮発化処理により、ホスト２から受け取ったユーザデータの量がＦＳＰ動作に必要なデータ量に満たない場合にも、ＣＰＵ１５は、不揮発化要求に応じて、ホスト２から受け取ったユーザデータを不揮発化できる。ＣＰＵ１５は、ダミーデータをデータ入力用ラッチ３２１およびプログラム用ラッチ３２２に転送することにより、ＦＳＰ動作に必要なデータを不揮発性メモリチップ４１に入力できる。
【0206】
（第３実施形態）
第１実施形態のメモリシステム３では、コントローラ６が、不揮発性メモリチップ４１に対する１回の書き込み動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１からラッチ３２へ転送するデータ転送動作を、複数回行う。そして、コントローラ６は、複数回のデータ転送動作でラッチ３２にそれぞれ転送された複数の第２サイズのユーザデータを第１方式でメモリセルアレイ３３に書き込む。
第１実施形態のメモリシステム３では、コントローラ６が、不揮発性メモリチップ４１に対する１回の書き込み動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１からラッチ３２へ転送するデータ転送動作を、複数回行う。そして、コントローラ６は、複数回のデータ転送動作でラッチ３２にそれぞれ転送された複数の第２サイズのユーザデータを第１方式でメモリセルアレイ３３に書き込む。
【0207】
また、第２実施形態のメモリシステム３は、ホスト２から受信された後、不揮発性メモリチップ４１のメモリセルアレイ３３にまだ書き込まれていないユーザデータの第３サイズが第１サイズ未満である間に、ホスト２からデータの不揮発化要求を受け付けた場合に、ユーザデータにダミーデータを加えたデータを第１方式で不揮発化するための構成を備える。
【0208】
これに対して、第３実施形態のメモリシステム３は、ラッチ３２に入力済みのユーザデータが第１サイズ未満である間に、ホスト２からデータの不揮発化要求を受け付けた場合、ラッチ３２に入力済みのユーザデータを、第１方式とは異なる第２方式で不揮発化するための構成を備える。
【0209】
第３実施形態に係るメモリシステム３の構成は、第１および第２実施形態のメモリシステム３と同様である。第３実施形態のメモリシステム３と第１および第２実施形態のメモリシステム３とでは、第３実施形態のメモリシステム３がユーザデータを第２方式で不揮発化するための構成を備える点が異なる。以下、第１および第２実施形態と異なる点を主に説明する。
【0210】
コントローラ６のライト制御部１５１は、不揮発性メモリチップ４１に対する１回の書き込み動作で書き込まれる第１サイズのユーザデータよりも小さい第２サイズのユーザデータを、ライトバッファ１４１から不揮発性メモリチップ４１のラッチ３２へ転送するデータ転送動作を、複数回行う。そして、ライト制御部１５１は、複数の第２サイズのユーザデータを第１方式でメモリセルアレイ３３に書き込む。
【0211】
ライト制御部１５１は、不揮発性メモリチップ４１のラッチ３２へ転送され、且つメモリセルアレイ３３にまだ書き込まれてない１つ以上の第２サイズのユーザデータの総サイズが第１サイズ未満である間に、ホスト２からユーザデータの不揮発化要求を受け付けた場合、ラッチ３２に入力済みのユーザデータの少なくとも一部を、第１方式とは異なる第２方式で不揮発化する。ラッチ３２に入力済みのユーザデータは、例えば、データ入力用ラッチ３２１、第０プログラム用ラッチ３２２－０、第１プログラム用ラッチ３２２－１、および第２プログラム用ラッチ３２２－２の少なくともいずれかに格納されているユーザデータである。具体的には、ライト制御部１５１は、ラッチ３２に入力済みのユーザデータの少なくとも一部を、第１方式での書き込み対象のブロック（例えば、プレーンブロックＰＢ０、ＰＢ１、ＰＢ２、またはＰＢ３）が含まれるプレーン４５内の別のブロックに、第２方式で書き込む。
【0212】
第１方式は、メモリセル当たりにＭビットのデータが書き込まれる方式である。第２方式は、メモリセル当たりにＮビットのデータが書き込まれる方式である。Ｍは、２以上の整数である。Ｎは、Ｍより小さい数である。例えば、第１方式としてＴＬＣ方式が用いられる場合、第２方式としてＳＬＣ方式が用いられる。したがって、第２方式での１回のプログラム動作で必要なデータのサイズは、第１方式での１回のプログラム動作で必要なデータのサイズよりも小さい。
【0213】
図１４は、不揮発性メモリチップ４１に対するコマンドシーケンスの例を示す。このコマンドシーケンスは、１つの不揮発性メモリチップ４１に対する１回の不揮発化動作に対応する。ここでは、複数のプレーン４５を含む不揮発性メモリチップ４１に対して、不揮発化動作が行われることを想定する。このコマンドシーケンスは、例えば、ライト制御部１５１による制御の下、メモリＩ／Ｆ１２によって不揮発性メモリチップ４１へ送出される。不揮発性メモリチップ４１に対する指示は、例えば、第１プリフィックスコマンド、第２プリフィックスコマンド、第１コマンド、アドレス、および第２コマンドのセットを単位として行われる。
【0214】
まず、メモリＩ／Ｆ１２は、第１プリフィックスコマンド８０１、第２プリフィックスコマンド８０２、第１コマンド８０３、アドレス８０４、および第２コマンド８０５を、不揮発性メモリチップ４１へ送出する。第１プリフィックスコマンド８０１は、例えば、コマンド“０１ｈ”、“０２ｈ”、および“０３ｈ”のいずれかである。コマンド“０１ｈ”、“０２ｈ”、および“０３ｈ”は、データ入力用ラッチ３２１とプログラム用ラッチ３２２－０、３２２－１、および３２２－２の内の、プログラムされるべきデータが格納されているラッチ３２を指定するコマンドである。第１プリフィックスコマンド８０１で指定されたラッチ３２を、第１対象ラッチ３２と称する。第１対象ラッチ３２に格納されているデータを、第１データと称する。第２プリフィックスコマンド８０２は、例えば、コマンド“Ａ２ｈ”である。コマンド“Ａ２ｈ”は、データをプログラムする第２方式を指定するコマンドである。第１コマンド８０３は、コマンド“８０ｈ”または“８５ｈ”である。コマンド“８０ｈ”および“８５ｈ”は、データ入力開始のコマンドである。アドレス８０４は、第１データを第２方式でプログラムするブロック（以下、第１ブロックと称する）を指定する。第１ブロックは、第１データが第１方式でプログラムされる予定であったブロックを含むプレーン４５内の別のブロックである。アドレス８０４は、第１データを第２方式でプログラムする第１ブロック内のストリングをさらに指定し得る。第２コマンド８０５は、例えば、コマンド“１１ｈ”である。コマンド“１１ｈ”は、入力されたデータをそのままラッチ３２に残しておくコマンドである。メモリＩ／Ｆ１２は、不揮発性メモリチップ４１に含まれる他のプレーン４５に対する不揮発化動作を並列に行う場合、第２コマンド８０５としてコマンド“１１ｈ”を送出する。
【0215】
第１プリフィックスコマンド８０１、第２プリフィックスコマンド８０２、第１コマンド８０３、アドレス８０４、および第２コマンド８０５により、第１対象ラッチ３２に格納されている第１データを、第２方式で第１ブロック（より詳しくは、第１ブロック内のストリング）にプログラムすることが指定される。
【0216】
メモリＩ／Ｆ１２は、別のプレーン４５についても同様に、いずれかのラッチ３２に入力済みのデータを、第１方式でプログラムされる予定であったブロックとは別のブロックに、第２方式でプログラムすることを指定するためのシーケンスを実行する。
【0217】
そして、メモリＩ／Ｆ１２は、第１プリフィックスコマンド８０６、第２プリフィックスコマンド８０７、第１コマンド８０８、アドレス８０９、および第２コマンド８１０を、不揮発性メモリチップ４１へ送出する。第１プリフィックスコマンド８０６は、例えば、コマンド“０１ｈ”、“０２ｈ”、および“０３ｈ”のいずれかである。第１プリフィックスコマンド８０６で指定されたラッチ３２を、第２対象ラッチ３２と称する。第２対象ラッチ３２に格納されているデータを、第２データと称する。第２プリフィックスコマンド８０７は、例えば、コマンド“Ａ２ｈ”である。第１コマンド８０８は、コマンド“８０ｈ”または“８５ｈ”である。アドレス８０９は、第２データを第２方式でプログラムするブロック（以下、第２ブロックと称する）を指定する。第２ブロックは、第２データが第１方式でプログラムされる予定であったブロックを含むプレーン４５内の別のブロックである。アドレス８０９は、第２データを第２方式でプログラムする第２ブロック内のストリングをさらに指定し得る。第２コマンド８１０は、例えば、コマンド“１０ｈ”である。コマンド“１０ｈ”は、指定された内容に基づくプログラムを開始するコマンドである。
【0218】
第１プリフィックスコマンド８０６、第２プリフィックスコマンド８０７、第１コマンド８０８、アドレス８０９、および第２コマンド８１０により、指定されたラッチ３２に格納されているデータが、指定されたブロック（より詳しくは、指定されたブロック内の指定されたストリング）に、指定された方式でプログラムされる。具体的には、第１対象ラッチ３２に格納されている第１データが第２方式で第１ブロックにプログラムされる。また、第２対象ラッチ３２に格納されている第２データが第２方式で第２ブロックにプログラムされる。なお、指定されたラッチ３２がデータ入力用ラッチ３２１である場合、データ入力用ラッチ３２１に格納されているデータは、プログラム用ラッチ３２２に移動された後に、指定されたブロックにプログラムされてもよい。
【0219】
なお、各プレーン４５のデータ入力用ラッチ３２１およびプログラム用ラッチ３２２に、第２方式の１回のプログラム動作でプログラムされるサイズを超えるデータが格納されている場合には、メモリＩ／Ｆ１２は、図１４に示したコマンドシーケンスを、第１プリフィックスコマンド８０１および８０６で指定するラッチ３２を変更しながら、繰り返し実行する。第２方式の１回の書き込み動作で書き込まれるサイズのデータは、例えば、ＳＬＣ方式の１回の書き込み動作では、１ページ分のデータである。
【0220】
以上のコマンドシーケンスにより、メモリＩ／Ｆ１２は、複数のプレーン４５を含む不揮発性メモリチップ４１に対して不揮発化動作を行うことができる。このコマンドシーケンスでは、メモリＩ／Ｆ１２は、ラッチ３２に入力済みのデータを第２方式（例えば、ＳＬＣ方式）でブロックに書き込む。つまり、メモリＩ／Ｆ１２は、ＦＳＰ動作でデータをプログラムする場合の制約無しに、例えば、１ページ分のデータをＳＬＣ方式でブロックに書き込むことができる。また、ラッチ３２に入力済みのデータを第１方式（例えば、ＴＬＣ方式）で書き込むために、ダミーデータを不揮発性メモリチップ４１に入力する必要もない。したがって、メモリシステム３では、ラッチ３２に入力済みのデータを高速に不揮発化できる。そのため、メモリシステム３は、ホスト２からの不揮発化要求に対して低レイテンシで応答できる。
【0221】
図１５は、ＣＰＵ１５によって実行される不揮発化処理の手順の例を示すフローチャートである。不揮発化処理は、ホスト２から受信された後、不揮発性メモリチップ４１にまだ書き込まれていないユーザデータを不揮発化するための処理である。ＣＰＵ１５は、例えば、図１２を参照して前述した書き込み制御処理を実行している間にホスト２から不揮発化要求を受け付けたことに応じて、不揮発化処理を実行する。ＣＰＵ１５は、この不揮発化処理を、例えば、Ｓ個の不揮発性メモリチップ４１のそれぞれに対して行う。不揮発性メモリチップ数Ｓ、およびプレーン数Ｔは、書き込み制御処理と共通である。また、この不揮発化処理では、データが第２方式でブロックにプログラムされるものとする。第２方式は、１回のプログラム動作でＮページのデータがプログラムされる（つまり、メモリセル当たりＮビットのデータがプログラムされる）方式である。
【0222】
まず、ＣＰＵ１５は、不揮発性メモリチップ４１において、各プレーン４５のＰ個のプログラム用ラッチ３２２にユーザデータが格納されているか否かを判定する（ステップＳ３０１）。Ｐは、１以上であり、且つページ数Ｍ以下である整数である。
【0223】
各プレーン４５のいずれのプログラム用ラッチ３２２にもユーザデータが格納されていない場合（ステップＳ３０１のＮｏ）、ＣＰＵ１５による処理はステップＳ３０６に進む。
【0224】
各プレーン４５のＰ個のプログラム用ラッチ３２２にユーザデータが格納されている場合（ステップＳ３０１のＹｅｓ）、ＣＰＵ１５は、変数ｋに０を設定する（ステップＳ３０２）。変数ｋは、ユーザデータが格納されているＰ個のプログラム用ラッチ３２２の１つを特定するために用いられる。ＣＰＵ１５は、Ｔ個のプレーン４５のそれぞれにおいて、第ｋプログラム用ラッチ３２２－ｋに格納されているユーザデータを、第２方式で、対応するプレーン４５のブロックにプログラムする（ステップＳ３０３）。データが第２方式でプログラムされるブロックは、データが第１方式でプログラムされるブロック（例えば、書き込み制御処理におけるＦＳＰ動作の対象のブロック）とは異なるブロックである。ＣＰＵ１５は、第２方式でのユーザデータのプログラムを、Ｔ個のプレーン４５で並列に行ってもよい。次いで、ＣＰＵ１５は、変数ｋに１を加算することにより、変数ｋを更新する（ステップＳ３０４）。ＣＰＵ１５は、更新された変数ｋが、ユーザデータが格納されているプログラム用ラッチ３２２の数Ｐ未満であるか否かを判定する（ステップＳ３０５）。
【0225】
更新された変数ｋがＰ未満である場合（ステップＳ３０５のＹｅｓ）、ＣＰＵ１５による処理はステップＳ３０３に戻る。つまり、ＣＰＵ１５は、更新された変数ｋに基づいて、第ｋプログラム用ラッチ３２２に格納されているユーザデータを第２モードで書き込むための処理をさらに行う。
【0226】
更新された変数ｋがＰと等しい場合（ステップＳ３０５のＮｏ）、ＣＰＵ１５による処理はステップＳ３０６に進む。
【0227】
次いで、ＣＰＵ１５は、不揮発性メモリチップ４１内のＱ個のプレーン４５において、データ入力用ラッチ３２１にユーザデータが格納されているか否かを判定する（ステップＳ３０６）。Ｑは、１以上であり、且つプレーン数Ｔ以下である整数である。
【0228】
Ｑ個のプレーン４５において、データ入力用ラッチ３２１にユーザデータが格納されている場合（ステップＳ３０６のＹｅｓ）、ＣＰＵ１５は、Ｑ個のプレーン４５のそれぞれにおいて、データ入力用ラッチ３２１に格納されているユーザデータを、第２方式で、対応するプレーン４５内のブロックにプログラムし（ステップＳ３０７）、不揮発化処理を終了する。なお、Ｑが２以上である場合、ＣＰＵ１５は、第２方式でのユーザデータの書き込みを、Ｑ個のプレーン４５で並列に行ってもよい。また、ＣＰＵ１５は、データ入力用ラッチ３２１に格納されているユーザデータを、プログラム用ラッチ３２２に転送した後に、第２方式で書き込んでもよい。
【0229】
いずれのプレーン４５のデータ入力用ラッチ３２１にもユーザデータが格納されていない場合（ステップＳ３０６のＮｏ）、ＣＰＵ１５は不揮発化処理を終了する。
【0230】
以上の不揮発化処理により、ＣＰＵ１５は、ホスト２からの不揮発化要求に応じて、データ入力用ラッチ３２１に格納されているユーザ、およびプログラム用ラッチ３２２に格納されているユーザデータを、第２方式で不揮発化できる。ＣＰＵ１５は、メモリセル当たりＮビットのデータが書き込まれる第２方式でユーザデータを不揮発化することにより、メモリセル当たりＭビットのデータが書き込まれる第１方式でユーザデータおよびダミーデータを不揮発化する場合と比較して、低レイテンシで不揮発化要求に応答できる。また、第２方式に対応する小さなサイズのデータ単位（例えば、４ＫＢ単位）でデータをプログラムするので、例えば、ダミーデータを、ＦＳＰ動作を行うために必要なデータとして不揮発性メモリチップ４１に入力する必要がない。なお、ＣＰＵ１５は、ホスト２からの不揮発化要求に応じて、ライトバッファ１４１に格納されているユーザデータについても同様に、第２方式でブロックに書き込み得る。
【0231】
以上説明したように、第１乃至第３実施形態によれば、不揮発性メモリにアクセスする際に用いられるデータバッファのサイズを低減できる。ライト制御部１５１は、不揮発性メモリチップ４１に対する１回の書き込み動作で書き込まれる第１サイズのデータよりも小さい第２サイズのデータを、ライトバッファ１４１から不揮発性メモリチップ４１（より詳しくは、ラッチ３２）へ転送するデータ転送動作を、複数回行う。ライト制御部１５１は、複数回のデータ転送動作によって不揮発性メモリチップ４１へそれぞれ転送された複数の第２サイズのデータを、不揮発性メモリチップ４１のメモリセルアレイ３３に書き込む。
【0232】
これにより、メモリシステム３では、第１サイズのデータがライトバッファ１４１Ａに蓄積されてから不揮発性メモリチップ４１Ａへのデータ転送を開始する比較例のメモリシステム３Ａと比較して、ライトバッファ１４１のサイズを低減できる。さらに、メモリシステム３では、図９に示す書き込み順序を用いることによりリードバッファ１４２のサイズも低減できる。したがって、メモリシステム３では、ホスト２が不揮発性メモリチップ４１にアクセスする際に用いられるライトバッファ１４１、およびリードバッファ１４２のサイズを低減できる。
【0233】
第１乃至第３実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。これら実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
【0234】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0235】
１…情報処理システム、２…ホスト、３…メモリシステム、４…メモリデバイス、５…ＤＲＡＭ、６…コントローラ、１１…ホストＩ／Ｆ、１２…メモリＩ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４…ＳＲＡＭ、１５…ＣＰＵ、１４１…ライトバッファ、１４２…リードバッファ、１５１…ライト制御部、１５２…リード制御部、３１…周辺回路、３２…ラッチ、３２１…データ入力用ラッチ、３２２…プログラム用ラッチ、３２２－０…第０プログラム用ラッチ、３２２－１…第１プログラム用ラッチ、３２２－２…第２プログラム用ラッチ、３３…メモリセルアレイ、４１…不揮発性メモリチップ、４１－０…第０不揮発性メモリチップ、４１－１…第１不揮発性メモリチップ、４１－２…第２不揮発性メモリチップ、４１－３…第３不揮発性メモリチップ、４５…プレーン、４５－０…第０プレーン、４５－１…第１プレーン、４５－２…第２プレーン、４５－３…第３プレーン、５１…ＦＷ、５２…論理物理アドレス変換テーブル、６１…ユーザデータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】
【図15】