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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025873
(43)【公開日】2025-02-21
(54)【発明の名称】電子装置およびその製造方法
(51)【国際特許分類】
H01L 21/3205 20060101AFI20250214BHJP
G09F 9/33 20060101ALI20250214BHJP
G09F 9/00 20060101ALI20250214BHJP
H01L 21/60 20060101ALI20250214BHJP
【ＦＩ】
H01L21/88 T
H01L21/88 N
H01L21/88 R
G09F9/33
G09F9/00 348Z
G09F9/00 338
H01L21/92 602J
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023131079
(22)【出願日】2023-08-10
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】宮坂 光一
(72)【発明者】
【氏名】大澤 修一
(72)【発明者】
【氏名】今関 佳克
(72)【発明者】
【氏名】上條 陽一
(72)【発明者】
【氏名】亀井 義史
【テーマコード（参考）】
5C094
5F033
5G435
【Ｆターム（参考）】
5C094AA21
5C094AA31
5C094BA03
5C094BA23
5C094CA19
5C094DA13
5C094DB01
5C094FA01
5C094FA02
5C094FB01
5C094FB02
5C094FB12
5C094FB15
5C094JA08
5F033HH08
5F033HH18
5F033JJ01
5F033JJ07
5F033JJ08
5F033JJ11
5F033JJ18
5F033KK08
5F033KK18
5F033NN06
5F033NN07
5F033PP15
5F033PP27
5F033QQ08
5F033QQ09
5F033RR21
5F033VV07
5F033XX05
5F033XX17
5F033XX18
5F033XX19
5G435AA14
5G435AA16
5G435BB04
5G435CC09
5G435HH12
5G435HH14
5G435KK05
(57)【要約】
【課題】電子装置の性能を向上させる。
【解決手段】電子装置の端子ＴＭ１は、アルミニウムから成る金属層ＭＬ２と、金属層ＭＬ２の上に配置され、かつ、キャップ膜ＣＰ１に接合され、かつ、チタンから成る金属層ＭＬ３と、を含んでいる。キャップ膜ＣＰ１は、チタンから成り、かつ、金属層ＭＬ３に接合されている金属膜ＭＦ１を含んでいる。金属膜ＭＦ１は、端子ＴＭ１の金属層ＭＬ３のうち、絶縁層１６の開口部１６Ｈ１において絶縁層１６から露出する部分の全体を覆っているコンタクト部ＣＰｃと、開口部１６Ｈ１の外側にあり、かつ、平面視においてコンタクト部ＣＰｃの周囲を連続的に囲むように配置されている周縁部ＣＰｐと、を含んでいる。金属膜ＭＦ１の周縁部ＣＰｐと、端子ＴＭ１との間には、絶縁層１６が介在する。
【選択図】図６
【解決手段】電子装置の端子ＴＭ１は、アルミニウムから成る金属層ＭＬ２と、金属層ＭＬ２の上に配置され、かつ、キャップ膜ＣＰ１に接合され、かつ、チタンから成る金属層ＭＬ３と、を含んでいる。キャップ膜ＣＰ１は、チタンから成り、かつ、金属層ＭＬ３に接合されている金属膜ＭＦ１を含んでいる。金属膜ＭＦ１は、端子ＴＭ１の金属層ＭＬ３のうち、絶縁層１６の開口部１６Ｈ１において絶縁層１６から露出する部分の全体を覆っているコンタクト部ＣＰｃと、開口部１６Ｈ１の外側にあり、かつ、平面視においてコンタクト部ＣＰｃの周囲を連続的に囲むように配置されている周縁部ＣＰｐと、を含んでいる。金属膜ＭＦ１の周縁部ＣＰｐと、端子ＴＭ１との間には、絶縁層１６が介在する。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１基板と、
前記第１基板の上に配置されている第１端子と、
無機材料から成る無機絶縁層であって、前記第１端子を覆う第１絶縁層と、
前記第１絶縁層に形成されている第１開口部と、
前記第１開口部において、前記第１端子に接続されている第１キャップ膜と、
前記第１キャップ膜を介して前記第１端子と電気的に接続されている第１バンプ電極と、
を有し、
前記第１端子は、
アルミニウムから成る第１金属層と、
前記第１金属層の上に、チタンから成り、かつ、前記第１金属層に密着して配置され、かつ、前記第１開口部において前記第１キャップ膜に接合された第２金属層と、
を含み、
前記第１キャップ膜は、チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されている第１金属膜を含み、
前記第１金属膜は、
前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、
前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、
を含み、
前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する、電子装置。
前記第１基板の上に配置されている第１端子と、
無機材料から成る無機絶縁層であって、前記第１端子を覆う第１絶縁層と、
前記第１絶縁層に形成されている第１開口部と、
前記第１開口部において、前記第１端子に接続されている第１キャップ膜と、
前記第１キャップ膜を介して前記第１端子と電気的に接続されている第１バンプ電極と、
を有し、
前記第１端子は、
アルミニウムから成る第１金属層と、
前記第１金属層の上に、チタンから成り、かつ、前記第１金属層に密着して配置され、かつ、前記第１開口部において前記第１キャップ膜に接合された第２金属層と、
を含み、
前記第１キャップ膜は、チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されている第１金属膜を含み、
前記第１金属膜は、
前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、
前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、
を含み、
前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する、電子装置。
【請求項2】
請求項１において、
前記第１キャップ膜は、前記第１金属膜の上に積層されている第２金属膜をさらに有し、
前記第２金属膜は、アルミニウムまたは銅から成る、電子装置。
前記第１キャップ膜は、前記第１金属膜の上に積層されている第２金属膜をさらに有し、
前記第２金属膜は、アルミニウムまたは銅から成る、電子装置。
【請求項3】
請求項２において、
前記第１キャップ膜は、前記第２金属膜の上に積層されている第３金属膜をさらに有し、
前記第２金属膜は、アルミニウムから成り、
前記第３金属膜は、銅から成り、かつ、前記第１金属膜および前記第２金属膜の全体を覆っている、電子装置。
前記第１キャップ膜は、前記第２金属膜の上に積層されている第３金属膜をさらに有し、
前記第２金属膜は、アルミニウムから成り、
前記第３金属膜は、銅から成り、かつ、前記第１金属膜および前記第２金属膜の全体を覆っている、電子装置。
【請求項4】
請求項３において、
前記第１キャップ膜は、前記第３金属膜の上に積層されている第４金属膜をさらに有し、
前記第１金属膜の一部分は前記第２金属膜から露出しており、
前記第４金属膜は、ニッケルから成り、かつ、前記第３金属膜の全体を覆っている、電子装置。
前記第１キャップ膜は、前記第３金属膜の上に積層されている第４金属膜をさらに有し、
前記第１金属膜の一部分は前記第２金属膜から露出しており、
前記第４金属膜は、ニッケルから成り、かつ、前記第３金属膜の全体を覆っている、電子装置。
【請求項5】
請求項２において、
前記第１キャップ膜は、前記第２金属膜の上に積層されている第３金属膜をさらに有し、
前記第２金属膜は、銅から成り、
前記第３金属膜は、ニッケルから成る、電子装置。
前記第１キャップ膜は、前記第２金属膜の上に積層されている第３金属膜をさらに有し、
前記第２金属膜は、銅から成り、
前記第３金属膜は、ニッケルから成る、電子装置。
【請求項6】
請求項５において、
前記第１金属膜の一部分は、前記第２金属膜および前記第３金属膜から露出している、電子装置。
前記第１金属膜の一部分は、前記第２金属膜および前記第３金属膜から露出している、電子装置。
【請求項7】
請求項１から６のいずれか１項において、
前記第１キャップ膜の前記第１金属膜の厚さは、前記第１端子の前記第２金属層の厚さよりも厚い、電子装置。
前記第１キャップ膜の前記第１金属膜の厚さは、前記第１端子の前記第２金属層の厚さよりも厚い、電子装置。
【請求項8】
請求項２から６のいずれか１項において、
前記第１キャップ膜の前記第１金属膜の厚さは、前記第１端子の前記第２金属層の厚さよりも厚く、かつ、前記第２金属膜の厚さよりも薄い、電子装置。
前記第１キャップ膜の前記第１金属膜の厚さは、前記第１端子の前記第２金属層の厚さよりも厚く、かつ、前記第２金属膜の厚さよりも薄い、電子装置。
【請求項9】
請求項１から６のいずれか１項において、
前記第１端子は、チタンから成る第３金属層をさらに含み、
前記第１金属層は、前記第３金属層の上に、前記第３金属層に密着して配置されている、電子装置。
前記第１端子は、チタンから成る第３金属層をさらに含み、
前記第１金属層は、前記第３金属層の上に、前記第３金属層に密着して配置されている、電子装置。
【請求項10】
請求項９において、
前記第３金属層は、有機材料から成る第２絶縁層の上に前記第２絶縁層に密着して配置されている、電子装置。
前記第３金属層は、有機材料から成る第２絶縁層の上に前記第２絶縁層に密着して配置されている、電子装置。
【請求項11】
（ａ）第１基板の上に第１端子を形成する工程と、
（ｂ）前記第１端子を覆うように、無機材料から成る第１絶縁層を形成する工程と、
（ｃ）前記第１絶縁層に第１開口部を形成し、前記第１端子の一部分を前記第１絶縁層から露出させる工程と、
（ｄ）前記第１開口部を覆うように第１キャップ膜を形成する工程と、
（ｅ）前記第１キャップ膜の上にバンプ電極を形成する工程と、
を含み、
前記（ａ）工程は、
（ａ１）アルミニウムから成る第１金属層を形成する工程と、
（ａ２）前記第１金属層の上に、前記第１金属層に密着するように、チタンから成る第２金属層を形成する工程と、
を含み、
前記（ｄ）工程は、
（ｄ１）チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されるように第１金属膜を形成する工程、を含み、
前記第１金属膜は、
前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、
前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、
を含み、
前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する、電子装置の製造方法。
（ｂ）前記第１端子を覆うように、無機材料から成る第１絶縁層を形成する工程と、
（ｃ）前記第１絶縁層に第１開口部を形成し、前記第１端子の一部分を前記第１絶縁層から露出させる工程と、
（ｄ）前記第１開口部を覆うように第１キャップ膜を形成する工程と、
（ｅ）前記第１キャップ膜の上にバンプ電極を形成する工程と、
を含み、
前記（ａ）工程は、
（ａ１）アルミニウムから成る第１金属層を形成する工程と、
（ａ２）前記第１金属層の上に、前記第１金属層に密着するように、チタンから成る第２金属層を形成する工程と、
を含み、
前記（ｄ）工程は、
（ｄ１）チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されるように第１金属膜を形成する工程、を含み、
前記第１金属膜は、
前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、
前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、
を含み、
前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する、電子装置の製造方法。
【請求項12】
請求項１１において、
前記（ｄ）工程は、（ｄ２）前記第１金属膜の上にアルミニウムまたは銅から成る第２金属膜を積層する工程、をさらに有している、電子装置の製造方法。
前記（ｄ）工程は、（ｄ２）前記第１金属膜の上にアルミニウムまたは銅から成る第２金属膜を積層する工程、をさらに有している、電子装置の製造方法。
【請求項13】
請求項１２において、
前記第２金属膜は、アルミニウムから成り、
前記（ｄ）工程は、（ｄ３）前記第２金属膜の上に銅から成る第３金属膜を積層する工程、をさらに有し、
前記第３金属膜は、前記第１金属膜および前記第２金属膜の全体を覆うように形成される、電子装置の製造方法。
前記第２金属膜は、アルミニウムから成り、
前記（ｄ）工程は、（ｄ３）前記第２金属膜の上に銅から成る第３金属膜を積層する工程、をさらに有し、
前記第３金属膜は、前記第１金属膜および前記第２金属膜の全体を覆うように形成される、電子装置の製造方法。
【請求項14】
請求項１３において、
前記（ｄ）工程は、（ｄ４）前記第３金属膜の上にニッケルから成る第４金属膜を積層する工程、をさらに有し、
前記第４金属膜は、前記第３金属膜の全体を覆うように形成される、電子装置の製造方法。
前記（ｄ）工程は、（ｄ４）前記第３金属膜の上にニッケルから成る第４金属膜を積層する工程、をさらに有し、
前記第４金属膜は、前記第３金属膜の全体を覆うように形成される、電子装置の製造方法。
【請求項15】
請求項１２において、
前記第２金属膜は、銅から成り、
前記（ｄ）工程は、（ｄ３）前記第２金属膜の上にニッケルから成る第３金属膜を積層する工程、をさらに有している、電子装置の製造方法。
前記第２金属膜は、銅から成り、
前記（ｄ）工程は、（ｄ３）前記第２金属膜の上にニッケルから成る第３金属膜を積層する工程、をさらに有している、電子装置の製造方法。
【請求項16】
請求項１５において、
前記第１金属膜の一部分は、前記第２金属膜および前記第３金属膜から露出している、電子装置の製造方法。
前記第１金属膜の一部分は、前記第２金属膜および前記第３金属膜から露出している、電子装置の製造方法。
【請求項17】
請求項１１から１６のいずれか１項において、
前記（ｄ１）工程では、前記第１キャップ膜の前記第１金属膜の厚さが、前記第１端子の前記第２金属層の厚さよりも厚くなるように形成される、電子装置の製造方法。
前記（ｄ１）工程では、前記第１キャップ膜の前記第１金属膜の厚さが、前記第１端子の前記第２金属層の厚さよりも厚くなるように形成される、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置およびその製造方法に関する。
【背景技術】
【0002】
基板上に配列された複数の電極に電子部品が搭載された電子装置がある。例えば、特開２０１４－１９７６１９号公報（特許文献１）には、基板上に配列された複数の電極にＬＥＤ（Light Emitting Diode）素子が搭載された電子装置が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－１９７６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
基板上に形成された端子に電子部品が搭載されている電子装置の場合、電子部品の電極と、基板上の端子との接続を容易にするため、基板上にバンプ電極が形成されている場合がある。本願発明者の検討によれば、電子部品を搭載した後の電子装置を観察すると、バンプ電極の周辺にボイドが形成されている場合があることが判った。
【0005】
本発明の目的は、電子装置の性能を向上させる技術を提供することにある。
【課題を解決するための手段】
【0006】
一実施の形態に係る電子装置は、第１基板と、前記第１基板の上に配置されている第１端子と、無機材料から成る無機絶縁層であって、前記第１端子を覆う第１絶縁層と、前記第１絶縁層に形成されている第１開口部と、前記第１開口部において、前記第１端子に接続されている第１キャップ膜と、前記第１キャップ膜を介して前記第１端子と電気的に接続されている第１バンプ電極と、を有している。前記第１端子は、アルミニウムから成る第１金属層と、前記第１金属層の上に、前記第１金属層に密着して配置され、かつ、前記第１開口部において前記第１キャップ膜に接合され、かつ、チタンから成る第２金属層と、を含んでいる。前記第１キャップ膜は、チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されている第１金属膜を含んでいる。前記第１金属膜は、前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、を含んでいる。前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する。
【0007】
他の実施の形態に係る電子装置の製造方法は、（ａ）第１基板の上に第１端子を形成する工程と、（ｂ）前記第１端子を覆うように、無機材料から成る第１絶縁層を形成する工程と、（ｃ）前記第１絶縁層に第１開口部を形成し、前記第１端子の一部分を前記第１絶縁層から露出させる工程と、（ｄ）前記第１開口部を覆うように第１キャップ膜を形成する工程と、（ｅ）前記第１キャップ膜の上にバンプ電極を形成する工程と、を含んでいる。前記（ａ）工程は、（ａ１）アルミニウムから成る第１金属層を形成する工程と、（ａ２）前記第１金属層の上に、前記第１金属層に密着するように、チタンから成る第２金属層を形成する工程と、を含んでいる。前記（ｄ）工程は、（ｄ１）チタンから成り、かつ、前記第１開口部において前記第２金属層に接合されるように第１金属膜を形成する工程、を含んでいる。前記第１金属膜は、前記第１端子の前記第２金属層のうち、前記第１開口部において前記第１絶縁層から露出する部分の全体を覆っているコンタクト部と、前記第１開口部の外側にあり、かつ、平面視において前記コンタクト部の周囲を連続的に囲むように配置されている周縁部と、を含んでいる。前記第１金属膜の前記周縁部と、前記第１端子との間には、前記第１絶縁層が介在する。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一または関連する符号を付して、詳細な説明を適宜省略することがある。
【0010】
以下の実施の形態では、複数の電子部品を搭載するためのバンプ電極アレイが配列された電子装置の例として、複数のマイクロＬＥＤ素子が搭載されたマイクロＬＥＤ表示装置、およびマイクロＬＥＤ素子が搭載される前のバンプ電極アレイ装置を取り上げて説明する。
【0011】
本願において、特定の部材を構成する材料を説明する際に「部材Ａは、Ｂから成る」という表現を用いる場合がある。これは、「部材Ａを構成する材料のうち、重量比で最も多く含んでいる材料がＢである」という意味である。このため、部材Ａが不純物を含まず、純粋にＢのみで構成されている場合の他、不純物としてＢ以外の材料を含んでいる場合がある。
【0012】
＜電子装置＞
まず、本実施の形態の電子装置の一態様であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、一実施形態である表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。なお、図２に示す画素回路ＰＣは、図１に示す一つの画素ＰＩＸに対応する等価回路の一例を示している。
まず、本実施の形態の電子装置の一態様であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、一実施形態である表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。なお、図２に示す画素回路ＰＣは、図１に示す一つの画素ＰＩＸに対応する等価回路の一例を示している。
【0013】
図１には、Ｘ方向およびＹ方向が示されている。Ｘ方向およびＹ方向は、互いに交差している。以下で説明する例においては、Ｘ方向はＹ方向に直交する。以下では、Ｘ方向およびＹ方向を含むＸ－Ｙ平面を表示装置の表示面に対して平行な面として説明する。以下の説明において、特に異なる意味で解釈すべきことを明示した場合を除き、「平面視」とは、Ｘ－Ｙ平面に平行な面を視た場合を意味する。また、後述するように、Ｘ－Ｙ平面に対する法線方向のことを「Ｚ方向」または厚さ方向として説明する。Ｘ方向、Ｙ方向およびＺ方向は、互いに交差する方向であり、より特定的には互いに直交する方向である。
【0014】
本明細書の説明において、「Ａ」が「Ｂ」に「覆われている」と記載する場合がある。「ＡがＢに覆われている」とは、上記したＸ－Ｙ平面を視た平面視においてＡの全体がＢと重なっていることを意味する。また、「ＡがＢに覆われている」とは、上記した「厚さ方向（Ｚ方向）において、Ａの全体がＢと重なっている」と言い換えることもできる。
【0015】
図１に示すように、本実施の形態の表示装置ＤＳＰ１は、表示領域ＤＡと、表示領域ＤＡの周囲を枠状に囲む周辺領域ＰＦＡと、表示領域ＤＡ内に行列上に配列された複数の画素ＰＩＸと、を有している。また、表示装置ＤＳＰ１は、基板１０と、基板１０上に形成された制御回路５と、基板１０上に形成された駆動回路６と、を有している。
【0016】
制御回路５は、表示装置ＤＳＰ１の表示機能の駆動を制御する制御回路である。例えば、制御回路５は、基板１０上に実装されたドライバＩＣ（Integrated Circuit）である。図１に示す例では、制御回路５は、基板１０が備える４辺のうち、一つの短辺に沿って配置されている。また、本実施の形態の例では、制御回路５は、複数の画素ＰＩＸに接続される映像信号線ＶＬ（図２参照）を駆動する信号線駆動回路（映像ドライバ）を含んでいる。ただし、制御回路５の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記したドライバＩＣは、回路基板上に搭載されている場合がある。また例えば、映像信号線ＶＬを駆動する信号線駆動回路は、制御回路５とは別に形成されている場合がある。
【0017】
駆動回路（走査ドライバ）６は、複数の画素ＰＩＸのうち、走査信号線ＧＬＢ，ＧＬＲ，ＧＬＳ（図２参照）を駆動する回路である。駆動回路６は、制御回路５からの制御信号に基づいて、複数の走査信号線を駆動する。図１に示す例では、駆動回路６は、基板１０が備える４辺のうち、二つの長辺のそれぞれに沿って配置されている。図１に示す例では、平面視において、表示領域ＤＡは、二つの駆動回路６の間に配置されている。ただし、駆動回路６の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記した駆動回路６が回路基板上に搭載されている場合がある。
【0018】
次に、図２を用いて図１に示す画素ＰＩＸを駆動する画素回路ＰＣの構成例について説明する。なお、図２では、一つの画素を駆動する一つの画素回路ＰＣを代表的に取り上げて図示している。図１に示す複数の画素ＰＩＸのそれぞれが、図２に示す画素回路ＰＣと同様の回路を備えている。画素回路ＰＣは、制御回路５（図１参照）から供給される映像信号Ｖｓｇに応じてＬＥＤ素子（無機発光ダイオード素子、ダイオード素子）２０の発光状態を制御する電圧信号方式の回路である。
【0019】
図２に示すように、画素ＰＩＸは、ＬＥＤ素子２０を備えている。ＬＥＤ素子２０は、上記したマイクロ発光ダイオードである。ＬＥＤ素子２０はアノード電極２０ＥＡ（後述する図３参照）およびカソード電極２０ＥＣ（後述する図３参照）を有している。
【0020】
表示装置ＤＳＰ１は、表示領域ＤＡにおいて複数種類の配線を備えている。これら配線は、複数の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢと、複数の映像信号線ＶＬと、複数の電源線ＰＬ１と、複数の電源線ＰＬ２と、複数のリセット配線ＲＳＬとを含む。
【0021】
走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢは、Ｘ方向に延びており、駆動回路６に接続されている。例えば、図１に示すように、Ｙ方向に並ぶ画素ＰＩＸのうち、偶数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが一方の駆動回路６に接続され、奇数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが他方の駆動回路６に接続されている。他の例として、例えば走査信号線ＧＬＳ，ＧＬＲが全て一方の駆動回路６に接続されるとともに走査信号線ＧＬＢが全て他方の駆動回路６に接続されるなど、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢのいずれかが一方の駆動回路６に接続され、残りが他方の駆動回路６に接続されている場合もある。
【0022】
映像信号線ＶＬ、電源線ＰＬ１，ＰＬ２およびリセット配線ＲＳＬは、Ｙ方向に延びている。映像信号線ＶＬは、制御回路５（図１参照）に接続されている。映像信号線ＶＬには、制御回路５から映像信号Ｖｓｇと初期化信号が供給される。電源線ＰＬ１には、制御回路５から高電位Ｐｖｄｄが供給される。電源線ＰＬ２には、制御回路５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線ＲＳＬには、制御回路５からリセット信号Ｖｒｓが供給される。
【0023】
制御回路５は、駆動回路６に図示しないスタートパルス信号やクロック信号を出力する。駆動回路６は複数のシフトレジスタ回路を含んでおり、クロック信号に応じてスタートパルス信号を次段のシフトレジスタ回路に順次転送し、各走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに走査信号を順次供給する。
【0024】
画素回路ＰＣは、映像信号線ＶＬに供給される映像信号Ｖｓｇに応じてＬＥＤ素子２０を制御する。このような制御を実現するために、本実施形態における画素回路ＰＣは、リセットトランジスタ（スイッチング素子）ＲＳＴ、画素選択トランジスタ（スイッチング素子）ＳＳＴ、出力トランジスタ（スイッチング素子）ＢＣＴ、駆動トランジスタ（スイッチング素子）ＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。
【0025】
リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）から成るスイッチング素子である。薄膜トランジスタの導電型は特に限定されず、例えば、全てのトランジスタがＮチャネル型のＴＦＴにより構成されている場合もあるし、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されている場合もある。
【0026】
本実施形態において、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたボトムゲート構造を有している。他の例として、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、トップゲート構造を有してもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いる場合がある。
【0027】
リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、ソース電極、ドレイン電極、およびゲート電極を有している。各トランジスタが備えているゲート電極は制御電極と言い換えることができる。また、各トランジスタが備えているソース電極およびドレイン電極は、単に電極と言い換えることができる。
【0028】
駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴは、電源線ＰＬ１と電源線ＰＬ２の間でＬＥＤ素子２０と直列に接続されている。電源線ＰＬ１に供給される高電位Ｐｖｄｄは例えば１０Ｖに設定され、電源線ＰＬ２に供給される低電位Ｐｖｓｓは例えば１．５Ｖに設定されている。
【0029】
出力トランジスタＢＣＴのドレイン電極は、電源線ＰＬ１に接続されている。出力トランジスタＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力トランジスタＢＣＴのゲート電極は、走査信号線ＧＬＢに接続されている。出力トランジスタＢＣＴは、走査信号線ＧＬＢに与えられる制御信号Ｇｓｂによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力トランジスタＢＣＴは、制御信号Ｇｓｂに基づきＬＥＤ素子２０の発光時間を制御する。
【0030】
駆動トランジスタＤＲＴのソース電極は、ＬＥＤ素子２０の一方の電極（ここではアノード電極２０ＥＡ）に接続されている。ＬＥＤ素子２０の他方の電極（ここではカソード電極２０ＥＣ）は、電源線ＰＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｇに応じた駆動電流をＬＥＤ素子２０に出力する。
【0031】
画素選択トランジスタＳＳＴのソース電極は、映像信号線ＶＬに接続されている。画素選択トランジスタＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素選択トランジスタＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査信号線ＧＬＳに接続されている。画素選択トランジスタＳＳＴは、走査信号線ＧＬＳから供給される制御信号Ｇｓｓによりオン、オフされ、画素回路ＰＣと映像信号線ＶＬの接続および非接続を切り替える。すなわち、画素選択トランジスタＳＳＴがオンされることにより、映像信号線ＶＬの映像信号Ｖｓｇまたは初期化信号が駆動トランジスタＤＲＴのゲート電極に供給される。
【0032】
リセットトランジスタＲＳＴのソース電極は、リセット配線ＲＳＬに接続されている。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極に接続されている。リセットトランジスタＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する走査信号線ＧＬＲに接続されている。リセットトランジスタＲＳＴは、走査信号線ＧＬＲから供給される制御信号Ｇｒｓによりオン、オフされる。リセットトランジスタＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極の電位をリセット配線ＲＳＬのリセット信号Ｖｒｓによりリセットすることができる。すなわち、リセット配線ＲＳＬは、ＬＥＤ素子２０の電圧をリセットするための配線である。
【0033】
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ２の間に接続されている。
【0034】
制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂは、駆動回路６が上述のスタートパルス信号およびクロック信号に基づいて、各ライン（Ｘ方向に並ぶ一連の画素ＰＩＸ）の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに対し順次供給される。また、図２に示した制御回路５から供給される信号に基づいて、制御回路５が各映像信号線ＶＬに映像信号Ｖｓｇおよび初期化信号を順次供給する。映像信号Ｖｓｇの供給に伴い保持容量Ｃｓに保持された電荷は、初期化信号の供給に伴い初期化される。
【0035】
以上のような構成においては、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに供給される制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂによって画素回路ＰＣが駆動され、映像信号線ＶＬの映像信号Ｖｓｇに応じた輝度でＬＥＤ素子２０が発光する。
【0036】
＜ＬＥＤ素子の周辺構造＞
次に、図１に示す画素ＰＩＸに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図４は、図３のＡ－Ａ線に沿った拡大断面図である。
次に、図１に示す画素ＰＩＸに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図４は、図３のＡ－Ａ線に沿った拡大断面図である。
【0037】
図３では、図４に示す配線層ＷＬ４に配置された導体パターンおよびキャップ膜ＣＰ１，ＣＰ２を実線で示している。図３では、ＬＥＤ素子２０およびＬＥＤ素子２０が備えている電極の輪郭を二点鎖線で示している。また、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは同じ構造を有している。このため、図４では、代表例として画素ＰＩＸＡ（図３参照）の構造を示しているが、図３に示す、画素ＰＩＸＢ、および画素ＰＩＸＣも同様の断面構造を備えている。
【0038】
以下の説明において、端子ＴＭ１、端子ＴＭ２という用語を用いて説明するが、「端子」は、外部機器を電気的に接続するための端子部を含む導体パターンの意味であり、「端子パターン」と読みかえて適用することができる。
【0039】
また、図２に示す画素回路ＰＣは、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれに対応した回路である。したがって、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴを備えている。同様に、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明した保持容量Ｃｓおよび補助容量Ｃａｄを有している。
【0040】
図４に示すように、表示装置ＤＳＰ１は、基板構造体ＳＵＢ１と、基板構造体ＳＵＢ１の上に搭載されたＬＥＤ素子（無機発光ダイオード素子）２０と、を有している。表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、複数の配線層の間に配置された複数の絶縁層を有している。ＬＥＤ素子２０は、複数の配線層のうち、最上層に配置されている配線層ＷＬ４の上に搭載されている。
【0041】
表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、基板１０を有している。基板１０は、面１０ｆおよび面１０ｆの反対側の面１０ｂを有する。複数の配線層および複数の絶縁層は、基板１０の面１０ｆ上に積層されている。基板１０は、例えばガラスから成るガラス基板である。ただし、基板１０を構成する材料には種々の変形例があり、例えば、樹脂からなる樹脂基板を用いる場合もある。
【0042】
基板構造体ＳＵＢ１は、スイッチング素子としてのトランジスタを有している。図４では、基板１０の上に配置されたスイッチング素子の例として、駆動トランジスタＤＲＴを図示している。ただし、基板１０の上（詳しくは絶縁層１１の上）には、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれが配置されている。図２に示すリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれは、後述する図４に示す駆動トランジスタＤＲＴと同様な構造になっている。
【0043】
図３に示すように表示装置ＤＳＰ１は複数のＬＥＤ素子２０を有している。図３では、表示装置が有する複数のＬＥＤ素子２０のうち、ＬＥＤ素子２０Ａと、ＬＥＤ素子２０Ａの隣に配置されているＬＥＤ素子２０Ｂと、ＬＥＤ素子２０Ｂの隣に配置されているＬＥＤ素子２０Ｃと、を図示している。
【0044】
図４に示すように、ＬＥＤ素子２０は、面２０ｆおよび面２０ｆの反対側の面２０ｂを備えている。また、ＬＥＤ素子２０は、面２０ｆに配列された複数の（図３では２個の）電極を備えている。ＬＥＤ素子２０が備えている複数の電極は、アノード電極２０ＥＡおよびカソード電極２０ＥＣを含む。アノード電極２０ＥＡは、バンプ電極３０を介して端子ＴＭ１と電気的に接続されている。カソード電極２０ＥＣは、バンプ電極３１を介して端子ＴＭ２と電気的に接続されている。
【0045】
端子ＴＭ１および端子ＴＭ２は、基板構造体ＳＵＢ１が備える導体パターンのうち、ＬＥＤ素子２０と基板構造体ＳＵＢ１とを電気的に接続するための「端子」として機能する部分を含む導体パターンである。端子ＴＭ１および端子ＴＭ２のそれぞれは、基板１０の上に配置されている。
【0046】
表示装置ＤＳＰ１は、基板構造体ＳＵＢ１上に搭載された複数のＬＥＤ素子２０のそれぞれを駆動することにより、画像を表示する。
【0047】
図４に示す例の場合、表示装置ＤＳＰ１が備えている複数の配線層は、配線層ＷＬ４から基板１０に向かって順に積層された、配線層ＷＬ４、配線層ＷＬ３、配線層ＷＬ２、および配線層ＷＬ１を有している。また、表示装置ＤＳＰ１が備えている複数の絶縁層は、基板１０の面１０ｆ上から順に積層された絶縁層１１，１２，１３，１４，１５，１６を有している。
【0048】
絶縁層１１は薄膜トランジスタの下地層であり、無機材料から成る無機絶縁層である。配線層ＷＬ１は、絶縁層１１上に配置され、絶縁層１２に覆われている。配線層ＷＬ１に形成された導体パターンは、図４に示すゲート電極ＥＧや、図２を用いて説明した走査信号線ＧＬＢ，ＧＬＳ，ＧＬＲなどを含んでいる。絶縁層１２も無機材料から成る無機絶縁層である。絶縁層１２のうち、トランジスタのゲート電極ＥＧと半導体層５０との間に配置されている部分は、ゲート絶縁膜として機能する。
【0049】
ゲート電極ＥＧを含む駆動トランジスタＤＲＴは、半導体層５０、ゲート電極ＥＧ、ソース電極ＥＳ、およびドレイン電極ＥＤを有している。図４に示す例では、ボトムゲート構造の薄膜トランジスタを一例として示しているが、上記したようにトップゲート構造とする場合もある。ゲート電極ＥＧは、絶縁層１１上に配置されている。半導体層５０は、絶縁層１２上に配置されている。半導体層５０の一部分はソース領域に相当し、ソース領域にはソース電極ＥＳが接続されている。半導体層５０の他の一部分はドレイン領域に相当し、ドレイン領域にはドレイン電極ＥＤが接続されている。ソース領域とドレイン領域との間の領域は、チャネル領域として機能する。
【0050】
配線層ＷＬ２は、駆動トランジスタＤＲＴを覆う絶縁層１３上に配置されている。絶縁層１３は無機材料から成る無機絶縁層である。配線層ＷＬ２に形成された導体パターンは、複数のトランジスタのそれぞれに接続された配線を含んでいる。例えば、図４に示すように、駆動トランジスタＤＲＴのソース電極ＥＳに接続された配線パターンＭＷ１は、配線層ＷＬ２に含まれる。また、配線層ＷＬ２に形成された導体パターンは、図２に示す映像信号線ＶＬと、電源線ＰＬ１と、電源線ＰＬ２と、リセット配線ＲＳＬとを含んでいる。
【0051】
配線層ＷＬ２は、絶縁層１４に形成されたコンタクトホールＣＨ３を介して導体パターンＭＰ１と電気的に接続され、かつ、駆動トランジスタＤＲＴの電極（ソース電極ＥＳ）と電気的に接続された配線パターンＭＷ１を含んでいる。
【0052】
配線層ＷＬ２を覆う絶縁層１４、および絶縁層１４上に積層されている絶縁層１５のそれぞれは、有機材料から成る有機絶縁膜である。絶縁層１４は配線層ＷＬ２と配線層ＷＬ３との間に配置された絶縁層である。絶縁層１５は、配線層ＷＬ３と配線層ＷＬ４との間に配置された絶縁層である。図４に示すように配線層ＷＬ２と配線層ＷＬ３との電気的な接続、および配線層ＷＬ３と配線層ＷＬ４との電気的な接続には、コンタクトホールが用いられる。有機絶縁層は、無機絶縁層と比較した開口部（例えばコンタクトホール）に対する埋め込み特性が優れている。言い換えれば、有機絶縁層の場合、下地に開口部があった場合でも、上面を平坦化し易い。このため、多数のコンタクトホールが形成されている絶縁層１４および絶縁層１５のそれぞれは有機材料から成る。絶縁層１４および絶縁層１５を構成する有機材料として、例えばアクリル樹脂を例示することができる。
【0053】
図４では、基板構造体ＳＵＢ１が備えている多数のコンタクトホールのうち、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３を示している。コンタクトホールＣＨ１は、端子ＴＭ１と配線層ＷＬ３の導体パターンＭＰ１とを接続する開口部である。コンタクトホールＣＨ２は端子ＴＭ２と配線層ＷＬ３の導体パターンＭＰ２とを接続する開口部である。コンタクトホールＣＨ３は、配線層ＷＬ３の導体パターンＭＰ１と配線層ＷＬ２の配線パターンＭＷ１とを接続するための開口部である。
【0054】
配線層ＷＬ３は、絶縁層１５に形成されたコンタクトホールＣＨ１を介して端子ＴＭ１と電気的に接続された導体パターンＭＰ１と、導体パターンＭＰ１と同じ金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ２を介して端子ＴＭ２と電気的に接続された導体パターンＭＰ２と、を含んでいる。
【0055】
導体パターンＭＰ１は、コンタクトホールＣＨ１の底面において、端子ＴＭ１に接続されている平坦部分と、コンタクトホールＣＨ３に埋め込まれ、配線層ＷＬ２に接続されたコンタクト部分と、を有している。図３に示すように、導体パターンＭＰ２は、複数の画素ＰＩＸに跨って広がる大面積パターンである。
【0056】
図４に示す導体パターンＭＰ１、導体パターンＭＰ２、端子ＴＭ１、および端子ＴＭ２のそれぞれは、例えば同じ金属材料から成る。詳細は後述するが、本実施の形態の場合、導体パターンＭＰ１、導体パターンＭＰ２、端子ＴＭ１、および端子ＴＭ２のそれぞれは、チタンから成るチタン層、アルミニウムから成るアルミニウム層、およびチタンから成るチタン層の積層膜である。
【0057】
配線層ＷＬ４は、複数の配線層のうち、最上層に配置された配線層である。配線層ＷＬ４は、ＬＥＤ素子２０Ａのアノード電極２０ＥＡと電気的に接続された端子（導体パターン）ＴＭ１と、ＬＥＤ素子２０Ａのカソード電極２０ＥＣと電気的に接続された端子（導体パターン）ＴＭ２と、を含んでいる。
【0058】
配線層ＷＬ４は、無機材料から成る絶縁層１６に覆われている。絶縁層１６は、例えば窒化珪素、あるいは酸化珪素から成る無機絶縁層である。端子ＴＭ１および端子ＴＭ２のそれぞれは、絶縁層１６に覆われている。
【0059】
詳しくは、端子ＴＭ１は、絶縁層１６の開口部においてキャップ膜ＣＰ１に接続されている端子部分（平坦部分とも言える）と、コンタクトホールＣＨ１に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。同様に、端子ＴＭ２は、絶縁層１６の開口部においてキャップ膜ＣＰ２に接続されている端子部分と、コンタクトホールＣＨ２に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。端子ＴＭ１，ＴＭ２のそれぞれは、基板構造体ＳＵＢ１の外部端子である。
【0060】
絶縁層１６には部分的に開口部１６Ｈ１が形成されている。配線層ＷＬ４に配置されている端子ＴＭ１は、絶縁層１６に形成された開口部１６Ｈ１において、キャップ膜ＣＰ１と接続されている。同様に、配線層ＷＬ４に配置されている端子ＴＭ２は、絶縁層１６に形成された開口部１６Ｈ２において、キャップ膜ＣＰ２と接続されている。
【0061】
詳しくは、開口部１６Ｈ１の底において、キャップ膜ＣＰ１と端子ＴＭ１とは接合されている。また、開口部１６Ｈ２の底において、キャップ膜ＣＰ２と端子ＴＭ２とは接合されている。開口部１６Ｈ１の底とは、開口部１６Ｈ１のうち、絶縁層１６を貫通している部分、言い換えれば、端子ＴＭ１の一部分が絶縁層１６から露出している部分の事をいう。
【0062】
詳細は後述するが、キャップ膜ＣＰ１およびキャップ膜ＣＰ２のそれぞれは、チタンから成るチタン膜を含んでいる。チタン膜は、端子ＴＭ１または端子ＴＭ２との接合界面に配置されている。
【0063】
バンプ電極３０は、キャップ膜ＣＰ１を介して端子ＴＭ１と電気的に接続されている。バンプ電極３１は、キャップ膜ＣＰ２を介して端子ＴＭ２と電気的に接続されている。また、ＬＥＤ素子２０Ａのアノード電極２０ＥＡは、バンプ電極３０およびキャップ膜ＣＰ１を介して端子ＴＭ１と電気的に接続されている。ＬＥＤ素子２０Ａのカソード電極２０ＥＣは、バンプ電極３１およびキャップ膜ＣＰ２を介して端子ＴＭ２と電気的に接続されている。
【0064】
バンプ電極３０およびバンプ電極３１のそれぞれは、例えば錫から成る。
【0065】
＜キャップ膜およびバンプ電極について＞
図５は、図３に示す複数の端子のうちの一つを拡大して示す拡大平面図である。図６は、図５のＢ－Ｂ線に沿った拡大断面図である。図５では、図６に示すキャップ膜ＣＰ１が備えている複数の金属膜のうち、最下層に配置された金属膜ＭＦ１を実線で示している。図５では、図６に示すキャップ膜ＣＰ１が備えている複数の金属膜のうち、最上層に配置された金属膜ＭＦ４の輪郭と、バンプ電極３０の輪郭と、を二点鎖線で示している。図５では、端子ＴＭ１の輪郭を点線で示している。
図５は、図３に示す複数の端子のうちの一つを拡大して示す拡大平面図である。図６は、図５のＢ－Ｂ線に沿った拡大断面図である。図５では、図６に示すキャップ膜ＣＰ１が備えている複数の金属膜のうち、最下層に配置された金属膜ＭＦ１を実線で示している。図５では、図６に示すキャップ膜ＣＰ１が備えている複数の金属膜のうち、最上層に配置された金属膜ＭＦ４の輪郭と、バンプ電極３０の輪郭と、を二点鎖線で示している。図５では、端子ＴＭ１の輪郭を点線で示している。
【0066】
図６に示すように、端子ＴＭ１は、有機材料から成る絶縁層１５の上に順に積層された金属層ＭＬ１、金属層ＭＬ２、および金属層ＭＬ３を有している。金属層ＭＬ１は、チタンから成る。金属層ＭＬ１は、絶縁層１５上に、絶縁層１５に密着して配置されている。金属層ＭＬ２は、アルミニウムから成る。金属層ＭＬ２は、金属層ＭＬ１の上に、金属層ＭＬ３に密着して配置されている。金属層ＭＬ３は、チタンから成る。金属層ＭＬ３は、金属層ＭＬ２の上に、金属層ＭＬ２に密着して配置されている。金属層ＭＬ３は、開口部１６Ｈ１の底においてキャップ膜ＣＰ１に接合されている。
【0067】
金属層ＭＬ２は、導体パターンである端子ＴＭ１の主たる導電層である。このため金属層ＭＬ２の厚さ（例えば、５００ｎｍ）は、金属層ＭＬ１の厚さ（例えば５０ｎｍ）および金属層ＭＬ３の厚さ（例えば５０ｎｍ）よりも厚い。
【0068】
金属層ＭＬ２を構成するアルミニウムは、電気伝導度が高い点、あるいはパターン加工が容易である点、配線パターンや端子パターンを構成する材料として好適である。ただし、配線パターンの熱膨張に伴って生じるストレスに起因する配線パターンの損傷、あるいはエレクトロマイグレーションを抑制する観点から、金属層ＭＬ３に密着するようにチタン膜が配置されていることが好ましい。図６に示す例では、金属層ＭＬ２が金属層ＭＬ１と金属層ＭＬ３との間に挟まれている実施態様を示している。ただし、変形例として、金属層ＭＬ１が設けられていない場合がある。
【0069】
キャップ膜ＣＰ１は、チタンから成り、かつ、開口部１６Ｈ１の底において金属層ＭＬ３に接合されている金属膜ＭＦ１を含んでいる。図６に示す例の場合、キャップ膜ＣＰ１は、金属膜ＭＦ１上に積層された金属膜ＭＦ２、金属膜ＭＦ３および金属膜ＭＦ４のそれぞれを有している。金属膜ＭＦ２、金属膜ＭＦ３および金属膜ＭＦ４の詳細は後述する。
【0070】
金属膜ＭＦ１は、図６に示す端子ＴＭ１の金属層ＭＬ３のうち、開口部１６Ｈ１の底において絶縁層１６から露出する部分の全体を覆っているコンタクト部ＣＰｃを有している。金属膜ＭＦ１は、開口部１６Ｈ１の外側にあり、かつ、図５に示すように、平面視においてコンタクト部ＣＰｃの周囲を連続的に囲むように配置されている周縁部ＣＰｐを含んでいる。「平面視において、コンタクト部ＣＰｃの周囲を連続的に囲む」とは図５に示すように、周辺部ＣＰｐが途中で分断されていない状態であることを意味する。図６に示すように、断面視において、金属膜ＭＦ１は、コンタクト部ＣＰｃと周辺部ＣＰｐとの間に開口部１６Ｈ１の側面に沿って延びている部分を有している。このため、コンタクト部ＣＰｃと周辺部ＣＰｐとは、離間している。
【0071】
図６に示すように、金属膜ＭＦ１の周縁部ＣＰｐと、端子ＴＭ１との間には、絶縁層１６が介在する。以下、図６に対する検討例を示す図７および図８を用いて説明する。図７および図８のそれぞれは、図６に対する検討例を示す拡大断面図である。
【0072】
【0073】
図７に示す端子ＴＭ３は、チタンから成る金属層ＭＬ１と、アルミニウムから成る金属層ＭＬ２と、を有する積層膜である。積層された金属層のうち、キャップ膜ＣＰ３との接合界面には、金属層ＭＬ２が配置されている。また、図７に示すキャップ膜ＣＰ３は、銅から成る金属膜ＭＦ３と、ニッケルから成る金属膜ＭＦ４と、を有する積層膜である。積層された金属膜のうち、端子ＴＭ３との接合界面には、金属膜ＭＦ３が配置されている。すなわち、図７に示す検討例の場合、端子ＴＭ３とキャップ膜ＣＰ３との接合界面において、アルミニウムと銅が接合されている。
【0074】
表示装置ＤＳＰ２の製造工程において、端子ＴＭ３上にキャップ膜ＣＰ３を形成する工程は以下のように実施される。すなわち、端子ＴＭ３を形成した後、端子ＴＭ３を覆うように絶縁層１６を形成する。次に、端子ＴＭ３の一部分が絶縁層１６から露出するように開口部を形成する。次に、絶縁層１６の開口部から露出する金属層ＭＬ２の表面に形成された酸化アルミニウム膜を除去する。酸化アルミニウム膜を除去する方法としては、例えば、所謂ジンケート処理を用いることができる。
【0075】
次に、絶縁層１６の開口部から露出する金属層ＭＬ２の表面にキャップ膜ＣＰ３の金属膜ＭＦ３を電気メッキ法により形成する。本願発明者の検討によれば、金属膜ＭＦ３を形成するメッキ工程において、金属層ＭＬ２の一部分が銅メッキ用のメッキ液に浸食されることが判った。バンプ電極３０と端子ＴＭ３とを電気的に接続する部分の抵抗を低減させる観点からは、銅から成る金属膜ＭＦ３の厚さは厚い方がよい。
【0076】
ところが、上記の通り、金属層ＭＬ２の一部分が銅メッキ用のメッキ液に浸食されるので、金属膜ＭＦ３の厚さを厚くしようとする程、浸食が進行し、図７に示すように絶縁層１６と金属層ＭＬ２との間に空洞（ボイド）３２が発生する。表示装置ＤＳＰ２の製造工程、あるいは、完成した表示装置ＤＳＰ２に温度サイクル負荷が印加された場合、空洞３２内の気体（例えば空気）が膨張および収縮を繰り返す。このため、空洞３２の周辺の部材には、応力が印加される。この応力の程度によっては、絶縁層１６の破壊、あるいは、端子ＴＭ３とキャップ膜ＣＰ３との接続界面の剥離が生じる場合がある。つまり、表示装置ＤＳＰ２の場合、空洞３２が生じることにより、バンプ電極３０の周辺における電気的な接続信頼性が低下する懸念がある。
【0077】
【0078】
表示装置ＤＳＰ３の場合、キャップ膜ＣＰ４との接合界面には、チタンから成る金属層ＭＬ３が配置されている。このため、銅から成る金属膜ＭＦ３を形成する工程において、金属層ＭＬ２の一部分が銅メッキ用のメッキ液に浸食されることを防止できる。また、金属膜ＭＦ３の形成方法として、以下の方法を適用することができる。
【0079】
すなわち、まず、スパッタ法により絶縁層１６の表面、および開口部において絶縁層１６から露出する端子ＴＭ１の表面に銅シード層を形成する。次に銅シード層を覆うように、図示しないレジストマスクを形成した後、フォトリソグラフィによりレジストマスクに開口部を形成する。次に、レジストマスクの開口部においてレジストマスクから露出している銅シード層に、例えば電気メッキ法により銅膜を成長させる。その後、レジストマスクの開口部を利用して、銅膜上に、ニッケルから成る金属膜ＭＦ４および錫から成るバンプ電極３０を形成する。その後、レジストマスク、および銅シード層のうち、バンプ電極３０と重なっていない部分を除去することで図８に示す表示装置ＤＳＰ３のバンプ構造が得られる。
【0080】
ところが、表示装置ＤＳＰ３の場合、端子ＴＭ１とキャップ膜ＣＰ４との接合界面では、異種金属が接合されている。このため、キャップ膜ＣＰ４の金属膜ＭＦ３を形成する前にチタン酸化膜の除去、あるいは、カーボンなどの汚れを除去するための処理を十分に行う必要がある。
【0081】
チタン酸化膜の除去、あるいは、カーボンなどの汚れを除去するための処理は、例えば、以下の方法が例示できる。すなわち、被処理対象基板が配置された真空容器にプロセスガス（例えばアルゴンガス）を導入する。この状態で、被処理対象基板の処理対象部分（本検討例では、端子ＴＭ１）に電圧を印加することでグロー放電が発生し、グロー放電により発生したプラズマが処理対象部分に衝突する。この衝突のエネルギーにより、チタン酸化膜やカーボンなどを除去することができる。以下、この方法を逆スパッタ法と呼ぶ。
【0082】
逆スパッタ法は、印加する電力およびプロセスガスの圧力を調整することにより、被処理対象部分に衝突するプラズマのエネルギーを調整することができる。表示装置ＤＳＰ３は、異種金属を接合するための前処理でとして逆スパッタ法を用いるので、ある程度高いエネルギーのプラズマを衝突させる必要がある。このため、図８に拡大して示すように、絶縁層１６と金属層ＭＬ３との間に空洞（ボイド）３２が発生する場合がある。
【0083】
また、上記したように、銅シード層を利用して金属膜ＭＦ３を形成する場合、バンプ電極３０の周囲の銅シード層を除去する工程において、エッチング処理により銅シード層を除去する。この時、エッチングの程度によっては、金属膜ＭＦ３の一部分がエッチングされ、端子ＴＭ１の金属層ＭＬ３の一部が露出してしまう懸念がある。この場合、金属膜ＭＦ３と絶縁層１６との間に形成された隙間が、図７を用いて説明した空洞３２と同様に表示装置ＤＳＰ３の電気的な接続信頼性を低下させる原因となる場合がある。
【0084】
【0085】
まず、表示装置ＤＳＰ１の端子ＴＭ１は、キャップ膜ＣＰ１との接合界面には、チタンから成る金属層ＭＬ３が配置されている。このため、キャップ膜ＣＰ１を形成する工程において、銅から成る金属膜ＭＦ３を形成する工程において、電気メッキ法を利用した場合でも、金属層ＭＬ２の一部分が銅メッキ用のメッキ液に浸食されることを防止できる。
【0086】
また、キャップ膜ＣＰ１は、端子ＴＭ１との接合界面に、金属層ＭＬ３と同じチタンから成る金属膜ＭＦ１を備えている。このため、金属膜ＭＦ１を形成する工程の前に実施する前処理工程（チタン酸化膜を除去する工程）における金属層ＭＬ３のダメージを低減させることができる。
【0087】
例えば金属膜ＭＦ１の表面にチタン酸化膜が形成されている状態で金属膜ＭＦ１を形成した場合でも、接合強度を高くすることができる。また、チタン酸化膜の厚さが厚い場合には、逆スパッタ処理を行う場合がある。ただし、表示相違ＤＳＰ１の製造工程においては、チタン酸化膜を完全に除去する必要はないので、図８に示す空洞３２が形成されない程度のエネルギーで端子ＴＭ１にプラズマが衝突するように調整することができる。この結果、図７や図８に示す空洞３２の発生を防止できる。
【0088】
また、上記したように、金属膜ＭＦ１は、図６に示す端子ＴＭ１の金属層ＭＬ３のうち、開口部１６Ｈ１の底において絶縁層１６から露出する部分の全体を覆っているコンタクト部ＣＰｃを有している。金属膜ＭＦ１は、開口部１６Ｈ１の外側にあり、かつ、図５に示すように、平面視においてコンタクト部ＣＰｃの周囲を連続的に囲むように配置されている周縁部ＣＰｐを含んでいる。言い換えれば、開口部１６Ｈ１の底およびその周囲は、チタンから成る金属膜ＭＦ１に覆われている。
【0089】
このため、銅シード層を利用して金属膜ＭＦ３を形成する場合に銅シード層を除去する工程で銅膜が多く除去された場合でも、絶縁層１６と金属膜ＭＦ１との間には隙間が生じない。
【0090】
このように、本実施の形態の表示装置ＤＳＰ１は、図７および図８に示す空洞３２（あるいは上記した隙間）の発生に起因する接続信頼性の低下を防止することができる点で図７に示す表示装置ＤＳＰ２や図８に示す表示装置ＤＳＰ３よりも優れている。
【0091】
また、図６に示す例では、キャップ膜ＣＰ１の金属膜ＭＦ１の厚さＴＦ１は、端子ＴＭ１の金属層ＭＬ３の厚さＴＬ３よりも厚い。金属膜ＭＦ１の損傷を抑制する観点からは、キャップ膜ＣＰ１の最下層に配置される金属膜ＭＦ１の厚さを厚くすることが好ましい。
【0092】
キャップ膜ＣＰ１は、金属膜ＭＦ１の上に積層されている金属膜ＭＦ２を有している。金属膜ＭＦ２は、アルミニウムから成る。図示は省略するが、図６に示す例に対する変形例として、金属膜ＭＦ１のみをキャップ膜ＣＰ１として、金属膜ＭＦ１上にバンプ電極３０を形成する場合がある。あるいは、変形例として後述するように、金属膜ＭＦ１上に密着するように銅から成る金属膜ＭＦ３を積層する場合がある。
【0093】
図６に示す例のように、銅から成る金属膜ＭＦ３とチタンから成る金属膜ＭＦ１との間に、アルミニウムから成る金属膜ＭＦ２が介在することにより、金属膜ＭＦ２上に直接的に電気メッキ法により金属膜ＭＦ３を形成することができる。また、金属膜ＭＦ２は、金属膜ＭＦ１を構成するチタンよりも電気伝導度が高い金属から成る。このため、金属膜ＭＦ１のみをキャップ膜ＣＰ１とする場合と比較してバンプ電極３０と端子ＴＭ１とを電気的に接続する経路のインピーダンスを低減できる。
【0094】
キャップ膜ＣＰ１の金属膜ＭＦ１の厚さＴＦ１は、キャップ膜ＣＰ１の金属膜ＭＦ２の厚さＴＦ２よりも薄い。上記したように、バンプ電極３０と端子ＴＭ１とを電気的に接続する経路のインピーダンスを低減させる観点からは、金属膜ＭＦ１の厚さＴＦ１よりも金属膜ＭＦ２の厚さＴＦ２が厚くなっていることが好ましい。
【0095】
また、図６に示す例の場合、キャップ膜ＣＰ１は、金属膜ＭＦ２の上に積層されている金属膜ＭＦ３を有している。金属膜ＭＦ３は、銅から成り、かつ、金属膜ＭＦ１および金属膜ＭＦ２の全体を覆っている。銅はアルミニウムよりも電気伝導度が高い。このため、バンプ電極３０と端子ＴＭ１との間に銅から成る金属膜ＭＦ３を介在させることにより、バンプ電極３０と端子ＴＭ１とを電気的に接続する経路のインピーダンスをさらに低減させることができる。
【0096】
また、図６に示す例の場合、キャップ膜ＣＰ１は、金属膜ＭＦ３の上に積層されている金属膜ＭＦ４をさらに有している。金属膜ＭＦ１の一部分は金属膜ＭＦ２から露出している。金属膜ＭＦ４は、ニッケルから成り、かつ、金属膜ＭＦ３の全体を覆っている。
【0097】
キャップ膜ＣＰ１の最上層にニッケルから成る金属膜ＭＦ４が形成されていることにより、錫から成るバンプ電極３０とキャップ膜ＣＰ１との接合強度を向上させることができる。
【0098】
また、図４に示す端子ＴＭ２に関しては、図９に示すように、端子ＴＭ２がコンタクトホールＣＨ２と重なる位置に形成されている点を除き、図６に示す端子ＴＭ１と同様である。図９は、図４に示す二つの端子のうち、図６とは別の端子を拡大して示す拡大断面図である。
【0099】
図９に示すように、端子ＴＭ２の一部は、配線層ＷＬ３に配置されている導体パターンＭＰ２に接続されている。詳しくは、絶縁層１５に形成されたコンタクトホールＣＨ２の底において、端子ＴＭ２は導体パターンＭＰ２に接合されている。
【0100】
端子ＴＭ２および導体パターンＭＰ２のそれぞれは、有機材料から成る絶縁層１５の上に順に積層された金属層ＭＬ１、金属層ＭＬ２、および金属層ＭＬ３を有している。金属層ＭＬ１は、チタンから成る。端子ＴＭ２の金属層ＭＬ１は、絶縁層１５上に、絶縁層１５に密着して配置されている。金属層ＭＬ２は、アルミニウムから成る。金属層ＭＬ２は、金属層ＭＬ１の上に、金属層ＭＬ３に密着して配置されている。金属層ＭＬ３は、チタンから成る。金属層ＭＬ３は、金属層ＭＬ２の上に、金属層ＭＬ２に密着して配置されている。端子ＴＭ２の金属層ＭＬ３は、開口部１６Ｈ２の底においてキャップ膜ＣＰ２に接合されている。端子ＴＭ２の金属層ＭＬ１は、コンタクトホールＣＨ２の底において、導体パターンＭＰ２の金属層ＭＬ３に接合されている。
【0101】
端子ＴＭ２が備えている金属層ＭＬ１、金属層ＭＬ２、および金属層ＭＬ３は、図６を用いて説明した端子ＴＭ１が備えている金属層ＭＬ１、金属層ＭＬ２、および金属層ＭＬ３とそれぞれ同様なので重複する説明は省略する。
【0102】
キャップ膜ＣＰ２は、チタンから成り、かつ、開口部１６Ｈ２の底において金属層ＭＬ３に接合されている金属膜ＭＦ１を含んでいる。図９に示す例の場合、キャップ膜ＣＰ２は、金属膜ＭＦ１上に積層された金属膜ＭＦ２、金属膜ＭＦ３および金属膜ＭＦ４のそれぞれを有している。キャップ膜ＣＰ２が備えている金属膜ＭＦ１、金属膜ＭＦ２、金属膜ＭＦ３および金属膜ＭＦ４は、図６を用いて説明した金属膜ＭＦ１、金属膜ＭＦ２、金属膜ＭＦ３および金属膜ＭＦ４とそれぞれ同様なので重複する説明は省略する。
【0103】
ただし、キャップ膜ＣＰ２の場合、金属膜ＭＦ１の一部分（および金属膜ＭＦ２の一部分）がコンタクトホールＣＨ２内に埋め込まれている点で、図６に示すキャップ膜ＣＰ１と相違する。
【0104】
＜電子装置の製造方法＞
次に、本実施の形態の電子装置の製造方法として、図４に示す表示装置の製造方法について説明する。図１０は、電子装置の一実施態様である表示装置の製造方法の工程フローの一例を示す説明図である。図１０に示すように、本実施の形態の電子装置の製造方法は、基板構造体準備工程と、バンプ電極形成工程と、電子部品実装工程と、を有している。なお、電子部品を実装する前の基板構造体を半製品として出荷する場合には、電子部品実装工程は省略することができる。
次に、本実施の形態の電子装置の製造方法として、図４に示す表示装置の製造方法について説明する。図１０は、電子装置の一実施態様である表示装置の製造方法の工程フローの一例を示す説明図である。図１０に示すように、本実施の形態の電子装置の製造方法は、基板構造体準備工程と、バンプ電極形成工程と、電子部品実装工程と、を有している。なお、電子部品を実装する前の基板構造体を半製品として出荷する場合には、電子部品実装工程は省略することができる。
【0105】
基板構造体準備工程では、図４に示すバンプ電極３０およびバンプ電極３１が形成される前の状態の基板構造体ＳＵＢ１を準備する。図１０に示すように、基板構造体準備工程は、端子形成工程と、絶縁層形成工程と、開口部形成工程と、キャップ膜形成工程と、を含んでいる。
【0106】
なお、図１０では図示を省略したが、基板構造体準備工程は、端子形成工程の前に実施される以下の工程を含んでいる。すなわち、基板構造体準備工程では、まず、ガラスまたは樹脂から成る基板１０を準備する（基板準備工程）。基板構造体準備工程は、図２または図４に示す部材が基板１０の上に積層される配線層積層工程を含んでいる。配線層積層工程では、基板１０の面１０ｆ上に絶縁層１１、配線層ＷＬ１、絶縁層１２、半導体素子（例えば図４に示す駆動トランジスタＤＲＴ）、絶縁層１３、配線層ＷＬ２、絶縁層１４、配線層ＷＬ３、および絶縁層１５のそれぞれが順に積層される。絶縁層１５には、コンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成される。
【0107】
＜端子形成工程＞
図１０に示す例では、端子形成工程は、第１金属層形成工程、第２金属層形成工程、および第３金属層形成工程を含んでいる。
図１０に示す例では、端子形成工程は、第１金属層形成工程、第２金属層形成工程、および第３金属層形成工程を含んでいる。
【0108】
第１金属層形成工程では、図６に示す端子ＴＭ１の最下層、または図９に示す端子ＴＭ２の最下層に位置する金属層ＭＬ１が形成される。金属層ＭＬ１は、既に説明した通り、チタンから成る金属層であり、それぞれ絶縁層１５に密着するように形成される。
【0109】
なお、図４に示すコンタクトホールＣＨ１およびコンタクトホールＣＨ２のそれぞれの底では、金属層ＭＬ１（図９参照）が配線層ＷＬ３に形成されている導体パターン（図４に示す導体パターンＭＰ１または導体パターンＭＰ２）に接合される。コンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成された後、配線層ＷＬ３の最表面（最上層）に酸化膜が形成されている場合、この酸化膜を除去するための処理（例えば逆スパッタによる酸化膜除去）を行う場合がある。
【0110】
配線層ＷＬ３に形成されている導体パターンＭＰ１および導体パターンＭＰ２のそれぞれは、図９に示すように、最表面（最上層）にチタンから成る金属層ＭＬ３が形成されている。このため、図４に示す導体パターンＭＰ１と端子ＴＭ１との接合界面、および導体パターンＭＰ２と端子ＴＭ２との接合界面では、それぞれチタン膜が接合される。このため、チタン酸化膜を完全に除去する必要はない。したがって、仮に逆スパッタ法による酸化膜除去を行う場合でも、既に説明した空洞３２（図３２参照）が形成されない程度のエネルギーで配線層ＷＬ３にプラズマが衝突するように調整することができる。
【0111】
次に、第２金属層形成工程では、図６に示す端子ＴＭ１、または図９に示す端子ＴＭ２を構成する金属層ＭＬ２が形成される。金属層ＭＬ２は、既に説明した通り、アルミニウムから成る金属層であり、金属層ＭＬ１に密着するように形成される。なお、本実施の形態に対する変形例として、金属層ＭＬ１を形成しない場合には、図１０に示す第１金属層形成工程は省略される。この場合、アルミニウムから成る金属層ＭＬ２は、絶縁層１５に密着するように形成される。
【0112】
次に、第３金属層形成工程では、図６に示す端子ＴＭ１、または図９に示す端子ＴＭ２を構成する金属層ＭＬ３が形成される。金属層ＭＬ３は、既に説明した通り、チタンから成る金属層であり、金属層ＭＬ２に密着するように形成される。
【0113】
【0114】
絶縁層形成工程では、絶縁層１６は、端子ＴＭ１および端子ＴＭ２のそれぞれを覆うように形成される。絶縁層１６は、上記したように窒化珪素などの無機絶縁膜である。このため、絶縁層１６の凹凸に対する平坦化特性は、有機絶縁膜である絶縁層１５と比較して低い。この結果、絶縁層１６は、絶縁層１５上に形成されている配線層ＷＬ４の凹凸に倣った凹凸を備えた上面を持つ。
【0115】
【0116】
開口部形成工程では、開口部１６Ｈ１を形成することにより、端子ＴＭ１の一部分を絶縁層１６から露出させる。また、開口部形成工程では、開口部１６Ｈ２を形成することにより、端子ＴＭ２の一部分を絶縁層１６から露出させる。
【0117】
開口部１６Ｈ１および開口部１６Ｈ２の形成方法は、例えば以下の方法である。まず、図示しないレジストマスクを形成した後、フォトリソグラフィを利用して、レジストマスクのうち、開口部１６Ｈ１および開口部１６Ｈ２の形成予定領域と重なる位置に開口部を形成する。次に、レジストマスクの開口部においてレジストマスクから露出している絶縁層１６をエッチングにより除去する。これにより、開口部１６Ｈ１および開口部１６Ｈ２が形成される。その後、レジストマスクを除去することで図１２に示す絶縁層１６が得られる。
【0118】
＜キャップ膜形成工程＞
次に、図１０に示すキャップ膜形成工程では、図４～図９の各図を用いて説明したキャップ膜ＣＰ１（図６参照）およびキャップ膜ＣＰ２（図９参照）を形成する。以下では、端子ＴＭ１に接続されるキャップ膜ＣＰ１を形成する方法を代表例として説明する。ただし、以下の説明と同様の方法で図９に示す端子ＴＭ２に接続されるキャップ膜ＣＰ２を形成することができる。以下の各工程の説明において、「端子ＴＭ１」を「端子ＴＭ２」に置き換え、「キャップ膜ＣＰ１」を「キャップ膜ＣＰ２」に置き換え、「開口部１６Ｈ１」を「開口部１６Ｈ２」に置き換えて適用することができる。なお、キャップ膜ＣＰ１とキャップ膜ＣＰ２とは同様の工程により形成されるので、一括して形成することができる。
次に、図１０に示すキャップ膜形成工程では、図４～図９の各図を用いて説明したキャップ膜ＣＰ１（図６参照）およびキャップ膜ＣＰ２（図９参照）を形成する。以下では、端子ＴＭ１に接続されるキャップ膜ＣＰ１を形成する方法を代表例として説明する。ただし、以下の説明と同様の方法で図９に示す端子ＴＭ２に接続されるキャップ膜ＣＰ２を形成することができる。以下の各工程の説明において、「端子ＴＭ１」を「端子ＴＭ２」に置き換え、「キャップ膜ＣＰ１」を「キャップ膜ＣＰ２」に置き換え、「開口部１６Ｈ１」を「開口部１６Ｈ２」に置き換えて適用することができる。なお、キャップ膜ＣＰ１とキャップ膜ＣＰ２とは同様の工程により形成されるので、一括して形成することができる。
【0119】
図１０に示す例では、キャップ膜形成工程は、第１金属膜形成工程、第２金属膜形成工程、第３金属膜形成工程、および第４金属膜形成工程を含んでいる。
【0120】
第１金属膜形成工程では、図１３に示すように、開口部１６Ｈ１の底において端子ＴＭ１の金属層ＭＬ３と接合されるように、チタンから成る金属膜ＭＦ１が形成される。図１３は、図１０に示す第１金属膜形成工程を示す拡大断面図である。
【0121】
図１３に示す例では、まず、絶縁層１６を覆うようにレジスト膜４０を形成した後、金属膜ＭＦ１を形成する予定領域において、レジスト膜４０に開口部を形成する。金属膜ＭＦ１を形成する予定領域は、開口部１６Ｈ１の全体およびその周辺領域を含んでいる。
【0122】
次に、レジスト膜４０をマスクとして、金属膜ＭＦ１を選択的に形成する。金属膜ＭＦ１を形成する方法として、スパッタ法を例示できる。スパッタ法で金属膜ＭＦ１を形成する場合、レジスト膜４０上にも金属膜ＭＦ１が形成されるが、レジスト膜４０上に形成された金属膜ＭＦ１は、レジスト膜４０と一緒に除去可能である。
【0123】
既に説明したように、端子ＴＭ１と金属膜ＭＦ１との接合界面では、チタン膜が接合される。このため、接合界面において、チタン酸化膜を完全に除去しない場合もある。したがって、仮に逆スパッタ法による酸化膜除去を行う場合でも、既に説明した空洞３２（図３２参照）が形成されない程度のエネルギーで端子ＴＭ１にプラズマが衝突するように調整することができる。
【0124】
金属膜ＭＦ１は、端子ＴＭ１の金属層ＭＬ３のうち、開口部１６Ｈ１の底において絶縁層１６から露出する部分の全体を覆っているコンタクト部ＣＰｃを有している。金属膜ＭＦ１は、開口部１６Ｈ１の外側にある周縁部ＣＰｐを含んでいる。図５を用いて説明したように、周縁部ＣＰｐは、平面視においてコンタクト部ＣＰｃの周囲を連続的に囲むように形成される。
【0125】
図１３に示すように、本工程では、金属膜ＭＦ１の厚さＴＦ１が、金属層ＭＬ３の厚さＴＬ３よりも厚くなるように形成されることが好ましい。
【0126】
図１０に示す第２金属膜形成工程では、図１４に示すように、金属膜ＭＦ１上に金属膜ＭＦ１と密着するようにアルミニウムから成る金属膜ＭＦ２が形成される。図１４は、図１０に示す第２金属層形成工程を示す拡大断面図である。
【0127】
図１４に示す例では、レジスト膜４０の開口部内に金属膜ＭＦ１が形成された状態で金属膜ＭＦ２を積層する。金属膜ＭＦ２を形成する方法として、スパッタ法を例示できる。スパッタ法で金属膜ＭＦ２を形成する場合、レジスト膜４０上にも金属膜ＭＦ２が形成されるが、レジスト膜４０上に形成された金属膜ＭＦ２は、レジスト膜４０と一緒に除去可能である。
【0128】
また、本工程は、レジスト膜４０を残した状態で実施される。このため、金属膜ＭＦ１のうち、レジスト膜４０に密着している側面は、金属膜ＭＦ２から露出している。
【0129】
後述する第３金属膜形成工程では、銅メッキ液に金属膜ＭＦ２が浸食されて金属膜ＭＦ２の膜厚が薄くなるこのため、金属膜ＭＦ２は予め厚く形成されていることが好ましい。図１４に示す例では、金属膜ＭＦ２の厚さＴＦ２は、金属膜ＭＦ１の厚さＴＦ１よりも厚い。
【0130】
図１０に示す第２金属膜形成工程の後、かつ、第３金属膜形成工程の前に、図１４に示すレジスト膜４０を除去する工程、および図１４に示す金属膜ＭＦ２に形成された酸化膜を除去する工程が含まれる。レジスト膜４０を除去する方法には、例えばエッチング処理を用いることができる。金属膜ＭＦ２の酸化膜を除去する工程では、ジンケート処理を用いることができる。
【0131】
図１０に示す第３金属膜形成工程では、図１５に示すように、金属膜ＭＦ２上に金属膜ＭＦ２と密着するように銅から成る金属膜ＭＦ３が形成される。図１５は、図１０に示す第３金属層形成工程を示す拡大断面図である。
【0132】
金属膜ＭＦ３は、電気メッキ法により形成される。電気メッキ法では、被メッキ部材に通電した状態で被メッキ部材とメッキ液とを接触させることにより、被メッキ部材の表面に選択的に金属膜を成膜する。この時、アルミニウムから成る金属膜ＭＦ２が銅のメッキ液に浸食され、金属膜ＭＦ２の厚さＴＦ２が薄くなる。
【0133】
本実施の形態の場合、絶縁層１６の開口部１６Ｈ１の全体が金属膜ＭＦ１に覆われている。このため、第３金属膜形成工程において、金属膜ＭＦ２の一部または全部がメッキ液に浸食された場合でも、メッキ液と端子ＴＭ１とが接触することを防止できる。
【0134】
また、図１４を用いて説明したように、金属膜ＭＦ２の厚さＴＦ２を予め厚くしておくことにより、金属膜ＭＦ２の全部がメッキ液に浸食されることを防止できる。
【0135】
本実施の形態の場合、電気メッキ法により銅から成る金属膜ＭＦ３を形成する工程において、メッキ液による金属膜ＭＦ２の消失に対する対策が施されている。このため、銅から成る金属膜ＭＦ３を厚く形成することができる。この結果、図６に示すバンプ電極３０と端子ＴＭ３とを電気的に接続する部分の抵抗を低減させることができる。
【0136】
図１５に示すように、本工程は、レジスト膜４０（図１４参照）が除去された状態で実施される。また、電気メッキ法により形成される金属膜は、メッキ液と接している金属膜の表面に等方的に成長する。このため、金属膜ＭＦ３は、金属膜ＭＦ１および金属膜ＭＦ２の全体を覆うように形成される。
【0137】
図１０に示す第４金属膜形成工程では、図１６に示すように、金属膜ＭＦ３上に金属膜ＭＦ３と密着するようにニッケルから成る金属膜ＭＦ４が形成される。図１６は、図１０に示す第４金属層形成工程を示す拡大断面図である。
【0138】
金属膜ＭＦ４は、電気メッキ法により形成される。このため、金属膜ＭＦ４は、金属膜ＭＦ３の全体を覆うように形成される。銅から成る金属膜ＭＦ３の全体を覆うように、ニッケルから成る金属膜ＭＦ４が形成されることにより、キャップ膜ＣＰ１とバンプ電極３０（図５参照）の接合強度を向上させることができる。
【0139】
以上の各工程により、キャップ膜ＣＰ１が得られる。
【0140】
＜バンプ電極形成工程＞
次に、図１０に示すバンプ電極形成工程では、図４～図９の各図を用いて説明したバンプ電極３０およびバンプ電極３１（図９参照）を形成する。以下では、図６に示すキャップ膜ＣＰ１に接続されるバンプ電極３０を形成する方法を代表例として説明する。ただし、以下の説明と同様の方法で図９に示すキャップ膜ＣＰ２に接続されるバンプ電極３１を形成することができる。以下の各工程の説明において、「端子ＴＭ１」を「端子ＴＭ２」に置き換え、「キャップ膜ＣＰ１」を「キャップ膜ＣＰ２」に置き換え、「開口部１６Ｈ１」を「開口部１６Ｈ２」に置き換え、「バンプ電極３０」を「バンプ電極３１」に置き換えて適用することができる。なお、バンプ電極３０とバンプ電極３１とは同様の工程により形成されるので、一括して形成することができる。
次に、図１０に示すバンプ電極形成工程では、図４～図９の各図を用いて説明したバンプ電極３０およびバンプ電極３１（図９参照）を形成する。以下では、図６に示すキャップ膜ＣＰ１に接続されるバンプ電極３０を形成する方法を代表例として説明する。ただし、以下の説明と同様の方法で図９に示すキャップ膜ＣＰ２に接続されるバンプ電極３１を形成することができる。以下の各工程の説明において、「端子ＴＭ１」を「端子ＴＭ２」に置き換え、「キャップ膜ＣＰ１」を「キャップ膜ＣＰ２」に置き換え、「開口部１６Ｈ１」を「開口部１６Ｈ２」に置き換え、「バンプ電極３０」を「バンプ電極３１」に置き換えて適用することができる。なお、バンプ電極３０とバンプ電極３１とは同様の工程により形成されるので、一括して形成することができる。
【0141】
バンプ電極形成工程では、図６に示すように、キャップ膜ＣＰ１の上にバンプ電極３０を形成する。本実施の形態では、端子ＴＭ１に通電した状態で、電気メッキ法によりバンプ電極３０が形成される。バンプ電極３０は例えば錫（半田）から成る。電気メッキ法によりバンプ電極３０を形成する場合、キャップ膜ＣＰ１のうち、メッキ液と接触している部分に選択的にバンプ電極３０を形成することができる。このため、大型のステッパ等の大規模な露光装置を新たに準備する必要がない。
【0142】
本工程により、絶縁層１６の開口部１６Ｈ１を覆うようにバンプ電極３０を形成することができる。バンプ電極３０と端子ＴＭ１との間には、キャップ膜ＣＰ１が介在している。
【0143】
電子部品を搭載する前の基板構造体ＳＵＢ１（図４参照）を半製品として出荷する場合がある。この場合、図１０に示す電子部品搭載工程は省略され、図６に示す基板構造体ＳＵＢ１に対して必要な検査や梱包を行った後、出荷準備に入る。すなわち、図１０のバンプ電極形成工程により、電子装置としての基板構造体ＳＵＢ１が得られる。
【0144】
次に、図１０に示す電子部品搭載工程では、バンプ電極形成工程の後、図４に示すようにバンプ電極３０およびバンプ電極３１のそれぞれと電子部品（図４の例ではＬＥＤ素子２０）とを電気的に接続する。本工程では、例えばレーザを照射することによりバンプ電極３０およびバンプ電極３１を軟化させる。これにより、バンプ電極３０は、ＬＥＤ素子２０のアノード電極２０ＥＡに接続され、バンプ電極３１はＬＥＤ素子のカソード電極２０ＥＣに接続される。なお、本工程の前に、図４に示すＬＥＤ素子２０のアノード電極２０ＥＡおよびカソード電極２０ＥＣのそれぞれに、予め半田膜が形成されている場合もある。この場合、半田から成るバンプ電極３０およびバンプ電極３１と電極に形成された半田膜とを容易に一体化させることができる。
【0145】
【0146】
【0147】
まず、表示装置ＤＳＰ４が有するキャップ膜ＣＰ１およびキャップ膜ＣＰ２のそれぞれは、チタンから成る金属膜ＭＦ１と、銅から成る金属膜ＭＦ２と、ニッケルから成る金属膜ＭＦ３との３層構造である。
【0148】
また、表示装置ＤＳＰ４が有するキャップ膜ＣＰ１およびキャップ膜ＣＰ２のそれぞれは、一部分（詳しくは側面）がバンプ電極３０またはバンプ電極３１から露出している。
【0149】
【0150】
図１７および図１８に示す表示装置ＤＳＰ４の製造方法は、以下の点で図１０から図１６を用いて説明した表示装置ＤＳＰ１（図４参照）の製造方法と相違する。図１９は、図１０に対する変形例である表示装置の製造方法の工程フローの一例を示す説明図である。なお、図１９に示す端子形成工程は、図１０を用いて説明した端子形成工程と同様なので、図１０に記載されている第１金属層形成工程、第２金属層形成工程、およい第３金属層形成工程のそれぞれは図示を省略している。図１９に示す製造方法は、図１０を用いて説明した製造方法と、キャップ膜形成工程が相違する。また、図１９に示す製造方法は、バンプ電極形成工程の後、かつ、電子部品実装工程の前に、レジスト膜除去工程およびシード層除去工程がある点で図１０を用いて説明した製造方法と相違する。
【0151】
以下、図１０と異なる工程について説明する。以下では、図１７に示す端子ＴＭ１に接続されるキャップ膜ＣＰ１を形成する方法、およびキャップ膜ＣＰ１に接続されるバンプ電極３０を形成する方法を代表例として説明する。ただし、以下の説明と同様の方法で図１８に示す端子ＴＭ２に接続されるキャップ膜ＣＰ２を形成することができる。以下の各工程の説明において、「端子ＴＭ１」を「端子ＴＭ２」に置き換え、「キャップ膜ＣＰ１」を「キャップ膜ＣＰ２」に置き換え、「開口部１６Ｈ１」を「開口部１６Ｈ２」置き換え、「バンプ電極３０」を「バンプ電極３１」に置き換えて適用することができる。
【0152】
図１９に示すキャップ膜形成工程は、第１金属膜形成工程、シード層形成工程、レジスト膜形成工程、第２金属膜形成工程、および第３金属膜形成工程を含んでいる。
【0153】
第１金属膜形成工程は、図１３を用いて説明した例と同様に、開口部１６Ｈ１の底において端子ＴＭ１の金属層ＭＬ３と接合されるように、チタンから成る金属膜ＭＦ１が形成される。なお、本変形例の場合、第１金属膜形成工程の後、かつ、シード層形成工程の前に、図１３に示すレジスト膜４０は除去される。
【0154】
図１９に示すシード層形成工程では、図２０に示すように、金属膜ＭＦ１の上および絶縁層１６の上に金属膜ＭＦ１および絶縁層１６と密着するように銅から成るシード層（銅シード層）ＭＳ１が形成される。図２０は、図１９に示すシード層形成工程を示す拡大断面図である。
【0155】
図２０に示すように、シード層形成工程は、図１３に示すレジスト膜４０が除去された状態で実施される。また、シード層ＭＳ１は、銅からなる金属薄膜であり、スパッタ法により形成される。このため、図２０に示すように、本工程では、シード層ＭＳ１は、絶縁層１６および金属膜ＭＦ１の全体を覆うように形成される。
【0156】
ところで、本変形例の場合、チタンから成る金属膜ＭＦ１と銅から成るシード層ＭＳ１とを密着させる。このため、金属膜ＭＦ１の表面に形成されたチタン酸化膜を除去する工程、あるいはカーボンなどの汚れを除去するための工程として、上記した逆スパッタ法による処理を行うことが好ましい。逆スパッタ法は、上記した通り、プラズマを処理対象部分に衝突させる処理である。
【0157】
本変形例の場合、端子ＴＭ１のうち、開口部１６Ｈ１において絶縁層１６から露出している部分（コンタクト部ＣＰｃ）は、全体が金属膜ＭＦ１に覆われている。このため、逆スパッタ法により、強いエネルギーが金属膜ＭＦ１に印加された場合でも、図８を用いて説明した空洞３２が形成されることを防止できる。金属膜ＭＦ１が逆スパッタ法により焼失することを防ぐ観点からは、図１７に示すように、金属膜ＭＦ１の厚さＴＦ１が、端子ＴＭ１の金属層ＭＬ３の厚さＴＬ３よりも厚いことが好ましい。
【0158】
図１９に示すレジスト膜形成工程では、図２１に示すように、シード層ＭＳ１を覆うようにレジスト膜４１を形成した後、レジスト膜４１に開口部を形成する。図２１は、図１９に示すレジスト膜形成工程を示す拡大断面図である。シード層ＭＳ１のうち、金属膜ＭＦ１と重なる位置に配置されている部分の少なくとも一部は、レジスト膜４１から露出する。
【0159】
図１９に示す第２金属膜形成工程では、図２２に示すように、シード層ＭＳ１上にシード層ＭＳ１と密着するように銅から成る金属膜ＭＦ２が形成される。図２２は、図１９に示す第２金属層形成工程を示す拡大断面図である。
【0160】
本工程では、金属膜ＭＦ２は、例えば電気メッキ法により形成される。電気メッキ法の場合、スパッタ法と比較して、金属膜の膜厚を厚くすることが可能である。このため、図１７に示すように、金属膜ＭＦ２の厚さＴＦ２は、金属膜，ＭＦ１の厚さＭＦ１よりも厚い。
【0161】
また、本工程は、図２２に示すように、絶縁層１６上にレジスト膜４１が形成された状態で実施される。したがって、金属膜ＭＦ２は、シード層ＭＳ１の表面のうち、レジスト膜４１の開口部内においてレジスト膜４１から露出している部分の上に選択的に形成される。また、図１７に示すように、金属膜ＭＦ１の一部分は、金属膜ＭＦ２から露出している。
【0162】
図１９に示す第３金属膜形成工程では、図２３に示すように、金属膜ＭＦ２上に金属膜ＭＦ２と密着するようにニッケルから成る金属膜ＭＦ３が形成される。図２３は、図１９に示す第３金属層形成工程を示す拡大断面図である。
【0163】
本工程では、金属膜ＭＦ３は、例えば電気メッキ法により形成される。本工程は、第２金属膜形成工程と同様に、絶縁層１６上にレジスト膜４１が形成された状態で実施される。このため、図１７に示すように、金属膜ＭＦ１の一部分は、金属膜ＭＦ３から露出している。
【0164】
次に、図１９に示すバンプ電極形成工程では、図２４に示すように、キャップ膜ＣＰ１の上にバンプ電極３０を形成する。図２４は、図１９に示すバンプ電極形成工程を示す拡大断面図である。本変形例では、端子ＴＭ１に通電した状態で、電気メッキ法によりバンプ電極３０が形成される。バンプ電極３０は例えば錫（半田）から成る。
【0165】
本工程は、上記した第２金属膜形成工程および第３金属膜形成工程と同様に、絶縁層１６上にレジスト膜４１が形成された状態で実施される。このため、図１７に示すように、金属膜ＭＦ１および金属膜ＭＦ２のそれぞれの一部分は、バンプ電極３０から露出している。
【0166】
次に、図１９に示すレジスト膜除去工程では、図２５に示すように、レジスト膜４１（図２４参照）を除去する。図２５は、図１９に示すレジスト膜除去工程を示す拡大断面図である。レジスト膜４１の除去方法は、例えばエッチングにより行う。
【0167】
次に、図１９に示すシード層除去工程では、図２６に示すように、シード層ＭＳ１の一部分を除去する。図２６は、図１９に示すシード層除去工程を示す拡大断面図である。シード層ＭＳ１は、エッチングにより除去される。なお、シード層除去工程で用いるエッチング液は、銅に対するエッチングレートがチタンに対するエッチングレートよりも高いものを選択することが好ましい。
【0168】
この場合、金属膜ＭＦ２の一部がシード層ＭＳ１と一緒にエッチングされる。ただし、金属膜ＭＦ２の厚さは、シード層ＭＳ１の厚さと比較して十分に厚くすることができるので、本工程において金属膜ＭＦ２の全体が除去されることを防止できる。
【0169】
また、絶縁層１６の開口部１６Ｈ１（図２０参照）には、チタンから成る金属膜ＭＦ１が密着している。このため、開口部内へのエッチング液の侵入により、開口部内に空洞が形成されることを防止できる。
【0170】
なお、シード層ＭＳ１のうち、金属膜ＭＦ２と金属膜ＭＦ１との間に介在する部分は残留する。ただし、シード層ＭＳ１と金属膜ＭＦ２は、同じ銅からなる金属膜でありその境界も明確ではない場合がある。したがって、シード層ＭＳ１のうち、本工程において除去されなかった残部は、図２６に示すように金属膜ＭＦ２の一部分と見なすことができる。
【0171】
以上、実施の形態および代表的な変形例について説明したが、上記した技術は、例示した変形例以外の種々の変形例に適用可能である。例えば、上記した変形例同士を組み合わせてもよい。
【0172】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【産業上の利用可能性】
【0173】
本発明は、表示装置等の電子装置に利用可能である。
【符号の説明】
【0174】
５ 制御回路
６ 駆動回路
１０ 基板
１０ｂ，１０ｆ 面
１１，１２，１３，１４，１５，１６ 絶縁層
１６Ｈ１，１６Ｈ２ 開口部
２０，２０Ａ，２０Ｂ，２０Ｃ ＬＥＤ素子（発光素子，電子部品）
２０ｂ，２０ｆ 面
２０ＥＡ アノード電極
２０ＥＣ カソード電極
３０，３１ バンプ電極
３２ 空洞（ボイド）
４０，４１ レジスト膜
５０ 半導体層
ＢＣＴ 出力トランジスタ（スイッチング素子）
Ｃａｄ 補助容量
ＣＨ１，ＣＨ２，ＣＨ３ コンタクトホール
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ キャップ膜
ＣＰｃ コンタクト部
ＣＰｐ 周縁部
Ｃｓ 保持容量
ＤＡ 表示領域
ＤＲＴ 駆動トランジスタ（スイッチング素子）
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬＢ，ＧＬＲ，ＧＬＳ 走査信号線
Ｇｒｓ，Ｇｓｂ，Ｇｓｓ 制御信号
ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４ 金属膜
ＭＬ１，ＭＬ２，ＭＬ３ 金属層
ＭＰ１，ＭＰ２ 導体パターン
ＭＳ１ シード層（銅シード層）
ＭＷ１ 配線パターン
ＰＣ 画素回路
ＰＦＡ 周辺領域
ＰＩＸＡ，ＰＩＸＢ，ＰＩＸＣ 画素
ＰＬ１，ＰＬ２ 電源線
Ｐｖｄｄ 高電位
Ｐｖｓｓ 低電位
ＲＳＬ リセット配線
ＲＳＴ リセットトランジスタ（スイッチング素子）
ＳＳＴ 画素選択トランジスタ（スイッチング素子）
ＳＵＢ１ 基板構造体
ＳＷ スイッチング素子
ＴＭ１，ＴＭ２，ＴＭ３ 端子（導体パターン）
ＶＬ 映像信号線
Ｖｒｓ リセット信号
Ｖｓｇ 映像信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線層
６ 駆動回路
１０ 基板
１０ｂ，１０ｆ 面
１１，１２，１３，１４，１５，１６ 絶縁層
１６Ｈ１，１６Ｈ２ 開口部
２０，２０Ａ，２０Ｂ，２０Ｃ ＬＥＤ素子（発光素子，電子部品）
２０ｂ，２０ｆ 面
２０ＥＡ アノード電極
２０ＥＣ カソード電極
３０，３１ バンプ電極
３２ 空洞（ボイド）
４０，４１ レジスト膜
５０ 半導体層
ＢＣＴ 出力トランジスタ（スイッチング素子）
Ｃａｄ 補助容量
ＣＨ１，ＣＨ２，ＣＨ３ コンタクトホール
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ キャップ膜
ＣＰｃ コンタクト部
ＣＰｐ 周縁部
Ｃｓ 保持容量
ＤＡ 表示領域
ＤＲＴ 駆動トランジスタ（スイッチング素子）
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬＢ，ＧＬＲ，ＧＬＳ 走査信号線
Ｇｒｓ，Ｇｓｂ，Ｇｓｓ 制御信号
ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４ 金属膜
ＭＬ１，ＭＬ２，ＭＬ３ 金属層
ＭＰ１，ＭＰ２ 導体パターン
ＭＳ１ シード層（銅シード層）
ＭＷ１ 配線パターン
ＰＣ 画素回路
ＰＦＡ 周辺領域
ＰＩＸＡ，ＰＩＸＢ，ＰＩＸＣ 画素
ＰＬ１，ＰＬ２ 電源線
Ｐｖｄｄ 高電位
Ｐｖｓｓ 低電位
ＲＳＬ リセット配線
ＲＳＴ リセットトランジスタ（スイッチング素子）
ＳＳＴ 画素選択トランジスタ（スイッチング素子）
ＳＵＢ１ 基板構造体
ＳＷ スイッチング素子
ＴＭ１，ＴＭ２，ＴＭ３ 端子（導体パターン）
ＶＬ 映像信号線
Ｖｒｓ リセット信号
Ｖｓｇ 映像信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】