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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025025913
(43)【公開日】2025-02-21
(54)【発明の名称】アレイ基板および表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20250214BHJP
G02F 1/1368 20060101ALI20250214BHJP
G02F 1/133 20060101ALN20250214BHJP
H10K 59/12 20230101ALN20250214BHJP
【ＦＩ】
G09F9/30 338
G02F1/1368
G02F1/133 550
H10K59/12
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023131152
(22)【出願日】2023-08-10
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】林 宏宜
【テーマコード（参考）】
2H192
2H193
3K107
5C094
【Ｆターム（参考）】
2H192AA24
2H192BC31
2H192CC14
2H192CC73
2H192DA12
2H192DA72
2H192EA22
2H192FB22
2H192FB34
2H192FB42
2H192JA53
2H192JB03
2H193ZA04
2H193ZC35
3K107AA01
3K107BB01
3K107CC33
3K107EE04
3K107FF15
3K107HH05
5C094AA02
5C094AA37
5C094BA03
5C094BA23
5C094BA27
5C094BA48
5C094BA52
5C094CA19
5C094DA13
5C094EA04
5C094FA01
(57)【要約】
【課題】信頼性の低下を抑制することが可能なアレイ基板および表示装置を提供すること。
【解決手段】一実施形態に係るアレイ基板は、透明基板と、透明基板の上に配置される線状のソース電極と、ソース電極と同層に配置される線状のドレイン電極と、ソース電極とドレイン電極との間に並列に接続される少なくとも２つの半導体と、ソース電極、ドレイン電極および少なくとも２つの半導体と重畳するゲート電極と、を備え、ゲート電極は、少なくとも２つの半導体の間の領域に形成される切り欠き部を有する。
【選択図】 図５
【解決手段】一実施形態に係るアレイ基板は、透明基板と、透明基板の上に配置される線状のソース電極と、ソース電極と同層に配置される線状のドレイン電極と、ソース電極とドレイン電極との間に並列に接続される少なくとも２つの半導体と、ソース電極、ドレイン電極および少なくとも２つの半導体と重畳するゲート電極と、を備え、ゲート電極は、少なくとも２つの半導体の間の領域に形成される切り欠き部を有する。
【選択図】 図５
【特許請求の範囲】
【請求項1】
透明基板と、
前記透明基板の上に配置される線状のソース電極と、
前記ソース電極と同層に配置される線状のドレイン電極と、
前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、
前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、
前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
アレイ基板。
前記透明基板の上に配置される線状のソース電極と、
前記ソース電極と同層に配置される線状のドレイン電極と、
前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、
前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、
前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
アレイ基板。
【請求項2】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記第１ゲート電極および前記第２ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
前記第１ゲート電極および前記第２ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
【請求項3】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記ゲート電極のうち、前記第２ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
前記ゲート電極のうち、前記第２ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
【請求項4】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記ゲート電極のうち、前記第１ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
前記ゲート電極のうち、前記第１ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項１に記載のアレイ基板。
【請求項5】
前記切り欠き部は、前記ソース電極側を切り欠くように形成される、
請求項１～請求項４のいずれか１項に記載のアレイ基板。
請求項１～請求項４のいずれか１項に記載のアレイ基板。
【請求項6】
前記ソース電極および前記ドレイン電極は、間隔をおいて第１方向に沿って並び、かつ、前記第１方向と交差する第２方向に沿ってそれぞれ延出し、
前記少なくとも２つの半導体は、前記ソース電極と前記ドレイン電極との間において、間隔をおいて前記第２方向に沿って並んでいる、
請求項１に記載のアレイ基板。
前記少なくとも２つの半導体は、前記ソース電極と前記ドレイン電極との間において、間隔をおいて前記第２方向に沿って並んでいる、
請求項１に記載のアレイ基板。
【請求項7】
透明基板と、
前記透明基板の上に配置される線状のソース電極と、
前記ソース電極と同層に配置される線状のドレイン電極と、
前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、
前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、
前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
表示装置。
前記透明基板の上に配置される線状のソース電極と、
前記ソース電極と同層に配置される線状のドレイン電極と、
前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、
前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、
前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
表示装置。
【請求項8】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記第１ゲート電極および前記第２ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
前記第１ゲート電極および前記第２ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
【請求項9】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記ゲート電極のうち、前記第２ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
前記ゲート電極のうち、前記第２ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
【請求項10】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の下に配置される第１ゲート電極と、前記ソース電極および前記ドレイン電極の上に配置される第２ゲート電極とを含み、
前記ゲート電極のうち、前記第１ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
前記ゲート電極のうち、前記第１ゲート電極のみが、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する、
請求項７に記載の表示装置。
【請求項11】
前記切り欠き部は、前記ソース電極側を切り欠くように形成される、
請求項７～請求項１０のうちのいずれか１項に記載の表示装置。
請求項７～請求項１０のうちのいずれか１項に記載の表示装置。
【請求項12】
前記ソース電極および前記ドレイン電極は、間隔をおいて第１方向に沿って並び、かつ、前記第１方向と交差する第２方向に沿ってそれぞれ延出し、
前記少なくとも２つの半導体は、前記ソース電極と前記ドレイン電極との間において、間隔をおいて前記第２方向に沿って並んでいる、
請求項７に記載の表示装置。
前記少なくとも２つの半導体は、前記ソース電極と前記ドレイン電極との間において、間隔をおいて前記第２方向に沿って並んでいる、
請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、アレイ基板および表示装置に関する。
【背景技術】
【0002】
近年、入射光を散乱する散乱状態と、入射光を透過する透明状態とを切り替え可能な高分子分散型液晶を用いた表示装置が種々提案されている。このような表示装置は、薄膜トランジスタが形成されたアレイ基板を備えている。アレイ基板において、複数の小さな薄膜トランジスタが近接して配置されることがある。これによれば、同じ領域に１つの大きな薄膜トランジスタが配置される場合に比べて、薄膜トランジスタに電流が流れた際の発熱を抑制することができる。
【0003】
一方、複数の薄膜トランジスタが近接して配置される場合、これら薄膜トランジスタの間に隙間ができてしまうため、この隙間部分において負荷容量が増えてしまう。このような負荷容量の増大は、表示装置の表示品位や寿命（耐用年数）に影響し、表示装置の信頼性を低下させる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２２－１６８６５０号公報
【特許文献2】特開２０２０－１２６２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、信頼性の低下を抑制することが可能なアレイ基板および表示装置を提供することにある。
【課題を解決するための手段】
【0006】
一実施形態に係るアレイ基板は、透明基板と、前記透明基板の上に配置される線状のソース電極と、前記ソース電極と同層に配置される線状のドレイン電極と、前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する。
【0007】
一実施形態に係る表示装置は、透明基板と、前記透明基板の上に配置される線状のソース電極と、前記ソース電極と同層に配置される線状のドレイン電極と、前記ソース電極と前記ドレイン電極との間に並列に接続される少なくとも２つの半導体と、前記ソース電極、前記ドレイン電極および前記少なくとも２つの半導体と重畳するゲート電極と、を備え、前記ゲート電極は、前記少なくとも２つの半導体の間の領域に形成される切り欠き部を有する。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、図面を参照して実施形態を説明する。
なお、開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。
なお、開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。
【0010】
以下の実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、電気泳動表示装置や、有機エレクトロルミネッセンス（ＥＬ）素子、マイクロＬＥＤ、ミニＬＥＤなどの自発光型の発光素子を備えた表示装置に限らず、静電容量式センサーや光学式センサーなどの各種電子機器にも適用可能である。
【0011】
（第１実施形態）
図１は、実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、および、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘおよび第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本実施形態においては、第１方向Ｘおよび第２方向Ｙで規定されるＸ－Ｙ平面を見ることを平面視という。
図１は、実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、および、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘおよび第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本実施形態においては、第１方向Ｘおよび第２方向Ｙで規定されるＸ－Ｙ平面を見ることを平面視という。
【0012】
表示装置ＤＳＰは、表示パネルＰＮＬと、配線基板１と、ＩＣチップ２と、発光モジュール１００と、を備えている。
【0013】
表示パネルＰＮＬは、いわゆる透明ディスプレイであり、第１基板ＳＵＢ１（アレイ基板）と、第２基板ＳＵＢ２（対向基板）と、高分子分散型液晶を含む液晶層ＬＣと、シールＳＥと、を備えている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、Ｘ－Ｙ平面に沿った平板状に形成されている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、平面視において重畳している。第１基板ＳＵＢ１および第２基板ＳＵＢ２が重畳する領域は、画像を表示する表示領域ＤＡを含んでいる。
【0014】
表示領域ＤＡは、第１方向Ｘおよび第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。これら画素ＰＸは、図中において点線で示している。また、画素ＰＸの各々は、図中において実線の四角で示す画素電極ＰＥを備えている。
【0015】
第１基板ＳＵＢ１は第１透明基板１０を備え、第２基板ＳＵＢ２は第２透明基板２０を備えている。第１透明基板１０は、第１方向Ｘに沿った側面１０１および１０２と、第２方向Ｙに沿った側面１０３および１０４と、を有している。第２透明基板２０は、第１方向Ｘに沿った側面２０１および２０２と、第２方向Ｙに沿った側面２０３および２０４と、を有している。
【0016】
図１に示す例では、平面視において、側面１０２および２０２、側面１０３および２０３、および、側面１０４および２０４は、それぞれ重畳しているが、必ずしも重畳していなくてもよい。側面２０１は、側面１０１に重畳せず、側面１０１と表示領域ＤＡとの間に位置している。第１基板ＳＵＢ１は、側面１０１と側面２０１との間に延出部Ｅｘを有している。つまり、延出部Ｅｘは、第１基板ＳＵＢ１のうち、第２基板ＳＵＢ２と重畳する部分から第２方向Ｙに延出した部分に相当し、第２基板ＳＵＢ２には重畳していない。
【0017】
また、図１に示す例では、表示パネルＰＮＬは、第１方向Ｘに延びた長方形状に形成されている。つまり、側面１０１および１０２、および、側面２０１および２０２は、表示パネルＰＮＬの長辺に沿った側面であり、側面１０３および１０４、および、側面２０３および２０４は、表示パネルＰＮＬの短辺に沿った側面である。なお、表示パネルＰＮＬは、第２方向Ｙに延びた長方形状に形成されてもよいし、正方形状に形成されてもよいし、他の多角形状、あるいは、円形状、楕円形状などの他の形状に形成されてもよい。
【0018】
配線基板１およびＩＣチップ２は、延出部Ｅｘに実装されている。配線基板１は、例えば折り曲げ可能なフレキシブルプリント回路基板である。ＩＣチップ２は、例えば、画像表示に必要な信号を出力するディスプレイドライバなどを内蔵している。なお、ＩＣチップ２は、配線基板１に実装されてもよい。図１に示す例では、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数の配線基板１が実装されているが、第１方向Ｘに延びた単一の配線基板１が実装されてもよい。また、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数のＩＣチップ２が実装されているが、第１方向Ｘに延びた単一のＩＣチップ２が実装されてもよい。
【0019】
発光モジュール１００は、平面視において、延出部Ｅｘに重畳し、第２透明基板２０の側面２０１に沿って配置されている。
【0020】
シールＳＥは、第１基板ＳＵＢ１および第２基板ＳＵＢ２を接着している。また、シールＳＥは、矩形枠状に形成され、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間において液晶層ＬＣを囲んでいる。
【0021】
液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持されている。このような液晶層ＬＣは、平面視において、シールＳＥで囲まれた領域（表示領域ＤＡを含む）に亘って配置されている。
【0022】
図１において拡大して模式的に示すように、液晶層ＬＣは、ポリマー３１と、液晶分子３２と、を含んでいる。一例では、ポリマー３１は、液晶性ポリマーである。ポリマー３１は、第１方向Ｘに沿って延出した筋状に形成され、第２方向Ｙに並んでいる。液晶分子３２は、ポリマー３１の隙間に分散され、その長軸が第１方向Ｘに沿うように配向される。ポリマー３１および液晶分子３２の各々は、光学異方性あるいは屈折率異方性を有している。ポリマー３１の電界に対する応答性は、液晶分子３２の電界に対する応答性より低い。
【0023】
一例では、ポリマー３１の配向方向は、電界の有無にかかわらずほとんど変化しない。一方、液晶分子３２の配向方向は、液晶層ＬＣにしきい値以上の高い電圧が印加された状態では、電界に応じて変化する。液晶層ＬＣに電圧が印加されていない状態（初期配向状態）では、ポリマー３１および液晶分子３２のそれぞれの光軸は互いにほぼ平行であり、液晶層ＬＣに入射した光は、液晶層ＬＣをほとんど透過する（透明状態）。液晶層ＬＣに電圧が印加された状態では、液晶分子３２の配向方向が変化し、ポリマー３１および液晶分子３２のそれぞれの光軸は互いに交差する。このため、液晶層ＬＣに入射した光は、液晶層ＬＣ内で散乱される（散乱状態）。
【0024】
図２は、実施形態に係る表示パネルＰＮＬが有する画素ＰＸの構成を説明するための図である。本実施形態においては、図２に示すように、４本の走査線ＧＬ１～ＧＬ４に対して同時に走査信号を供給し、第２方向Ｙに沿って並ぶ４つの画素ＰＸ１～ＰＸ４に対して４本の信号線ＳＬ１～ＳＬ４を用いて同時に映像信号を書き込むことが可能な構成について説明する。
【0025】
この構成によれば、１ライン毎に走査信号を順次供給する構成に比べて、１水平期間を長くすることができる。つまり、全画素の走査に要する時間を、１ライン毎に走査信号を順次供給する構成の１／４に短縮することができる。したがって、この構成によれば、透明ディスプレイのような高速駆動パネルや、大型高精細パネルにおいて、映像信号の書き込み時間を十分に確保することができる。
【0026】
なお、ここでは、４本の走査線ＧＬ１～ＧＬ４に対して同時に走査信号を供給し、第２方向Ｙに沿って並ぶ４つの画素ＰＸ１～ＰＸ４に対して４本の信号線ＳＬ１～ＳＬ４を用いて同時に映像信号を書き込む構成（つまり、４ライン毎に走査信号を供給し、４ライン毎に映像信号を書き込む構成）を説明するが、表示パネルＰＮＬの構成はこれに限定されず、例えば、１ライン毎に走査信号を供給し、１ライン毎に映像信号を書き込む構成であってもよい。
【0027】
上述したように、図２においては、４つの画素ＰＸ１～ＰＸ４が第２方向Ｙに沿って並んでいる。４つの画素ＰＸ１～ＰＸ４の各々は、４本の走査線ＧＬ１～ＧＬ４の各々と電気的に接続されている。また、４つの画素ＰＸ１～ＰＸ４の各々は、４本の信号線ＳＬ１～ＳＬ４の各々と電気的に接続されている。さらに、４つの画素ＰＸ１～ＰＸ４の各々は、容量配線ＣＷと電気的に接続されている。以下では、４つの画素ＰＸ１～ＰＸ４を特に区別しない場合には、単に画素ＰＸと表記して説明する。同様に、４本の走査線ＧＬ１～ＧＬ４を特に区別しない場合には、単に走査線ＧＬと表記して説明し、４本の信号線ＳＬ１～ＳＬ４を特に区別しない場合には、単に信号線ＳＬと表記して説明する。
【0028】
画素ＰＸは、スイッチング素子ＳＷを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線ＧＬおよび信号線ＳＬと電気的に接続されている。より詳しくは、スイッチング素子ＳＷのゲート電極は走査線ＧＬに接続され、スイッチング素子ＳＷのソース電極は信号線ＳＬに接続され、スイッチング素子ＳＷのドレイン電極は画素電極ＰＥに接続されている。
【0029】
共通電極ＣＥおよび容量配線ＣＷは、表示領域ＤＡおよびその周辺領域に亘って配置されている。共通電極ＣＥには、所定の電圧が印加される。容量配線ＣＷには、例えば共通電極ＣＥと同電位の電圧が印加される。
【0030】
画素電極ＰＥは、第３方向Ｚにおいて共通電極ＣＥと対向している。表示領域ＤＡにおいては、液晶層ＬＣ（特に、液晶分子３２）は、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって駆動される。容量ＣＳは、例えば、容量配線ＣＷと画素電極ＰＥとの間に形成される。
【0031】
スイッチング素子ＳＷは、オン状態とオフ状態とを切り替えることにより、信号線ＳＬから供給される映像信号の画素ＰＸへの書き込み時間を制御する機能を有している。スイッチング素子ＳＷをオン状態にすることにより、信号線ＳＬから供給された映像信号に対応する電位を、容量ＣＳに書き込むことができる。また、スイッチング素子ＳＷをオフ状態にすることにより、容量ＣＳに保持された電位を保持することができる。
【0032】
図３および図４は、走査線ＧＬおよび信号線ＳＬが交差する領域の近傍に配置されるスイッチング素子ＳＷを含む各種要素を示す平面図である。なお、図３および図４では、スイッチング素子ＳＷを構成する要素の形状（特に、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の形状）を簡易的に図示している。これら要素の詳細な形状は、図５と共に後述する。
【0033】
スイッチング素子ＳＷは、半導体ＯＳと、走査線ＧＬ１と一体の第１ゲート電極ＧＥ１と、信号線ＳＬ１と一体のソース電極ＳＯと、ドレイン電極ＤＥと、第２ゲート電極ＧＥ２と、を備えている。
【0034】
半導体ＯＳは、酸化物半導体である。なお、半導体ＯＳは、多結晶シリコンや非晶質シリコンなどのシリコン系半導体であってもよい。図３に示す例では、５個の半導体ＯＳが、第１ゲート電極ＧＥ１に重畳し、間隔をおいて第２方向Ｙに沿って並んでいる。５個の半導体ＯＳはそれぞれトランジスタＴｒを構成する。第２ゲート電極ＧＥ２は、第１ゲート電極ＧＥ１および半導体ＯＳに重畳している。第２ゲート電極ＧＥ２は、さらに、走査線ＧＬ１に重畳し、走査線ＧＬ１および第２ゲート電極ＧＥ２の間には、中継電極Ｒ１が介在している。
【0035】
走査線ＧＬ１と中継電極Ｒ１との間に介在する絶縁膜にはコンタクトホールＣＨ１が形成されている。中継電極Ｒ１は、コンタクトホールＣＨ１において、走査線ＧＬ１に接している。中継電極Ｒ１と第２ゲート電極ＧＥ２の間に介在する絶縁膜にはコンタクトホールＣＨ２が形成されている。第２ゲート電極ＧＥ２は、コンタクトホールＣＨ２において、中継電極Ｒ１に接している。これにより、第２ゲート電極ＧＥ２は、第１ゲート電極ＧＥ１と同様に、走査線ＧＬ１と電気的に接続される。つまり、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、走査線ＧＬ１と同電位である。
【0036】
なお、走査線ＧＬ１と中継電極Ｒ１との間に介在する絶縁膜であって、コンタクトホールＣＨ１の近傍の絶縁膜には、コンタクトホールＣＨ１と同様な役割を持つコンタクトホールＣＨ１´が形成されている。同様に、中継電極Ｒ１と第２ゲート電極ＧＥ２の間に介在する絶縁膜であって、コンタクトホールＣＨ２の近傍の絶縁膜には、コンタクトホールＣＨ２と同様な役割を持つコンタクトホールＣＨ２´が形成されている。これらコンタクトホールＣＨ１´，ＣＨ２´は、表示パネルＰＮＬの歩留まりを担保するために形成されるコンタクトホールである。なお、詳細な説明は省略するが、後述するコンタクトホールＣＨ３～ＣＨ９の近傍に各々形成されるコンタクトホールＣＨ３´～ＣＨ９´もまた、表示パネルＰＮＬの歩留まりを担保するために形成されるコンタクトホールである。
【0037】
ソース電極ＳＯおよびドレイン電極ＤＥは共に線状に形成される。ソース電極ＳＯおよびドレイン電極ＤＥは、それぞれ第２方向Ｙに沿って延出し、間隔をおいて第１方向Ｘに沿って並んでいる。ソース電極ＳＯは、半導体ＯＳの各々の一端側に接している。ドレイン電極ＤＥは、半導体ＯＳの各々の他端側に接している。
【0038】
ドレイン電極ＤＥの一端部は、画素ＰＸ１に対応する画素電極ＰＥ（図２参照）に重畳している。ドレイン電極ＤＥと画素電極ＰＥとの間に介在する絶縁膜にはコンタクトホールＣＨ３が形成されている。ドレイン電極ＤＥは、コンタクトホールＣＨ３において、画素電極ＰＥに接している。これにより、スイッチング素子ＳＷは、画素電極ＰＥと電気的に接続される。
【0039】
信号線ＳＬ１，ＳＬ３は、互いに左右の位置を入れ替えながら、第２方向Ｙに沿って延出している（図２参照）。信号線ＳＬ２，ＳＬ４は、互いに左右の位置を入れ替えながら、第２方向Ｙに沿って延出している（図２～図４参照）。
【0040】
信号線ＳＬ１は、第２方向Ｙに沿って延出し、走査線ＧＬ１と交差している。信号線ＳＬ１は、第１ゲート電極ＧＥ１（走査線ＧＬ１）、半導体ＯＳおよび第２ゲート電極ＧＥ２と重畳している。
【0041】
信号線ＳＬ３は、走査線ＧＬ１と交差せずに、走査線ＧＬ１を境にして第１部分ＳＬ３１と第２部分ＳＬ３２の２つに分断されている。信号線ＳＬ３の第１部分ＳＬ３１と第２部分ＳＬ３２とは、それぞれ第２方向Ｙに沿って延出し、間隔をおいて第２方向Ｙに沿って並んでいる。信号線ＳＬ３の第１部分ＳＬ３１は、信号線ＳＬ１と、信号線ＳＬ２の第１部分ＳＬ２１とのそれぞれと間隔をおいて、第１方向Ｘに沿って並んでいる。信号線ＳＬ３の第２部分ＳＬ３２は、信号線ＳＬ１と、信号線ＳＬ４の第２部分ＳＬ４２とのそれぞれと間隔をおいて、第１方向Ｘに沿って並んでいる。
【0042】
信号線ＳＬ３の第１部分ＳＬ３１と第２部分ＳＬ３２とは、信号線ＳＬ３の上に配置された中継電極Ｒ２によって電気的に接続される。信号線ＳＬ３と中継電極Ｒ２との間に介在する絶縁膜には、コンタクトホールＣＨ４，ＣＨ５が形成されている。信号線ＳＬ３の第１部分ＳＬ３１は、コンタクトホールＣＨ４において中継電極Ｒ２に接し、信号線ＳＬ３の第２部分ＳＬ３２は、コンタクトホールＣＨ５において中継電極Ｒ２に接している。
【0043】
信号線ＳＬ２は、走査線ＧＬ１と交差せずに、走査線ＧＬ１を境にして第１部分ＳＬ２１と第２部分ＳＬ２２の２つに分断されている。信号線ＳＬ２の第１部分ＳＬ２１は第２方向Ｙに沿って延出している。信号線ＳＬ２の第２部分ＳＬ２２は、信号線ＳＬ４と左右の位置を入れ替えるように屈曲しながら、概ね第２方向Ｙに沿って延出している。信号線ＳＬ２の第１部分ＳＬ２１は、信号線ＳＬ３の第１部分ＳＬ３１と、信号線ＳＬ４の第１部分ＳＬ４１とのそれぞれと間隔をおいて、第１方向Ｘに沿って並んでいる。信号線ＳＬ２の第２部分ＳＬ２２は、信号線ＳＬ４の第２部分ＳＬ４２と間隔をおいて第１方向Ｘに沿って並んでいる。
【0044】
信号線ＳＬ２の第１部分ＳＬ２１と第２部分ＳＬ２２とは、信号線ＳＬ２の上に配置された中継電極Ｒ３によって電気的に接続される。信号線ＳＬ２と中継電極Ｒ３との間に介在する絶縁膜には、コンタクトホールＣＨ６，ＣＨ７が形成されている。信号線ＳＬ２の第１部分ＳＬ２１は、コンタクトホールＣＨ６において中継電極Ｒ３に接し、信号線ＳＬ２の第２部分ＳＬ２２は、コンタクトホールＣＨ７において中継電極Ｒ３に接している。
【0045】
信号線ＳＬ４は、走査線ＧＬ１と交差しつつも、第１部分ＳＬ４１と第２部分ＳＬ４２との２つに分断されている。信号線ＳＬ４の第１部分ＳＬ４１と第２部分ＳＬ４２とは、それぞれ第２方向Ｙに沿って延出している。信号線ＳＬ４の第１部分ＳＬ４１は、信号線ＳＬ２の第１部分ＳＬ２１と間隔をおいて第１方向Ｘに沿って並んでいる。信号線ＳＬ４の第２部分ＳＬ４２は、信号線ＳＬ３の第２部分ＳＬ３２と、信号線ＳＬ２の第２部分ＳＬ２２とのそれぞれと間隔をおいて、第１方向Ｘに沿って並んでいる。
【0046】
信号線ＳＬ４の第１部分ＳＬ４１と第２部分ＳＬ４２とは、信号線ＳＬ４の下に配置された中継電極Ｒ４によって電気的に接続される。信号線ＳＬ４と中継電極Ｒ４との間に介在する絶縁膜には、コンタクトホールＣＨ８，ＣＨ９が形成されている。信号線ＳＬ４の第１部分ＳＬ４１は、コンタクトホールＣＨ８において中継電極Ｒ４に接し、信号線ＳＬ４の第２部分ＳＬ４２は、コンタクトホールＣＨ９において中継電極Ｒ４に接している。
【0047】
図５は、第１実施形態に係るスイッチング素子ＳＷを構成する要素（主に、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）を詳細に示す平面図である。図５に示すように、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２はそれぞれ、切り欠き部ＮＴ１，ＮＴ２を有している。
【0048】
より詳しくは、第１ゲート電極ＧＥ１は、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域であって、信号線ＳＬ１と一体のソース電極ＳＯと重畳する領域に形成された切り欠き部ＮＴ１を有している。これによれば、ソース電極ＳＯと第１ゲート電極ＧＥ１とが対向する領域を減らすことができるため、ソース電極ＳＯと第１ゲート電極ＧＥ１との間で形成される寄生容量を低減することができる（つまり、ソース電極ＳＯを含む信号線ＳＬ１にかかる負荷容量を低減することができる）。
【0049】
同様に、第２ゲート電極ＧＥ２は、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域であって、信号線ＳＬ１と一体のソース電極ＳＯと重畳する領域に形成された切り欠き部ＮＴ２を有している。これによれば、ソース電極ＳＯと第２ゲート電極ＧＥ２とが対向する領域を減らすことができるため、ソース電極ＳＯと第２ゲート電極ＧＥ２との間で形成される寄生容量を低減することができる（つまり、ソース電極ＳＯを含む信号線ＳＬ１にかかる負荷容量を低減することができる）。
【0050】
なお、図５に示すように、切り欠き部ＮＴ１，ＮＴ２は共に、ドレイン電極ＤＥ側ではなく、ソース電極ＳＯ側を切り欠くように形成されることが望ましい。
【0051】
また、図５では、信号線ＳＬ１と一体のソース電極ＳＯを含むスイッチング素子ＳＷに含まれる、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の形状を示したが、他の信号線ＳＬ２～ＳＬ４のうちのいずれか１つと一体のソース電極ＳＯを含むスイッチング素子ＳＷに含まれる、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の形状も同様である。つまり、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域であって、信号線ＳＬ１～ＳＬ４のうちのいずれか１つと一体のソース電極ＳＯと重畳する領域にそれぞれ形成された切り欠き部ＮＴ１，ＮＴ２を有している。
【0052】
なお、上述した切り欠き部ＮＴ１，ＮＴ２が形成されることにより、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域には、図５に示すように、複数の開口ＡＰが形成される。
【0053】
図６は、図５中のＡ－Ｂ線に沿う表示パネルＰＮＬの概略的な断面図である。上述したように、表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、第１基板ＳＵＢ１および第２基板ＳＵＢ２の間に配置された液晶層ＬＣと、を備えている。
【0054】
第１基板ＳＵＢ１は、第１透明基板１０と、絶縁膜１１～１４と、スイッチング素子ＳＷと、容量配線ＣＷと、金属線ＭＬと、画素電極ＰＥと、配向膜ＡＬ１と、を備えている。
【0055】
走査線ＧＬ１と一体の第１ゲート電極ＧＥ１は、第１透明基板１０の上に配置されている。第１ゲート電極ＧＥ１は、例えば金属材料によって形成されている。絶縁膜１１は、第１透明基板１０および第１ゲート電極ＧＥ１を覆っている。絶縁膜１１は、ゲート絶縁膜と称されてもよい。半導体ＯＳは、絶縁膜１１の上に配置され、第１ゲート電極ＧＥ１の直上に位置している。信号線ＳＬ１と一体のソース電極ＳＯ、および、ドレイン電極ＤＥは、絶縁膜１１の上に配置され、それぞれ半導体ＯＳに接している。ソース電極ＳＯおよびドレイン電極ＤＥは、同一の金属材料によって形成されている。絶縁膜１２は、絶縁膜１１、ソース電極ＳＯ、および、ドレイン電極ＤＥを覆っている。また、絶縁膜１２は、ソース電極ＳＯとドレイン電極ＤＥとの間において、半導体ＯＳに接している。
【0056】
第２ゲート電極ＧＥ２は、絶縁膜１２の上に配置され、第１ゲート電極ＧＥ１および半導体ＯＳの直上に位置している。第２ゲート電極ＧＥ２は、例えば金属材料によって形成されている。絶縁膜１３は、絶縁膜１２および第２ゲート電極ＧＥ２を覆っている。
【0057】
容量配線ＣＷは、絶縁膜１３の上に配置されている。金属線ＭＬは、容量配線ＣＷの上に配置され、容量配線ＣＷに接している。絶縁膜１４は、容量配線ＣＷおよび金属線ＭＬを覆っている。画素電極ＰＥは、絶縁膜１４の上に配置されている。配向膜ＡＬ１は、画素電極ＰＥおよび絶縁膜１４を覆っている。
【0058】
絶縁膜１１，１２，１４は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの透明な無機絶縁膜である。絶縁膜１３は、例えば、アクリル樹脂などの透明な有機絶縁膜である、容量配線ＣＷおよび画素電極ＰＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。
【0059】
第２基板ＳＵＢ２は、第２透明基板２０と、遮光層ＢＭと、共通電極ＣＥと、配向膜ＡＬ２と、を備えている。
【0060】
遮光層ＢＭは、液晶層ＬＣを介してスイッチング素子ＳＷと対向している。共通電極ＣＥは、液晶層ＬＣを介して画素電極ＰＥと対向している。配向膜ＡＬ２は、共通電極ＣＥを覆っている。
【0061】
図７は、図５中のＣ－Ｄ線に沿う表示パネルＰＮＬの概略的な断面図である。つまり、図７は、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域における表示パネルＰＮＬの概略的な断面図である。図７に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第１ゲート電極ＧＥ１と、信号線ＳＬ１と一体のソース電極ＳＯとは対向していない。同様に、図７に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第２ゲート電極ＧＥ２と、信号線ＳＬ１と一体のソース電極ＳＯとは対向していない。なお、図７に示すように、信号線ＳＬ１と一体のソース電極ＳＯの一端から第２ゲート電極ＧＥ２の一端までの領域が、図５に示した開口ＡＰに相当する領域である。
【0062】
以上説明したように、第１実施形態に係る表示パネルＰＮＬは、画素ＰＸに接続されるスイッチング素子ＳＷとして、ソース電極ＳＯと重畳する領域に形成された切り欠き部ＮＴ１を有する第１ゲート電極ＧＥ１と、ソース電極ＳＯと重畳する領域に形成された切り欠き部ＮＴ２を有する第２ゲート電極ＧＥ２とを含むスイッチング素子ＳＷを備えている。この構成によれば、ソース電極ＳＯと第１ゲート電極ＧＥ１との間で形成される寄生容量と、ソース電極ＳＯと第２ゲート電極ＧＥ２との間で形成される寄生容量とを共に低減することができる。このため、例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が共に切り欠き部を有していない構成に比べて、ソース電極ＳＯと一体の信号線ＳＬにかかる負荷容量を大幅に低減することができる。
【0063】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態に係る構成は、スイッチング素子ＳＷを構成する第１ゲート電極ＧＥ１が切り欠き部ＮＴ１を有していない点で、上述した第１実施形態に係る構成と相違している。なお、以下では、主に、第１実施形態と相違する点について説明し、第１実施形態と同様な点についての説明を省略する。
次に、第２実施形態について説明する。第２実施形態に係る構成は、スイッチング素子ＳＷを構成する第１ゲート電極ＧＥ１が切り欠き部ＮＴ１を有していない点で、上述した第１実施形態に係る構成と相違している。なお、以下では、主に、第１実施形態と相違する点について説明し、第１実施形態と同様な点についての説明を省略する。
【0064】
図８は、第２実施形態に係るスイッチング素子ＳＷを構成する要素を詳細に示す平面図である。図８に示すように、第１ゲート電極ＧＥ１は、第２方向Ｙに沿って延びる長方形状に形成され、切り欠き部を有していない。このため、第１ゲート電極ＧＥ１は、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、ソース電極ＳＯ（信号線ＳＬ１）と重畳している。また、第１ゲート電極ＧＥ１が切り欠き部を有していないので、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域には、図５に示した開口ＡＰが形成されていない。
【0065】
図９は、図８中のＥ－Ｆ線に沿う表示パネルＰＮＬの概略的な断面図である。図９に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第１ゲート電極ＧＥ１は、信号線ＳＬ１と一体のソース電極ＳＯと対向している。一方、図９に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第２ゲート電極ＧＥ２は、信号線ＳＬ１と一体のソース電極ＳＯと対向していない。
【0066】
この構成によれば、ソース電極ＳＯと第１ゲート電極ＧＥ１との間で形成される寄生容量を低減することはできないものの、ソース電極ＳＯと第２ゲート電極ＧＥ２との間で形成される寄生容量を低減することはできる。このため、例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が共に切り欠き部を有していない構成に比べて、ソース電極ＳＯと一体の信号線ＳＬにかかる負荷容量を低減することができる。
【0067】
また、第２実施形態に係る構成においては、上述したように、図５に示した開口ＡＰが形成されないため、次のような効果を得ることができる。
【0068】
スイッチング素子ＳＷは、例えばソース電極ＳＯやドレイン電極ＤＥなど、金属材料によって形成される要素を含んでいるため、スイッチング素子ＳＷに光があたると、光の反射が生じ、その結果、表示品位を低下させてしまう可能性がある。このため、平面視においてスイッチング素子ＳＷと重畳する領域は、遮光されていることが望ましい。
【0069】
ところで、表示パネルＰＮＬは、いわゆる透明ディスプレイであり、第１基板ＳＵＢ１側および第２基板ＳＵＢ２側のどちらからも表示領域ＤＡに表示される画像を視認することができる。このため、表示パネルＰＮＬにおいては、第１基板ＳＵＢ１側および第２基板ＳＵＢ２側の双方において、平面視においてスイッチング素子ＳＷと重畳する領域が遮光されることが望ましい。
【0070】
上述した第１実施形態に係る構成においては、平面視においてスイッチング素子ＳＷと重畳する第２基板ＳＵＢ２側の領域には、遮光層ＢＭが配置されている（図６および図７参照）。これによれば、第２基板ＳＵＢ２側（第２透明基板２０）からスイッチング素子ＳＷに向かう光を遮光層ＢＭによって遮光することができ、上述した表示品位の低下を抑制することができる。一方、上述した第１実施形態に係る構成においては、平面視においてスイッチング素子ＳＷと重畳する第１基板ＳＵＢ１側の領域には、開口ＡＰが形成されており、第１基板ＳＵＢ１側（第１透明基板１０）からスイッチング素子ＳＷに向かう光を遮光することができない（図７参照）。これによれば、第１基板ＳＵＢ１側から入射し、開口ＡＰを透過した光が、スイッチング素子ＳＷにあたって反射し、表示品位を低下させてしまう可能性がある。
【0071】
これに対し、第２実施形態に係る構成においては、第１ゲート電極ＧＥ１が切り欠き部を有していないため、図９に示すように、平面視においてスイッチング素子ＳＷと重畳する第１基板ＳＵＢ１側の領域に、第１ゲート電極ＧＥ１が配置される。これによれば、第１ゲート電極ＧＥ１が、第１基板ＳＵＢ１側からスイッチング素子ＳＷに向かう光を遮光する遮光層として機能するため、第１基板ＳＵＢ１側および第２基板ＳＵＢ２側の双方において、平面視においてスイッチング素子ＳＷと重畳する領域を遮光することができ、第１実施形態に係る構成に比べて、表示品位の低下を抑制することができる。
【0072】
（第３実施形態）
さらに、第３実施形態について説明する。第３実施形態に係る構成は、スイッチング素子ＳＷを構成する第２ゲート電極ＧＥ２が切り欠き部ＮＴ２を有していない点で、上述した第１実施形態に係る構成と相違している。なお、以下では、主に、第１実施形態と相違する点について説明し、第１実施形態と同様な点についての説明を省略する。
さらに、第３実施形態について説明する。第３実施形態に係る構成は、スイッチング素子ＳＷを構成する第２ゲート電極ＧＥ２が切り欠き部ＮＴ２を有していない点で、上述した第１実施形態に係る構成と相違している。なお、以下では、主に、第１実施形態と相違する点について説明し、第１実施形態と同様な点についての説明を省略する。
【0073】
図１０は、第３実施形態に係るスイッチング素子ＳＷを構成する要素を詳細に示す平面図である。図１０に示すように、第２ゲート電極ＧＥ２は、切り欠き部を有しておらず、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、ソース電極ＳＯ（信号線ＳＬ１）と重畳している。
【0074】
図１１は、図１０中のＧ－Ｈ線に沿う表示パネルＰＮＬの概略的な断面図である。図１１に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第２ゲート電極ＧＥ２は、信号線ＳＬ１と一体のソース電極ＳＯと対向している。一方、図１１に示すように、第２方向Ｙに沿って並ぶ半導体ＯＳの間の領域において、第１ゲート電極ＧＥ１は、信号線ＳＬ１と一体のソース電極ＳＯと対向していない。
【0075】
この構成によれば、ソース電極ＳＯと第２ゲート電極ＧＥ２との間で形成される寄生容量を低減することはできないものの、ソース電極ＳＯと第１ゲート電極ＧＥ１との間で形成される寄生容量を低減することはできる。このため、例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が共に切り欠き部を有していない構成に比べて、ソース電極ＳＯと一体の信号線ＳＬにかかる負荷容量を低減することができる。
【0076】
以上説明した少なくとも１つの実施形態によれば、ソース電極ＳＯと一体の信号線ＳＬにかかる負荷容量を低減し、信頼性の低下を抑制することが可能なアレイ基板および表示装置を提供することが可能である。
【0077】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0078】
ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＬＣ…液晶層、１０…第１透明基板、１１～１４…絶縁膜、ＳＷ…スイッチング素子、ＧＬ１～ＧＬ４…走査線、ＧＥ１…第１ゲート電極、ＯＳ…半導体、ＳＬ１～ＳＬ４…信号線、ＳＯ…ソース電極、ＤＥ…ドレイン電極、ＧＥ２…第２ゲート電極、ＣＷ…容量配線、ＭＬ…金属線、ＰＥ…画素電極、ＡＬ１，ＡＬ２…配向膜、２０…第２透明基板、ＢＭ…遮光層、ＣＥ…共通電極、ＮＴ１，ＮＴ２…切り欠き部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】