特開 2025-27537 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025027537

(43)【公開日】2025-02-28

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 30/68 20250101AFI20250220BHJP

   H10B 43/27 20230101ALI20250220BHJP

   H01L 21/318 20060101ALI20250220BHJP

   H01L 21/316 20060101ALI20250220BHJP

【ＦＩ】

H01L29/78 371

H10B43/27

H01L21/318 B

H01L21/316 A

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023132347

(22)【出願日】2023-08-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】野口 将希

(72)【発明者】

【氏名】磯貝 達典

(72)【発明者】

【氏名】相宗 史記

【テーマコード（参考）】

5F058

5F083

5F101

【Ｆターム（参考）】

5F058BA20

5F058BC03

5F058BC09

5F058BF02

5F058BF24

5F058BF30

5F058BF36

5F058BF62

5F058BF63

5F058BF73

5F058BH11

5F058BH12

5F083EP18

5F083EP22

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA03

5F083JA04

5F083JA05

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR40

5F083ZA28

5F101BA45

5F101BB05

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH01

5F101BH02

5F101BH13

5F101BH14

5F101BH15

(57)【要約】

【課題】書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、第１電荷蓄積膜と、第２電荷蓄積膜と、第２絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に第１方向に沿って配置される。第１電荷蓄積膜は、積層体と第１絶縁膜との間に第１方向に沿って配置される。第２電荷蓄積膜は、電極層と第１電荷蓄積膜との間に配置され、第１方向において絶縁膜と接する。第２絶縁膜は、電極層と第２電荷蓄積膜との間に配置される。第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である。
【選択図】図９

【特許請求の範囲】

【請求項1】

電極層と絶縁層とが交互に第１方向に積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第１電荷蓄積膜と、
前記電極層と前記第１電荷蓄積膜との間に配置され、前記第１方向において絶縁膜と接する第２電荷蓄積膜と、
前記電極層と前記第２電荷蓄積膜との間に配置された第２絶縁膜と、
を備え、
前記第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置。

【請求項2】

前記酸窒化膜は、１％以上２０％以下の窒素（Ｎ）を含む、請求項１に記載の半導体装置。

【請求項3】

前記第２電荷蓄積膜の前記積層体に対向する第１面は、前記積層体に向かって凸形状を有する、請求項１に記載の半導体装置。

【請求項4】

前記第２電荷蓄積膜の前記積層体に対向する第１面は、前記第１方向に沿って平坦であり、
前記第２電荷蓄積膜の前記半導体層に対向する第２面は、前記第１方向に沿って平坦である、請求項１に記載の半導体装置。

【請求項5】

前記第２電荷蓄積膜の前記半導体層に対向する第２面、並びに、前記第２電荷蓄積膜に対応する領域における前記第１電荷蓄積膜、前記第１絶縁膜、および、前記半導体層のラフネスは、０．５ｎｍ以下である、請求項１に記載の半導体装置。

【請求項6】

前記第１電荷蓄積膜は、ＳｉＮを含む、請求項１に記載の半導体装置。

【請求項7】

前記第１電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、請求項１に記載の半導体装置。

【請求項8】

犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールの内側面に絶縁体の第１膜を形成し、
前記第１膜の上に第１電荷蓄積膜を形成し、
前記第１電荷蓄積膜の上に絶縁体の第２膜を形成し、
前記第２膜の上に半導体層を形成し、
前記第１膜が露出するように前記犠牲層を除去し、
前記犠牲層が除去された領域における前記第１膜を除去することにより、前記第１電荷蓄積膜を露出させ、
露出した前記第１電荷蓄積膜の上に第２電荷蓄積膜を選択的に形成し、
前記第２電荷蓄積膜の上に絶縁体の第３膜を形成する、
ことを具備し、
前記第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置の製造方法。

【請求項9】

前記第２電荷蓄積膜を選択的に形成した後、前記第２電荷蓄積膜を酸化させる、ことをさらに具備する、請求項８に記載の半導体装置の製造方法。

【請求項10】

犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールの内側面の前記絶縁層の上に絶縁体の第３膜を選択的に形成し、
前記犠牲層および前記第３膜の上に、絶縁体の第４膜を形成し、
第３電荷蓄積膜の成膜およびエッチングを繰り返すことにより、前記第４膜の上に前記第３電荷蓄積膜を形成し、
前記第３膜に対応する領域の前記第４膜が露出するまで、前記第３電荷蓄積膜を除去し、
前記第４膜および前記第３電荷蓄積膜の上に第４電荷蓄積膜を形成し、
前記第４電荷蓄積膜の上に絶縁体の第５膜を形成し、
前記第５膜の上に半導体層を形成する、
ことを具備し、
前記第３電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置の製造方法。

【請求項11】

前記エッチングは、原子層エッチングである、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記第３電荷蓄積膜の成膜およびエッチングを、ｉｎ－ｓｉｔｕで繰り返すことにより、前記第４膜の上に前記第３電荷蓄積膜を形成する、ことを具備する、請求項１０に記載の半導体装置の製造方法。

【請求項13】

前記絶縁層の上に前記第３膜を選択的に形成することは、前記絶縁層から前記第３膜を選択的に成長させることを具備する、請求項１０に記載の半導体装置の製造方法。

【請求項14】

前記絶縁層の上に前記第３膜を選択的に形成することは、
前記ホールの内側面の前記犠牲層の上に絶縁体の第６膜を選択的に形成し、
前記絶縁層および前記第６膜の上に絶縁体の第７膜を形成し、
前記第６膜が露出するまで前記第７膜を除去し、
前記第６膜を選択的に除去し、
前記第７膜を酸化することにより、前記第３膜を形成する、
ことを具備する、請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に電荷蓄積層と半導体層を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することでメモリセルにデータが記憶される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２１／０２６５３８１号明細書

【特許文献2】米国特許出願公開第２０２１／０３２７８９８号明細書

【特許文献3】米国特許出願公開第２０２１／０３９９０１１号明細書

【特許文献4】米国特許出願公開第２０２１／００３５８０１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、第１電荷蓄積膜と、第２電荷蓄積膜と、第２絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に第１方向に沿って配置される。第１電荷蓄積膜は、積層体と第１絶縁膜との間に第１方向に沿って配置される。第２電荷蓄積膜は、電極層と第１電荷蓄積膜との間に配置され、第１方向において絶縁膜と接する。第２絶縁膜は、電極層と第２電荷蓄積膜との間に配置される。第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である。

【図面の簡単な説明】

【0006】

【図1A】第１実施形態の半導体装置のメモリセルの模式断面図。

【図1B】第１実施形態の半導体装置のメモリセルの模式断面図。

【図2】第１実施形態による半導体装置の製造工程を示す断面図。

【図3】第１実施形態の半導体装置の製造工程を示す断面図。

【図4】第１実施形態の半導体装置の製造工程を示す断面図。

【図5】第１実施形態の半導体装置の製造工程を示す断面図。

【図6】第１実施形態の半導体装置の製造工程を示す断面図。

【図7】第１実施形態の半導体装置の製造工程を示す断面図。

【図8】第１実施形態の半導体装置の製造工程を示す断面図。

【図9】第１実施形態の半導体装置の製造工程を示す断面図。

【図10】第１実施形態の半導体装置の製造工程を示す断面図。

【図11】第１実施形態の半導体装置の製造工程を示す断面図。

【図12】第２比較例による半導体装置の製造工程を示す断面図。

【図13】第２比較例の半導体装置の製造工程を示す断面図。

【図14】第２実施形態の半導体装置のメモリセルの模式断面図。

【図15】第２実施形態による半導体装置の製造工程を示す断面図。

【図16】第２実施形態の半導体装置の製造工程を示す断面図。

【図17】第２実施形態の半導体装置の製造工程を示す断面図。

【図18】第２実施形態の半導体装置の製造工程を示す断面図。

【図19】第２実施形態の半導体装置の製造工程を示す断面図。

【図20】第２実施形態の第１変形例による半導体装置の製造工程を示す断面図。

【図21】第２実施形態の第１変形例の半導体装置の製造工程を示す断面図。

【図22】第２実施形態の第２変形例の半導体装置のメモリセルの模式断面図。

【図23】第２実施形態の第３変形例の半導体装置のメモリセルの模式断面図。

【図24】第３実施形態による半導体装置の製造工程を示す断面図。

【図25】第３実施形態の半導体装置の製造工程を示す断面図。

【図26】第３実施形態の半導体装置の製造工程を示す断面図。

【図27】第３実施形態の半導体装置の製造工程を示す断面図。

【図28】第３実施形態の半導体装置の製造工程を示す断面図。

【図29】第３実施形態の半導体装置の製造工程を示す断面図。

【図30】第３実施形態の半導体装置の製造工程を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
第１実施形態の半導体装置は、３次元ＮＡＮＤフラッシュメモリである。

【0009】

図１Ａおよび図１Ｂは、第１実施形態の半導体装置のメモリセルアレイ１００の模式断面図である。図１Ａおよび図１Ｂは、メモリセルアレイ１００の中の、１本のメモリストリングの中の複数のメモリセルＭＣの断面を示す。

【0010】

図１Ａは、メモリセルアレイ１００のｙｚ断面図である。図１Ａは、図１ＢのＢＢ’断面である。図１Ｂは、メモリセルアレイ１００のｘｙ断面図である。図１Ｂは、図１ＡのＡＡ’断面である。図１Ａ中、破線で囲まれた領域が、１個のメモリセルＭＣである。

【0011】

メモリセルアレイ１００は、図１Ａおよび図１Ｂに示すように、複数のワード線４０、半導体層３２、複数の絶縁層２１、トンネル絶縁膜３０、電荷蓄積膜２８、複数の電荷蓄積膜２９、複数のブロック膜３７ａ、複数のブロック膜３７、コア絶縁膜３３、カバー膜２６を備える。複数のワード線４０と複数の絶縁層２１が積層体２０を構成する。

【0012】

メモリセルアレイ１００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。

【0013】

ワード線４０と絶縁層２１は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線４０は、ｚ方向に離間して配置される。ワード線４０は、互いに離間してｚ方向に繰り返し配置される。複数のワード線４０と複数の絶縁層２１が積層体２０を構成する。ワード線４０は、メモリセルトランジスタの制御電極として機能する。

【0014】

ワード線４０は、板状の導電体である。ワード線４０は、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線４０は、例えば、タングステン（Ｗ）である。ワード線４０のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。

【0015】

絶縁層２１は、ワード線４０とワード線４０を分離する。絶縁層２１は、ワード線４０とワード線４０を電気的に分離する。

【0016】

絶縁層２１、例えば、酸化物、酸窒化物、又は、窒化物である。絶縁層２１は、例えば、酸化シリコンである。絶縁層２１のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。

【0017】

半導体層３２は、積層体２０の中に設けられる。半導体層３２は、ｚ方向に延びる。半導体層３２は、半導体基板の表面に垂直な方向に延びる。

【0018】

半導体層３２は、積層体２０を貫通して設けられる。半導体層３２は、複数のワード線４０に囲まれる。半導体層３２は、例えば、円筒状である。半導体層３２は、メモリセルトランジスタのチャネルとして機能する。

【0019】

半導体層３２は、例えば、多結晶の半導体である。半導体層３２は、例えば、多結晶シリコンである。

【0020】

トンネル絶縁膜３０は、半導体層３２とワード線４０との間に設けられる。トンネル絶縁膜３０は、半導体層３２と複数のワード線４０との間に設けられる。トンネル絶縁膜３０は、半導体層３２と電荷蓄積膜２９との間に設けられる。トンネル絶縁膜３０は、半導体層３２と電荷蓄積膜２８との間に設けられる。

【0021】

トンネル絶縁膜３０は、ワード線４０と半導体層３２との間に印加される電圧に応じて電荷を通過させる機能を有する。

【0022】

トンネル絶縁膜３０は、例えば、シリコン（Ｓｉ）、及び、酸素（Ｏ）を含む。トンネル絶縁膜３０は、例えば、シリコン（Ｓｉ）、酸素（Ｏ）、及び、窒素（Ｎ）を含む。

【0023】

トンネル絶縁膜３０は、例えば、酸化シリコン又は酸窒化シリコンを含む。トンネル絶縁膜３０は、例えば、酸化シリコン膜、酸窒化シリコン膜、及び、酸化シリコン膜の積層膜である。

【0024】

トンネル絶縁膜３０のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。

【0025】

電荷蓄積膜２８は、トンネル絶縁膜３０と電荷蓄積膜２９との間に設けられる。電荷蓄積膜２８は、トンネル絶縁膜３０と絶縁層２１との間に設けられる。電荷蓄積膜２８は、電荷蓄積膜２９に接する。

【0026】

電荷蓄積膜２８は、電荷蓄積膜２９を気相成長で形成する際のシード膜として機能する。

【0027】

電荷蓄積膜２８は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積膜２８は、例えば、窒化シリコンを含む。電荷蓄積膜２８は、例えば、窒化シリコン膜である。

【0028】

電荷蓄積膜２８は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び、酸素（Ｏ）を含む。電荷蓄積膜２８は、例えば、酸窒化シリコンを含む。

【0029】

電荷蓄積膜２８のｙ方向の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。

【0030】

電荷蓄積膜２９は、トンネル絶縁膜３０とワード線４０との間に設けられる。電荷蓄積膜２９は、トンネル絶縁膜３０とブロック膜３７との間に設けられる。複数の電荷蓄積膜２９は、それぞれ分離される。ｚ方向に隣り合う２つの電荷蓄積膜２９の間に、絶縁層２１またはカバー膜２６が挟まれる。

【0031】

電荷蓄積膜２９は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積膜２９に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。

【0032】

例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。

【0033】

電荷蓄積膜２９は、電荷蓄積膜２８よりも高い比誘電率を有する。電荷蓄積膜２９は、例えば、ｈｉｇｈ－ｋ材料を含むｈｉｇｈ－ｋ膜である。

【0034】

電荷蓄積膜２９は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である。電荷蓄積膜２９は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の２つ以上を含む、酸化膜、窒化膜、または、酸窒化膜でもよい。このような組成を有する膜を、「ｈｉｇｈ－ｋ膜」と称してよい。酸窒化膜は、例えば、１％以上２０％以下の窒素（Ｎ）を含む。

【0035】

ブロック膜３７ａは、電荷蓄積膜２９とブロック膜３７との間に設けられる。

【0036】

ブロック膜３７ａは、電荷蓄積膜２９とワード線４０との間に流れる電流を阻止する機能を有する。

【0037】

ブロック膜３７ａは、例えば、酸化シリコンを含む。ブロック膜は、例えば、シリコン酸化膜である。

【0038】

ブロック膜３７は、ブロック膜３７ａとワード線４０との間に設けられる。ブロック膜３７は、ブロック膜３７は、ｚ方向で、絶縁層２１に接する。

【0039】

ブロック膜３７は、電荷蓄積膜２９とワード線４０との間に流れる電流を阻止する機能を有する。

【0040】

ブロック膜３７は、例えば、酸化アルミニウムを含む。ブロック膜３７は、例えば、酸化アルミニウム層である。

【0041】

コア絶縁膜３３は、積層体２０の中に設けられる。コア絶縁膜３３は、ｚ方向に延びる。コア絶縁膜３３は、積層体２０を貫通して設けられる。コア絶縁膜３３は、半導体層３２に囲まれる。コア絶縁膜３３は、複数のワード線４０に囲まれる。コア絶縁膜３３は、柱状である。コア絶縁膜３３は、例えば、円柱状である。

【0042】

コア絶縁膜３３は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁膜３３は、例えば、酸化シリコンを含む。コア絶縁膜３３は、例えば、酸化シリコン層である。

【0043】

カバー膜２６は、電荷蓄積膜２８と絶縁層２１との間に設けられる。カバー膜２６は、電荷蓄積膜２８及び絶縁層２１に接する。カバー膜２６は、例えば、シリコンと酸素を含む。カバー膜２６は、例えば、シリコン酸化膜である。

【0044】

カバー膜２６のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。

【0045】

尚、電荷蓄積膜２９の詳細な構成については、図１１を参照して、後で説明する。電荷蓄積膜２９の組成の詳細については、後で説明する。

【0046】

第１実施形態による半導体装置について図２乃至図１１を参照して説明する。この実施形態の半導体装置は、例えば以下に示す方法によって製造される。まず、図２に示すように、半導体基板１０の上に絶縁層２１と犠牲層２２とを交互に積層する。これにより、ｚ方向（図の上下方向）に積層された積層体２０が形成される。絶縁層２１は、例えばシリコン酸化層である。犠牲層２２は、例えばシリコン窒化層である。

【0047】

絶縁層２１と犠牲層２２は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。絶縁層２１の一部は層間絶縁層となる。

【0048】

次に、図３に示すように積層体２０に、ｚ方向に沿ったメモリホール２４を形成する。図３以下の図面では、半導体基板１０を省略している。このメモリホール２４は絶縁層２１と犠牲層２２を構成する積層体２０を貫通する。このメモリホール２４は例えばリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて形成する。

【0049】

次に、図４に示すように、メモリホール２４の内壁に、ストッパ膜（カバー膜）２６として、シリコン酸化膜を形成する。このカバー膜２６上に、電荷蓄積膜の一部となる電荷蓄積膜２８として、例えば厚さが２ｎｍのシリコン窒化膜を形成する。この電荷蓄積膜２８上に、トンネル絶縁膜３０として、例えば厚さが５ｎｍのシリコン酸窒化膜を形成する。このトンネル絶縁膜３０上に例えば厚さが７ｎｍの半導体層３２を形成する。カバー膜２６、電荷蓄積膜２８、およびトンネル絶縁膜３０は、例えばＣＶＤ法によって形成される。半導体層３２の材料として典型的にはポリシリコンが用いられる。しかし、表面ラフネスの観点から、アモルファスシリコンを低温（例えば５００℃程度）で形成した後に例えば８００℃以上での熱処理を施すによって結晶化する方法が用いられる。なお、カバー膜２６、電荷蓄積膜２８、トンネル絶縁膜３０の材料は一例であり、図１Ａ、図１Ｂ、および、後の図１１に説明する実施形態の半導体装置の構造を実現可能な材料であれば特に限定されない。

【0050】

次に、図５に示すように、メモリホール２４をコア絶縁膜３３で埋め込む。コア絶縁膜３３は、例えば、シリコン酸化膜である。以下の説明では、図５に示す中心線Ｃ－Ｃに対して対称の断面となるので、中心線Ｃ－Ｃより左側の断面について説明する。なお、以下の図面においては、トンネル絶縁膜３０、半導体層３２、および、コア絶縁膜３３は表示しない。

【0051】

その後、メモリホール２４の周囲に積層体２０を貫通する溝を開口して、この溝から犠牲層２２を除去する。犠牲層２２の除去により、カバー膜２６が露出する。犠牲層２２の除去には、通常加熱したリン酸薬液が使用される。この薬液処理により、除去されたシリコン窒化層の跡には空隙２２ａが生ずる。もとの犠牲層２２の形状をトレースするような空隙２２ａが生ずる（図６参照）。

【0052】

絶縁層２１のｚ方向の厚さＴ２１は、例えば、２０ｎｍである。カバー膜２６のｙ方向の厚さＴ２６ａは、例えば、７．０ｎｍである。

【0053】

次に、図７に示すように、０．５％程度に希釈したフッ化水素酸（ＨＦ）薬液により、カバー膜２６を部分的に除去する。これにより、空隙２２ａには電荷蓄積膜２８の一部が露出する。

【0054】

尚、希釈したフッ化水素酸（ＨＦ）薬液により、絶縁層２１の表面も一部除去される。カバー膜２６のエッチングレートは、絶縁層２１のエッチングレートよりも低いため、カバー膜２６に、電荷蓄積膜２８と接する裾部２６ｈが形成される。

【0055】

次に、図８に示すように、インヒビタＩＮを供給する。インヒビタＩＮは、絶縁層２１およびカバー膜２６の表面を終端する。インヒビタＩＮは、後の電荷蓄積膜２９の選択成長のために、絶縁層２１およびカバー膜２６への電荷蓄積膜２９のプリカーサ（前駆体）の吸着を阻害する。尚、図９以降では、インヒビタＩＮは省略されている。また、インヒビタＩＮを除去する工程が追加されてもよく、若しくは、後の工程において電荷蓄積膜２８の表面に選択的に電荷蓄積膜２９の形成が可能であれば、インヒビタは必ずしも用いなくてもよい。

【0056】

次に、図９に示すように、露出した電荷蓄積膜２８の表面を基点として、電荷蓄積膜２９の選択成長を行う。電荷蓄積膜２９は、電荷蓄積膜２８よりも高い比誘電率を有する。電荷蓄積膜２９は、例えば、上述したｈｉｇｈ－ｋ膜である。この例において、電荷蓄積膜２９は、例えば、ＨｆＮ、ＨｆＯ_２、または、ＨｆＯＮである。

【0057】

電荷蓄積膜２９としてのＨｆＮの成膜（選択成長）は、ＨｆＣｌ_４を供給し、真空引き／パージを行い、ＮＨ_３を供給することを１サイクルとするＡＬＤ（Atomic Layer Deposition）法により行われる。ＨｆＣｌ_４の供給は、例えば、２００℃～４５０℃の処理温度で行われる。ＮＨ_３の供給は、例えば、２００℃～４５０℃の処理温度で行われる。

【0058】

尚、ＨｆＮの形成後にＨｆＮを酸化処理することにより、電荷蓄積膜２９としてＨｆＯ_２が形成されてもよい。酸化処理は、例えば、ドライ酸化、ウェット酸化、または、ラジカル酸化等である。また、電荷蓄積膜２９としてＨｆＯＮが形成されてもよい。ＨｆＮからＨｆＯＮを形成する場合、例えば、所望のＮ濃度になるように、上記の酸化処理の温度および／または時間をパラメータとして適宜変更させることにより行われる。また、電荷蓄積膜２９の組成は、後で説明するように、ＨｆＮ、ＨｆＯ_２、または、ＨｆＯＮに限られない。

【0059】

実施形態の電荷蓄積膜は、電荷蓄積膜２８と電荷蓄積膜２９とを含む。この処理により電荷蓄積層の一部となる電荷蓄積膜２９をｙ方向の厚さが約１ｎｍ～約２ｎｍ程度形成される。これにより、空隙２２ａのy方向において、電荷蓄積膜のｙ方向の厚さは、電荷蓄積膜２８の厚さ（約１ｎｍ～約３ｎｍ）と電荷蓄積膜２９の厚さ（約１ｎｍ～約２ｎｍ）との和となる。しかし、電荷蓄積膜２９が設けられない領域の電荷蓄積膜は電荷蓄積膜２８となり、その厚さが約１ｎｍ～約３ｎｍとなる。すなわち、電荷蓄積膜を構成する電荷蓄積膜２８は半導体層３２の延在する方向（ｚ方向）に連続しているが、電荷蓄積膜２９は、カバー膜２６によってｚ方向において分断されている。したがって、電荷蓄積膜の疑似分断構造が形成される。

【0060】

ここで、図９に示すように、電荷蓄積膜２９の上端および下端は、中央部と比較して厚く形成されづらい場合がある。これは、例えば、電荷蓄積膜２９の選択成長を行う際に、絶縁層２１およびカバー膜２６へのプリカーサの吸着を阻害するインヒビタＩＮを用いる場合、インヒビタＩＮが、カバー膜２６付近の電荷蓄積膜２８の表面にわずかに付着してしまうためと考えられる。また、インヒビタＩＮを用いない場合であっても、電荷蓄積膜２９の上端および下端は、中央部と比較してシリコン原料が吸着しにくい場合がある。

【0061】

電荷蓄積膜２９の積層体２０に対向する面は、積層体２０に向かって凸形状を有する。電荷蓄積膜２９のｙ方向の厚さＴ２９は、例えば、１ｎｍ～２ｎｍである。幅Ｗ２９は、電荷蓄積膜２９のｚ方向の幅を示す。

【0062】

また、電荷蓄積膜２９は、電荷蓄積膜２８から積層体２０に向けて、ｙ方向に突出するように配置される。従って、電荷蓄積膜２８は、半導体層３２に対向する面に凹凸を有しない。すなわち、電荷蓄積膜２８の半導体層３２に対向する面は略平坦である。尚、電荷蓄積膜２８のｙ方向の厚さは、ｚ方向に沿ってほぼ一定である。電荷蓄積膜２９が設けられる領域で、電荷蓄積膜がｙ方向に厚くなっている。

【0063】

次に、図１０に示すように、電荷蓄積膜２９の上に、ブロック膜３７ａを選択的に形成する。電荷蓄積膜２９が、例えば、ＨｆＯＮおよびＨｆＡｌＯＮの場合、結晶化することで表層ＯＨ基が解離する（膜中におけるＨ濃度は、例えば１．０×１０^１９～１．０×１０^２１ａｔｏｍｓ／ｃｍ^３となる）。これにより、シリコン窒化膜上にシリコン窒化膜を形成する場合と同じようにインヒビタを用いたプロセスで、電荷蓄積膜２９の上にシリコン窒化膜を形成することができる。その後、形成されたシリコン窒化膜を酸化することにより、形成されたシリコン窒化膜がシリコン酸化膜にコンバージョンされる。これにより、電荷蓄積膜２９の上にシリコン窒化膜を含むブロック膜３７ａが選択的に形成される。

【0064】

ブロック膜３７ａのｙ方向の厚さは、例えば、５ｎｍ～７ｎｍである。

【0065】

次に、図１１に示すように、空隙２２ａの底面および側面を覆うように、例えば酸化アルミニウムを含むブロック膜３７を形成する。尚、ブロック膜３７を覆うように、例えばＴｉＮを含むバリアメタルを形成してもよい。

【0066】

次に、空隙２２ａを配線材料、例えばＷ（タングステン）で埋め込み、ワード線（電極）４０を形成し、半導体装置を完成する。

【0067】

上記の電荷蓄積膜の疑似分断構造について説明したように、電荷蓄積膜２８および電荷蓄積膜２９のｙ方向の厚さの和は、電荷蓄積膜２８のｙ方向の厚さよりも大きい。

【0068】

以上のように、第１実施形態では、電荷蓄積膜２８および電荷蓄積膜２９のｙ方向の厚さの和は、電荷蓄積膜２８のｙ方向の厚さよりも大きい。これにより、書き込み特性を向上させることができる。

【0069】

また、電荷蓄積膜２８はチャネルとなる半導体層３２が延びた方向（ｚ方向）に沿って連続しているが、電荷蓄積膜２９は絶縁層２１およびカバー膜２６によって、チャネルとなる半導体層３２が延びた方向（ｚ方向）で分断されているので、チャネルとなる半導体層３２が延びた方向（ｚ方向）に電荷が抜けるのを抑制することができる。これにより、本実施形態によれば、電荷保持特性の劣化を抑制することができる。

【0070】

また、電荷蓄積膜２９は、ｈｉｇｈ－ｋ膜である。これにより、電荷蓄積膜自体の機能を改善することができる。この結果、電荷蓄積膜を薄くすることができ、かつ、ライト／イレース特性（Ｗ／Ｅ特性）を向上させることができる。

【0071】

また、電荷蓄積膜２９の組成の他の例について説明する。

【0072】

図９に示す工程において、ＨｆＣｌ_４の供給が変更または追加されてもよい。ＨｆＣｌ_４に対して、ＡｌＣｌ_３および／またはＺｒＣｌ_４等を供給または追加されてもよい。これにより、例えば、ＨｆおよびＡｌを含む電荷蓄積膜２９、ＨｆおよびＺｒを含む電荷蓄積膜２９、Ｈｆ、ＡｌおよびＺｒを含む電荷蓄積膜２９、または、ＡｌおよびＺｒを含む電荷蓄積膜２９等が形成されてもよい。

【0073】

ＨｆＡｌＮを含む電荷蓄積膜２９の形成について説明する。電荷蓄積膜２９の成膜は、順にＨｆＣｌ_４を供給し、真空引き／パージを行い、ＮＨ_３を供給し、真空引き／パージを行い、ＡｌＣｌ_３を供給し、真空引き／パージを行い、ＮＨ_３を供給することを１サイクルとするＡＬＤ法により行われる。また、ＨｆＡｌＮを含む電荷蓄積膜２９の成膜は、ＨｆＣｌ_４を供給し、真空引き／パージを行い、ＡｌＣｌ_３を供給し、真空引き／パージを行い、ＮＨ_３を供給することを１サイクルとするＡＬＤ法により行われてもよい。また、上記２つのフロー例において、ＨｆＣｌ_４およびＡｌＣｌ_３の供給の順番を入れ替えたＡＬＤ法が行われてもよい。また、窒化剤として、ＮＨ_３の代わりにＮ_２Ｈ_４を用いたＡＬＤ法が行われてもよい。

【0074】

尚、ＨｆＡｌＮの形成後にＨｆＡｌＮを酸化処理することにより、電荷蓄積膜２９としてＨｆＡｌＯ_２が形成されてもよい。また、例えば、酸化処理のパラメータ変更により、電荷蓄積膜２９としてＨｆＡｌＯＮが形成されてもよい。

【0075】

ＨｆＺｒＮを含む電荷蓄積膜２９の形成について説明する。電荷蓄積膜２９の成膜は、ＨｆＡｌＮを含む電荷蓄積膜２９の上記４つの成膜フローにおいて、ＡｌＣｌ_３の代わりにＺｒＣｌ_４が用いたＡＬＤ法により行われる。

【0076】

尚、ＨｆＺｒＮの形成後にＨｆＺｒＮを酸化処理することにより、電荷蓄積膜２９としてＨｆＺｒＯ_２が形成されてもよい。また、例えば、酸化処理のパラメータ変更により、電荷蓄積膜２９としてＨｆＺｒＯＮが形成されてもよい。

【0077】

ＨｆＡｌＺｒＮを含む電荷蓄積膜２９の形成について説明する。電荷蓄積膜２９の成膜は、ＨｆＡｌＮを含む電荷蓄積膜２９の上記４つの成膜フローにおいて、ＺｒＣｌ_４を供給し、真空引き／パージを行い、ＮＨ_３を供給するステップを挿入したＡＬＤ法により行われる。上記ステップは、ＮＨ_３を供給し、真空引き／パージを行った後であれば、いずれのタイミングで挿入されてもよい。

【0078】

尚、ＨｆＡｌＺｒＮの形成後にＨｆＡｌＺｒＮを酸化処理することにより、電荷蓄積膜２９としてＨｆＡｌＺｒＯ_２が形成されてもよい。また、例えば、酸化処理のパラメータ変更により、電荷蓄積膜２９としてＨｆＡｌＺｒＯＮが形成されてもよい。

【0079】

ＡｌＺｒＮを含む電荷蓄積膜２９の形成について説明する。電荷蓄積膜２９の成膜は、ＨｆＡｌＮを含む電荷蓄積膜２９の上記４つの成膜フローにおいて、ＨｆＣｌ_３の代わりにＺｒＣｌ_４が用いたＡＬＤ法により行われる。

【0080】

尚、ＡｌＺｒＮの形成後にＡｌＺｒＮを酸化処理することにより、電荷蓄積膜２９としてＡｌＺｒＯ_２が形成されてもよい。また、例えば、酸化処理のパラメータ変更により、電荷蓄積膜２９としてＡｌＺｒＯＮが形成されてもよい。

【0081】

（第１実施形態の第１比較例）
第１比較例として、電荷蓄積膜２９が設けられない場合がある。第１比較例は、電荷蓄積膜が疑似分断構造を有さず、平坦である点で、第１実施形態とは異なっている。第１比較例では、シリコン窒化膜である電荷蓄積膜の膜厚が５ｎｍである場合、ＩＳＰＰ（書き込み効率）は、０．７７である。

【0082】

これに対して、第１実施形態では、電荷蓄積膜２９がＨｆＡｌＯ（例えば７５％以下のＡｌを含む）であり、シリコン窒化膜である電荷蓄積膜２８の膜厚および電荷蓄積膜２９の膜厚の和が３ｎｍである場合、ＩＳＰＰ（書き込み効率）は、０．９０Ｖ／Ｖ以上である。従って、電荷蓄積膜２８、２９を含む電荷蓄積膜の膜厚を小さくすることができ、かつ、ＩＳＰＰ等の特性を改善することができる。

【0083】

（第１実施形態の第２比較例）
第２比較例による半導体装置について図１２乃至図１３を参照して説明する。第２比較例は、電荷蓄積膜２９に代えて、シリコン窒化膜である電荷蓄積膜２９ａが設けられる点で、第１実施形態とは異なっている。

【0084】

まず、第１実施形態の図２～図５とほぼ同様に、積層体２０およびメモリホール２４を形成し、メモリホール２４内にカバー膜２６、電荷蓄積膜２８、トンネル絶縁膜３０、半導体層３２、および、コア絶縁膜３３を形成する。

【0085】

次に、第１実施形態の図６に対応する図１２に示すように、犠牲層２２を除去する。

【0086】

カバー膜２６のｙ方向の厚さＴ２６ｂは、例えば、９．５ｎｍである。電荷蓄積膜２８のｙ方向の厚さＴ２８は、例えば、２．０ｎｍである。

【0087】

次に、図１３に示すように、カバー膜２６を部分的に除去し（第１実施形態の図７と同様）、露出した電荷蓄積膜２８（シード膜）の表面を基点として電荷蓄積膜２９ａの選択成長を行う。電荷蓄積膜２９ａは、例えば、シリコン窒化膜である。また、図１３に示す例では、電荷蓄積膜２９の断面形状は、凸レンズ状である。これは、ライト／イレース特性（Ｗ／Ｅ特性）の劣化につながる。

【0088】

電荷蓄積膜２９ａのｙ方向の厚さＴ２９ａは、例えば、３．５ｎｍである。幅Ｗ２９ａは、電荷蓄積膜２９ａのｚ方向の幅を示す。

【0089】

その後、第１実施形態における図１１に示す工程と同様の工程により、半導体装置を完成する。

【0090】

電荷蓄積膜２９は、ｈｉｇｈ－ｋ膜であるため、電荷のトラップ性が高い。これにより、電荷蓄積膜２９を電荷蓄積膜２９ａよりも薄くすることができる。

【0091】

図１３において、電荷蓄積膜２８の厚さＴ２８を２ｎｍとした場合、図１２に示すカバー膜２６の膜厚Ｔ２６ｂは、９．５ｎｍ必要になる。カバー膜２６はリン酸薬液のストッパとしての機能が求められるため、カバー膜２６は、熱酸化膜に近い膜質が求められ、絶縁層２１とのフッ化水素酸（ＨＦ）薬液の選択比が生じてしまう。尚、絶縁層２１は、例えば、ＴＥＯＳ（Tetra-ethoxy silane）である。従って、カバー膜２６の厚さＴ２６ｂに比例して裾引き量が増大する（裾部２６ｈがｚ方向に長くなる）ために、幅Ｗ２９ａが縮小してしまう。

【0092】

図９に示す厚さＴ２９が１ｎｍである電荷蓄積膜２９が、図１３に示す厚さＴ２９ａが３．５ｎｍである電荷蓄積膜２９ａ相当の電荷トラップ性を有する場合、図６に示すカバー膜２６の厚さＴ２６ａを、厚さＴ２６ｂの９．５ｎｍから７．０ｎｍに小さくすることができる。これにより、図９に示すカバー膜２６の裾部２６ｈをｚ方向に短くすることができ、幅Ｗ２９を、幅Ｗ２９ａに対して、例えば、１．２倍広げることができる。この結果、電荷蓄積膜２９の凸レンズ状の断面形状が抑制され、ライト／イレース特性（Ｗ／Ｅ特性）を向上させることができる。また、カバー膜２６の厚さＴ２６を小さくすることができるため、設計時においてメモリホール２４間の間隔（マージン）を広げる必要がない。

【0093】

また、電荷蓄積膜２９が高い電荷のトラップ性を有するため、電荷蓄積膜２９中の準位を介して隣接セル方向へ電荷が横抜けする可能性が高くなる。従って、電荷蓄積膜２９は、電荷蓄積膜の分断構造（疑似分断構造または完全分断構造）と併用されることが望ましい。

【0094】

（第２実施形態）
図１４は、第２実施形態の半導体装置のメモリセルアレイ１００の模式断面図である。第２実施形態は、積層体２０側ではなく、メモリホール２４側から電荷蓄積膜の疑似分断構造が形成される点で、第１実施形態とは異なっている。

【0095】

以下の説明では、図５に示す中心線Ｃ－Ｃに対して対称の断面となるので、中心線Ｃ－Ｃより左側の断面について説明する。なお、以下の図面においては、コア絶縁膜３３は表示しない。

【0096】

図１４に示す例では、図１Ａを参照して説明した第１実施形態と比較して、カバー膜２６が設けられていない。

【0097】

ブロック膜３７ａは、電荷蓄積膜２８および電荷蓄積膜２９に沿って、ｚ方向に連続して延びるように設けられる。

【0098】

メモリセルアレイ１００は、絶縁膜４１をさらに備える。絶縁膜４１は、絶縁層２１と、ブロック膜３７ａと、の間に設けられる。絶縁膜４１は、例えば、酸化シリコンを含む。

【0099】

第２実施形態による半導体装置について図１５乃至図１９を参照して説明する。図１５に示す工程は、図２および図３と同様の工程の後に行われる。

【0100】

メモリホール２４の形成後（図３を参照）、図１５に示すように、メモリホール２４の内側面の絶縁層２１の上に絶縁膜４１を選択的に形成する。より詳細には、絶縁層２１から（絶縁層２１の表面を基点として）絶縁膜４１を選択的に成長させる。これにより、犠牲層２２に対応する領域に、絶縁膜４１の開口部が形成される。

【0101】

次に、図１６に示すように、犠牲層２２および絶縁膜４１の上に、ブロック膜３７ａを形成する。

【0102】

次に、図１７に示すように、ブロック膜３７ａの上に電荷蓄積膜２９を形成する。電荷蓄積膜２９の形成は、電荷蓄積膜２９の成膜（堆積）およびエッチングを繰り返すことにより行われる。より詳細には、電荷蓄積膜２９の形成は、電荷蓄積膜２９の成膜（堆積）およびエッチングをｉｎ－ｓｉｔｕで（同一炉内で）繰り返すことにより行われる。これにより、電荷蓄積膜２９は、表面が略平坦になるように形成される。電荷蓄積膜２９の成膜（堆積）は、例えば、ＡＬＤ法により行われる。電荷蓄積膜２９のエッチングは、例えば、原子層エッチング（Atomic Layer Etching、ＡＬＥ）により行われる。

【0103】

次に、図１８に示すように、絶縁膜４１に対応する領域のブロック膜３７ａが露出するまで、電荷蓄積膜２９を除去する。電荷蓄積膜２９の除去は、例えば、混酸を用いたウェットエッチングにより行われる。

【0104】

次に、図１９に示すように、ブロック膜３７ａおよび電荷蓄積膜２９の上に電荷蓄積膜２８を形成し、電荷蓄積膜２８の上にトンネル絶縁膜３０を形成し、トンネル絶縁膜３０の上に半導体層３２を形成する。

【0105】

その後、図６に示す工程と同様に犠牲層２２を除去し、図１１に示す工程と同様にブロック膜３７およびワード線４０を形成することにより、図１４に示す半導体装置が完成する。尚、ブロック膜３７を覆うように、例えばＴｉＮを含むバリアメタルを形成してもよい。

【0106】

第２実施形態のように、メモリホール２４側から電荷蓄積膜の疑似分断構造が形成されてもよい。第２実施形態による半導体装置は、第１実施形態と同様の効果を得ることができる。

【0107】

また、図１４に示すように、電荷蓄積膜２９の積層体２０に対向する面は、ｚ方向に沿って略平坦である。電荷蓄積膜２９の半導体層３２に対向する面は、ｚ方向に沿って略平坦である。

【0108】

また、電荷蓄積膜２９の半導体層３２に対向する面、並びに、電荷蓄積膜２９に対応する領域における電荷蓄積膜２８、トンネル絶縁膜３０、および、半導体層３２のラフネスは、０．５ｎｍ以下である。

【0109】

（第２実施形態の第１変形例）
第２実施形態の第１変形例による半導体装置について図２０および図２１を参照して説明する。第２実施形態の第１変形例は、絶縁膜４１の開口部の間口（縁）が矩形ではない点で、第２実施形態とは異なっている。

【0110】

図２０に示す工程は、第２実施形態における図１６に示す工程に対応する。図２０に示すように、絶縁膜４１の裾引き等により、絶縁膜４１の開口部の間口は、矩形に形成することが難しい場合がある。

【0111】

図２１に示す工程は、第２実施形態における図１８に示す工程に対応する。図２１に示すように、表面が略平坦になるように、すなわち、表面がブロック膜３７ａの表面と面一になるように、電荷蓄積膜２９が形成される。

【0112】

第２実施形態の第１変形例のように、絶縁膜４１の開口部の間口（縁）が矩形ではなくてもよい。第２実施形態の第１変形例による半導体装置は、第２実施形態と同様の効果を得ることができる。

【0113】

（第２実施形態の第２変形例）
図２２は、第２実施形態の第２変形例の半導体装置のメモリセルアレイ１００の模式断面図である。第２実施形態の第２変形例は、電荷蓄積膜２８がｈｉｇｈ－ｋ膜である点で、第２実施形態とは異なっている。

【0114】

電荷蓄積膜２８は、ｈｉｇｈ－ｋ膜である。電荷蓄積膜２８は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である。電荷蓄積膜２８は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の２つ以上を含む、酸化膜、窒化膜、または、酸窒化膜でもよい。電荷蓄積膜２８の組成は、電荷蓄積膜２９の組成と同じであるが、異なっていてもよい。

【0115】

第２実施形態の第２変形例のように、電荷蓄積膜２８がｈｉｇｈ－ｋ膜であってもよい。第２実施形態の第２変形例による半導体装置は、第２実施形態と同様の効果を得ることができる。

【0116】

（第２実施形態の第３変形例）
図２３は、第２実施形態の第３変形例の半導体装置のメモリセルアレイ１００の模式断面図である。第２実施形態の第３変形例は、電荷蓄積膜２８が設けられない点で、第２実施形態とは異なっている。

【0117】

電荷蓄積膜２８が設けられないため、電荷蓄積膜の完全分断構造が形成される。これにより、チャネルとなる半導体層３２が延びた方向（ｚ方向）に電荷が抜けるのをさらに抑制することができる。従って、電荷保持特性をさらに向上させることができる。

【0118】

第２実施形態の第３変形例のように、電荷蓄積膜２８が設けられなくてもよい。第２実施形態の第３変形例による半導体装置は、第２実施形態と同様の効果を得ることができる。

【0119】

（第３実施形態）
第３実施形態による半導体装置について図２４乃至図３０を参照して説明する。第３実施形態は、絶縁膜４１の形成方法が異なる点で、第２実施形態とは異なっている。図２４乃至図３０に示す工程は、図２および図３と同様の工程の後に行われる。

【0120】

メモリホール２４の形成後（図３を参照）、図２４に示すように、メモリホール２４の内側面の犠牲層２２の上に絶縁膜４２を選択的に形成する。絶縁膜４２は、例えば、酸化シリコンを含む。絶縁膜４２の形成は、犠牲層２２の上にシリコン窒化膜を選択的に成膜し、シリコン窒化膜を酸化することにより行われる。

【0121】

次に、図２５に示すように、絶縁層２１および絶縁膜４２の上に絶縁膜４３を形成する。絶縁膜４３は、例えば、窒化シリコンを含む。絶縁膜４３の形成は、例えば、ＡＬＤ法により行われる。

【0122】

次に、図２６に示すように、絶縁膜４２が露出するまで、絶縁膜４３を除去する。絶縁膜４３の除去は、加熱したリン酸薬液を用いたウェットエッチングにより行われる。

【0123】

次に、図２７に示すように、絶縁膜４２を選択的に除去する。絶縁膜４２の除去は、希釈したフッ化水素酸（ＨＦ）薬液を用いたウェットエッチングにより行われる。これにより、絶縁層２１の上に絶縁膜４３が残る。

【0124】

次に、図２８に示すように、絶縁膜４３を酸化することにより、絶縁膜４１を形成する。酸化は、例えば、ラジカル酸化である。

【0125】

次に、図２９に示すように、犠牲層２２および絶縁膜４１の上に、ブロック膜３７ａを形成する（第２実施形態における図１６に示す工程と同様）。

【0126】

次に、図３０に示すように、ブロック膜３７ａの上に電荷蓄積膜２９を形成する（第２実施形態における図１７に示す工程と同様）。

【0127】

その後、第２実施形態における図１８以降の工程と同様の工程により、半導体装置を完成する。

【0128】

第３実施形態のように、絶縁膜４１の形成方法が異なっていてもよい。第３実施形態による半導体装置は、第２実施形態と同様の効果を得ることができる。

【0129】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0130】

１０ 半導体基板、２０ 積層体、２１ 絶縁層、２１ａ 不純物、２１ｂ 不純物含有層、２２ 犠牲層、２２ａ 空隙、２４ メモリホール、２６ カバー膜、２８ 電荷蓄積膜、２９ 電荷蓄積膜、３７ ブロック膜、３７ａ ブロック膜、４１ 絶縁膜、４２ 絶縁膜、４２ 絶縁膜

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】