特開 2025-28771 レール・ツー・レールｎＭＯＳ増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025028771

(43)【公開日】2025-03-03

(54)【発明の名称】レール・ツー・レールｎＭＯＳ増幅器

(51)【国際特許分類】

   H03F 1/32 20060101AFI20250221BHJP

   H03F 3/45 20060101ALI20250221BHJP

   H03F 3/68 20060101ALI20250221BHJP

   H03F 3/34 20060101ALI20250221BHJP

【ＦＩ】

H03F1/32

H03F3/45

H03F3/68

H03F3/34 210

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2024134009

(22)【出願日】2024-08-09

(31)【優先権主張番号】18/452,265

(32)【優先日】2023-08-18

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】523032401

【氏名又は名称】ルネサス デザイン （ユーケー） リミテッド

【氏名又は名称原語表記】Ｒｅｎｅｓａｓ Ｄｅｓｉｇｎ （ＵＫ） Ｌｉｍｉｔｅｄ

【住所又は居所原語表記】Ｄｕｋｅｓ Ｍｅａｄｏｗ， Ｍｉｌｌｂｏａｒｄ Ｒｏａｄ， Ｂｏｕｒｎｅ Ｅｎｄ ＳＬ８ ５ＦＨ， Ｕｎｉｔｅｄ Ｋｉｎｇｄｏｍ

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】浅野 大樹

(72)【発明者】

【氏名】大倉 鉄郎

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AA21

5J500AC02

5J500AC13

5J500AC21

5J500AC32

5J500AC36

5J500AC86

5J500AC87

5J500AC92

5J500AF15

5J500AH10

5J500AH25

5J500AK02

5J500AK09

5J500AK21

5J500AM05

5J500AT01

5J500DN04

5J500NG01

(57)【要約】      （修正有）

【課題】完全／大きなレール・ツー・レール範囲内で高い線形性を有するレール・ツー・レール増幅器アセンブリを提供する。
【解決手段】増幅器アセンブリ１０は、第１の入力レベル範囲のための第１の信号入力ノード１２に接続された第１の入力回路２０と、第２の入力レベル範囲のための第２の信号入力ノード１４に接続された第２の入力回路３０と、第１の入力回路、第２の入力回路及び増幅器アセンブリの出力ノード１６に結合された負荷回路と、を含む。ここで、第１の入力回路は、第１の補助制御トランジスタ要素２６と、第１の制御トランジスタ要素２４と、を含む。第１の信号入力ノードは、第１の制御トランジスタ要素の制御端子および第１の補助制御トランジスタ要素の制御端子に結合される。第１の制御トランジスタ要素に並列に接続された経路は、第１の補助制御トランジスタ要素を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

レール・ツー・レール増幅器として使用するのに適した増幅器アセンブリであって、
第１の入力レベル範囲のための第１の信号入力ノードに接続された第１の入力回路と、
第２の入力レベル範囲のための第２の信号入力ノードに接続された第２の入力回路と、
前記第１の入力回路、前記第２の入力回路、および前記増幅器アセンブリの出力ノードに結合された負荷回路と、
を含み、
前記第１の入力回路は、第１の補助制御トランジスタ要素と、第１の制御トランジスタ要素と、を含み、
前記第１の信号入力ノードは、前記第１の制御トランジスタ要素の制御端子および前記第１の補助制御トランジスタ要素の制御端子に結合され、
前記第１の制御トランジスタ要素に並列に接続された経路は、前記第１の補助制御トランジスタ要素を含む、
増幅器アセンブリ。

【請求項2】

前記第１の入力回路は、第１のクランプ回路を含み、
前記第１の制御トランジスタ要素に並列に接続された前記経路は、直列に接続された前記第１のクランプ回路を含む、
請求項１に記載の増幅器アセンブリ。

【請求項3】

前記第１のクランプ回路は、第１のクランプトランジスタ要素を含み、前記第１のクランプトランジスタ要素の制御端子は、バイアス入力ノードにおける電気量によって制御される、請求項２に記載の増幅器アセンブリ。

【請求項4】

前記第２の入力回路は、第２の補助制御トランジスタ要素と、第２の制御トランジスタ要素と、を含み、
前記第２の信号入力ノードは、前記第２の制御トランジスタ要素の制御端子および前記第２の補助制御トランジスタ要素の制御端子に結合され、
前記第２の制御トランジスタ要素に並列に接続された経路は、前記第２の補助制御トランジスタ要素を含む、
請求項１に記載の増幅器アセンブリ。

【請求項5】

前記第２の入力回路は、第２のクランプ回路を含み、
前記第２の制御トランジスタ要素に並列に接続された前記経路は、直列に接続された前記第２のクランプ回路を含む、
請求項４に記載の増幅器アセンブリ。

【請求項6】

前記第２のクランプ回路は、第２のクランプトランジスタ要素を含み、前記第２のクランプトランジスタ要素の制御端子は、バイアス入力ノードにおける電気量によって制御される、請求項５に記載の増幅器アセンブリ。

【請求項7】

前記第１のクランプトランジスタ要素、前記第１の補助制御トランジスタ要素、前記第１の制御トランジスタ要素、前記第２のクランプトランジスタ要素、前記第２の補助制御トランジスタ要素、および／または前記第２の制御トランジスタ要素は、ｎＭＯＳトランジスタ要素であり、且つ／または
前記第１の入力回路および／または前記第２の入力回路のすべてのトランジスタ要素は、ｎＭＯＳトランジスタ要素である、
請求項１に記載の増幅器アセンブリ。

【請求項8】

前記第１のクランプトランジスタ要素、前記第１の補助制御トランジスタ要素、前記第２のクランプトランジスタ要素、および／または前記第２の補助制御トランジスタ要素は、ネイティブＭＯＳトランジスタ要素であり、且つ／または
前記第１の制御トランジスタ要素および／または前記第２の制御トランジスタ要素は、標準ＭＯＳトランジスタ要素である、
請求項１に記載の増幅器アセンブリ。

【請求項9】

前記負荷回路は、前記第１の入力回路の出力電気量および前記第２の入力回路の出力電気量に基づいて前記増幅器アセンブリの出力を制御するための出力トランジスタ要素を含む、請求項１に記載の増幅器アセンブリ。

【請求項10】

前記負荷回路は、出力トランジスタ要素を含み、前記第１の入力回路および前記第２の入力回路は、前記出力トランジスタ要素の制御端子における電気量に影響を与える、請求項１に記載の増幅器アセンブリ。

【請求項11】

前記負荷回路は、電流ミラー回路と、出力トランジスタ要素と、を含み、
前記電流ミラー回路は、前記第１の入力回路、前記第２の入力回路、および前記出力トランジスタ要素に結合され、
前記出力トランジスタ要素は、前記増幅器アセンブリの出力を制御する、
請求項１に記載の増幅器アセンブリ。

【請求項12】

前記負荷回路は、出力トランジスタ要素と、第１の負荷トランジスタ要素と、第２の負荷トランジスタ要素と、を含み、
前記第１の入力回路は、前記第１の負荷トランジスタ要素の制御端子、前記第２の負荷トランジスタ要素の制御端子、および前記第１の負荷トランジスタ要素のチャネルに結合され、
前記第２の入力回路は、前記第２の負荷トランジスタ要素のチャネルおよび前記出力トランジスタ要素の制御端子に結合され、
前記出力トランジスタ要素のチャネルは、前記増幅器アセンブリの出力に結合される、
請求項１に記載の増幅器アセンブリ。

【請求項13】

前記出力トランジスタ要素、前記第１の負荷トランジスタ要素、および／または前記第２の負荷トランジスタ要素は、ｐＭＯＳトランジスタ要素であり、且つ／または
前記負荷回路のすべてのトランジスタ要素は、ｐＭＯＳトランジスタ要素である、
請求項１２に記載の増幅器アセンブリ。

【請求項14】

前記出力トランジスタ要素、前記第１の負荷トランジスタ要素、および／または前記第２の負荷トランジスタ要素は、標準ＭＯＳトランジスタ要素であり、且つ／または
前記負荷回路のすべてのトランジスタ要素は、標準ＭＯＳトランジスタ要素である、
請求項１２に記載の増幅器アセンブリ。

【請求項15】

前記増幅器アセンブリの出力は、前記第１の信号入力ノードまたは前記第２の信号入力ノードに結合される、請求項１に記載の増幅器アセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、信号バッファに関する。信号バッファは、アナログフロントエンドに広く採用されている。ここでは、入力信号は、信号バッファを介してアナログフロントエンドに供給される。広範囲の入力信号電圧を扱うために、信号バッファは、通常、レール・ツー・レールで動作することが要求されている。

【背景技術】

【0002】

Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ，Ｄｏｕｇｌａｓ Ｒ．Ｈｏｌｂｅｒｇらによる「ＣＭＯＳ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ」（Ｏｘｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，２０１１年）では、単一のｐＭＯＳ、単一のｎＭＯＳ、およびｎＭＯＳとｐＭＯＳトランジスタを組み合わせた信号バッファの例が入力段として使用されている。しかしながら、入力段としてのｐＭＯＳまたはｎＭＯＳトランジスタは、電圧範囲が限られているため、必ずしもシステム要件を満たしていない。その一方で、ｐＭＯＳとｎＭＯＳの組み合わせは、レール・ツー・レールの入力段トポロジーに適していることがよく知られている。しかしながら、このセットアップでは定トランスコンダクタンスｇｍ回路と負荷段としての折り畳みカスケードが必要なため、定トランスコンダクタンスｇｍと折り畳みカスケード段の両方を使用すると、信号の静止電流Ｉｑと実装面積が増大する。また、回路全体の構造が複雑になる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

上述した問題に対処するために、レール・ツー・レール動作、低電力動作、および最小ダイ面積を実現する増幅器アセンブリが求められている。

【課題を解決するための手段】

【0004】

上述した問題を解決するために、本開示は、レール・ツー・レール増幅器として使用するのに適した増幅器アセンブリを提供する。

【0005】

増幅器アセンブリは、第１の信号入力ノードに接続された第１の入力回路と、第２の信号入力ノードに接続された第２の入力回路と、第１の入力回路、第２の入力回路、および増幅器アセンブリの出力ノードに結合された負荷回路と、を含む。第１の入力回路は、第１の補助制御トランジスタ要素と、第１の制御トランジスタ要素と、を含み、第１の信号入力ノードは、第１の制御トランジスタ要素の制御端子および第１の補助制御トランジスタ要素の制御端子に結合される。第１の制御トランジスタ要素に並列に接続された経路は、第１の補助制御トランジスタ要素を含む。第１の信号入力ノードにより、第１の入力信号が増幅器アセンブリに供給されてもよい。第２の信号入力ノードにより、第２の入力信号が供給されてもよい。第１の信号入力ノードにおいて、第１の入力レベル範囲を有する信号が供給されてもよい。第２の信号入力ノードにおいて、第２の入力レベル範囲を有する信号が供給されてもよい。一部の実施形態において、第１の入力レベル範囲および第２の入力レベル範囲は、同一であってもよく、重なっていてもよく、部分的に異なっていてもよく、完全に異なっていてもよい。

【0006】

「並列に接続」とういう表現は、回路接続の種類を指定する場合がある。一部の実施形態において、「並列に接続」という表現は、レイアウトの順序を指定しない場合がある。

【0007】

増幅器アセンブリのこの構成により、特に第１の入力ノードにおける低入力電圧に対して、第１の補助制御トランジスタ要素による増幅器アセンブリの線形性が高くなる。その結果、小さなダイ面積を有する、低電力動作の増幅器アセンブリが提供される。さらに、第１の補助制御トランジスタ要素による線形補償により、入力電圧オフセットが低減される可能性がある。このように、小さな入力電圧であっても、小さな実装面積で良好な精度を達成することができる。また、小さな面積における小さな入力オフセット電圧は、複雑な回路を必要とせず、レール・ツー・レール入力電圧範囲を増大させるためのコスト削減にも貢献する。

【0008】

一部の実施形態において、第１の入力回路は、第１のクランプ回路を含んでもよい。ここで、第１の制御トランジスタ要素に並列に接続された経路は、直列に接続された第１のクランプ回路を含んでもよい。第１のクランプ回路によって、第１の補助制御トランジスタ要素の動作点が画定されてもよい。このように、第１の信号入力ノードでの高入力電圧における第１の制御トランジスタの動作に対する第１の補助制御トランジスタ要素の悪影響を回避することができる。要約すると、完全／大きなレール・ツー・レール範囲内で高い線形性を有するレール・ツー・レール増幅器アセンブリを提供することができる。

【0009】

一部の実施形態において、第１のクランプ回路は、第１のクランプトランジスタ要素を含んでもよい。ここで、第１のクランプトランジスタ要素の制御端子は、バイアス入力ノードにおける電気量によって制御される。このように、第１の補助制御トランジスタ要素にかかるバイアスは、非常に柔軟で正確であるように適応されてもよい。そのため、伝達関数の精度を向上させることができる。さらに、第１の補助制御トランジスタ要素および第１の制御トランジスタ要素の不一致、ならびにその他の不一致を、少ない労力で効率よく調整することができる。

【0010】

一部の実施形態において、第２の入力回路は、第２の補助制御トランジスタ要素と、第２の制御トランジスタ要素と、を含んでもよい。ここで、第２の信号入力ノードは、第２の制御トランジスタ要素の制御端子および第２の補助制御トランジスタ要素の制御端子に結合されてもよい。第２の制御トランジスタ要素に並列に接続された経路は、第２の補助制御トランジスタ要素を含んでもよい。

【0011】

このように、第１および第２の補助制御トランジスタ要素によって、第１および第２の信号入力ノードの両方に対して増幅器アセンブリの高い線形性、特に低入力電圧が供給される増幅器アセンブリが提供されてもよい。その結果、小さなダイ面積を有する、低電力動作の増幅器アセンブリが提供される。さらに、第２の補助制御トランジスタ要素による線形補償により、入力電圧オフセットが低減される可能性がある。このように、小さな入力電圧であっても、小さな実装面積で良好な精度を達成することができる。また、小さな面積における小さな入力オフセット電圧は、複雑な回路を必要とせず、レール・ツー・レール入力電圧範囲を増大させるためのコスト削減にも貢献する。

【0012】

一部の実施形態において、第２の入力回路は、第２のクランプ回路を含んでもよい。ここで、第２の制御トランジスタ要素に並列に接続された経路は、直列に接続された第２のクランプ回路を含んでもよい。このように、第２の信号入力ノードでの高入力電圧における第１の制御トランジスタの動作に対する第２の補助制御トランジスタ要素の悪影響を回避することができる。要約すると、完全／大きなレール・ツー・レール範囲内で高い線形性を有するレール・ツー・レール増幅器アセンブリを提供することができる。

【0013】

一部の実施形態において、第２のクランプ回路は、第２のクランプトランジスタ要素を含んでもよい。ここで、第２のクランプトランジスタ要素の制御端子は、バイアス入力ノードにおける電気量によって制御されてもよい。このように、第２の補助制御トランジスタ要素のバイアスは、非常に柔軟で正確であるように適応されてもよい。そのため、伝達関数の精度を向上させることができる。さらに、第２の補助制御トランジスタ要素および第２の制御トランジスタ要素の不一致、ならびにその他の不一致を、少ない労力で効率よく調整することができる。

【0014】

一部の実施形態において、第１のクランプトランジスタ要素に結合されたバイアス入力ノードは、第２のクランプトランジスタ要素に結合されたバイアス入力ノードに結合されてもよい。したがって、バイアスは簡素化され、非常に高速に実行される。

【0015】

一部の実施形態において、第１のクランプトランジスタ要素に結合されたバイアス入力ノードは、第２のクランプトランジスタ要素に結合されたバイアス入力ノードから部分的にまたは完全に切り離されてもよい。したがって、特に第１の入力回路と第２の入力回路との間に不一致がある場合に、バイアスをより正確にかけることができ、増幅器アセンブリの全体的な線形性を改善することができる。

【0016】

一部の実施形態において、第１のクランプトランジスタ要素、第１の補助制御トランジスタ要素、第１の制御トランジスタ要素、第２のクランプトランジスタ要素、第２の補助制御トランジスタ要素、および／または第２の制御トランジスタ要素は、ｎＭＯＳトランジスタ要素であってもよい。一部の実施形態において、第１の入力回路および／または第２の入力回路のすべてのトランジスタ要素は、ｎＭＯＳトランジスタ要素であってもよい。第１および第２の入力回路としてｎＭＯＳトランジスタ要素を使用することで、第１および／または第２の信号入力ノードに印加される高入力電圧の取り扱いを改善することができる。

【0017】

一部の実施形態において、第１のクランプトランジスタ要素、第１の補助制御トランジスタ要素、第２のクランプトランジスタ要素、および／または第２の補助制御トランジスタ要素は、ネイティブＭＯＳトランジスタ要素であってもよい。第１および／または第２の補助制御トランジスタ要素の閾値電圧を低減することで、第１および／または第２の信号入力ノードにおける低電圧に関する感度を改善することができる。これにより、第１および／または第２の制御トランジスタ要素におけるオフセット電圧を改善することができ、低入力電圧における増幅器アセンブリの線形性を増大させることができる。さらに、第１の補助制御トランジスタ要素、第２の補助制御トランジスタ要素、第１のクランプトランジスタ要素、および第２のクランプトランジスタ要素のうちの１つまたは複数を含むネイティブ入力段は、増幅器の入力電圧範囲を拡大するのに役立ち、低入力電圧における入力オフセット電圧を低減することができる。また、ネイティブトランジスタ要素をクランプトランジスタ要素として使用することで、アナログ動作としてネイティブＭＯＳの第１／第２の補助制御トランジスタ要素を標準ＭＯＳの第１／第２の制御トランジスタ要素に切り替えるのに役立つことができる。したがって、ネイティブＭＯＳから標準ＭＯＳへの移行をスムーズに行うことができる。

【0018】

一部の実施形態において、第１の制御トランジスタ要素および／または第２の制御トランジスタ要素は、標準ＭＯＳトランジスタ要素であってもよい。これにより、中電圧および高入力電圧に対する増幅器アセンブリの伝達関数が線形になる可能性がある。

【0019】

一部の実施形態において、負荷回路は、第１の入力回路の出力電気量および第２の入力回路の出力電気量に基づいて増幅器アセンブリの出力を制御するための出力トランジスタ要素を含んでもよい。これは、増幅器アセンブリの電源電圧に近い高出力電圧が可能であるという利点を有する場合がある（レール・ツー・レール出力）。

【0020】

一部の実施形態において、負荷回路は、出力トランジスタ要素を含んでもよい。ここで、第１の入力回路および第２の入力回路は、出力トランジスタ要素の制御端子における電気量に影響を与えてもよい。これは、増幅器アセンブリの電源電圧に近い高出力電圧が可能であるという利点を有する場合がある（レール・ツー・レール出力）。

【0021】

一部の実施形態において、負荷回路は、電流ミラー回路と、出力トランジスタ要素と、を含んでもよい。ここで、電流ミラー回路は、第１の入力回路、第２の入力回路、および出力トランジスタ要素に結合されてもよく、出力トランジスタ要素は、増幅器アセンブリの出力を制御してもよい。これにより、増幅器アセンブリの出力を制御するために、第１の入力回路と第２の入力回路とを簡単且つ効率的に結合することができる。

【0022】

一部の実施形態において、負荷回路は、出力トランジスタ要素と、第１の負荷トランジスタ要素と、第２の負荷トランジスタ要素と、を含んでもよい。ここで、第１の入力回路は、第１の負荷トランジスタ要素の制御端子、第２の負荷トランジスタ要素の制御端子、および第１の負荷トランジスタ要素のチャネルに結合されてもよい。第２の入力回路は、第２の負荷トランジスタ要素のチャネルおよび出力トランジスタ要素の制御端子に結合されてもよく、出力トランジスタ要素のチャネルは、増幅器アセンブリの出力に結合されてもよい。これにより、増幅器アセンブリの出力を制御するために、第１の入力回路と第２の入力回路とを簡単且つ効率的に結合することができる。

【0023】

一部の実施形態において、出力トランジスタ要素、第１の負荷トランジスタ要素、および／または第２の負荷トランジスタ要素は、ｐＭＯＳトランジスタ要素であってもよい。一部の実施形態において、負荷回路のすべてのトランジスタ要素は、ｐＭＯＳトランジスタ要素であってもよい。これは、特に電源電圧に近い高出力電圧範囲を出力できるという利点を有する場合がある。さらに、全体的なリーク電流を低減することができる。

【0024】

一部の実施形態において、出力トランジスタ要素、第１の負荷トランジスタ要素、および／または第２の負荷トランジスタ要素は、標準ＭＯＳトランジスタ要素であってもよい。一部の実施形態において、負荷回路のすべてのトランジスタ要素は、標準ＭＯＳトランジスタ要素であってもよい。このように、増幅器アセンブリの全体的なサイズを低減し、トランスコンダクタンスを改善することができる。したがって、増幅器アセンブリの効率を増大させることができる。

【0025】

一部の実施形態において、増幅器アセンブリの出力は、第１の信号入力ノードまたは第２の信号入力ノードに結合されてもよい。このように、大きな電圧範囲と低損失を有する簡単で効率的な電圧フォロワを提供することができる。

【0026】

要約すると、補助制御トランジスタ要素が、入力ノードに接続された入力回路の制御トランジスタ要素に並列に接続されることで、レール・ツー・レール範囲が改善され、回路が簡素化された増幅器アセンブリが提供され得る。補助制御トランジスタ要素のドレイン／ソース間電圧は、低入力電圧においてそれぞれの入力回路の出力に関する制御トランジスタ要素のドレイン／ソース間電圧と比較して優位であってもよい。その一方で、補助制御トランジスタ要素は、高入力電圧においてクランプ回路、特にクランプトランジスタによって切り離されてもよい。このように、制御トランジスタ要素のドレイン／ソース間電圧は、高入力電圧においてそれぞれの入力回路の出力に関する補助制御トランジスタ要素のドレイン／ソース間電圧と比較して優位であってもよい。

【0027】

したがって、高い線形性をもつ伝達関数、小さな入力オフセット電圧、小さなダイ面積、および大きなレール・ツー・レール範囲を有する増幅器アセンブリが提供される。より詳細には、小さな面積をもつ小さな入力オフセット電圧は、良好な精度を達成するのに役立つ。また、小さな面積をもつ小さな入力オフセット電圧は、トリミングコストの削減にも役立つ。さらに、複雑な回路を使用することなくレール・ツー・レール入力電圧範囲を拡大することができるので、省エネルギー、ひいては放熱の低減につながる。また、大きなレール・ツー・レール増幅器アセンブリが簡素化されるので、小さな実装面積のみが必要となる。ネイティブｎＭＯＳをクランプトランジスタ要素として使用することで、ネイティブｎＭＯＳ入力段（ネイティブｎＭＯＳ補助制御トランジスタ要素）から標準ｎＭＯＳ入力段（標準ｎＭＯＳ制御トランジスタ要素）への移行をスムーズに行うことができる。最後に、定トランスコンダクタンスｇｍ回路のないレール・ツー・レール動作により、低信号の静止電流動作（Ｉｑ電流動作）を実現することができる。

【図面の簡単な説明】

【0028】

【図1】一実施形態による増幅器アセンブリの一例を模式的に示す図である。

【図2】別の実施形態による増幅器アセンブリの一例を模式的に示す図である。

【図3】一実施形態による増幅器アセンブリの一例を模式的に示す図である。

【図4】一実施形態による、増幅器アセンブリが電圧フォロワとして使用される一例を模式的に示す図である。

【図5】図４に示すように接続された実施形態による増幅器アセンブリの伝達関数の一例を模式的に示す図である。

【図6a】一実施形態による、増幅器アセンブリにおける伝達関数の温度依存性の一例を模式的に示す図である。ここで、第１の補助制御トランジスタ要素、第２の補助制御トランジスタ要素、第１のクランプトランジスタ要素、および第２のクランプトランジスタ要素は、標準トランジスタ要素である。

【図6b】一実施形態による、増幅器アセンブリにおける伝達関数の温度依存性の一例を模式的に示す図である。ここで、第１の補助制御トランジスタ要素、第２の補助制御トランジスタ要素、第１のクランプトランジスタ要素、および第２のクランプトランジスタ要素は、ネイティブトランジスタ要素である。

【図7a】図６ａに示す伝達関数と、理想的な線形レール・ツー・レール伝達関数との誤差の一例を模式的に示す図である。

【図7b】図６ｂに示す伝達関数と、理想的な線形レール・ツー・レール伝達関数との誤差の一例を模式的に示す図である。

【図8a】一実施形態による、増幅器アセンブリの温度にわたるモンテカルロシミュレーションの結果の一例を示す図である。ここで、補助制御トランジスタ要素は、標準ＭＯＳトランジスタ要素である。

【図8b】一実施形態による、増幅器アセンブリの温度にわたるモンテカルロシミュレーションの結果の一例を示す図である。ここで、補助制御トランジスタ要素は、ネイティブＭＯＳトランジスタ要素である。

【図9】電源電圧および温度に対するＰＷＭコンバータの測定結果の一例を模式的に示す図である。ここで、図１～図３のいずれかに示す増幅器アセンブリが使用されている。

【発明を実施するための形態】

【0029】

図１は、本開示の一実施形態による増幅器アセンブリ１０の一例を模式的に示す図である。増幅器アセンブリ１０は、レール・ツー・レール増幅器として使用するのに適しており、第１の入力レベル範囲のための第１の信号入力ノード１２に接続された第１の入力回路２０と、第２の入力レベル範囲のための第２の信号入力ノード１４に接続された第２の入力回路３０と、第１の入力回路２０、第２の入力回路３０、および増幅器アセンブリ１０の出力ノード１６に結合された負荷回路４０と、を含む。第１の入力回路２０は、第１の補助制御トランジスタ要素２６と、第１の制御トランジスタ要素２４と、を含む。ここで、第１の信号入力ノード１２は、第１の制御トランジスタ要素２４の制御端子および第１の補助制御トランジスタ要素２６の制御端子に結合される。第１の制御トランジスタ要素２４に並列に接続された経路は、第１の補助制御トランジスタ要素２６を含む。

【0030】

「第１の制御トランジスタ要素に並列に接続された経路」とういう表現は、幾何学的なレイアウト上の制限はなく、増幅器アセンブリ要素／ユニットの接続の有無を決定する。

【0031】

図１に示すように、第１の入力回路２０は、第１のクランプ回路２８を含んでもよい。ここで、第１の制御トランジスタ要素２６に並列に接続された経路は、直列に接続された第１のクランプ回路２８を含んでもよい。

【0032】

また、図１に示すように、第２の入力回路３０は、第２の補助制御トランジスタ要素３６と、第２の制御トランジスタ要素３４と、を含んでもよい。ここで、第２の信号入力ノード１４は、第２の制御トランジスタ要素３４の制御端子および第２の補助制御トランジスタ要素３６の制御端子に結合されてもよい。第２の制御トランジスタ要素３４に並列に接続された経路は、第２の補助制御トランジスタ要素３６を含んでもよい。

【0033】

図１に示すように、第２の入力回路３０は、第２のクランプ回路３８を含んでもよい。ここで、第２の制御トランジスタ要素３４に並列に接続された経路は、直列に接続された第２のクランプ回路３８を含んでもよい。

【0034】

第１の信号入力ノード１２における入力電圧が増大すると、第１のクランプ回路２８は、第１の制御トランジスタ要素２４に並列に接続された経路をクランプしてもよい。特に、第１の補助制御トランジスタ要素は、第１の入力回路２０の出力の制御からクランプされてもよい。その結果、第１の補助制御トランジスタ要素２６が切り離されて、第１の制御トランジスタ要素２４が引き継いでもよい。

【0035】

第２の信号入力ノード１４における入力電圧が増大すると、第２のクランプ回路３８は、第２の制御トランジスタ要素３４に並列に接続された経路をクランプしてもよい。特に、第２の補助制御トランジスタ要素は、第２の入力回路３０の出力の制御からクランプされてもよい。その結果、第２の補助制御トランジスタ要素３６が切り離されて、第１の制御トランジスタ要素３４が引き継いでもよい。

【0036】

その一方で、第１の補助制御トランジスタ要素２６および／または第２の補助制御トランジスタ要素３６が線形領域にあるときに、第１の入力回路２０および／または第２の入力回路３０の出力電圧は、第１および／または第２の補助制御トランジスタ要素のソースノードにそれぞれ達してもよい。そのため、第１および／または第２の入力信号がそれぞれ電源電圧Ｖｄｄ程度のときは、第１の制御トランジスタ要素２４および／または第２の制御トランジスタ要素３４がそれぞれ動作しない場合がある。

【0037】

一部の実施形態において、増幅器アセンブリは、第１の制御トランジスタ要素２４および／または第２の制御トランジスタ要素３４にバイアスをかけるためのバイアス電流源１８を備えてもよい。したがって、バイアス電流源１８は、第１の制御トランジスタ要素２４および／または第２の制御トランジスタ要素３４に直列に接続されてもよい。

【0038】

図２は、別の実施形態による増幅器アセンブリ１０の一例を模式的に示す図である。図２は、図１に基づいている。図１は、負荷回路４０が電源電圧Ｖ_ＤＤに結合され、第１の入力回路２０および第２の入力回路３０が負荷回路４０から接地であり得る第２の電位Ｖ_ＳＳまでの経路を形成する増幅器アセンブリ１０の構成を示す。図２は、第１の入力回路２０および第２の入力回路３０が電源電圧Ｖ_ＤＤに接続され、負荷回路４０が第１の入力回路２０および第２の入力回路３０から接地であり得る第２の電位Ｖ_ＳＳまでの経路を形成する代替的な構成を示す。これに関連して、第１の入力回路２０、第２の入力回路４０、および負荷回路４０の回路構成は、このような再構成に応じて適応されてもよい。

【0039】

図３は、別の実施形態による増幅器アセンブリ１０の一例を模式的に示す図である。図３は、図１に示す実施形態に基づいている。さらに、図３に示す増幅器アセンブリは、図１に示す実施形態と同様に、図２に示す実施形態と一致するように適応されてもよい。そのため、同一または類似の回路要素の説明を省略する。

【0040】

図３に示すように、第１のクランプ回路２８は、第１のクランプトランジスタ要素２５を含んでもよい。ここで、第１のクランプトランジスタ要素２５の制御端子は、バイアス入力ノード２９における電気量によって制御されてもよい。

【0041】

第１の信号入力ノード１２における入力電圧が増加してバイアス入力ノード２９における入力電圧に達すると、第１のクランプトランジスタ要素２５は、第１の補助制御トランジスタ要素２６をクランプするか、第１の補助制御トランジスタ要素２６をクランプし始めてもよい。その結果、第１の補助制御トランジスタ要素２６は切り離され、したがってオフとなり、第１の制御トランジスタ要素２４が引き継ぐ。これは、負荷回路４０に供給される第１の入力回路２０の出力ｖｄ１が、第１の入力ノード１２における低入力電圧では第１の補助制御トランジスタ要素２６によって基本的に制御され、第１の入力ノード１２における高入力電圧では第１の制御トランジスタ要素２４によって基本的に制御されることを意味する。

【0042】

さらに、図３に示すように、第２のクランプ回路３８は、第２のクランプトランジスタ要素３５を含んでもよい。ここで、第２のクランプトランジスタ要素３５の制御端子は、バイアス入力ノード３９における電気量によって制御されてもよい。

【0043】

第２の信号入力ノード１４における入力電圧が増加してバイアス入力ノード３９における入力電圧に達すると、第２のクランプトランジスタ要素３５は、第２の補助制御トランジスタ要素３６をクランプするか、第２の補助制御トランジスタ要素３６をクランプし始めてもよい。その結果、第２の補助制御トランジスタ要素３６は切り離され、したがってオフとなり、第２の制御トランジスタ要素３４が引き継ぐ。これは、負荷回路４０に供給される第２の入力回路３０の出力ｖｄ２が、第２の入力ノード１４における低入力電圧では第２の補助制御トランジスタ要素３６によって基本的に制御され、第２の入力ノード１４における高入力電圧では第２の制御トランジスタ要素３４によって基本的に制御されることを意味する。

【0044】

一部の実施形態において、バイアス入力ノード２９は、バイアス入力ノード３９に結合されてもよい。一部の実施形態において、バイアス入力ノード２９は、バイアス入力ノード３９から切り離されてもよい。

【0045】

第１のクランプ回路は、第１のクランプトランジスタ要素２５に直列に接続されたバイアス抵抗２７を備えてもよく、且つ／または第２のクランプ回路は、第２のクランプトランジスタ要素３５に直列に接続されたバイアス抵抗３７を備えてもよい。図３に示すように、第１のバイアス抵抗２７および第２のバイアス抵抗３７は、第１のクランプ回路２８および第２のクランプ回路３８によって互いに共有されてもよい。

【0046】

一部の実施形態において、第１のクランプトランジスタ要素２５、第１の補助制御トランジスタ要素２６、第１の制御トランジスタ要素２４、第２のクランプトランジスタ要素３５、第２の補助制御トランジスタ要素３６、および／または第２の制御トランジスタ要素３４は、ｎＭＯＳトランジスタ要素であってもよい。一部の構成において、第１の入力回路２０および／または第２の入力回路３０のすべてのトランジスタ要素は、ｎＭＯＳトランジスタ要素であってもよい。

【0047】

一部の実施形態において、第１のクランプトランジスタ要素２５、第１の補助制御トランジスタ要素２６、第２のクランプトランジスタ要素３５、および／または第２の補助制御トランジスタ要素３６は、ネイティブＭＯＳトランジスタ要素であってもよい。一部の構成において、第１の制御トランジスタ要素２４および／または第２の制御トランジスタ要素３４は、標準ＭＯＳトランジスタ要素であってもよい。

【0048】

図３に示すように、負荷回路４０は、第１の入力回路２０の出力電気量ｖｄ１および第２の入力回路３０の出力電気量ｖｄ２に基づいて、増幅器アセンブリ１０の出力１６を制御するための出力トランジスタ要素４６を含んでもよい。一部の構成において、第１の入力回路２０および第２の入力回路３０は、出力トランジスタ要素４６の制御端子における電気量に影響を与える。

【0049】

一部の代替的な実施形態において、負荷回路は、出力トランジスタ要素４６に供給される制御信号を直接出力することによって、出力トランジスタ要素４６を介することなく、第１の入力回路２０の出力電気量ｖｄ１および第２の入力回路３０の出力電気量ｖｄ２に基づいて、増幅器アセンブリ１０の出力１６を制御してもよい。

【0050】

図３に示すように、負荷回路は、電流ミラー回路４２、４４と、出力トランジスタ要素４６と、を含んでもよい。ここで、電流ミラー回路４２、４４は、第１の入力回路２０および第２の入力回路３０に結合されてもよい。一部の実施形態において、電流ミラー回路の出力は、出力ノード１６において直接出力されてもよい。一部の代替的な構成において、電流ミラー回路は、第１の入力回路２０、第２の入力回路３０、および出力トランジスタ要素４６に結合されてもよく、出力トランジスタ要素４６は、増幅器アセンブリ１０の出力１６を制御する。

【0051】

図３に示すように、負荷回路は、出力トランジスタ要素４６と、第１の負荷トランジスタ要素４２と、第２の負荷トランジスタ要素４４と、を含んでもよい。ここで、第１の入力回路２０は、第１の負荷トランジスタ要素の制御端子４２、第２の負荷トランジスタ要素の制御端子４４、および第１の負荷トランジスタ要素４２のチャネルに結合されてもよく、第２の入力回路３０は、第２の負荷トランジスタ要素４４のチャネルおよび出力トランジスタ要素４６の制御端子に結合されてもよく、出力トランジスタ要素４６のチャネルは、増幅器アセンブリ１０の出力１６に結合される。一部の実施形態において、出力トランジスタ要素４６は、省略されてもよく、出力トランジスタ要素４６の制御端子に供給される信号は、増幅器アセンブリの出力１６に直接供給されてもよい。

【0052】

一部の構成において、出力トランジスタ要素４６、第１の負荷トランジスタ要素４２、および／または第２の負荷トランジスタ要素４４は、ｐＭＯＳトランジスタ要素であってもよい。一部の実施形態において、負荷回路４０のすべてのトランジスタ要素は、ｐＭＯＳトランジスタ要素であってもよい。

【0053】

一部の構成において、出力トランジスタ要素４６、第１の負荷トランジスタ要素４２、および／または第２の負荷トランジスタ要素４４は、標準ＭＯＳトランジスタ要素であってもよい。一部の実施形態において、負荷回路４０のすべてのトランジスタ要素は、標準ＭＯＳトランジスタ要素であってもよい。

【0054】

一部の構成において、増幅器アセンブリ１０の出力１６は、第１の信号入力ノード１２または第２の信号入力ノード１４に結合されてもよい。このような構成は、特に広範囲電圧フォロワなどの電圧フォロワを得るために使用されてもよい。

【0055】

一部の実施形態において、増幅器アセンブリは、出力ノード１６に結合された負荷抵抗Ｒ_Ｌ４８を備えてもよい。

【0056】

レール・ツー・レール動作に加えて、開示された増幅器アセンブリは、入力オフセット電圧を最適化してもよい。低電圧入力範囲において、ネイティブｎＭＯＳトランジスタ要素２５、２６、３５、３６は動作するが、ネイティブｎＭＯＳは閾値電圧調整プロセスをもたないので、その閾値電圧は小さい。このように、ネイティブｎＭＯＳトランジスタ要素２５、２６、３５、３６は、電圧精度の向上をもたらす。

【0057】

図４は、一実施形態による、増幅器アセンブリが電圧フォロワとして使用される一例を模式的に示す図である。図４に示すように、バイアス入力ノード２９およびバイアス入力ノード３９は、単一のバイアス入力ノードとして合計される。さらに、増幅器アセンブリの出力は、増幅器アセンブリの負の入力を形成する第１の信号入力ノード１２に結合される。

【0058】

図５は、図４に示すように接続された実施形態による増幅器アセンブリの伝達関数の例を模式的に示す図である。ｘ軸には入力信号がボルト単位で示され、ｙ軸には出力信号がボルト単位で示されている。

【0059】

図５のグラフ５１は、第１の制御トランジスタ要素２４および第２の制御トランジスタ要素３４に並列に接続された経路を除いた、図３に示す増幅器アセンブリの伝達関数を示す。図５に示すグラフ５２は、図３に示す増幅器アセンブリの伝達関数を、クランプトランジスタ要素２５、３５なしで示したものである（クランプトランジスタ要素２５および３５はそれぞれの伝送線に置き換えられている）。図５のグラフ５３は、図３を参照して上述した増幅器アセンブリの伝達関数を示すものである。

【0060】

グラフ５１および５２を見ると、第１の補助制御トランジスタ要素２６および第２の補助制御トランジスタ要素３６が、低入力電圧に対する増幅器アセンブリの精度を向上させていることがわかる。しかしながら、このような適応は、高入力電圧に対する伝達関数のオーバーシュートを引き起こす。第１のクランプトランジスタ要素２５および第２のクランプトランジスタ要素３５を実装することにより、第１のクランプトランジスタ要素２５および第２のクランプトランジスタ要素３５が、第１の制御トランジスタ要素２４および第２の制御トランジスタ要素３４に並列に接続された経路をそれぞれクランプすることで第１の補助制御トランジスタ要素２６および第２の補助制御トランジスタ要素３６を切り離すので、高入力電圧に対する上記のようなオーバーシュートを少ない労力で回避することができる。このように、第１の補助制御トランジスタ要素２６および／または第２の補助制御トランジスタ要素３６をそれぞれオフにすることができる。

【0061】

図５に示す伝達関数は、以下の増幅器アセンブリの構成でのシミュレーションに基づいている。

【0062】

【表1】

【0063】

図６ａは、補助制御トランジスタ要素およびクランプトランジスタ要素を有さない、増幅器アセンブリにおける伝達関数の温度依存性の一例を模式的に示す図である。

【0064】

図６ｂは、一実施形態による、増幅器アセンブリにおける伝達関数の温度依存性の一例を模式的に示す図である。ここで、第１の補助制御トランジスタ要素２６、第２の補助制御トランジスタ要素３６、第１のクランプトランジスタ要素２５、および第２のクランプトランジスタ要素３５は、ネイティブトランジスタ要素である。

【0065】

図６ａおよび図６ｂにおいて、増幅器アセンブリは、図４に示すように接続される。ｘ軸には信号入力ノード１４で供給される入力電圧が示され、ｙ軸には出力ノード１６で供給される出力電圧が示されている。

【0066】

図において、いくつかのプロセスおよび温度（－４０℃、２５℃、および１５０℃）のグラフが示されている。図６ａおよび図６ｂに示すように、第１の補助制御トランジスタ要素２６、第２の補助制御トランジスタ要素３６、第１のクランプトランジスタ要素２５、および第２のクランプトランジスタ要素３５を設けた場合、低入力電圧での精度が高くなる。これらの結果に基づいて、第１の補助制御トランジスタ要素２６、第２の補助制御トランジスタ要素３６、第１のクランプトランジスタ要素２５、および第２のクランプトランジスタ要素３５が設けられた場合に入力電圧範囲を増大させることができるので、全体的なレール・ツー・レール範囲を向上させることができる。

【0067】

図７ａおよび図７ｂは、図６ａおよび図６ｂに示す伝達関数と、理想的な線形レール・ツー・レール伝達関数との誤差の例をそれぞれ模式的に示す図である。ｘ軸には第２の信号入力ノード１４に供給される電圧が示されている。ｙ軸には図６ａおよび図６ｂに示す出力電圧と、理想的な線形レール・ツー・レール伝達関数との誤差が示されている。誤差の単位はｍＶである。

【0068】

図８ａは、図３に示す実施形態による、増幅器アセンブリの温度にわたるモンテカルロシミュレーションの結果の一例を示す図である。ここで、補助制御トランジスタ要素は、標準ＭＯＳトランジスタ要素である。図８ｂは、図３に示す実施形態による、増幅器アセンブリの温度にわたるモンテカルロシミュレーションの結果の一例を示す図である。ここで、補助制御トランジスタ要素は、ネイティブＭＯＳトランジスタ要素である。図８ａおよび図８ｂは、第２の信号入力ノード１４に１Ｖの所定の電圧を印加した状態で、４０℃、２５℃、１５０℃の温度値にわたってそれぞれ３００回実行したモンテカルロシミュレーションの結果を示している。

【0069】

モンテカルロシミュレーションによる性能の概要を以下に示す。

【0070】

【表2】

【0071】

シミュレーションポイント８１ａは、シミュレーション温度－４０℃を示している。シミュレーションポイント８１ｂは、シミュレーション温度＋２５℃を示しており、シミュレーションポイント８１ｃはシミュレーション温度＋１５０℃を示している。

【0072】

したがって、ネイティブトランジスタ要素であるトランジスタ要素２５、２６、３５、３６が、標準トランジスタ要素であるトランジスタ要素２５、２６、３５、３６と比較して異なるアスペクト比を採用していても、ネイティブ構成をもつ増幅器アセンブリのバラツキは、標準構成をもつ増幅器アセンブリよりも０．５ｍＶ（１σの場合）小さくなる。このように、１σでの出力電圧のバラツキを０．５ｍＶ小さくすることで、全体的な精度を向上させることができる。したがって、トランジスタ要素２５、２６、３５、３６に対してネイティブトランジスタ要素を使用することで、入力オフセット電圧およびレール・ツー・レール動作を改善することができる。これらの工夫は、特に車載製品に関連する場合がある。

【0073】

図９は、電源電圧および温度に対するＰＷＭ（パルス幅変調）コンバータの測定結果の一例を模式的に示す図である。ここで、図１～図３のいずれかに示す増幅器アセンブリが使用されている。ｘ軸には入力電圧が示され、ｙ軸には発生したデューティ比が示されている。点線は理想的な結果から±３％の誤差が示されている。電源電圧の測定ポイントは、Ｖｄｄ＝４．５Ｖ、Ｖｄｄ＝５Ｖ、およびＶｄｄ＝５．５Ｖである。これらの電源電圧の各々について、－４０℃、－２０℃、０℃、２５℃、５０℃、７５℃、１００℃、１２５℃、および１５０℃の温度で測定を行った。

【0074】

図９に示すように、測定グラフは理想曲線に非常に近く、すべて±３％の誤差範囲内である。したがって、開示された増幅器アセンブリは、ＰＷＭ入力範囲と精度を向上させ、回路構成が簡素化される。このように、開示された増幅器アセンブリは、回路性能だけでなく、コスト削減にも貢献する。

【0075】

本開示全体において、トランジスタ要素の電圧とは、ゲート／ソース間電圧やドレイン／ソース間電圧など、トランジスタ要素を特徴づける一般的に知られた電圧を指す場合がある。

【0076】

本開示において基準電位なしで示されているノードの電圧は、例えば接地などの共通の基準電位を指す場合がある。

【0077】

また、添付の図面および上述した説明によって示される実施形態は、互いに組み合わされてもよいことに留意されたい。

【0078】

一部の実施形態において、本開示の教示に影響を与えることなく、回路要素を追加、分割、合体、および省略することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6a】

【図6b】

【図7a】

【図7b】

【図8a】

【図8b】

【図9】