特開 2025-31482 高電子移動度トランジスタ及びそれを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025031482

(43)【公開日】2025-03-07

(54)【発明の名称】高電子移動度トランジスタ及びそれを製造する方法

(51)【国際特許分類】

   H10D 30/87 20250101AFI20250228BHJP

   H10D 30/47 20250101ALI20250228BHJP

   H10D 64/01 20250101ALI20250228BHJP

   H10D 64/64 20250101ALI20250228BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L21/28 E

H01L29/48 D

【審査請求】有

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2024025334

(22)【出願日】2024-02-22

(31)【優先権主張番号】112132022

(32)【優先日】2023-08-25

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】522054178

【氏名又は名称】國立陽明交通大學

(74)【代理人】

【識別番号】100167689

【弁理士】

【氏名又は名称】松本 征二

(72)【発明者】

【氏名】チャン、 エドワード イー

(72)【発明者】

【氏名】リン、 ユー・チン

(72)【発明者】

【氏名】ヤン、 フー・ユー

(72)【発明者】

【氏名】ツェン、 ハウィー

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB05

4M104BB14

4M104CC01

4M104CC03

4M104DD08

4M104DD12

4M104DD17

4M104DD68

4M104DD71

4M104EE06

4M104EE17

4M104FF08

4M104GG12

4M104HH20

5F102GL04

5F102GM04

5F102GQ01

5F102GV06

5F102GV08

5F102HC16

(57)【要約】      （修正有）

【課題】部品製造効率を向上し、プロセスコスト低減する高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法を提供する。
【解決手段】ＨＥＭＴの製造方法は、基板１１を提供するステップと、基板上に半導体層１３を形成し、半導体層上にソース電極１４及びドレイン電極１５を形成し、ソース電極とドレイン電極上にパッシベーション層１６を形成するステップと、半導体層の領域Ｒ１をスルーホールを通じて露出するために、パッシベーション層をエッチングしてソース電極とドレイン電極の間にスルーホール１５１を形成するステップと、パッシベーション層上にフォトレジスト層を形成し、前記領域の第１の小領域Ｒ１１をフォトレジスト層で覆い、当該領域の第２の小領域Ｒ１２はフォトレジスト層に覆わないステップと、第２の小領域上に金属層１９を形成してゲート電極１９１を形成するステップと、パッシベーション層を除去するステップと、を備える。
【選択図】図１Ｆ

【特許請求の範囲】

【請求項1】

高電子移動度トランジスタを製造する方法であって、以下の、
基板を提供するステップであって、該基板上に半導体層が形成され、該半導体層上にソース電極及びドレイン電極が形成される、ステップと、
前記ソース電極及び前記ドレイン電極上にパッシベーション層を形成するステップと、
前記パッシベーション層をエッチングして前記ソース電極と前記ドレイン電極の間にスルーホールを形成するステップであって、前記半導体層のうちのある領域が前記スルーホールを通じて露出される、ステップと、
前記パッシベーション層上にフォトレジスト層を形成するステップであって、前記半導体層の前記領域の第１の小領域が前記フォトレジスト層に覆われ、前記半導体層の前記領域の第２の小領域は前記フォトレジスト層に覆われない、ステップと、
前記第２の小領域上に金属層を形成してゲート電極を形成するステップと、
前記パッシベーション層を除去するステップと、
を備える方法。

【請求項2】

前記半導体層は、ＧａＮ層及びＡｌＧａＮ層を備える、請求項１に記載の方法。

【請求項3】

前記パッシベーション層は、ＳｉＮ層である、請求項１に記載の方法。

【請求項4】

前記金属層の厚さは、前記パッシベーション層の厚さ未満である、請求項１に記載の方法。

【請求項5】

前記金属層の厚さと前記パッシベーション層の厚さとの差は、０．０１μｍ～０．７μｍの範囲である、請求項４に記載の方法。

【請求項6】

前記ゲート電極のゲート長は、０．０５μｍ～０．５μｍの範囲である、請求項１に記載の方法。

【請求項7】

前記ゲート電極は下面及び該下面に対向する上面を有し、前記下面は前記半導体層に接触する前記ゲート電極の表面であり、前記上面の幅は前記下面の幅以下である、請求項１に記載の方法。

【請求項8】

前記上面の幅と前記下面の幅との差は、１０ｎｍ以下である、請求項７に記載の方法。

【請求項9】

前記スルーホールの側壁と前記半導体層の前記領域の表面とのなす角は、９０度未満である、請求項１に記載の方法。

【請求項10】

前記パッシベーション層を除去するステップの後に、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記半導体層を覆う保護層を形成するステップをさらに備える請求項１に記載の方法。

【請求項11】

前記ソース電極及び前記ドレイン電極上に前記パッシベーション層を形成するステップと前記パッシベーション層をエッチングするステップとの間に、前記パッシベーション層上にエッチング用フォトレジストマスキング層を形成するステップをさらに備える請求項１に記載の方法。

【請求項12】

前記エッチング用フォトレジストマスキング層及び前記フォトレジスト層は、同じマスクを用いて形成される、請求項１１に記載の方法。

【請求項13】

前記パッシベーション層上に前記フォトレジスト層を形成するステップにおいて、前記第２の小領域に隣接する前記パッシベーション層の部分は前記フォトレジスト層に覆われない、請求項１に記載の方法。

【請求項14】

前記第２の小領域上に前記金属層を形成するステップにおいて、前記フォトレジスト層に覆われない前記パッシベーション層の前記部分上に前記金属層がさらに形成される、請求項１３に記載の方法。

【請求項15】

高電子移動度トランジスタであって、
基板と、
前記基板上に配置された半導体層と、
前記半導体層上に配置されたソース電極と、
前記半導体層上に配置されたドレイン電極と、
前記半導体層上でかつ前記ソース電極と前記ドレイン電極の間に配置されたゲート電極であって、前記ゲート電極は下面及び該下面に対向する上面を有し、前記下面は前記半導体層に接触する前記ゲート電極の表面であり、前記上面の幅は前記下面の幅以下である、ゲート電極と、
を備える高電子移動度トランジスタ。

【請求項16】

前記半導体層は、ＧａＮ層及びＡｌＧａＮ層を備える、請求項１５に記載の高電子移動度トランジスタ。

【請求項17】

前記ゲート電極のゲート長は、０．０５μｍ～０．５μｍの範囲である、請求項１５に記載の高電子移動度トランジスタ。

【請求項18】

前記上面の幅と前記下面の幅との差は、１０ｎｍ以下である、請求項１５に記載の高電子移動度トランジスタ。

【請求項19】

前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記半導体層を覆う保護層をさらに備える請求項１５に記載の高電子移動度トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は２０２３年８月２５日出願の台湾特許出願第１１２１３２０２２号の利益を主張し、その主題が参照によりここに取り込まれる。

【0002】

本発明は、高電子移動度トランジスタ（ＨＥＭＴ；ａ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）及びそれを製造する方法に関する。より具体的には、本発明は、Ｉ字形ゲート電極のＨＥＭＴ及びそれを製造する方法に関する。

【背景技術】

【0003】

高電子移動度トランジスタ（ＨＥＭＴ）は、高いスイッチング速度、高い電子移動度、高い降伏電力及び広いエネルギーギャップの利点を有し、高圧電子部品又は高周波電子部品に適用可能である。現在のところ、短いゲート長を有するゲート電極のＨＥＭＴを準備するのに電子ビームリソグラフィが利用可能であることが知られている。

【0004】

電子ビームリソグラフィプロセスは、種々のパターニング構造を形成するのに広く用いられており、高い解像度、高いプロセス信頼性、高精度の位置決め又は配列及び高い自由度のパターン再生などの利点を有する。しかし、電子ビームリソグラフィプロセスは、それでも欠点を有し、その主な１つは長い作業時間及び高コストであることである。

【0005】

したがって、電子ビームリソグラフィプロセスの上記欠点を改善する新規なプロセスを開発することが望ましい。

【発明の概要】

【0006】

本発明の課題は、部品製造効率を効果的に向上するとともにプロセスコストを低減することができる、ＨＥＭＴを製造する方法を提供することである。

【0007】

本発明によって提供されるＨＥＭＴを製造する方法は、以下の、基板を提供するステップであって、基板上に半導体層が形成され、半導体層上にソース電極及びドレイン電極が形成される、ステップと、ソース電極及びドレイン電極上にパッシベーション層を形成するステップと、パッシベーション層をエッチングしてソース電極とドレイン電極の間にスルーホールを形成するステップであって、半導体層のうちのある領域がスルーホールを通じて露出（ｅｘｐｏｓｅ）される、ステップと、パッシベーション層上にフォトレジスト層を形成するステップであって、半導体層の当該領域の第１の小領域がフォトレジスト層に覆われ、半導体層の当該領域の第２の小領域はフォトレジスト層に覆われない、ステップと、第２の小領域上に金属層を形成してゲート電極を形成するステップと、パッシベーション層を除去するステップと、を備える。

【0008】

本発明の方法では、ゲート電極の領域は、短いゲート長を有するゲート電極のＨＥＭＴを準備するようにパッシベーション層及びフォトレジスト層のシールドによって画定される。特に、本発明の方法は、電子ビームリソグラフィプロセスの短所を改善し、デバイス製造効率を向上し、プロセスコストを低減することができる。

【0009】

本発明の方法では、方法は、ソース電極及びドレイン電極上にパッシベーション層を形成するステップとパッシベーション層をエッチングするステップとの間に、パッシベーション層上にエッチング用フォトレジストマスキング層を形成するステップをさらに備え得る。エッチング用フォトレジストマスキング層を形成することによって、半導体層を露出させるスルーホールが画定可能となり、スルーホールはソース電極とドレイン電極の間に位置する。

【0010】

本発明の方法では、エッチング用フォトレジストマスキング層及び金属層の蒸着領域を画定するのに使用されるフォトレジスト層は、同じマスクを用いて形成可能である。

【0011】

本発明の方法では、パッシベーション層上にフォトレジスト層を形成するステップにおいて、（フォトレジスト層に覆われない領域である）半導体層の第２の小領域に隣接するパッシベーション層の一部分は、フォトレジスト層に覆われない。本発明の方法では、（フォトレジスト層に覆われない領域である）半導体層の第２の小領域上に金属層を形成するステップにおいて、フォトレジスト層に覆われないパッシベーション層の部分上に金属層がさらに形成される。

【0012】

本発明の方法では、ゲート電極の位置は、パッシベーション層のシールドによって、異なる位置において２段階露光及び現像によって画定可能である。より詳細には、第１の位置での露光及び現像プロセスは、エッチング用フォトレジストマスキング層を形成して、ソース電極とドレイン電極の間の半導体層を露出させるスルーホールを画定することができる。これは、第１のリソグラフィプロセスである。第２の位置での露光及び現像プロセスは、他のフォトレジスト層を形成して金属層の蒸着位置を画定することができる。これは、第２のリソグラフィプロセスである。第１の位置及び第２の位置での露光及び現像プロセスは、ステッパー露光機を用いて実行可能である。さらに、第２の位置は、第１の位置と比較してソース電極又はドレイン電極に向けてオフセットされる。したがって、第２のリソグラフィプロセス中に、スルーホールを通じて露出した半導体層の第１の小領域はフォトレジスト層に覆われることになり、スルーホールを通じて露出した半導体層の第２の小領域はフォトレジスト層に覆われない。したがって、金属層が形成されると、第２のリソグラフィプロセス及びパッシベーション層のシールドによって形成されたフォトレジスト層を通じて、金属層が、フォトレジスト層に覆われない半導体層の第２の小領域に蒸着されてゲート電極を形成することができる。

【0013】

さらに、第１の位置及び第２の位置での露光及び現像プロセスにおいて使用されるマスクが同じマスクである場合、第２の位置を第１の位置と比較してソース電極又はドレイン電極に向けてシフトすることによって、（フォトレジスト層に覆われない領域である）半導体層の第２の小領域に隣接するパッシベーション層の一部分はフォトレジスト層に覆われず、その後に蒸着される金属層が、フォトレジスト層に覆われないパッシベーション層の部分上にさらに形成され得る。パッシベーション層がその後に除去されると、パッシベーション層上に蒸着された金属層も同時に除去可能であり、半導体層上に位置する金属層のゲート電極のみが残る。

【0014】

本発明の方法では、金属層の厚さは、パッシベーション層の厚さ未満であり得る。したがって、その後に蒸着される金属層が、フォトレジスト層に覆われないパッシベーション層の部分上に同時に形成されると、パッシベーション層の部分上に形成された金属層及びゲート電極となる金属層は相互に接続されない。パッシベーション層がその後に除去される際に、形成されたゲート電極は影響を受けない。

【0015】

本発明の一実施形態では、金属層の厚さとパッシベーション層の厚さとの差は、０．０１μｍ～０．７μｍ、例えば、０．０１μｍ～０．６μｍ、０．０１μｍ～０．５μｍ、０．０１μｍ～０．３μｍ、０．０１μｍ～０．２μｍ、０．０１μｍ～０．１μｍ又は０．０３μｍ～０．１μｍの範囲であり得る。

【0016】

本発明の方法では、パッシベーション層は、ソース電極とドレイン電極の間にスルーホールを形成するようにドライエッチング又はウェットエッチングによってエッチングされ得る。本発明の一実施形態では、パッシベーション層は、誘導結合プラズマ（ＩＣＰ）エッチングを用いてエッチングされ得るが、本発明はこれに限定されない。本発明の一実施形態では、パッシベーション層をエッチングする際に、側方エッチングが起こり得る。この時、スルーホールの側壁と半導体層の領域の露出面とのなす角は、９０度未満であり得る。例えば、その角度は、４０度～８５度、５０度～８５度又は６０度～８５度の範囲であり得るが、本発明はこれに限定されない。形成される角度は、プロセス又は材料（例えば、パッシベーション層の材料）に応じる。

【0017】

本発明の方法では、方法は、パッシベーション層を除去するステップの後に、ゲート電極、ソース電極、ドレイン電極及び半導体層を覆う保護層を形成して水分が構成要素に浸透するのを防止するステップをさらに備える。

【0018】

本発明はさらに、上記方法によって準備されたＨＥＭＴを提供し、そのＨＥＭＴは、基板と、基板上に配置された半導体層と、半導体層上に配置されたソース電極と、半導体層上に配置されたドレイン電極と、半導体層上でかつソース電極とドレイン電極の間に配置されたゲート電極であって、ゲート電極は下面及び下面に対向する上面を有し、下面は半導体層に接触するゲート電極の表面であり、上面の幅は下面の幅以下である、ゲート電極と、を備える。

【0019】

本発明のＨＥＭＴでは、ゲート電極の上面の幅は、ゲート電極の下面の幅以下である。好ましくは、ゲート電極の上面の幅はゲート電極の下面の幅に実質的に等しいため、本発明のＨＥＭＴはＩ字形ゲート電極のＨＥＭＴである。本発明の一実施形態では、ゲート電極の上面の幅とゲート電極の下面の幅との差は、１０ｎｍ未満であり得る。

【0020】

本発明のＨＥＭＴでは、ゲート電極のゲート長は、０．０５μｍ～０．５μｍ、例えば、０．０５μｍ～０．４μｍ、０．１μｍ～０．４μｍ又は０．１μｍ～０．３μｍの範囲であり得る。本発明の一実施形態では、ゲート電極のゲート長は、約０．２μｍであり得る。本発明では、ゲート電極のゲート長とは、ＨＥＭＴの断面視においてゲート電極の下面上で測定されたゲート電極の幅のことをいう。

【0021】

本発明のＨＥＭＴは、ゲート電極、ソース電極、ドレイン電極及び半導体層を覆う保護層をさらに備えていてもよい。本発明のＨＥＭＴは、基板と半導体層の間に配置されたバッファ層をさらに備えていてもよい。

【0022】

本発明では、基板は、硬質の基板であってもよいし、柔軟な基板であってもよい。基板の材料は、石英、ガラス、ウェハ、サファイア、樹脂、エポキシ樹脂、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリプロピレン（ＰＰ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリメチルメタクリレート（ＰＭＭＡ）、他のプラスチック材料又はこれらの組合せを含み得るが、本発明はこれらに限定されない。

【0023】

本発明では、半導体層は、ＧａＮ層及びＡｌＧａＮ層を備え得る。ただし、本発明はこれらに限定されず、ＨＥＭＴに使用可能な他の材料も本発明に含まれる。

【0024】

本発明では、第１のリソグラフィプロセスによって形成されるエッチング用フォトレジストマスキング層及び第２のリソグラフィプロセスによって形成されるフォトレジスト層は、それぞれポジティブ又はネガティブフォトレジストであり得る。

【0025】

本発明では、パッシベーション層、保護層及びバッファ層の材料は、それぞれ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、酸炭化ケイ素、酸化アルミニウム又はこれらの組合せを含み得る。パッシベーション層、保護層及びバッファ層は、それぞれ単層又は多層構造を有し得る。本発明の一実施形態では、パッシベーション層は、ＳｉＮ層である。本発明の一実施形態では、保護層は、ＳｉＮ層である。ただし、本発明は、これらに限定されない。

【0026】

本発明では、ゲート電極（金属層）、ソース電極及びドレイン電極の材料は、それぞれインジウム（Ｉｎ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、亜鉛（Ｚｎ）、ゲルマニウム（Ｇｅ）、銀（Ａｇ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、金ベリリウム（ＡｕＢｅ）、ベリリウムゲルマニウム（ＢｅＧｅ）、ニッケル（Ｎｉ）、鉛スズ（ＰｂＳｎ）、クロミウム（Ｃｒ）、金亜鉛（ＡｕＺｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、これらの合金又はこれらの組合せを含み得る。さらに、ゲート電極（金属層）、ソース電極及びドレイン電極は、それぞれ単層又は多層構造を有し得る。

【0027】

本発明では、パッシベーション層、保護層、バッファ層、フォトレジスト層、ゲート電極（金属層）、ソース電極及びドレイン電極は、それぞれ任意の適宜の方法を用いて準備され得る。適宜の方法は電気めっき、化学めっき、化学気相蒸着、スパッタリング、コーティング、フォトリソグラフィ又はこれらの組合せを含むが、本発明はこれらに限定されない。コーティング法は、例えば、浸漬コーティング法、スピンコーティング法、ローラーコーティング法、ブレードコーティング法、スプレーコーティング法又は上記の組合せであり得るが、本発明はこれらに限定されない。

【0028】

本発明の他の新規な特徴は、添付図面との関連で解釈されると、以下の詳細な説明から一層明らかとなる。

【図面の簡単な説明】

【0029】

【図1A】図１Ａは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1B】図１Ｂは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1C】図１Ｃは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1D】図１Ｄは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1E】図１Ｅは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1F】図１Ｆは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1G】図１Ｇは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図1H】図１Ｈは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【図2】図２は、本発明の一実施形態に係るＨＥＭＴのＤＣ特性を示す。

【図3】図３は、本発明の一実施形態に係るＨＥＭＴの高周波特性を示す。

【図4】図４は、本発明の一実施形態に係るＨＥＭＴのロードプル測定結果を示す。

【発明を実施するための形態】

【0030】

以下は、本発明の実施例を示す具体的実施形態である。本技術に精通する者は、本明細書に開示される内容から本発明の他の有利な効果を容易に理解するはずである。本発明は他の様々な具体的実施形態によっても実施又は適用可能であり、本明細書における種々の詳細は本発明の主旨から逸脱することなく様々な視点及び用途に従って変形及び変更可能でもある。

【0031】

なお、本明細書において、構成要素／部品が要素を有するものと記載される場合、それは当該構成要素／部品が１以上の当該要素を有し得ることを意味し、特に断りがない限り、当該構成要素／部品が１つのみの当該要素を有することを意味するものではない。さらに、「第１」、「第２」など、明細書及び特許請求の範囲に記載される序数は、特許請求される要素を記載することのみを意図し、特許請求される要素がいずれかの進行順序を有することを示唆又は表現するものでもなければ、１つの特許請求される要素と他の特許請求される要素との間又は製造方法のステップ間の順列を示唆又は表現するものでもない。これらの序数の使用は、単に特定の指定を有する１つの特許請求される要素を同じ指定を有する他の特許請求される要素から区別するものである。

【0032】

本発明の明細書及び付随する特許請求の範囲において、特定の文言が、具体的要素に言及するのに使用される。当業者は、電子デバイスの製造業者が同じ構成要素／部品を異なる名称で言及し得ることを理解すべきである。本明細書は、同じ機能を有するが異なる名称を有する要素間を区別するものではない。以下の説明及び特許請求の範囲において「備える」、「含む」、「包含する」及び「有する」などの文言はオープンエンドの文言であるので、それらは「包含するがそれに限定されない」という意味として解釈されるべきである。したがって、用語「備える」、「含む」、「包含する」及び／又は「有する」が本発明の説明で使用される場合、それらは対応する特徴、領域、ステップ、動作及び／又は構成要素／部品の存在を特定するが、１以上の対応する特徴、領域、ステップ、動作及び／又は構成要素／部品の存在を排除するものではない。

【0033】

「約」、「等しい」、「同等」若しくは「同じ」、「実質的に」又は「おおよそ」などの用語は、所与の値又は範囲の１０％、５％、３％、２％、１％又は０．５％以内として一般に解釈される。ここに与えられる量は、おおよその量であり、すなわち、「約」、「おおよそ」、「実質的に」及び「おおよそ」を指定しなくても、「約」、「おおよそ」、「実質的に」及び「おおよそ」が示唆され得る。さらに、値が「第１の値から第２の値の範囲にある」又は「第１の値と第２の値の間の範囲にある」場合、その値は第１の値、第２の値、又は第１の値と第２の値の間の他の値であり得る。

【0034】

本明細書では、特に断りがない限り、ここに使用される用語（技術用語及び科学用語を含む）は、当業者によって一般に知られている意味を有する。なお、特に断りがない限り、本発明の実施形態では、これらの用語（例えば、一般に使用される辞書に定義される用語）は、本技術、本発明の背景又は本明細書のコンテキストにおいて知られているものと同一の意味を有するものであり、理想的な態様又は過度に形式的な態様で読まれるべきではない。

【0035】

さらに、「下方（ｂｅｌｏｗ）」又は「下部（ｕｎｄｅｒ）」及び「上（ｏｎ）」、「上方（ａｂｏｖｅ）」又は「上部（ｏｖｅｒ）」などの相対的用語は、実施形態において、図面におけるある要素と他の要素との間の相対関係を記載するのに使用され得る。図面中のデバイスを上下逆にした場合には、「下（ｌｏｗｅｒ）」側に対して記載されていた要素は「上（ｕｐｐｅｒ）」側に対して記載される要素となることが理解されるはずである。あるユニット（例えば、層又は領域）が他のユニット「上（ｏｎ）」にあるものとして言及される場合、それは当該他のユニット上に直接存在し得るものであり、又はそれらの間に多のユニットが存在してもよい。さらに、あるユニットが「他のユニット上に直接」存在するという場合、それらの間にユニットは存在しない。さらに、あるユニットが「他のユニット上」に存在するという場合、それら２つは上面視において上下の関係にあり、当該ユニットは当該他のユニットの上方又は下方に配置され得る。上下関係は、デバイスの向きに応じる。

【0036】

本発明において、距離及び厚さは光学顕微鏡を用いることによって又は電子顕微鏡での断面画像によって測定され得るが、本発明はこれに限定されない。さらに、比較のために用いられる任意の２つの値又は方向は、一定の誤差を有し得る。第１の値が第２の値に等しい場合、それは、第１の値と第２の値の間には約１０％の誤差があり得ることを示唆する。

【0037】

図１Ａ～図１Ｈは、本発明の一実施形態に係るＨＥＭＴを製造する方法の模式断面図を示す。

【0038】

図１Ａに示すように、まず、基板１１が提供され、半導体層１３が基板１１上に形成され、ソース電極１４及びドレイン電極１５が半導体層１３上に形成される。本実施形態では、基板１１と半導体層１３の間にバッファ層１２がさらに配置される。さらに、半導体層１３は、ＧａＮ層１３１及びＧａＮ層１３１上に配置されたＡｌＧａＮ層１３２を備える。さらに、ソース電極１４及びドレイン電極１５はそれぞれＴｉ／Ａｌ／Ｎｉ／Ａｕ金属層であり、Ｔｉ層、Ａｌ層、Ｎｉ層及びＡｕ層の厚さはそれぞれ２０ｎｍ、１２０ｎｍ、２５ｎｍ及び１００ｎｍであるが、本発明はこれに限定されない。したがって、構成要素のオーミックコンタクトの準備が完了し、活性領域が画定される。

【0039】

次に、パッシベーション層１６は、ソース電極１４及びドレイン電極１５上に形成される。ここで、パッシベーション層１６は、プラズマエンハンスト化学気相蒸着システム（ＰＥＣＶＤ）を用いて形成可能であり、パッシベーション層１６はＳｉＮ層であり、その厚さは２５０ｎｍ～８００ｎｍの範囲となる。本実施形態では、パッシベーション層１６の厚さは約２５０ｎｍである。

【0040】

図１Ｂに示すように、エッチング用フォトレジストマスキング層１７が、パッシベーション層１６上に形成される。ここで、第１のリソグラフィプロセスを実行してゲート電極の領域を画定するのにステッパー露光機が使用可能である。

【0041】

図１Ｃに示すように、パッシベーション層１６がエッチングされてソース電極１４とドレイン電極１５の間にスルーホール１５１が形成され、半導体層１３の領域Ｒ１がスルーホール１５１を通じて露出（ｅｘｐｏｓｅ）される。ここで、パッシベーション層１６をエッチングしてゲート電極の金属が半導体層１３と接触可能な領域Ｒ１を生成するのに誘導結合プラズマ（ＩＣＰ）ドライエッチングが使用可能である。さらに、スルーホール１５１の側壁１５１ａと半導体層１３の領域Ｒ１の表面１３ａとのなす角は、９０度未満である。そして、図１Ｄに示すように、エッチング用フォトレジストマスキング層１７が除去される。

【0042】

図１Ｅに示すように、マスクのパターンはドレイン電極１５に向けてシフトされ、パッシベーション層１６上にフォトレジスト層１８を形成するように第２のフォトリソグラフィプロセスが実行される。ここで、第１のリソグラフィプロセスで形成された（図１Ｃに示す）エッチング用フォトレジストマスキング層１７及び第２のリソグラフィプロセスで形成されたフォトレジスト層１８は、同じマスクを用いて形成可能である。第２のリソグラフィプロセスの後、半導体層１３の領域Ｒ１の第１の小領域Ｒ１１はフォトレジスト層１８に覆われ、半導体層１３の領域Ｒ１の第２の小領域Ｒ１２はフォトレジスト層１８に覆われない。さらに、第２の小領域Ｒ１２に隣接するパッシベーション層１６の部分Ｒ２は、フォトレジスト層１８に覆われない。

【0043】

図１Ｆに示すように、金属層１９が第２の小領域Ｒ１２上に形成されてゲート電極１９１が形成される。さらに、金属層１９の他の部分１９２が、（図１Ｅに示すように）フォトレジスト層１８に覆われないパッシベーション層１６の部分Ｒ２上にさらに形成される。本実施形態では、金属層１９はＮｉ／Ａｕ金属層であり、Ｎｉ層及びＡｕ層の厚さはそれぞれ５０ｎｍ及び１５０ｎｍであるが、本発明はこれに限定されない。

【0044】

本実施形態では、第１のリソグラフィプロセス及び第２のリソグラフィプロセスを実行するのにステッパー露光機が使用される。マスクのパターンをドレイン電極１５に向けてシフトすることによって（本発明の他の実施形態では、マスクのパターンはソース電極１４に向けてシフトされ得る）、第２のリソグラフィ領域と第１のエッチング領域との重なり領域が、ゲート電極１９１の領域である。

【0045】

図１Ｆ及び図１Ｇに示すように、パッシベーション層１６が除去される。本実施形態では、パッシベーション層１６のシールドを用いて、パッシベーション層１６上に蒸着された金属層１９の他の部分１９２は、ＨＦ溶液を用いてパッシベーション層１６とともに除去される。さらに、金属層１９の厚さＴ１はパッシベーション層１６の厚さＴ２未満であるので、金属層１９は蒸着時に２つの非接続片（例えば、ゲート電極１９１及び部分１９２）に分割してパッシベーション層１６上の金属層１９の余剰部分１９２の除去を促進することができる。ここで、金属層１９の厚さＴ１とパッシベーション層１６の厚さＴ２との差は、必要に応じて調整可能であり、例えば、０．０１μｍ～０．７μｍの範囲であり得る。

【0046】

図１Ｈに示すように、ゲート電極１９１、ソース電極１４、ドレイン電極１５及び半導体層１３を覆う保護層２０が形成される。本実施形態では、ゲート電極１９１、ソース電極１４、ドレイン電極１５及び半導体層１３の表面を覆う保護層２０として厚さ１００ｎｍのＳｉＮ層が蒸着され得るが、本発明はこれに限定されない。

【0047】

図１Ｈに示すように、上記プロセスの後に、基板１１、基板１１上に配置された半導体層１３、半導体層１３上に配置されたソース電極１４、半導体層１３上に配置されたドレイン電極１５、及び半導体層１３上に配置されるとともにソース電極１４とドレイン電極１５の間に位置するゲート電極１９１を備える本実施形態のＨＥＭＴが取得され得る。さらに、本実施形態のＨＥＭＴは、ゲート電極１９１、ソース電極１４、ドレイン電極１５及び半導体層１３を覆う保護層２０をさらに備える。

【0048】

ここで、半導体層１３は、ＧａＮ層１３１及びＧａＮ層１３１上に配置されたＡｌＧａＮ層１３２を備える。さらに、ゲート電極１９１は、下面１９１ａ及び下面１９１ａに対向する上面１９１ｂを有し、下面１９１ａは半導体層１３に接触するゲート電極１９１の表面である。上面１９１ｂの幅Ｗ１は下面１９１ａの幅Ｗ２以下であり、例えば、上面１９１ｂの幅Ｗ１と下面１９１ａの幅Ｗ２との差は１０ｎｍ以下である。本実施形態では、上面１９１ｂの幅Ｗ１及び下面１９１ａの幅Ｗ２は、実質的に同じである。さらに、ゲート電極１９１のゲート長は、０．０５μｍ～０．５μｍの範囲であり得る。ゲート電極１９１のゲート長は、下面１９１ａの幅Ｗ２である。本実施形態では、ゲート電極１９１のゲート長は、約０．２μｍである。

【0049】

ここで、上記実施形態で準備されたＨＥＭＴの電気特性が測定される。

【0050】

図２は、本発明の一実施形態に係るＨＥＭＴのＤＣ特性を示す。図面から、本発明のＨＥＭＴの定常状態電流密度（Ｉ_ｄｓｓ）は１０５０ｍＡ／ｍｍに達し、最大トランスコンダクタンス（ｇ_{ｍ、ｍａｘ}）は３６５ｍＳ／ｍｍに達し得ることが分かる。

【0051】

図３は、本発明の一実施形態に係るＨＥＭＴの高周波特性を示す。図面から、本発明のＨＥＭＴのカットオフ周波数（ｆ_Ｔ）は２７ＧＨｚに達し、最大発振周波数（ｆ_ｍａｘ）は１０６ＧＨｚに達し得ることが分かる。

【0052】

図４は、本発明の一実施形態に係るＨＥＭＴのロードプル測定結果を示す。図面から、本発明のＨＥＭＴの電力付加効率（ＰＡＥ）は３４．２３％に達し、最大出力電力密度（Ｐ_{ｏｕｔ、ｍａｘ}）は２．３９Ｗ／ｍｍに達し得ることが分かる。

【0053】

従来的な電子ビームリソグラフィプロセスはより短いゲート長をより高い精度で露光し得るが、これには長い時間消費及び高いコストの不利益がある。上述したように、本発明は、より低コストのステッパー露光機を用いて、露光位置をシフトすることによって２段階露光を実行する。２回の露光の重なり領域がゲート電極の領域として使用され、ゲート電極のゲート長がさらに短縮可能となる。同時に、本発明は、パッシベーション層の厚さを増加させるので、ゲート電極の金属が蒸着されると、それはパッシベーション層の上方及び下方の２つの非接続片に分割可能となる。したがって、ゲート電極構造体を形成する成功率が向上し、ゲート電極の金属の高さ許容差がパッシベーション層の厚さの増加によって増加可能となる。さらに、本発明によって生成されたゲート電極の構造体により、機械的安定性を向上するために、ゲート電極の下方に窒化ケイ素を使用する必要がなく、これにより、寄生容量をさらに低減することができる。

【0054】

本発明をその実施形態との関連で説明したが、多数の他の可能な変形及び変更が、以下に特許請求される本開示の主旨及び範囲から逸脱することなく行われ得ることが理解される。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図2】

【図3】

【図4】