特開 2025-31513 ３次元半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025031513

(43)【公開日】2025-03-07

(54)【発明の名称】３次元半導体素子

(51)【国際特許分類】

   H10D 84/85 20250101AFI20250228BHJP

   H10D 84/83 20250101ALI20250228BHJP

   H10D 30/01 20250101ALI20250228BHJP

   H10D 86/40 20250101ALI20250228BHJP

【ＦＩ】

H01L27/092 G

H01L27/088 E

H01L29/78 627C

H01L29/78 613A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024074355

(22)【出願日】2024-05-01

(31)【優先権主張番号】10-2023-0111715

(32)【優先日】2023-08-25

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】朴 志 ス

(72)【発明者】

【氏名】姜 秉 柱

(72)【発明者】

【氏名】林 載 炯

(72)【発明者】

【氏名】千 寛 永

(72)【発明者】

【氏名】崔 秀 斌

【テーマコード（参考）】

5F048

5F110

【Ｆターム（参考）】

5F048AB03

5F048AC03

5F048BA14

5F048BA16

5F048BB20

5F048BD06

5F048BF02

5F048BF07

5F110AA04

5F110BB03

5F110BB11

5F110CC10

5F110DD05

5F110EE02

5F110EE03

5F110EE04

5F110EE32

5F110FF01

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG02

5F110GG03

5F110GG04

5F110GG30

5F110GG44

5F110HJ01

5F110HJ13

5F110NN03

5F110QQ04

5F110QQ19

(57)【要約】      （修正有）

【課題】電気的特性が向上した３次元半導体素子及びその製造方法を提供する。
【解決手段】３次元半導体装置は、背面金属層と、背面金属層上の下部チャンネルパターンＬＣＨと、下部チャンネルパターンを介して第１方向に離隔される第１、第２下部ソース／ドレーンパターンＬＳＤ１、ＬＳＤ２と、ＬＣＨ上の上部チャンネルパターンＵＣＨと、ＬＳＤ１上の第１上部ソース／ドレーンパターンＵＳＤ１と、ＬＳＤ２上の第２上部ソース／ドレーンパターンＵＳＤ２と、ＵＳＤ１とＵＳＤ２を電気的に連結するワイドビアＷＶと、を含み、第１下部ソース／ドレーンパターンは下部チャンネルパターンに連結され、第１上部ソース／ドレーンパターンは上部チャンネルパターンに連結され、ワイドビアは第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

背面金属層と、
前記背面金属層上の下部チャンネルパターンと、
前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、
前記下部チャンネルパターン上の上部チャンネルパターンと、
前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、
前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、
前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、
前記第１下部ソース／ドレーンパターンは、前記下部チャンネルパターンに連結され、
前記第１上部ソース／ドレーンパターンは、前記上部チャンネルパターンに連結され、
前記ワイドビアは、第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことを特徴とする３次元半導体素子。

【請求項2】

断面視において、前記ワイドビアは、Ｌ字形プロファイルを有することを特徴とする請求項１に記載の３次元半導体素子。

【請求項3】

前記第１ビア部は、第１下面を有し、
前記第２ビア部は、第２下面を有し、
前記第１下面及び前記第２下面は、同一のレベルに位置することを特徴とする請求項１に記載の３次元半導体素子。

【請求項4】

前記第１ビア部は、前記第１方向に向かう第１サブ側面を有し、
前記第２ビア部は、前記第１方向に向かう第２サブ側面を有し、
前記第２サブ側面は、前記第１サブ側面よりも前記第１方向にオフセットされたことを特徴とする請求項１に記載の３次元半導体素子。

【請求項5】

前記第１ビア部及び前記第２ビア部は、前記第１方向に沿って配置されることを特徴とする請求項１に記載の３次元半導体素子。

【請求項6】

垂直方向に対して、前記第２ビア部の高さは、前記第１ビア部の高さの２０％以上、８０％以下であることを特徴とする請求項１に記載の３次元半導体素子。

【請求項7】

前記第１上部ソース／ドレーンパターンと前記ワイドビアを電気的に連結する第１上部活性コンタクトと、
前記第２上部ソース／ドレーンパターンに電気的に連結され、前記ワイドビアと電気的に絶縁された第２上部活性コンタクトと、をさらに含み、
前記第２上面は、前記第２上部活性コンタクトの上面よりも低いレベルに位置することを特徴とする請求項１に記載の３次元半導体素子。

【請求項8】

前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間のゲート電極をさらに含み、
前記ワイドビアは、前記ゲート電極から前記第１方向に交差する第２方向に離隔されたことを特徴とする請求項１に記載の３次元半導体素子。

【請求項9】

前記第１方向に対して、前記ワイドビアの幅は、前記ゲート電極の幅よりも大きいことを特徴とする請求項８に記載の３次元半導体素子。

【請求項10】

前記ゲート電極は、前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間で前記第１方向に互いに離隔された複数のゲート電極を含むことを特徴とする請求項８に記載の３次元半導体素子。

【請求項11】

前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間の第４上部ソース／ドレーンパターンをさらに含むことを特徴とする請求項１に記載の３次元半導体素子。

【請求項12】

前記ワイドビアを囲むカッティングパターンをさらに含み、
前記カッティングパターンは、前記第２ビア部の前記第２上面を覆うことを特徴とする請求項１に記載の３次元半導体素子。

【請求項13】

背面金属層と、
前記背面金属層上の下部チャンネルパターンと、
前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、
前記下部チャンネルパターン上の上部チャンネルパターンと、
前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、
前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、
前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、
前記第１下部ソース／ドレーンパターンは、前記下部チャンネルパターンに連結され、
前記第１上部ソース／ドレーンパターンは、前記上部チャンネルパターンに連結され、
前記ワイドビアの下部は、上部よりも前記第１方向に突出していることを特徴とする３次元半導体素子。

【請求項14】

前記ワイドビアの一側面は、垂直方向に対して不連続的に延長され、他側面は、垂直方向に対して連続的に延長されたことを特徴とする請求項１３に記載の３次元半導体素子。

【請求項15】

前記ワイドビアの前記上部は、第１方向に向かう第１サブ側面を有し、
前記ワイドビアの前記下部は、第１方向に向かう第２サブ側面を有し、
前記第２サブ側面は、前記第１サブ側面よりも前記第１方向にオフセットされたことを特徴とする請求項１３に記載の３次元半導体素子。

【請求項16】

前記第１方向に対して、前記ワイドビアの前記下部の幅は、前記上部の幅よりも大きいことを特徴とする請求項１３に記載の３次元半導体素子。

【請求項17】

前記第１上部ソース／ドレーンパターンと前記ワイドビアを電気的に連結する第１上部活性コンタクトと、
前記第２上部ソース／ドレーンパターンに電気的に連結され、前記ワイドビアから電気的に絶縁された第２上部活性コンタクトと、をさらに含み、
前記ワイドビアの前記下部の上面は、前記第２上部活性コンタクトの上面よりも低いレベルに位置することを特徴とする請求項１３に記載の３次元半導体素子。

【請求項18】

前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間の１つ以上のゲート電極をさらに含むことを特徴とする請求項１３に記載の３次元半導体素子。

【請求項19】

前記ワイドビアを囲むカッティングパターンをさらに含み、
前記カッティングパターンは、前記ワイドビアの前記下部と垂直に重畳することを特徴とする請求項１３に記載の３次元半導体素子。

【請求項20】

背面金属層と、
前記背面金属層上に順に位置する下部チャンネルパターン及び上部チャンネルパターンと、
前記下部及び上部チャンネルパターンを横切るゲート電極と、
第１方向に前記下部チャンネルパターンに連結された第１下部ソース／ドレーンパターンと、
前記第１下部ソース／ドレーンパターン上で前記第１方向に前記上部チャンネルパターンに連結された第１上部ソース／ドレーンパターンと、
前記第１方向と交差する第２方向に前記ゲート電極と隣接するカッティングパターンと、
前記カッティングパターン内に位置し、前記第１上部ソース／ドレーンパターンに電気的に連結されたワイドビアと、を含み、
前記カッティングパターンは、前記ワイドビアの上面の一部を覆うことを特徴とする３次元半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、３次元半導体素子に関し、より詳細には電界効果トランジスタを含む３次元半導体素子及びその製造方法に関する。

【背景技術】

【0002】

半導体素子は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されるのにつれて、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅＤｏｗｎ）もますます加速化している。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下する。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１１０６３０４５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、電気的特性が向上した３次元半導体素子を提供することにある。

【0005】

本発明が解決しようとする課題は以上で言及された課題に限定されず、言及されないその他の課題は以下の記載から当該技術分野で通常の知識を有する者に明確に理解されるべきである。

【課題を解決するための手段】

【0006】

上記目的を達成するためになされた本発明の一態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは前記上部チャンネルパターンに連結され、前記ワイドビアは第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことを特徴とする。

【0007】

上記目的を達成するためになされた本発明の他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは上部チャンネルパターンに連結され、前記ワイドビアの下部は上部よりも前記第１方向に突出することを特徴とする。

【0008】

上記目的を達成するためになされた本発明のさらに他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上に順に位置する下部チャンネルパターン及び上部チャンネルパターンと、前記下部及び上部チャンネルパターンを横切るゲート電極と、第１方向に前記下部チャンネルパターンに連結された第１下部ソース／ドレーンパターンと、前記第１下部ソース／ドレーンパターン上で前記第１方向に前記上部チャンネルパターンに連結された第１上部ソース／ドレーンパターンと、前記第１方向と交差する第２方向に前記ゲート電極と隣接するカッティングパターンと、前記カッティングパターン内に位置し、前記第１上部ソース／ドレーンパターンに電気的に連結されたワイドビアと、を含むみ、前記カッティングパターンは前記ワイドビアの上面の一部を覆うことを特徴とする。

【0009】

本発明のその他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンに電気的に連結された第１上部活性コンタクトと、前記第２上部ソース／ドレーンパターンに電気的に連結された第２上部活性コンタクトと、前記第１下部ソース／ドレーンパターンに電気的に連結された第１下部コンタクトと、前記第２下部ソース／ドレーンパターンに電気的に連結された第２下部コンタクトと、前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間のゲート電極と、前記第１方向と交差する第２方向に前記ゲート電極と隣接するカッティングパターンと、前記カッティングパターン内に位置し、前記第１上部活性コンタクト及び前記第２下部コンタクトを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは前記上部チャンネルパターンに連結され、前記ワイドビアは第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことができる。

【発明の効果】

【0010】

本発明によれば、ワイドビアの上面の中の一部がリセスされることによって、ワイドビア及びこれと連結されない上部活性コンタクト間の離隔距離を確保することができる。したがって、ワイドビアと上部活性コンタクトの間のショート（ｓｈｏｒｔ）現象が防止され、その結果、３次元半導体素子の電気的特性及び信頼性を向上させることができる。

【0011】

また、ワイドビアが水平に互いに離隔された下部及び上部ソース／ドレーンパターンを電気的に連結することによって、３次元半導体素子の設計自由度を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の比較例による半導体素子のロジックセルを説明するための概念図である。

【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。

【図3】本発明の実施形態による３次元半導体素子を説明するための平面図である。

【図4】図３のＰ１に対応する拡大図である。

【図5A】図３のＡ－Ａ’線に沿った断面図である。

【図5B】図３のＢ－Ｂ’線に沿った断面図である。

【図5C】図３のＣ－Ｃ’線に沿った断面図である。

【図5D】図３のＤ－Ｄ’線に沿った断面図である。

【図5E】図３のＥ－Ｅ’線に沿った断面図である。

【図6】図３のＰ１に対応する拡大図である。

【図7A】図３のＢ－Ｂ’線に沿った断面図である。

【図7B】図３のＥ－Ｅ’線に沿った断面図である。

【図8】本発明の実施形態による３次元半導体素子を説明するための平面図である。

【図9A】図８のＰ２に対応する拡大図である。

【図9B】図８のＰ２に対応する拡大図である。

【図10A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図10B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図10C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図11A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図11B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図11C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図11D】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図12A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図12B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図12C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図12D】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図13A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図13B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図13C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図13D】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図14A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図14B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図14C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図15A】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図15B】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図15C】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【図15D】本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。

【発明を実施するための形態】

【0013】

以下、本発明をより具体的に説明するために本発明による実施形態を、図面を参照しながら、より詳細に説明する。

【0014】

図１は、本発明の比較例による半導体素子のロジックセルを説明するための概念図である。

【0015】

図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ’）が提供される。具体的に、基板１００上に第１パワー配線ＰＯＲ１及び第２パワー配線ＰＯＲ２が提供される。第１パワー配線ＰＯＲ１と第２パワー配線ＰＯＲ２の中のいずれか１つにドレーン電圧ＶＤＤ、即ちパワー電圧が印加される。第１パワー配線ＰＯＲ１と第２パワー配線ＰＯＲ２の中の他の１つにソース電圧ＶＳＳ、即ち接地電圧が印加される。一例として、第１パワー配線ＰＯＲ１にはソース電圧ＶＳＳが印加され、第２パワー配線ＰＯＲ２にはドレーン電圧ＶＤＤが印加される。一例として、第１パワー配線ＰＯＲ１及び第２パワー配線ＰＯＲ２の各々は、基板１００の下面に平行な第１方向Ｄ１に延長され、基板１００の下面に平行であり、第１方向Ｄ１と交差する第２方向Ｄ２に互いに離隔される。

【0016】

第１パワー配線ＰＯＲ１及び第２パワー配線ＰＯＲ２の間にシングルハイトセルＳＨＣ’が定義される。シングルハイトセルＳＨＣ’は、第１活性領域ＡＲ１及び第２活性領域ＡＲ２を含む。第１活性領域ＡＲ１及び第２活性領域ＡＲ２の中のいずれか１つはＰＭＯＳＦＥＴ領域であり、第１活性領域ＡＲ１及び第２活性領域ＡＲ２の中の残りの１つはＮＭＯＳＦＥＴ領域である。一例として、第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域であり、第２活性領域ＡＲ２はＰＭＯＳＦＥＴ領域である。再び言えば、シングルハイトセルＳＨＣ’は、第１パワー配線ＰＯＲ１と第２パワー配線ＰＯＲ２との間に提供されたＣＭＯＳ構造を有する。

【0017】

本比較例による半導体素子は２次元素子として、ＦＥＯＬ（ｆｒｏｎｔ ｅｎｄ ｏｆ Ｌｉｎｅ）層のトランジスタが２次元的に配列される。例えば、第１活性領域ＡＲ１のＮＭＯＳＦＥＴと第２活性領域ＡＲ２のＰＭＯＳＦＥＴが第２方向Ｄ２に互いに離隔して配置される。

【0018】

第１活性領域ＡＲ１及び第２活性領域ＡＲ２の各々は第２方向Ｄ２に第１幅ＡＷ１を有する。本比較例によるシングルハイトセルＳＨＣ’の第２方向Ｄ２への長さは第１高さＣＨＴ１で定義される。第１高さＣＨＴ１は、第１パワー配線ＰＯＲ１と第２パワー配線ＰＯＲ２との間の距離（例えば、ピッチ）と実質的に同一である。

【0019】

シングルハイトセルＳＨＣ’は１つのロジックセルを構成する。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味する。即ち、ロジックセルは、論理素子を構成するためのトランジスタ及びトランジスタを互いに連結する配線を含む。

【0020】

本比較例によるシングルハイトセルＳＨＣ’は２次元素子を含むので、第１活性領域ＡＲ１と第２活性領域ＡＲ２が互いに重畳されず、第２方向Ｄ２に互いに離隔して配置される。したがって、シングルハイトセルＳＨＣ’の第１高さＣＨＴ１は、第２方向Ｄ２に互いに離隔された第１及び第２活性領域ＡＲ１、ＡＲ２を全て含むように定義されなければならない。したがって、シングルハイトセルＳＨＣ’の第１高さＣＨＴ１は少なくとも２つの第１幅ＡＷ１を含む程度のサイズを有する。結果的に、本比較例によるシングルハイトセルＳＨＣ’の第１高さＣＨＴ１は後述するシングルハイトセルＳＨＣの第２高さＣＨＴ２に比べて相対的に大きくなる。再び言えば、本比較例によるシングルハイトセルＳＨＣ’の面積は相対的に大きい。

【0021】

図２は、本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。

【0022】

図２を参照すれば、３次元素子（例えば、積層トランジスタ）を含むシングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供される。具体的に、基板１００上に第１パワー配線ＰＯＲ１及び第２パワー配線ＰＯＲ２が提供される。第１パワー配線ＰＯＲ１及び第２パワー配線ＰＯＲ２の間にシングルハイトセルＳＨＣが定義される。

【0023】

シングルハイトセルＳＨＣは下部活性領域ＬＡＲ及び上部活性領域ＵＡＲを含む。下部活性領域ＬＡＲ及び上部活性領域ＵＡＲの中のいずれか１つはＰＭＯＳＦＥＴ領域であり、下部活性領域ＬＡＲ及び上部活性領域ＵＡＲの中の残りの１つはＮＭＯＳＦＥＴ領域である。

【0024】

本実施形態による半導体素子は３次元素子として、ＦＥＯＬ層のトランジスタが垂直に積層される。基板１００上に下位ティア（ｂｏｔｔｏｍ ｔｉｅｒ）として下部活性領域ＬＡＲが提供され、下部活性領域ＬＡＲ上に上部活性領域ＵＡＲが上位ティア（ｔｏｐ ｔｉｅｒ）として積層される。例えば、基板１００上に下部活性領域ＬＡＲのＰＭＯＳＦＥＴが提供され、ＰＭＯＳＦＥＴ上に上部活性領域ＵＡＲのＮＭＯＳＦＥＴが積層される。下部活性領域ＬＡＲと上部活性領域ＵＡＲは垂直方向、即ち基板１００の下面に垂直な第３方向Ｄ３に互いに離隔される。

【0025】

下部活性領域ＬＡＲ及び上部活性領域ＵＡＲの各々は第２方向Ｄ２に第２幅ＡＷ２を有する。本実施形態によるシングルハイトセルＳＨＣの第２方向Ｄ２への長さは第２高さＣＨＴ２で定義される。

【0026】

本実施形態によるシングルハイトセルＳＨＣは３次元素子、即ち積層されたトランジスタを含むので、下部活性領域ＬＡＲと上部活性領域ＵＡＲが互いに重畳される。したがって、シングルハイトセルＳＨＣの第２高さＣＨＴ２は上述した１つの第２幅ＡＷ２を含む程度のサイズを有する。結果的に、本実施形態によるシングルハイトセルＳＨＣの第２高さＣＨＴ２は、先に説明した図１のシングルハイトセルＳＨＣ’の第１高さＣＨＴ１よりも小さい。再び言えば、本実施形態によるシングルハイトセルＳＨＣの面積は相対的に小さい。本実施形態による３次元半導体素子はロジックセルの面積を減らすことによって、素子の高集積度を向上させることができる。

【0027】

図３は、本発明の実施形態による３次元半導体素子を説明するための平面図である。図４は、図３のＰ１に対応する拡大図である。図５Ａ～図５Ｅは、各々図３のＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、及びＥ－Ｅ’線に沿った断面図である。

【0028】

図３～図５Ｅを参照すれば、基板１００上にシングルハイトセルＳＨＣが提供される。本発明の一実施形態として、基板１００はシリコン系（ｓｉｌｉｃｏｎ－ｂａｓｅｄ）の絶縁物質（例えば、シリコン酸化物及び／又はシリコン窒化物）を含む絶縁基板である。本発明の他の実施形態として、基板１００はシリコン、ゲルマニウム、シリコンゲルマニウム等を含む半導体基板である。

【0029】

一例として、基板１００は第１下部絶縁膜ＬＩＬ１及び第２下部絶縁膜ＬＩＬ２を含む。第１下部絶縁膜ＬＩＬ１は第２下部絶縁膜ＬＩＬ２上に提供される。第１下部絶縁膜ＬＩＬ１はシリコン系の絶縁物質（例えば、シリコン酸化物）及び／又は半導体物質（Ｓｉ又はＳｉＧｅ）を含む。第２下部絶縁膜ＬＩＬ２はシリコン系の絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物）を含む。

【0030】

素子分離膜ＳＴが基板１００内に提供される。素子分離膜ＳＴはシングルハイトセルＳＨＣを定義する。素子分離膜ＳＴは後述する背面金属層ＢＳＭと後述する第１層間絶縁膜１１０との間に介在する。一例として、素子分離膜ＳＴはシリコン系の絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物）を含む。

【0031】

本発明の一実施形態として、シングルハイトセルＳＨＣの各々はロジック回路を構成するロジックセルである。シングルハイトセルＳＨＣの各々は先に図２を参照して説明した３次元素子を含むロジックセルである。シングルハイトセルＳＨＣは第２方向Ｄ２に沿って配列される。

【0032】

各々のシングルハイトセルＳＨＣは、基板１００上に順次的に積層された下部活性領域ＬＡＲ及び上部活性領域ＵＡＲを含む。下部及び上部活性領域ＬＡＲ、ＵＡＲの中のいずれか１つはＰＭＯＳＦＥＴ領域であり、下部及び上部活性領域ＬＡＲ、ＵＡＲの中の他の１つはＮＭＯＳＦＥＴ領域である。下部活性領域ＬＡＲはＦＥＯＬ層の下位ティア（ｂｏｔｔｏｍ ｔｉｅｒ）として提供され、上部活性領域ＵＡＲはＦＥＯＬ層の上位ティア（ｔｏｐ ｔｉｅｒ）として提供される。下部及び上部活性領域ＬＡＲ、ＵＡＲのＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴは垂直に積層されて、３次元積層トランジスタを構成する。一実施形態として、下部活性領域ＬＡＲはＰＭＯＳＦＥＴ領域であり、上部活性領域ＵＡＲはＮＭＯＳＦＥＴ領域である。下部及び上部活性領域ＬＡＲ、ＵＡＲの各々は第１方向Ｄ１に延長されるバー（ｂａｒ）形状又はライン形状を有する。

【0033】

下部活性領域ＬＡＲは下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤを含む。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤの間に介在する。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤを互いに連結する。

【0034】

下部チャンネルパターンＬＣＨは、互いに離隔して積層された第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含む。好ましくは、第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）を含む。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々はナノシート（Ｎａｎｏ ｓｈｅｅｔ）である。一例として、下部チャンネルパターンＬＣＨは第２半導体パターンＳＰ２から離隔して積層された１つ以上の半導体パターンをさらに含む。

【0035】

下部ソース／ドレーンパターンＬＳＤは基板１００上に提供される。各々の下部ソース／ドレーンパターンＬＳＤは選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンである。一例として、下部ソース／ドレーンパターンＬＳＤの上面は、下部チャンネルパターンＬＣＨの第２半導体パターンＳＰ２の上面よりも高い。

【0036】

下部ソース／ドレーンパターンＬＳＤは不純物でドーピングされて第１導電形を有する。第１導電形はＮ形又はＰ形である。本実施形態で、第１導電形はＰ形である。下部ソース／ドレーンパターンＬＳＤはシリコン（Ｓｉ）及び／又はシリコンゲルマニウム（ＳｉＧｅ）を含む。

【0037】

下部ソース／ドレーンパターンＬＳＤ上に第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０は下部ソース／ドレーンパターンＬＳＤを覆う。

【0038】

下部ソース／ドレーンパターンＬＳＤの下に下部活性コンタクトＬＡＣが提供される。下部活性コンタクトＬＡＣは下部ソース／ドレーンパターンＬＳＤと電気的に連結される。下部活性コンタクトＬＡＣは基板１００内に埋め込まれる。下部活性コンタクトＬＡＣは基板１００の上面から下面まで垂直に延長される。下部活性コンタクトＬＡＣは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0039】

第１層間絶縁膜１１０上に上部活性領域ＵＡＲが提供される。上部活性領域ＵＡＲは上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤを含む。上部チャンネルパターンＵＣＨは下部チャンネルパターンＬＣＨと各々垂直に重畳される。上部ソース／ドレーンパターンＵＳＤは下部ソース／ドレーンパターンＬＳＤと各々垂直に重畳される。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤの間に介在する。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤを互いに連結する。

【0040】

上部チャンネルパターンＵＣＨは、互いに離隔して積層された第３半導体パターンＳＰ３及び第４半導体パターンＳＰ４を含む。上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４は、上述した下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２と同一の半導体物質を含む。第３及び第４半導体パターンＳＰ３、ＳＰ４の各々はナノシート（Ｎａｎｏ ｓｈｅｅｔ）である。一例として、上部チャンネルパターンＵＣＨは第４半導体パターンＳＰ４から離隔して積層された１つ以上の半導体パターンをさらに含む。

【0041】

下部チャンネルパターンＬＣＨとその上の上部チャンネルパターンＵＣＨとの間に少なくとも１つのダミーチャンネルパターンＤＳＰが介在する。ダミーチャンネルパターンＤＳＰと上部チャンネルパターンＵＣＨとの間にシード層ＳＤＬが介在する。

【0042】

ダミーチャンネルパターンＤＳＰは下部及び上部ソース／ドレーンパターンＬＳＤ、ＵＳＤから離隔される。即ち、ダミーチャンネルパターンＤＳＰはいかなるソース／ドレーンパターンとも連結されない。ダミーチャンネルパターンＤＳＰはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）のような半導体物質を含むか、或いはシリコン酸化膜又はシリコン窒化膜のようなシリコン系の絶縁材料を含む。本発明の一実施形態で、ダミーチャンネルパターンＤＳＰはシリコン系の絶縁材料を含む。

【0043】

上部ソース／ドレーンパターンＵＳＤは第１層間絶縁膜１１０の上面上に提供される。各々の上部ソース／ドレーンパターンＵＳＤは選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンである。一例として、上部ソース／ドレーンパターンＵＳＤの上面は、上部チャンネルパターンＵＣＨの第４半導体パターンＳＰ４の上面よりも高い。

【0044】

上部ソース／ドレーンパターンＵＳＤは不純物でドーピングされて第２導電形を有する。第２導電形は、下部ソース／ドレーンパターンＬＳＤの第１導電形とは異なる。第２導電形はＮ形である。上部ソース／ドレーンパターンＵＳＤはシリコンゲルマニウム（ＳｉＧｅ）及び／又はシリコン（Ｓｉ）を含む。

【0045】

シングルハイトセルＳＨＣ上に複数のゲート電極ＧＥが提供される。具体的に、積層された下部及び上部チャンネルパターンＬＣＨ、ＵＣＨ上にゲート電極ＧＥが提供される。平面視において、ゲート電極ＧＥは第２方向Ｄ２に延長されるバー（ｂａｒ）形状を有する。ゲート電極ＧＥは、積層された下部及び上部チャンネルパターンＬＣＨ、ＵＣＨと垂直に重畳され、これらを横切る。

【0046】

ゲート電極ＧＥは第１方向Ｄ１及び第２方向Ｄ２に互いに離隔される。一例として、１つのシングルハイトセルＳＨＣ上で、ゲート電極ＧＥは第１方向Ｄ１に互いに離隔される。一例として、第２方向Ｄ２に沿って配列される複数のゲート電極ＧＥがゲートグループとして定義され、複数のゲートグループが第１方向Ｄ１に離隔して配置される。

【0047】

ゲート電極ＧＥは基板１００の上面から後述するゲートキャッピングパターンＧＰまで垂直な方向（即ち、第３方向Ｄ３）に延長される。ゲート電極ＧＥは下部活性領域ＬＡＲの下部チャンネルパターンＬＣＨから上部活性領域ＵＡＲの上部チャンネルパターンＵＣＨまで第３方向Ｄ３に延長される。ゲート電極ＧＥは最下部の第１半導体パターンＳＰ１から最上部の第４半導体パターンＳＰ４まで第３方向Ｄ３に延長される。

【0048】

ゲート電極ＧＥは第１～第４半導体パターンＳＰ１－ＳＰ４の各々の上面、底面、及び両側壁上に提供される。再び言えば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）を含む。

【0049】

ゲート電極ＧＥはＦＥＯＬ層の下位ティア、即ち下部活性領域ＬＡＲ内に提供された下部ゲート電極ＬＧＥと、ＦＥＯＬ層の上位ティア、即ち上部活性領域ＵＡＲ内に提供された上部ゲート電極ＵＧＥを含む。下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥは互いに垂直に重畳される。本発明の一実施形態として、下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥは互いに連結される。再び言えば、本実施形態によるゲート電極ＧＥは下部チャンネルパターンＬＣＨ上の下部ゲート電極ＬＧＥと上部チャンネルパターンＵＣＨ上の上部ゲート電極ＵＧＥが互いに連結された共通ゲート電極である。

【0050】

下部ゲート電極ＬＧＥは、第１下部絶縁膜ＬＩＬ１と第１半導体パターンＳＰ１との間に介在する第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在する第２内側電極ＰＯ２、第２半導体パターンＳＰ２とダミーチャンネルパターンＤＳＰとの間に介在する第３内側電極ＰＯ３を含む。

【0051】

上部ゲート電極ＵＧＥは、ダミーチャンネルパターンＤＳＰ（又はシード層ＳＤＬ）と第３半導体パターンＳＰ３との間に介在する第４内側電極ＰＯ４、第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間に介在する第５内側電極ＰＯ５、及び第４半導体パターンＳＰ４上の外側電極ＰＯ６を含む。

【0052】

ゲート電極ＧＥの両側壁上に一対のゲートスペーサーＧＳが各々配置される。外側電極ＰＯ６の両側壁上に一対のゲートスペーサーＧＳが各々配置される。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第２方向Ｄ２に延長される。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面よりも高い。ゲートスペーサーＧＳの上面は第２層間絶縁膜１２０の上面と共面をなす。ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。他の例として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも２つから成る多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含む。

【0053】

ゲート電極ＧＥの上面上にゲートキャッピングパターンＧＰが提供される。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第２方向Ｄ２に延長される。例えば、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。

【0054】

ゲート電極ＧＥと第１～第４半導体パターンＳＰ１～ＳＰ４との間にゲート絶縁膜ＧＩが介在する。ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含む。本発明の一実施形態として、ゲート絶縁膜ＧＩは半導体パターンＳＰ１～ＳＰ４の表面を直接覆うシリコン酸化膜及びシリコン酸化膜上の高誘電膜を含む。再び言えば、ゲート絶縁膜ＧＩはシリコン酸化膜と高誘電膜の多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含む。

【0055】

高誘電膜は、シリコン酸化膜よりも誘電定数が高い高誘電率物質を含む。一例として、高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中の少なくとも１つを含む。

【0056】

上部ソース／ドレーンパターンＵＳＤ及びゲート電極ＧＥ上に第２層間絶縁膜１２０が提供される。第２層間絶縁膜１２０は上部ソース／ドレーンパターンＵＳＤを覆う。第３層間絶縁膜１３０が第２層間絶縁膜１２０を覆う。

【0057】

第２及び第３層間絶縁膜１２０、１３０を貫通して上部ソース／ドレーンパターンＵＳＤと各々電気的に連結される上部活性コンタクトＵＡＣが提供される。一例として、上部活性コンタクトＵＡＣの上面は第３層間絶縁膜１３０の上面と共面をなす。

【0058】

第３層間絶縁膜１３０及びゲートキャッピングパターンＧＰを貫通して上部ゲート電極ＵＧＥと電気的に連結される上部ゲートコンタクトＵＧＣが提供される。上部活性コンタクトＵＡＣ及び上部ゲートコンタクトＵＧＣの各々は銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0059】

カッティングパターンＣＴが、第１方向Ｄ１に沿って配列されたゲートグループを横切る。カッティングパターンＣＴは第１方向Ｄ１に延長される。カッティングパターンＣＴはゲートグループ内で互いに第２方向Ｄ２に隣接するゲート電極ＧＥを分離させる。隣接するゲート電極ＧＥはカッティングパターンＣＴによって第２方向Ｄ２に離隔される。カッティングパターンＣＴはシリコン酸化物及びシリコン窒化物のような絶縁材料を含む。

【0060】

第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供される。第４層間絶縁膜１４０内に第１金属層Ｍ１が提供される。第１金属層Ｍ１は上部配線ＵＭＩを含む。第１金属層Ｍ１は上部ビアＵＶＩをさらに含む。上部ビアＵＶＩは上部配線ＵＭＩを上部活性コンタクトＵＡＣ又は上部ゲートコンタクトＵＧＣと電気的に連結する。上部配線ＵＭＩ及び上部ビアＵＶＩの各々は銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0061】

第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）が積層される。第１金属層Ｍ１及び第１金属層Ｍ１上の金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）は半導体素子のＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ Ｌｉｎｅ）層を構成する。第１金属層Ｍ１上の金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）はロジックセルを互いに連結するためのルーティング配線を含む。

【0062】

基板１００の下面下に下部層間絶縁膜２１０が提供される。下部層間絶縁膜２１０と下部ゲート電極ＬＧＥとの間に、下部ゲート電極ＬＧＥと電気的に連結される下部ゲートコンタクトＬＧＣが提供される。下部層間絶縁膜２１０内に背面金属層ＢＳＭが提供される。背面金属層ＢＳＭは下部コンタクトＬＣ、下部配線ＬＭＩ、及び下部ビアＬＶＩを含む。下部コンタクトＬＣは下部活性コンタクトＬＡＣを通じて下部ソース／ドレーンパターンＬＳＤに電気的に連結される。下部ビアＬＶＩは下部配線ＬＭＩを下部活性コンタクトＬＡＣ、下部コンタクトＬＣ、又は下部ゲートコンタクトＬＧＣと電気的に連結する。

【0063】

下部ゲートコンタクトＬＧＣ、下部コンタクトＬＣ、下部配線ＬＭＩ、及び下部ビアＬＶＩの各々は銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0064】

背面金属層ＢＳＭ下に追加的な下部金属層が積層される。本発明の一実施形態として、下部金属層はパワー伝送ネットワークを含む。パワー伝送ネットワークは背面金属層ＢＳＭにソース電圧ＶＳＳ及びドレーン電圧ＶＤＤを印加するための配線ネットワークを含む。

【0065】

貫通ビアＴＨＶがカッティングパターンＣＴ内に提供される。貫通ビアＴＨＶは垂直に積層された下部ソース／ドレーンパターンＬＳＤ及び上部ソース／ドレーンパターンＵＳＤを電気的に連結する。具体的に、貫通ビアＴＨＶは上部活性コンタクトＵＡＣを通じて上部ソース／ドレーンパターンＵＳＤに電気的に連結され、下部コンタクトＬＣ及び下部活性コンタクトＬＡＣを通じて下部ソース／ドレーンパターンＬＳＤに電気的に連結される。貫通ビアＴＨＶは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0066】

ワイドビアＷＶがカッティングパターンＣＴ内に提供される。ワイドビアＷＶはカッティングパターンＣＴの上面から下面まで延長され、平面視において第１方向Ｄ１に延長される。断面視において、ワイドビアＷＶはＬ字形プロファイルを有する。ワイドビアＷＶは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された金属を含む。

【0067】

ワイドビアＷＶの上面ＷＶａは第１上面Ｗ１ａ及び前記第１上面Ｗ１ａよりも低いレベルに位置する第２上面Ｗ２ａを含む。第１上面Ｗ１ａはワイドビアＷＶの第１ビア部Ｗ１の上面であり、第２上面Ｗ２ａはワイドビアＷＶの第２ビア部Ｗ２の上面である。第１ビア部Ｗ１及び第２ビア部Ｗ２は互いに第１方向Ｄ１に隣接する。一例として、第２上面Ｗ２ａは上部活性コンタクトＵＡＣの上面よりも低いレベルに位置する。

【0068】

ワイドビアＷＶの下面ＷＶｂは実質的に平らである。一例として、第１ビア部Ｗ１及び第２ビア部Ｗ２は各々第１下面Ｗ１ｂ及び第２下面Ｗ２ｂを有し、第１下面Ｗ１ｂ及び第２下面Ｗ２ｂは実質的に同一のレベルに位置する。したがって、垂直な方向（例えば、第３方向Ｄ３）への第２ビア部Ｗ２の高さＨＴ２は第１ビア部Ｗ１の高さＨＴ１よりも小さい。一例として、第２ビア部Ｗ２の高さＨＴ２は第１ビア部Ｗ１の高さＨＴ１の２０％以上、８０％以下である。

【0069】

ワイドビアＷＶの下部は上部よりも第１方向Ｄ１にさらに突出する。ワイドビアＷＶの下部はワイドビアＷＶの第２上面Ｗ２ａよりも下に位置する部分であり、ワイドビアＷＶの上部は第２上面Ｗ２ａよりも上に位置する他の部分である。ワイドビアＷＶの下部はワイドビアＷＶの第１ビア部Ｗ１の下部及び第２ビア部Ｗ２を含み、ワイドビアＷＶの上部は第１ビア部Ｗ１の上部を含む。ワイドビアＷＶの第１方向Ｄ１への幅は上部よりも下部でさらに大きい。

【0070】

断面視において、ワイドビアＷＶは第１方向Ｄ１に向かう（ｏｒｉｅｎｔｅｄ）第１側面ＷＶｃを有する。ワイドビアＷＶの第１側面ＷＶｃはワイドビアＷＶの上部の一側面（言い換えれば、第１ビア部Ｗ１の一側面）である第１サブ側面Ｗ１ｃ及びワイドビアＷＶの下部の一側面（言い換えれば、第２ビア部Ｗ２の一側面）である第２サブ側面Ｗ２ｃを含む。第２サブ側面Ｗ２ｃは第１サブ側面Ｗ１ｃに比べて第１方向Ｄ１にオフセットされる。したがって、ワイドビアＷＶの第１側面ＷＶｃは第３方向Ｄ３に対して不連続的に延長される。一例として、ワイドビアＷＶの第１サブ側面Ｗ１ｃ、第２上面Ｗ２ａ、及び第２サブ側面Ｗ２ｃは階段形のプロファイルを成して、互いに連結される。

【0071】

ワイドビアＷＶは第１側面ＷＶｃとは反対側の第２側面ＷＶｄを有する。第２側面ＷＶｄはワイドビアＷＶの上部の他の側面及び下部の他の側面を含み、例えば第１ビア部Ｗ１の他の側面を含む。ワイドビアＷＶの第２側面ＷＶｄは第３方向Ｄ３に対して連続的に延長される。一例として、ワイドビアＷＶの第２側面ＷＶｄは第３方向Ｄ３に対して直線に延長される。

【0072】

ワイドビアＷＶは互いに水平に離隔した下部ソース／ドレーンパターンＬＳＤと上部ソース／ドレーンパターンＵＳＤを電気的に連結する。具体的に、一例として、下部ソース／ドレーンパターンＬＳＤは第１方向Ｄ１に離隔した第１下部ソース／ドレーンパターンＬＳＤ１及び第２下部ソース／ドレーンパターンＬＳＤ２を含み、上部ソース／ドレーンパターンＵＳＤは第１方向Ｄ１に離隔した第１上部ソース／ドレーンパターンＵＳＤ１及び第２上部ソース／ドレーンパターンＵＳＤ２を含む。第１上部ソース／ドレーンパターンＵＳＤ１は第１下部ソース／ドレーンパターンＬＳＤ１上に垂直に積層され、第２上部ソース／ドレーンパターンＵＳＤ２は第２下部ソース／ドレーンパターンＬＳＤ２上に垂直に積層される。第１下部活性コンタクトＬＡＣ１及び第１下部コンタクトＬＣ１が第１下部ソース／ドレーンパターンＬＳＤ１に順に電気的に連結され、第１上部活性コンタクトＵＡＣ１が第１上部ソース／ドレーンパターンＵＳＤ１に電気的に連結される。第２下部活性コンタクトＬＡＣ２及び第２下部コンタクトＬＣ２が第２下部ソース／ドレーンパターンＬＳＤ２に順に電気的に連結され、第２上部活性コンタクトＵＡＣ２が第２上部ソース／ドレーンパターンＵＳＤ２に電気的に連結される。

【0073】

ワイドビアＷＶは第１上部ソース／ドレーンパターンＵＳＤ１と第２下部ソース／ドレーンパターンＬＳＤ２を電気的に連結する。具体的に、ワイドビアＷＶは第１上部活性コンタクトＵＡＣ１を通じて第１上部ソース／ドレーンパターンＵＳＤ１に電気的に連結され、第２下部コンタクトＬＣ２及び第２下部活性コンタクトＬＡＣ２を通じて第２下部ソース／ドレーンパターンＬＳＤ２に電気的に連結される。ワイドビアＷＶは第２上部活性コンタクトＵＡＣ２及び第１下部コンタクトＬＣ１と離隔され、電気的に絶縁される。一例として、ワイドビアＷＶの第２ビア部Ｗ２は第２方向Ｄ２及び第３方向Ｄ３に対して第２上部活性コンタクトＵＡＣ２と離隔される。したがって、ワイドビアＷＶは第２上部ソース／ドレーンパターンＵＳＤ２及び第１下部ソース／ドレーンパターンＬＳＤ１の各々から電気的に絶縁される。

【0074】

一例として、第１上部活性コンタクトＵＡＣ１はワイドビアＷＶの第１ビア部Ｗ１に垂直に重畳し、ワイドビアＷＶの第２ビア部Ｗ２は第２下部コンタクトＬＣ２に垂直に重畳する。一例として、ワイドビアＷＶの第１ビア部Ｗ１は第１下部コンタクトＬＣ１に垂直に重畳せず、第２上部活性コンタクトＵＡＣ２はワイドビアＷＶの第２ビア部Ｗ２に垂直に重畳しない。

【0075】

第３上部ソース／ドレーンパターンＵＳＤ３及び第３下部ソース／ドレーンパターンＬＳＤ３がワイドビアＷＶを介して第２上部ソース／ドレーンパターンＵＳＤ２及び第２下部ソース／ドレーンパターンＬＳＤ２と離隔されるように配置される。第３下部活性コンタクトＬＡＣ３及び第３下部コンタクトＬＣ３が第３下部ソース／ドレーンパターンＬＳＤ３に順に電気的に連結され、第３上部活性コンタクトＵＡＣ３が第３上部ソース／ドレーンパターンＵＳＤ３に電気的に連結される。ワイドビアＷＶは第３上部活性コンタクトＵＡＣ３及び第３下部コンタクトＬＣ３と離隔され（例えば、水平に離隔される）、電気的に絶縁される。したがって、ワイドビアＷＶは第３上部ソース／ドレーンパターンＵＳＤ３及び第３下部ソース／ドレーンパターンＬＳＤ３の各々から電気的に絶縁される。

【0076】

ゲート電極ＧＥが第１及び第２上部ソース／ドレーンパターンＵＳＤ１、ＵＳＤ２の間、及び第１及び第２下部ソース／ドレーンパターンＬＳＤ１、ＬＳＤ２の間に介在する。ワイドビアＷＶはゲート電極ＧＥから第２方向Ｄ２に離隔して配置される。平面視において、ワイドビアＷＶはゲート電極ＧＥに対して第１方向Ｄ１及びその反対方向にさらに延長される。

【0077】

ゲート電極ＧＥは第２方向Ｄ２に隣接する他のゲート電極ＧＥと第１ゲートグループＧ１を構成し、ワイドビアＷＶは第１ゲートグループＧ１を横切る。一例として、ワイドビアＷＶの第２ビア部Ｗ２が第１ゲートグループＧ１を横切るように第１方向Ｄ１に延長される。

【0078】

第１方向Ｄ１に対して、ワイドビアＷＶの幅Ｌ１はゲート電極ＧＥの幅Ｌ３よりも大きい。したがって、ワイドビアＷＶは第１ゲートグループＧ１を横切って、第１上部活性コンタクトＵＡＣ１及び第２下部コンタクトＬＣ２に電気的に連結される。第１方向Ｄ１に対して、ワイドビアＷＶの幅Ｌ１はゲート電極ＧＥのピッチＬ２と同一であるか、或いは異なる。一例として、第１方向Ｄ１に対して、ワイドビアＷＶの幅Ｌ１はゲート電極ＧＥのピッチＬ２よりも大きい。

【0079】

カッティングパターンＣＴはワイドビアＷＶを囲む第１カッティング部Ｃ１及びワイドビアＷＶの上面ＷＶａの中の少なくとも一部を覆う第２カッティング部Ｃ２を含む。一例として、第１カッティング部Ｃ１及び第２カッティング部Ｃ２は境界面を有し、互いに区分されるか、又は境界面なしで互いに連結される。一例として、第２カッティング部Ｃ２はワイドビアＷＶの第２上面Ｗ２ａを覆い、第１カッティング部Ｃ１はワイドビアＷＶの第２カッティング部Ｃ２を囲む。第１カッティング部Ｃ１はワイドビアＷＶを第１ゲートグループＧ１から離隔させる。第２カッティング部Ｃ２は第２ビア部Ｗ２と垂直に重畳する。したがって、第２カッティング部Ｃ２を含むカッティングパターンＣＴの上部はワイドビアＷＶの下部と垂直に重畳する。一例として、カッティングパターンＣＴの上面はワイドビアＷＶの第１上面Ｗ１ａと実質的に同一のレベルに位置し、共面をなす。

【0080】

本発明の概念によれば、第２上部活性コンタクトＵＡＣ２と隣接する領域でワイドビアＷＶがリセスされて、相対的に低いレベルに位置する第２上面Ｗ２ａを有する。したがって、ワイドビアＷＶと第２上部活性コンタクトＵＡＣ２との間の離隔距離が確保されることによって、ワイドビアＷＶと第２上部活性コンタクトＵＡＣ２との間のショート（ｓｈｏｒｔ）現象が防止される。したがって、３次元半導体素子の電気的特性及び信頼性が向上する。

【0081】

また、ワイドビアＷＶが水平に互いに離隔された下部及び上部ソース／ドレーンパターンＬＳＤ、ＵＳＤ（例えば、第２下部ソース／ドレーンパターンＬＳＤ２及び第１上部ソース／ドレーンパターンＵＳＤ１）を電気的に連結させることによって、３次元半導体素子の設計自由度が向上する。

【0082】

以下では、図６～図９Ｂを参照して、本発明の他の実施形態に関して説明する。説明の簡易化のために、上述した内容と重複する内容の説明は省略する。

【0083】

図６は、図３のＰ１に対応する拡大図である。図７Ａ及び図７Ｂは、各々図３のＢ－Ｂ’及びＥ－Ｅ’線に沿った断面図である。

【0084】

図３及び図６～図７Ｂを参照すれば、ワイドビアＷＶが第１ゲートグループＧ１を横切る。一例として、図４～図５Ｅを参照して説明したこととは異なって、ワイドビアＷＶの第１ビア部Ｗ１が第１ゲートグループＧ１のゲート電極ＧＥの間で第１方向Ｄ１に延長される。第１ビア部Ｗ１はカッティングパターンＣＴを介して第１ゲートグループＧ１から第２方向Ｄ２に離隔される。

【0085】

図８は、本発明の実施形態による３次元半導体素子を説明するための平面図である。図９Ａ及び図９Ｂは、各々図８のＰ２に対応する拡大図である。

【0086】

図３及び図８～図９Ａを参照すれば、第４下部ソース／ドレーンパターンＬＳＤ４が第１及び第２下部ソース／ドレーンパターンＬＳＤ１、ＬＳＤ２の間に提供され、第４上部ソース／ドレーンパターンＵＳＤ４が第１及び第２上部ソース／ドレーンパターンＵＳＤ１、ＵＳＤ２の間に提供される。第４下部活性コンタクト（図示せず）及び第４下部コンタクトＬＣ４が第４下部ソース／ドレーンパターンＬＳＤ４に順に電気的に連結され、第４上部活性コンタクトＵＡＣ４が第４上部ソース／ドレーンパターンＵＳＤ４に電気的に連結される。

【0087】

第１ゲートグループＧ１が第１及び第４下部ソース／ドレーンパターンＬＳＤ１、ＬＳＤ４の間、及び第１及び第４上部ソース／ドレーンパターンＵＳＤ１、ＵＳＤ４の間に配置される。第２ゲートグループＧ２が第２及び第４下部ソース／ドレーンパターンＬＳＤ２、ＬＳＤ４の間、及び第２及び第４上部ソース／ドレーンパターンＵＳＤ２、ＵＳＤ４の間に配置される。第４下部及び上部ソース／ドレーンパターンＬＳＤ４、ＵＳＤ４は第１及び第２ゲートグループＧ１、Ｇ２の間に配置される。

【0088】

ワイドビアＷＶは第４下部及び上部ソース／ドレーンパターンＬＳＤ４、ＵＳＤ４から第２方向Ｄ２に離隔される。ワイドビアＷＶは第４上部活性コンタクトＵＡＣ４及び第４下部コンタクトＬＣ４から第２方向Ｄ２に離隔され、電気的に絶縁される。ワイドビアＷＶは２以上のゲートグループを横切って、第１上部活性コンタクトＵＡＣ１及び第２下部コンタクトＬＣ２に電気的に連結される。一例として、ワイドビアＷＶは第１ゲートグループＧ１及び第２ゲートグループＧ２を横切って、第１上部活性コンタクトＵＡＣ１及び第２下部コンタクトＬＣ２に電気的に連結される。したがって、ワイドビアＷＶは２以上のゲートグループを介して水平に離隔された下部及び上部ソース／ドレーンパターンＬＳＤ、ＵＳＤを電気的に連結する。

【0089】

ワイドビアＷＶの第１ビア部Ｗ１及び第２ビア部Ｗ２の配置は制限なしに多様である。但し、第２ビア部Ｗ２は第１ビア部Ｗ１に比べて第２下部及び上部ソース／ドレーンパターンＬＳＤ２、ＵＳＤ２に隣接するように配置される。

【0090】

一例として、図９Ａに図示されたように、第２ビア部Ｗ２は第１及び第２ゲートグループＧ１、Ｇ２の間で第１方向Ｄ１に延長され、第１及び第２ゲートグループＧ１、Ｇ２、第４下部及び上部ソース／ドレーンパターンＬＳＤ４、ＵＳＤ４から第２方向Ｄ２に離隔される。第１ビア部Ｗ１は第１下部及び上部ソース／ドレーンパターンＬＳＤ１、ＵＳＤ１から第２方向Ｄ２に離隔され、第２ビア部Ｗ２に向かって第１方向Ｄ１に延長される。

【0091】

一例として、図９Ｂに図示されたように、第１ビア部Ｗ１が第１ゲートグループＧ１の間で第１方向Ｄ１に延長され、第１ゲートグループＧ１から第２方向Ｄ２に離隔される。第２ビア部Ｗ２は第２ゲートグループＧ２の間で第１方向Ｄ１に延長され、第２ゲートグループＧ２、第４下部及び上部ソース／ドレーンパターンＬＳＤ４、ＵＳＤ４から第２方向Ｄ２に離隔される。

【0092】

但し、図９Ａ～図９Ｂに図示された第１ビア部Ｗ１及び第２ビア部Ｗ２の配置関係は例示的なものであり、本発明の概念はこれに限定されない。

【0093】

図１０Ａ～図１５Ｄは、本発明の実施形態による３次元半導体素子の製造方法を説明するための図である。より詳しくは、図１０Ａ、図１１Ａ、図１２Ａ、及び図１３Ａは、各々図３のＡ－Ａ’線に沿った断面図である。図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ａ、及び図１５Ａは、各々図３のＢ－Ｂ’線に沿った断面図である。図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｂ、及び図１５Ｂは、各々図３のＣ－Ｃ’線に沿った断面図である。図１５Ｃは、図３のＤ－Ｄ’線に沿った断面図である。図１１Ｄ、図１２Ｄ、図１３Ｄ、図１４Ｃ、及び図１５Ｄは、各々図３のＥ－Ｅ’線に沿った断面図である。

【0094】

以下では、図１０Ａ～図１５Ｄを参照して、本発明の実施形態による３次元半導体素子の製造方法に関して説明する。説明の簡易化のために、上述した内容と重複する内容の説明は省略する。

【0095】

図１０Ａ～図１０Ｃを参照すれば、半導体基板１０５が提供される。半導体基板１０５はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中のいずれか１つを含む。例えば、半導体基板１０５は単結晶シリコンウエハである。

【0096】

半導体基板１０５上に第１下部絶縁膜ＬＩＬ１が形成される。第１下部絶縁膜ＬＩＬ１はシリコン系の絶縁物質（例えば、シリコン酸化物）及び／又は半導体物質（Ｓｉ又はＳｉＧｅ）を含む。

【0097】

第１下部絶縁膜ＬＩＬ１上に第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１が交互に積層される。第１犠牲層ＳＡＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中の１つを含み、第１活性層ＡＣＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中の他の１つを含む。例えば、第１犠牲層ＳＡＬ１はシリコンゲルマニウム（ＳｉＧｅ）を含み、第１活性層ＡＣＬ１はシリコン（Ｓｉ）を含む。第１犠牲層ＳＡＬ１の各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％～３０ａｔ％である。

【0098】

最上部の第１犠牲層ＳＡＬ１上に分離層ＤＳＬが形成される。本発明の一実施形態として、分離層ＤＳＬの厚さは第１犠牲層ＳＡＬ１の厚さよりも大きい。分離層ＤＳＬはシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含む。分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は第１犠牲層ＳＡＬ１のゲルマニウム（Ｇｅ）の濃度よりも高い。例えば、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は４０ａｔ％～９０ａｔ％である。

【0099】

分離層ＤＳＬ上にシード層ＳＤＬが形成される。シード層ＳＤＬは第１活性層ＡＣＬ１と同一の物質を含む。シード層ＳＤＬ上に第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２が交互に積層される。各々の第２犠牲層ＳＡＬ２は第１犠牲層ＳＡＬ１と同一の物質を含み、各々の第２活性層ＡＣＬ２は第１活性層ＡＣＬ１と同一の物質を含む。分離層ＤＳＬは、第１犠牲層ＳＡＬ１とシード層ＳＤＬとの間に介在する。

【0100】

積層された第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２、第１及び第２活性層ＡＣＬ１、ＡＣＬ２、及び分離層ＤＳＬがパターニングされて、積層パターンＳＴＰが形成される。積層パターンＳＴＰを形成することは、最上部の第２活性層ＡＣＬ２上にハードマスクパターンを形成すること、及びハードマスクパターンを蝕刻マスクとして半導体基板１０５上の積層された膜ＳＡＬ１、ＳＡＬ２、ＡＣＬ１、ＡＣＬ２、ＳＤＬ、ＤＳＬを蝕刻することを含む。積層パターンＳＴＰが形成される間に、半導体基板１０５の上部がパターニングされてシングルハイトセルＳＨＣを定義する第１トレンチＴＲ１が形成される。積層パターンＳＴＰは第１方向Ｄ１に延長されるバー形状又はライン形状を有する。

【0101】

積層パターンＳＴＰは、第１下部絶縁膜ＬＩＬ１上の下部積層パターンＳＴＰ１、下部積層パターンＳＴＰ１上の上部積層パターンＳＴＰ２、及び下部及び上部積層パターンＳＴＰ１、ＳＴＰ２の間の分離層ＤＳＬを含む。下部積層パターンＳＴＰ１は交互に積層された第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１を含む。上部積層パターンＳＴＰ２はシード層ＳＤＬ及びシード層ＳＤＬ上に交互に積層された第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２を含む。半導体基板１０５上に、第１トレンチＴＲ１を満たす素子分離膜ＳＴが形成される。

【0102】

図１１Ａ～図１１Ｄを参照すれば、積層パターンＳＴＰを横切る複数の犠牲パターンＰＰが形成される。各々の犠牲パターンＰＰは第２方向Ｄ２に延長されるライン形状に形成される。具体的に犠牲パターンＰＰを形成することは、半導体基板１０５の全面上に犠牲膜を形成すること、犠牲膜上にハードマスクパターンＭＰを形成すること、及びハードマスクパターンＭＰを蝕刻マスクとして犠牲膜をパターニングすることを含む。犠牲膜は非晶質シリコン及び／又はポリシリコンを含む。

【0103】

犠牲パターンＰＰの両側壁上に一対のゲートスペーサーＧＳが各々形成される。具体的に、半導体基板１０５の全面上にスペーサー膜がコンフォーマルに形成される。スペーサー膜は犠牲パターンＰＰ及びハードマスクパターンＭＰを覆う。例えば、スペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中の少なくとも１つを含む。スペーサー膜を異方性蝕刻して、ゲートスペーサーＧＳが形成される。

【0104】

ゲートスペーサーＧＳ及びハードマスクパターンＭＰを蝕刻マスクとして積層パターンＳＴＰ上に蝕刻工程が遂行される。蝕刻工程によって、互いに隣接する犠牲パターンＰＰの間に第２トレンチＴＲ２が形成される。第２トレンチＴＲ２によって積層パターンＳＴＰが垂直な棒の形状に形成される。

【0105】

第２トレンチＴＲ２を通じて露出された半導体基板１０５内に犠牲コンタクトパターンＰＬＨが形成される。犠牲コンタクトパターンＰＬＨはコンタクトプラグの形態で形成される。犠牲コンタクトパターンＰＬＨは第１方向Ｄ１に沿って配列される。犠牲コンタクトパターンＰＬＨは半導体基板１０５に対して蝕刻選択性がある物質、例えばシリコン－ゲルマニウム（ＳｉＧｅ）を含む。犠牲コンタクトパターンＰＬＨはエピタキシャル成長工程で形成される。第２トレンチＴＲ２は犠牲コンタクトパターンＰＬＨを露出させる。再び言えば、第２トレンチＴＲ２は犠牲コンタクトパターンＰＬＨと重畳される。

【0106】

本発明の一実施形態として、分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬはシリコン系の絶縁物質に交替される。第２トレンチＴＲ２によって露出された分離層ＤＳＬが選択的に除去され、分離層ＤＳＬが除去された領域内にシリコン系の絶縁物質（例えば、シリコン窒化物）が満たされる。

【0107】

図１２Ａ～図１２Ｄを参照すれば、第２トレンチＴＲ２内に下部ソース／ドレーンパターンＬＳＤが形成される。具体的に、第２トレンチＴＲ２によって下部積層パターンＳＴＰ１の露出された側壁をシード層（ｓｅｅｄ Ｌａｙｅｒ）とする第１ＳＥＧ工程を遂行して、下部ソース／ドレーンパターンＬＳＤが形成される。下部ソース／ドレーンパターンＬＳＤは、第２トレンチＴＲ２によって露出された第１活性層ＡＣＬ１をシードとして成長される。一例として、第１ＳＥＧ工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含む。

【0108】

第１ＳＥＧ工程の間に、不純物が下部ソース／ドレーンパターンＬＳＤ内にインシチュー（ｉｎ－ｓｉｔｕ）で注入される。他の例として、下部ソース／ドレーンパターンＬＳＤが形成された後、下部ソース／ドレーンパターンＬＳＤに不純物が注入される。下部ソース／ドレーンパターンＬＳＤは第１導電形を有するようにドーピングされる。

【0109】

一対の下部ソース／ドレーンパターンＬＳＤの間に介在する第１活性層ＡＣＬ１が下部チャンネルパターンＬＣＨを構成する。即ち、第１活性層ＡＣＬ１から下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２が形成される。下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤは、３次元素子の下位ティアである下部活性領域ＬＡＲを構成する。

【0110】

下部ソース／ドレーンパターンＬＳＤは、一対の下部チャンネルパターンＬＣＨの間の空間を完全に満たすように形成される。再び言えば、下部ソース／ドレーンパターンＬＳＤが一対の下部チャンネルパターンＬＣＨの間を満たしてこれらを互いに連結する時まで第１ＳＥＧ工程が充分な時間の間遂行される。

【0111】

第１層間絶縁膜１１０が下部ソース／ドレーンパターンＬＳＤを覆うように形成される。一例として、第１層間絶縁膜１１０の形成の前に、下部ソース／ドレーンパターンＬＳＤをコンフォーマルに覆う蝕刻停止膜がさらに形成される。一例として、下部ソース／ドレーンパターンＬＳＤの形成の前に第１層間絶縁膜１１０の一部が下部ソース／ドレーンパターンＬＳＤの下に先ず形成され、下部ソース／ドレーンパターンＬＳＤの形成の後、第１層間絶縁膜１１０の他の一部がさらに形成される。

【0112】

第２トレンチＴＲ２内で第１層間絶縁膜１１０は上部積層パターンＳＴＰ２の側壁を覆う。その後、第１層間絶縁膜１１０の上部を除去して、第２トレンチＴＲ２内で上部積層パターンＳＴＰ２の側壁を再び露出させる。上部ソース／ドレーンパターンＵＳＤが上部積層パターンＳＴＰ２の露出された側壁上に形成される。具体的に、第２トレンチＴＲ２によって上部積層パターンＳＴＰ２の露出された側壁をシード層とする第２ＳＥＧ工程を遂行して、上部ソース／ドレーンパターンＵＳＤが形成される。上部ソース／ドレーンパターンＵＳＤは、第２トレンチＴＲ２によって露出された第２活性層ＡＣＬ２をシードとして成長される。上部ソース／ドレーンパターンＵＳＤは第１導電形とは異なる第２導電形を有するようにドーピングされる。

【0113】

一対の上部ソース／ドレーンパターンＵＳＤの間に介在する第２活性層ＡＣＬ２が上部チャンネルパターンＵＣＨを構成する。即ち、第２活性層ＡＣＬ２から上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４が形成される。上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤは、３次元素子の上位ティアである上部活性領域ＵＡＲを構成する。第２ＳＥＧ工程もやはり上部ソース／ドレーンパターンＵＳＤが一対の上部チャンネルパターンＵＣＨの間の空間を完全に満たすように充分な時間の間遂行されるこ。

【0114】

第２層間絶縁膜１２０が上部ソース／ドレーンパターンＵＳＤを覆うように形成される。一例として、第２層間絶縁膜１２０の形成の前に、上部ソース／ドレーンパターンＵＳＤをコンフォーマルに覆う蝕刻停止膜がさらに形成される。

【0115】

犠牲パターンＰＰの上面が露出されるまで第２層間絶縁膜１２０が平坦化される。第２層間絶縁膜１２０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行される。平坦化工程の間に、犠牲パターンＰＰ上のハードマスクパターンＭＰは全て除去される。結果的に、第２層間絶縁膜１２０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなす。

【0116】

図１３Ａ～図１３Ｄを参照すれば、露出された犠牲パターンＰＰが選択的に除去される。犠牲パターンＰＰを除去することは、ポリシリコンを選択的に蝕刻する蝕刻液を利用した湿式蝕刻を含む。犠牲パターンＰＰが除去されることによって、第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が露出される。

【0117】

第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２を選択的に蝕刻する蝕刻工程を遂行して、第１～第４半導体パターンＳＰ１～ＳＰ４及びダミーチャンネルパターンＤＳＰはそのまま残し、第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２のみを除去する。蝕刻工程は、シリコンゲルマニウムに対して高い蝕刻率を有する。例えば、蝕刻工程はゲルマニウム濃度が１０ａｔ％よりも大きいシリコン－ゲルマニウムに対して高い蝕刻率を有する。

【0118】

犠牲パターンＰＰ及び第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が除去された領域内にゲート絶縁膜ＧＩがコンフォーマルに形成される。ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成される。ゲート電極ＧＥは第１～第４半導体パターンＳＰ１～ＳＰ４の間の第１～第５内側電極ＰＯ１～ＰＯ５、及び犠牲パターンＰＰが除去された領域内の外側電極ＰＯ６を含むように形成される。

【0119】

ゲート電極ＧＥを形成することは、犠牲パターンＰＰ並びに第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が除去された領域にゲート電極ラインを満たすこと、ゲートキャッピングラインの上部にリセスを形成すること、ゲートキャッピングラインをリセス内に形成すること、第３層間絶縁膜１３０をゲート電極ライン及び第２層間絶縁膜１２０を覆うように形成すること、及びゲート電極ラインを第１方向Ｄ１に横切るカッティングトレンチＣＴＲを形成することを含む。カッティングトレンチＣＴＲによってゲート電極ラインが複数のゲート電極ＧＥに分離され、ゲートキャッピングラインが複数のゲートキャッピングパターンＧＰに分離される。カッティングトレンチＣＴＲは第１方向Ｄ１に延長されるライン形状に形成される。

【0120】

カッティングパターンＣＴの第１カッティング部Ｃ１がカッティングトレンチＣＴＲ内に形成される。第１カッティング部Ｃ１はカッティングトレンチＣＴＲを満たす。第１カッティング部Ｃ１はゲート電極ＧＥの間を第１方向Ｄ１に横切るように形成される。

【0121】

図１４Ａ～図１４Ｄを参照すれば、予備ワイドビアＷＶｐがカッティングパターンＣＴの第１カッティング部Ｃ１内に形成される。予備ワイドビアＷＶｐはカッティングパターンＣＴの第１カッティング部Ｃ１を垂直方向に（例えば、第３方向Ｄ３に）貫通する。予備ワイドビアＷＶｐを形成することは、第１リセスＲＳ１をカッティングパターンＣＴの第１カッティング部Ｃ１内に形成すること、及び予備ワイドビアＷＶｐの第１リセスＲＳ１を満たすように形成することを含む。一例として、貫通ビアＴＨＶが予備ワイドビアＷＶｐと共に形成される。

【0122】

予備ワイドビアＷＶｐの上面は平らである。一例として、予備ワイドビアＷＶｐの上面は第１カッティング部Ｃ１の上面と実質的に同一のレベルに位置し、共面をなす。一例として、予備ワイドビアＷＶｐは第１リセスＲＳ１を完全に満たす。

【0123】

図１５Ａ～図１５Ｄを参照すれば、予備ワイドビアＷＶｐの一部を除去してワイドビアＷＶを形成する。予備ワイドビアＷＶｐの一部が除去された領域に第２リセスＲＳ２が定義される。第２リセスＲＳ２によってワイドビアＷＶの第１ビア部Ｗ１及び第２ビア部Ｗ２が定義される。第２ビア部Ｗ２は第２リセスＲＳ２と垂直に重畳するワイドビアＷＶの一部であり、第１ビア部Ｗ１は第２ビア部Ｗ２外のワイドビアＷＶの他の一部である。第２リセスＲＳ２は第１リセスＲＳ１内に形成され、ワイドビアＷＶ及びカッティングパターンＣＴの第１カッティング部Ｃ１によって定義される。

【0124】

一例として、第２ビア部Ｗ２の高さＨＴ２は第１ビア部Ｗ１の高さＨＴ１の２０％以上、８０％以下に形成される。第２ビア部Ｗ２の高さＨＴ２が第１ビア部Ｗ１の高さＨＴ１の２０％以上で提供されることによって、第２リセスＲＳ２を深く形成する場合に比べて工程が容易になる。第２ビア部Ｗ２の高さＨＴ２が第１ビア部Ｗ１の高さＨＴ１の８０％以下で提供されることによって、最終的に第２上部活性コンタクトＵＡＣ２とワイドビアＷＶとの間のショート現象が効果的に防止される。

【0125】

第１リセスＲＳ１及び第２リセスＲＳ２の形成領域に応じて、ワイドビアＷＶの第１ビア部Ｗ１及び第２ビア部Ｗ２の構造は図３～図９Ｂを参照して説明したように多様に形成される。但し、これは例示的なものであり、ワイドビアＷＶの第１ビア部Ｗ１及び第２ビア部Ｗ２の構造はこれに限定されない。

【0126】

再び、図３～図５Ｅを参照すれば、カッティングパターンＣＴの第２カッティング部Ｃ２が第２リセスＲＳ２内に形成される。第２カッティング部Ｃ２はワイドビアＷＶの第２ビア部Ｗ２上に形成され、第２ビア部Ｗ２を覆う。第２カッティング部Ｃ２は第２ビア部Ｗ２と垂直に重畳するように形成される。

【0127】

第２及び第３層間絶縁膜１２０、１３０を貫通して上部ソース／ドレーンパターンＵＳＤに各々接続する上部活性コンタクトＵＡＣが形成される。一例として、第１上部活性コンタクトＵＡＣ１が第１上部ソース／ドレーンパターンＵＳＤ１及びワイドビアＷＶに電気的に連結されるように形成される。第２及び第３層間絶縁膜１２０、１３０を貫通してゲート電極ＧＥに接続する上部ゲートコンタクトＵＧＣが形成される。

【0128】

第４層間絶縁膜１４０が第３層間絶縁膜１３０上に形成される。第４層間絶縁膜１４０内に上部配線ＵＭＩを含む第１金属層Ｍ１が形成される。第１金属層Ｍ１をゲートコンタクトＧＣ及び上部活性コンタクトＵＡＣと電気的に連結する上部ビアＵＶＩが形成される。第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）を含むＢＥＯＬ層が形成される。

【0129】

その後、半導体基板１０５の背面が露出されるように半導体基板１０５を反転させる。露出された半導体基板１０５を選択的に除去する。したがって、犠牲コンタクトパターンＰＬＨ及び第１下部絶縁膜ＬＩＬ１が露出される。

【0130】

露出された犠牲コンタクトパターンＰＬＨ及び露出された第１下部絶縁膜ＬＩＬ１上に第２下部絶縁膜ＬＩＬ２が形成される。例えば、第２下部絶縁膜ＬＩＬ２はシリコン系の絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物）で形成される。一実施形態として、第２下部絶縁膜ＬＩＬ２は素子分離膜ＳＴと同一の物質で形成される。第１下部絶縁膜ＬＩＬ１と第２下部絶縁膜ＬＩＬ２は基板１００を構成する。犠牲コンタクトパターンＰＬＨが露出される時まで基板１００上で平坦化工程が遂行される。

【0131】

犠牲コンタクトパターンＰＬＨが下部活性コンタクトＬＡＣに交替される。具体的に、犠牲コンタクトパターンＰＬＨが選択的に除去される。犠牲コンタクトパターンＰＬＨが除去された領域上に蝕刻工程をさらに遂行して、下部ソース／ドレーンパターンＬＳＤを露出させる。露出された下部ソース／ドレーンパターンＬＳＤに接続する下部活性コンタクトＬＡＣが形成される。下部活性コンタクトＬＡＣは犠牲コンタクトパターンＰＬＨを利用した自己整列（ｓｅｌｆ－ａｌｉｇｎ）方式で形成される。基板１００を貫通してゲート電極ＧＥに接続する下部ゲートコンタクトＬＧＣが形成される。

【0132】

下部活性コンタクトＬＡＣ上に背面金属層ＢＳＭが形成される。背面金属層ＢＳＭは下部コンタクトＬＣ、下部配線ＬＭＩ、及び下部ビアＬＶＩを含む。一例として、第２下部活性コンタクトＬＡＣ２が第２下部ソース／ドレーンパターンＬＳＤ２及びワイドビアＷＶに電気的に連結されるように形成される。背面金属層ＢＳＭ上に追加的な背面金属層が形成される。本発明の一実施形態として、追加的な背面金属層はパワー伝送ネットワークを含む。

【0133】

本発明の実施形態に対する以上の説明は本発明を説明するための例を提供する。したがって、本発明は以上の実施形態に限定されず、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって実施形態を組み合わせて実施する等様々な多くの修正及び変更が可能であるのは明白である。

【符号の説明】

【0134】

１００ 基板
１１０、１２０、１３０、１４０ 第１～第４層間絶縁膜
２１０ 下部層間絶縁膜
ＢＳＭ 背面金属層
ＣＴ カッティングパターン
ＧＥ ゲート電極
ＬＡＣ、ＵＡＣ 下部及び上部活性コンタクト
ＬＡＲ、ＵＡＲ 下部及び上部活性領域
ＬＣ 下部コンタクト
ＬＣＨ、ＵＣＨ 下部及び上部チャンネルパターン
ＬＧＣ、ＵＧＣ 下部及び上部ゲートコンタクト
ＬＧＥ、ＵＧＥ 下部及び上部ゲート電極
ＬＭＩ、ＵＭＩ 下部配線及び上部配線
ＬＳＤ、ＵＳＤ 下部及び上部ソース／ドレーンパターン
ＬＶＩ、ＵＶＩ 下部ビア及び上部ビア
ＰＬＨ 犠牲コンタクトパターン
ＳＴ 素子分離膜
ＷＶ ワイドビア

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図6】

【図7A】

【図7B】

【図8】

【図9A】

【図9B】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図11D】

【図12A】

【図12B】

【図12C】

【図12D】

【図13A】

【図13B】

【図13C】

【図13D】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図15D】