特開 2025-31691 人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025031691

(43)【公開日】2025-03-07

(54)【発明の名称】人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法及び装置

(51)【国際特許分類】

   G06F 11/10 20060101AFI20250228BHJP

【ＦＩ】

G06F11/10 644

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2024142361

(22)【出願日】2024-08-23

(31)【優先権主張番号】10-2023-0111389

(32)【優先日】2023-08-24

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】524314654

【氏名又は名称】テレチップス・インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】イ・ジョウ・シン

(72)【発明者】

【氏名】ドン・ジョ・キム

(72)【発明者】

【氏名】ムン・ス・キム

(57)【要約】

【課題】人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法を提供すること。
【解決手段】本発明の一実施形態に係る人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法は、メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分するステップ（ｎは、２以上の自然数である）と、前記第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行うステップと、前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行うステップとを含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

人工ニューラルネットワークに基づいたシステム半導体におけるメモリＥＣＣ適用装置により行われるメモリのＥＣＣ適用方法において、
メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分するステップ（ｎは、２以上の自然数である）と、
前記第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行うステップと、
前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行うステップと、
を含む、人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項2】

ＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）時間及びフレーム処理時間によって前記ＥＣＣ書き込みまたは読み出し動作と前記一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整される請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項3】

前記ＥＣＣ書き込み動作において住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイに書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダ（Ｅｎｃｏｄｅｒ）によりＥＣＣコードが生成され、前記書き込みデータがメモリに格納され、前記生成されたＥＣＣコードがＥＣＣメモリに格納される請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項4】

前記ＥＣＣ読み出し動作において住所デコーダがワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイでＥＣＣコードを再生成した後、前記再生成されたＥＣＣコードは、ＥＣＣメモリで読み出したＥＣＣコードと比較される請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項5】

前記ＥＣＣ書き込みまたは読み出し動作を行うステップは、
住所デコーダ入力情報の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を基準に選択された各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用する請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項6】

前記一般的な書き込みまたは読み出し動作を行うステップは、
前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー検出用パリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加した書き込みまたは読み出し動作を行う請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項7】

前記一般的な書き込みまたは読み出し動作を行うステップは、
前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイで住所デコーダ入力情報の最下位ビットを基準に選択されたワードラインの読み出しデータとパリティビットとを合わせてビット数を計算し、エラー可否を検出する請求項１に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法。

【請求項8】

人工ニューラルネットワークに基づいたシステム半導体において発生するデータを格納するメモリセルと、
ＥＣＣ書き込みまたは読み出し動作と関連したＥＣＣコードを格納するＥＣＣメモリと、
１つ以上のプログラムを格納する格納モジュールと、
前記格納された１つ以上のプログラムを実行するプロセッサと、
を備え、
前記プロセッサは、
前記メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分し（ｎは、２以上の自然数である）、
前記第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行い、
前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行う、人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項9】

ＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）時間及びフレーム処理時間によって前記ＥＣＣ書き込みまたは読み出し動作と前記一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整される請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項10】

前記ＥＣＣ書き込み動作において住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイに書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダ（Ｅｎｃｏｄｅｒ）によりＥＣＣコードが生成され、前記書き込みデータがメモリに格納され、前記生成されたＥＣＣコードがＥＣＣメモリに格納される請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項11】

前記ＥＣＣ読み出し動作において住所デコーダがワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイでＥＣＣコードを再生成した後、前記再生成されたＥＣＣコードは、ＥＣＣメモリで読み出したＥＣＣコードと比較される請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項12】

前記プロセッサは、
住所デコーダ入力情報の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を基準に選択された各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用する請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項13】

前記プロセッサは、
前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー検出用パリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加した書き込みまたは読み出し動作を行う請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【請求項14】

前記プロセッサは、
前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイで住所デコーダ入力情報の最下位ビットを基準に選択されたワードラインの読み出しデータとパリティビットとを合わせてビット数を計算し、エラー可否を検出する請求項８に記載の人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、人工ニューラルネットワークに基づいたシステム半導体において使用されるオブジェクト認識システムに関し、より詳細には、人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法及び装置に関する。

【背景技術】

【0002】

人工ニューラルネットワークに基づいたシステム半導体において使用するメモリ故障率を改善させるための一般的な方法は、メモリにＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を使用することである。

【0003】

ＥＣＣは、メモリにデータを格納するとき、チェックビットを使用する方法である。データ単位当たりビット順序を表すＥＣＣコードが計算され、そのデータとともに格納するものである。データ単位を読み出すときは、読み出したデータでＥＣＣコードを再生成した後に、再生成したＥＣＣコードと読み出したＥＣＣコードとを比較することで、データのエラー可否を判断することになる方法である。

【0004】

従来、ＥＣＣ適用技術では、ＥＣＣを使用することになると、データにエラーがあるか検査するための追加的なメモリ領域が割り当てられる。したがって、ＥＣＣメモリ領域が増加することになるという短所が生じる。ＳＥＣ－ＤＥＣ（Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）方式を使用してＥＣＣを使用することになると、データ単位によって発生されるチェックビットは、１６ビット当たり６ビット、３２ビット当たり７ビット、６４ビット当たり８ビット、そして１２８ビット当たり９ビットである。チェックビット追加によるメモリ領域は、１６ビット、３２ビット、６４ビット、１２８ビットで各々３８％、２２％、１３％、７％である。

【0005】

一方、従来技術のうち、隣接メモリセルの故障の影響を緩和する方法は、第１のＥＣＣ回路が偶数のメモリセルから情報を受信し、第２のＥＣＣ回路が奇数のメモリセルから情報を受信する方法を使用することができる。したがって、このような第１及び第２のＥＣＣ回路は、隣接していないメモリセルを使用することにより故障の影響を緩和することはできるであろうが、ＥＣＣ回路追加によりメモリ領域が増加することは必須的であるといえる。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施形態等は、人工ニューラルネットワークに基づいたシステム半導体において診断カバレッジ及び面積を考慮して効率的なＥＣＣ適用のための、人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法及び装置を提供しようとする。

【0007】

ただし、本発明の解決しようとする課題は、これに限定されるものではなく、本発明の思想及び領域から逸脱しない範囲の環境でも様々に拡張されることができるであろう。

【課題を解決するための手段】

【0008】

本発明の一実施形態によれば、人工ニューラルネットワークに基づいたシステム半導体におけるメモリＥＣＣ適用装置により行われるメモリのＥＣＣ適用方法において、メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分するステップ（ｎは、２以上の自然数である）と、前記第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行うステップと、前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行うステップとを含む人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法が提供され得る。

【0009】

ＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）時間及びフレーム処理時間によって前記ＥＣＣ書き込みまたは読み出し動作と前記一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整され得る。

【0010】

前記ＥＣＣ書き込み動作において住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイに書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダ（Ｅｎｃｏｄｅｒ）によりＥＣＣコードが生成され、前記書き込みデータがメモリに格納され、前記生成されたＥＣＣコードがＥＣＣメモリに格納されることができる。

【0011】

前記ＥＣＣ読み出し動作において住所デコーダがワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイでＥＣＣコードを再生成した後、前記再生成されたＥＣＣコードは、ＥＣＣメモリで読み出したＥＣＣコードと比較されることができる。

【0012】

前記ＥＣＣ書き込みまたは読み出し動作を行うステップは、住所デコーダ入力情報の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を基準に選択された各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用できる。

【0013】

前記一般的な書き込みまたは読み出し動作を行うステップは、前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー検出用パリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加した書き込みまたは読み出し動作を行うことができる。

【0014】

前記一般的な書き込みまたは読み出し動作を行うステップは、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイで住所デコーダ入力情報の最下位ビットを基準に選択されたワードラインの読み出しデータとパリティビットとを合わせてビット数を計算し、エラー可否を検出できる。

【0015】

一方、本発明の他の実施形態によれば、人工ニューラルネットワークに基づいたシステム半導体において発生するデータを格納するメモリセルと、ＥＣＣ書き込みまたは読み出し動作と関連したＥＣＣコードを格納するＥＣＣメモリと、１つ以上のプログラムを格納する格納モジュールと、前記格納された１つ以上のプログラムを実行するプロセッサとを備え、前記プロセッサは、前記メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分し（ｎは、２以上の自然数である）、前記第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行い、前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行う人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置が提供され得る。

【0016】

ＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）時間及びフレーム処理時間によって前記ＥＣＣ書き込みまたは読み出し動作と前記一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整され得る。

【0017】

前記ＥＣＣ書き込み動作において住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイに書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダ（Ｅｎｃｏｄｅｒ）によりＥＣＣコードが生成され、前記書き込みデータがメモリに格納され、前記生成されたＥＣＣコードがＥＣＣメモリに格納されることができる。

【0018】

前記ＥＣＣ読み出し動作において住所デコーダがワードラインを基準に選択した前記各フレームに対応するグループのメモリセルアレイでＥＣＣコードを再生成した後、前記再生成されたＥＣＣコードは、ＥＣＣメモリで読み出したＥＣＣコードと比較されることができる。

【0019】

前記プロセッサは、住所デコーダ入力情報の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を基準に選択された各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用できる。

【0020】

前記プロセッサは、前記第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー検出用パリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加した書き込みまたは読み出し動作を行うことができる。

【0021】

前記プロセッサは、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイで住所デコーダ入力情報の最下位ビットを基準に選択されたワードラインの読み出しデータとパリティビットとを合わせてビット数を計算し、エラー可否を検出できる。

【発明の効果】

【0022】

開示された技術は、次の効果を有することができる。ただし、特定実施形態が次の効果を全て含むべきであるか、次の効果だけを含むべきであるという意味ではないので、開示された技術の権利範囲は、これによって制限されると理解されてはならないであろう。

【0023】

本発明の実施形態等は、人工ニューラルネットワークに基づいたシステム半導体において診断カバレッジ及び面積を考慮して効率的なＥＣＣを適用できる。

【0024】

本発明の実施形態等は、フレームに対応するグループのメモリセルアレイにＥＣＣを選択的に適用することで、ＥＣＣを使用して発生する追加的なＥＣＣメモリ領域を改善できる。

【0025】

本発明の実施形態等は、人工ニューラルネットワークに基づいたシステム半導体において使用するメモリ使用方式を考慮して、ＥＣＣを使用するときに発生される追加的なメモリ領域を減少させることができる。

【0026】

本発明の実施形態等は、車両水準のＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）内で処理できる人工ニューラルネットワークのフレーム処理時間間隔を考慮して、メモリセルにＥＣＣを最大限に適用することで、減少されるメモリ領域を追加的に減少させることができる。

【0027】

本発明の実施形態等は、ＦＴＴＩ時間及びフレーム処理時間によってＥＣＣ適用回数を調整して、メモリ減少効果を発生させることができる。

【0028】

本発明の実施形態等は、メモリセルアレイにおける書き込み動作でフレーム毎に選択的なＥＣＣエンコーディングを行うことにより、読み出し動作で発生されるＥＣＣ復号化作業を半分に減少させて、メモリのレイテンシを改善できる。

【図面の簡単な説明】

【0029】

【図1】本発明の一実施形態が使用される人工ニューラルネットワークに基づいたシステム半導体の構成を示した図である。

【図2】本発明の一実施形態に係る人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法に対するフローチャートである。

【図3】本発明の一実施形態に係るメモリのＥＣＣ適用方法が使用された書き込み及び読み出し動作の例示を示した図である。

【図4】本発明の一実施形態に係るメモリのＥＣＣ適用方法が使用された書き込み及び読み出し動作の例示を示した図である。

【図5】本発明の一実施形態に使用された住所デコーダの真理表の例示を示した図である。

【図6A】本発明の一実施形態に係るメモリのＥＣＣ適用方法において選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図6B】本発明の一実施形態に係るメモリのＥＣＣ適用方法において選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図7A】本発明の一実施形態に係るメモリのＥＣＣ適用方法において選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図7B】本発明の一実施形態に係るメモリのＥＣＣ適用方法において選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図8A】本発明の一実施形態に係るメモリのＥＣＣ適用方法においてパリティビットを用いた選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図8B】本発明の一実施形態に係るメモリのＥＣＣ適用方法においてパリティビットを用いた選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図9A】本発明の一実施形態に係るメモリのＥＣＣ適用方法においてパリティビットを用いた選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図9B】本発明の一実施形態に係るメモリのＥＣＣ適用方法においてパリティビットを用いた選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【図10】本発明の一実施形態に係る人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置の構成図である。

【発明を実施するための形態】

【0030】

本発明は、様々な変換を加えることができ、種々の実施形態を有することができるところ、特定実施形態を図面に例示し、詳細な説明に具体的に説明しようとする。しかし、これは、本発明を特定の実施形態に対して限定しようとするものではなく、本発明の技術的思想及び技術範囲に含まれる全ての変換、均等物ないし代替物を含むことと理解されることができる。本発明を説明するにあたり、関連した公知技術についての具体的な説明が本発明の要旨を濁す恐れがあると判断される場合、その詳細な説明を省略する。

【0031】

第１、第２などの用語は、様々な構成要素を説明するのに使用されることができるが、構成要素等が用語等により限定されるものではない。用語等は、１つの構成要素を他の構成要素から区別する目的としてのみ使用される。

【0032】

本発明において使用した用語は、単に特定の実施形態を説明するために使用されたものであって、本発明を限定しようとする意図ではない。本発明において使用した用語は、本発明での機能を考慮しつつ、なるべく現在広く使用される一般的な用語を選択したが、これは、当分野に従事する技術者の意図、判例、または新しい技術の出現などによって変わることができる。また、特定の場合は、出願人が任意に選定した用語もあり、この場合、該当する発明の説明部分で詳細にその意味を記載するであろう。したがって、本発明において使用される用語は、単純な用語の名称でない、その用語が有する意味と本発明の全般にわたる内容を基に定義されなければならない。

【0033】

単数の表現は、文脈上明白に異なるように意味しない限り、複数の表現を含む。本発明において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部品、またはこれらを組み合わせたものが存在することを指定しようとするものであり、１つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、またはこれらを組み合わせたものなどの存在または付加可能性を予め排除しないことと理解されるべきである。

【0034】

以下、本発明の実施形態を添付図面を参照して詳細に説明し、添付図面を参照して説明するにあたり、同一であるか、対応する構成要素は、同じ図面符号を付与し、これについての重複する説明を省略する。

【0035】

図１は、本発明の一実施形態が使用される人工ニューラルネットワークに基づいたシステム半導体の構成を示した図である。

【0036】

まず、本発明の一実施形態に係るメモリのＥＣＣ適用装置は、ＥＣＣを使用するとき、チェックビットを追加しながら発生されるメモリ領域を減少するためのものである。

【0037】

図１に示されたように、人工ニューラルネットワークにおいてオブジェクトを認識する人工ニューラルネットワークに基づいたシステム半導体は、ＮＰＵクラスタ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ｃｌｕｓｔｅｒ）１１０、ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）１２０、及びＤＲＡＭからなるメモリ１３０を備える。

【0038】

ＮＰＵクラスタ１１０は、ＮＰＵコア１１１、バッファメモリ１１２、及びＤＭＡ（１１３）で構成される。カメラから受信されたデータは、メモリ１３０に格納される。このデータがＮＰＵコア１１１内のバッファメモリ１１２に伝達されることで、ＮＰＵコア１１１は連続的なイメージを演算するようになり、この結果が再度メモリ１３０に伝達されるようになる。

【0039】

このような方式は、連続的なイメージデータを処理する方式である。このデータはメモリ１３０に格納されるので、メモリ１３０のデータが壊れるようになると、オブジェクト認識率は低くなるであろう。ただし、連続的にデータが処理されるので、瞬間的なメモリ１３０の故障は、１フレーム（ｆｒａｍｅ）にのみ影響を及ぼすようになるが、永久的なメモリ欠陥が発生する場合には、持続的なオブジェクト認識率下落を発生させるようになる。

【0040】

したがって、人工ニューラルネットワークでオブジェクト認識率低下を防止するためには、ＥＣＣメモリ保護が必須的であるといえるであろう。しかし、オブジェクト認識性能向上のためには、マルチプロセッシングコアが求められ、このためのメモリ容量も増加されるので、チップサイズは増加し続けることになる。メモリを保護するためのＥＣＣメモリ領域も増加し続けるので、これを減少させる方法は必須的であるといえるであろう。

【0041】

これを解決するために、本発明の実施形態に係るＥＣＣ適用装置は、フレームに対応するグループのメモリセルアレイにＥＣＣを選択的に適用することにより、ＥＣＣを使用して発生する追加的なＥＣＣメモリ領域を改善できる。

【0042】

図２は、本発明の一実施形態に係る人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法に対するフローチャートである。

【0043】

ステップＳ１０１において、ＥＣＣ適用装置は、メモリセルをワードライン基準に第１ないし第ｎのフレームに対応する複数のグループのメモリセルアレイに区分する。

【0044】

ステップＳ１０２において、ＥＣＣ適用装置は、現在フレームに対応するグループのメモリセルアレイであるかを確認する。

【0045】

ステップＳ１０３において、ＥＣＣ適用装置は、現在フレームに対応するグループのメモリセルアレイである場合、各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用したＥＣＣ書き込みまたは読み出し動作を行う。

【0046】

ステップＳ１０４において、ＥＣＣ適用装置は、現在フレームに対応するグループのメモリセルアレイでない場合、各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込み動作を行う。

【0047】

このように、本発明の一実施形態に係るＥＣＣ適用装置は、メモリセル内のトランジスタ（ｔｒａｎｓｉｓｔｏｒ）をオン／オフ（ｏｎ／ｏｆｆ）するワードライン（ｗｏｒｄ ｌｉｎｅ、ＷＬ）を選択的に制御して、ＥＣＣが適用されるメモリセルを減少させる方式を使用する。住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）で選択されたメモリセルアレイ（例えば、１つの特定行）にのみＥＣＣコードを適用し、選択されなかったメモリセルアレイ（Ａｒｒａｙ）は、ＥＣＣコードを適用しなくなるものである。選択されなかったメモリセルアレイは、データに対する故障検出をすることができないが、次のフレームを処理する過程で選択されなかったメモリセルアレイにＥＣＣコードを適用するならば、全てのメモリセルアレイを検出できるようになるものである。

【0048】

ここで、本発明の一実施形態に係るＥＣＣ適用装置は、一部メモリセルアレイに対して選択的にＥＣＣを適用する場合、車両水準のＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）以内に全てのメモリセルに対してＥＣＣを適用できる。

【0049】

ここで、ＦＴＴＩは、車両安全メカニズムが活性化されなかった場合、車両の欠陥発生から可能な危険事件発生までの最小時間範囲を表す。最小時間範囲は、全ての危険事件に対して評価されなければならない。危険源の特性によって変わることができるためである。ＦＴＴＩは、車両の誤動作により発生する危険源と関連があり、当該危険源から派生した安全目標と関連した属性として使用されることができる。関連ＦＴＴＩ内で車両が安全状態で維持、安全状態に切り換わるか、非常動作に切り換わる場合、欠陥は、安全メカニズムにより適時に処理されることができる。危険事件の発生は、存在する欠陥と、欠陥が車両行動に影響を及ぼすことができるシナリオにかかっている。

【0050】

ＦＴＴＩが考慮されたメモリセルでのＥＣＣ動作の例示を説明すれば、車両水準のＦＴＴＩが１００ｍｓと仮定し、秒当たり３０フレームを処理できる人工ニューラルネットワークであるならば、１フレームを処理できる間隔は３３ｍｓであるといえる。したがって、全体メモリセルアレイは、ＦＴＴＩ １００ｍｓ内で総３回の選択的ＥＣＣコードを適用できるようになる。本発明の一実施形態に係るＥＣＣ適用装置は、ＥＣＣコードを適用するＥＣＣメモリ領域を１／３水準に減少させることができる。または、車両水準のＦＴＴＩが２００ｍｓであり、秒当たり３０フレームを処理できる人工ニューラルネットワークであるならば、ＦＴＴＩ ２００ｍｓ内で最大６回のＥＣＣコードを適用できる。このような場合、本発明の一実施形態に係るＥＣＣ適用装置は、ＥＣＣコードを適用するＥＣＣメモリ領域を１／６水準に減少させることができるものである。このように、ＦＴＴＩ時間及びフレーム処理時間によってＥＣＣ書き込みまたは読み出し動作と一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整され得る。これにより、調整されたＥＣＣ適用回数によってＥＣＣメモリ減少効果が発生しうる。

【0051】

図３及び図４は、本発明の一実施形態に係るメモリのＥＣＣ適用方法が使用された書き込み及び読み出し動作の例示を示した図である。

【0052】

まず、ＥＣＣコードは、書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダにより生成され、書き込みデータがメモリに格納され、ＥＣＣコードがＥＣＣメモリに格納される。

【0053】

図３及び図４には、メモリセルがワードライン基準に交互に区分され、ワードライン基準に交互にＥＣＣ動作が選択的に適用されて書き込み動作と読み出し動作が行われる例示が示されている。一例として、ＥＣＣ適用装置は、全体メモリセルをワードライン基準に偶数番目のメモリセルアレイと奇数番目のメモリセルアレイとに分けることができる。そして、ＥＣＣ適用装置は、偶数フレームで偶数番目のメモリセルアレイにＥＣＣ動作を適用し、奇数フレームで奇数番目のメモリセルアレイにＥＣＣ動作を適用することができる。ここで、メモリセルは、特定個数に分けられることに限定されない。全体メモリセルは、車両水準のＦＴＴＩを考慮して、ｎグループ（ｎは、２以上の自然数である）のメモリセルアレイに分けられることができる。

【0054】

ＥＣＣ適用装置は、書き込み動作の際、データはメモリ領域に格納し、ＥＣＣコードをＥＣＣ住所位置（ａｄｄｒｅｓｓ ｌｏｃａｔｉｏｎ）に合うようにＥＣＣメモリに格納する。入力住所は、住所デコーダを介して格納される住所を選択するようになる。ＥＣＣ適用装置は、ＥＣＣ動作を、１番目の書き込み動作時にはワードラインＮ＋１、Ｎ＋３、．．．にのみ適用し、次回のフレームの書き込み動作時にはワードラインＮ、Ｎ＋２、．．．にのみ適用する選択的なＥＣＣ適用方式を使用する。

【0055】

ＥＣＣ適用装置は、ＥＣＣコードを生成するとき、住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードライン（Ｗｏｒｄ ｌｉｎｅ、ＷＬ）を基準にＷＬ＿０にはＥＣＣコードを生成し、ＷＬ＿１にはＥＣＣコードを生成しない選択的なＥＣＣ方法を使用する。このような選択的なＥＣＣ適用方法は、全体メモリセルであるＷＬ＿Ｎまで選択的に適用するようになることで、全体メモリセル領域で使用するＥＣＣメモリは半分に減少させることができる。

【0056】

ＥＣＣ適用装置は、読み出し動作にも同じ方法を適用して、住所デコーダがワードラインＷＬを基準にＷＬ＿０には読み出したメモリでＥＣＣコードを再生成した後、読み出したＥＣＣコードと比較する作業を行う。そして、ＥＣＣ適用装置は、ＷＬ＿１では、ＥＣＣを比較する作業なしに、すなわち、ＥＣＣ動作が適用されなかった一般的な読み出し動作を介して直ちにメモリを読み出す。

【0057】

上記のような動作を行うことになると、ＥＣＣコードによるメモリ領域は半分に減少されるという効果が生じるであろう。仮に、メモリセルがｎグループのメモリセルアレイに区分されるならば、メモリ領域は、１／ｎだけ減少されることができる。また、ＥＣＣ適用装置は、エンコーディング（ｅｎｃｏｄｉｎｇ）されたＥＣＣコードを復号化するのに発生されるレイテンシを減少させることができる。

【0058】

ここで、ＥＣＣコードは、メモリエラー発生を検出し、これを訂正するために使用されるが、ＥＣＣコードがメモリ領域の半分のみカバーすることになると、エラー検出及び訂正効果が半分に減少することと判断することができる。

【0059】

一方、人工ニューラルネットワークに基づいたシステム半導体において使用するメモリは、フレーム毎に更新されて書き込み及び読み出し動作を新しく行う。したがって、ＥＣＣ適用装置は、次のフレームではＥＣＣ動作を適用できなかったワードラインにＥＣＣを適用することにより、２フレーム毎に全てのメモリのエラー発生を検出できる。

【0060】

図５は、本発明の一実施形態に使用された住所デコーダの真理表の例示を示した図である。

【0061】

ＥＣＣ適用装置は、ｎビットとなった住所デコーダを使用するとき、２＾ｎ個の出力をワードラインとして使用することができるようになる。例えば、３×８住所デコーダの場合、真理表は図５に示されたとおりである。

【0062】

図５に示された真理表において、最下位ビット（ＬＳＢ、Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の最も下位ビットであるＣを基準とすれば、０と１が繰り返される。したがって、ワードライン基準に交互にＥＣＣ動作が適用される場合、ＥＣＣ適用装置は、入力される１番目のフレームではＬＳＢ最下位ビットが０であるワードラインにのみＥＣＣ動作を適用し、２番目のフレームではＬＳＢ最下位ビットが１であるワードラインにのみＥＣＣ動作を適用することができる。

【0063】

図６Ａ，図６Ｂ，図７Ａ及び図７Ｂは、本発明の一実施形態に係るメモリのＥＣＣ適用方法において選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【0064】

まず、図６Ａ，図６Ｂ，図７Ａ及び図７Ｂに示されたＥＣＣ書き込み及び読み出し動作は、２フレーム毎に全てのメモリのエラー発生を検出する例示を示す。ＥＣＣ適用装置は、奇数及び偶数フレーム毎に住所デコーダを介して住所デコーダ入力情報の最下位ビット（ＬＳＢ）を確認し、ワードライン基準に最下位ビット（ＬＳＢ）に対応する奇数または偶数番目のワードラインのメモリセルアレイに対して選択的にＥＣＣ動作を適用する。

【0065】

図６Ａ及び図６Ｂに示されたように、ステップＳ２０１において、ＥＣＣ適用装置は、メモリの書き込み動作を始める。

【0066】

ステップＳ２０２において、ＥＣＣ適用装置は、書き込み動作のためのデータのフレーム番号（＃）を確認する。

【0067】

ステップＳ２０３において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋０、＃Ｎ＋２、．．．である場合、住所デコーダを介して住所デコーダ入力情報の最下位ビット（ＬＳＢ）を確認する。

【0068】

ステップＳ２０４において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、現在住所とデータとを用いてＥＣＣデータ＃０をエンコーディングする。

【0069】

ステップＳ２０５において、ＥＣＣ適用装置は、メモリにデータを格納し、計算されたＥＣＣデータをＥＣＣメモリに格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）に当該メモリセルアレイに対してＥＣＣ動作を行う。

【0070】

それに対し、ステップＳ２０６において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、メモリにデータを格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）に当該メモリセルアレイに対してＥＣＣ動作を行わずに一般的な書き込み動作を行う。

【0071】

一方、ステップＳ２０７において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋１、＃Ｎ＋３、．．．である場合、住所デコーダを介して最下位ビット（ＬＳＢ）を確認する。

【0072】

ステップＳ２０８において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、現在住所とデータとを用いてＥＣＣデータ＃１をエンコーディングする。

【0073】

ステップＳ２０９において、ＥＣＣ適用装置は、メモリにデータを格納し、計算されたＥＣＣデータをＥＣＣメモリに格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）に当該メモリセルアレイに対してＥＣＣ動作を行う。

【0074】

それに対し、ステップＳ２１０において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、メモリにデータを格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）に当該メモリセルアレイに対してＥＣＣ動作を行わずに一般的な書き込み動作を行う。

【0075】

そして、ステップＳ２１１において、ＥＣＣ適用装置は、ステップＳ２０５、ステップＳ２０６、ステップＳ２０９、及びステップＳ２１０以後、メモリセルに対して書き込み動作を終了する。

【0076】

このように、ＥＣＣ適用装置は、書き込み動作の場合、フレーム番号（ｆｒａｍｅ ＃）情報を確認した後、偶数フレームではＬＳＢが０であるワードラインに対してＥＣＣエンコーディング（ｅｎｃｏｄｉｎｇ）動作を行い、ＬＳＢが１であるワードラインに対してデータのみ格納することができる。

【0077】

逆に、ＥＣＣ適用装置は、書き込み動作の場合、奇数フレームではＬＳＢが１であるワードラインに対してＥＣＣエンコーディング動作を行い、ＬＳＢが０であるワードラインに対してデータのみ格納することができる。

【0078】

一方、図７Ａ及び図７Ｂに示されたように、ステップＳ３０１において、ＥＣＣ適用装置は、メモリの読み出し動作を始める。

【0079】

ステップＳ３０２において、ＥＣＣ適用装置は、読み出し動作のためのデータのフレーム番号（＃）を確認する。

【0080】

ステップＳ３０３において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋０、＃Ｎ＋２、．．．である場合、住所デコーダを介して住所デコーダ入力情報の最下位ビット（ＬＳＢ）を確認する。

【0081】

ステップＳ３０４において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、メモリからデータを読み出し、ＥＣＣメモリからＥＣＣデータ＃０を読み出す。

【0082】

ステップＳ３０５において、ＥＣＣ適用装置は、メモリから読み出したデータと現在住所とを用いてＥＣＣデータ＃２を再生成する。

【0083】

ステップＳ３０６において、ＥＣＣ適用装置は、読み出したＥＣＣデータ＃０及び再生成されたＥＣＣデータ＃２を比較する。

【0084】

ステップＳ３０７において、ＥＣＣ適用装置は、メモリから読み出したデータが未欠陥データであるか、それとも欠陥データであって、１ビットまたは２ビットの訂正が必要であるか確認する。

【0085】

ステップＳ３０８において、ＥＣＣ適用装置は、１ビットまたは２ビットの訂正が必要な場合、当該ビットのデータ訂正動作を行う。

【0086】

それに対し、ステップＳ３０９において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、メモリでデータを読み出す。

【0087】

一方、ステップＳ３１０において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋１、＃Ｎ＋３、．．．である場合、住所デコーダを介して最下位ビット（ＬＳＢ）を確認する。

【0088】

ステップＳ３１１において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、メモリからデータを読み出し、ＥＣＣメモリからＥＣＣデータ＃１を読み出す。

【0089】

ステップＳ３１２において、ＥＣＣ適用装置は、メモリから読み出したデータと現在住所とを用いてＥＣＣデータ＃３を再生成する。

【0090】

ステップＳ３１３において、ＥＣＣ適用装置は、読み出したＥＣＣデータ＃１及び再生成されたＥＣＣデータ＃３を比較する。

【0091】

ステップＳ３１４において、ＥＣＣ適用装置は、メモリから読み出したデータが未欠陥データであるか、それとも欠陥データであって、１ビットまたは２ビットの訂正が必要であるか確認する。

【0092】

ステップＳ３１５において、ＥＣＣ適用装置は、１ビットまたは２ビットの訂正が必要な場合、当該ビットのデータ訂正動作を行う。

【0093】

それに対し、ステップＳ３１６において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、メモリでデータを読み出す。

【0094】

そして、ステップＳ３１７において、ＥＣＣ適用装置は、ステップＳ３０８、ステップＳ３０９、ステップＳ３１５、及びステップＳ３１６以後、メモリセルに対して読み出し動作を終了する。

【0095】

このように、ＥＣＣ適用装置は、読み出し動作の場合、フレーム番号（ｆｒａｍｅ ＃）情報を確認した後、偶数フレームではＬＳＢが０であるワードラインに対してＥＣＣデコーディング（ｄｅｃｏｄｉｎｇ）動作を行い、ＬＳＢが１であるワードラインに対してデータのみロードすることができる。

【0096】

逆に、ＥＣＣ適用装置は、読み出し動作の場合、奇数フレームではＬＳＢが１であるワードラインに対してＥＣＣデコーディング動作を行い、ＬＳＢが０であるワードラインに対してデータのみロードすることができる。

【0097】

図６Ａ，図６Ｂ，図７Ａ及び図７Ｂのような選択的ＥＣＣコードを適用するならば、車両水準のＦＴＴＩ以内では、全体メモリセルに対してエラー検出及び訂正効果を維持することができる。ただし、特定フレームでは、エラー検出及び訂正効果は減少されることがある。したがって、特定フレームで減少されたエラー検出及び訂正効果を改善させることができるパリティビットを用いた本発明の一実施形態を図８Ａ，図８Ｂ，図９Ａ及び図９Ｂを参照して説明する。

【0098】

図８Ａ，図８Ｂ，図９Ａ及び図９Ｂは、本発明の一実施形態に係るメモリのＥＣＣ適用方法においてパリティビットを用いた選択的なＥＣＣ書き込み及び読み出し動作を示した図である。

【0099】

図８Ａ及び図８Ｂに示されたように、ステップＳ４０１において、ＥＣＣ適用装置は、メモリの書き込み動作を始める。

【0100】

ステップＳ４０２において、ＥＣＣ適用装置は、書き込み動作のためのデータのフレーム番号（＃）を確認する。

【0101】

ステップＳ４０３において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋０、＃Ｎ＋２、．．．である場合、住所デコーダを介して住所デコーダ入力情報の最下位ビット（ＬＳＢ）を確認する。

【0102】

ステップＳ４０４において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、現在住所とデータとを用いてＥＣＣデータ＃０をエンコーディングする。

【0103】

ステップＳ４０５において、ＥＣＣ適用装置は、メモリにデータを格納し、計算されたＥＣＣデータをＥＣＣメモリに格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）に当該メモリセルアレイに対してＥＣＣ動作を行う。

【0104】

それに対し、ステップＳ４０６において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、パリティビットを計算する。

【0105】

ステップＳ４０７において、ＥＣＣ適用装置は、メモリにデータ及び計算されたパリティビットを格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）に当該メモリセルアレイに対してＥＣＣ動作を行わずにデータ及びパリティビットを格納する。

【0106】

一方、ステップＳ４０８において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋１、＃Ｎ＋３、．．．である場合、住所デコーダを介して最下位ビット（ＬＳＢ）を確認する。

【0107】

ステップＳ４０９において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、現在住所とデータとを用いてＥＣＣデータ＃１をエンコーディングする。

【0108】

ステップＳ４１０において、ＥＣＣ適用装置は、メモリにデータを格納し、計算されたＥＣＣデータをＥＣＣメモリに格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）に当該メモリセルアレイに対してＥＣＣ動作を行う。

【0109】

それに対し、ステップＳ４１１において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、パリティビットを計算する。

【0110】

ステップＳ４１２において、ＥＣＣ適用装置は、メモリにデータ及び計算されたパリティビットを格納する。このように、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）に当該メモリセルアレイに対してＥＣＣ動作を行わずにデータ及びパリティビットを格納する。

【0111】

そして、ステップＳ４１３において、ＥＣＣ適用装置は、メモリセルに対して書き込み動作を終了する。

【0112】

そして、ステップＳ４１３において、ＥＣＣ適用装置は、ステップＳ４０５、ステップＳ４０７、ステップＳ４１０、及びステップＳ４１２以後、メモリセルに対して書き込み動作を終了する。

【0113】

このように、ＥＣＣ適用装置は、１番目のフレームで最下位ビット（ＬＳＢ）が０であるワードラインにのみＥＣＣ動作を適用し、最下位ビット（ＬＳＢ）が１であるワードラインにはパリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加する方法を使用する。これにより、ＥＣＣ動作を適用しなかったワードラインに対するエラー検出効果を改善させることができる。ただし、パリティビットを用いたパリティ保護（ｐａｒｉｔｙ ｐｒｏｔｅｃｔｉｏｎ）は、データセル（ｄａｔａ ｃｅｌｌ）のエラーは検出するが、訂正効果は発生しない。しかし、ＥＣＣ適用装置は、１番目のフレームのデータセルでカバーできないワードラインもエラー訂正効果をＥＣＣ動作効果だけ改善させながら、１ビットのチェックビット（ｃｈｅｃｋ ｂｉｔ）のみを追加するので、メモリ領域を最小化させることができる。

【0114】

一方、図９Ａ及び図９Ｂに示されたように、ステップＳ５０１において、ＥＣＣ適用装置は、メモリの読み出し動作を始める。

【0115】

ステップＳ５０２において、ＥＣＣ適用装置は、読み出し動作のためのデータのフレーム番号（＃）を確認する。

【0116】

ステップＳ５０３において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋０、＃Ｎ＋２、．．．である場合、住所デコーダを介して住所デコーダ入力情報の最下位ビット（ＬＳＢ）を確認する。

【0117】

ステップＳ５０４において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、メモリからデータを読み出し、ＥＣＣメモリからＥＣＣデータ＃０を読み出す。

【0118】

ステップＳ５０５において、ＥＣＣ適用装置は、メモリから読み出したデータと現在住所とを用いてＥＣＣデータ＃２を再生成する。

【0119】

ステップＳ５０６において、ＥＣＣ適用装置は、読み出したＥＣＣデータ＃０及び再生成されたＥＣＣデータ＃２を比較する。

【0120】

ステップＳ５０７において、ＥＣＣ適用装置は、メモリから読み出したデータが未欠陥データであるか、それとも欠陥データであって、１ビットまたは２ビットの訂正が必要であるか確認する。

【0121】

ステップＳ５０８において、ＥＣＣ適用装置は、１ビットまたは２ビットの訂正が必要な場合、当該ビットのデータ訂正動作を行う。

【0122】

それに対し、ステップＳ５０９において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、メモリでデータを読み出す。

【0123】

ステップＳ５１０において、ＥＣＣ適用装置は、メモリで読み出したデータとパリティビットとを比較する。

【0124】

ステップＳ５１１において、ＥＣＣ適用装置は、データとパリティビットとの比較結果、メモリで読み出したデータがデータ拒否であるかを確認する。

【0125】

ステップＳ５１２において、ＥＣＣ適用装置は、メモリで読み出したデータがデータ拒否である場合、データを拒否する。ＥＣＣ適用装置は、メモリで読み出したデータがデータ拒否でなければ、読み出し動作を終了する。

【0126】

一方、ステップＳ５１３において、ＥＣＣ適用装置は、フレーム番号（＃）が＃Ｎ＋１、＃Ｎ＋３、．．．である場合、住所デコーダを介して最下位ビット（ＬＳＢ）を確認する。

【0127】

ステップＳ５１４において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１である場合（ＬＳＢ＝１）、メモリからデータを読み出し、ＥＣＣメモリからＥＣＣデータ＃１を読み出す。

【0128】

ステップＳ５１５において、ＥＣＣ適用装置は、メモリから読み出したデータと現在住所とを用いてＥＣＣデータ＃３を再生成する。

【0129】

ステップＳ５１６において、ＥＣＣ適用装置は、読み出したＥＣＣデータ＃１及び再生成されたＥＣＣデータ＃３を比較する。

【0130】

ステップＳ５１７において、ＥＣＣ適用装置は、メモリから読み出したデータが未欠陥データであるか、それとも欠陥データであって、１ビットまたは２ビットの訂正が必要であるか確認する。

【0131】

ステップＳ５１８において、ＥＣＣ適用装置は、１ビットまたは２ビットの訂正が必要な場合、当該ビットのデータ訂正動作を行う。

【0132】

それに対し、ステップＳ５１９において、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が０である場合（ＬＳＢ＝０）、メモリでデータを読み出す。

【0133】

ステップＳ５２０において、ＥＣＣ適用装置は、メモリで読み出したデータとパリティビットとを比較する。

【0134】

ステップＳ５２１において、ＥＣＣ適用装置は、データとパリティビットとの比較結果、メモリで読み出したデータがデータ拒否であるかを確認する。

【0135】

ステップＳ５２２において、ＥＣＣ適用装置は、メモリで読み出したデータがデータ拒否である場合、データを拒否する。ＥＣＣ適用装置は、メモリで読み出したデータがデータ拒否でなければ、読み出し動作を終了する。

【0136】

そして、ステップＳ５２３において、ＥＣＣ適用装置は、ステップＳ５０８、ステップＳ５１２、ステップＳ５１８、及びステップＳ５２２以後、メモリセルに対して読み出し動作を終了する。

【0137】

このように、ＥＣＣ適用装置は、読み出し動作にもフレーム番号情報を確認した後、偶数フレームでは最下位ビット（ＬＳＢ）が０であるワードラインに対してＥＣＣデコーディング動作を行う。そして、ＥＣＣ適用装置は、最下位ビット（ＬＳＢ）が１であるワードラインに対してデータとパリティビットとを合わせてビット数を計算し、データエラー可否を確認する動作を行うことができる。

【0138】

図１０は、本発明の一実施形態に係る人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用装置の構成図である。

【0139】

図１０に示されたように、本発明の一実施形態に係るメモリのＥＣＣ適用装置２００は、メモリセル２１０、ＥＣＣメモリ２２０、格納モジュール２３０、及びプロセッサ２４０を備える。しかし、図示された構成要素の全てが必須構成要素ではない。図示された構成要素より多い構成要素によりＥＣＣ適用装置２００が実現され得るし、それより少ない構成要素によってもＥＣＣ適用装置２００が実現され得る。

【0140】

以下、図１０のＥＣＣ適用装置２００の各構成要素の具体的な構成及び動作を説明する。

【0141】

メモリセル２１０は、人工ニューラルネットワークに基づいたシステム半導体において発生するデータを格納する。

【0142】

ＥＣＣメモリ２２０は、ＥＣＣ書き込みまたは読み出し動作と関連したＥＣＣコードを格納する。

【0143】

格納モジュール２３０は、人工ニューラルネットワークに基づいたシステム半導体におけるメモリのＥＣＣ適用方法と関連した１つ以上のプログラムを格納する。

【0144】

プロセッサ２４０は、格納モジュール２３０に格納された１つ以上のプログラムを実行する。プロセッサ２４０は、メモリセルをワードライン（Ｗｏｒｄ ｌｉｎｅ）基準に第１ないし第ｎのフレームに対応する第１ないし第ｎのグループのメモリセルアレイに区分し（ｎは、２以上の自然数である）、第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループのメモリセルアレイにエラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を適用したＥＣＣ書き込みまたは読み出し動作を行い、第１ないし第ｎのフレームの各フレーム毎に、前記各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー訂正コードを適用しなかった一般的な書き込みまたは読み出し動作を行う。

【0145】

実施形態等によれば、ＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）時間及びフレーム処理時間によって前記ＥＣＣ書き込みまたは読み出し動作と前記一般的な書き込みまたは読み出し動作とを適用可能なＥＣＣ適用回数が調整され得る。

【0146】

実施形態等によれば、ＥＣＣ書き込み動作において住所デコーダ（Ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）がワードラインを基準に選択した各フレームに対応するグループのメモリセルアレイに書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）に基づいてＥＣＣエンコーダ（Ｅｎｃｏｄｅｒ）によりＥＣＣコードが生成され、書き込みデータは、メモリに格納され、生成されたＥＣＣコードは、ＥＣＣメモリに格納されることができる。

【0147】

実施形態等によれば、ＥＣＣ読み出し動作において住所デコーダがワードラインを基準に選択した各フレームに対応するグループのメモリセルアレイでＥＣＣコードを再生成した後、再生成されたＥＣＣコードは、ＥＣＣメモリで読み出したＥＣＣコードと比較されることができる。

【0148】

実施形態等によれば、プロセッサ２４０は、住所デコーダ入力情報の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ、ＬＳＢ）を基準に選択された各フレームに対応するグループのメモリセルアレイにエラー訂正コードを適用できる。

【0149】

実施形態等によれば、プロセッサ２４０は、第１ないし第ｎのフレームの各フレーム毎に、各フレームに対応するグループを除いた残りのグループのメモリセルアレイにエラー検出用パリティビット（Ｐａｒｉｔｙ ｂｉｔ）を追加した書き込みまたは読み出し動作を行うことができる。

【0150】

実施形態等によれば、プロセッサ２４０は、各フレームに対応するグループを除いた残りのグループのメモリセルアレイで住所デコーダ入力情報の最下位ビットを基準に選択されたワードラインの読み出しデータとパリティビットとを合わせてビット数を計算し、エラー可否を検出できる。

【0151】

このように、本発明の一実施形態に係るＥＣＣ適用装置２００は、人工ニューラルネットワークに基づいたシステム半導体において使用するメモリ使用方式を考慮して、ＥＣＣ動作を使用するときに発生される追加的なメモリ領域を減少させることができる。

【0152】

本発明の一実施形態に係るＥＣＣ適用装置２００は、メモリのワードラインを基準に選択的にＥＣＣ動作を適用することにより、ＥＣＣ動作適用の際に発生される追加的なメモリ領域を半分に減少させることができる。また、ＥＣＣ適用装置２００は、フレーム毎にメモリを更新する応用を考慮するとき、ＦＴＴＩ以内のフレーム（例えば、２フレーム、３フレーム等）内には、全てのメモリ領域の故障を検出できる。

【0153】

本発明の一実施形態に係るＥＣＣ適用装置２００は、車両水準のＦＴＴＩ（Ｆａｕｌｔ Ｈａｎｄｉｎｇ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）内で処理できる人工ニューラルネットワークのフレーム処理時間間隔を考慮するとき、減少されるメモリ領域を追加的に減少させることができる。

【0154】

本発明の一実施形態に係るＥＣＣ適用装置２００は、ＥＣＣエンコーディング後に発生される復号化作業を半分に減少させてメモリのレイテンシを改善できる。

【0155】

一方、本発明の一実施形態によれば、以上で説明された様々な実施形態は、機器（ｍａｃｈｉｎｅ）（例：ｃｏｍｐｕｔｅｒ）で読み出すことができる格納媒体（ｍａｃｈｉｎｅ－ｒｅａｄａｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉａ）に格納された命令語を含むソフトウェアで実現されることができる。機器は、格納媒体から格納された命令語を呼び出し、呼び出された命令語によって動作が可能な装置であって、開示された実施形態等に係る電子装置（例：電子装置（Ａ））を含むことができる。命令がプロセッサにより実行される場合、プロセッサが直接、またはプロセッサの制御下に他の構成要素を用いて命令に該当する機能を果たすことができる。命令は、コンパイラまたはインタープリターにより生成または実行されるコードを含むことができる。機器で読み出すことができる格納媒体は、非一時的（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ）格納媒体の形態で提供されることができる。ここで、「非一時的」は、格納媒体が信号（ｓｉｇｎａｌ）を含まず、実在（ｔａｎｇｉｂｌｅ）するということを意味し、データが格納媒体に半永久的または臨時的に格納されることを区分しない。

【0156】

また、本発明の一実施形態によれば、以上で説明された様々な実施形態に係る方法は、コンピュータプログラム製品（ｃｏｍｐｕｔｅｒ ｐｒｏｇｒａｍ ｐｒｏｄｕｃｔ）に含まれて提供されることができる。コンピュータプログラム製品は、商品として販売者及び購買者間に取引きされることができる。コンピュータプログラム製品は、機器で読み出すことができる格納媒体（例：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ（ＣＤ－ＲＯＭ））の形態で、またはアプリケーションストア（例：プレイストアＴＭ）を介してオンラインで配布されることができる。オンライン配布の場合に、コンピュータプログラム製品の少なくとも一部は、製造社のサーバ、アプリケーションストアのサーバ、または中継サーバのメモリのような格納媒体に少なくとも一時格納されるか、臨時的に生成されることができる。

【0157】

また、本発明の一実施形態によれば、以上で説明された様々な実施形態は、ソフトウェア（ｓｏｆｔｗａｒｅ）、ハードウェア（ｈａｒｄｗａｒｅ）、またはこれらの組み合わせを利用してコンピュータ（ｃｏｍｐｕｔｅｒ）またはこれと類似した装置で読み出すことができる記録媒体内で実現されることができる。一部の場合において、本明細書において説明される実施形態等がプロセッサ自体で実現され得る。ソフトウェア的な実現によれば、本明細書において説明される手順及び機能のような実施形態等は、別のソフトウェアモジュールで実現されることができる。ソフトウェアモジュールの各々は、本明細書において説明される１つ以上の機能及び動作を行うことができる。

【0158】

一方、上述した様々な実施形態に係る機器のプロセッシング動作を行うためのコンピュータ命令語（ｃｏｍｐｕｔｅｒ ｉｎｓｔｒｕｃｔｉｏｎｓ）は、非一時的コンピュータ読み取り可能媒体（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ－ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）に格納されることができる。このような非一時的コンピュータ読み取り可能媒体に格納されたコンピュータ命令語は、特定機器のプロセッサにより実行されたとき、上述した様々な実施形態に係る機器での処理動作を特定機器に行わせる。非一時的コンピュータ読み取り可能媒体とは、レジスタ、キャッシュ、メモリなどのように短い瞬間の間データを格納する媒体でなく、半永久的にデータを格納し、機器により読み取り（ｒｅａｄｉｎｇ）が可能な媒体を意味する。非一時的コンピュータ読み取り可能媒体の具体的な例では、ＣＤ、ＤＶＤ、ハードディスク、ブルーレイディスク、ＵＳＢ、メモリカード、ＲＯＭなどがありうる。

【0159】

また、上述した様々な実施形態に係る構成要素（例：モジュールまたはプログラム）の各々は、単数または複数の個体で構成されることができ、前述した当該サブ構成要素のうち一部サブ構成要素が省略されるか、または他のサブ構成要素が様々な実施形態にさらに含まれることができる。大体的にまたは追加的に、一部構成要素（例：モジュールまたはプログラム）は、１つの個体に統合されて、統合される前のそれぞれの当該構成要素により行われる機能を同一または類似に行うことができる。様々な実施形態に係るモジュール、プログラム、または他の構成要素により行われる動作は、順次的、並列的、繰り返し的、またはヒューリスティックに実行されるか、少なくとも一部動作が他の順序で実行されるか、省略されるか、または他の動作が追加され得る。

【0160】

以上では、本発明の望ましい実施形態について図示し、説明したが、本発明は、上述した特定の実施形態に限定されず、請求の範囲で請求する本発明の要旨を逸脱することなく、当該開示に属する技術分野における通常の知識を有する者により様々な変形実施が可能であることはもちろんであり、このような変形実施等は、本発明の技術的思想や展望から個別的に理解されてはならないであろう。

【符号の説明】

【0161】

１００ 人工ニューラルネットワークに基づいたシステム半導体
１１０ ＮＰＵ
１２０ ＡＸＩ
１３０ メモリ
１１１ ＮＰＵコア
１１２ バッファメモリ
１１３ ＤＭＡ
２００ ＥＣＣ適用装置
２１０ メモリセル
２２０ ＥＣＣメモリ
２３０ 格納モジュール
２４０ プロセッサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】