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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025036092
(43)【公開日】2025-03-14
(54)【発明の名称】プリント回路基板
(51)【国際特許分類】
H05K 3/46 20060101AFI20250306BHJP
【ＦＩ】
H05K3/46 Z
H05K3/46 Q
H05K3/46 B
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2024091621
(22)【出願日】2024-06-05
(31)【優先権主張番号】10-2023-0116513
(32)【優先日】2023-09-01
(33)【優先権主張国・地域又は機関】KR
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】高 主烈
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA32
5E316AA38
5E316CC04
5E316CC05
5E316CC08
5E316CC09
5E316CC10
5E316CC31
5E316CC32
5E316CC33
5E316CC34
5E316CC37
5E316CC38
5E316CC39
5E316DD17
5E316DD23
5E316DD24
5E316EE31
5E316FF07
5E316FF08
5E316FF09
5E316FF10
5E316GG15
5E316GG17
5E316GG28
5E316HH01
5E316HH40
5E316JJ02
5E316JJ03
5E316JJ12
(57)【要約】
【課題】不良が発生した場合にも正常な機能を行うことができるプリント回路基板を提供する。
【解決手段】本発明は、複数の第１配線を含む第１配線部、第１配線部の一側と連結され、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させる第１集積回路チップ、第１配線部の反対側と連結され、１個の信号をＮ個（Ｎは自然数）の信号に変換させる第２集積回路チップ、第１集積回路チップと連結され、複数の第２－１配線を含む第２－１配線部、及び第２集積回路チップと連結され、複数の第２－２配線を含む第２－２配線部を含み、複数の第１配線の数をＸ、複数の第２－１配線の数をＹ１とするとき、Ｘ、Ｙ１はＹ１／Ｎ＜Ｘを満たすプリント回路基板に関する。
【選択図】図４
【解決手段】本発明は、複数の第１配線を含む第１配線部、第１配線部の一側と連結され、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させる第１集積回路チップ、第１配線部の反対側と連結され、１個の信号をＮ個（Ｎは自然数）の信号に変換させる第２集積回路チップ、第１集積回路チップと連結され、複数の第２－１配線を含む第２－１配線部、及び第２集積回路チップと連結され、複数の第２－２配線を含む第２－２配線部を含み、複数の第１配線の数をＸ、複数の第２－１配線の数をＹ１とするとき、Ｘ、Ｙ１はＹ１／Ｎ＜Ｘを満たすプリント回路基板に関する。
【選択図】図４
【特許請求の範囲】
【請求項1】
複数の第１配線を含む第１配線部と、
前記第１配線部の一側と連結され、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させる第１集積回路チップと、
前記第１配線部の反対側と連結され、１個の信号をＮ個（Ｎは自然数）の信号に変換させる第２集積回路チップと、
前記第１集積回路チップと連結され、複数の第２－１配線を含む第２－１配線部と、
前記第２集積回路チップと連結され、複数の第２－２配線を含む第２－２配線部と、を含み、
前記複数の第１配線の数をＸ、前記複数の第２－１配線の数をＹ１とするとき、前記Ｘ、Ｙ１はＹ１／Ｎ＜Ｘを満たす、プリント回路基板。
前記第１配線部の一側と連結され、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させる第１集積回路チップと、
前記第１配線部の反対側と連結され、１個の信号をＮ個（Ｎは自然数）の信号に変換させる第２集積回路チップと、
前記第１集積回路チップと連結され、複数の第２－１配線を含む第２－１配線部と、
前記第２集積回路チップと連結され、複数の第２－２配線を含む第２－２配線部と、を含み、
前記複数の第１配線の数をＸ、前記複数の第２－１配線の数をＹ１とするとき、前記Ｘ、Ｙ１はＹ１／Ｎ＜Ｘを満たす、プリント回路基板。
【請求項2】
前記複数の第２－２配線の数をＹ２とするとき、前記Ｘ、Ｙ２はＹ２／Ｎ＜Ｘを満たす、請求項１に記載のプリント回路基板。
【請求項3】
前記複数の第１配線のうち少なくとも１つの配線は開放されて前記第１集積回路チップと前記第２集積回路チップとの連結を行わない、請求項１に記載のプリント回路基板。
【請求項4】
前記複数の第１配線のうち開放された第１配線の数をＺとするとき、前記Ｘ、Ｙ１、ＺはＹ１／Ｎ≦Ｘ－Ｚを満たす、請求項３に記載のプリント回路基板。
【請求項5】
前記複数の第１配線のうち少なくとも２つの配線は互いに短絡して前記第１集積回路チップと前記第２集積回路チップとの連結を行わない、請求項１に記載のプリント回路基板。
【請求項6】
第１絶縁部をさらに含み、
前記第１配線部、前記第２－１配線部及び前記第２－２配線部は、それぞれ前記第１絶縁部上又は前記第１絶縁部内に配置される、請求項１に記載のプリント回路基板。
前記第１配線部、前記第２－１配線部及び前記第２－２配線部は、それぞれ前記第１絶縁部上又は前記第１絶縁部内に配置される、請求項１に記載のプリント回路基板。
【請求項7】
前記第１集積回路チップ及び前記第２集積回路チップは、それぞれ前記第１絶縁部上に配置される、請求項６に記載のプリント回路基板。
【請求項8】
前記第１絶縁部は、複数の第１絶縁層、及び前記複数の第１絶縁層の少なくとも一部を貫通するキャビティを含み、
前記第１集積回路チップは前記キャビティ内に配置される、請求項６に記載のプリント回路基板。
前記第１集積回路チップは前記キャビティ内に配置される、請求項６に記載のプリント回路基板。
【請求項9】
前記第１集積回路チップと前記第２－１配線部、及び前記第１集積回路チップと前記第１配線部を連結する連結部材をさらに含む、請求項８に記載のプリント回路基板。
【請求項10】
前記第１絶縁部は貫通部を有するコア層を含み、
前記第１集積回路チップ及び前記第２集積回路チップは前記貫通部内に配置される、請求項６に記載のプリント回路基板。
前記第１集積回路チップ及び前記第２集積回路チップは前記貫通部内に配置される、請求項６に記載のプリント回路基板。
【請求項11】
前記第１配線部は、前記複数の第１配線と前記第１集積回路チップ又は前記第２集積回路チップを互いに連結するように、前記第１絶縁部の少なくとも一部を貫通する複数の第１ビアを含み、
前記第１集積回路チップと前記複数の第１配線、及び前記第２集積回路チップと前記複数の第１配線は、それぞれ前記第１ビアを介して連結される、請求項１０に記載のプリント回路基板。
前記第１集積回路チップと前記複数の第１配線、及び前記第２集積回路チップと前記複数の第１配線は、それぞれ前記第１ビアを介して連結される、請求項１０に記載のプリント回路基板。
【請求項12】
前記第１集積回路チップはデマルチプレクサ回路を含み、
前記第２集積回路チップはマルチプレクサ回路を含む、請求項１に記載のプリント回路基板。
前記第２集積回路チップはマルチプレクサ回路を含む、請求項１に記載のプリント回路基板。
【請求項13】
前記第２－１配線部と連結される第１半導体チップと、
前記第２－２配線部と連結される第２半導体チップと、をさらに含む、請求項１に記載のプリント回路基板。
前記第２－２配線部と連結される第２半導体チップと、をさらに含む、請求項１に記載のプリント回路基板。
【請求項14】
前記第１半導体チップと前記第１集積回路チップは、前記第２－１配線部を介して最短距離で連結され、
前記第２半導体チップと前記第２集積回路チップは、前記第２－２配線部を介して最短距離で連結される、請求項１３に記載のプリント回路基板。
前記第２半導体チップと前記第２集積回路チップは、前記第２－２配線部を介して最短距離で連結される、請求項１３に記載のプリント回路基板。
【請求項15】
複数の第１絶縁層、及び前記複数の第１絶縁層の一部をそれぞれ貫通する複数のキャビティを含む第１絶縁部と、
前記複数のキャビティのうち一つのキャビティ内に実装され、デマルチプレクサ回路を含む第１集積回路チップと、
前記複数のキャビティのうち一つのキャビティ内に実装され、マルチプレクサ回路を含む第２集積回路チップと、
前記第１集積回路チップの一部と前記第２集積回路チップの一部にわたって配置される第２絶縁部と、
前記第２絶縁部上又は前記第２絶縁部内に配置され、前記第１集積回路チップと前記第２集積回路チップを連結する第１配線部と、を含み、
前記第１配線部は複数の第１配線を含み、
前記複数の第１配線のうち少なくとも１つの配線は開放されるか、又は前記複数の第１配線のうち少なくとも２つの配線は短絡して前記第１集積回路チップと前記第２集積回路チップとの連結を行わない、プリント回路基板。
前記複数のキャビティのうち一つのキャビティ内に実装され、デマルチプレクサ回路を含む第１集積回路チップと、
前記複数のキャビティのうち一つのキャビティ内に実装され、マルチプレクサ回路を含む第２集積回路チップと、
前記第１集積回路チップの一部と前記第２集積回路チップの一部にわたって配置される第２絶縁部と、
前記第２絶縁部上又は前記第２絶縁部内に配置され、前記第１集積回路チップと前記第２集積回路チップを連結する第１配線部と、を含み、
前記第１配線部は複数の第１配線を含み、
前記複数の第１配線のうち少なくとも１つの配線は開放されるか、又は前記複数の第１配線のうち少なくとも２つの配線は短絡して前記第１集積回路チップと前記第２集積回路チップとの連結を行わない、プリント回路基板。
【請求項16】
前記第１集積回路チップの他の一部と前記第１絶縁部の一部にわたって配置される第１半導体チップと、
前記第２集積回路チップの他の一部と前記第１絶縁部の一部にわたって配置される第２半導体チップと、をさらに含む、請求項１５に記載のプリント回路基板。
前記第２集積回路チップの他の一部と前記第１絶縁部の一部にわたって配置される第２半導体チップと、をさらに含む、請求項１５に記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はプリント回路基板に関する。
【背景技術】
【0002】
最近、人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）技術などの発達により、幾何級数的に増加したデータを処理するためのＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ及びＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのプロセッサチップなどを含むマルチチップパッケージが使用されている。また、サーバ製品のＣＰＵ、ＧＰＵのコア数が急激に増加するにつれて、効果的にコア数を増加させることができるダイスプリット技術が普遍化しており、ロジック半導体とメモリ半導体、あるいはロジック半導体とロジック半導体を連結する高密度回路の需要も急激に増加しており、これらを互いに連結するダイツーダイ相互連結に関する需要が増加している。ダイツーダイ相互連結を行えるように基板を設計するためには、微細な回路を実現する技術が求められており、高密度の微細回路を大面積基板に実現しながらも信頼性を向上させ、且つ歩留まりを増大させるための研究が続けられている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の様々な目的の一つは、不良が発生した場合にも正常な機能を行うことができるプリント回路基板を提供することである。
【0004】
本発明の様々な目的の他の一つは、微細配線を実現した場合にも歩留まりが向上したプリント回路基板を提供することである。
【0005】
本発明の様々な目的の他の一つは、信頼性を向上させることができるプリント回路基板を提供することである。
【課題を解決するための手段】
【0006】
本発明を通じて提案するいくつかの解決手段のうち一つは、複数の第１配線を含む第１配線部、第１配線部の一側と連結され、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させる第１集積回路チップ、第１配線部の反対側と連結され、１個の信号をＮ個（Ｎは自然数）の信号に変換させる第２集積回路チップ、第１集積回路チップと連結され、複数の第２－１配線を含む第２－１配線部、及び第２集積回路チップと連結され、複数の第２－２配線を含む第２－２配線部を含み、複数の第１配線の数をＸ、上記複数の第２－１配線の数をＹ１とするとき、Ｘ、Ｙ１はＹ１／Ｎ＜Ｘを満たすプリント回路基板を提供することである。
【0007】
本発明を通じて提案するいくつかの解決手段のうち他の一つは、複数の第１絶縁層及び上記複数の第１絶縁層の一部をそれぞれ貫通する複数のキャビティを含む第１絶縁部、複数のキャビティのうち一つのキャビティ内に実装され、マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸ）回路を含む第１集積回路チップ、複数のキャビティのうち一つのキャビティ内に実装され、デマルチプレクサ（ｄｅ－ｍｕｌｔｉｐｌｅｘｅｒ、ＤＥＭＵＸ）回路を含む第２集積回路チップ、第１集積回路チップの一部と第２集積回路チップの一部にわたって配置される第２絶縁部、及び第２絶縁部上又は第２絶縁部内に配置され、第１集積回路チップと第２集積回路チップとを連結する第１配線部を含み、第１配線部は複数の第１配線を含み、複数の第１配線のうち少なくとも１つの配線は開放（ｏｐｅｎ）されるか、又は複数の第１配線のうち少なくとも２つの配線は短絡（ｓｈｏｒｔ）して第１集積回路チップと第２集積回路チップとの連結を行わないプリント回路基板を提供することである。
【発明の効果】
【0008】
本発明の様々な効果のうち、一効果として、不良が発生した場合にも正常な機能を行うことができるプリント回路基板を提供することができる。
【0009】
本発明の様々な効果のうち、他の一効果として、微細配線を実現した場合にも歩留まりが向上したプリント回路基板を提供することができる。
【0010】
本発明の様々な効果のうち、他の一効果として、信頼性を向上させることができるプリント回路基板を提供することができる。
【図面の簡単な説明】
【0011】
【図1】電子機器システムの例を概略的に示すブロック図である。
【図2】電子機器の一例を概略的に示す斜視図である。
【図3】一例に係るプリント回路基板の一部を概略的に示す平面図である。
【図4】一例に係るプリント回路基板の変形例を概略的に示す平面図である。
【図5】一例に係るプリント回路基板の変形例を概略的に示す平面図である。
【図6a】一例に係るプリント回路基板を概略的に示す断面図である。
【図6b】一例に係るプリント回路基板を概略的に示す断面図である。
【図7a】他の一例に係るプリント回路基板を概略的に示す断面図である。
【図7b】他の一例に係るプリント回路基板を概略的に示す断面図である。
【図8a】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【図8b】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【図9a】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【図9b】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【図10a】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【図10b】さらに他の一例に係るプリント回路基板を概略的に示す断面図である。
【発明を実施するための形態】
【0012】
以下、添付の図面を参照して本発明について説明する。図面における要素の形状及びサイズなどは、より明確な説明のために誇張又は縮小することができる。
【0013】
電子機器
図１は、電子機器システムの例を概略的に示すブロック図である。
図１は、電子機器システムの例を概略的に示すブロック図である。
【0014】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは後述する他の電子部品とも結合して様々な信号ライン１０９０を形成する。
【0015】
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップ；アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にもその他の異なる形態のチップ関連電子部品が含まれてもよいことは言うまでもない。また、これらのチップ関連部品１０２０を互いに組み合わせてもよいことは勿論である。チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージ形態であってもよい。
【0016】
ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の異なる多数の無線又は有線標準やプロトコルのうち任意のものが含まれてもよい。また、ネットワーク関連部品１０３０をチップ関連部品１０２０と併せて互いに組み合わせてもよいことは言うまでもない。
【0017】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタ、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれる。但し、これらに限定されるものではなく、これら以外にも、その他の異なる様々な用途のために使用されるチップ部品形態の受動素子などが含まれてもよい。また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせてもよいことは言うまでもない。
【0018】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか又はされていない他の電子部品を含むことができる。他の電子部品の例としては、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリ１０８０などがある。但し、これらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、羅針盤、加速度計、ジャイロスコープ、スピーカ、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などであってもよい。これら以外にも、電子機器１０００の種類に応じて様々な用途のために使用されるその他の電子部品などが含まれてもよいことは言うまでもない。
【0019】
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニタ（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビ（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであってもよい。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
【0020】
図２は、電子機器の一例を概略的に示す斜視図である。
【0021】
図面を参照すると、電子機器は、例えば、スマートフォン１１００であってもよい。スマートフォン１１００の内部には、マザーボード１１１０が収容されており、このようなマザーボード１１１０には、様々な部品１１２０が物理的及び／又は電気的に連結されている。また、カメラモジュール１１３０及び／又はスピーカ１１４０のようにマザーボード１１１０に物理的及び／又は電気的に連結されているか又はされていない他の部品が内部に収容されている。部品１１２０の一部は、上述したチップ関連部品であってもよく、例えば、部品パッケージ１１２１であってもよいが、これに限定されるものではない。部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面実装配置されたプリント回路基板の形態であってもよい。あるいは、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であってもよい。一方、電子機器は必ずしもスマートフォン１１００に限定されるものではなく、上述したように他の電子機器であってもよいことは言うまでもない。
【0022】
【0023】
図３を参照すると、一例に係る半導体パッケージは、第１絶縁部１１０、第１絶縁部１１０上又は内に配置され、複数の第１配線１２１を含む第１配線部１２０、第１配線部１２０の一側と連結される第１集積回路チップ２１０、第１配線部１２０の反対側と連結される第２集積回路チップ２２０、一側が第１集積回路チップ２１０と連結され、複数の第２－１配線１３１を含む第２－１配線部１３０、及び一側が第２集積回路チップ２２０と連結され、複数の第２－２配線１４１を含む第２－２配線部１４０を含むことができる。
【0024】
一例に係るプリント回路基板は、第１絶縁部１１０上に配置される第１集積回路チップ２１０及び第２集積回路チップ２２０を含むことができる。第１集積回路チップ２１０及び第２集積回路チップ２２０は、それぞれ数百～数百万個以上の回路が一つのチップ内に集積化された集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）を含むことができる。
【0025】
第１集積回路チップ２１０は、Ｎ個（Ｎは自然数）の信号を１個の信号に変換させるデマルチプレクサ（ｄｅ－ｍｕｌｔｉｐｌｅｘｅｒ、ＤＥＭＵＸ）回路を含み、第２集積回路チップ２２０は、１個の信号をＮ個（Ｎは自然数）の信号に変換させるマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸ）回路を含むことができる。デマルチプレクサ回路とは、いわゆる逆多重化回路であって、時間遅延制御などの方法により複数の信号経路を一つの信号経路に変換して伝送する回路を意味することができる。マルチプレクサ回路は、いわゆる多重化回路であって、時間遅延制御などの方法により一つの信号経路を複数の信号経路に変換して伝送することができる。このとき、第１集積回路チップ２１０に含まれたデマルチプレクサ回路のＮ：１の比率と第２集積回路チップ２２０に含まれたマルチプレクサ回路の１：Ｎの比率において提示されたＮは互いに一致しないこともある。
【0026】
第１集積回路チップ２１０は、第２－１配線部１３０を介して入力された信号を、逆多重化により第１配線部１２０への伝送を行うことができる。このとき、第１集積回路チップ２１０は、それぞれの伝送信号経路を選択することができる。すなわち、第１集積回路チップ２１０の集積回路が複数の第１配線１２１のうち、どの配線を用いるかを選択することができ、開放された配線と連結されたパッドを使用しないように設定することができる。
【0027】
第２集積回路チップ２２０は、第１配線部１２０を介して入力された信号を、多重化により第２－２配線部１４０への伝送を行うことができる。このとき、第２集積回路チップ２２０は、第１配線部１２０と連結されたパッドを介して信号を収容することができる。
【0028】
第１集積回路チップ２１０及び第２集積回路チップ２２０は、第１半導体チップ２３０及び第２半導体チップ２４０とは別に作動することができるため、図６ａのように、第１半導体チップ２３０及び第２半導体チップ２４０が実装される前に第１集積回路チップ２１０及び第２集積回路チップ２２０が実装された状態で、第１配線１２１の不良を検査して訂正することができる。このとき、不良である第１配線１２１を訂正するために、外部で第１集積回路チップ２１０及び第２集積回路チップ２２０を制御する方法としてはＩ２Ｃ通信を用いることができるが、これに限定されるものではなく、ＳＰＩ通信を用いることもできるなど、集積回路を制御する通信方法を用いるものであれば、制限なく利用できる。このとき、内部クロック（Ｃｌｏｃｋ）を使用せずに制御できるＩ２Ｃ通信方式を用いることが好ましいと言える。
【0029】
第２－１配線部１３０は第１集積回路チップ２１０に入力される入力部に相当することができ、第１配線部１２０は第１集積回路チップ２１０の出力部に相当することができる。また、第１配線部１２０は第２集積回路チップ２２０の入力部に相当することができ、第２－２配線部１４０は第２集積回路チップ２２０の出力部に相当することができる。
【0030】
このとき、複数の第１配線１２１の数をＸ、複数の第２－１配線１３１の数をＹ１、複数の第２－２配線１４１の数をＹ２とするとき、Ｙ１／Ｎ＜Ｘを満たし、Ｙ２／Ｎ＜Ｘを満たすことができる。Ｙ１／Ｎ＜Ｘを満たすとは、第１集積回路チップ２１０を基準に、複数の第１配線１２１の数が第１集積回路チップ２１０を介して変換された入力信号の数より多いことを意味することができる。Ｙ２／Ｎ＜Ｘを満たすとは、第２集積回路チップ２２０を基準に、複数の第１配線１２１の数が第２集積回路チップ２２０を介して変換されて出力される信号の数より多いことを意味することができる。すなわち、第２－１配線部１３０を介して入力され、第１配線部１２０を介して第２－２配線部１４０に出力されるプリント回路基板の信号伝達過程において、第１配線部１２０の複数の第１配線１２１が必要な配線の数より多い配線の数を含むことを意味することができる。この際、より多い数の配線はダミー（ｄｕｍｍｙ）として機能することができ、いわゆるダミーレーン（ｄｕｍｍｙ ｌａｎｅ）として機能することができる。このとき、ダミーレーンの個数は、Ｘ－Ｙ１／Ｎ個に相当することができ、又はＸ－Ｙ２／Ｎ個に相当することもできる。
【0031】
プリント回路基板の製造段階で多くの不良が発生する可能性があるが、その一つは配線間の開放（ｏｐｅｎ）現象である。開放（ｏｐｅｎ）とは、ある配線が途中で途切れた状態、又は抵抗が過度に高くなる状態などを含む概念であり、ある二つの構成を電気的に連結できない状態を意味することができる。すなわち、配線をパターニングする過程は、配線を構成する金属の少なくとも一部を除去する段階を含むが、このとき、配線で連結されるべき金属の一部が除去されて開放不良が発生する。一般に、配線パターニング時に開放が発生すると、当該プリント回路基板は不良が発生し、機能を実行できなくなる。しかし、一例に係るプリント回路基板は、必要な数よりも多い数の第１配線１２１を実現するため、その中で１つの配線に開放現象が発生しても、余分な他の配線に変更して使用することができる。すなわち、レーンシフト（ｌａｎｅ ｓｈｉｆｔｉｎｇ）を通じて不良が発生した配線を利用せずに他の配線に迂回して信号伝達を行うことができる。このとき、レーンシフトは、不良が発生したレーン以降のレーンを順次変更させるのではなく、不良が発生したレーンを直ちにダミーレーンに変更させることで行うことができる。
【0032】
図３は、開放（ｏｐｅｎ）現象が発生していない第１配線部１２０を表現し、図４は、開放（ｏｐｅｎ）現象が発生した第１配線部１２０を表現した平面図である。限定されない具体的な例として、第１集積回路チップ２１０が１：２の信号変換を行うものとして表現し、第２集積回路チップ２２０は２：１の信号変換を行うものとして表現している。第１集積回路チップ２１０に入力される入力信号及び第２集積回路チップ２２０を介して出力される出力信号の数を１６個で表現した。また、第１配線部１２０の複数の第１配線１２１は１０個であるものとして表現した。すなわち、図３及び図４に示すように、Ｘは１０、Ｙ１及びＹ２は１６、Ｎは２に対応することができ、Ｙ１／Ｎ＜Ｘを満たし、Ｙ２／Ｎ＜Ｘを満たす。但し、これは例示に過ぎず、信号及び配線の数はこれに限定されるものではない。図３に示すように、第１配線部１２０において必要な第１配線１２１の数は８個であるが、複数の第１配線１２１は１０個で実現されており、２つの第１配線１２１がダミーレーン（ｄｕｍｍｙ ｌａｎｅ）に相当することができる。
【0033】
図４を参照すると、複数の第１配線１２１のうち少なくとも１つの配線が開放（ｏｐｅｎ）されることができる。複数の第１配線１２１のうち少なくとも１つの配線が開放（ｏｐｅｎ）されることで、第１集積回路チップ２１０と第２集積回路チップ２２０は、開放された配線を介しては連結されないことができる。すなわち、開放された配線は、第１集積回路チップ２１０と第２集積回路チップ２２０とを電気的に連結することができない。これは、プリント回路基板の製造段階のうち、第１配線１２１を実現する段階で開放による不良現象が発生したものである。しかし、第１集積回路チップ２１０及び第２集積回路チップ２２０によって開放された配線を利用せずにダミーレーン（ｄｕｍｍｙ ｌａｎｅ）に迂回することで、不良に対応することができる。このとき、不良が発生した配線を使用せずに、ダミーレーン（ｄｕｍｍｙ ｌａｎｅ）を用いることで、第１集積回路チップ２１０及び第２集積回路チップ２２０を設計することができる。しかし、これに限定されず、不良が発生した配線をスキップして次の配線から順次連結する方式でレーンシフトを行うこともできる。一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０が実装される前に第１配線部１２０に発生した不良を感知することができるため、第１半導体チップ２３０及び第２半導体チップ２４０を用いて不良が発生した配線を１マスずつ移動させる方法よりも、不良が発生した配線を直接ダミーレーンに迂回するように設計することがより有利であり得る。
【0034】
このとき、複数の第１配線１２１のうち開放（ｏｐｅｎ）された配線の数をＺとすると、Ｙ１／Ｎ≦Ｘ－Ｚ及びＹ２／Ｎ≦Ｘ－Ｚを満たすことができる。すなわち、開放による不良が発生した配線の数より多い数のダミーレーンを含むことで、プリント回路基板を設計することができる。すなわち、設計段階でダミーレーンを設計しておけば、一定個数の不良が発生してもダミーレーンへのレーンシフトを通じて正常作動が可能であることを意味することができる。一般的なプリント回路基板において配線不良が発生した場合には、本来の機能を行うことができず廃棄されるが、一例に係るプリント回路基板は不良が発生しても、ダミーレーンに迂回することができるため、一定レベルの不良が発生することでは、プリント回路基板全体の不良と認められない。すなわち、第１配線部１２０の一部に不良が発生しても、プリント回路基板全体が不良となるものではないため、良品のプリント回路基板として作動することができる。したがって、プリント回路基板の歩留まりが向上できる。
【0035】
一方、図５を参照すると、第１配線部１２０において、複数の第１配線１２１のうち少なくとも２つの配線が互いに短絡（ｓｈｏｒｔ）することができる。複数の第１配線１２１のうち少なくとも２つの配線が互いに短絡（ｓｈｏｒｔ）することで、第１集積回路チップ２１０と第２集積回路チップ２２０は短絡した配線によって電気的信号を送受信できない可能性がある。すなわち、第１集積回路チップ２１０と第２集積回路チップ２２０とは短絡（ｓｈｏｒｔ）して、互いに電気的に連結されない可能性がある。このとき、第１集積回路チップ２１０と第２集積回路チップ２２０が連結されないとは、物理的に連結されないことを意味するものではなく、第１集積回路チップ２１０から第２集積回路チップ２２０に電気的信号伝達が不可能な状態を意味する。すなわち、短絡現象とは、プリント回路基板の製造段階で不良現象が発生したことをいう。しかし、一例に係るプリント回路基板は、第１集積回路チップ２１０及び第２集積回路チップ２２０によって短絡した２つの配線を利用せず、それぞれ異なるダミーレーン（ｄｕｍｍｙ ｌａｎｅ）に迂回することで不良に対応することができる。このとき、不良が発生した配線を使用せず、ダミーレーン（ｄｕｍｍｙ ｌａｎｅ）を用いることで、第１集積回路チップ２１０及び第２集積回路チップ２２０を設計することができる。しかし、これに限定されず、不良が発生した配線をスキップして次の配線から順次連結する方式でレーンシフトを行ってもよい。一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０が実装される前に、第１配線部１２０に発生した不良を感知することができるため、第１半導体チップ２３０及び第２半導体チップ２４０を用いて不良が発生した配線を１マスずつ移動させる方法よりも、不良が発生した配線を直接それぞれのダミーレーンに迂回するように設計することがより有利であり得る。
【0036】
短絡（ｓｈｏｒｔ）による不良についても、開放による不良と同様に、ダミーレーンの数が、短絡が発生した配線の数よりも大きくなるように設計することができる。すなわち、短絡（ｓｈｏｒｔ）が発生した配線の数をＺとすると、上述と同様に、Ｙ１／Ｎ≦Ｘ－Ｚ及びＹ２／Ｎ≦Ｘ－Ｚを満たすことができる。短絡の場合には、複数の第１配線１２１のうち、互いに異なる少なくとも２つ以上の配線間に発生するものであるため、短絡の場合にはＺが２より大きくなることができる。このとき、短絡はいずれか一部分でのみ発生するものではなく、２つ以上の短絡がそれぞれ発生することもあり、３つ以上の第１配線１２１が短絡する不良が発生することもある。
【0037】
なお、プリント回路基板の配線不良は、図４又は図５に示すものに限定されず、より多様であり得る。例えば、図４に表現された開放（ｏｐｅｎ）による不良及び図５に表現された短絡（ｓｈｏｒｔ）による不良がそれぞれ同時に発生する可能性もある。さらに他の例としては、不純物による抵抗の増加、アンジュレーション（ｕｎｄｕｌａｔｉｏｎ）による一部配線の不良など、より様々な方式で配線不良が発生する可能性もある。これに限定されず、配線と連結されるビアの不良が発生する可能性もあり、半田付けで発生する不良など、第１配線部１２０と第１集積回路チップ２１０及び／又は第２集積回路チップ２２０の連結時に発生する不良が生じる可能性もある。すなわち、様々な不良についても、上述したようにダミーレーン（ｄｕｍｍｙ ｌａｎｅ）に配線を変更して不良を克服することができ、良品のプリント回路基板を提供することができる。
【0038】
一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０が実装される前の段階でも開放による不良を制御することができる。例えば、一般的なプリント回路基板及びパッケージは、半導体チップが全て実装された後に不良を制御することが一般的であるが、一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０が実装される前の段階でも不良を制御することができる。第１集積回路チップ２１０と第２集積回路チップ２２０が実装された状態で配線の不良を検査することができ、検査結果に応じて第１集積回路チップ２１０及び第２集積回路チップ２２０を用いて他の配線を用いるため、半導体チップに対する設計自由度を向上させることができる。すなわち、一般的な場合では、レーンシフト機能が搭載された半導体チップを利用しなければならず、半導体チップを介して別途の補正段階が伴うのに対し、一例に係るプリント回路基板は、半導体チップに関係なく第１配線１２１を自由に利用できるものであるため、別途の電力消費も必要とせず、半導体チップが実装される前にプリント回路基板の配線不良を克服することができる。つまり、一般的なプリント回路基板又は半導体パッケージとは異なり、一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０が実装されていなくても、不良が発生した配線を制御することができる。すなわち、図３及び図４に示すように、第１半導体チップ２３０及び第２半導体チップ２４０が含まれなくても、一例に係るプリント回路基板は良品検査が完了でき、プリント回路基板として機能することができる。
【0039】
一例に係るプリント回路基板は、第１半導体チップ２３０と第２半導体チップ２４０とが互いに電気的に連結されることができ、第２－１配線部１３０、第１集積回路チップ２１０、第１配線部１２０、第２集積回路チップ２２０、第２－２配線部１４０、及び第２半導体チップ２４０につながる信号経路を有することができる。信号経路は、完成したプリント回路基板の各層を一面ずつ分析して確認することができる。すなわち、第１半導体チップ２３０と第２半導体チップ２４０が連結される前に、又は第１半導体チップ２３０と第２半導体チップが除去された状態で、第１集積回路チップ２１０及び第２集積回路チップ２２０と連結された第１配線部１２０を基準として上層から一面ずつ除去していきながら第２－１配線部１３０及び第２－２配線部１４０がそれぞれ連結されているか否かを確認することができ、これを繰り返して信号経路が形成されていることを確認することができる。一方、これに限定されるものではなく、信号経路を分析することができる他の方法があれば、制限なく活用することができる。
【0040】
一方、図３及び図４は、プリント回路基板の第１配線部１２０を中心に、第１集積回路チップ２１０及び第２集積回路チップ２２０の配線連結を主に表現した。プリント回路基板内における第１集積回路チップ２１０、第２集積回路チップ２２０の配置と、第１配線部１２０、第２－１配線部１３０及び第２－２配線部１４０の配置関係は様々であり得るため、以下では、これらの配置関係について断面図を通じて詳細に説明する。
【0041】
【0042】
第１絶縁部１１０は複数の第１絶縁層１１１を含むことができ、それぞれの第１絶縁層１１１は絶縁材料を含むことができる。絶縁材料は、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこのような樹脂と共に、無機フィラー、有機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、ａｎｄ／ｏｒ Ｇｌａｓｓ Ｆａｂｒｉｃ）を含む材料を含むことができる。絶縁材料は、感光性材料及び／又は非感光性材料であってもよい。例えば、第１絶縁層１１１の絶縁材料は、ＰＰＧ（Ｐｒｅｐｒｅｇ）、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）の絶縁材などであってもよいが、これらに限定されるものではなく、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）、ＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などであってもよい。しかし、これらに限定されるものではなく、必要に応じて、それら以外にも、剛性に優れた他の高分子材素材が用いられてもよい。第１絶縁層１１１は、コア層に相当する絶縁層を含むことができる。
【0043】
第１絶縁部１１０上又は内部に配置される第１配線部１２０は、複数の第１配線１２１及び複数の第１ビア１２２を含むことができる。複数の第１配線１２１及び複数の第１ビア１２２のそれぞれは金属物質を含むことができる。金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。第１配線１２１は、それぞれシード層として無電解めっき層（又は化学銅）及びめっき層として電解めっき層（又は電気銅）を含むことができるが、これに限定されるものではない。無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。必要に応じて、銅箔をさらに含むことができる。
【0044】
第１配線１２１及び第１ビアは、それぞれ当該層の設計デザインに応じて様々な機能を行うことができる。例えば、グランドパターン／ビア、パワーパターン／ビア、信号パターン／ビアなどを含むことができる。ここで、信号パターンは、グランドパターン／ビア、パワーパターン／ビアなどを除く各種信号、例えば、データ信号などを伝送するためのパターン／ビアを含むことができる。これらのパターンは、それぞれライン（ｌｉｎｅ）パターン、プレーン（Ｐｌａｎｅ）パターン、及び／又はパッド（Ｐａｄ）パターンを含むことができる。
【0045】
第１ビア１２２はそれぞれマイクロビアを含むことができる。マイクロビアは、ビアホールを充填するフィルドビア（ｆｉｌｌｅｄ ＶＩＡ）であってもよく、又はビアホールの壁面に沿って配置されるコンフォーマルビア（ｃｏｎｆｏｒｍａｌ ＶＩＡ）であってもよい。マイクロビアはスタック型（ｓｔａｃｋｅｄ ｔｙｐｅ）及び／又はスタガ型（ｓｔａｇｇｅｒｅｄ ｔｙｐｅ）に配置されることができる。
【0046】
第１配線１２１及び第１ビア１２２は互いに一体に形成されてもよいが、これに限定されるものではない。第１配線１２１及び／又は第１ビア１２２は、ＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＴＴ（Ｔｅｎｔｉｎｇ）、又はサブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）工法のうちいずれか一つで形成されてもよいが、これに限定されるものではなく、プリント回路基板において回路を構成できる工法であれば、制限なく利用可能である。
【0047】
第２－１配線部１３０及び第２－２配線部１４０も第１絶縁部１１０上又は内に配置されることができ、それぞれ第２－１配線１３１と第２－１ビア１３２及び第２－２配線１４１と第２－２ビア１４２を含むことができる。第２－１配線部１３０及び第２－２配線部１４０は、それぞれ第１集積回路チップ２１０及び第２集積回路チップ２２０に連結されることができる。また、第２－１配線部１３０及び第２－２配線部１４０のそれぞれは、反対側に第１半導体チップ２３０及び第２半導体チップ２４０が連結されることができる。
【0048】
第２－１配線部１３０及び第２－２配線部１４０に含まれる第２－１配線１３１及び第２－２配線１４１は、それぞれ第１配線１２１と同じ特徴を有することができるが、必ずしもこれに限定されるものではなく、異なるように構成されてもよい。同様に、第２－１ビア１３２及び第２－２ビア１４２はそれぞれ第１ビア１２２と同じ特徴を有することもできる。
【0049】
一方、一例に係るプリント回路基板は、第１絶縁部１１０上又は内に配置された第３配線部１５０をさらに含むことができる。第３配線部１５０は、第１集積回路チップ２１０及び第２集積回路チップ２２０と連結されることができ、第１半導体チップ２３０及び第２半導体チップ２４０とも連結されることができる。第３配線部１５０は、第３配線１５１及び第３ビア１５２を含むことができ、それぞれは第１配線１２１及び第１ビア１２２と同じ特徴を有することができるが、必ずしもこれに限定されるものではない。第３配線部１５０は、第１半導体チップ２３０、第２半導体チップ２４０、第１集積回路チップ２１０、及び第２集積回路チップ２２０のうちいずれか２つの構成を連結するためのものではない点で、第１配線部１２０、第２－１配線部１３０及び第２－２配線部１４０とは区分されることができる。
【0050】
第１集積回路チップ２１０及び第２集積回路チップ２２０は、それぞれ本体２１１、２２１及びパッド２１２、２２２を含むことができる。本体２１１、２２１の内部には集積回路が実現されることができ、パッド２１２、２２２を介してプリント回路基板に実装されることができる。第１集積回路チップ２１０及び第２集積回路チップ２２０に関する特徴は、上述した説明を適用することができるため、重複説明は省略する。
【0051】
一方、一例に係るプリント回路基板は、第１集積回路チップ２１０と第１配線部１２０、第２－１配線部１３０及び第３配線部１５０のそれぞれを互いに連結するか、又は第２集積回路チップ２２０と第１配線部１２０、第２－２配線部１４０及び第３配線部１５０のそれぞれを互いに連結する連結部材３００を含むことができる。連結部材３００は、それぞれ導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されてもよいが、連結部材３００の材料は特にこれに限定されるものではない。なお、連結部材３００の連結方式はこれに限定されるものではなく、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などで構成されてもよい。また、連結部材３００は、多重層又は単一層で形成されてもよい。多重層で形成される場合には銅ピラー（ｐｉｌｌａｒ）及半田を含むことができ、単一層で形成される場合には、錫－銀で構成された半田や銅を含むことができるが、これに限定されるものではない。連結部材３００の個数、間隔、配置形態等は特に限定されず、通常の技術者にとって設計事項に応じて十分に変形可能なものである。
【0052】
一方、第１集積回路チップ２１０及び第２集積回路チップ２２０は、上述した回路を含むものであれば、制限なく活用することができ、これ以外にも他の機能をさらに有することができ、他の半導体チップと同様にコントローラ、プロセッサやメモリなどの機能が実現されることもできる。
【0053】
図６ｂを参照すると、一例に係るプリント回路基板は、第１半導体チップ２３０及び第２半導体チップ２４０をさらに含むことができる。
【0054】
第１半導体チップ２３０及び第２半導体チップ２４０のそれぞれは、数百～数百万個以上の回路が一つのチップ内に集積化された集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であってもよい。これらはそれぞれ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサチップ、具体的には、アプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であってもよいが、これに限定されるものではなく、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）メモリコントローラ（ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）チップなどのロジックチップであってもよく、又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ、フラッシュ（ｆｌａｓｈ）メモリチップ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）チップ、又はＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップであってもよく、これらが互いに組み合わせられて配置されてもよいことは言うまでもない。
【0055】
第１半導体チップ２３０及び第２半導体チップ２４０は、それぞれ本体２３１、２４１及びパッド２３２、２４２で構成されることができ、プリント回路基板の配線部と接続するためのパッド２３２、２４２が配置された面が活性面となり、反対側の面が非活性面となる。第１半導体チップ２３０及び第２半導体チップ２４０のそれぞれはアクティブウエハに基づいて形成されることができ、この場合、本体２３１、２４１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが使用されることができる。第１半導体チップ２３０及び第２半導体チップ２４０の本体２３１、２４１には様々な回路が形成されていてもよい。
【0056】
第１半導体チップ２３０は、第２－１配線部１３０及び第３配線部１５０とそれぞれ連結部材３００を介して連結されることができ、第２半導体チップ２４０は、第２－２配線部１４０及び第３配線部１５０とそれぞれ連結部材３００を介して連結されることができる。
【0057】
一例に係るプリント回路基板の配線部は、それぞれ最短距離で連結され、信号経路が最短距離で連結されることができる。特に、第２－１配線部１３０及び第２－２配線部１４０は最短距離で実現されることが好ましい。すなわち、第１半導体チップ２３０と第１集積回路チップ２１０との連結は最短距離で実現されることが好ましく、第２集積回路チップ２２０と第２半導体チップ２４０との連結は最短距離で実現されることが好ましいが、必ずしもこれに限定されるものではない。第１集積回路チップ２１０及び第２集積回路チップ２２０は、第１配線部１２０で発生した不良を訂正するものであるため、第１半導体チップ２３０と第１集積回路チップ２１０との連結及び第２半導体チップ２４０と第２集積回路チップ２２０との連結は最短距離で連結することで不良率を下げることができる。
【0058】
一方、一例に係るプリント回路基板は、図６ａ及び図６ｂに示す構成に限定されるものではない。特に、第１絶縁部１１０の下部には他の絶縁層及び配線層がさらに含まれることができ、図６ａ及び図６ｂは、プリント回路基板の上側のみを表現したものであり得るが、これ以外にもプリント回路基板の一般的な構成をさらに含むことができる。例えば、一例に係るプリント回路基板は、半田レジスト層をさらに含むことができる。すなわち、当該技術分野において通常の知識を有する者であれば利用できる構成をさらに含むことができる。
【0059】
【0060】
図７ａ及び図７ｂを参照すると、第１絶縁部１１０は、複数の第１絶縁層１１１の少なくとも一部を貫通するキャビティＣをさらに含むことができる。キャビティＣは、複数の第１絶縁層１１１のうち少なくとも一部の第１絶縁層１１１を貫通するものとして示しているが、これに限定されず、いずれか一つの絶縁層の一部のみを貫通するものであってもよい。キャビティＣを形成する方法としては、公知のキャビティ形成方法を用いることができ、キャビティＣを形成する方法が様々であるため、キャビティＣの形状も多様であり得ることは言うまでもない。
【0061】
一方、キャビティＣ以外の構成のうち、一例に係るプリント回路基板と同様の構成は、他の一例に係るプリント回路基板にも適用することができるため、これに関する重複説明は省略する。
【0062】
【0063】
図８ａ及び図８ｂを参照すると、第１絶縁部１１０はコア１１２をさらに含むことができる。コア１１２は、樹脂と共に無機フィラー、有機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、ａｎｄ／ｏｒ Ｇｌａｓｓ Ｆａｂｒｉｃ）を含む材料を含むことができ、ＰＰＧ（Ｐｒｅｐｒｅｇ）、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）の絶縁材等であってもよいが、これに限定されるものではない。このとき、コア１１２は第１絶縁層１１１より厚くてもよい。また、コア１１２はキャビティＣを含むことができる。
【0064】
第１集積回路チップ２１０及び第２集積回路チップ２２０はそれぞれキャビティＣに実装されることができ、それぞれはビアを介して連結されることができる。すなわち、第１集積回路チップ２１０及び第２集積回路チップ２２０は、第１ビア１２２を介して第１配線１２１と連結されることができる。また、第１集積回路チップ２１０は、第２－１ビア１３２及び第３ビア１５２とそれぞれ連結されることができ、第２集積回路チップ２２０は、第２－２ビア１４２及び第３ビア１５２とそれぞれ連結されることができる。このとき、第１半導体チップ２３０は、第１集積回路チップ２１０の直上に配置されてもよい。この場合には、第１半導体チップ２３０と第１集積回路チップ２１０とが最短距離で連結されるのに有利であり得る。第１半導体チップ２３０と第１集積回路チップ２１０は、第２－１ビア１３２を介して互いに連結されることができる。このとき、第２－１ビア１３２はスタックビア構造を有することにより第１半導体チップ２３０と第１集積回路チップ２１０とを最短距離で連結することができる。第２半導体チップ２４０及び第２集積回路チップ２２０も同じ配置を有することができるが、必ずしもこれに限定されるものではない。
【0065】
一方、第１絶縁部１１０と第１集積回路チップ２１０及び第２集積回路チップ２２０の配置及び連結以外の構成のうち、一例に係るプリント回路基板及び他の一例に係るプリント回路基板と同様の構成は、さらに他の一例に係るプリント回路基板にも適用することができるため、これに関する重複説明は省略する。
【0066】
【0067】
図９ａ及び図９ｂを参照すると、第１半導体チップ２３０は、第１集積回路チップ２１０の一部と重なるように直上に配置されることができる。この場合にも、第１半導体チップ２３０と第１集積回路チップ２１０とは最短距離で連結されることができ、第２－１ビアはスタックビア構造を有することができる。第２半導体チップ２４０及び第２集積回路チップ２２０も同じ配置を有することができるが、必ずしもこれに限定されるものではない。
【0068】
一方、第１半導体チップ２３０及び第２半導体チップ２４０の配置以外の構成のうち、一例に係るプリント回路基板、他の一例に係るプリント回路基板、及びさらに他の一例に係るプリント回路基板と同様の構成は、さらに他の一例に係るプリント回路基板にも適用することができるため、これに関する重複説明は省略する。
【0069】
【0070】
図１０ａ及び図１０ｂを参照すると、第１絶縁部１１０は、第１集積回路チップ２１０及び第２集積回路チップ２２０上に配置されることができ、キャビティＣを有する第２絶縁層１１３をさらに含むことができる。第２絶縁層１１３は絶縁材料を含むことができ、絶縁材料としては第１絶縁層１１１の絶縁材料群と同じ群から含むことができ、第１絶縁層１１１と同じ絶縁材料を含むことができるが、必ずしもこれに限定されるものではない。このとき、第２絶縁層１１３は第１絶縁層１１１と離隔するように配置することができ、第１絶縁部１１０に実現される第１配線部１２０は、連結部材３００を介して第１集積回路チップ２１０及び第２集積回路チップ２２０と連結されることができる。
【0071】
さらに他の一例に係るプリント回路基板は、第１集積回路チップ２１０と第２集積回路チップ２２０を連結する第１配線部１２０が別途の構造をもって取り付けられている形態である、いわゆるアドオン（ａｄｄ－ｏｎ）形態を有し得ることを意味する。第１集積回路チップ２１０と第２集積回路チップ２２０を連結する第１絶縁部１１０に対して、第１絶縁部１１０に実現された第１配線部１２０で発生した不良を克服することができる。このような構造が可能となることで、半導体チップの間を互いに連結する連結構造体で発生する配線の不良に対応することができる。
【0072】
このとき、第１集積回路チップ２１０と第１半導体チップ２３０は連結部材３００を介して直接連結されることができ、第２集積回路チップ２２０と第２半導体チップ２４０は連結部材３００を介して直接連結されることができる。半導体チップと集積回路チップが直接連結できることで、第２－１配線部１３０及び第２－２配線部１４０を省略することができ、半導体チップと集積回路チップ間の連結時に発生し得る不良率が減少できる。
【0073】
なお、図１０ａ及び図１０ｂでは、第１絶縁部１１０が第２絶縁層１１３上に配置されるものとして示しているが、必ずしもこれに限定されるものではなく、第１絶縁部１１０も第２絶縁層１１３のキャビティＣ内に配置されてもよい。この場合には、第１集積回路チップ２１０及び第２集積回路チップ２２０が第２絶縁層１１３上に配置されることができ、第１半導体チップ２３０及び第２半導体チップ２４０は、第２絶縁層１１３に形成されたキャビティ内に配置されることができる。この場合にも、第１絶縁部１１０及び第１配線部１２０は、第１半導体チップ２３０と第２半導体チップ２４０を連結する連結構造体として機能することができる。
【0074】
一方、第１絶縁部１１０の配置、半導体チップと集積回路チップとの連結以外の構成のうち、一例に係るプリント回路基板、他の一例に係るプリント回路基板、及びさらに他の一例に係るプリント回路基板と同様の構成は、さらに他の一例に係るプリント回路基板にも適用することができるため、これに関する重複説明は省略する。
【0075】
本発明において、断面形状とは、対象物を垂直に切断したときの断面形状、又は対象物をサイドビューで見たときの断面形状を意味することができる。また、平面形状とは、対象物を水平に切断したときの平面形状、又は対象物をトップビュー又はボトムビューで見たときの平面形状を意味することができる。
【0076】
本発明において、「上側、上部、上面」などは、便宜上、図面の断面を基準に電子部品が実装可能な面に向かう方向を意味するものとして使用し、「下側、下部、下面」などは、その反対方向として使用している。但し、これは説明の便宜上、方向を定義したものであり、特許請求の範囲の権利範囲がこのような方向に対する記載によって特に限定されるものではないことは勿論である。
【0077】
本発明において、「連結される」とは、直接連結されることだけでなく、接着剤層などを介して間接的に連結されることを含む概念である。また、「電気的に連結される」とは、物理的に連結された場合及び連結されていない場合の両方を含む概念である。さらに、「第１、第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであって、当該構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に、第２構成要素は第１構成要素と命名されてもよい。
【0078】
本発明で使用された「一例」という表現は、互いに同じ実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が、他の一例に説明されていなくても、他の一例において、その事項と反対又は矛盾する説明がない限り、他の一例に関連する説明として理解することができる。
【0079】
本発明で使用された用語は、単に一例を説明するために使用されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は、文脈上明らかに異なる意味ではない限り、複数の表現を含む。
【符号の説明】
【0080】
１１０：第１絶縁部
１１１：第１絶縁層
１１２：コア
１１３：第２絶縁層
１２０：第１配線部
１２１：第１配線
１２２：第１ビア
１３０：第２－１配線部
１４０：第２－２配線部
１３１：第２－１配線
１３２：第２－１ビア
１４１：第２－２配線
１４２：第２－２ビア
１５０：第３配線部
１５１：第３配線
１５２：第３ビア
２１０：第１集積回路チップ
２２０：第２集積回路チップ
２１１、２２１：本体
２１２、２２２：パッド
２３０：第１半導体チップ
２４０：第２半導体チップ
２３１、２４１：本体
２３２、２４２：パッド
３００：連結部材
Ｃ：キャビティ
１０００：電子機器
１０１０：メインボード
１０２０：チップ関連部品
１０３０：ネットワーク関連部品
１０４０：その他の部品
１０５０：カメラモジュール
１０６０：アンテナモジュール
１０７０：ディスプレイ
１０８０：バッテリ
１０９０：信号ライン
１１００：スマートフォン
１１１０：スマートフォン内部のメインボード
１１２０：スマートフォン内部の電子部品
１１２１：スマートフォン内部のアンテナモジュール
１１３０：スマートフォン内部のカメラモジュール
１１４０：スマートフォン内部のスピーカ
１１１：第１絶縁層
１１２：コア
１１３：第２絶縁層
１２０：第１配線部
１２１：第１配線
１２２：第１ビア
１３０：第２－１配線部
１４０：第２－２配線部
１３１：第２－１配線
１３２：第２－１ビア
１４１：第２－２配線
１４２：第２－２ビア
１５０：第３配線部
１５１：第３配線
１５２：第３ビア
２１０：第１集積回路チップ
２２０：第２集積回路チップ
２１１、２２１：本体
２１２、２２２：パッド
２３０：第１半導体チップ
２４０：第２半導体チップ
２３１、２４１：本体
２３２、２４２：パッド
３００：連結部材
Ｃ：キャビティ
１０００：電子機器
１０１０：メインボード
１０２０：チップ関連部品
１０３０：ネットワーク関連部品
１０４０：その他の部品
１０５０：カメラモジュール
１０６０：アンテナモジュール
１０７０：ディスプレイ
１０８０：バッテリ
１０９０：信号ライン
１１００：スマートフォン
１１１０：スマートフォン内部のメインボード
１１２０：スマートフォン内部の電子部品
１１２１：スマートフォン内部のアンテナモジュール
１１３０：スマートフォン内部のカメラモジュール
１１４０：スマートフォン内部のスピーカ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10a】
【図10b】
