特開 2025-36277 半導体装置及び半導体装置を製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025036277

(43)【公開日】2025-03-14

(54)【発明の名称】半導体装置及び半導体装置を製造する方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250306BHJP

   H10D 30/01 20250101ALI20250306BHJP

【ＦＩ】

H01L29/78 652D

H01L29/78 652T

H01L29/78 652M

H01L29/78 658B

H01L29/78 652J

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2024146148

(22)【出願日】2024-08-28

(31)【優先権主張番号】112133190

(32)【優先日】2023-09-01

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】524115969

【氏名又は名称】漢磊科技股▲ふん▼有限公司

【氏名又は名称原語表記】ＥＰＩＳＩＬ ＴＥＣＨＮＯＬＯＧＩＥＳ ＩＮＣ．

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100126000

【弁理士】

【氏名又は名称】岩池 満

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】劉 原良

(72)【発明者】

【氏名】陳 彦彰

(72)【発明者】

【氏名】張 元洲

(72)【発明者】

【氏名】李 宜蓁

(57)【要約】      （修正有）

【課題】製造コストを低減できる半導体装置（パワーＭＯＳＦＥＴ）及びその製造方法を提供する。
【解決手段】半導体装置１００は、炭化ケイ素エピタキシ層１０１を有し、炭化ケイ素エピタキシ層には、ｐ型埋込層ＰＢと接合電界効果領域ＪＦがあり、接合電界効果領域は、ゲート極領ＣＴＧの中においてｐ型埋込層に接触する。半導体装置は更に、炭化ケイ素エピタキシ層の上にあるゲート極酸化物層１０２と、ゲート極酸化物層の上にあるポリシリコン層１０３と、ポリシリコン層の上にある層間誘電体層１０４と、ソース極領域において層間誘電体層とポリシリコン層とゲート極酸化物層を貫通し、炭化ケイ素エピタキシ層の中に形成される第一の凹み１０９と、ゲート極領域の中のポリシリコン層の中に形成され、底面がゲート極酸化物層の上面より高い第二の凹み１１１と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ｐ型埋込層と、
ゲート極領域において前記ｐ型埋込層に接触する接合電界効果領域と、を有する炭化ケイ素エピタキシ層と、
前記炭化ケイ素エピタキシ層の上にあるゲート極酸化物層と、
前記ゲート極酸化物層の上にあるポリシリコン層と、
前記ポリシリコン層の上にある層間誘電体層と、
ソース極領域において前記層間誘電体層と前記ポリシリコン層と前記ゲート極酸化物層を貫通し、前記炭化ケイ素エピタキシ層の中に形成される第一の凹みと、
ゲート極領域の中の前記ポリシリコン層の中に形成され、底面が前記ゲート極酸化物層の上面より高い第二の凹みと、を有する半導体装置。

【請求項2】

請求項１に記載される半導体装置において、前記炭化ケイ素エピタキシ層が更に、
前記ｐ型埋込層の上にあるｐ型ウェル領域と、
前記ｐ型ウェル領域の表面の上にある重度ドープｎ型領域と、
前記重度ドープｎ型領域の下且つ前記ｐ型ウェル領域内にある第一の重度ドープｐ型領域と、を有し、
前記第一の凹みの深さは前記重度ドープｎ型領域の深さより大きい半導体装置。

【請求項3】

請求項１に記載される半導体装置において、更に、
前記ゲート極酸化物層の上にあり、前記層間誘電体層と前記ポリシリコン層に接触する接点スペーサーと、
前記接合電界効果領域の上にある島状酸化物層とを有し、前記島状酸化物層の厚さは前記ゲート極酸化物層の厚さより大きい半導体装置。

【請求項4】

請求項２に記載される半導体装置において、更に、
前記第一の凹みの中にあり、シリサイドを介して前記第一の重度ドープｐ型領域と前記重度ドープｎ型領域に接触する第一の金属層を有する半導体装置。

【請求項5】

請求項４に記載される半導体装置において、前記第一の金属層は更に前記層間誘電体層と接点スペーサーの上に設けられ、且つ前記層間誘電体層と前記接点スペーサーに接触する半導体装置。

【請求項6】

請求項４に記載される半導体装置において、前記層間誘電体層は前記第二の凹みの中に設けられ、且つ第二の凹みの中において、第一の金属層は前記ポリシリコン層に接触しない半導体装置。

【請求項7】

請求項１に記載される半導体装置において、更に、
前記炭化ケイ素エピタキシ層の下方にある炭化ケイ素基板と、
前記炭化ケイ素基板の下方にある第二の金属層と、を有する半導体装置。

【請求項8】

半導体装置を製造する方法であって、
炭化ケイ素エピタキシ層に上に、第一の酸化物膜と第一のポリシリコン膜と第二の酸化物膜をこの順に堆積し、
ｐ型埋込層のパターンが定義された後に、前記第二の酸化物膜と前記第一のポリシリコン膜とをエッチングし、前記第一の酸化物膜にてエッチングを停止して、前記炭化ケイ素エピタキシ層の中にｐ型埋層を注入し、
第二のポリシリコン膜を堆積し、前記第二のポリシリコン膜をエッチバックし、前記ｐ型埋込層の上方にｐ型ウェル領域を注入して、
第三の酸化物膜と第三のポリシリコン膜とをこの順に堆積し、前記第三のポリシリコン膜をエッチバックし、前記ｐ型ウェル領域の表面に重度ドープｎ型領域を注入して、
第四の酸化物膜と第四のポリシリコン膜とをこの順に堆積し、前記第四のポリシリコン膜をエッチバックし、前記重度ドープｎ型領域の下方且つ前記ｐ型ウェル領域の中に第一の重度ドープｐ型領域を注入して、
前記第一の酸化物膜と、前記第一のポリシリコン膜と、前記第二の酸化物膜と、前記第二のポリシリコン膜と、前記第三の酸化物膜と、前記第三のポリシリコン膜と、前記第四の酸化物膜と、前記第四のポリシリコン膜と、を除去する半導体装置を製造する方法。

【請求項9】

請求項８に記載される半導体装置を製造する方法において、更に、
接合電界効果領域を形成し、
ユニットセル領域の外に第二の重度ドープｐ型領域を形成し、
前記第二の重度ドープｐ型領域の一部の上に電界酸化物層を形成し、
前記接合電界効果領域の上に島状酸化物層を形成し、
ゲート極酸化物層とポリシリコン層とを堆積し、
ゲート極領域の中に前記ポリシリコン層をエッチングすることにより前記島状酸化物層を露出させ、
層間誘電体層を堆積する半導体装置を製造する方法。

【請求項10】

請求項９に記載される半導体装置を製造する方法において、更に、
前記層間誘電体層と前記ポリシリコン層をエッチングし、且つ前記ゲート極酸化物層にてエッチングを停止させ、
前記層間誘電体層と前記ゲート極酸化物層の上に接点スペーサーを堆積し、
前記接点スペーサーと前記ゲート極酸化物層をエッチバックすることにより、前記層間誘電体層と前記重度ドープｎ型領域を露出させ、
全面エッチングプロセスによりソース極領域の中に第一の凹みを形成し、第二の重度ドープｐ型領域を露出させ、そして前記第一の凹みの深さは重度ドープｎ型領域の深さより大きい半導体装置を製造する方法。

【請求項11】

請求項１０に記載される半導体装置を製造する方法において、更に、
前記ゲート極領域と前記ソース極領域の中に第一の金属層を堆積する半導体装置を製造する方法。

【請求項12】

請求項１０に記載される半導体装置を製造する方法において、全面エッチングプロセスの期間には、前記電界酸化物層と前記層間誘電体層と前記接点スペーサーに対して、前記炭化ケイ素エピタキシ層には高いエッチング選択性を有する半導体装置を製造する方法。

【請求項13】

請求項８に記載される半導体装置を製造する方法において、更に、
前記炭化ケイ素エピタキシ層の下方の炭化ケイ素基板の下方に第二の金属層を形成する半導体装置を製造する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、特にパワーＭＯＳＦＥＴ（モス電界効果トランジスタ）に関するものである。

【背景技術】

【0002】

従来のパワーＭＯＳＦＥＴでは、ｐ型埋込層を形成するにはフォトマスクを形成する必要があるため、コストの増加に繋がる。なお、従来のパワーＭＯＳＦＥＴでは寄生容量Ｃｇｄが大きいため、トランジスタのスイッチング速度が理想ではない。これらの課題を克服するために、新しい半導体装置及び半導体装置を製造する方法が求められている。

【発明の概要】

【0003】

上記のことに鑑みて、本発明の半導体装置は、炭化ケイ素エピタキシ層を有し、前記炭化ケイ素エピタキシ層には、ｐ型埋込層と接合電界効果領域があり、前記接合電界効果領域はゲート極領域の中において前記ｐ型埋込層に接触する。前記半導体装置は更に、前記炭化ケイ素エピタキシ層の上にあるゲート極酸化物層と、前記ゲート極酸化物層の上にあるポリシリコン層と、前記ポリシリコン層の上にある層間誘電体層と、ソース極領域において前記層間誘電体層と前記ポリシリコン層と前記ゲート極酸化物層を貫通し、前記炭化ケイ素エピタキシ層の中に形成される第一の凹みと、ゲート極領域の中の前記ポリシリコン層の中に形成され、底面が前記ゲート極酸化物層の上面より高い第二の凹みと、を有する。

【0004】

本発明の半導体装置を製造する方法は、炭化ケイ素エピタキシ層に上に、第一の酸化物膜と第一のポリシリコン膜と第二の酸化物膜をこの順に堆積し、ｐ型埋込層のパターンが定義された後に、前記第二の酸化物膜と前記第一のポリシリコン膜とをエッチングし、前記第一の酸化物膜にてエッチングを停止して、前記炭化ケイ素エピタキシ層の中にｐ型埋層を注入し、第二のポリシリコン膜を堆積し、前記第二のポリシリコン膜をエッチバックし、前記ｐ型埋込層の上方にｐ型ウェル領域を注入して、第三の酸化物膜と第三のポリシリコン膜とをこの順に堆積し、前記第三のポリシリコン膜をエッチバックし、前記ｐ型ウェル領域の表面に重度ドープｎ型領域を注入して、第四の酸化物膜と第四のポリシリコン膜とをこの順に堆積し、前記第四のポリシリコン膜をエッチバックし、前記重度ドープｎ型領域の下方且つ前記ｐ型ウェル領域の中に第一の重度ドープｐ型領域を注入して、前記第一の酸化物膜と、前記第一のポリシリコン膜と、前記第二の酸化物膜と、前記第二のポリシリコン膜と、前記第三の酸化物膜と、前記第三のポリシリコン膜と、前記第四の酸化物膜と、前記第四のポリシリコン膜と、を除去する。

【0005】

上記のように、前記半導体装置では、ゲート極領域における第二の凹みの底面が前記ゲート極酸化物層の上面より高いので、ゲート極とドレイン極の間の誘電体層が厚くなる。また、ゲート極とドレイン極が重なる部分がないので、ゲート極とドレイン極の間の寄生容量Ｃｇｄが小さくなり、スイッチング速度を改善できる。なお、前記半導体装置を製造する際に、一つだけのフォトマスクが用いられ、複数のスペーサーにより自己アライメントを行い、外から内へｐ型埋込層と、ｐ型ウェル領域と、重度ドープｎ型領域と、ソース極領域における重度ドープｐ型領域ＰＰ１とが定義される上に、フォトマスクの数を増やさないので、コストも上がらない。

【図面の簡単な説明】

【0006】

【図1】本発明における半導体装置１００の横断面図である。

【図2】本発明における半導体装置を製造する方法２００のフローチャートである。

【図3】半導体装置１００のもう一つの横断面図である。

【図4】半導体装置１００のもう一つの横断面図である。

【図5】半導体装置１００のもう一つの横断面図である。

【図6】半導体装置１００のもう一つの横断面図である。

【図7】半導体装置１００のもう一つの横断面図である。

【図8】半導体装置１００のもう一つの横断面図である。

【図9】半導体装置１００のもう一つの横断面図である。

【図10】半導体装置１００のもう一つの横断面図である。

【図11】半導体装置１００のもう一つの横断面図である。

【図12】半導体装置１００のもう一つの横断面図である。

【図13】半導体装置１００のもう一つの横断面図である。

【図14】半導体装置１００のもう一つの横断面図である。

【図15】半導体装置１００のもう一つの横断面図である。

【図16】半導体装置１００のもう一つの横断面図である。

【図17】半導体装置１００のもう一つの横断面図である。

【図18】本発明における半導体装置を製造する方法２００のもう一つのフローチャートである。

【図19】本発明における半導体装置を製造する方法２００のもう一つのフローチャートである。

【発明を実施するための形態】

【0007】

図１は本発明における半導体装置１００の横断面図である。図１に示すように、半導体装置１００はユニットセル領域ＵＣと、ユニットセル領域ＵＣの外のゲート極リード領域ＧＬと、保護リング領域と、を有する。半導体装置１００は、炭化ケイ素エピタキシ層１０１と、ゲート極酸化物層１０２と、ポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）層１０３と、層間誘電体層１０４と、接点スペーサー１０５と、島状酸化物層１０８と、ユニットセル領域ＵＣの外の電界酸化物層ＦＯＸと、パッシベーション層１１４と、ポリイミド層１１５と、を有する。また、炭化ケイ素エピタキシ層１０１はｐ型ウェル領域１０６と、重度ドープｎ型領域１０７と、シリサイドＳＣと、ｐ型埋込層ＰＢと、接合電界効果領域ＪＦと、重度ドープｐ型領域ＰＰ１と、ユニットセル領域ＵＣの外の重度ドープｐ型領域ＰＰ２と、を有する。

【0008】

詳しく言うと、炭化ケイ素エピタキシ層１０１において、ｐ型ウェル領域１０６はｐ型埋込層ＰＢの上方にあり、重度ドープｐ型領域ＰＰ１は重度ドープｎ型領域１０７の下方にあって且つｐ型ウェル領域１０６内にあり、重度ドープｎ型領域１０７はｐ型ウェル領域１０６の表面にあって且つ一部が重度ドープｐ型領域ＰＰ１に重ねて、重度ドープｐ型領域ＰＰ１の深さは重度ドープｎ型領域１０７の深さより大きい。接合電界効果領域ＪＦはゲート極領域においてｐ型埋込層に接触する。ゲート極酸化物層１０２は炭化ケイ素エピタキシ層１０１の上にあり、ゲート極酸化物層１０２は重度ドープｎ型領域１０７の一部とｐ型ウェル領域１０６の一部と、に重ねる。ポリシリコン層１０３はゲート極酸化物層１０２の上にあり、ポリシリコン層１０３はトランジスタのゲート極として形成される。層間誘電体層１０４はポリシリコン層１０３の上にあり、接点スペーサー１０５はゲート極酸化物層１０２の上にあってポリシリコン層１０３と層間誘電体層１０４とに接触する。島状酸化物層１０８は接合電界効果領域ＪＦの上にあり、島状酸化物層１０８の厚さはゲート極酸化物層１０２の厚さより大きい。

【0009】

半導体装置１００は更に第一の凹み１０９と第一の凹み１１１とを有する。第一の凹み１０９はソース極領域ＣＴＳにおいて層間誘電体層１０２とポリシリコン層１０３とゲート極酸化物層１０４を貫通し、炭化ケイ素エピタキシ層１０１の中に形成される。第二の凹み１１１はゲート極領域ＣＴＧの中のポリシリコン層１０３の中に形成され、第二の凹み１１１の底面は島状酸化物層１０８の上面であり、第二の凹み１１１の底面がゲート極酸化物層１０２の上面より高い。ゲート極領域ＣＴＧの中の島状酸化物層１０８によって、ゲート極とドレイン極の間の誘電体層を厚くさせる。また、ゲート極とドレイン極が重なる部分がないので、寄生容量Ｃｇｄが小さくなり、スイッチング速度を改善できる。一方、島状酸化物層１０８はポリシリコン層１０３がゲート極領域ＣＴＧにおける先端電界を低減できる。金属層１１０はソース極接点とゲート極接点の形成に用いられる。金属層１１０は第一の凹み１０９の中にあり、シリサイド（ｓｉｌｉｃｉｄｅ）ＳＣを介して第一の重度ドープｐ型領域ＰＰ１と重度ドープｎ型領域１０７に接触する。また、金属層１１０はゲート極領域ＣＴＧにおいてポリシリコン層１０３に接触する。金属層１１０は層間誘電体層１０４と接点スペーサー１０５の上に設けられ、且つ層間誘電体層１０４と接点スペーサー１０５とに接触する。ゲート極領域ＣＴＧにおいて、層間誘電体層１０４は第二の凹み１１１の中に設けられ、これにより第二の凹み１１１の中において、金属層１１０をポリシリコン層１０３に接触しない。重度ドープｐ型領域ＰＰ２はユニットセル領域ＵＣの外にあり、且つｐ型ウェル領域１０６に接触する。

【0010】

なお、炭化ケイ素エピタキシ層１０１の裏面において、半導体装置１００は炭化ケイ素エピタキシ層１０１の下方にある炭化ケイ素基板（図示しない）と炭化ケイ素基板の下方にある金属層（図示しない）とを有する。炭化ケイ素基板の下方にある金属層はドレイン極接点の形成に用いられ、金属層１１０と炭化ケイ素基板の下方にある金属層の組成にはＮｉ、Ｔｉ、ＴｉＮ、ＡｌＣｕ等が含まれるが、これらに限らない。電界酸化物層ＦＯＸはユニットセル領域ＵＣの外にある重度ドープｐ型領域ＰＰ２の上に設けられる。いくつの実施形態においては、金属層１１０と電界酸化物層ＦＯＸの上にさらにパッシベーション層１１４を設けることができ、パッシベーション層１１４の上にさらにポリイミド層１１５を設けることができる。

【0011】

図２は本発明における半導体装置を製造する方法２００のフローチャートであり、図３乃至図８は半導体装置１００の横断面図であって、方法２００のステップＳ１乃至Ｓ６の説明に用いられる。まず、ステップＳ１において、図３の示すように、炭化ケイ素エピタキシ層１０１に上に、酸化物膜ＯＦ１とポリシリコン膜ＰＦ１と酸化物膜ＯＦ２をこの順に堆積する。ステップＳ２において、図４の示すように、ｐ型埋込層のパターンが定義された後に、酸化物膜ＯＦ２とポリシリコン膜ＰＦ１とをエッチングし、酸化物膜ＯＦ１にてエッチングを停止して、炭化ケイ素エピタキシ層１０１の中にｐ型埋層ＰＢを注入する。ステップＳ３において、図５の示すように、ポリシリコン膜ＰＦ２を堆積し、ポリシリコン膜ＰＦ２をエッチバックし（酸化物膜ＯＦ１をエッチング停止層にする）、ｐ型埋込層ＰＢの上方にｐ型ウェル領域１０６を注入する。ステップＳ４において、図７の示すように、酸化物膜ＯＦ３とポリシリコン膜ＰＦ３とをこの順に堆積し（図６の示すように）、ポリシリコン膜ＰＦ３をエッチバックし（酸化物膜ＯＦ３をエッチング停止層にする）、ｐ型ウェル領域１０６の表面に重度ドープｎ型領域１０７を注入する。ステップＳ５において、図８の示すように、酸化物膜ＯＦ４とポリシリコン膜ＰＦ４とをこの順に堆積し、ポリシリコン膜ＰＦ４をエッチバックし（酸化物膜ＯＦ４をエッチング停止層にする）、重度ドープｎ型領域１０７の下方且つｐ型ウェル領域１０６の中に重度ドープｐ型領域ＰＰ１を注入する。ステップＳ６において、酸化物膜ＯＦ１と、ポリシリコン膜ＰＦ１と、酸化物膜ＯＦ２と、ポリシリコン膜ＰＦ２と、酸化物膜ＯＦ３と、ポリシリコン膜ＰＦ３と、酸化物膜ＯＦ４と、ポリシリコン膜ＰＦ４と、を除去する。

【0012】

なお、方法２００は図１８と図１９の示すように、さらにステップＳ７ないしＳ１９を有する。図９を参考すれば、ステップＳ７において、接合電界効果領域ＪＦを形成する。ステップＳ８において、ユニットセル領域ＵＣの外に重度ドープｐ型領域ＰＰ２を形成する。図１０の示すように、ステップＳ９において、重度ドープｐ型領域ＰＰ２の一部の上に電界酸化物層ＦＯＸを形成する。図１１の示すように、ステップＳ１０において、接合電界効果領域ＪＦの上に島状酸化物層１０８を形成する。図１２の示すように、ステップＳ１１において、ゲート極酸化物層１０２とポリシリコン層１０３とを堆積する。ステップＳ１２において、ゲート極領域ＣＴＧの中にポリシリコン層１０３をエッチングすることにより第二の凹み１１１を形成し、島状酸化物層１０８を露出させる。図１３の示すように、ステップＳ１３において、層間誘電体層１０４を堆積する。図１４の示すように、ステップＳ１４において、ソース極領域ＣＴＳにおいて層間誘電体層１０４とポリシリコン層１０３をエッチングし、且つゲート極酸化物層１０２にてエッチングを停止させる。

【0013】

図１５の示すように、ステップＳ１５において、層間誘電体層１０４とゲート極酸化物層１０２の上に接点スペーサー１０５を堆積する。図１６の示すように、ステップＳ１６において、接点スペーサー１０５とゲート極酸化物層１０２をエッチバックすることにより、層間誘電体層１０４と重度ドープｎ型領域１０７を露出させる。図１７の示すように、ステップＳ１７において、全面エッチングプロセスによりソース極領域ＣＴＳの中に第一の凹み１０９を形成し、重度ドープｐ型領域ＰＰ１を露出させる。そして第一の凹み１０９の深さは重度ドープｎ型領域１０７の深さより大きい。前記全面エッチングプロセスの期間には、電界酸化物層ＦＯＸと層間誘電体層１０４と接点スペーサー１０５に対して、炭化ケイ素エピタキシ層１０１には高いエッチング選択性を有する。方法２００はさらにステップＳ１８を有し、図１の示すように、ゲート極領域ＣＴＧとソース極領域ＣＴＳにおいて金属層１１０を堆積するが、金属層１１０を堆積する前に、重度ドープｐ型領域ＰＰ１と重度ドープｎ型領域１０７の上にシリサイドＳＣを形成できる。方法２００はさらにステップＳ１９を有し、炭化ケイ素エピタキシ層１０１の下方の炭化ケイ素基板の下方にもう一つの金属層を形成する。

【0014】

方法２００において、一つのフォトマスクが用いられ、複数のスペーサー（例えばポリシリコン膜ＰＦ１ないしＰＦ４）により自己アライメントを行い、外から内へｐ型埋込層ＰＢと、ｐ型ウェル領域１０６と、重度ドープｎ型領域１０７と、重度ドープｐ型領域ＰＰ１とが定義される。図１の領域ＭＳの示すように、領域ＭＳは複数のスペーサーを製造するための領域であり、重度ドープｐ型領域ＰＰ１の条件は自由に選択できるので、保護リング領域ＧＲにおける重度ドープｐ型領域ＰＰ２の条件を考慮する必要がない。重度ドープｐ型領域ＰＰ１を注入する際に、本発明の方法によれば、低エネルギーに対応する濃度を省略でき、且つ重度ドープｎ型領域１０７の濃度に影響しない。低エネルギーに対応する濃度を省略して重度ドープｐ型領域ＰＰ１を注入することにより、重度ドープｎ型領域１０７の濃度が高くなり、シリサイドＳＣと重度ドープｎ型領域１０７の接触面積を増やして、接触抵抗を低減させる。

【0015】

以上のとおり、当業者が本明細書をよりよく理解できるように、いくつかの実施形態の特徴を概説してきた。当業者であれば理解できるが、本発明が掲示した内容に基づき、他のプロセスおよび構造を設計または変更することにより、上記の実施例と同じ目的および／または上記の実施例と同じ利点を達成できる。また、当業者であれば理解できるが、本発明の精神および範囲から逸脱しない同等の構造であれば、本発明の精神および範囲から逸脱することなく、さまざまな変更、置換、および改変を加えることができる。

【符号の説明】

【0016】

１００： 半導体装置
２００： 方法
１０１： 炭化ケイ素エピタキシ層
１０２： ゲート極酸化物層
１０３： ポリシリコン層
１０４： 層間誘電体層
１０５： 接点スペーサー
１０６： ｐ型ウェル領域
１０７： 重度ドープｎ型領域
１０８： 島状酸化物層
１０９： 第一の凹み
１１０： 金属層
１１１： 第二の凹み
１１４： パッシベーション層
１１５： ポリイミド層
ＦＯＸ： 電界酸化物層
ＳＣ： シリサイド
ＰＢ： ｐ型埋込層
ＪＦ： 接合電界効果領域
ＣＴＳ： ソース極領域
ＣＴＧ： ゲート極領域
ＰＰ１： 重度ドープｐ型領域
ＰＰ２： 重度ドープｐ型領域
ＵＣ： ユニットセル領域
ＧＬ： ゲート極リード領域
ＧＲ： 保護リング領域
ＭＳ： 領域
ＯＦ１： 酸化物膜
ＯＦ２： 酸化物膜
ＯＦ３： 酸化物膜
ＯＦ４： 酸化物膜
ＰＦ１： ポリシリコン膜
ＰＦ２： ポリシリコン膜
ＰＦ３： ポリシリコン膜
ＰＦ４： ポリシリコン膜
Ｓ１： ステップ
Ｓ２： ステップ
Ｓ３： ステップ
Ｓ４： ステップ
Ｓ５： ステップ
Ｓ６： ステップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】