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特開2025-37325ロウハンマーリフレッシュアドレス計算方法及び、計算回路並びに、それを搭載する半導体記憶装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025037325
(43)【公開日】2025-03-18
(54)【発明の名称】ロウハンマーリフレッシュアドレス計算方法及び、計算回路並びに、それを搭載する半導体記憶装置
(51)【国際特許分類】
G11C 11/406 20060101AFI20250311BHJP
【ＦＩ】
G11C11/406
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023144183
(22)【出願日】2023-09-06
(11)【特許番号】
(45)【特許公報発行日】2025-02-19
(71)【出願人】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】伊藤 豊
【テーマコード（参考）】
5M024
【Ｆターム（参考）】
5M024AA21
5M024BB22
5M024BB39
5M024EE29
5M024PP01
5M024PP02
5M024PP07
(57)【要約】
【課題】ロウハンマーリフレッシュアドレス（ＲＨＡ）の計算を小さな回路規模で高速に行うことができるＲＨＡの計算方法及び、計算回路、並びに、これを備えた半導体記憶装置を提供する。
【解決手段】ＲＨＡ計算回路の制御部は、シードアドレスが更新されたことを契機として、更新されたシードアドレスに基づく両側の隣接ＲＨＡのうち、演算量が少ない演算（最下位ビットのみを反転）で得られるアドレスを隣接ＲＨＡとして優先的に計算し、あるいは、更新されたシードアドレスに基づく両側の隣々接ＲＨＡのうち、演算量が少ない演算（第２最下位ビットのみ反転）で得られるアドレスを隣々接ＲＨＡとして優先的に計算するよう、計算部の順序制御を行う。一方、ＲＨＡ計算回路の計算部には、ワード線の物理的配置及びそれに割り当てられる行アドレスが最終的に所定の論理に修練される可能性を見出し、それに基づき計算量最小となる隣接ＲＨＡ及び隣々接ＲＨＡの演算論理を見出し、計算の順序制御にも最適化された演算回路が実装される。
【選択図】図３
【解決手段】ＲＨＡ計算回路の制御部は、シードアドレスが更新されたことを契機として、更新されたシードアドレスに基づく両側の隣接ＲＨＡのうち、演算量が少ない演算（最下位ビットのみを反転）で得られるアドレスを隣接ＲＨＡとして優先的に計算し、あるいは、更新されたシードアドレスに基づく両側の隣々接ＲＨＡのうち、演算量が少ない演算（第２最下位ビットのみ反転）で得られるアドレスを隣々接ＲＨＡとして優先的に計算するよう、計算部の順序制御を行う。一方、ＲＨＡ計算回路の計算部には、ワード線の物理的配置及びそれに割り当てられる行アドレスが最終的に所定の論理に修練される可能性を見出し、それに基づき計算量最小となる隣接ＲＨＡ及び隣々接ＲＨＡの演算論理を見出し、計算の順序制御にも最適化された演算回路が実装される。
【選択図】図３
【特許請求の範囲】
【請求項1】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算回路であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
【請求項2】
前記制御部は、現在の単位期間がＡ種のシードアドレスに基づいて前記上位側隣接ロウハンマーリフレッシュアドレス又は前記下位側隣接ロウハンマーリフレッシュアドレスを計算するＡ種の期間及びＢ種のシードアドレスに基づいて前記上位側隣々接ロウハンマーリフレッシュアドレス又は前記下位側隣々接ロウハンマーリフレッシュアドレスを計算するＢ種の期間の何れであるのかを識別するための第１の識別信号と、各単位期間において現在が該単位期間の開始から開始する優先ロウハンマーリフレッシュアドレスを生成するための優先期間及び該単位期間の途中から開始する非優先ロウハンマーリフレッシュアドレスを生成する非優先期間の何れに属するのかを識別するための第２の識別信号を前記計算部に供給し、
前記計算部は、前記第１種及び第２種の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
前記計算部は、前記第１種及び第２種の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項3】
前記計算部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第２の演算により非優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項4】
前記計算部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第４の演算により非優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２又は３に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２又は３に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項5】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項6】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項7】
前記計算部は、前記Ｂ種の期間において前記優先期間が前記非優先期間に変更されたならば、変更前において出力している優先隣々接ロウハンマーリフレッシュアドレスを算出したときに用いられた前記Ｂ種のシードアドレスに基づいて非優先隣々接ロウハンマーリフレッシュアドレスを前記第４の演算により計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項8】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項9】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項10】
前記Ａ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した行アドレスをランダムなタイミングで発生した第１のサンプリング信号によりサンプリングすることにより取得したものであり、
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項11】
前記計算部は、
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項12】
前記計算部は、
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項13】
行列状に並ぶ複数のメモリセルを含む前記メモリアレイと、
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
【請求項14】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算方法であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、リフレッシュ動作を必要とするＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置において、データ保持のために、追加的にロウハンマーリフレッシュを実施する半導体記憶装置、並びに、ロウハンマーリフレッシュアドレス計算方法、計算回路に関する。
【背景技術】
【0002】
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルであるキャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。コンデンサに蓄えられた電荷は、一定時間が経過すると放電するため、ＤＲＡＭは、定期的に電荷をチャージするリフレッシュというデータ保持動作が必要になる（例えば、特許文献１、２）。
【0003】
また、頻繁にアクセスされた行アドレス（Row Address）は、ＲＨＡと称され、そのＲＨＡに近接する行アドレスのメモリセルでは、そのアクセス動作に伴い発生するメモリアレイノイズや、少数キャリア、あるいは、稀に存在するデバイス欠陥により、セルリークが増大することが、以前から知られていた。加えて、半導体デバイスの微細化の進展に伴い、このセルリークは著しく増加し、２０ｎｍプロセス世代以降、従来のリフレッシュ動作だけでは、データ保持が困難になった（例えば、特許文献１、２）。
【0004】
このため、頻繁にアクセスされた行アドレスを、シードアドレス（Seed Address）として捕獲し、シードアドレスに隣接する両側２つの行アドレスのみならず、シードアドレスの両側２つ隣、つまり、隣々接する２つの行アドレスに対しても、追加的にリフレッシュを行う場合がある（例えば、特許文献３）。
【0005】
この追加的に行われるリフレッシュは、ロウハンマーリフレッシュ（ＲＨＲ：Row-Hammer Refresh)と称され、ワード線ロウハンマーリフレッシュの対象に割当てられるロウアドレスは、ＲＨＡ（ロウハンマーリフレッシュアドレス）と称される。
【0006】
リフレッシュアドレスに割当てられたワード線（ＷＬ：Word Line）に接続されているメモリセル群がデータ保持動作の対象になる。すなわち、ロウハンマーリフレッシュアドレス（ＲＨＡ）に割当てられたワード線に接続されているメモリセル群が追加的データ保持の対象となる。
【0007】
一方、ロウハンマーリフレッシュを実施する前に捕獲した１つのシードアドレスに基づいて、その両側の隣接、隣々接と、４つのロウハンマーリフレッシュアドレス（ＲＨＡ）の計算を完了する必要があり、従来、その計算は複雑になり、計算時間が長く、回路規模も大きくなっていた。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】国際公開第２０１９／０２６１９７号
【特許文献2】米国特許出願公開第２０１７／０２８７５４７号明細書
【特許文献3】米国特許出願公開第２０１９／０３８５６６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は上記課題に鑑みてなされたものであり、ロウハンマーリフレッシュアドレス（ＲＨＡ）の計算を小さな回路規模で高速に行うことができるロウハンマーリフレッシュアドレス（ＲＨＡ）の計算方法及び、計算回路、並びに、これを備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明は、
ＲＨＡを計算するためのＲＨＡ計算回路であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいて、何等かの手段（例えば、ランダムサンプリング等）で捕獲したシードアドレスに基づいて、その上位側に隣接するＲＨＡ及び、その下位側に隣接するＲＨＡを、第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスに基づいて、その上位側に隣々接するＲＨＡ及び、その下位側に隣々接するＲＨＡを、第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、その更新されたシードアドレスに対応する上位側隣接ＲＨＡ及び、下位側隣接ＲＨＡのうち、前記第１の演算で得られるアドレスを優先隣接ＲＨＡとして、前記第１の演算により優先的に計算し、また、その更新されたシードアドレスに対応する上位側隣々接ＲＨＡ及び、下位側隣々接ＲＨＡのうち、前記第３の演算で得られるアドレスを優先隣々接ＲＨＡとして、前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ＲＨＡ計算回路を提供する（発明１）。
ＲＨＡを計算するためのＲＨＡ計算回路であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいて、何等かの手段（例えば、ランダムサンプリング等）で捕獲したシードアドレスに基づいて、その上位側に隣接するＲＨＡ及び、その下位側に隣接するＲＨＡを、第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスに基づいて、その上位側に隣々接するＲＨＡ及び、その下位側に隣々接するＲＨＡを、第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、その更新されたシードアドレスに対応する上位側隣接ＲＨＡ及び、下位側隣接ＲＨＡのうち、前記第１の演算で得られるアドレスを優先隣接ＲＨＡとして、前記第１の演算により優先的に計算し、また、その更新されたシードアドレスに対応する上位側隣々接ＲＨＡ及び、下位側隣々接ＲＨＡのうち、前記第３の演算で得られるアドレスを優先隣々接ＲＨＡとして、前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ＲＨＡ計算回路を提供する（発明１）。
【0011】
上記発明（発明１）においては、
前記制御部は、現在の単位期間がＡ種のシードアドレスに基づいて前記上位側隣接ＲＨＡ又は前記下位側隣接ＲＨＡを計算するＡ種の期間及びＢ種のシードアドレスに基づいて前記上位側隣々接ＲＨＡ又は前記下位側隣々接ＲＨＡを計算するＢ種の期間の何れであるのかを識別するための第１の識別信号と、各単位期間において現在が該単位期間の開始から開始する優先ＲＨＡを生成するための優先期間及び該単位期間の途中から開始する非優先ＲＨＡを生成する非優先期間の何れに属するのかを識別するための第２の識別信号を前記計算部に供給し、
前記計算部は、前記第１種及び第２種の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ＲＨＡを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ＲＨＡを計算してもよい（発明２）。
前記制御部は、現在の単位期間がＡ種のシードアドレスに基づいて前記上位側隣接ＲＨＡ又は前記下位側隣接ＲＨＡを計算するＡ種の期間及びＢ種のシードアドレスに基づいて前記上位側隣々接ＲＨＡ又は前記下位側隣々接ＲＨＡを計算するＢ種の期間の何れであるのかを識別するための第１の識別信号と、各単位期間において現在が該単位期間の開始から開始する優先ＲＨＡを生成するための優先期間及び該単位期間の途中から開始する非優先ＲＨＡを生成する非優先期間の何れに属するのかを識別するための第２の識別信号を前記計算部に供給し、
前記計算部は、前記第１種及び第２種の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ＲＨＡを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ＲＨＡを計算してもよい（発明２）。
【0012】
上記発明（発明２）においては、前記計算部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第２の演算により非優先隣接ＲＨＡを計算してもよい（発明３）。
【0013】
上記発明（発明２又は３）においては、前記計算部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第４の演算により非優先隣々接ＲＨＡを計算してもよい（発明４）。
【0014】
上記発明（発明２）においては、前記制御部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、前記計算部は、追加の前記Ａ種の期間且つ前記優先期間である期間において、現在の前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ＲＨＡを計算してもよい（発明５）。
【0015】
上記発明（発明２）においては、前記制御部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、前記計算部は、更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ＲＨＡを計算してもよい（発明６）。
【0016】
上記発明（発明２）においては、前記計算部は、前記Ｂ種の期間において前記優先期間が前記非優先期間に変更されたならば、変更前において出力している優先隣々接ＲＨＡを算出したときに用いられた前記Ｂ種のシードアドレスに基づいて非優先隣々接ＲＨＡを前記第４の演算により計算してもよい（発明７）。
【0017】
上記発明（発明２）においては、前記制御部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、前記計算部は、連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ＲＨＡを計算してもよい（発明８）。
【0018】
上記発明（発明２）においては、前記制御部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、前記計算部は、更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ＲＨＡを計算してもよい（発明９）。
【0019】
上記発明（発明２）においては、前記Ａ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した行アドレスをランダムなタイミングで発生した第１のサンプリング信号によりサンプリングすることにより取得したものであり、前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものであってもよい（発明１０）。
【0020】
上記発明（発明１）においては、前記計算部は、論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ＲＨＡの何れかを演算する物理的アドレスシフト部と、前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ＲＨＡを、論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ＲＨＡ、前記下位側隣接ＲＨＡ、前記上位側隣々接ＲＨＡ及び前記下位側隣々接ＲＨＡの何れかとして求める逆方向アドレス変換部とを、備えてもよい（発明１１）。
【0021】
上記発明（発明２）においては、前記計算部は、前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ＲＨＡの下位４ビットを出力する第２の部分と、を備え、前記第１の部分が前記第２の部分に接続されたときには、自ＲＨＡ計算回路においては、前記計算部及び前記制御部の隣接ＲＨＡに係る部分及び隣々接ＲＨＡに係る部分の双方が構成され、前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ＲＨＡの下位４ビットを出力し、自ＲＨＡ計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ＲＨＡに係る部分が構成されるようにしてもよい（発明１２）。
【0022】
上記課題を解決するために、本発明は、
行列状に並ぶ複数のメモリセルを含むメモリアレイと、
上記発明（発明１～１２）のＲＨＡ計算回路とを、
備え、
前記ＲＨＡ計算回路により計算された前記ＲＨＡを行アドレスとして有するワード線に接続される複数のメモリセルがリフレッシュされる、
半導体記憶装置を提供する（発明１３）。
行列状に並ぶ複数のメモリセルを含むメモリアレイと、
上記発明（発明１～１２）のＲＨＡ計算回路とを、
備え、
前記ＲＨＡ計算回路により計算された前記ＲＨＡを行アドレスとして有するワード線に接続される複数のメモリセルがリフレッシュされる、
半導体記憶装置を提供する（発明１３）。
【0023】
上記課題を解決するために、本発明は、
ＲＨＡの計算をするためのＲＨＡ計算方法であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ＲＨＡ及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ＲＨＡを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ＲＨＡ及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ＲＨＡを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ＲＨＡ及び前記下位側隣接ＲＨＡのうち、前記第１の演算で得られるアドレスを優先隣接ＲＨＡとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ＲＨＡ及び前記下位側隣々接ＲＨＡのうち、第３の演算で得られるアドレスを優先隣々接ＲＨＡとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ＲＨＡ計算方法を提供する（発明１４）。
ＲＨＡの計算をするためのＲＨＡ計算方法であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ＲＨＡ及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ＲＨＡを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ＲＨＡ及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ＲＨＡを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ＲＨＡ及び前記下位側隣接ＲＨＡのうち、前記第１の演算で得られるアドレスを優先隣接ＲＨＡとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ＲＨＡ及び前記下位側隣々接ＲＨＡのうち、第３の演算で得られるアドレスを優先隣々接ＲＨＡとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ＲＨＡ計算方法を提供する（発明１４）。
【発明の効果】
【0024】
本発明によれば、ロウハンマーリフレッシュアドレスの計算を小さな回路規模で高速に行うことができる。
【図面の簡単な説明】
【0025】
【図1】本発明の実施形態に係る半導体記憶装置を示すブロック図である。
【図5】本発明の実施形態に係る半導体記憶装置のメモリアレイのうち１６本の行ラインに対応する部分の配置パターンを示す図である。
【図6】シードアドレスとロウハンマーリフレッシュアドレスの対応関係を示す図である。
【図8】（ａ）は、本発明の実施形態におけるシードアドレスと隣接ハンマーリフレッシュアドレスとの対応関係を示す表であり、（ｂ）は、本発明の実施形態におけるシードアドレスと隣々接ハンマーリフレッシュアドレスとの対応関係を示す表であり、（ｃ）は、本発明の実施形態における物理的アドレスと論理的アドレスとの対応関係を示す表である。
【図9】優先隣接ロウハンマーリフレッシュアドレス、非優先隣接ロウハンマーリフレッシュアドレス、優先隣々接ロウハンマーリフレッシュアドレス及び非優先隣々接ロウハンマーリフレッシュアドレスを切り替えるために必要な信号及びデータとそれらの組合せを示す表である。
【図11】本発明の第２実施形態によるロウハンマーリフレッシュアドレス計算部において行われる論理演算を条件別に示す論理式である。
【図12】本発明の第２実施形態によるロウハンマーリフレッシュアドレス計算部の構成を示す回路図である。
【図13】本発明の第３実施形態によるロウハンマーリフレッシュアドレス計算部の構成を示す回路図である。
【図14】本発明の第４実施形態によるロウハンマーリフレッシュアドレス計算部の第１接続状態における構成を示す回路図である。
【図15】本発明の第４実施形態によるロウハンマーリフレッシュアドレス計算部の第２接続状態における構成を示す回路図である。
【発明を実施するための形態】
【0026】
以下、本発明の実施形態に係るロウハンマーリフレッシュアドレス計算回路及び半導体記憶装置並びにロウハンマーリフレッシュアドレス計算方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
【0027】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体記憶装置１００を示すブロック図である。なお、本実施形態において、半導体記憶装置１００がＤＲＡＭである場合を一例として説明するが、半導体記憶装置１００は、例えば、リフレッシュ動作を内部で制御するように構成されたｐＳＲＡＭ（pseudo-Static Random Access Memory）であってもよい。
図１は、本発明の第１実施形態に係る半導体記憶装置１００を示すブロック図である。なお、本実施形態において、半導体記憶装置１００がＤＲＡＭである場合を一例として説明するが、半導体記憶装置１００は、例えば、リフレッシュ動作を内部で制御するように構成されたｐＳＲＡＭ（pseudo-Static Random Access Memory）であってもよい。
【0028】
図１を参照すると、半導体記憶装置１００は、第１のメモリブロック１０１－１～第Ｎ（Ｎは、２以上の整数）のメモリブロック１０１－Ｎ、アドレス入力バッファ１０３、アドレスデコーダ１０５、列アドレスカウンタ＆ラッチ１０７、ブロックアドレスコントロールロジック１０９、コマンド入力バッファ１１１、コマンドデコーダ１１３、クロック入力バッファ１１５、内部クロック生成部１１７、モードレジスタ＆ヒューズＲＯＭ部１１９、グローバル入出力ゲート１２１、ＤＱ入出力バッファ１２３、温度センサ１２５及び内部電源生成部１２７を備える。
【0029】
外部から入力されたデータＤＱは、ＤＱ入出力バッファ１２３を介してグローバル入出力ゲート１２１に供給され、また、グローバル入出力ゲート１２１からＤＱ入出力バッファ１２３に供給されたデータは、外部にデータＤＱとして出力される。
【0030】
グローバル入出力ゲート１２１は、ＤＱ入出力バッファ１２３から入力されたデータを多重分離して、第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給する。また、グローバル入出力ゲート１２１は、第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎから供給されたデータを多重化して、ＤＱ入出力バッファ１２３に供給する。
【0031】
第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎの各々は、行列状に並んだ複数のメモリセルを備えている。各メモリセルは、行アドレス及び列アドレスにより指定される。ブロック選択信号ＢＳ＿ｉ（ｉ＝１～Ｎ）により自ブロックが指定されたメモリブロック１０１－ｉ（ｉ＝１～Ｎ）の行アドレス及び列アドレスにより指定されたメモリセルには、グローバル入出力ゲート１２１及びＤＱ入出力バッファ１２３を介して外部から入力されたデータが書込信号ＷＴに従って書き込まれる。また、ブロック選択信号ＢＳ＿ｉ（ｉ＝１～Ｎ）により自ブロックが指定されたメモリブロック１０１－ｉ（ｉ＝１～Ｎ）の行アドレス及び列アドレスにより指定されたメモリセルに書き込まれているデータは、グローバル入出力ゲート１２１及びＤＱ入出力バッファ１２３を介して読出信号ＲＤに従って読み出される。
【0032】
アドレス入力バッファ１０３を介して外部から入力されたアドレスは、アドレスデコーダ１０５、コマンドデコーダ１１３及びモードレジスタ＆ヒューズＲＯＭ部１１９に供給される。
【0033】
アドレスデコーダ１０５は、入力したアドレスをデコードして、デコード結果をブロックアドレスＢＡ、行アドレスＸＡＤＤ及び列アドレスＹＡＤＤとして出力する。
【0034】
列アドレスカウンタ＆ラッチ１０７は、主に列アドレスＹＡＤＤをラッチし、列アドレスＹＡＤＤ１として第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給する。
【0035】
ブロックアドレスコントロールロジック１０９は、ブロックアドレスＢＡをデコードして、デコード後のブロック選択信号ＢＳ＿１～ブロック選択信号ＢＳ＿Ｎをそれぞれ第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給する。
【0036】
コマンド入力バッファ１１１を介して外部から入力されたコマンドＣＯＭは、コマンドデコーダ１１３に供給される。
【0037】
コマンドデコーダ１１３は、コマンドをデコードして、デコード結果とアドレスに基づいて信号ＡＣＴ、ＰＲＥＣ、ＲＦＩＰ＿１～ＲＦＩＰ＿Ｎ、読出信号ＲＤ、書込信号ＷＴ及び信号ＭＲＳを計算する。信号ＡＣＴ、ＰＲＥＣ、ＲＦＩＰ＿１～ＲＦＩＰ＿Ｎ、読出信号ＲＤ及び書込信号ＷＴは、第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給される。
【0038】
外部から入力された相補的なクロックＣＫ、ＣＫＢは、クロック入力バッファ１１５によりクロックＩＣＬＫに変換され、コマンドデコーダ１１３、アドレスデコーダ１０５及び内部クロック生成部１１７に供給される。
【0039】
内部クロック生成部１１７は、コマンド入力バッファ１１１から供給された信号ＣＫＥ及びクロックＩＣＬＫに基づいて内部クロックＬＣＬＫを生成する。内部クロックＬＣＬＫは、ＤＱ入出力バッファ１２３に供給される。
【0040】
モードレジスタ＆ヒューズＲＯＭ部１１９は、信号ＭＲＳとアドレスに基づいて、信号ＴＭＲＨＲ、ＴＭＲＳを計算する。信号ＴＭＲＨＲ、ＴＭＲＳは、第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給される。
【0041】
温度センサ１２５は、半導体記憶装置１００の温度を計測し、計測結果を示す温度データＴＳを出力する。温度データＴＳは、第１のメモリブロック１０１－１～第Ｎのメモリブロック１０１－Ｎに供給され、リフレッシュレートの制御のために利用される。
【0042】
内部電源生成部１２７は、外部から入力された電源ＶＤＤ及び電源ＶＳＳに基づいて、半導体記憶装置１００の各部に供給される内部電源ＶＰＰ、ＶＢＢ、ＶＢＬＨ、ＶＯＤ及びＶＩＮＴ等を生成する。
【0043】
【0044】
第ｉのメモリブロック１０１－ｉは、リフレッシュコントロール部２０１、ロウハンマーリフレッシュアドレス計算部２０３、行アドレスマルチプレクサ２０５、行デコーダ＆バンク論理部２０７、論理反転ゲート２０９、論理積ゲート２１１、２１３、２１５、論理和ゲート２１７、列アドレスデコーダ２２１、Ｉ／Ｏゲート＆ＤＭロジック２２３、メモリアレイ２２５、ワード駆動部２２７及びセンスアンプ２２９を備える。なお、ロウハンマーリフレッシュアドレス計算部２０３が本発明の「ロウハンマーリフレッシュアドレス計算回路」に対応する。
【0045】
リフレッシュコントロール部２０１は、信号ＴＭＲＳ、ＴＭＲＨＲ、ＡＣＴ、ＰＲＥＣ、温度データＴＳ、クロックＲＦＩＰ＿ｉを入力し、これらに基づいて、通常リフレッシュアドレスＲＦＡ、信号ＣＢＲＳＬＯＴ、信号ＲＨＲＳＬＯＴを計算する。
【0046】
ロウハンマーリフレッシュアドレス計算部２０３は、基本的には行アドレスＸＡＤＤ２に基づいて、ロウハンマーリフレッシュアドレスＲＨＡを計算する。以下、「ロウハンマーリフレッシュアドレス」を「ＲＨＡ」と表す場合がある。行アドレスＸＡＤＤ２は、メモリアレイ２２５に対するアクセス（書込み、読出し又はリフレッシュ）のために行アドレスマルチプレクサ２０５が行デコーダ＆バンク論理部２０７に供給するものである。
【0047】
但し、行アドレスＸＡＤＤ２により指定された行にあるセルの代わりにＸ冗長領域にあるセルが用いられているならば、信号ＸＲＥＤＭａｔｃｈが活性化される。このときには、ＲＨＡ計算のための基準アドレスとして行アドレスＸＡＤＤ２の代わりにＸ冗長領域の行アドレスＸＲＥＤが用いられる。ここで、行アドレスＸＲＥＤは実際にアクセスしたメモリセルの行アドレスであり、ロウハンマーリフレッシュアドレス計算部２０３は、行デコーダ＆バンク論理部２０７から入力する。
【0048】
また、ロウハンマーリフレッシュアドレス計算部２０３は、ＲＨＡ計算の際には、信号ＡＣＴ、ＰＲＥＣ、ＲＨＲも利用する。
【0049】
行アドレスマルチプレクサ２０５は、信号ＣＢＲ、ＲＨＲに基づいて、行アドレスＸＡＤＤ２として、行アドレスＸＡＤＤ１、通常リフレッシュアドレスＲＦＡ及びロウハンマーリフレッシュアドレスＲＨＡの何れかを選択する。行アドレスＸＡＤＤ２は、行デコーダ＆バンク論理部２０７に供給される。
【0050】
信号ＣＢＲは、信号ＲＨＲＳＬＯＴの論理反転信号と、信号ＣＢＲＳＬＯＴとクロックＲＦＩＰ＿ｉの論理積演算結果の論理レベルを有し、これらの信号を論理反転ゲート２０９、論理積ゲート２１１に通すことにより得られる。
【0051】
信号ＲＨＲは、信号ＲＨＲＳＬＯＴとクロックＲＦＩＰ＿ｉの論理積演算結果の論理レベルを有し、信号ＲＨＲＳＬＯＴ及びクロックＲＦＩＰ＿ｉを論理積ゲート２１３に通すことにより計算される。
【0052】
信号ＲＦＥＸＥは、信号ＣＢＲＳＬＯＴ及び信号ＲＨＲＳＬＯＴの論理和演算結果とＲＦＩＰ＿ｉの論理積演算の結果の論理レベルを有し、信号ＣＢＲＳＬＯＴ、信号ＲＨＲＳＬＯＴ及びクロックＲＦＩＰ＿ｉを論理和ゲート２１７及び論理積ゲート２１５に通すことにより計算される。
【0053】
行デコーダ＆バンク論理部２０７は、ブロック選択信号ＢＳ＿ｉにより自メモリブロック１０１－ｉが選択されているときに、行アドレスＸＡＤＤ２をデコードして、メモリアレイ２２５の行毎に設けられているワード線ＷＬのうちワード駆動部２２７により駆動するべきワード線ＷＬを選択する。
【0054】
列アドレスデコーダ２２１は、ブロック選択信号ＢＳ＿ｉにより自メモリブロック１０１－ｉが選択されているときに、列アドレスＹＡＤＤ１をデコードし、メモリアレイ２２５の各ビット線ＢＬに対応して設けられているセンスアンプ２２９のうちセンスするべきビット線ＢＬに対応するセンスアンプ２２９を選択する。選択されたセンスアンプ２２９は、対応するビット線ＢＬを信号ＳＡＥｎに従ったタイミングでセンスする。
【0055】
Ｉ／Ｏゲート＆ＤＭロジック２２３は、メモリ入出力バスＭＩＯと列入出力バスＬＩＯの間に介在し、書込信号ＷＴと読出信号ＲＤに基づいて、データの入出力方向を制御する。
【0056】
【0057】
図３を参照すると、ロウハンマーリフレッシュアドレス計算部２０３は、乱数発生部２３１、論理積ゲート２３３、２３５、ラッチ２３７、２３９、２４１、マルチプレクサ２４３、２４５、制御部２４７及び計算部２４９を備える。
【0058】
乱数発生部２３１でランダムなタイミングで発生した信号ＥＮに対して論理積ゲート２３３により信号ＰＲＥＣとの論理積演算を適用することにより、図４に示すようにランダムなタイミングで第１のサンプリング信号Ｓａｍｐｌｅが計算される。また、乱数発生部２３１で信号ＥＮとは独立したランダムなタイミングで発生した信号ＥＮ２に対して論理積ゲート２３５により信号ＰＲＥＣとの論理積演算を適用することにより、図４に示すようにランダムなタイミングで第２のサンプリング信号Ｓａｍｐｌｅ２が計算される。
【0059】
マルチプレクサ２４３には、行アドレスマルチプレクサ２０５から行デコーダ＆バンク論理部２０７を介して行アドレスＸＡＤＤ２が供給される。また、マルチプレクサ２４３には、行デコーダ＆バンク論理部２０７から行アドレスＸＲＥＤ及び信号ＸＲＥＤＭａｔｃｈが供給される。
【0060】
マルチプレクサ２４３は、信号ＸＲＥＤＭａｔｃｈに従って、行アドレスＸＡＤＤ２及び行アドレスＸＲＥＤのうちの何れかを行アドレスＸＡＤＤＳとして選択する。
【0061】
ラッチ２３７は、アドレスＸＡＤＤＳを第１のサンプリング信号Ｓａｍｐｌｅによりランダムサンプリングした信号を、Ａ種のシードアドレスＳ１として出力する。
【0062】
ラッチ２３９は、アドレスＸＡＤＤＳを第２のサンプリング信号Ｓａｍｐｌｅ２によりランダムサンプリングした信号を、Ｂ種のシードアドレスＳ２として出力する。
【0063】
ここで、Ａ種のシードアドレスＳ１もＢ種のシードアドレスＳ２もアドレスＸＡＤＤＳをランダムサンプリングすることにより得ることができるという点において共通している。「Ａ種」と「Ｂ種」は特にシードアドレスの物理的性質を区別するために用いられている種別ではない。
【0064】
制御部２４７は、ＲＨＲ信号に基づいて、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄを計算する。ここで、距離切替信号ＰＭ２は、本発明の「第１の識別信号」の一例であり、優先非優先切替信号ＲＨＲ２ｎｄは、本発明の「第２の識別信号」の一例である。
【0065】
ここで、図４を参照すると、クロックＲＦＩＰのパルスは、周期的に継続する。信号ＲＨＲＳＬＯＴは、リフレッシュレートに相応する周期を持つ。各周期毎にクロックＲＦＩＰの２周期に相応する長さの期間だけ信号ＲＨＲＳＬＯＴの論理レベルがＨＩＧＨになる。信号ＲＨＲは、クロックＲＦＩＰと信号ＲＨＲＳＬＯＴの論理積演算により得られる。従って、信号ＲＨＲＳＬＯＴの各周期毎に信号ＲＨＲの２つの連続したパルスが発生する。
【0066】
信号ＲＨＲの２つの連続したパルスのうちの最初のパルスにより優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＬＯＷからＨＩＧＨに変化し、２つ目のパルスにより優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＨＩＧＨからＬＯＷに変化する。
【0067】
また、基本的には、信号ＲＨＲの２つの連続したパルスのうちの２つ目のパルスにより距離切替信号ＰＭ２の論理レベルが反転するが、反転しないこともある。これについては後述する。
【0068】
優先非優先切替信号ＲＨＲ２ｎｄの立ち下がりから次の立ち下がりまでが１つの単位期間である。この期間の開始と同時に優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷである期間が始まり、その後信号ＲＨＲのパルスが発生すると、優先非優先切替信号ＲＨＲ２ｎｄはＨＩＧＨになる。その後信号ＲＨＲのパルスが発生すると、単位期間が終了して優先非優先切替信号ＲＨＲ２ｎｄは再度ＬＯＷになる。
【0069】
距離切替信号ＰＭ２は、単位期間においては変化しない。距離切替信号ＰＭ２は、基本的には、単位期間ごとに反転するが、反転しないときもある。
【0070】
距離切替信号ＰＭ２は、論理レベルがＬＯＷであるときには、メモリアレイにおけるワード線の配置においてＡ種のシードアドレスが割当てられているワード線に対して両側に隣接する２つのワード線にそれぞれ割当てられている２つのアドレスを上位側隣接ＲＨＡ及び下位側隣接ＲＨＡとして計算することを指定する。また、距離切替信号ＰＭ２は、論理レベルがＨＩＧＨであるときには、メモリアレイにおけるワード線の配置においてＢ種のシードアドレスが割当てられているワード線に対して両側に隣々接する２つのワード線にそれぞれ割当てられている２つのアドレスを上位側隣々接ＲＨＡ及び上位側隣々接ＲＨＡとして計算することを指定する。ここで、「上位」及び「下位」は、メモリアレイにおけるワード線の配置の順列におけるものである。
【0071】
優先非優先切替信号ＲＨＲ２ｎｄは、論理レベルがＬＯＷであるときには、同一のシードアドレス（同一のＡ種のシードアドレス又は同一のＢ種のシードアドレス）に基づいて計算する２つのＲＨＡのうち時間的に先行するＲＨＡ（つまり、優先ＲＨＡ）を計算することを指定する。他方で、論理レベルがＨＩＧＨであるときには、時間的に後続するＲＨＡ（つまり、非優先ＲＨＡ）を計算することを指定する。
【0072】
従って、距離切替信号ＰＭ２がＬＯＷであり且つ優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであるときには、ＲＨＡとして優先隣接ＲＨＡが指定され、距離切替信号ＰＭ２がＬＯＷであり且つ優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであるときには、ＲＨＡとして非優先隣接ＲＨＡが指定され、距離切替信号ＰＭ２がＨＩＧＨであり且つ優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであるときには、ＲＨＡとして優先隣々接ＲＨＡが指定され、距離切替信号ＰＭ２がＨＩＧＨであり且つ優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであるときには、ＲＨＡとして非優先隣々接ＲＨＡが指定される。
【0073】
マルチプレクサ２４５は、距離切替信号ＰＭ２の論理レベルがＬＯＷであるときには、シードアドレスとしてＡ種のシードアドレスＳ１を選択し、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであるときには、シードアドレスとしてＢ種のシードアドレスＳ２を選択する。
【0074】
ラッチ２４１は、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷであるときには、マルチプレクサ２４５から供給されたシードアドレスをそのままシードアドレスＳｅｅｄとして出力し、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨであるときには、ＨＩＧＨになる直前のシードアドレスＳｅｅｄをそのまま継続して出力する。
【0075】
計算部２４９は、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの組合せに従って、シードアドレスＳｅｅｄに基づく４種類のＲＨＡを計算して出力する。
【0076】
また、ラッチ２３７によりランダムサンプリングされたＡ種のシードアドレスＳ１とラッチ２３９によりランダムサンプリングされたＢ種のシードアドレスＳ２がマルチプレクサ２４５により１つのシードアドレスＳｅｅｄとして合成される。ここで、実際には、距離切替信号ＰＭ２の論理レベルがＬＯＷであるときに、Ａ種のシードアドレスがシードアドレスＳｅｅｄとして選択され、他方で、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであるときに、Ｂ種のシードアドレスがシードアドレスＳｅｅｄとして選択される。
【0077】
従って、計算部２４９は、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷ、ＬＯＷであるときには、上位側隣接ＲＨＡ及び下位側隣接ＲＨＡから選択された優先隣接ＲＨＡを、Ａ種のシードアドレスＳｅｅｄに基づいて第１の演算により計算する。また、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷ、ＨＩＧＨであるときには、上位側隣接ＲＨＡ及び下位側隣接ＲＨＡから選択された非優先隣接ＲＨＡを、Ａ種のシードアドレスＳｅｅｄに基づいて第２の演算により計算する。
【0078】
更に、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨ、ＬＯＷであるときには、上位側隣々接ＲＨＡ及び下位側隣々接ＲＨＡから選択された優先隣々接ＲＨＡを、Ｂ種のシードアドレスＳｅｅｄに基づいて第３の演算により計算する。また、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨ、ＨＩＧＨであるときには、上位側隣々接ＲＨＡ及び下位側隣々接ＲＨＡから選択された非優先隣々接ＲＨＡを、Ｂ種のシードアドレスＳｅｅｄに基づいて第４の演算により計算する。
【0079】
ここで、第１の演算の演算量よりも第２の演算の演算量の方が多く、また、第３の演算の演算量よりも第４の演算の演算量の方が多い。
【0080】
なお、ラッチ２３７及びラッチ２３９は、本発明の「サンプリング部」の一例である。
【0081】
次に、図４を参照すると、既に説明したように、信号ＲＨＲＳＬＯＴは、周期的に２クロックを含む期間だけ論理レベルがＨＩＧＨになる。なお、信号ＲＨＲＳＬＯＴは、リフレッシュコントロール部２０１で計算され、特に、信号ＲＨＲＳＬＯＴの周期は、温度データＴＳにより示される温度に依存する。
【0082】
信号ＲＨＲは、信号ＲＨＲＳＬＯＴの論理レベルがＨＩＧＨである期間において、クロックＲＦＩＰ（ＡＲＥＦ）と同一のタイミングで発生する。より詳細には、信号ＲＨＲは、信号ＲＨＲＳＬＯＴの論理レベルがＨＩＧＨである期間において、クロックＲＦＩＰに同期して連続する２つのパルスとして発生する。
【0083】
時刻ｔｃｋ５以前においては、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルは、ＬＯＷ、ＬＯＷである。
【0084】
時刻ｔｃｋ５から時刻ｔｃｋ６までの期間においては、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルは、ＨＩＧＨ、ＬＯＷである。
【0085】
時刻ｔｃｋ６から時刻ｔｃｋ１５までの期間においては、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルは、ＬＯＷ、ＨＩＧＨである。
【0086】
時刻ｔｃｋ１５から時刻ｔｃｋ１６までの期間においては、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルは、ＨＩＧＨ、ＨＩＧＨである。
【0087】
以下同様に、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルは、原則的には、（ＬＯＷ、ＬＯＷ）、（ＨＩＧＨ、ＬＯＷ）、（ＬＯＷ、ＨＩＧＨ）、（ＨＩＧＨ、ＨＩＧＨ）が繰り返される。
【0088】
しかし、例えば、時刻ｔｃｋ１６では、距離切替信号ＰＭ２の論理レベルがＬＯＷからＨＩＧＨに変化しない。このような場合には、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルについて、（ＬＯＷ、ＬＯＷ）、（ＨＩＧＨ、ＬＯＷ）の次に（ＬＯＷ、ＬＯＷ）、（ＨＩＧＨ、ＬＯＷ）が更に繰り返される。同様に、図示していないが、通常ならば距離切替信号ＰＭ２の論理レベルがＨＩＧＨからＬＯＷに変化するタイミングでも距離切替信号ＰＭ２の論理レベルがＨＩＧＨからＬＯＷに変化しないことがある。このような場合には、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルについて、（ＬＯＷ、ＨＩＧＨ）、（ＨＩＧＨ、ＨＩＧＨ）の次に（ＬＯＷ、ＨＩＧＨ）、（ＨＩＧＨ、ＨＩＧＨ）が更に繰り返される。これらについては、後述する。
【0089】
第１のサンプリング信号Ｓａｍｐｌｅは、時刻ｔｓ１１、ｔｓ１２、・・・、ｔｓ１６において発生し、これらの時刻において、Ａ種のシードアドレスＳ１が更新される。
【0090】
第２のサンプリング信号Ｓａｍｐｌｅ２は、時刻ｔｓ２１、ｔｓ２３において発生し、これらの時刻において、Ｂ種のシードアドレスＳ２が更新される。
【0091】
図４に示すように、時刻ｔｓ１１、ｔｓ１２、・・・、ｔｓ１６での更新に対応するＡ種のシードアドレスＳ１をＳ１（１）、Ｓ１（２）、・・・、Ｓ１（６）とする。
【0092】
図４に示すように、時刻ｔｓ２１、ｔｓ２２、での更新に対応するＢ種のシードアドレスＳ２をＳ２（２）、Ｓ２（３）また、時刻ｔｓ２１の前のＢ種のシードアドレスＳ２をＳ２（１）とする。
【0093】
次に、時間の流れに従った動作の説明をする。
【0094】
時刻ｔｓ１１では、第１のサンプリング信号ＳａｍｐｌｅによりＡ種のシードアドレスＳ１は、Ｓ１（１）に更新される。距離切替信号ＰＭ２の論理レベルがＬＯＷであるので、シードアドレスＳｅｅｄとしてＡ種のシードアドレスＳ１（１）が選択される。また、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、且つ、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷであるので、Ａ種のシードアドレスＳ１（１）に基づいて優先隣接ＲＨＡ Ｓ１（１）±１ １ｓｔが第１の演算により計算される。これは、時刻ｔｃｋ５まで継続する。
【0095】
時刻ｔｃｋ５では、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷからＨＩＧＨに変化し、これが時刻ｔｃｋ６まで維持される。従って、シードアドレスＳｅｅｄとして時刻ｔｃｋ５直前のＡ種のシードアドレスＳ１（１）が時刻ｔｃｋ６まで維持される。図４では、Ａ種のシードアドレスＳ１（１）は、時刻ｔｃｋ５から時刻ｔｃｋ６までの間に更新されないが、仮に時刻ｔｃｋ５から時刻ｔｃｋ６までの間にＡ種のシードアドレスＳ１（１）が更新されたとしても、シードアドレスＳｅｅｄとして時刻ｔｃｋ５直前のＡ種のシードアドレスＳ１（１）が時刻ｔｃｋ６まで維持される。
【0096】
時刻ｔｃｋ５からは、ＲＨＡとして、Ａ種のシードアドレスＳ１（１）に基づいて非優先隣接ＲＨＡ Ｓ１（１）±１ ２ｎｄが第２の演算により計算される。これは、時刻ｔｃｋ６まで継続する。従って、同一のＡ種のシードアドレスＳ１（１）に基づいて優先隣接ＲＨＡ Ｓ１（１）±１ １ｓｔが第１の演算により計算されてから非優先隣接ＲＨＡ Ｓ１（１）±１ ２ｎｄが第２の演算により計算されることになる。
【0097】
ここで、第１の演算よりも第２の演算の方が、演算量が多いので、非優先隣接ＲＨＡ Ｓ１（１）±１ ２ｎｄの全ビットが確定するまで或る程度の遅延期間を要する。しかし、信号ＲＨＲの対応するパルスに対して同期して非優先隣接ＲＨＡ Ｓ１（１）±１ ２ｎｄを算出することができている。
【0098】
時刻ｔｃｋ６では、距離切替信号ＰＭ２の論理レベルがＬＯＷからＨＩＧＨに変化し、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨからＬＯＷに変化する。従って、シードアドレスＳｅｅｄとしてＢ種のシードアドレスＳ２（１）が選択される。また、Ｂ種のシードアドレスＳ２（１）に基づいて優先隣々接ＲＨＡ Ｓ２（１）±２ １ｓｔが第３の演算により計算される。これは、時刻ｔｓ２１まで継続する。なお、Ｂ種のシードアドレスＳ２（１）は既に時刻ｔｃｋ１より前から確定している。
【0099】
時刻ｔｓ２１では、距離切替信号ＰＭ２の論理レベルはＨＩＧＨに維持されたままであり、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＬＯＷに維持されたままである。しかし、第２のサンプリング信号Ｓａｍｐｌｅ２によりＢ種のシードアドレスＳ２（１）は、Ｂ種のシードアドレスＳ２（２）に更新される。従って、ＲＨＡとしてＢ種のシードアドレスＳ２（１）に基づいて第３の演算により計算されている優先隣々接ＲＨＡ Ｓ２（１）±２ １ｓｔは、Ｂ種のシードアドレスＳ２（２）に基づいて第３の演算により計算される優先隣々接ＲＨＡ Ｓ２（２）±２ １ｓｔに更新される。
【0100】
時刻ｔｃｋ１５では、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷからＨＩＧＨに変化し、これが時刻ｔｃｋ１６まで維持される。従って、シードアドレスＳｅｅｄとして時刻ｔｃｋ１５直前のＢ種のシードアドレスＳ２（２）が時刻ｔｃｋ１６まで維持される。図４では、Ｂ種のシードアドレスＳ２（２）は、時刻ｔｃｋ１５から時刻ｔｃｋ１６までの間に更新されないが、仮に時刻ｔｃｋ１５から時刻ｔｃｋ１６までの間にＢ種のシードアドレスＳ２（２）が更新されたとしても、同様にシードアドレスＳｅｅｄとして時刻ｔｃｋ１５直前のＢ種のシードアドレスＳ２（２）が時刻ｔｃｋ１６まで維持される。
【0101】
時刻ｔｃｋ１５からは、ＲＨＡとして、Ｂ種のシードアドレスＳ２（２）に基づいて非優先隣々接ＲＨＡ Ｓ２（２）±２ ２ｎｄが第４の演算により計算される。これは、時刻ｔｃｋ１６まで継続する。
【0102】
ここで、第３の演算よりも第４の演算の方が、演算量が多いので、非優先隣々接ＲＨＡ Ｓ２（２）±２ ２ｎｄの全ビットが確定するまである程度の遅延期間を要する。しかし、信号ＲＨＲの対応するパルスに対して同期して非優先隣接ＲＨＡ Ｓ２（２）±２ ２ｎｄを算出することができている。
【0103】
時刻ｔｃｋ１６では、距離切替信号ＰＭ２の論理レベルがＨＩＧＨからＬＯＷに変化し、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨからＬＯＷに変化する。従って、シードアドレスＳｅｅｄとしてＡ種のシードアドレスＳ１（２）が選択される。また、Ａ種のシードアドレスＳ１（２）に基づいて優先隣接ＲＨＡ Ｓ１（２）±１ １ｓｔが第１の演算により計算される。これは、時刻ｔｓ１３まで継続する。なお、Ａ種のシードアドレスＳ１（２）は、時刻ｔｓ１２において既に確定している。
【0104】
時刻ｔｓ１３では、距離切替信号ＰＭ２の論理レベルはＬＯＷに維持されたままであり、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＬＯＷに維持されたままである。しかし、第１のサンプリング信号によりＡ種のシードアドレスＳ１（２）は、Ａ種のシードアドレスＳ１（３）に更新される。従って、ＲＨＡとしてＡ種のシードアドレスＳ１（２）に基づいて第１の演算により計算されている優先隣接ＲＨＡ Ｓ１（２）±１ １ｓｔは、Ａ種のシードアドレスＳ１（３）に基づいて第１の演算により計算される優先隣接ＲＨＡ Ｓ１（３）±１ １ｓｔに更新される。
【0105】
時刻ｔｓ１４でも、時刻ｔｓ１３と同様に、距離切替信号ＰＭ２の論理レベルはＬＯＷに維持されたままであり、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＬＯＷに維持されたままである。しかし、第１のサンプリング信号によりＡ種のシードアドレスＳ１（３）は、Ａ種のシードアドレスＳ１（４）に更新される。従って、ＲＨＡとしてＡ種のシードアドレスＳ１（３）に基づいて第１の演算により計算されている優先隣接ＲＨＡ Ｓ１（３）±１ １ｓｔは、Ａ種のシードアドレスＳ１（４）に基づいて第１の演算により計算される優先隣接ＲＨＡ Ｓ１（４）±１ １ｓｔに更新される。
【0106】
時刻ｔｓ１５でも、時刻ｔｓ１３、ｔｓ１４と同様に、距離切替信号ＰＭ２の論理レベルはＬＯＷに維持されたままであり、また、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルはＬＯＷに維持されたままである。しかし、第１のサンプリング信号によりＡ種のシードアドレスＳ１（４）は、Ａ種のシードアドレスＳ１（５）に更新される。従って、ＲＨＡとしてＡ種のシードアドレスＳ１（４）に基づいて第１の演算により計算されている優先隣接ＲＨＡ Ｓ１（４）±１ １ｓｔは、Ａ種のシードアドレスＳ１（５）に基づいて第１の演算により計算される優先隣接ＲＨＡ Ｓ１（５）±１ １ｓｔに更新される。
【0107】
時刻ｔｃｋ２５では、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷからＨＩＧＨに変化し、これが時刻ｔｃｋ２６まで維持される。従って、シードアドレスＳｅｅｄとして時刻ｔｃｋ２５直前のＡ種のシードアドレスＳ１（５）が時刻ｔｃｋ２６まで維持される。図４では、Ａ種のシードアドレスＳ１（５）は、時刻ｔｃｋ２５から時刻ｔｃｋ２６までの間にＳ１（６）に更新されているが、シードアドレスＳｅｅｄとしては時刻ｔｃｋ２５直前のＡ種のシードアドレスＳ１（５）が時刻ｔｃｋ６まで維持される。
【0108】
時刻ｔｃｋ２５からは、ＲＨＡとして、Ａ種のシードアドレスＳ１（５）に基づいて非優先隣接ＲＨＡ Ｓ１（５）±１ ２ｎｄが第４の演算により計算される。これは、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨからＬＯＷに変化する時刻ｔｃｋ２６まで継続する。
【0109】
ここで、説明が重複するが、時刻ｔｃｋ２５から時刻ｔ２６までの間の優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間に属する時刻ｔｓ１６において第１のサンプリング信号Ｓａｍｐｌｅが発生する。これにより、第１のサンプリング信号Ｓ１（５）は第１のサンプリング信号Ｓ１（６）に更新される。
【0110】
しかし、非優先隣接ＲＨＡ Ｓ１（５）±１ ２ｎｄから第１のサンプリング信号Ｓ１（６）に対応した優先隣接ＲＨＡ Ｓ１（６）±１ １ｓｔへの更新は、時刻ｔｓ１６においては実行されず、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨからＬＯＷに変化する時刻ｔｃｋ２６において実行される。
【0111】
なお、通常であれば、時刻ｔｃｋ２６においては、距離切替信号ＰＭ２の論理レベルは、ＬＯＷからＨＩＧＨに変化するが、時刻ｔｃｋ２５から時刻ｔ２６までの間の優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間に属する時刻ｔｓ１６において第１のサンプリング信号Ｓａｍｐｌｅが発生したので、距離切替信号ＰＭ２の論理レベルは、ＬＯＷに維持される。
【0112】
ところで、図示しないが、図４に示す例に対して、隣接ＲＨＡと隣々接ＲＨＡを入れ替えた動作例もある。この場合、第１のサンプル信号が発生するタイミングで第２のサンプル信号が発生し、第２のサンプリング信号が発生するタイミングで第１のサンプリング信号が発生する。従って、Ａ種のシードアドレスＳ１とＢ種のシードアドレスＳ２はタイミングが入れ替わる。また、距離切替信号ＰＭ２の極性は反転する。
【0113】
そして、隣接ＲＨＡ Ｓ１（ｉ）±１のタイミングは、隣々接ＲＨＡ Ｓ２（ｉ）±２のタイミングに置き換わり、隣々接ＲＨＡ Ｓ２（ｊ）±２のタイミングは、隣接ＲＨＡ Ｓ１（ｊ）±１のタイミングに置き換わる。
【0114】
次に図５は、メモリアレイ２２５のうち１６本の行ラインに対応する部分の配置パターンを示す。メモリアレイ２２５においては、この配置パターンが繰り返されている。
【0115】
図５を参照すると、メモリアレイ２２５には、行アドレスの下位３ビットのデコード結果に対応する８本の選択線ＦＸＬ及び行アドレスのそれよりも上のビットのデコード結果に対応する複数の選択線ＭＷＬが配線されている。
【0116】
活性化された選択線ＭＷＬ及び活性化された選択線ＦＸＬの双方により選択されたサブワードドライバ３０５が活性化され、これに接続されている行ラインＳＷＬが活性化される。
【0117】
行ラインの下側に配置されたサブワードドライバ３０５が２つの行ライン毎に配置され、ラインの上側に配置されたサブワードドライバ３０５も２つの行ライン毎に配置される。これらは行ラインについて交互に配置されている。
【0118】
８本の選択線ＦＸＬのうちの４本の選択線ＦＸＬは、下側に配置されているサブワードドライバ３０５に対応し、サブワードドライバ３０５の下側に配置されている。
【0119】
８本の選択線ＦＸＬのうちの残りの４本の選択線ＦＸＬは、上側に配置されているサブワードドライバ３０５に対応し、サブワードドライバ３０５の上側に配置されている。
【0120】
下側の４本の選択線ＦＸＬは、論理的行アドレスの下４桁でいうと下から０００、０１０、１００及び１１０の順に並んでいる。また、上側の４本の選択線ＦＸＬは、論理的行アドレスの下４桁でいうと下から００１、０１１、１０１及び１１１の順に並んでいる。従って、偶数の論理的行アドレスに対応する４本の選択線ＦＸＬが下側に配置され、奇数の論理的行アドレスに対応する４本の選択線ＦＸＬが上側に配置されている。
【0121】
下側の４本の選択線ＦＸＬに着目すると、各選択線ＦＸＬと各サブワードドライバ３０５を接続する配線３０９の交点３１１が８個のサブワードドライバ３０５の周期でジグザグ状になるように、選択線ＦＸＬと配線３０９が配置されている。
【0122】
同様に上側の４本の選択線に着目すると、各選択線ＦＸＬと各サブワードドライバ３０５を接続する配線３０９の交点３１１が８個のサブワードドライバ３０５の周期でジグザグ状になるように、選択線ＦＸＬと配線３０９が配置されている。
【0123】
二進数で表した行アドレスの下４桁の数値０からｆにそれぞれ対応する交点３１１－０から３１１－ｆは、図５に示す位置に配置されることになる。
【0124】
また、二進数で表した行アドレスの下４桁の数値０からｆにそれぞれ対応するサブワードドライバ３０５－０から３０５－ｆは、図５に示す位置に配置されることになる。各サブワードドライバ３０５は、選択線ＦＸＬに対して交点３１１及び配線３０９を経由して接続されている。
【0125】
従って、行アドレスを１６で除算したときの剰余をゼロからｆまでの十六進数で表した場合、剰余がゼロである行アドレスが割り当てられているワード線から剰余がｆである行アドレスが割当てられているワード線は、図５に示すように配置される。つまり、ワード線に割当てられている行アドレスの１６による除算の剰余で表記すると（行アドレスの下位４ビットに対応する十六進数の数で表記すると）、メモリアレイ２２５においてワード線は、
０、１、２、３、４、５、６、７、ｅ、ｆ、ｃ、ｄ、ａ、ｂ、８、９
の順序で並ぶ。
０、１、２、３、４、５、６、７、ｅ、ｆ、ｃ、ｄ、ａ、ｂ、８、９
の順序で並ぶ。
【0126】
従って、メモリアレイ２２５における配置上のワード線の順序に従ってワード線に割り当てられた順位を物理的行アドレスと称し、また、上記で単に行アドレスと称していた行デコーダ＆バンク論理部２０７が入力する行アドレスＸＡＤＤ２を論理的行アドレスと称するならば、物理的行アドレスの下位４ビットと論理的行アドレスの下位４ビットの対応関係は、図５にも示すように、
物理的行アドレス 論理的行アドレス
（０） ０
（１） １
（２） ２
（３） ３
（４） ４
（５） ５
（６） ６
（７） ７
（８） ｅ
（９） ｆ
（ａ） ｃ
（ｂ） ｄ
（ｃ） ａ
（ｄ） ｂ
（ｅ） ８
（ｆ） ９
であることになる。
物理的行アドレス 論理的行アドレス
（０） ０
（１） １
（２） ２
（３） ３
（４） ４
（５） ５
（６） ６
（７） ７
（８） ｅ
（９） ｆ
（ａ） ｃ
（ｂ） ｄ
（ｃ） ａ
（ｄ） ｂ
（ｅ） ８
（ｆ） ９
であることになる。
【0127】
上述したように、メモリアレイ２２５において行ラインＳＷＬは、物理的行アドレスの順に並ぶ。従って、任意に選択した２つの行ラインＳＷＬは、それらにそれぞれ対応する２つの物理的行アドレスの差に応じた距離だけ相互に離間している。
【0128】
更に、図５を参照すると、
論理的行アドレス０が割り当てられているワード線には物理的アドレス（０）が割り当てられている。
論理的行アドレス１が割り当てられているワード線には物理的アドレス（１）が割り当てられている。
論理的行アドレス２が割り当てられているワード線には物理的アドレス（２）が割り当てられている。
論理的行アドレス３が割り当てられているワード線には物理的アドレス（３）が割り当てられている。
論理的行アドレス４が割り当てられているワード線には物理的アドレス（４）が割り当てられている。
論理的行アドレス５が割り当てられているワード線には物理的アドレス（５）が割り当てられている。
論理的行アドレス６が割り当てられているワード線には物理的アドレス（６）が割り当てられている。
論理的行アドレス７が割り当てられているワード線には物理的アドレス（７）が割り当てられている。
論理的行アドレス８が割り当てられているワード線には物理的アドレス（ｅ）が割り当てられている。
論理的行アドレス９が割り当てられているワード線には物理的アドレス（ｆ）が割り当てられている。
論理的行アドレスａが割り当てられているワード線には物理的アドレス（ｃ）が割り当てられている。
論理的行アドレスｂが割り当てられているワード線には物理的アドレス（ｄ）が割り当てられている。
論理的行アドレスｃが割り当てられているワード線には物理的アドレス（ａ）が割り当てられている
論理的行アドレスｄが割り当てられているワード線には物理的アドレス（ｂ）が割り当てられている。
論理的行アドレスｅが割り当てられているワード線には物理的アドレス（８）が割り当てられている。
論理的行アドレスｆが割り当てられているワード線には物理的アドレス（９）が割り当てられている。
論理的行アドレス０が割り当てられているワード線には物理的アドレス（０）が割り当てられている。
論理的行アドレス１が割り当てられているワード線には物理的アドレス（１）が割り当てられている。
論理的行アドレス２が割り当てられているワード線には物理的アドレス（２）が割り当てられている。
論理的行アドレス３が割り当てられているワード線には物理的アドレス（３）が割り当てられている。
論理的行アドレス４が割り当てられているワード線には物理的アドレス（４）が割り当てられている。
論理的行アドレス５が割り当てられているワード線には物理的アドレス（５）が割り当てられている。
論理的行アドレス６が割り当てられているワード線には物理的アドレス（６）が割り当てられている。
論理的行アドレス７が割り当てられているワード線には物理的アドレス（７）が割り当てられている。
論理的行アドレス８が割り当てられているワード線には物理的アドレス（ｅ）が割り当てられている。
論理的行アドレス９が割り当てられているワード線には物理的アドレス（ｆ）が割り当てられている。
論理的行アドレスａが割り当てられているワード線には物理的アドレス（ｃ）が割り当てられている。
論理的行アドレスｂが割り当てられているワード線には物理的アドレス（ｄ）が割り当てられている。
論理的行アドレスｃが割り当てられているワード線には物理的アドレス（ａ）が割り当てられている
論理的行アドレスｄが割り当てられているワード線には物理的アドレス（ｂ）が割り当てられている。
論理的行アドレスｅが割り当てられているワード線には物理的アドレス（８）が割り当てられている。
論理的行アドレスｆが割り当てられているワード線には物理的アドレス（９）が割り当てられている。
【0129】
又、逆から参照すると、
物理的アドレス（０）が割り当てられているワード線には論理的行アドレス０が割り当てられている。
物理的アドレス（１）が割り当てられているワード線には論理的行アドレス１が割り当てられている。
物理的アドレス（２）が割り当てられているワード線には論理的行アドレス２が割り当てられている。
物理的アドレス（３）が割り当てられているワード線には論理的行アドレス３が割り当てられている。
物理的アドレス（４）が割り当てられているワード線には論理的行アドレス４が割り当てられている。
物理的アドレス（５）が割り当てられているワード線には論理的行アドレス５が割り当てられている。
物理的アドレス（６）が割り当てられているワード線には論理的行アドレス６が割り当てられている。
物理的アドレス（７）が割り当てられているワード線には論理的行アドレス７が割り当てられている。
物理的アドレス（８）が割り当てられているワード線には論理的行アドレスｅが割り当てられている。
物理的アドレス（９）が割り当てられているワード線には論理的行アドレスｆが割り当てられている。
物理的アドレス（ａ）が割り当てられているワード線には論理的行アドレスｃが割り当てられている
物理的アドレス（ｂ）が割り当てられているワード線には論理的行アドレスｄが割り当てられている。
物理的アドレス（ｃ）が割り当てられているワード線には論理的行アドレスａが割り当てられている。
物理的アドレス（ｄ）が割り当てられているワード線には論理的行アドレスｂが割り当てられている。
物理的アドレス（ｅ）が割り当てられているワード線には論理的行アドレス８が割り当てられている。
物理的アドレス（ｆ）が割り当てられているワード線には論理的行アドレス９が割り当てられている。
物理的アドレス（０）が割り当てられているワード線には論理的行アドレス０が割り当てられている。
物理的アドレス（１）が割り当てられているワード線には論理的行アドレス１が割り当てられている。
物理的アドレス（２）が割り当てられているワード線には論理的行アドレス２が割り当てられている。
物理的アドレス（３）が割り当てられているワード線には論理的行アドレス３が割り当てられている。
物理的アドレス（４）が割り当てられているワード線には論理的行アドレス４が割り当てられている。
物理的アドレス（５）が割り当てられているワード線には論理的行アドレス５が割り当てられている。
物理的アドレス（６）が割り当てられているワード線には論理的行アドレス６が割り当てられている。
物理的アドレス（７）が割り当てられているワード線には論理的行アドレス７が割り当てられている。
物理的アドレス（８）が割り当てられているワード線には論理的行アドレスｅが割り当てられている。
物理的アドレス（９）が割り当てられているワード線には論理的行アドレスｆが割り当てられている。
物理的アドレス（ａ）が割り当てられているワード線には論理的行アドレスｃが割り当てられている
物理的アドレス（ｂ）が割り当てられているワード線には論理的行アドレスｄが割り当てられている。
物理的アドレス（ｃ）が割り当てられているワード線には論理的行アドレスａが割り当てられている。
物理的アドレス（ｄ）が割り当てられているワード線には論理的行アドレスｂが割り当てられている。
物理的アドレス（ｅ）が割り当てられているワード線には論理的行アドレス８が割り当てられている。
物理的アドレス（ｆ）が割り当てられているワード線には論理的行アドレス９が割り当てられている。
【0130】
従って、例えば、論理的行アドレス２がＡ種のシードアドレス（Ａ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（２）である。そして、隣接ＲＨＡ（論理的隣接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（２）に隣接する（１）と（３）であり、隣接ＲＨＡ（論理的隣接ＲＨＡ）は、１と３である。
また、例えば、論理的行アドレス７がＡ種のシードアドレス（Ａ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（７）である。そして、隣接ＲＨＡ（論理的隣接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（７）に隣接する（６）と（８）であり、隣接ＲＨＡ（論理的隣接ＲＨＡ）は、６とｅである。
更に、例えば、論理的行アドレスｂがＡ種のシードアドレス（Ａ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（ｄ）である。そして、隣接ＲＨＡ（論理的隣接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（ｄ）に隣接する（ｃ）と（ｅ）であり、隣接ＲＨＡ（論理的隣接ＲＨＡ）は、ａと８である。
また、例えば、論理的行アドレス７がＡ種のシードアドレス（Ａ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（７）である。そして、隣接ＲＨＡ（論理的隣接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（７）に隣接する（６）と（８）であり、隣接ＲＨＡ（論理的隣接ＲＨＡ）は、６とｅである。
更に、例えば、論理的行アドレスｂがＡ種のシードアドレス（Ａ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（ｄ）である。そして、隣接ＲＨＡ（論理的隣接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（ｄ）に隣接する（ｃ）と（ｅ）であり、隣接ＲＨＡ（論理的隣接ＲＨＡ）は、ａと８である。
【0131】
更に、例えば、論理的行アドレス２がＢ種のシードアドレス（Ｂ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（２）である。そして、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（２）に隣々接する（０）と（４）であり、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）は、０と４である。
更に、例えば、論理的行アドレスｅがＢ種のシードアドレス（Ｂ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（８）である。そして、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（８）に隣々接する（６）と（ａ）であり、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）は、６とｃである。
更に、例えば、論理的行アドレスｂがＢ種のシードアドレス（Ｂ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（ｄ）である。そして、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（ｄ）に隣々接する（ｂ）と（ｆ）であり、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）は、ｄと９である。
更に、例えば、論理的行アドレスｅがＢ種のシードアドレス（Ｂ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（８）である。そして、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（８）に隣々接する（６）と（ａ）であり、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）は、６とｃである。
更に、例えば、論理的行アドレスｂがＢ種のシードアドレス（Ｂ種の論理的シードアドレス）として選択されるならば、それに対応する物理的アドレス（物理的シードアドレス）は（ｄ）である。そして、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）に対応する物理的アドレス（物理ＲＨＡ）は（ｄ）に隣々接する（ｂ）と（ｆ）であり、隣々接ＲＨＡ（論理的隣々接ＲＨＡ）は、ｄと９である。
【0132】
図６は、シードアドレスとロウハンマーリフレッシュアドレスの対応関係を示す図である。左側にＡ種のシードアドレスと隣接ＲＨＡとの対応関係を示し、右側にＢ種のシードアドレスと隣々接ＲＨＡとの対応関係を示す。なお、図６では、下位４ビットのみを示している。
【0133】
図６の左側を参照すると、Ａ種の論理的シードアドレス２の最下位ビットを０から１に反転するだけで論理的隣接ＲＨＡ ３を算出することができることがわかる。また、Ａ種の論理的シードアドレス７の最下位ビットを１から０に反転するだけで論理的隣接ＲＨＡ ６を算出することができることがわかる。更に、Ａ種の論理的シードアドレスｂの最下位ビットを１から０に反転するだけで論理的隣接ＲＨＡ ａを算出することができる。この演算が第１の演算に対応する。
【0134】
しかし、Ａ種の論理的シードアドレスｂの最下位ビットを反転するだけでは論理的隣接ＲＨＡ ８を算出することができない。Ａ種の論理的シードアドレスｂから隣接ＲＨＡ ８を算出するためには、最下位ビットを１から０に反転する他に第２最下位ビットを１から０に反転する必要がある。このためにはキャリー処理等の或る程度複雑な計算が必要になる。この演算が第２の演算に対応する。
【0135】
従って、Ａ種の論理的シードアドレスｂに対応する優先隣接ＲＨＡはａであり、非優先隣接ＲＨＡは８である。
【0136】
図６の右側を参照すると、Ｂ種の論理的シードアドレス２の第２最下位ビットを１から０に反転するだけで論理的隣々接ＲＨＡ ０を算出することができることがわかる。また、Ｂ種の論理的シードアドレスｅの第２最下位ビットを１から０に反転するだけで論理的隣々接ＲＨＡ ｃを算出することができることがわかる。更に、Ｂ種の論理的シードアドレスｂの第２最下位ビットを１から０に反転するだけで論理的隣々接ＲＨＡ ９を算出することができる。この演算が第３の演算に対応する。
【0137】
しかし、Ｂ種の論理的シードアドレスｂの第２最下位ビットを反転するだけではシードアドレスｂから隣々接ＲＨＡ ｄを算出することができない。Ｂ種の論理的シードアドレスｂから論理的隣々接ＲＨＡ ｄを算出するためには、第２最下位ビットを１から０に反転する他に第３最下位ビットを０から１に反転する必要がある。このためにはキャリー処理等の或る程度複雑な計算が必要になる。この演算が第４の演算に対応する。
【0138】
従って、Ｂ種の論理的シードアドレスｂに対応する優先隣々接ＲＨＡは９であり、非優先隣接ＲＨＡはｄである。
【0139】
なお、Ａ種の論理的シードアドレスに対応する物理的シードアドレスに対して１を加算又は減算することによりＡ種の論理的ＲＨＡに対応する物理的ＲＨＡを求めることができる。従って、Ａ種の論理的シードアドレスから論理的隣接アドレスを求めるためには、例えば、
（ＳＡ１）Ａ種の論理的シードアドレスから物理的シードアドレスを求める（順方向変換を実行する）。
（ＳＡ２）物理的シードアドレスに対して１を加算又は減算することにより物理的隣接ＲＨＡを求める（物理的アドレスをシフトする）。
（ＳＡ３）物理的隣接ＲＨＡから論理的隣接ＲＨＡを求める（逆方向変換を実行する）。
という３つのステップを含んだ方法を実行すればよい。
（ＳＡ１）Ａ種の論理的シードアドレスから物理的シードアドレスを求める（順方向変換を実行する）。
（ＳＡ２）物理的シードアドレスに対して１を加算又は減算することにより物理的隣接ＲＨＡを求める（物理的アドレスをシフトする）。
（ＳＡ３）物理的隣接ＲＨＡから論理的隣接ＲＨＡを求める（逆方向変換を実行する）。
という３つのステップを含んだ方法を実行すればよい。
【0140】
同様に、Ｂ種の論理的シードアドレスに対応する物理的シードアドレスに対して２を加算又は減算することによりＢ種の論理的ＲＨＡに対応する物理的ＲＨＡを求めることができる。従って、Ｂ種の論理的シードアドレスから論理的隣々接アドレスを求めるためには、例えば、
（ＳＢ１）Ｂ種の論理的シードアドレスから物理的シードアドレスを求める（順方向変換を実行する）。
（ＳＢ２）物理的シードアドレスに対して２を加算又は減算することにより物理的隣々接ＲＨＡを求める（物理的アドレスをシフトする）。
（ＳＢ３）物理的隣々接ＲＨＡから論理的隣々接ＲＨＡを求める（逆方向変換を実行する）。
という３つのステップを含んだ方法を実行すればよい。
（ＳＢ１）Ｂ種の論理的シードアドレスから物理的シードアドレスを求める（順方向変換を実行する）。
（ＳＢ２）物理的シードアドレスに対して２を加算又は減算することにより物理的隣々接ＲＨＡを求める（物理的アドレスをシフトする）。
（ＳＢ３）物理的隣々接ＲＨＡから論理的隣々接ＲＨＡを求める（逆方向変換を実行する）。
という３つのステップを含んだ方法を実行すればよい。
【0141】
ここで、順方向変換により論理的シードアドレスから物理的シードアドレスを求めるためには、両者の対応関係を表すテーブルを参照してもよいが、例えば、下記のビット演算を実行してもよい。
論理的シードアドレス：
（Ａｉｎ＜ｎ：３＋１＞，
Ａｉｎ＜３＞，Ａｉｎ＜２＞，Ａｉｎ＜１＞，Ａｉｎ＜０＞）
物理的シードアドレス：
（ＡＰｉｎ＜ｎ：３＋１＞，
ＡＰｉｎ＜３＞，ＡＰｉｎ＜２＞，ＡＰｉｎ＜１＞，ＡＰｉｎ＜０＞）
演算：
ＡＰｉｎ＜０＞ ＝ Ａｉｎ＜０＞
ＡＰｉｎ＜１＞ ＝ Ａｉｎ＜１＞ ＾ Ａｉｎ＜３＞
ＡＰｉｎ＜２＞ ＝ Ａｉｎ＜２＞ ＾ Ａｉｎ＜３＞
ＡＰｉｎ＜３＞ ＝ Ａｉｎ＜３＞
ＡＰｉｎ＜ｎ：３＋１＞ ＝ Ａｉｎ＜ｎ：３＋１＞
演算子 ＾ は排他的論理和演算を示す。
論理的シードアドレス：
（Ａｉｎ＜ｎ：３＋１＞，
Ａｉｎ＜３＞，Ａｉｎ＜２＞，Ａｉｎ＜１＞，Ａｉｎ＜０＞）
物理的シードアドレス：
（ＡＰｉｎ＜ｎ：３＋１＞，
ＡＰｉｎ＜３＞，ＡＰｉｎ＜２＞，ＡＰｉｎ＜１＞，ＡＰｉｎ＜０＞）
演算：
ＡＰｉｎ＜０＞ ＝ Ａｉｎ＜０＞
ＡＰｉｎ＜１＞ ＝ Ａｉｎ＜１＞ ＾ Ａｉｎ＜３＞
ＡＰｉｎ＜２＞ ＝ Ａｉｎ＜２＞ ＾ Ａｉｎ＜３＞
ＡＰｉｎ＜３＞ ＝ Ａｉｎ＜３＞
ＡＰｉｎ＜ｎ：３＋１＞ ＝ Ａｉｎ＜ｎ：３＋１＞
演算子 ＾ は排他的論理和演算を示す。
【0142】
同様に、逆方向変換により物理的隣接ＲＨＡから論理的隣接ＲＨＡを求めるためには、両者の対応関係を表すテーブルを参照してもよいが、例えば、下記のビット演算を実行してもよい。
物理的ＲＨＡ：
（ＡＰｏｕｔ＜ｎ：３＋１＞，
ＡＰｏｕｔ＜３＞，Ａｏｕｔ＜２＞，Ａｏｕｔ＜１＞，Ａｏｕｔ＜０＞）
論理的ＲＨＡ：
（Ａｏｕｔ＜ｎ：３＋１＞，
Ａｏｕｔ＜３＞，Ａｏｕｔ＜２＞，Ａｏｕｔ＜１＞，Ａｏｕｔ＜０＞）
演算
Ａｏｕｔ＜０＞ ＝ ＡＰｏｕｔ＜０＞
Ａｏｕｔ＜１＞ ＝ ＡＰｏｕｔ＜１＞ ＾ ＜ＡＰｏｕｔ３＞
Ａｏｕｔ＜２＞ ＝ ＡＰｏｕｔ＜２＞ ＾ ＜ＡＰｏｕｔ３＞
Ａｏｕｔ＜３＞ ＝ ＡＰｏｕｔ＜３＞
Ａｏｕｔ＜ｎ：３＋１＞ ＝ ＡＰｏｕｔ＜ｎ：３＋１＞
演算子 ＾ は排他的論理和演算を示す。
物理的隣々接ＲＨＡから論理的隣々接ＲＨＡも同様にして求めてもよい。
物理的ＲＨＡ：
（ＡＰｏｕｔ＜ｎ：３＋１＞，
ＡＰｏｕｔ＜３＞，Ａｏｕｔ＜２＞，Ａｏｕｔ＜１＞，Ａｏｕｔ＜０＞）
論理的ＲＨＡ：
（Ａｏｕｔ＜ｎ：３＋１＞，
Ａｏｕｔ＜３＞，Ａｏｕｔ＜２＞，Ａｏｕｔ＜１＞，Ａｏｕｔ＜０＞）
演算
Ａｏｕｔ＜０＞ ＝ ＡＰｏｕｔ＜０＞
Ａｏｕｔ＜１＞ ＝ ＡＰｏｕｔ＜１＞ ＾ ＜ＡＰｏｕｔ３＞
Ａｏｕｔ＜２＞ ＝ ＡＰｏｕｔ＜２＞ ＾ ＜ＡＰｏｕｔ３＞
Ａｏｕｔ＜３＞ ＝ ＡＰｏｕｔ＜３＞
Ａｏｕｔ＜ｎ：３＋１＞ ＝ ＡＰｏｕｔ＜ｎ：３＋１＞
演算子 ＾ は排他的論理和演算を示す。
物理的隣々接ＲＨＡから論理的隣々接ＲＨＡも同様にして求めてもよい。
【0143】
【0144】
既に説明したように、計算部２４９は、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの組合せに従ってシードアドレスＳｅｅｄに基づく４種類のＲＨＡを計算して出力する。
【0145】
計算部２４９は、シードアドレスの下位４ビットＡｉｎ＜３：０＞、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄに基づいてＲＨＡの下位４ビットＡｏｕｔ＜３：０＞、キャリーＣ＜３＞及びプラスマイナス切替信号ＳＷＰＭを計算する修正４ビット加算部４を備える。また、計算部２４９は、シードアドレスの下位４ビットより上位の部分Ａｉｎ＜ｎ－１：４＞、キャリーＣ＜３＞及びプラスマイナス切替信号ＳＷＰＭに基づいてＲＨＡの下位４ビットより上位の部分Ａｏｕｔ＜ｎ：４＞を計算するｍ個の半加算器４１１を更に備える。ここで、ｍは、ＲＨＡを構成するビット数をｎとすれば、ｎ－４である。
【0146】
より詳細に説明すると、修正４ビット加算部４０１は、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄを参照しつつ、論理的シードアドレスＳｅｅｄの下位４ビットＡｉｎ＜３：０＞に対応する論理ＲＨＡ（つまり、ＲＨＡ）の下位４ビットＡｏｕｔ＜３：０＞、キャリーアウトＣ＜３＞及びプラスマイナス切替信号ＳＷＰＭを計算する。修正４ビット加算部４０１の構成については後述する。
【0147】
ここで、既に説明したように、距離切替信号ＰＭ２は、隣接ＲＨＡを計算するのか、又は、隣々接ＲＨＡを計算するのかを指定するための信号である。また、優先非優先切替信号ＲＨＲ２ｎｄは、同一のシードアドレスに対して優先ＲＨＡ（優先隣接ＲＨＡ又は優先隣々接ＲＨＡ）を計算するのか、又は、非優先ＲＨＡ（非優先隣接ＲＨＡ又は非優先隣々接ＲＨＡ）を計算するのかを指定するための信号である。プラスマイナス切替信号ＳＷＰＭは、同一のシードアドレスに対して物理的アドレスの順序で見て上位側のＲＨＡを計算するのか、又は、下位側のＲＨＡを計算するのかを指定するための信号である。
【0148】
半加算器４１１は、排他的論理和ゲート４１２、４１３及び論理積ゲート４１４を備える。半加算器４１１は、修正４ビット加算部４０１にもビット毎に設けられている（図１０参照）。
【0149】
半加算器４１１に含まれる排他的論理和ゲート４１２は、入力アドレスの対応するビットＡｉｎ＜ｉ＞（ここで、ｉ＝４～ｎ－１）と下位ビットからのキャリーインＣ＜ｉ－１＞の排他的論理和演算をして、その結果を出力アドレスのＡｏｕｔ＜ｉ＞として出力する。
【0150】
また、半加算器４１１に含まれる排他的論理和ゲート４１３は、入力アドレスの対応するビットＡｉｎ＜ｉ＞（ここで、ｉ＝４～ｎ－１）とプラスマイナス切替信号ＳＷＰＭの排他的論理和演算をする。
【0151】
更に、半加算器４１１に含まれる論理積ゲート４１４は、下位ビットからのキャリーインＣ＜ｉ－１＞と排他的論理和ゲート４１２による排他的論理和演算の結果をキャリーアウトＣ＜ｉ＞として出力する。
【0152】
プラスマイナス切替信号ＳＷＰＭは、次に説明するように修正４ビット加算部４０１の内部において計算される。
【0153】
つまり、図９に示すように、距離切替信号ＰＭ２がＬＯＷであり、これにより、隣接ＲＨＡが指定されているときには、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルとシードアドレスに含まれるビットＡｉｎ＜０＞の論理レベルの組合せによりプラスマイナス切替信号ＳＷＰＭの論理レベルが決まる。優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであり優先ＲＨＡが指定されているときには、ビットＡｉｎ＜０＞の論理レベルがそのままプラスマイナス切替信号ＳＷＰＭの論理レベルになる。優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであり非優先ＲＨＡが指定されているときには、ビットＡｉｎ＜０＞の論理レベルを反転した論理レベルがプラスマイナス切替信号ＳＷＰＭの論理レベルになる。
【0154】
従って、図９に示すように、距離切替信号ＰＭ２がＬＯＷであり、これにより、隣接ＲＨＡが指定されていて、且つ、優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであり、優先ＲＨＡが指定されているときには、シードアドレスの最下位ビットＡｉｎ＜０＞がＬＯＷであれば、＋１の演算が指定され、シードアドレスの最下位ビットＡｉｎ＜０＞がＨＩＧＨであれば、－１の演算が指定される。
【0155】
距離切替信号ＰＭ２がＬＯＷであり、これにより、隣接ＲＨＡが指定されていて、且つ、優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであり、非優先ＲＨＡが指定されているときには、シードアドレスの最下位ビットＡｉｎ＜０＞がＬＯＷであれば、－１の演算が指定され、シードアドレスの最下位ビットＡｉｎ＜０＞がＨＩＧＨであれば、＋１の演算が指定される。
【0156】
ここで、「－１の演算」とは、Ａ種のシードアドレスが割当てられている配線に対して物理的アドレスの順序で見て上位側に１だけ離れた配線に割当てられているＲＨＡ（上位側隣接ＲＨＡ）を算出するための演算である。また、「＋１の演算」とは、Ａ種のシードアドレスが割当てられている配線に対して物理的アドレスの順序で見て下位側に１だけ離れた配線に割当てられているＲＨＡ（下位側隣接ＲＨＡ）を算出するための演算である。
【0157】
また、図９に示すように、距離切替信号ＰＭ２がＨＩＧＨであり、隣々接ＲＨＡが指定されているときには、優先非優先切替信号ＲＨＲ２ｎｄとシードアドレスに含まれるビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果の組合せによりプラスマイナス切替信号ＳＷＰＭが決まる。優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであり優先ＲＨＡが指定されているときには、ビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果の論理レベルがそのままプラスマイナス切替信号ＳＷＰＭの論理レベルになる。優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであり非優先ＲＨＡが指定されているときには、ビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果の論理レベルを反転した論理レベルがプラスマイナス切替信号ＳＷＰＭの論理レベルになる。
【0158】
なお、既に説明したようにシードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果は、物理的シードアドレスのビットＡＰｉｎ＜１＞に対応する。
【0159】
従って、図９に示すように、距離切替信号ＰＭ２がＨＩＧＨであり、隣々接ＲＨＡが指定されていて、且つ、優先非優先切替信号ＲＨＲ２ｎｄがＬＯＷであり、優先ＲＨＡが指定されているときには、シードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果がＬＯＷであれば、＋２の演算が指定され、シードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果がＨＩＧＨであれば、－２の演算が指定される。
【0160】
距離切替信号ＰＭ２がＬＯＷであり、隣々接ＲＨＡが指定されていて、且つ、優先非優先切替信号ＲＨＲ２ｎｄがＨＩＧＨであり、非優先ＲＨＡが指定されているときには、シードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果がＬＯＷであれば、－２の演算が指定され、シードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果がＨＩＧＨであれば、＋２の演算が指定される。
【0161】
ここで、「－２の演算」とは、Ｂ種のシードアドレスが割当てられている配線に対して物理的アドレスの順序で見て上位側に２だけ離れた配線に割当てられているＲＨＡ（上位側隣々接ＲＨＡ）を算出するための演算である。また、「＋２の演算」とは、Ｂ種のシードアドレスが割当てられている配線に対して物理的アドレスの順序で見て下位側に２だけ離れた配線に割当てられているＲＨＡ（下位側隣々接ＲＨＡ）を算出するための演算である。
【0162】
ここで、Ａ種のシードアドレス、上位側隣接ＲＨＡ、下位側隣接ＲＨＡ、優先隣接ＲＨＡ及び非優先隣接ＲＨＡを纏めると図８（ａ）に示すようになる。また、Ｂ種のシードアドレス、上位側隣々接ＲＨＡ、下位側隣々接ＲＨＡ、優先隣々接ＲＨＡ及び非優先隣々接ＲＨＡを纏めると図８（ｂ）に示すようになる。物理的アドレスと論理的アドレスの対応関係は図８（ｃ）に示すようになる。ここで、図８（ａ）及び図８（ｂ）の表に示すアドレスは全て論理的アドレスであるが、図８（ｃ）を参照することにより対応する物理的アドレスを求めることができる。
【0163】
Ａ種のシードアドレスに対応する上位側隣接ＲＨＡを求めるためには、図８（ｃ）の表を参照してＡ種のシードアドレスから物理的なＡ種のシードアドレスを求め、物理的なＡ種のシードアドレスよりも１だけ少ない物理的アドレスを物理的な上位側隣接ＲＨＡとして求める。物理的な上位側隣接ＲＨＡに対応する論理的アドレスが上位側隣接ＲＨＡである。
【0164】
Ａ種のシードアドレスに対応する下位側隣接ＲＨＡを求めるためには、図８（ｃ）の表を参照してＡ種のシードアドレスから物理的なＡ種のシードアドレスを求め、物理的なＡ種のシードアドレスよりも１だけ大きな物理的アドレスを物理的な下位側隣接ＲＨＡとして求める。物理的な下位側隣接ＲＨＡに対応する論理的アドレスが下位側隣接ＲＨＡである。
【0165】
Ｂ種のシードアドレスに対応する上位側隣々接ＲＨＡを求めるためには、図８（ｃ）の表を参照してＢ種のシードアドレスから物理的なＢ種のシードアドレスを求め、物理的なＢ種のシードアドレスよりも２だけ少ない物理的アドレスを物理的な上位側隣々接ＲＨＡとして求める。物理的な上位側隣々接ＲＨＡに対応する論理的アドレスが上位側隣々接ＲＨＡである。
【0166】
Ｂ種のシードアドレスに対応する下位側隣々接ＲＨＡを求めるためには、図８（ｃ）の表を参照してＢ種のシードアドレスから物理的なＢ種のシードアドレスを求め、物理的なＢ種のシードアドレスよりも２だけ大きな物理的アドレスを物理的な下位側隣々接ＲＨＡとして求める。物理的な下位側隣々接ＲＨＡに対応する論理的アドレスが下位側隣々接ＲＨＡである。
【0167】
【0168】
既に説明したように、修正４ビット加算部４０１は、計算するＲＨＡのＡｉｎ＜３：０＞の各ビットにそれぞれ対応する４個の半加算器４１１を備える。
【0169】
また、修正４ビット加算部４０１は、シードアドレスＳｅｅｄを物理的シードアドレスに変換するために、シードアドレスＳｅｅｄのビットＡｉｎ＜１＞に対応する排他的論理和ゲート４３２、シードアドレスＳｅｅｄのビットＡｉｎ＜２＞に対応する排他的論理和ゲート４３３を備える。
【0170】
排他的論理和ゲート４３２は、シードアドレスのビットＡｉｎ＜１＞とビットＡｉｎ＜３＞の排他的論理和演算の結果を物理的シードアドレスのビットＡＰｉｎ＜１＞として出力する。同様に、排他的論理和ゲート４３３は、シードアドレスのビットＡｉｎ＜２＞とビットＡｉｎ＜３＞の排他的論理和演算の結果を物理的シードアドレスのビットＡＰｉｎ＜２＞として出力する。
【0171】
また、物理的シードアドレスのビットＡＰｉｎ＜ｎ－１：３＞及びＡＰｉｎ＜０＞は、シードアドレスのビットＡｉｎ＜ｎ－１：３＞及びＡｉｎ＜０＞と同一である。
【0172】
従って、排他的論理和ゲート４３２、４３３が、シードアドレスＳｅｅｄから物理的シードアドレスへの変換部（本発明の「順方向アドレス変換部」に対応する。）の要部を構成する。
【0173】
更に、修正４ビット加算部４０１は、物理ＲＨＡをＲＨＡに逆変換するために、ＲＨＡのビットＡｏｕｔ＜１＞に対応する排他的論理和ゲート４８２、ＲＨＡのビットＡｏｕｔ＜２＞に対応する排他的論理和ゲート４８３を備える。
【0174】
排他的論理和ゲート４８２は、物理的ＲＨＡのビットＡＰｏｕｔ＜１＞とビットＡＰｏｕｔ＜３＞の排他的論理和演算の結果をＲＨＡのビットＡｏｕｔ＜１＞として出力する。同様に、排他的論理和ゲート４８３は、物理的ＲＨＡのビットＡＰｏｕｔ＜２＞とビットＡＰｏｕｔ＜３＞の排他的論理和演算の結果をＲＨＡのビットＡｏｕｔ＜２＞として出力する。
【0175】
また、ＲＨＡのビットＡｏｕｔ＜ｎ－１：３＞及びＡｏｕｔ＜０＞は、物理的ＲＨＡのビットＡＰｏｕｔ＜ｎ－１：３＞及びＡＰｏｕｔ＜０＞と同一である。
【0176】
従って、排他的論理和ゲート４８２、４８３が、物理的ＲＨＡからＲＨＡへの変換部（本発明の「逆方向アドレス変換部」に対応する。）の要部を構成する。
【0177】
更に、修正４ビット加算部４０１は、距離切替信号ＰＭ２の論理レベルを反転した信号ＥＮ１を計算する論理反転ゲート４３１を備える。
【0178】
更に、修正４ビット加算部４０１は、マルチプレクサ４３４及び排他的論理和ゲート４３５を備える。排他的論理和ゲート４３２、４３５及びマルチプレクサ４３４は、図９を参照して説明した信号の組合せによりプラスマイナス切替信号ＳＷＰＭを計算するために利用される。
【0179】
更に、修正４ビット加算部４０１は、マルチプレクサ４８１を備える。マルチプレクサ４８１は、距離切替信号ＰＭ２による制御により、信号ＥＮ２として、論理レベルＨＩＧＨの信号又は最下位ビットに対応した半加算器４１１からのキャリーアウトＣ＜０＞を出力する。
【0180】
ここで、最下位ビット＜０＞に対応する半加算器４１１から最上位ビット＜ｎ－１＞に対応する半加算器４１１とマルチプレクサ４８１が本発明の「物理的アドレスシフト部」に対応する。
【0181】
次に、動作についての説明をすると、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、これにより、Ａ種のシードアドレスに基づいて隣接ＲＨＡを計算することを指定しているときには、論理レベルがＨＩＧＨである信号ＥＮ１が、最下位ビットに対応する半加算器４１１のキャリーイン端子（排他的論理和ゲート４１２と論理積ゲート４１４に共通な入力端子）に入力される。従って、第１種シードアドレスのビットＡｉｎ＜０＞の論理レベルの反対の論理レベルがＲＨＡのビットＡｏｕｔ＜０＞の論理レベルになる。
【0182】
また、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、これにより、Ａ種のシードアドレスに基づいて隣接ＲＨＡを計算することを指定していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷであり、これにより、２つの隣接ＲＨＡのうち優先隣接ＲＨＡを計算することを指定しているときには、マルチプレクサ４３４及び排他的論理和ゲート４３５により、プラスマイナス切替信号ＳＷＰＭは、Ａｉｎ＜０＞の論理レベルを持つようになる。従って、このときには、ＲＨＡを次のようにして計算する。
【0183】
Ａ種のシードアドレスのビットＡｉｎ＜０＞がＬＯＷであれば、プラスマイナス切替信号ＳＷＰＭはＬＯＷになり、２つの隣接ＲＨＡのうち下位側隣接（＋１）ＲＨＡを優先隣接ＲＨＡとして計算する。他方で、Ａ種のシードアドレスのビットＡｉｎ＜０＞がＨＩＧＨであれば、プラスマイナス切替信号ＳＷＰＭはＨＩＧＨになり、２つの隣接ＲＨＡのうち上位側（－１）隣接ＲＨＡを優先隣接ＲＨＡとして計算する。これらの場合、必要な演算は、最下位ビットＡｉｎ＜０＞を反転する演算のみである。計算部２４９に含まれる何れの半加算器４１１においてもキャリー処理が不要になる。但し、排他的論理和ゲート４３２、４３３、４８２及び４８３における演算は実行される。
【0184】
また、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、これにより、Ａ種のシードアドレスに基づいて隣接ＲＨＡを計算することを指定していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨであり、これにより、２つの隣接ＲＨＡのうち非優先隣接ＲＨＡを計算することを指定しているときには、マルチプレクサ４３４及び排他的論理和ゲート４３５により、プラスマイナス切替信号ＳＷＰＭは、Ａｉｎ＜０＞を反転した論理レベルを持つようになる。従って、このときには、ＲＨＡを次のようにして計算する。
【0185】
Ａ種のシードアドレスのビットＡｉｎ＜０＞がＬＯＷであれば、プラスマイナス切替信号ＳＷＰＭはＨＩＧＨになり、２つの隣接ＲＨＡのうち上位側隣接（－１）ＲＨＡを非優先隣接ＲＨＡとして計算する。他方で、Ａ種のシードアドレスのビットＡｉｎ＜０＞がＨＩＧＨであれば、プラスマイナス切替信号ＳＷＰＭはＬＯＷになり、２つの隣接ＲＨＡのうち下位側隣接（＋１）ＲＨＡを非優先隣接ＲＨＡとして計算する。これらの場合、必要な演算は、最下位ビットＡｉｎ＜０＞を反転する演算のみではない。計算部２４９に含まれる少なくとも一部の半加算器４１１におけるキャリー処理を含んだ処理も必要になる。なお、排他的論理和ゲート４３２、４３３、４８２及び４８３における演算も実行される。
【0186】
また、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであり、これにより、Ｂ種のシードアドレスに基づいて隣々接ＲＨＡを計算することを指定していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷであり、これにより、２つの隣々接ＲＨＡのうち優先隣々接ＲＨＡを計算することを指定しているときには、マルチプレクサ４３４及び排他的論理和ゲート４３５により、プラスマイナス切替信号ＳＷＰＭは、Ａｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和の論理レベル（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞の論理レベル）を持つようになる。従って、このときには、ＲＨＡを次のようにして計算する。
【0187】
Ｂ種のシードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞）がＬＯＷであれば、プラスマイナス切替信号ＳＷＰＭはＬＯＷになり、２つの隣々接ＲＨＡのうち下位側隣々接（＋２）ＲＨＡを優先隣々接ＲＨＡとして計算する。他方で、Ｂ種のシードアドレスのビットＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞）がＨＩＧＨであれば、プラスマイナス切替信号ＳＷＰＭはＨＩＧＨになり、２つの隣々接ＲＨＡのうち上位側隣々接（－２）ＲＨＡを優先隣々接ＲＨＡとして計算する。これらの場合、必要な演算は、Ｂ種のシードアドレスの第２最下位ビットＡＰｉｎ＜１＞を反転する演算のみである。計算部２４９に含まれる何れの半加算器４１１においてもキャリー処理が不要になる。但し、排他的論理和ゲート４３２、４３３、４８２及び４８３における演算は実行される。
【0188】
また、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであり、これにより、Ｂ種のシードアドレスに基づいて隣々接ＲＨＡを計算することを指定していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨであり、これにより、２つの隣々接ＲＨＡのうち非優先隣々接ＲＨＡを計算することを指定しているときには、マルチプレクサ４３４及び排他的論理和ゲート４３５により、プラスマイナス切替信号ＳＷＰＭは、Ａｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和を反転した論理レベル（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞の論理レベルを反転した論理レベル）を持つようになる。従って、このときには、物理ＲＨＡを次のようにして計算する。
【0189】
Ｂ種のシードアドレスのビットＡｉｎ＜０＞とＡｉｎ＜３＞の排他的論理和演算の結果（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞）がＬＯＷであれば、プラスマイナス切替信号ＳＷＰＭはＨＩＧＨになり、２つの隣々接ＲＨＡのうち上位側隣々接（－２）ＲＨＡを非優先隣々接ＲＨＡとして計算する。他方で、Ｂ種のシードアドレスのＡｉｎ＜１＞とＡｉｎ＜３＞の排他的論理和演算の結果（つまり、Ｂ種のシードアドレスに対応する物理的アドレスの第２最下位ビットＡＰｉｎ＜１＞）がＨＩＧＨであれば、プラスマイナス切替信号ＳＷＰＭはＬＯＷになり、２つの隣々接ＲＨＡのうち下位側隣々接（＋２）ＲＨＡを優先隣々接ＲＨＡとして計算する。これらの場合、必要な演算は、Ｂ種のシードアドレスの第２最下位ビットＡＰｉｎ＜１＞を反転する演算のみではない。計算部２４９に含まれる少なくとも一部の半加算器４１１におけるキャリー処理を含んだ処理も必要になる。なお、排他的論理和ゲート４３２、４３３、４８２及び４８３における演算も実行される。
【0190】
ここで、説明が一部重複するが、図４を参照すると、優先非優先切替信号ＲＨＲ２ｎｄ及び距離切替信号ＰＭ２の論理レベルがＬＯＷである期間において、第１のサンプリング信号ＳａｍｐｌｅによりＡ種のシードアドレスＳ１が更新された直後においてシードアドレスＳ１の最下位ビットを反転することのみによりＡ種の隣接ＲＨＡの更新をすることができるようになる。これは、２つの隣接ＲＨＡ（上位側隣接ＲＨＡ及び下位側隣接ＲＨＡ）のうち何れかを優先隣接ＲＨＡとして上記の論理により選択しているからである。
【0191】
また、距離切替信号ＰＭ２の論理レベルがＬＯＷを維持している期間に優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷからＨＩＧＨに変化したならば、これに同期して優先隣接ＲＨＡは非優先隣接ＲＨＡに切り替えられる。つまり、優先隣接ＲＨＡとして上位側隣接アドレスが選択されているならば、非優先隣接ＲＨＡとしての下位側隣接アドレスに切り替えられる。逆に、優先隣接ＲＨＡとして下位側隣接アドレスが選択されているならば、非優先隣接ＲＨＡとしての上位側隣接アドレスに切り替えられる。
【0192】
また、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間においては、第１のサンプリング信号ＳａｍｐｌｅによりＡ種のシードアドレスＳ１が更新されても、計算部２４９に供給されるシードアドレスＳｅｅｄは優先非優先切替信号ＲＨＲ２ｎｄにより制御されているラッチ２４１によりホールドされるので、この期間におけるＲＨＡの更新を避けることができる。つまり、距離切替信号ＰＭ２の論理レベルがＬＯＷであり、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間において、新たなシードアドレスに基づいて、キャリー処理を含む処理によりＲＨＡの更新をすることを避けることができる。
【0193】
同様に、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷであり、距離切替信号ＰＭ２の論理レベルがＨＩＧＨである期間において、第２のサンプリング信号Ｓａｍｐｌｅ２によりＢ種のシードアドレスＳ２が更新された直後において一群の半加算器４１１についてみるとＢ種のシードアドレスＳ２に対応する物理的アドレスの第２最下位ビットを反転することのみによりＲＨＡに対応する物理的アドレスの更新をすることができるようになる。これは、２つの隣々接ＲＨＡ（上位側隣々接ＲＨＡ及び下位側隣々接ＲＨＡ）のうち何れかを優先隣々接ＲＨＡとして上記の論理により選択しているからである。
【0194】
また、距離切替信号ＰＭ２の論理レベルがＨＩＧＨを維持している期間に優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＬＯＷからＨＩＧＨに変化したならば、これに同期して優先隣々接ＲＨＡは非優先隣々接ＲＨＡに切り替えられる。つまり、優先隣々接ＲＨＡとして上位側隣々接アドレスが選択されているならば、下位側隣々接アドレスに切り替えられる。逆に、優先隣々接ＲＨＡとして下位側隣々接アドレスが選択されているならば、上位側隣々接アドレスに切り替えられる。
【0195】
また、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであり、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間においては、第２のサンプリング信号Ｓａｍｐｌｅ２によりＢ種のシードアドレスＳ２が更新されても、計算部２４９に供給されるシードアドレスＳｅｅｄは優先非優先切替信号ＲＨＲ２ｎｄにより制御されているラッチ２４１によりホールドされるので、この期間におけるＲＨＡの更新を避けることができる。つまり、距離切替信号ＰＭ２の論理レベルがＨＩＧＨであり、優先非優先切替信号ＲＨＲ２ｎｄの論理レベルがＨＩＧＨである期間において、新たなシードアドレスに基づいて、キャリー処理を含む処理によりＲＨＡの更新をすることを避けることができる。
【0196】
［第２実施形態］
第２実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第２実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。第２実施形態では、修正４ビット加算部４０１において図１１に示す真理表に基づいた計算をする。
第２実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第２実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。第２実施形態では、修正４ビット加算部４０１において図１１に示す真理表に基づいた計算をする。
【0197】
図１１に示す真理表と記載が重複するが、シードアドレス（論理的シードアドレス）の下位４ビットをＡ＜３：０＞により表記し、ＲＨＡ（論理的ＲＨＡ）の下位４ビットをＢ＜３：０＞により表記し、計算部２４９の内部における第３最下位ビットからのキャリーアウトをＣ３により表記するならば、ＲＨＡの下位４ビットＢ＜３：０＞に含まれる各ビットＢ３～Ｂ０及びキャリーアウトＣ３を、シードアドレスの下位４ビットＡ＜３：０＞に含まれる各ビットＡ３～Ａ０に基づいて下記の論理式を持つ演算１から演算４により計算することができる。
【0198】
（演算１）隣接優先ＲＨＡ（ＰＭ２＝ＬＯＷ、ＲＨＲ２ｎｄ＝ＬＯＷ）
Ｂ０ ＝ ！Ａ０
Ｂ１ ＝ Ａ１
Ｂ２ ＝ Ａ２
Ｂ３ ＝ Ａ３
Ｃ３ ＝ ０
（演算２）隣接非優先ＲＨＡ（ＰＭ２＝ＬＯＷ、ＲＨＲ２ｎｄ＝ＨＩＧＨ）
Ｂ０ ＝ ！Ａ０
Ｂ１ ＝ Ａ１＾ ｛（Ａ０＾Ａ１＾Ａ３）｜ （Ａ１＾Ａ２）｝
Ｂ２ ＝ Ａ２＾！｛（Ａ０＾Ａ１＾Ａ３）｜！（Ａ１＾Ａ２）｝
Ｂ３ ＝ Ａ３＾！｛（Ａ０＾Ａ１＾Ａ３）｜ （Ａ１＾Ａ２）｝
Ｃ３ ＝ （！Ａ０＾Ａ３）＆（Ａ１｜Ａ２）
（演算３）隣々接優先ＲＨＡ（ＰＭ２＝ＨＩＧＨ、ＲＨＲ２ｎｄ＝ＬＯＷ）
Ｂ０ ＝ Ａ０
Ｂ１ ＝ ！Ａ１
Ｂ２ ＝ Ａ２
Ｂ３ ＝ Ａ３
Ｃ３ ＝ ０
（演算４）隣々接非優先ＲＨＡ（ＰＭ２＝ＨＩＧＨ、ＲＨＲ２ｎｄ＝ＨＩＧＨ）
Ｂ０ ＝ Ａ０
Ｂ１ ＝ Ａ２
Ｂ２ ＝ Ａ１
Ｂ３ ＝ Ａ３＾！（Ａ１＾Ａ２）
Ｃ３ ＝ ！（Ａ１｜Ａ２）
ここで、
！：ＮＯＴ
｜：ＯＲ
＆：ＡＮＤ
＾：ＯＲ
である。
Ｂ０ ＝ ！Ａ０
Ｂ１ ＝ Ａ１
Ｂ２ ＝ Ａ２
Ｂ３ ＝ Ａ３
Ｃ３ ＝ ０
（演算２）隣接非優先ＲＨＡ（ＰＭ２＝ＬＯＷ、ＲＨＲ２ｎｄ＝ＨＩＧＨ）
Ｂ０ ＝ ！Ａ０
Ｂ１ ＝ Ａ１＾ ｛（Ａ０＾Ａ１＾Ａ３）｜ （Ａ１＾Ａ２）｝
Ｂ２ ＝ Ａ２＾！｛（Ａ０＾Ａ１＾Ａ３）｜！（Ａ１＾Ａ２）｝
Ｂ３ ＝ Ａ３＾！｛（Ａ０＾Ａ１＾Ａ３）｜ （Ａ１＾Ａ２）｝
Ｃ３ ＝ （！Ａ０＾Ａ３）＆（Ａ１｜Ａ２）
（演算３）隣々接優先ＲＨＡ（ＰＭ２＝ＨＩＧＨ、ＲＨＲ２ｎｄ＝ＬＯＷ）
Ｂ０ ＝ Ａ０
Ｂ１ ＝ ！Ａ１
Ｂ２ ＝ Ａ２
Ｂ３ ＝ Ａ３
Ｃ３ ＝ ０
（演算４）隣々接非優先ＲＨＡ（ＰＭ２＝ＨＩＧＨ、ＲＨＲ２ｎｄ＝ＨＩＧＨ）
Ｂ０ ＝ Ａ０
Ｂ１ ＝ Ａ２
Ｂ２ ＝ Ａ１
Ｂ３ ＝ Ａ３＾！（Ａ１＾Ａ２）
Ｃ３ ＝ ！（Ａ１｜Ａ２）
ここで、
！：ＮＯＴ
｜：ＯＲ
＆：ＡＮＤ
＾：ＯＲ
である。
【0199】
ここで、ビットＢ０についての計算式を除き、隣接非優先ＲＨＡに対応する計算式に含まれるＡ０をＡ１＾Ａ３に置き換えることにより、隣々接非優先ＲＨＡに対応する計算式を得ることができる。
【0200】
上記の計算をするためには、例えば、修正４ビット加算部４０１に図１２に示すような構成を持たせればよい。図１２に示す修正４ビット加算部４０１は、上記の演算（１）に対応した演算部５０１と、上記の演算（２）に対応した演算部５０２と、上記の演算（３）に対応した演算部５０３と、上記の演算（４）に対応した演算部５０４と、演算部５０１、５０２、５０３及び５０４から出力のうち何れかを距離切替信号ＰＭ２、ＲＨＲ２ｎｄに応じて切り替えて選択する選択回路５０５と、を含む。
【0201】
第２実施形態によれば、第１実施形態とは異なり、シードアドレスから物理的シードアドレスへの変換、物理的ＲＨＡからＲＨＡへの変換が不要である。
【0202】
［第３実施形態］
第３実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第３実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。
第３実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第３実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。
【0203】
第３実施形態も、第２実施形態と同様に、第１実施形態とは異なり、シードアドレスから物理的シードアドレスへの変換、物理的ＲＨＡからＲＨＡへの変換を不要にした構成を有する。
【0204】
第２実施形態では、選択回路５０５を機能的なブロックとして扱っていた。これに対して、第３実施形態では、選択回路５０５の内部の論理回路を具体化した上で、ＲＨＡの各ビットＢ０からＢ３とキャリーＣ０についての論理回路を１つにまとめている。つまり、第３実施形態では、演算部５０１から演算部５０４及び選択回路５０５に含まれる論理回路を１つの論理回路にまとめている。
【0205】
図１３に示す回路も、距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄの組合せに従って、下位４ビットについてシードアドレスに対応した優先隣接ＲＨＡ、非優先隣接ＲＨＡ、優先隣々接ＲＨＡ又は非優先隣々接ＲＨＡを計算して出力する。
【0206】
なお、上記の演算ｉ（ｉ＝１～４）に対応した演算と選択に対応した演算を含む演算を演算ｉとして捉えてもよい。
【0207】
［第４実施形態］
第４実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第４実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。
第４実施形態の基本的な構成は、第１実施形態の基本的な構成と同様であるので、重複した記載を省略する。第４実施形態は、計算部２４９に含まれる修正４ビット加算部４０１の構成が第１実施形態に対して異なる。
【0208】
第４実施形態も、第２実施形態及び第３実施形態と同様に、第１実施形態とは異なり、シードアドレスから物理的シードアドレスへの変換、物理的ＲＨＡからＲＨＡへの変換を不要にした構成を有する。
【0209】
第２実施形態では、選択回路５０５を機能的なブロックとして扱っていた。これに対して、第４実施形態では、選択回路５０５の内部の論理回路を具体化した上で、ＲＨＡの各ビットＢ０からＢ３とキャリーＣ０についての論理回路を１つにまとめている。つまり、第４実施形態では、図１４に示すように、演算部５０１から演算部５０４及び選択回路５０５に含まれる論理回路を１つの論理回路にまとめている。この点においては、第４実施形態による修正４ビット加算部４０１は、第３実施形態による修正４ビット加算部４０１と共通である。
【0210】
第３実施形態による修正４ビット加算部４０１とは異なり、第４実施形態による修正４ビット加算部４０１は、次に説明するような互換性を持つ。
【0211】
図１４に示すように、第４実施形態による論理回路は、第１の部分５１１を第２の部分５１３に結合させた形式を持っている。ここで、図１５に示すように、図１４の第１の部分５１１を第３の部分５１５に交換し、第３の部分５１５を第２の部分５１３に結合させることが可能である。なお、第１の部分５１１及び第２の部分５１３が組合せ回路を含むのに対して、第３の部分５１５は組合せ回路を含まず、配線のみにより構成されている。
【0212】
図１４に示すように修正４ビット加算部４０１が第１の部分５１１及び第２の部分５１３を結合して構成されている場合には、修正４ビット加算部４０１は、隣接ＲＨＡ及び隣々接ＲＨＡを出力する。他方で、図１５に示すように修正４ビット加算部４０１が第３の部分５１５及び第２の部分５１３を結合して構成されている場合には、修正４ビット加算部４０１は、隣接ＲＨＡを出力するが隣々接ＲＨＡを出力しない。
【0213】
より詳細に説明すると、第１の部分５１１は、シードアドレスの最下位ビットＡｉｎ＜０＞、第２最下位ビットＡｉｎ＜１＞及び第４最下位ビットＡｉｎ＜３＞並びに距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄを入力する。また、第１の部分５１１は、現在の単位期間がＡ種の期間であることを距離切替信号ＰＭ２が示しているときには、シードアドレスの最下位ビットＡｉｎ＜０＞及び第２最下位ビットＡｉｎ＜１＞の論理レベルを維持したままの信号を出力する。更に、第１の部分５１１は、現在の単位時間がＢ種の期間であることを距離切替信号ＰＭ２が示しているときには、シードアドレスの最下位ビットＡｉｎ＜０＞、第２最下位ビットＡｉｎ＜１＞及び第４最下位ビットＡｉｎ＜３＞並びに距離切替信号ＰＭ２及び優先非優先切替信号ＲＨＲ２ｎｄを第１の部分５１１に含まれる第１組合わせ回路に通したことにより得た信号を出力する。
【0214】
つまり、現在の単位期間がＡ種の期間であることを距離切替信号ＰＭ２が示しているときには、第１の部分５１１が出力する信号Ａ０ｐ及び信号Ａ０ｄは、シードアドレスの最下位ビットＡｉｎ＜０＞と同一の論理レベルを持ち、第１の部分５１１が出力する信号Ａ１ｐは、シードアドレスの第２最下位ビットＡｉｎ＜１＞と同一の論理レベルを持つ。
【0215】
また、現在の単位期間がＢ種の期間であることを距離切替信号ＰＭ２が示しているときには、第１の部分５１１が出力する信号Ａ０ｐの論理レベルは、シードアドレスの最下位ビットＡｉｎ＜０＞の論理レベルを反転したレベルである。信号Ａ０ｄの論理レベルは、シードアドレスの最下位ビットＡｉｎ＜０＞と第４最下位ビットＡｉｎ＜３＞の排他的論理和の論理レベルを持つ。
【0216】
現在の単位期間がＢ種の期間であることを距離切替信号ＰＭ２が示していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄが優先期間であることを示しているときには、信号Ａ１ｐは、シードアドレスの第２最下位ビットＡｉｎ＜１＞を反転した論理レベルを持つ。他方で、現在の単位期間がＢ種の期間であることを距離切替信号ＰＭ２が示していて、且つ、優先非優先切替信号ＲＨＲ２ｎｄが非優先期間であることを示しているときには、信号Ａ１ｐは、シードアドレスの第２最下位ビットＡｉｎ＜１＞と同一の論理レベルを持つ。
【0217】
第２の部分５１３において、信号Ａ０ｐは、ＲＨＡの最下位ビットＡｏｕｔ＜０＞に対応した排他的論理和ゲート５２１に入力される。信号Ａ０ｄは、ＲＨＡのビットＡｏｕｔ＜３：０＞及び信号ＳＷＰＭに関連した排他的論理和ゲート５２７及び反転ゲート５２９に入力される。信号Ａ１ｐは、ＲＨＡの第２最下位ビットＡｏｕｔ＜１＞に対応した排他的論理和ゲート５２３に入力される。
【0218】
図１５を参照すると、第３の部分５１５において、シードアドレスのビットＡｉｎ＜０＞がそのまま信号Ａ０ｐ及びＡ０ｄになり、シードアドレスのビットＡｉｎ＜１＞がそのまま信号Ａ１ｐになる。
【0219】
このような構成により、互換性を図ることができる。つまり、隣接ＲＨＡのみを計算することが要求されている場合には、第３の部分５１５及び第２の部分５１３を結合して修正４ビット加算部４０１を構成する。また、隣接ＲＨＡ及び隣々接ＲＨＡを計算することが要求されている場合には、第１の部分５１１及び第２の部分５１３を結合して修正４ビット加算部４０１を構成する。
【0220】
なお、互換性のために第１の部分５１１と第３の部分５１５を交換する必要性がないのであれば、図１４の回路において、第１の部分５１１を常に第２の部分５１３と結合させておいてもよい。同様に、図１５の回路において、第３の部分５１５を常に第２の部分５１３と結合させておいてもよい。
【0221】
上述したように、本実施形態のＲＨＡ計算回路によれば、ロウハンマーリフレッシュアドレスの計算を小さな回路規模で行うことができる。
【0222】
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0223】
例えば、上述した各実施形態では、図５に示した配線及びサブワードドライバの配置に従った論理的アドレスと物理的アドレスとの対応関係を前提にしているが、他の配置と対応関係を前提にしてもよい。例えば、各シードアドレスに対応する２つの隣接ＲＨＡのうちの少なくとも一方を簡素化した回路により計算することができるのであれば、その一方のＲＨＡを優先ＲＨＡにすることができる。同様に、各シードアドレスに対応する２つの隣々接ＲＨＡのうち少なくとも一方を簡素化した回路により計算することができるのであれば、その一方のＲＨＡを優先ＲＨＡにすることができる。
【0224】
特に、上述した各実施形態では、１６本のワード線をパターンの繰り返しの周期とした配置に従っているが、他の本数のワード線をパターンの繰り返しとした配置に従うように変更してもよい。
【符号の説明】
【0225】
１００…半導体記憶装置
１０１－１～１０１－Ｎ…第１のメモリブロック～第Ｎのメモリブロック
２０１…リフレッシュコントロール部
２０３…ロウハンマーリフレッシュアドレス計算部
２０５…行アドレスマルチプレクサ
２２１…乱数発生部
２２５…メモリアレイ
２４７…制御部
２４９…計算部
１０１－１～１０１－Ｎ…第１のメモリブロック～第Ｎのメモリブロック
２０１…リフレッシュコントロール部
２０３…ロウハンマーリフレッシュアドレス計算部
２０５…行アドレスマルチプレクサ
２２１…乱数発生部
２２５…メモリアレイ
２４７…制御部
２４９…計算部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【手続補正書】
【提出日】2024-10-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算回路であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
【請求項2】
前記制御部は、現在の単位期間がＡ種のシードアドレスに基づいて前記上位側隣接ロウハンマーリフレッシュアドレス又は前記下位側隣接ロウハンマーリフレッシュアドレスを計算するＡ種の期間及びＢ種のシードアドレスに基づいて前記上位側隣々接ロウハンマーリフレッシュアドレス又は前記下位側隣々接ロウハンマーリフレッシュアドレスを計算するＢ種の期間の何れであるのかを識別するための第１の識別信号と、各単位期間において現在が該単位期間の開始から開始する優先ロウハンマーリフレッシュアドレスを生成するための優先期間及び該単位期間の途中から開始する非優先ロウハンマーリフレッシュアドレスを生成する非優先期間の何れに属するのかを識別するための第２の識別信号を前記計算部に供給し、
前記計算部は、前記第１の識別信号及び前記第２の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
前記計算部は、前記第１の識別信号及び前記第２の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項3】
前記計算部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第２の演算により非優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項4】
前記計算部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第４の演算により非優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２又は３に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２又は３に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項5】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項6】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項7】
前記計算部は、前記Ｂ種の期間において前記優先期間が前記非優先期間に変更されたならば、変更前において出力している優先隣々接ロウハンマーリフレッシュアドレスを算出したときに用いられた前記Ｂ種のシードアドレスに基づいて非優先隣々接ロウハンマーリフレッシュアドレスを前記第４の演算により計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項8】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項9】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項10】
前記Ａ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した行アドレスをランダムなタイミングで発生した第１のサンプリング信号によりサンプリングすることにより取得したものであり、
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項11】
前記計算部は、
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項12】
前記計算部は、
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項13】
行列状に並ぶ複数のメモリセルを含む前記メモリアレイと、
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
【請求項14】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算方法であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により優先的に計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により優先的に計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。
【手続補正書】
【提出日】2025-01-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算回路であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により相補的に算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により相補的に算出する計算部と、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、前記第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により計算するように前記計算部の動作を制御する制御部と、を備える、
ロウハンマーリフレッシュアドレス計算回路。
【請求項2】
前記制御部は、現在の単位期間がＡ種のシードアドレスに基づいて前記上位側隣接ロウハンマーリフレッシュアドレス又は前記下位側隣接ロウハンマーリフレッシュアドレスを計算するＡ種の期間及びＢ種のシードアドレスに基づいて前記上位側隣々接ロウハンマーリフレッシュアドレス又は前記下位側隣々接ロウハンマーリフレッシュアドレスを計算するＢ種の期間の何れであるのかを識別するための第１の識別信号と、各単位期間において現在が該単位期間の開始から開始する優先ロウハンマーリフレッシュアドレスを生成するための優先期間及び該単位期間の途中から開始する非優先ロウハンマーリフレッシュアドレスを生成する非優先期間の何れに属するのかを識別するための第２の識別信号を前記計算部に供給し、
前記計算部は、前記第１の識別信号及び前記第２の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
前記計算部は、前記第１の識別信号及び前記第２の識別信号に基づいて、前記Ａ種の期間であり且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算し、前記Ｂ種の期間であり且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項3】
前記計算部は、前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第２の演算により非優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項4】
前記計算部は、前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第４の演算により非優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項３に記載のロウハンマーリフレッシュアドレス計算回路。
請求項３に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項5】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されたならば、現在の前記Ａ種の期間が終了した後に追加の前記Ａ種の期間を連続させ、
前記計算部は、
連続後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種の期間であり且つ前記非優先期間である期間において更新された前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項6】
前記制御部は、
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ａ種の期間であり且つ前記非優先期間である期間において、前記Ａ種のシードアドレスが更新されなかったならば、現在の前記Ａ種の期間が終了した後に前記Ｂ種の期間を連続させ、
前記計算部は、
更新後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項7】
前記計算部は、前記Ｂ種の期間において前記優先期間が前記非優先期間に変更されたならば、変更前において出力している優先隣々接ロウハンマーリフレッシュアドレスを算出したときに用いられた前記Ｂ種のシードアドレスに基づいて非優先隣々接ロウハンマーリフレッシュアドレスを前記第４の演算により計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項8】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されたならば、現在の前記Ｂ種の期間が終了した後に追加の前記Ｂ種の期間を連続させ、
前記計算部は、
連続後の前記Ｂ種の期間且つ前記優先期間である期間において、前記Ｂ種の期間であり且つ前記非優先期間である期間において更新された前記Ｂ種のシードアドレスに基づいて前記第３の演算により前記優先隣々接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項9】
前記制御部は、
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種の期間であり且つ前記非優先期間である期間において、前記Ｂ種のシードアドレスが更新されなかったならば、現在の前記Ｂ種の期間が終了した後に前記Ａ種の期間を連続させ、
前記計算部は、
更新後の前記Ａ種の期間且つ前記優先期間である期間において、前記Ａ種のシードアドレスに基づいて前記第１の演算により前記優先隣接ロウハンマーリフレッシュアドレスを計算する、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項10】
前記Ａ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した行アドレスをランダムなタイミングで発生した第１のサンプリング信号によりサンプリングすることにより取得したものであり、
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記Ｂ種のシードアドレスは、前記メモリアレイに対するアクセスで使用した前記行アドレスをランダムなタイミングで発生し且つ前記第１のサンプリング信号から独立した第２のサンプリング信号によりサンプリングすることにより取得したものである、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項11】
前記計算部は、
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
論理アドレス空間上の前記シードアドレスを、所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、物理アドレスに変換する順方向アドレス変換部と、
物理アドレスに変換されたシードアドレスに基づいて、±１又は±２の加減算によって、第１から第４の物理的ロウハンマーリフレッシュアドレスの何れかを演算する物理的アドレスシフト部と、
前記所定のメモリセルの物理的配置又はワード線の物理的配置情報に従って、前記第１から第４の物理的ロウハンマーリフレッシュアドレスを論理アドレスに逆変換して、論理アドレス空間上の前記上位側隣接ロウハンマーリフレッシュアドレス、前記下位側隣接ロウハンマーリフレッシュアドレス、前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスの何れかとして求める逆方向アドレス変換部とを、備える、
請求項１に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項12】
前記計算部は、
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
前記シードアドレスの最下位ビット、第２最下位ビット及び第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を入力し、前記現在の単位期間が前記Ａ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力し、前記現在の単位時間が前記Ｂ種の期間であることを前記第１の識別信号が示しているときには、前記シードアドレスの前記最下位ビット、前記第２最下位ビット及び前記第４最下位ビット並びに前記第１の識別信号及び前記第２の識別信号を自第１の部分に含まれる第１組合わせ回路に通したことにより得た信号を出力する第１の部分と、
前記第１の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力する第２の部分と、
を備え、
前記第１の部分が前記第２の部分に接続されたときには、自ロウハンマーリフレッシュアドレス計算回路においては、前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分及び隣々接ロウハンマーリフレッシュアドレスに係る部分の双方が構成され、
前記シードアドレスの最下位ビット及び第２最下位ビットを入力し、前記シードアドレスの前記最下位ビット及び前記第２最下位ビットの論理レベルを維持したままの信号を出力する第３の部分が前記第２の部分に接続されたときには、前記第２の部分は、前記第３の部分から入力した信号、前記シードアドレスの第３最下位ビット及び前記第４最下位ビット並びに前記第２の識別信号を自第２の部分に含まれる前記第２組合せ回路に通したことにより得た前記ロウハンマーリフレッシュアドレスの下位４ビットを出力し、自ロウハンマーリフレッシュアドレス計算回路に相応する計算回路においては前記計算部及び前記制御部の隣接ロウハンマーリフレッシュアドレスに係る部分が構成される、
請求項２に記載のロウハンマーリフレッシュアドレス計算回路。
【請求項13】
行列状に並ぶ複数のメモリセルを含む前記メモリアレイと、
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
請求項１～１２の何れかに記載のロウハンマーリフレッシュアドレス計算回路と、
を備え、
前記ロウハンマーリフレッシュアドレス計算回路により計算された前記ロウハンマーリフレッシュアドレスを行アドレスとして有するワード線に対応する複数のメモリセルがリフレッシュされる、
半導体記憶装置。
【請求項14】
ロウハンマーリフレッシュアドレスの計算をするためのロウハンマーリフレッシュアドレス計算方法であって、
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。
行列状に並ぶ複数のメモリセルを含むメモリアレイにおいてシードアドレスが割り当てられているワード線に対して上位側に隣接するワード線に対応する上位側隣接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して下位側に隣接するワード線に対応する下位側隣接ロウハンマーリフレッシュアドレスを第１の演算又は該第１の演算よりも演算量が多い第２の演算により算出し、前記シードアドレスが割り当てられているワード線に対して前記上位側に隣々接するワード線に対応する上位側隣々接ロウハンマーリフレッシュアドレス及び前記シードアドレスが割り当てられているワード線に対して前記下位側に隣々接するワード線に対応する下位側隣々接ロウハンマーリフレッシュアドレスを第３の演算又は該第３の演算よりも演算量が多い第４の演算により算出する計算ステップと、
前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣接ロウハンマーリフレッシュアドレス及び前記下位側隣接ロウハンマーリフレッシュアドレスのうち、前記第１の演算で得られるアドレスを優先隣接ロウハンマーリフレッシュアドレスとして前記第１の演算により計算し、前記シードアドレスが更新されたことを契機として、更新された前記シードアドレスに対応する前記上位側隣々接ロウハンマーリフレッシュアドレス及び前記下位側隣々接ロウハンマーリフレッシュアドレスのうち、第３の演算で得られるアドレスを優先隣々接ロウハンマーリフレッシュアドレスとして前記第３の演算により計算するように前記計算ステップを制御する制御ステップと、を含む、
ロウハンマーリフレッシュアドレス計算方法。