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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025003938
(43)【公開日】2025-01-14
(54)【発明の名称】スピン軌道－スピン軌道ロジック
(51)【国際特許分類】
H10D 48/40 20250101AFI20250106BHJP
【ＦＩ】
H01L29/82 Z
【審査請求】未請求
【請求項の数】26
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024097248
(22)【出願日】2024-06-17
(31)【優先権主張番号】63/521,306
(32)【優先日】2023-06-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/645,189
(32)【優先日】2024-04-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】304021417
【氏名又は名称】国立大学法人東京科学大学
(71)【出願人】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100109047
【弁理士】
【氏名又は名称】村田 雄祐
(74)【代理人】
【識別番号】100109081
【弁理士】
【氏名又は名称】三木 友由
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】ファム ナム ハイ
(72)【発明者】
【氏名】クアン レイ
(72)【発明者】
【氏名】リウ シャオユン
(72)【発明者】
【氏名】ブライアン アール ヨーク
(72)【発明者】
【氏名】チャーニー ファン
(72)【発明者】
【氏名】高野 公史
(57)【要約】 （修正有）
【課題】スピン軌道－スピン軌道（ＳＯ－ＳＯ）ロジックセルを利用する集積回路を提供する。
【解決手段】集積回路は、複数のＳＯ－ＳＯロジックセル２５０を備え、各ＳＯ－ＳＯロジックセルは、第１スピン軌道トルク（ＳＯＴ１）層２０４と、第２スピン軌道トルク（ＳＯＴ２）層２１４と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層（ＦＭ）２０８と、を備える。各ＳＯ－ＳＯロジックセルは、ＳＯＴ１層の平面の面内にある第１電流経路Ｉｉｎｐｕｔと、ＳＯＴ２層の平面に対して垂直である第２電流経路Ｉｓｕｐｐｌｙと、を備え、第２電流経路は強磁性層に延びる。集積回路はさらに、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、隣接するＳＯＴデバイス同士を接続する１つまたは複数の相互接続を備える。
【選択図】図２Ａ
【解決手段】集積回路は、複数のＳＯ－ＳＯロジックセル２５０を備え、各ＳＯ－ＳＯロジックセルは、第１スピン軌道トルク（ＳＯＴ１）層２０４と、第２スピン軌道トルク（ＳＯＴ２）層２１４と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層（ＦＭ）２０８と、を備える。各ＳＯ－ＳＯロジックセルは、ＳＯＴ１層の平面の面内にある第１電流経路Ｉｉｎｐｕｔと、ＳＯＴ２層の平面に対して垂直である第２電流経路Ｉｓｕｐｐｌｙと、を備え、第２電流経路は強磁性層に延びる。集積回路はさらに、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、隣接するＳＯＴデバイス同士を接続する１つまたは複数の相互接続を備える。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
デバイスであって、
第１スピン軌道トルク（ＳＯＴ１）層と、
第２スピン軌道トルク（ＳＯＴ２）層と、
前記ＳＯＴ１層と前記ＳＯＴ２層との間に配置された強磁性層と、を備え、
前記デバイスは、前記ＳＯＴ１層の平面の面内にある第１電流経路と、強磁性層に延びるように構成された、前記ＳＯＴ２層の平面に対して垂直な第２電流経路と、のために構成される、
デバイス。
第１スピン軌道トルク（ＳＯＴ１）層と、
第２スピン軌道トルク（ＳＯＴ２）層と、
前記ＳＯＴ１層と前記ＳＯＴ２層との間に配置された強磁性層と、を備え、
前記デバイスは、前記ＳＯＴ１層の平面の面内にある第１電流経路と、強磁性層に延びるように構成された、前記ＳＯＴ２層の平面に対して垂直な第２電流経路と、のために構成される、
デバイス。
【請求項2】
前記デバイスは、さらに、前記第１電流経路において入力電流を受けるように構成され、
前記ＳＯＴ１層は、前記入力電流による前記強磁性層の磁化方向に影響を与えるように構成されている、
請求項１に記載のデバイス。
前記ＳＯＴ１層は、前記入力電流による前記強磁性層の磁化方向に影響を与えるように構成されている、
請求項１に記載のデバイス。
【請求項3】
前記デバイスは、さらに、前記第２電流経路において供給電流を受け、前記ＳＯＴ２層を介して、前記強磁性層の磁化方向に応答する出力電流を生成するように構成されている、
請求項１に記載のデバイス。
請求項１に記載のデバイス。
【請求項4】
前記強磁性層と前記ＳＯＴ２層との間に配置されたＭｇＯ層をさらに備える、
請求項１に記載のデバイス。
請求項１に記載のデバイス。
【請求項5】
約８ｎｍから約２０ｎｍの間の幅を有する、
請求項１に記載のデバイス。
請求項１に記載のデバイス。
【請求項6】
前記ＳＯＴ１層および前記ＳＯＴ２層は、それぞれ個別にアンドープＢｉＳｂを含む、
請求項１のデバイス。
請求項１のデバイス。
【請求項7】
前記ＳＯＴ１層および前記ＳＯＴ２層が、それぞれ個別にドープされたＢｉＳｂＸからなり、ドーパントは、約１０ａｔ．％未満であり、
Ｘは、Ｂ、Ｎ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｒｕ、Ｍｏ、Ａｇ、Ｈｆ、Ｒｅ、Ｗ、およびＩｒからなる群から選択される材料である、
請求項１に記載のデバイス。
Ｘは、Ｂ、Ｎ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｒｕ、Ｍｏ、Ａｇ、Ｈｆ、Ｒｅ、Ｗ、およびＩｒからなる群から選択される材料である、
請求項１に記載のデバイス。
【請求項8】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別に（０１２）配向を有する、
請求項１に記載のデバイス。
請求項１に記載のデバイス。
【請求項9】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む、
請求項１に記載のデバイス。
請求項１に記載のデバイス。
【請求項10】
請求項１に記載のデバイスを含む、
集積回路。
集積回路。
【請求項11】
第１スピン軌道トルク層と、第１出力端子に結合された第２スピン軌道トルク層と、前記第１スピン軌道トルク層と前記第２スピン軌道トルク層との間に配置された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、
第１入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、当該第１スピン軌道トルク層と当該第２スピン軌道トルク層との間に配置された強磁性層と、を備える第２ＳＯＴデバイスと、
前記第１ＳＯＴデバイスの前記第１出力端子と前記第２ＳＯＴデバイスの前記第１入力端子との間に配置された第１相互接続と、を備える、
集積回路。
第１入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、当該第１スピン軌道トルク層と当該第２スピン軌道トルク層との間に配置された強磁性層と、を備える第２ＳＯＴデバイスと、
前記第１ＳＯＴデバイスの前記第１出力端子と前記第２ＳＯＴデバイスの前記第１入力端子との間に配置された第１相互接続と、を備える、
集積回路。
【請求項12】
前記第１ＳＯＴデバイスは、前記強磁性層と前記第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備え、
前記第２ＳＯＴデバイスは、前記強磁性層と前記第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備える、
請求項１１に記載の集積回路。
前記第２ＳＯＴデバイスは、前記強磁性層と前記第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備える、
請求項１１に記載の集積回路。
【請求項13】
前記第２ＳＯＴデバイスの前記第２スピン軌道トルク層は、第２出力端子に結合され、
前記デバイスは、
第２入力端子に結合された第１スピン軌道トルク層を備える第３ＳＯＴデバイスと、
第２スピン軌道トルク層と、
前記第１スピン軌道トルク層と前記第２スピン軌道トルク層の間に配置された強磁性層と、をさらに備え、
第２相互接続が、前記第２ＳＯＴデバイスの前記第２出力端子と前記第３ＳＯＴデバイスの前記第２入力端子との間に配置される、
請求項１２に記載の集積回路。
前記デバイスは、
第２入力端子に結合された第１スピン軌道トルク層を備える第３ＳＯＴデバイスと、
第２スピン軌道トルク層と、
前記第１スピン軌道トルク層と前記第２スピン軌道トルク層の間に配置された強磁性層と、をさらに備え、
第２相互接続が、前記第２ＳＯＴデバイスの前記第２出力端子と前記第３ＳＯＴデバイスの前記第２入力端子との間に配置される、
請求項１２に記載の集積回路。
【請求項14】
前記第１、第２、第３ＳＯＴデバイスのための共通の電圧源と、前記電圧源と前記第１、第２、第３ＳＯＴデバイスとの間のクロッキング制御素子と、をさらに備える、
請求項１３に記載の集積回路。
請求項１３に記載の集積回路。
【請求項15】
前記第１ＳＯＴデバイスの前記第１スピン軌道トルク層は、第１接地端子に接続され、
前記第２ＳＯＴデバイスの前記第２スピン軌道トルク層は、第２接地端子に接続される、
請求項１１に記載の集積回路。
前記第２ＳＯＴデバイスの前記第２スピン軌道トルク層は、第２接地端子に接続される、
請求項１１に記載の集積回路。
【請求項16】
前記第１ＳＯＴデバイスの前記第１スピン軌道トルク層、前記第１ＳＯＴデバイスの前記第２スピン軌道トルク層、前記第２ＳＯＴデバイスの前記第１スピン軌道トルク層、および前記第２ＳＯＴデバイスの前記第２スピン軌道トルク層は、それぞれ個別にＢｉＳｂを含む、
請求項１１に記載の集積回路。
請求項１１に記載の集積回路。
【請求項17】
前記第１ＳＯＴデバイスおよび前記第２ＳＯＴデバイスは、それぞれ個別に約８ｎｍから約２０ｎｍの間の幅を有する、
請求項１１に記載の集積回路。
請求項１１に記載の集積回路。
【請求項18】
前記第１ＳＯＴデバイスは、
前記第１スピン軌道トルク層の平面の面内にある第１電流経路と、
前記強磁性層に延びるように構成された、前記第２スピン軌道トルク層の平面に対して垂直な第２電流経路と、のために構成され、
前記第２ＳＯＴデバイスは、
前記第１スピン軌道トルク層の平面の面内にある第１電流経路と、
前記強磁性層に延びるように構成された、前記第２スピン軌道トルク層の平面に対して垂直な第２電流経路と、のために構成された、
請求項１１に記載の集積回路。
前記第１スピン軌道トルク層の平面の面内にある第１電流経路と、
前記強磁性層に延びるように構成された、前記第２スピン軌道トルク層の平面に対して垂直な第２電流経路と、のために構成され、
前記第２ＳＯＴデバイスは、
前記第１スピン軌道トルク層の平面の面内にある第１電流経路と、
前記強磁性層に延びるように構成された、前記第２スピン軌道トルク層の平面に対して垂直な第２電流経路と、のために構成された、
請求項１１に記載の集積回路。
【請求項19】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む、
請求項１１に記載の集積回路。
請求項１１に記載の集積回路。
【請求項20】
複数のスピン軌道トルク（ＳＯＴ）デバイスを備え、各ＳＯＴデバイスは、
第１スピン軌道トルク（ＳＯＴ１）層と、
第２スピン軌道トルク（ＳＯＴ２）層と、
前記ＳＯＴ１層と前記ＳＯＴ２層との間に配置された強磁性層と、
前記強磁性層と前記ＳＯＴ２との間に配置されたＭｇＯ層と、を備え、
各ＳＯＴデバイスは、
前記ＳＯＴ１層の平面の面内にある第１電流経路と、前記強磁性層に延びるように構成された、前記ＳＯＴ２層の平面に対して垂直な第２電流経路と、のために構成され、
共通の電圧源が、各ＳＯＴデバイスに接続され、
１つまたは複数の相互接続が、前記複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、前記隣接するＳＯＴデバイス同士を接続する、
集積回路。
第１スピン軌道トルク（ＳＯＴ１）層と、
第２スピン軌道トルク（ＳＯＴ２）層と、
前記ＳＯＴ１層と前記ＳＯＴ２層との間に配置された強磁性層と、
前記強磁性層と前記ＳＯＴ２との間に配置されたＭｇＯ層と、を備え、
各ＳＯＴデバイスは、
前記ＳＯＴ１層の平面の面内にある第１電流経路と、前記強磁性層に延びるように構成された、前記ＳＯＴ２層の平面に対して垂直な第２電流経路と、のために構成され、
共通の電圧源が、各ＳＯＴデバイスに接続され、
１つまたは複数の相互接続が、前記複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、前記隣接するＳＯＴデバイス同士を接続する、
集積回路。
【請求項21】
各ＳＯＴデバイスは、さらに、前記第１電流経路において入力電流を受けるように構成され、
前記ＳＯＴ１層は、前記入力電流による前記強磁性層の磁化方向に影響を与えるように構成される、
請求項２０に記載の集積回路。
前記ＳＯＴ１層は、前記入力電流による前記強磁性層の磁化方向に影響を与えるように構成される、
請求項２０に記載の集積回路。
【請求項22】
各ＳＯＴデバイスは、さらに、前記第２電流経路において供給電流を受け、前記ＳＯＴ２層を介して、前記強磁性層の磁化方向に応答する出力電流を生成するように構成されている、
請求項２０に記載の集積回路。
請求項２０に記載の集積回路。
【請求項23】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む、
請求項２０に記載の集積回路。
請求項２０に記載の集積回路。
【請求項24】
ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置され、重みを符号化するように構成された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、
ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、前記第１スピン軌道トルク層と前記第２スピン軌道トルク層との間に配置され、重みを符号化するように構成された強磁性層と、を備える第２ＳＯＴデバイスと、を備え、
前記第１ＳＯＴデバイスおよび前記第２ＳＯＴデバイスの前記出力相互接続は、合計出力相互接続に結合される、
集積回路。
ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、前記第１スピン軌道トルク層と前記第２スピン軌道トルク層との間に配置され、重みを符号化するように構成された強磁性層と、を備える第２ＳＯＴデバイスと、を備え、
前記第１ＳＯＴデバイスおよび前記第２ＳＯＴデバイスの前記出力相互接続は、合計出力相互接続に結合される、
集積回路。
【請求項25】
第３ＳＯＴデバイスをさらに備え、
前記第３ＳＯＴデバイスは、
前記合計出力相互接続に結合された第１スピン軌道トルク層と、
前記第３ＳＯＴデバイスのための出力相互接続に結合された第２スピン軌道トルク層と、
前記第１スピン軌道トルク層と前記第２スピン軌道トルク層との間に配置され、活性化関数のしきい値を符号化するように構成された強磁性層と、を備える、
請求項２４に記載の集積回路。
前記第３ＳＯＴデバイスは、
前記合計出力相互接続に結合された第１スピン軌道トルク層と、
前記第３ＳＯＴデバイスのための出力相互接続に結合された第２スピン軌道トルク層と、
前記第１スピン軌道トルク層と前記第２スピン軌道トルク層との間に配置され、活性化関数のしきい値を符号化するように構成された強磁性層と、を備える、
請求項２４に記載の集積回路。
【請求項26】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む、
請求項２４に記載の集積回路。
請求項２４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２３年６月１５日に出願された米国仮特許出願６３／５２１，３０６の利益を主張するものであり、その内容は参照により本明細書に組み込まれる。
【0002】
本開示の実施形態は、一般に、スピン軌道－スピン軌道ロジックを利用する集積回路に関する。
【背景技術】
【0003】
関連技術の説明
過去数十年にわたり、集積回路における機能の微細化は、成長し続ける半導体産業の原動力となってきた。微細化により、半導体チップの限られた領域で機能ユニットの集積度を高めることができる。例えば、トランジスタ・サイズの縮小は、チップ上にメモリデバイスやロジックデバイスの数を増やすことを可能にし、大容量製品の製造に貢献する。
過去数十年にわたり、集積回路における機能の微細化は、成長し続ける半導体産業の原動力となってきた。微細化により、半導体チップの限られた領域で機能ユニットの集積度を高めることができる。例えば、トランジスタ・サイズの縮小は、チップ上にメモリデバイスやロジックデバイスの数を増やすことを可能にし、大容量製品の製造に貢献する。
【0004】
磁気電気スピン軌道（ＭＥＳＯ：Magneto Electric Spin Orbital）構造は、例えば相補型金属－酸化膜半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）トランジスタに比べてスイッチングに必要な電圧が少なくとも１０倍低く、エネルギー効率がはるかに高いため、新しい論理素子として最近提案され、使用されている。しかしながら、ＭＥＳＯ構造は製造が難しく、適切なバイアスをかけるのも難しい。ＭＥＳＯ構造のバイアスが不適切な場合、デバイスの各部分間で電流と電圧を制御することができない。
【0005】
さらに、ＭＥＳＯ構造は入力と出力とで異なるメカニズムを使用する。入力段は磁気電気効果の素子、典型的にはＢｉＦｅＯ３のようなマルチフェロイック材料を用いて電荷からスピンへの変換を行い、出力段は逆スピンホール効果のようなスピン軌道結合を用いてスピンから電荷への変換を行う。したがって、入力段と出力段とを分離する必要があり、ＭＥＳＯはより大きな面積を消費する。
【0006】
さらに、入力段のマルチフェロイック材料であるＢｉＦｅＯ３は、強誘電極性のスイッチングしきい値電圧のバラツキが大きい。例えば、厚さ２０ｎｍのＢｉＦｅＯ３層は、スイッチング電圧が０．１５Ｖから１．５Ｖまでバラツキがある。ウェーハスケールでのスイッチングしきい値電圧のこのような大きな変動は、集積回路には好ましくない。
【0007】
そのため、当技術分野では半導体ロジックの改良が求められている。
【発明の概要】
【0008】
本開示は、一般に、スピン軌道－スピン軌道（Spinorbit-Spinorbitであり、以下「ＳＯ－ＳＯ」と省略する。）ロジックを利用する集積回路に関する。集積回路は、複数のＳＯ－ＳＯロジックセルを備え、各ＳＯ－ＳＯロジックセルは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層とを備える。各ＳＯ－ＳＯロジックセルは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、のために構成され、第２電流経路は強磁性層に延びるように構成される。集積回路はさらに、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置された１つまたは複数の相互接続とを備え、１つまたは複数の相互接続は、隣接するＳＯＴデバイス同士を接続する。
【0009】
一実施形態では、デバイスは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層と、を備え、デバイスは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、を有するように構成され、第２電流経路は、強磁性層に延びるように構成される。
【0010】
別の実施形態では、集積回路（ＩＣ）は、第１スピン軌道トルク層と、第１出力端子に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、第１入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、備える第２ＳＯＴデバイスと、第１ＳＯＴデバイスの第１出力端子と第２ＳＯＴデバイスの第１入力端子との間に配置された第１相互接続とを備える。
【0011】
さらに別の実施形態では、集積回路（ＩＣ）は、複数のスピン軌道トルク（ＳＯＴ）デバイスと、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、隣接するＳＯＴデバイス同士を接続する１つまたは複数の相互接続と、を備える。各ＳＯＴデバイスは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層と、強磁性層とＳＯＴ２層との間に配置されたＭｇＯ層と、を備える。各ＳＯＴデバイスは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直であり、強磁性層に延びるように構成された第２電流経路と、のために構成される。
【0012】
別の実施形態では、集積回路（ＩＣ）は、ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置され、重みを符号化するように構成された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルクと第２スピン軌道トルク層との間に配置され、重みをエンコードするように構成された強磁性層と、を備える第２ＳＯＴデバイスと、を備え、第１ＳＯＴデバイスおよび第２ＳＯＴデバイスの出力相互接続は、合計出力相互接続に結合される。
【図面の簡単な説明】
【0013】
本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、添付図面に例示される実施形態を参照することによって行うことができる。しかしながら、添付図面は、本開示の典型的な実施形態のみを図示しており、したがって、本開示は、他の同様に有効な実施形態を認めることができるため、その範囲を限定するものとみなされないことに留意されたい。
【発明を実施するための形態】
【0014】
理解を容易にするために、図に共通する同一の要素を指定するために、可能な限り同一の参照数字が使用されている。ある実施形態に開示された要素は、具体的に説明することなく、他の実施形態に有益に利用され得るとする。
【0015】
以下では、本開示の実施形態について言及する。しかしながら、本開示は、特定の記載された実施形態に限定されないことが理解されるべきである。その代わりに、異なる実施形態に関連するか否かにかかわらず、以下の特徴および要素の任意の組み合わせが、本開示を実施および実践するためとする。さらに、本開示の実施形態は、他の可能な解決策に対する、および／または従来技術に対する利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態および利点は、単に例示であり、請求項（複数可）に明示的に記載されている場合を除き、添付の請求項の要素または限定とはみなされない。同様に、「本開示」への言及は、本明細書において開示される任意の発明的主題の一般化として解釈されず、請求項において明示的に記載される場合を除き、添付の請求項の要素または限定とはみなされない。
【0016】
本開示は、一般に、スピン軌道－スピン軌道（ＳＯ－ＳＯ）ロジックを利用する集積回路に関し、強磁性層が論理状態を符号化するために使用され、ロジックセルの入力（書き込み）および出力（読み出し）の両方がスピン軌道の機構に基づく。集積回路は、複数のＳＯ－ＳＯロジックセルを備え、各ＳＯ－ＳＯロジックセルは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層とを備える。各ＳＯ－ＳＯロジックセルは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、を有するように構成され、第２電流経路は強磁性層に延びるように構成される。集積回路はさらに、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、隣接するＳＯＴデバイス同士を接続する１つまたは複数の相互接続とを備える。
【0017】
【0018】
従来のＭＥＳＯ構造１５０は、電流入力（Ｉｃ（入力））用の第１相互接続１５２を備える。第１相互接続１５２は、磁気電気材料１５４が第１相互接続１５２上に－ｚ方向に積層されるように、磁気電気材料１５４に結合される。磁気電気材料１５４は、ナノ磁石１５６が磁気電気材料１５４上に－ｚ方向に積層されるように、ナノ磁石または強磁性体１５６に結合されている。ナノ磁石１５６はｙ方向に延びており、ナノ磁石１５６は－ｚ方向に第１接触部１６４に結合され、ｚ方向にスピン注入層１５８に結合されている。スピン注入層１５８は、スピン注入層１５８がスピン軌道結合スタック１６０上に積層されるように、スピン軌道結合スタック１６０に結合される。スピン軌道結合スタック１６０は、次に、ｘ方向の第２相互接続１６２に結合され、第２相互接続は、電流出力用（Ｉｃ（出力））である。スピン軌道結合スタック１６０はさらに、ｚ方向において第２接触部１６６に結合される。第１接触部１６４および第２接触部１６６は、電子機器および電源に接続されている。第２接触部１６６はさらにグランドに接続されている。
【0019】
ＭＥＳＯ構造１５０では、入力電流（Ｉｃ（入力））が第１相互接続１５２を介して供給され、磁気電気材料１５４に結合され、入力電流をナノ磁石１５６の磁化方向を切り替える磁気に変換する。ナノ磁石１５６の方向は、ＭＥＳＯ構造１５０のオン／オフ状態を表す。ナノ磁石１５６の状態を読み出すために、供給電流（Ｉｓｕｐｐｌｙ）がナノ磁石１５６に垂直に印加され、スピン注入層１５８によってスピン軌道結合スタック１６０にスピン偏極電流が注入される。スピン軌道結合スタック１６０は、スピン偏極電流を電荷電流に変換し、第２相互接続１６２に送られる電流出力（Ｉｃ（出力））を形成する。この場合、出力は入力と反転する。ＭＥＳＯ構造１５０（図１ＢのＭＥＳＯ構造１５０ａ）の出力は、第２ＭＥＳＯ構造１５０（図１ＢのＭＥＳＯ構造１５０ｂ）の入力に接続され、図１Ｂに示すように、複数のデバイスが配置されて様々な論理回路が構築される。なお、簡略化のため、第２ＭＥＳＯ構造１５０ｂについては、供給電流経路および関連する接触部１６４、１６６を図示していない。
【0020】
図１ＢのＭＥＳＯトランジスタ１００に示すように、第１ＭＥＳＯ構造１５０ａのスピン軌道結合スタック１６０は第１電位点１７０を有し、第２ＭＥＳＯ構造１５０ｂのナノ磁石１５６は第２電位点１６８を有する。第１電位点１７０の電位は、第２電位点１６８の電位と同じでなければならない。第１点１７０および第２点１６８の電位が同じでない場合、ＭＥＳＯトランジスタ１００内で電流および電圧を制御することができない。このように、ＭＥＳＯトランジスタ１００のバイアスは複雑である。
【0021】
さらに、ＭＥＳＯ構造は入力と出力とで異なるメカニズムを使用する。入力段は磁気電気素子、典型的にはＢｉＦｅＯ３のようなマルチフェロイック材料を用いて電荷からスピンへの変換を行い、出力段は逆スピンホール効果のようなスピン軌道結合を用いてスピンから電荷への変換を行う。したがって、入力段と出力段とを分離する必要があり、ＭＥＳＯはより大きな面積を消費する。
【0022】
さらに、入力段のマルチフェロイック材料であるＢｉＦｅＯ３は、強誘電極性のスイッチングしきい値電圧のバラツキが大きい。例えば、厚さ２０ｎｍのＢｉＦｅＯ３層のスイッチング電圧は、０．１５Ｖから１．５Ｖまでのバラツキがある。ウェーハスケールでのスイッチングしきい値電圧のこのような大きなバラツキは、集積回路には好ましくない。
【0023】
上述したように、ＭＥＳＯ構造の入力部分は、変換のために磁気電気効果に依存している（ＭＥＳＯの「ＭＥ」部分）。対照的に、本開示は、一般に、スピン軌道－スピン軌道（ＳＯ－ＳＯ）ロジックを利用する集積回路に関し、強磁性層が論理状態を符号化するために使用され、ロジックセルの入力（書き込み）および出力（読み出し）の両方がスピン軌道に基づく機構に基づく。図２Ａは、一実施形態によるスピン軌道－スピン軌道（ＳＯ－ＳＯ）ロジックセル２５０を示す図である。図２Ｂは、一実施形態による、図２Ａの１つまたは複数のＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃを備える集積回路またはＳＯ－ＳＯロジックデバイス２００を示す。ＳＯ－ＳＯロジックセル２５０の様々な層は縮尺通りに描かれておらず、例示のみを目的としている。ＳＯ－ＳＯロジックセルは、本明細書ではＳＯＴデバイスと呼ばれることがある。
【0024】
いくつかの実施形態では、ＳＯ－ＳＯロジックセル２５０は、シード層２０２と、シード層２０２上に配置された第１スピン軌道トルク（ＳＯＴ）層２０４（ＳＯＴ１）と、第１ＳＯＴ層２０４上に配置された第１中間層２０６と、第１中間層２０６上に配置された強磁性（ＦＭ：Ferromagnetic）層２０８と、ＦＭ層２０８上に配置されたＭｇＯ層２１０と、ＭｇＯ層２１０上に配置された第２中間層２１２と、第２中間層２１２上に配置された第２ＳＯＴ層２１４（ＳＯＴ２）と、第２ＳＯＴ層２１４上に配置されたバッファ層２１６と、およびバッファ層２１６上に配置されたキャップ層２１８と、を備える。第２ＳＯＴ層２１４は、相互接続２２０ａ（図２Ｂに示す）に結合され、相互接続２２０ａは、第２ＳＯ－ＳＯロジックセル２５０ｂ（図２Ｂに示す）の第１ＳＯＴ層２０４に結合される。このように、複数のＳＯ－ＳＯロジックセル２５０ａ～２５０ｃが配置され、様々な論理回路が構築される。シード層２０２、中間層２０６および２１２、ＭｇＯ層２１０およびキャップ層２１８は、いくつかの実施形態では任意である。これらの層は、ＳＯＴ層２０４、２１４の特性を最適化するように調整することもできる（例えば、デバイス全体の効率を向上させる有効スピンホール角を増加させる）。
【0025】
動作時、ＳＯ－ＳＯロジックセルはハイブリッドデバイスであり、書き込み経路にはスピンホール効果（ＳＨＥ：Spin Hall Effect）を、読み出し経路には逆ＳＨＥ（ｉＳＨＥ：inversive Spin Hall Effect）を利用する。論理状態を「書き込む」ために、入力電流（Ｉｉｎｐｕｔ）が面内電流（ＣＩＰ：Current In Plane）電流として第１ＳＯＴ層２０４に印加され、ＳＨＥの発生を介してＦＭ層２０８のスイッチングを行う。ＦＭ層２０８の状態を「読み出す」ために、供給電流（Ｉｓｕｐｐｌｙ）がＳＯ－ＳＯロジックセル２５０を介して垂直に、第２ＳＯＴ層２１４に面直電流（ＣＰＰ：Current Perpendicular to Plane）として印加される。ＦＭ層２０８を通る電流はスピン分極し、そのようなスピン偏極電流は第２ＳＯＴ層２１４に注入され、ｉＳＨＥを介して、スピン偏極電流の大きさに比例する電気電圧が第２ＳＯＴ層２１４に誘導される。このような電圧ポテンシャルは、負荷が接続されている場合、電流出力（Ｉｏｕｔｐｕｔ）を形成する電荷電流を生成する。このように、Ｉｏｕｔｐｕｔは、論理状態を符号化するＦＭ層２０８の磁化を反映する。このように、ＳＯ－ＳＯロジックセル２５０は、図１Ａ～１ＢのＭＥＳＯ構造１５０やＭＥＳＯトランジスタ１００のような磁気電気効果を利用するのではなく、ＦＭ層２０８に符号化された論理状態の「書き込み」および「読み出し」の両方にスピン軌道の効果を利用する。
【0026】
上述したように、ＳＯ－ＳＯ素子は電荷－スピン変換とスピン－電荷変換に同じスピン軌道相互作用メカニズムを使用する。したがって、入力段および出力段を一緒に積み重ねることができ、デバイスのフットプリントを節約し、集積密度を高めることができる。
【0027】
上述したように、ＳＯ－ＳＯロジックセル２５０は、第１ＳＯＴ層２０４の平面の面内にある第１電流経路（Ｉｉｎｐｕｔ）と、第２ＳＯＴ層２１４の平面に対して垂直である第２電流経路（Ｉｓｕｐｐｌｙ）とを有するように構成され、また、第２電流経路は、ＦＭ層２０８に延びるように構成される。いくつかの実施形態では、第２電流経路は、第１ＳＯＴ層２０４にも延びるように構成される。例えば、データを書き込むとき、ＳＯ－ＳＯロジックデバイス２００は、第１電流経路で入力電流（図２Ｂに示すＶｉｎ［Ｎ］と記された端子で、Ｎは相互接続可能な個々のロジックセルを示す。）を受けるように構成され、第１ＳＯＴ層２０４は、入力電流によりＦＭ層２０８の磁化方向に影響を与えるように構成される。ＦＭ層２０８の磁化によって符号化された論理状態を読み出すとき、ＳＯ－ＳＯロジックデバイス２００は、第２電流経路で供給電流（Ｉｓｕｐｐｌｙ）を受け、第２ＳＯＴ層２１４を介して、ＦＭ層２０８の磁化方向に応答する出力電流（Ｉｏｕｔｐｕｔ）（図２Ｂに示すＶｏｕｔ［Ｎ］）を生成するように構成される。
【0028】
シード層２０２は、以下の層の組み合わせを含む多層構造であってよい：（１）ＮｉＴａ、ＮｉＷ、ＮｉＦｅＴａ、ＮｉＦｅＷなどの１つまたは複数の非晶質調整層、（２）ＲｕＡｌテクスチャリング層、（３）ＭｇＯ層、および（４）ＮｉｘＲｕ（１－ｘ）Ａｌ（ここで、ｘは０から１までである）合金、任意の結晶性またはナノ結晶性の非磁性元素、または２．９３Åから３．０３Åの範囲の等価ＢＣＣまたはＢ２格子定数を有する合金材料であって、ＳＯＴと反応せず、重金属を含まないもの。いくつかの実施形態では、シード層２０２は、ＮｉＦｅＴａ／ＲｕＡｌ／ＮｉＦｅＧｅ、ＮｉＴａ／ＮｉＦｅＧｅ、ＮｉＴａ／ＮｉＦｅＧｅ／Ｇｅ、ＮｉＦｅＴａ／ＲｕＡｌ／ＣｕＧｅ、ＮｉＴａ／ＮｉｘＲｕ（１－ｘ）Ａｌ／ＮｉＧｅなどのような、アモルファス／結晶移行層とシード層の組み合わせで構成されたテクスチャシード層であってもよい（「／」は層分離を示す）。
【0029】
第１中間層２０６、第２中間層２１２、およびバッファ層２１６は、それぞれ個別に、ＮｉｘＲｕ（１－ｘ）Ａｌ（ここで、ｘは０から１までである。）合金、任意の結晶性もしくはナノ結晶性の非磁性元素、またはＳＯＴと反応せず、重金属を含まない、２．９３Åから３．０３Åの範囲の等価ＢＣＣもしくはＢ２格子定数を有する合金材料で構成されてよい。いくつかの実施形態では、第１中間層２０６、第２中間層２１２、およびバッファ層２１６はそれぞれ個別に、Ｇｅ、ＮｉＦｅＧｅ、ＮｉＧｅ、ＣｕＧｅ、Ｇｅ／ＮｉＡｌ、Ｇｅ／ＲｕＡｌ、ＲｕＧｅ、ＭｇＯ／Ｇｅ、ＭｇＯ／ＮｉＦｅＧｅ、ＮｉＡｌＧｅ、またはＲｕＡｌＧｅなどの非晶質／結晶質層または層の組み合わせで構成されてよい。
【0030】
キャップ層２１８は、ＭｇＯ、第１中間層２０６、第２中間層２１２、またはバッファ層２１６の任意の材料、非晶質の高抵抗材料、またはＭｇＯとＮｉＦｅＧｅまたは他の高抵抗材料の多層スタックのようなそれらの層の組み合わせで構成されてよい。キャップ層２１８は、ＴｉＯ、ＴｉＮ、ＭｇＯ、ＭｇＯＴｉＯのような複合材料、ＮｉＦｅＧｅ、またはＧｅのような高抵抗結晶性材料または非晶質材料の組み合わせで構成されたテクスチャキャップ層２１８であってもよい。ＦＭ層２０８は、ＣｏＦｅ、ＣｏＦｅＭｎＧｅ、ＣｏＦｅＧｅ、ＣｏＦｅＡｌ、ＣｏＦｅＳｉなどのような、ｂｃｃまたはホイスラーＦＭ材料で構成されてよい。
【0031】
いくつかの実施形態では、第１ＳＯＴ層２０４および第２ＳＯＴ層２１４は、それぞれ個別にトポロジカル絶縁体材料で構成される。ＳＯＴ層２１４は、ＢｉＳｂ、トポロジカル絶縁体、ＹＰｔＢｉのようなトポロジカルハーフホイスラー合金、および弱く酸化された重金属のうちの少なくとも１つから構成され得る。いくつかの実施形態では、トポロジカル絶縁体材料は、最高のスピンホール角（電流－スピン変換効率）を達成するために（０１２）配向を有するＢｉＳｂであり得る。ＢｉＳｂ材料は、５２という大きな巨大スピンホール角および６１という大きな逆スピンホール角を有することが示されており、したがって、第１ＳＯＴ層２０４および第２ＳＯＴ層２１４に適用することができる。さらに、ＢｉＳｂ層は、適切なシード層または中間層を使用することによりエピタキシャル成長させることができるため、ウェハスケールでのＦＭ層のスイッチング電流密度のバラツキを大幅に低減できる。第１ＳＯＴ層２０４および第２ＳＯＴ層２１４は、拡散および粗さを最小限に抑えるために、適切なバッファ層２１６および／または中間層２０６、２１２と接触してそれぞれ個別に配置される。第１ＳＯＴ層２０４および第２ＳＯＴ層２１４は、それぞれ個別に、ドーパントが約１０ａｔ．％未満であるアンドープＢｉＳｂまたはドープＢｉＳｂＸで構成されてよい。ここで、Ｘは、Ｂ、Ｎ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｒｕ、Ｍｏ、Ａｇ、Ｈｆ、Ｗ、Ｒｅ、ＩｒのようなＢｉと容易に反応しない元素から選ぶか、またはＣｕＡｇ、ＣｕＮｉ、ＲｕＧｅのような前述の元素の１つ以上との合金の組み合わせから選ぶ。第１、第２ＳＯＴ層２０４、２１４の材料の高スピンホール角の利点は、ＦＭ層２０８に符号化された論理状態または値の書き込みおよび読み出しの両方に利用される。
【0032】
図２Ｂは、一実施形態による、図２Ａの１つ以上のＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃを備えるＳＯ－ＳＯロジックデバイス２００を示す。ＳＯ－ＳＯロジックデバイス２００は、３つのＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃを図示しているが、ＳＯ－ＳＯロジックデバイス２００は、任意の数のＳＯ－ＳＯロジックセル２５０を備えてよく、それらは、図示されたもの以外の配置で相互接続されてもよい。さらに、ＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃの各々の１つ以上の層は、明瞭にする目的だけのために図示されていない。ＳＯ－ＳＯロジックデバイス２００は、本明細書では集積回路（ＩＣ）と呼ばれることがある。
【0033】
第１ＳＯ－ＳＯロジックセル２５０ａは、第１相互接続２２０ａに結合された第１ＳＯＴ層２０４ａと、第１ＳＯＴ層２０４ａ上に配置されたＦＭ層２０８ａと、ＦＭ層２０８ａ上に配置されたＭｇＯ層２１０ａと、ＭｇＯ層２１０ａ上に配置された第２ＳＯＴ層２１４ａとを備える。第１相互接続２２０ａは、第１電圧入力（Ｖｉｎ１）を第１ＳＯＴ層２０４ａの入力端子２２６ａに供給する。第２相互接続２２０ｂは、出力端子２２８ａで第２ＳＯＴ層２１４ａに結合され、第１電圧出力（Ｖｏｕｔ１）を提供する。第２相互接続２２０ｂはまた、第２ＳＯ－ＳＯロジックセル２５０ｂの第１ＳＯＴ層２０４ｂに入力端子２２６ｂで結合され、第２電圧入力（Ｖｉｎ２）を提供する。第１ＳＯＴ層２０４ａはさらに、接地端子２２２ａに接続されている。
【0034】
同様に、第２ＳＯ－ＳＯロジックセル２５０ｂは、第１ＳＯＴ層２０４ｂ上に配置されたＦＭ層２０８ｂと、ＦＭ層２０８ｂ上に配置されたＭｇＯ層２１０ｂと、ＭｇＯ層２１０ｂ上に配置された第２ＳＯＴ層２１４ｂとを備える。第２ＳＯＴ層２１４ｂは、出力端子２２８ｂで第３相互接続２２０ｃに結合され、第２電圧出力（Ｖｏｕｔ２）を提供する。第３相互接続２２０ｃは、第３電圧入力（Ｖｉｎ３）を供給する入力端子２２６ｃにおいて、第２ＳＯ－ＳＯロジックセル２５０ｃの第１ＳＯＴ層２０４ｃに結合されている。第２ＳＯＴ層２１４ｂはさらに、接地端子２２２ｂに接続されている。
【0035】
第３ＳＯ－ＳＯロジックセル２５０ｃは、第１ＳＯＴ層２０４ｃに隣接して配置されたＦＭ層２０８ｃと、ＦＭ層２０８ｃ上に配置されたＭｇＯ層２１０ｃと、ＭｇＯ層２１０ｃ上に配置された第２ＳＯＴ層２１４ｃとを備える。第２ＳＯＴ層２１４ｃは、出力端子２２８ｃで第４相互接続２２０ｄに結合され、第３電圧出力（Ｖｏｕｔ３）の両方を提供する。第４相互接続２２０ｄは、入力端子（図示せず）において第４ＳＯ－ＳＯロジックセル（図示せず）の第１ＳＯＴ層に結合される。第１ＳＯＴ層２０４ｃはさらに、接地端子２２２ｃに接続されている。
【0036】
各ＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃは、約５ｎｍ～約２０ｎｍのｘ方向の幅２２４を有し、これは、利用可能な半導体産業のプロセスノードに基づく論理設計規則によって定義される。第１、第２、第３相互接続２２０ａ、２２０ｂ、２２０ｃは、それぞれ個別に、例えばＣｕで構成される。第１、第２、第３相互接続２２０ａ、２２０ｂ、２２０ｃは、それぞれ個別に、約５ｎｍ～約１００ｎｍのｘ方向の幅を有し、これも密度要件に基づく論理設計ルールによって定義される。
【0037】
各ＳＯ－ＳＯロジック・セル２５０ａ、２５０ｂ、２５０ｃには電源電圧（ＶＤＤ）が接続されている。クロッキング制御素子またはクロック２３０は、ＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃのそれぞれと電源電圧との間に接続されてもよい。各ＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃ（本明細書ではＳＯ－ＳＯロジックセル２５０と総称する）のＦＭ層２０８ａ、２０８ｂ、２０８ｃと第２ＳＯＴ層２１４ａ、２１４ｂ、２１４ｃとの間に配置されたＭｇＯ層２１０ａ、２１０ｂ、２１０ｃは、第１、第２、第３電圧出力を高め、さらに、第１、第２、第３電圧出力が次のＳＯ－ＳＯロジックセルの電圧入力よりも高く（小さく）なるようにする。また、ＭｇＯ層２１０ａ、２１０ｂ、２１０ｃは、出力電流による純スピン電流の逆流を防止するのに役立つ。
【0038】
各第１ＳＯＴ層２０４ａ、２０４ｂ、２０４ｃ（本明細書では総称して第１ＳＯＴ層２０４と呼ぶ。）および各第２ＳＯＴ層２１４ａ、２１４ｂ、２１４ｃ（本明細書では総称して第２ＳＯＴ層２１４と呼ぶ。）は、隣接するＳＯ－ＳＯロジックセルにおいて、それらの中間電位が同じになるように正しくバイアスされ、電圧出力と電圧入力との間に予期せぬ電流が生じないようにする。
【0039】
各ＳＯ－ＳＯロジックセル２５０ａ、２５０ｂ、２５０ｃについて、３つのエネルギー項が存在する：ピラーを流れる電流によるエネルギーと、各ＳＯＴ層２０４、２１４を流れる電流によるエネルギーである。巨大スピンホール角（５２）と逆スピンホール角（６１）を持つＢｉＳｂ（０１２）のようなトポロジカル絶縁体材料が第１、第２ＳＯＴ層２０４、２１４に利用される場合、ハイブリッドＳＯ－ＳＯロジックセル２５０は約１×１０６Ａ／ｃｍ２を超える電流密度に達することができ、これは次段のＳＯ－ＳＯロジックセル入力を駆動するのに十分高い電流密度である。この状況では、ＦＭ層のＳＯＴスイッチングにかかる消費電力は、ピラーにかかるエネルギーよりも大幅に小さくなる。総エネルギーは基本的に一定で、主にトランジスタ駆動電流によるピラーのエネルギーによって決まる。ＳＯ－ＳＯロジックデバイス２００の約５０ａＪの推定エネルギーは、約３００ａＪの推定エネルギーを有する従来のＣＭＯＳトランジスタのそれよりも小さい。このように、ＳＯ－ＳＯロジックデバイス２００は、エネルギー消費を大幅に削減する。
【0040】
図３は、一実施形態による、図２ＢのＳＯ－ＳＯロジックデバイス２００の電流密度（Ａ／ｃｍ２）対デバイス幅（ｎｍ）のグラフ３００を示す。示されるように、各ＳＯ－ＳＯロジックセル２５０が約８ｎｍから約２０ｎｍの間の幅を有する場合、ＳＯ－ＳＯロジックデバイス２００は、約３×１０５Ａ／ｃｍ２と１×１０６Ａ／ｃｍ２の間の電流密度出力を達成し、これは次段またはＳＯ－ＳＯロジックセル入力を駆動するのに十分高い。
【0041】
図４は、一実施形態による、図２ＢのＳＯ－ＳＯロジックデバイス２００の、ロジック・セルあたりの総エネルギー（Ｊ）対デバイス幅（ｎｍ）のグラフ４００を示す。線４２０は、各ＳＯＴ層２０４、２１４からの総エネルギーを個別に表す。線４１０は、ピラーのエネルギーと総消費エネルギーを合わせたものである（ここでの線は重なっており、実質的に同じであることから、総エネルギーは主にトランジスタ駆動電流によるピラーのエネルギーによって決まることがわかる）。図示のように、各ＳＯ－ＳＯロジックセル２５０の幅が約８ｎｍ～約２０ｎｍの場合、ＳＯ－ＳＯロジックデバイス２００は約５０ａＪ（１ａＪ＝１０－１８Ｊ、Ｙ軸の単位）の推定エネルギーを達成し、これは従来のＣＭＯＳトランジスタのエネルギーよりも大幅に小さい。
【0042】
図５～図７は、ニューラルネットワーク構成におけるＳＯ－ＳＯロジックデバイスの例示的な実施形態を示す。図５はニューラルネットワーク５００の例を示す。ニューラル・ノード５０１が示されており、重みＷ１・・・Ｗｎを乗じることによって入力Ｘ１・・・Ｘｎの和をとる。これはＭＡＣ（Multiply-Accumulate）演算とも呼ばれる。このＭＡＣ演算の他に、ノードはＭＡＣ出力を活性化関数に与え、ノードの最終出力を提供する。活性化関数は、ＲｅＬＵ（Rectified Linear Unit）活性化関数のようなステップ状関数であってもよく、ニューラルネットワークの次の層のノード（複数可）への出力を生成する。いくつかの実施形態における出力は、ＭＡＣ演算の結果がステップ状関数のしきい値を満たすかどうか（活性化されるか、活性化されないか）に依存する。
【0043】
ＭＡＣ演算および活性化機能は、ニューロンノードの２つのコア機能を構成し、図６～図７は、ＳＯ－ＳＯロジックデバイスを使用して各機能を実装する方法を示している。図６は、一実施形態による、ＭＡＣ演算を実行するように構成されたＳＯ－ＳＯロジックデバイスを示す。この例では、ＳＯ－ＳＯロジックデバイス６０１～６０３のそれぞれは、図２Ａ～２Ｂで先に説明したように製造および構成することができる。ここで、入力バイアス電流Ｉ１－ｎ（図２ＡのＩｓｕｐｐｌｙに対応する）は、図５のニューラルネットワーク入力Ｘ１－ｎ、すなわちニューロンノードへの入力値を表す。ＳＯ－ＳＯロジックデバイス６０１～６０３のＦＭ層における磁化状態は、ニューラルネットワークの重み（図５のＷ１－ｎ）を符号化する。磁化（Ｍ）状態は、ＦＭ層内の磁壁の位置に応じて、＋Ｍ（正）、－Ｍ（負）、またはその間の任意のアナログ値のいずれかになり得る。いくつかの実施形態では、磁化状態は、Ｃｏｎｔｒｏｌ１－ｎ（図２ＡのＩｉｎｐｕｔに対応）としてラベル付けされた入力電流を介して、設定電流パルス幅または振幅によって制御することができる。このようにして、各ＳＯ－ＳＯロジックデバイス６０１～６０３は、入力Ｘｎ×重みＷｎの論理乗算演算を実行する。さらに示すように、デバイス６０１～６０３の結果（Ｙ１－ｎ）は、次に相互接続６０４で合計される。したがって、合計出力電流はＹ＝Σ（ＸｉＷｉ）となり、図５に示すＭＡＣ動作を表す。このように、ＳＯ－ＳＯロジックデバイスは、ＭＡＣ動作を実行するように一緒に構成することができる。
【0044】
図７は、一実施形態による、ニューロンノードの活性化機能を実行するように構成されたＳＯ－ＳＯロジックデバイスを示す。この図は、図６の続きを示しており、合計された合計出力電流Ｙ＝Σ（ＸｉＷｉ）が出力ＳＯ－ＳＯロジックデバイス７０１に供給され、一実施形態では、そのＦＭ層のスイッチングのための急激なしきい値電流密度を有する。これは、磁化スイッチング機構がコヒーレントスイッチングとなるように、ＳＯ－ＳＯロジックデバイス７１０のＦＭ層のサイズを小さくすることによって実現することができる。したがって、この出力ＳＯ－ＳＯロジックデバイス７０１は、図５に示すステップ状の伝達関数として論理的に機能する。さらに、出力ＳＯ－ＳＯロジックデバイス７０１の出力バイアス電流は、出力Ｚが次の段を駆動するのに十分高くなるように設定することができる。この最終出力Ｚは、次のニューロン層に提供される。このようにして、ＳＯ－ＳＯロジックデバイスは、活性化関数動作を実行するように構成することができる。図６－７は、複数のＳＯ－ＳＯロジックデバイスを構成して、ニューラルネットワークのニューロンノードの機能を実行する方法を示している。
【0045】
このように、複数のＳＯ－ＳＯロジックセルから構成され、各ＳＯ－ＳＯロジックセルが第１ＳＯＴ層と第２ＳＯＴ層とから構成されるＳＯ－ＳＯロジックデバイスを利用することにより、ＳＯ－ＳＯロジックデバイスは、エネルギー消費を抑えながら論理演算を行うことができる半導体デバイスとして有効に機能する。さらに、ＳＯ－ＳＯロジックデバイスの簡素化された構造は、低エネルギー消費を維持しながら、スケーリング上の利点を有し、ＳＯ－ＳＯロジックデバイスを量産しやすく、電圧のバイアスも容易である。
【0046】
一実施形態では、デバイスは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層と、を備え、デバイスは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、のために構成され、第２電流経路は、強磁性層に延びるように構成される。
【0047】
デバイスはさらに、第１電流経路で入力電流を受けるように構成され、ＳＯＴ１層は、入力電流による強磁性層の磁化方向に影響を与えるように構成される。デバイスはさらに、第２電流経路で供給電流を受け、ＳＯＴ２層を介して、強磁性層の磁化方向に応答する出力電流を生成するように構成される。デバイスは、強磁性層と第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備える。デバイスは、約８ｎｍから約２０ｎｍの間の幅を有する。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にアンドープＢｉＳｂを含む。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にドープされたＢｉＳｂＸを含み、ここで、ドーパントは約１０ａｔ．％未満であり、Ｘは、Ｂ、Ｎ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｒｕ、Ｍｏ、Ａｇ、Ｈｆ、Ｒｅ、Ｗ、およびＩｒからなる群から選択される材料である。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別に（０１２）配向を有する。集積回路は、デバイスを備える。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む。
【0048】
別の実施形態では、集積回路（ＩＣ）は、第１スピン軌道トルク層と、第１出力端子に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、第１入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、を備える第２ＳＯＴデバイスと、第１ＳＯＴデバイスの第１出力端子と第２ＳＯＴデバイスの第１入力端子との間に配置された第１相互接続とを備える。
【0049】
第１ＳＯＴデバイスは、強磁性層と第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備え、第２ＳＯＴデバイスは、強磁性層と第２スピン軌道トルク層との間に配置されたＭｇＯ層をさらに備える。第２ＳＯＴデバイスの第２スピン軌道トルク層は、第２出力端子に結合され、デバイスは、第２入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、第１スピン軌道トルク層とスピン軌道トルク層との間に配置された強磁性層とを備える第３ＳＯＴデバイスと、第２ＳＯＴデバイスの第２出力端子と第３ＳＯＴデバイスの第２入力端子との間に配置された第２相互接続と、をさらに備える。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む。
【0050】
ＩＣはさらに、第１、第２、第３ＳＯＴデバイスの共通の電圧源と、電圧源と第１、第２、第３ＳＯＴデバイスとの間のクロッキング制御素子とを備える。第１ＳＯＴデバイスの第１スピン軌道トルク層は、第１接地端子に接続され、第２ＳＯＴデバイスの第２スピン軌道トルク層は、第２接地端子に接続される。第１ＳＯＴデバイスの第１スピン軌道トルク層、第１ＳＯＴデバイスの第２スピン軌道トルク層、第２ＳＯＴデバイスの第１スピン軌道トルク層、および第２ＳＯＴデバイスの第２スピン軌道トルク層は、それぞれ個別にＢｉＳｂを含む。第１ＳＯＴデバイスおよび第２ＳＯＴデバイスは、それぞれ個別に約８ｎｍから約２０ｎｍの間の幅を有する。第１ＳＯＴデバイスは、第１スピン軌道トルク層の平面の面内にある第１電流経路と、第２スピン軌道トルク層の平面に対して垂直である第２電流経路と、のために構成され、第２電流経路は、強磁性層に延びるように構成される。第２ＳＯＴデバイスは、第１スピン軌道トルク層の平面の面内にある第１電流経路と、第２スピン軌道トルク層の平面に対して垂直な第２電流経路と、のために構成され、第２電流経路は、強磁性層に延びるように構成される。
【0051】
さらに別の実施形態では、集積回路（ＩＣ）は、複数のスピン軌道トルク（ＳＯＴ）デバイスと、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置され、隣接するＳＯＴデバイス同士を接続する１つまたは複数の相互接続と、を備える。各ＳＯＴデバイスは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層と、強磁性層とＳＯＴ２層との間に配置されたＭｇＯ層と、を備える。各ＳＯＴデバイスは、ＳＯＴ１層の平面の面内である第１電流経路と、ＳＯＴ２層の平面に対して垂直であり、強磁性層に延びるように構成された第２電流経路と、のために構成される。
【0052】
各ＳＯＴデバイスはさらに、第１電流経路で入力電流を受けるように構成され、ＳＯＴ１層は、入力電流による強磁性層の磁化方向に影響を与えるように構成される。各ＳＯＴデバイスはさらに、第２電流経路で供給電流を受け、ＳＯＴ２層を介して、強磁性層の磁化方向に応答する出力電流を生成するように構成される。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む。
【0053】
別の実施形態では、集積回路（ＩＣ）は、ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置され、重みを符号化するように構成された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、ニューラルネットワークノードへの入力を受け入れるように構成され、入力相互接続に結合された第１スピン軌道トルク層と、出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置され、重みをエンコードするように構成された強磁性層と、を備える第２ＳＯＴデバイスと、第１ＳＯＴデバイスおよび第２ＳＯＴデバイスの出力相互接続は、合計出力相互接続に結合される。
【0054】
ＩＣは、第３ＳＯＴデバイスをさらに備え、第３ＳＯＴデバイスは、合計出力相互接続に結合された第１スピン軌道トルク層と、第３ＳＯＴデバイスのための出力相互接続に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置され、活性化関数のしきい値を符号化するように構成された強磁性層と、を備える。第１ＳＯＴ層および第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む。
【0055】
上記は、本開示の実施形態に向けられたものであるが、本開示の他のさらなる実施形態は、その基本的範囲から逸脱することなく考案することができ、その範囲は、後に続く特許請求の範囲によって決定される。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【外国語明細書】