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特開2025-4600半導体装置及びカウント方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025004600

(43)【公開日】2025-01-15

(54)【発明の名称】半導体装置及びカウント方法

(51)【国際特許分類】

G11C 7/22 20060101AFI20250107BHJP

G11C 7/10 20060101ALI20250107BHJP

【ＦＩ】

G11C7/22 100

G11C7/10 220

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023104387

(22)【出願日】2023-06-26

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】平嶋康伯

(72)【発明者】

【氏名】小内俊之

(72)【発明者】

【氏名】松野隼也

(72)【発明者】

【氏名】堂目正人

(57)【要約】

【課題】半導体装置の処理能力を向上する。
【解決手段】実施形態によれば、半導体装置は、第１信号ＯＳＣを出力するオシレータ２０１と、第１信号ＯＳＣのサイクル数をカウントするカウンタ２０２とを含む。カウンタ２０２は、オシレータ２０１が第１信号のＮ番目（Ｎは２以上の整数）のサイクルを出力する前に、第１信号のサイクル数のカウント値ＣＮＴをＮにする。
【選択図】図１２

【特許請求の範囲】

【請求項1】

第１信号を出力するオシレータと、
前記第１信号のサイクル数をカウントするカウンタと
を備え、
前記カウンタは、前記オシレータが前記第１信号のＮ番目（Ｎは２以上の整数）のサイクルを出力する前に、前記第１信号の前記サイクル数のカウント値をＮにする、
半導体装置。

【請求項2】

前記カウンタは、前記オシレータが前記第１信号の（Ｎ－１）番目のサイクルの出力を開始してから０．５サイクル経過後に、前記第１信号の前記サイクル数の前記カウント値をＮにする、
請求項１に記載の半導体装置。

【請求項3】

前記第１信号は、第１論理レベルから前記第１論理レベルと異なる第２論理レベルに移行する第１エッジと前記第２論理レベルから前記第１論理レベルに移行する第２エッジとを交互に繰り返し、
前記オシレータが前記第１信号の出力を開始して、最初に前記第１エッジが発生した場合、前記カウンタは前記第２エッジを用いて前記第１信号の前記サイクル数をカウントアップする、
請求項１に記載の半導体装置。

【請求項4】

前記カウンタは、加算器を含み、前記第１信号の前記サイクル数に１加算した値を前記カウント値として出力する、
請求項３に記載の半導体装置。

【請求項5】

前記カウンタは、前記オシレータが前記第１信号の出力を開始する前に受信したカウント動作の開始を通知する第２信号に基づいて、前記第１信号の前記サイクル数に１加算する、
請求項３に記載の半導体装置。

【請求項6】

前記第１信号は、第１論理レベルから前記第１論理レベルと異なる第２論理レベルに移行する第１エッジと前記第２論理レベルから前記第１論理レベルに移行する第２エッジとを交互に繰り返し、
前記オシレータが前記第１信号の出力を開始して、最初に前記第１エッジが発生した場合、前記カウンタは前記第１エッジを用いて前記第１信号の前記サイクル数をカウントアップする、
請求項１に記載の半導体装置。

【請求項7】

前記カウンタは、
前記第１信号の前記第１エッジに基づいて動作する第１フリップフロップと、
前記第１信号の前記第２エッジに基づいて動作する第２フリップフロップと、
前記第１フリップフロップの第１出力信号と前記第２フリップフロップの第２出力信号との排他的論理和演算を実行する第１回路と、
前記第１回路の演算結果に基づいて、前記第１信号の前記サイクル数に１加算するか否かを決定する論理回路と
を含む、
請求項６に記載の半導体装置。

【請求項8】

前記論理回路は、前記第１出力信号の論理レベルと、前記第２出力信号の論理レベルが同じである場合、前記第１信号の前記サイクル数に１加算し、前記第１出力信号の前記論理レベルと、前記第２出力信号の前記論理レベルとが異なる場合、前記第１信号の前記サイクル数に１加算しない、
請求項７に記載の半導体装置。

【請求項9】

前記第１信号が前記第１論理レベルであるときに、前記オシレータが前記第１信号の出力を終了した場合、前記カウンタは、前記第１信号の前記サイクル数に１加算し、
前記第１信号が前記第２論理レベルであるときに、前記オシレータが前記第１信号の出力を終了した場合、前記カウンタは、前記第１信号の前記サイクル数に１加算しない、
請求項６に記載の半導体装置。

【請求項10】

前記オシレータは、第３信号が前記第１論理レベルである期間、前記第１信号を出力し、
前記カウンタは、
前記第１信号と、前記第３信号との論理和演算の結果に基づいて第４信号を出力する第２回路と、
前記第４信号の前記第１エッジに基づいて動作する第３フリップフロップと
を含む、
請求項９に記載の半導体装置。

【請求項11】

前記オシレータは、
前記第１信号を出力する出力端子と、前記出力端子から出力された前記第１信号が入力される入力端子とを含む第３回路と、
前記第３回路の前記出力端子に接続されたプルアップ回路と
を含む、
請求項９に記載の半導体装置。

【請求項12】

外部から入力された第５信号を遅延させた第６信号に基づいて、前記外部から入力された第７信号を取り込むラッチ回路を更に備え、
前記第１信号の１サイクルは、前記第５信号に対する前記第６信号の遅延時間に等しい、
請求項１に記載の半導体装置。

【請求項13】

前記第５信号と前記第７信号とは、非同期に入力される、
請求項１２に記載の半導体装置。

【請求項14】

前記カウンタがカウント動作を実行する第１期間の間に生じる前記カウント値の粒度誤差の最大値は、前記遅延時間を前記第１期間の長さで除算した値に等しい、
請求項１２に記載の半導体装置。

【請求項15】

前記第１期間は、外部コントローラから受信したコマンドセットに基づき、
前記遅延時間は、前記外部コントローラから受信した前記第５信号と前記第７信号との間の時間差に基づく、
請求項１４に記載の半導体装置。

【請求項16】

前記外部から前記第５信号が入力される第１パッドと、
前記外部から前記第７信号が入力される第２パッドと、
を更に備え、
前記第１パッドと前記ラッチ回路とを接続する第１経路に設けられる回路の個数は、前記第２パッドと前記ラッチ回路とを接続する第２経路に設けられる回路の個数よりも多い、
請求項１２に記載の半導体装置。

【請求項17】

前記カウンタが出力した前記カウント値と前回計測されたカウントとの差分の絶対が予め設定された閾値よりも大きい場合、前記第５信号と前記第７信号とのタイミングを調整する動作を実行するように構成された制御回路を更に備える、
請求項１２に記載の半導体装置。

【請求項18】

第１信号を出力するオシレータと、前記第１信号のサイクル数をカウントするカウンタとを用いたカウント方法であって、
前記第１信号の出力を開始することと、
前記第１信号のＮ番目（Ｎは２以上の整数）のサイクルが出力される前に、前記第１信号の前記サイクル数のカウント値をＮにすること
を備える、
カウント方法。

【請求項19】

前記カウント値をＮにすることは、前記第１信号の（Ｎ－１）番目のサイクルの出力が開始されてから０．５サイクル経過後に、前記第１信号の前記サイクル数の前記カウント値をＮすること、
を含む、
請求項１８に記載のカウント方法。

【請求項20】

前記第１信号の出力を開始することは、最初に第１論理レベルから前記第１論理レベルと異なる第２論理レベルに移行する第１エッジを発生させることを含み、
前記カウント値をＮにすることは、前記第２論理レベルから前記第１論理レベルに移行する第２エッジに基づいて前記第１信号の前記サイクル数をカウントアップすることを含む、
請求項１８に記載のカウント方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、カウンタを有する半導体装置及びカウント方法に関する。

【背景技術】

【0002】

周期的な信号の周期の数をカウントするカウンタを有する半導体装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１７／０２８７５３９号明細書

【特許文献2】米国特許出願公開第２０２２／００７６７６９号明細書

【特許文献3】米国特許出願公開第２０１８／０１９７５８８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態では、処理能力が向上できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１信号を出力するオシレータと、第１信号のサイクル数をカウントするカウンタとを含む。カウンタは、オシレータが第１信号のＮ番目（Ｎは２以上の整数）のサイクルを出力する前に、第１信号のサイクル数のカウント値をＮにする。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を含むメモリシステムの全体構成の一例を示すブロック図。

【図2】第１実施形態に係る半導体装置の構成の一例を示すブロック図。

【図3】第１実施形態に係る半導体装置に含まれるメモリセルアレイの回路図。

【図4】第１実施形態に係る半導体装置に含まれる入力回路の構成の一例を示すブロック図。

【図5】第１実施形態に係る半導体装置に含まれる入力回路の回路構成の一例を示す図。

【図6】第１実施形態に係る半導体装置における信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱの振幅波形を示す図。

【図7】第１実施形態に係る半導体装置に含まれるレプリカ回路の全体構成の一例を示す図。

【図8】第１実施形態に係る半導体装置に含まれるカウンタの構成の一例を示す回路図。

【図9】第１実施形態に係る半導体装置におけるステータスレジスタにおけるカウント値ＣＮＴ＜１５：０＞のアドレス情報の具体例を示すテーブル。

【図10】第１実施形態に係る半導体装置におけるカウント動作のコマンドシーケンスの一例を示す図。

【図11】カウント動作の比較例を示す図。

【図12】第１実施形態に係る半導体装置に含まれるカウンタによるカウント動作におけるカウント値ＣＮＴの具体例を示す図。

【図13】第１実施形態に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【図14】第１実施形態の変形例に係る半導体装置の構成の一例を示すブロック図。

【図15】第１実施形態の変形例に係る半導体装置における第１モード選択時のコマンド及びアドレス入力のコマンドシーケンスの一例を示す図。

【図16】第１実施形態の変形例に係る半導体装置における第１モード選択時のゲットフィーチャ動作のコマンドシーケンスの一例を示す図。

【図17】第１実施形態の変形例に係る半導体装置における第１モード選択時のカウント動作のコマンドシーケンスの一例を示す図。

【図18】第２実施形態に係る半導体装置に含まれるカウンタの構成の一例を示す回路図。

【図19】第２実施形態に係る半導体装置におけるカウント動作のコマンドシーケンスの一例を示す図。

【図20】第２実施形態に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【図21】第３実施形態に係る半導体装置に含まれるカウンタの構成の一例を示す回路図。

【図22】第３実施形態に係る半導体装置に含まれるカウンタにおける各信号の具体例を示す図。

【図23】第３実施形態に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【図24】第４実施形態に係る半導体装置に含まれるカウンタの構成の一例を示す回路図。

【図25】第４実施形態に係る半導体装置に含まれるカウンタにおける信号ＯＳＣ及び信号ＯＳＣ＿ＣＬＫ２並びにカウント値ＣＮＴの具体例を示す図。

【図26】第４実施形態に係る半導体装置におけるカウント動作のコマンドシーケンスの一例を示す図。

【図27】第４実施形態に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【図28】第４実施形態の変形例に係る半導体装置に含まれるレプリカ回路の全体構成の一例を示す図。

【図29】第４実施形態の変形例に係る半導体装置に含まれるカウンタの構成の一例を示す回路図。

【図30】第４実施形態の変形例に係る半導体装置におけるカウント動作のコマンドシーケンスの一例を示す図。

【図31】第４実施形態の変形例に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【図32】第５実施形態の第１例に係る半導体装置の全体構成の一例を示すブロック図。

【図33】第５実施形態の第２例に係る半導体装置の全体構成の一例を示すブロック図。

【図34】第５実施形態の第２例に係る半導体装置に含まれるオシレータと入出力ポートとの接続の一例を示すブロック図。

【図35】第５実施形態の第２例に係る半導体装置におけるカウント動作の流れの一例を示すフローチャート。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

【0008】

なお、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

【0009】

１．第１実施形態
まず、第１実施形態として、半導体装置がＮＡＮＤ型フラッシュメモリである場合について、説明する。なお、半導体装置は、ＮＡＮＤ型フラッシュメモリに限定されない。オシレータ及びカウンタを有する半導体装置であればよい。

【0010】

１．１構成
１．１．１メモリシステムの構成
まず、図１を参照して、半導体装置を有するメモリシステム１の構成の一例について説明する。図１は、メモリシステム１の全体構成の一例を示すブロック図である。なお、図１の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。

【0011】

図１に示すように、メモリシステム１は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム１は、図示せぬホストデバイスに接続される。例えば、ホストデバイスは、メモリシステム１を制御する。

【0012】

メモリシステム１は、不揮発性メモリ１０及びメモリコントローラ２０を含む。

【0013】

不揮発性メモリ１０は、不揮発性の記憶媒体である。不揮発性メモリ１０は、メモリコントローラ２０から受信したデータを不揮発に記憶する。

【0014】

メモリコントローラ２０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ２０は、例えばホストデバイスからの要求（命令）に基づいて、不揮発性メモリ１０に、読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ２０は、不揮発性メモリ１０のメモリ空間を管理する。

【0015】

次に、不揮発性メモリ１０の内部構成の一例について説明する。不揮発性メモリ１０は、複数のメモリチップ１１を含む。複数のメモリチップ１１は、それぞれが独立して動作し得る。各メモリチップ１１は、ＮＡＮＤバスを介してメモリコントローラ２０に接続される。なお、不揮発性メモリ１０が有するメモリチップ１１の個数は１個でもよい。

【0016】

メモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリが搭載された半導体装置である。メモリチップ１１は、データを不揮発に記憶する。なお、メモリチップ１１は、他の不揮発性メモリであってもよい。

【0017】

メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０（より詳しくはメモリインターフェース回路２７）と、例えば８ビットの信号ＤＱ＜７：０＞並びに信号ＤＱＳ及びｂＤＱＳの送受信を行う。以下、信号ＤＱ＜７：０＞のいずれかを限定しない場合は、単に「信号ＤＱ」と表記する。信号ＤＱは、例えばデータ、アドレス、コマンド、またはステータス情報である。信号ＤＱＳ及びｂＤＱＳは、信号ＤＱがデータである場合に、信号ＤＱの入出力に用いられるストローブ信号（クロック信号）である。信号ｂＤＱＳは、信号ＤＱＳの反転信号である。

【0018】

本実施形態では、メモリコントローラ２０からメモリチップ１１にデータが送信される際、データ（信号ＤＱ）の送信と、ストローブ信号（信号ＤＱＳ及びｂＤＱＳ）の送信とが非同期に実行される。以下、このようなデータ入力のインターフェース仕様を「ＵｎｍａｔｃｈｅｄＤＱＳ」と表記する。

【0019】

メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０から各種制御信号を受信する。制御信号の詳細については、後述する。

【0020】

また、メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０にレディ／ビジー信号ｂＲＢを送信する。レディ／ビジー信号ｂＲＢは、メモリチップ１１がメモリコントローラ２０からコマンドを受信可能な状態か不可能な状態かを示す信号である。レディ状態は、メモリチップ１１がメモリコントローラ２０からコマンドを受信可能な状態である。ビジー状態は、メモリチップ１１がメモリコントローラ２０からコマンドを受信不可能な状態である。例えば、レディ／ビジー信号ｂＲＢは、メモリチップ１１がビジー状態の際に“Ｌ”レベルとされる。

【0021】

次に、メモリコントローラ２０の内部構成の一例について説明する。メモリコントローラ２０は、ホストインターフェース回路（ホストＩ／Ｆ）２１、ＣＰＵ（Central Processing Unit）２２、ＲＯＭ（Read Only Memory）２３、ＲＡＭ（Random Access Memory）２４、バッファメモリ２５、ＥＣＣ（Error Checking and Correcting）回路２６、及びメモリインターフェース回路（メモリＩ／Ｆ）２７を含む。これらの回路は、例えばメモリコントローラ２０の内部バスにより、互いに接続されている。なお、ホストインターフェース回路２１、ＥＣＣ回路２６、及びメモリインターフェース回路２７の各機能は、専用回路により実現されてもよいし、ＣＰＵ２２がファームウェアを実行することにより実現されてもよい。

【0022】

ホストインターフェース回路２１は、ホストデバイスに接続されるインターフェース回路である。ホストインターフェース回路２１は、ホストデバイスとメモリコントローラ２０との間の通信を制御する。ホストインターフェース回路２１は、ＣＰＵ２２及びバッファメモリ２５に、ホストデバイスから受信した要求及びデータをそれぞれ送信する。また、ホストインターフェース回路２１は、ＣＰＵ２２による制御に基づいて、ホストデバイスに、バッファメモリ２５内のデータを送信する。

【0023】

ＣＰＵ２２は、プロセッサである。ＣＰＵ２２は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２２は、ホストデバイスの要求に基づいて、不揮発性メモリ１０（メモリチップ１１）に書き込み動作、読み出し動作、及び消去動作等を命令する。また、ＣＰＵ２２は、不揮発性メモリ１０のメモリ領域を管理する。

【0024】

ＣＰＵ２２は、不揮発性メモリ１０（メモリチップ１１）に、例えば、ライトトレーニングを命令する。ライトトレーニングは、信号ＤＱと信号ＤＱＳ及びｂＤＱＳとの間のタイミング調整等を目的とした動作である。例えば、ＣＰＵ２２は、メモリチップ１１にライトトレーニング用データの書き込み動作及び当該データの読み出し動作を実行させる。このとき、ＣＰＵ２２は、信号ＤＱＳ及びｂＤＱＳに対する信号ＤＱの遅延時間を変化させながら、メモリチップ１１に、信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱを送信する。そして、ＣＰＵ２２は、書き込みデータと読み出しデータの一致度が最も高い条件（信号ＤＱＳ及びｂＤＱＳに対する信号ＤＱの遅延時間）をデータの送信条件として設定する。以下、信号ＤＱＳ及びｂＤＱＳに対する信号ＤＱの遅延時間を時間ｔＤＱＳ２ＤＱと表記する。

【0025】

例えば、メモリチップ１１では、信号ＤＱを取り込むラッチ回路までの伝送経路が、信号ＤＱＳ及びｂＤＱＳと信号ＤＱとで異なる。このため、メモリチップ１１における電圧または温度等の変動により、時間ｔＤＱＳ２ＤＱの最適値が変動する。これに対応するため、ＣＰＵ２２は、任意のタイミングでライトトレーニングを適宜実行する。

【0026】

また、ＣＰＵ２２は、例えば定期的に、メモリチップ１１内のオシレータで発生させたクロック信号（後述する信号ＯＳＣ）のカウント動作を実行させる。クロック信号は、メモリチップ１１内で生成される、信号ＤＱＳの擬似信号である。カウント動作では、クロック信号のサイクル数（クロック数）のカウントが実行される。ＣＰＵ２２は、カウント動作の実行時間（以下、「カウント実行時間」とも表記する）を制御する。メモリチップ１１におけるクロック信号のサイクル数（カウント数）は、時間ｔＤＱＳ２ＤＱの変動と同様に、メモリチップ１１における電圧または温度の変化等により変動する。ＣＰＵ２２は、サイクル数の変化量に基づいて、時間ｔＤＱＳ２ＤＱの変動を予測し、ライトトレーニングの実行の有無を判断する。

【0027】

ＲＯＭ２３は、不揮発性メモリである。例えば、ＲＯＭ２３は、ＥＥＰＲＯＭ^ＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ２３は、ファームウェア及びプログラム等を記憶する非一時的記憶媒体である。例えば、ＣＰＵ２２は、ＲＯＭ２３からロードしたファームウェアをＲＡＭ２４に展開する。

【0028】

ＲＡＭ２４は、揮発性メモリである。ＲＡＭ２４は、ＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）等である。ＲＡＭ２４は、ＣＰＵ２２の作業領域として使用され得る。例えば、ＲＡＭ２４は、不揮発性メモリ１０を管理するためのファームウェアや、各種の管理テーブルを記憶する。例えば、ＲＡＭ２４には、カウント動作の結果が記憶される。

【0029】

バッファメモリ２５は、揮発性メモリである。バッファメモリ２５は、ＤＲＡＭまたはＳＲＡＭ等である。バッファメモリ２５は、メモリコントローラ２０が不揮発性メモリ１０から読み出したデータや、ホストデバイスから受信したデータ等を一時的に保持する。

【0030】

ＥＣＣ回路２６は、ＥＣＣ処理を実行する回路である。ＥＣＣ処理は、データの符号化処理及び復号化処理を含む。例えば、ＥＣＣ回路２６は、データの書き込み動作時には、データの符号化処理を実行して、誤り訂正符号（パリティ）を生成する。そして、ＥＣＣ回路２６は、パリティをデータに付与する。また、ＥＣＣ回路２６は、データの読み出し動作時には、復号化処理を実行する。すなわち、ＥＣＣ回路２６は、パリティを用いてデータの誤り訂正処理を実行する。

【0031】

メモリインターフェース回路２７は、メモリコントローラ２０と不揮発性メモリ１０との間の通信を制御する。メモリインターフェース回路２７は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、…）を有し得る。各チャネルＣＨには、ＮＡＮＤバスを介して、複数のメモリチップ１１が接続され得る。メモリインターフェース回路２７は、メモリチップ１１に、信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、並びに各種制御信号を送信する。また、メモリインターフェース回路２７は、メモリチップ１１から信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、並びにレディ／ビジー信号ｂＲＢを受信する。

【0032】

１．１．２メモリチップの構成
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１（半導体装置）の構成の一例を示すブロック図である。なお、図２の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続は、これらに限定されない。

【0033】

図２に示すように、メモリチップ（ＮＡＮＤ型フラッシュメモリ）１１は、入出力回路１０１、レプリカ回路１０２、ロジック制御回路１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、ステータスレジスタ１０６、シーケンサ１０７、レディ／ビジー回路１０８、電圧発生回路１０９、メモリセルアレイ１２０、ロウデコーダ１２１、センスアンプ１２２、データレジスタ１２３、及びカラムデコーダ１２４を含む。

【0034】

入出力回路１０１は、メモリコントローラ２０と信号ＤＱ及び信号ＤＱＳ及びｂＤＱＳの入出力を行う回路である。入出力回路１０１は、信号ＤＱ＜７：０＞並びに信号ＤＱＳ及びｂＤＱＳに対応する複数のパッドＰＤ（外部接続端子）を介して、メモリコントローラ２と接続される。また、入出力回路１０１は、ロジック制御回路１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、ステータスレジスタ１０６、及びデータレジスタ１２３に接続される。

【0035】

入出力回路１０１は、入力回路１３１及び出力回路１３２を含む。

【0036】

入力回路１３１は、メモリコントローラ２０から信号ＤＱを受信する回路である。入力回路１３１は、信号ＤＱがデータＤＡＴである場合、信号ＤＱＳ及びｂＤＱＳに基づいて、信号ＤＱを取り込む。そして、入力回路１３１は、データレジスタ１２３に、データＤＡＴを送信する。入力回路１３１は、信号ＤＱがアドレスＡＤＤである場合、後述するライトイネーブル信号ｂＷＥに基づいて、信号ＤＱを取り込む。そして、入力回路１３１は、アドレスレジスタ１０４に、アドレスＡＤＤを送信する。入力回路１３１は、信号ＤＱがコマンドＣＭＤである場合、ライトイネーブル信号ｂＷＥに基づいて、信号ＤＱを取り込む。そして、入力回路１３１は、コマンドレジスタ１０５に、コマンドＣＭＤを送信する。

【0037】

出力回路１３２は、メモリコントローラ２０に信号ＤＱを送信する回路である。出力回路１３２は、メモリコントローラ２０に、信号ＤＱＳ及びｂＤＱＳとともに、信号ＤＱを送信する。出力回路１３２は、メモリコントローラ２０に、信号ＤＱとして、メモリセルアレイ１２０から読み出したデータＤＡＴまたはステータス情報ＳＴＳを送信する。

【0038】

レプリカ回路１０２は、信号ＤＱＳに対応するクロック信号（後述する信号ＯＳＣ）を生成し、クロック信号のサイクル数（クロック数）をカウントする回路である。レプリカ回路１０２は、クロック信号を生成するための帰還型のオシレータを含む。オシレータのフィードバック経路は、入力回路１３１における信号ＤＱＳの伝送経路と同様の構成を有している。このため、レプリカ回路１０２は、「ＤＱＳオシレータ」とも表記され得る。レプリカ回路１０２は、ステータスレジスタ１０６及びシーケンサ１０７に接続される。レプリカ回路１０２は、カウント動作によるカウント結果をステータスレジスタ１０６に送信する。

【0039】

ロジック制御回路１０３は、メモリチップ１１のロジック制御を行う回路である。ロジック制御回路１０３は、各制御信号に対応する複数のパッドＰＤを介して、メモリコントローラ２０と接続される。また、ロジック制御回路１０３は、入出力回路１０１及びシーケンサ１０７に接続される。ロジック制御回路１０３は、各種制御信号に基づいて、入出力回路１０１及びシーケンサ１０７を制御する。

【0040】

例えば、ロジック制御回路１０３は、制御信号として、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、及びリードイネーブル信号ＲＥ及びｂＲＥを受信する。

【0041】

チップイネーブル信号ｂＣＥは、メモリチップ１１をイネーブルにするための信号である。チップイネーブル信号ｂＣＥは、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。

【0042】

コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。

【0043】

アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、例えば“Ｈ”レベルでアサートされる。

【0044】

ライトイネーブル信号ｂＷＥは、信号ＤＱがコマンドＣＭＤまたはアドレスＡＤＤである場合に、信号ＤＱを取り込むための信号である。ライトイネーブル信号ｂＷＥは、メモリチップ１１がコマンドＣＭＤまたはアドレスＡＤＤを取り込むタイミングに、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ｂＷＥがトグルされる度に、コマンドＣＭＤまたはアドレスＡＤＤがメモリチップ１１に取り込まれる。

【0045】

リードイネーブル信号ＲＥ及びｂＲＥは、メモリコントローラ２０が、メモリチップ１１からデータを読み出すための信号である。リードイネーブル信号ｂＲＥは、リードイネーブル信号ＲＥの反転信号である。リードイネーブル信号ＲＥ及びｂＲＥは、例えば“Ｌ”レベルでアサートされる。例えば、メモリチップ１１は、データ出力の際、リードイネーブル信号ＲＥ及びｂＲＥに基づいて、信号ＤＱＳ及びｂＤＱＳを生成する。

【0046】

アドレスレジスタ１０４は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ１０４は、入出力回路１０１、シーケンサ１０７、ロウデコーダ１２１、及びカラムデコーダ１２４に接続される。アドレスＡＤＤは、ロウアドレスＲＡＤとカラムアドレスＣＡＤとを含む。アドレスレジスタ１０４は、ロウデコーダ１２１に、ロウアドレスＲＡＤを送信する。また、アドレスレジスタ１０４は、カラムデコーダ１２４に、カラムアドレスＣＡＤを送信する。

【0047】

コマンドレジスタ１０５は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ１０５は、入出力回路１０１及びシーケンサ１０７に接続される。コマンドレジスタ１０５は、シーケンサ１０７に、コマンドＣＭＤを送信する。

【0048】

ステータスレジスタ１０６は、ステータス情報ＳＴＳを一時的に記憶するレジスタである。ステータスレジスタ１０６は、入出力回路１０１、レプリカ回路１０２、及びシーケンサ１０７に接続される。例えば、ステータス情報ＳＴＳは、書き込み動作、読み出し動作、及び消去動作等の結果についての情報を含む。また、ステータス情報ＳＴＳは、レプリカ回路１０２におけるカウント動作の結果についての情報を含む。ステータス情報ＳＴＳは、信号ＤＱとして、メモリコントローラ２０に送信される。

【0049】

シーケンサ１０７は、メモリチップ１１全体の動作を制御する回路である。シーケンサ１０７は、レプリカ回路１０２、ロジック制御回路１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、ステータスレジスタ１０６、レディ／ビジー回路１０８、電圧発生回路１０９、ロウデコーダ１２１、及びセンスアンプ１２２等に接続される。シーケンサ１０７は、レプリカ回路１０２、ステータスレジスタ１０６、レディ／ビジー回路１０８、電圧発生回路１０９、ロウデコーダ１２１、及びセンスアンプ１２２等を制御する。シーケンサ１０７は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作を実行する。シーケンサ１０７は、ライトトレーニングを実行する。また、シーケンサ１０７は、レプリカ回路１０２におけるカウント動作を制御する。

【0050】

レディ／ビジー回路１０８は、レディ／ビジー信号ｂＲＢを生成する回路である。レディ／ビジー回路１０８は、シーケンサ１０７に接続される。レディ／ビジー回路１０８は、シーケンサ１０７の制御に基づいて、レディ／ビジー信号ｂＲＢを生成する。レディ／ビジー回路１０８は、メモリコントローラ２０に、レディ／ビジー信号ｂＲＢを送信する。

【0051】

電圧発生回路１０９は、シーケンサ１０７の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に用いられる各種電圧を発生させる。電圧発生回路１０９は、各種電圧をメモリセルアレイ１２０、ロウデコーダ１２１、及びセンスアンプ１２２等に供給する。

【0052】

メモリセルアレイ１２０は、配列された複数のメモリセルトランジスタ（「メモリセル」とも表記する）の集合である。メモリセルアレイ１２０は、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えばデータを一括して消去される複数のメモリセルトランジスタの集合である。図２の例では、メモリセルアレイ１２０は、４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む。なお、メモリセルアレイ１２０内のブロックＢＬＫの個数は任意である。

【0053】

ロウデコーダ１２１は、ロウアドレスＲＡＤのデコード回路である。ロウデコーダ１２１は、アドレスレジスタ１０４、シーケンサ１０７、電圧発生回路１０９、及びメモリセルアレイ１２０に接続される。ロウデコーダ１２１は、ロウアドレスＲＡＤのデコード結果に基づいて、いずれかのブロックＢＬＫを選択する。ロウデコーダ１２１は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。

【0054】

センスアンプ１２２は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ１２２は、シーケンサ１０７、電圧発生回路１０９、メモリセルアレイ１２０、及びデータレジスタ１２３に接続される。センスアンプ１２２は、読み出し動作時には、メモリセルアレイ１２０からデータＤＡＴを読み出す。また、センスアンプ１２２は、書き込み動作時には、書き込みデータＤＡＴに応じた電圧をメモリセルアレイ１２０に供給する。

【0055】

データレジスタ１２３は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ１２３は、入出力回路１０１、シーケンサ１０７、センスアンプ１２２、及びカラムデコーダ１２４に接続される。データレジスタ１２３は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。

【0056】

カラムデコーダ１２４は、カラムアドレスＣＡＤのデコードを行う回路である。カラムデコーダ１２４は、アドレスレジスタ１０４、シーケンサ１０７、及びデータレジスタ１２３に接続される。カラムデコーダ１２４は、アドレスレジスタ１０４からカラムアドレスＣＡＤを受信する。カラムデコーダ１２４は、カラムアドレスＣＡＤのデコード結果に基づいて、データレジスタ１２３内のラッチ回路を選択する。

【0057】

１．１．３メモリセルアレイの回路構成
次に、図３を参照して、メモリセルアレイ１２０の回路構成の一例について説明する。図３は、メモリセルアレイ１２０の回路図である。なお、図３の例は、１つのブロックＢＬＫの回路構成を示している。

【0058】

図３に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。図３の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。

【0059】

次に、ストリングユニットＳＵの内部構成について説明する。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。例えば、ストリングユニットＳＵ内のｎ＋１個（ｎは１以上の整数）のＮＡＮＤストリングＮＳは、ｎ＋１本のビット線ＢＬ０～ＢＬｎにそれぞれ接続される。

【0060】

次に、ＮＡＮＤストリングＮＳの内部構成について説明する。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図３に示す例では、ＮＡＮＤストリングＮＳは８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は、任意である。

【0061】

メモリセルトランジスタＭＣは、データを不揮発に保持する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。

【0062】

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。

【0063】

各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。より具体的には、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の順に、その電流経路は直列に接続される。選択トランジスタＳＴ１のドレインは、いずれか１つのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

【0064】

同一ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内のこれら複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。

【0065】

ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。

【0066】

同一ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、ストリングユニットＳＵ０～ＳＵ３は、複数の選択トランジスタＳＴ２をそれぞれ含む。ブロックＢＬＫ内のこれら複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳが設けられてもよい。

【0067】

ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ１２１にそれぞれ接続される。

【0068】

ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスＣＡＤが割り当てられる。各ビット線ＢＬは、センスアンプ１２２に接続される。

【0069】

ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

【0070】

１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記される。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。

【0071】

１．１．４入力回路の構成
１．１．４．１入力回路の構成
次に、図４を参照して、入力回路１３１の構成の一例について説明する。図４は、入力回路１３１の構成の一例を示すブロック図である。なお、図４の例は、信号ＤＱがデータＤＡＴである場合、すなわち、信号ＤＱＳ及びｂＤＱＳに基づいて信号ＤＱを取り込む場合の構成を示す。

【0072】

図４に示すように、入力回路１３１は、入力レシーバ（ＩＲＥＣ：Input RECeiver）１４１、遅延回路１４２、及びラッチ回路１４３を含む。

【0073】

入力レシーバ１４１は、信号ＤＱＳ及びｂＤＱＳの受信回路である。入力レシーバ１４１の２つの入力端子は、信号ＤＱＳが入力されるパッドＰＤと、信号ｂＤＱＳが入力されるパッドＰＤとにそれぞれ接続される。また、入力レシーバ１４１の出力端子は、遅延回路１４２に接続される。例えば、入力レシーバ１４１は、信号ＤＱＳ及びｂＤＱＳに同期した反転信号を出力する。入力レシーバ１４１の出力信号は、遅延回路１４２に入力される。

【0074】

遅延回路１４２は、入力レシーバ１４１から受信した信号を遅延させる回路である。遅延回路１４２は、ラッチ回路１４３に接続される。なお、遅延回路１４２は、省略され得る。また、入力レシーバ１４１とラッチ回路１４３との間の配線経路には、信号送信を目的としたドライバ等が設けられてもよい。入力レシーバ１４１の出力信号は、遅延回路１４２、及び入力レシーバ１４１とラッチ回路１４３とを接続する配線経路による配線遅延により遅延して、ラッチ回路１４３に入力される。ラッチ回路１４３に入力される信号を信号ＣＫ及びｂＣＫと表記する。信号ＣＫは、信号ＤＱＳを遅延させたストローブ信号である。信号ｂＣＫは、信号ＣＫの反転信号である。信号ＤＱＳ及びｂＤＱＳに対する信号ＣＫ及びｂＣＫの遅延時間が、時間ｔＤＱＳ２ＤＱに相当する。すなわち、ラッチ回路１４３には、時間ｔＤＱＳ２ＤＱ遅延された信号ＤＱＳ及びｂＤＱＳが入力される。

【0075】

ラッチ回路１４３は、信号ＣＫ及びｂＣＫ（時間ｔＤＱＳ２ＤＱ遅延された信号ＤＱＳ及びｂＤＱＳ）に基づいて、信号ＤＱを取り込む回路である。ラッチ回路１４３は、信号ＤＱ＜０＞～ＤＱ＜７＞が入力される８個のパッドＰＤに接続される。例えば、ラッチ回路１４３は、信号ＣＫに基づいて、各信号ＤＱの奇数ビットのデータを取り込み、信号ｂＣＫに基づいて、各信号ＤＱの偶数ビットのデータを取り込む。例えば、ラッチ回路１４３は、各信号ＤＱに対応する複数のＬＴＳＡ（Latch-Type voltage Sense Amplifier）を含んでいてもよいし、複数のＤＴＳＡ（Double-Tail latch-type voltage Sense Amplifier）を含んでいてもよい。ラッチ回路１４３は、信号ＤＱ＜０＞～＜７＞に対応する信号ＤＱ＿ＩＮＴ＜０＞～ＤＱ＿ＩＮＴ＜７＞を出力する。

【0076】

ラッチ回路１４３は、信号ＤＱが入力されるパッドＰＤの比較的近傍に配置される。比較的近傍に配置されることにより、パッドＰＤとラッチ回路１４３とを結ぶ配線長を比較的短くできる。また、信号ＤＱが入力されるパッドＰＤとラッチ回路１４３とを接続する経路に設けられる回路の個数は、信号ＤＱＳが入力されるパッドＰＤとラッチ回路１４３を接続する経路に設けられる回路（入力レシーバ１４１及び遅延回路１４２を含む）の個数よりも少ない。これにより、ラッチ回路１４３における信号ＤＱのジッタ及びスキュー等を低減できる。なお、パッドＰＤとラッチ回路１４３との間に、信号劣化の補正を目的として、ＣＴＬＥ（Continuous Time Linear Equalizer）等を配置してもよい。ＣＴＬＥは、挿入損失（インサーションロス）を補償して、ジッタを低減する回路である。

【0077】

１．１．４．２入力回路の回路構成
次に、図５を参照して、入力回路１３１の回路構成の一例について説明する。図５は、入力回路１３１の回路構成の一例を示す図である。なお、図５の例では、説明を簡略化するため、遅延回路１４２及び信号ＤＱ＜１＞～ＤＱ＜６＞の各々に対応するラッチ回路１４３が省略されている。また、図５の例では、信号ｂＣＫが省略されている。

【0078】

図５に示すように、入力レシーバ１４１は、コンパレータ１５１を含む。コンパレータ１５１は、信号ＤＱＳが入力される第１入力端子、信号ｂＤＱＳが入力される第２入力端子、及び出力端子を含む。第１入力端子は、信号ＤＱＳが入力されるパッドＰＤに接続される。第２入力端子は、信号ｂＤＱＳが入力されるパッドＰＤに接続される。例えば、コンパレータ１５１は、信号ＤＱＳ及びｂＤＱＳに同期した反転信号を出力する。出力端子は、ドライバ１５２及び１５３を介して、ラッチ回路１４３に接続される。例えば、ドライバ１５２は、コンパレータ１５１が出力する信号の振幅を増幅するＣＭＬ（Current Mode Logic）回路である。また、例えば、ドライバ１５３は、ドライバ１５２により増幅された信号を、ＣＭＯＳレベルに変換するＣ２Ｃ（Cml To Cmos）回路である。

【0079】

ラッチ回路１４３は、各信号ＤＱに対応する複数のコンパレータ１５４を含む。なお、１つの信号ＤＱに対して、複数のコンパレータ１５４が設けられてもよい。例えば、１つの信号ＤＱに対して、信号ＣＫに基づいて動作するコンパレータ１５４と、信号ｂＣＫに基づいて動作するコンパレータ１５４とが設けられてもよい。

【0080】

コンパレータ１５４は、第１入力端子、第２入力端子、クロック信号入力端子、及び出力端子を含む。第１入力端子は、対応する信号ＤＱが入力されるパッドＰＤに接続される。第２入力端子には、例えば、参照電圧ＶＲＥＦが入力される。参照電圧ＶＲＥＦは、信号ＤＱの論理レベルの判定に用いられる基準電圧である。クロック信号入力端子には、例えば、信号ＣＫが入力される。クロック信号入力端子は、ドライバ１５３に接続される。コンパレータ１５１の出力端子とコンパレータ１５４のクロック信号入力端子とを接続する配線経路において生じる配線遅延が、時間ｔＤＱＳ２ＤＱに相当する。コンパレータ１５４の出力端子から信号ＤＱ＿ＩＮＴが出力される。図５の例では、コンパレータ１５４は、信号ＣＫがＨｉｇｈ（“Ｈ”）レベルの場合に、信号ＤＱと参照電圧ＶＲＥＦとを比較した結果を出力する。例えば、コンパレータ１５４は、信号ＤＱの電圧が参照電圧ＶＲＥＦよりも高い場合に、Ｌｏｗ（“Ｌ”）レベルの信号ＤＱ＿ＩＮＴを出力する。

【0081】

信号ＤＱ毎に異なるコンパレータ１５４が設けられている。このため、コンパレータ１５４毎に、コンパレータ１５１の出力端子とコンパレータ１５４とのクロック信号入力端子とを接続する配線経路（配線長）が異なる。従って、信号ＤＱ毎に、配線経路において生じる配線遅延の量が異なる。すなわち、信号ＤＱ毎に、時間ｔＤＱＳ２ＤＱが異なり得る。例えば、ライトトレーニングでは、信号ＤＱ毎に最適な時間ｔＤＱＳ２ＤＱが設定され得る。

【0082】

１．１．４．３信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱの入力タイミング
次に、図６を参照して、信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱの入力タイミングの一例について説明する。図６は、信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱの振幅波形を示す図である。図６の例は、パッドＰＤにおける信号ＤＱＳ及びｂＤＱＳ並びに信号ＤＱの振幅波形と、ラッチ回路１４３における信号ＣＫ及びｂＣＫ（遅延された信号ＤＱＳ及びｂＤＱＳ）並びに信号ＤＱの振幅波形とを示している。

【0083】

図６に示すように、本実施形態では、メモリチップ１１にデータ（信号ＤＱ）とストローブ信号（信号ＤＱＳ及びｂＤＱＳ）とが非同期に入力される。すなわち、パッドＰＤにおける信号ＤＱＳ及びｂＤＱＳの入力のタイミングは、信号ＤＱの入力のタイミングと同期していない。信号ＤＱＳ及びｂＤＱＳと信号ＤＱとの時間差が、時間ｔＤＱＳ２ＤＱである。

【0084】

ラッチ回路１４３は、信号ＤＱに対応するパッドＰＤの比較的近傍に配置される。このため、ラッチ回路１４３は、パッドＰＤから信号ＤＱを、遅延が比較的少ない状態で受信する。また、ラッチ回路１４３は、信号ＤＱＳ及びｂＤＱＳを遅延させた信号ＣＫ及びｂＣＫを受信する。ラッチ回路１４３では、信号ＣＫ及びｂＣＫの入力タイミングと、信号ＤＱの入力タイミングとが同期している。これにより、ラッチ回路１４３は、信号ＣＫ及びｂＣＫに基づいて信号ＤＱを取り込むことができる。ライトトレーニングでは、信号ＤＱＳ及びｂＤＱＳに対応する信号ＣＫ及びｂＣＫの遅延時間が時間ｔＤＱＳ２ＤＱとなるように、信号ＤＱのタイミングが最適化される。

【0085】

１．１．５レプリカ回路の構成
１．１．５．１レプリカ回路の全体構成
まず、図７を参照して、レプリカ回路１０２の全体構成の一例について説明する。図７は、レプリカ回路１０２の全体構成の一例を示す図である。

【0086】

図７に示すように、レプリカ回路１０２は、オシレータ２０１及びカウンタ２０２を含む。

【0087】

本実施形態では、レプリカ回路１０２が、信号ＤＱ＜０＞～ＤＱ＜７＞のいずれか１つの時間ｔＤＱＳ２ＤＱに対応する、１つのオシレータ２０１及びカウンタ２０２の組を含む場合について説明する。なお、レプリカ回路１０２は、複数の信号ＤＱに対応する複数のオシレータ２０１及びカウンタ２０２の組を含んでいてもよい。

【0088】

レプリカ回路１０２がオシレータ２０１及びカウンタ２０２の組を１つ含む場合、オシレータ２０１及びカウンタ２０２の組は、入力レシーバ１４１のコンパレータ１５１と、ラッチ回路１４３のコンパレータ１５４との間の配線長が最も長い（配線遅延が最も大きい）コンパレータ１５４に入力される信号ＤＱに対応してもよい。または、オシレータ２０１及びカウンタ２０２の組は、上述の配線長が平均的な長さのコンパレータ１５４に入力される信号ＤＱに対応してもよいし、上述の配線長が最も短いコンパレータ１５４に入力される信号ＤＱに対応してもよい。すなわち、オシレータ２０１及びカウンタ２０２の組は、時間ｔＤＱＳ２ＤＱが最も長い信号ＤＱに対応してもよいし、時間ｔＤＱＳ２ＤＱが平均的な長さの信号ＤＱに対応してもよいし、時間ｔＤＱＳ２ＤＱが最も短い信号ＤＱに対応してもよい。

【0089】

オシレータ２０１は、帰還型の発振回路である。オシレータ２０１は、信号ＯＳＣを出力する。信号ＯＳＣは、クロック信号である。オシレータ２０１は、コンパレータ２０３並びにドライバ２０４及び２０５を含む。

【0090】

コンパレータ２０３は、例えば、入力レシーバ１４１のコンパレータ１５１と同様の構成を有する。コンパレータ２０３の出力端子は、コンパレータ２０３の第１入力端子及び第２入力端子に接続される。すなわち、出力信号がフィードバックされる。コンパレータ２０３は、第１入力端子に入力された信号の論理レベルを反転して出力する。このため、オシレータ２０１の出力信号は発振する。例えば、コンパレータ２０３は、第１入力端子に“Ｌ”レベルの信号（コンパレータ２０３の出力信号）が入力されると、“Ｈ”レベルの信号を出力する。

【0091】

コンパレータ２０３の出力端子と第１入力端子及び第２入力端子とを結ぶ配線経路（フィードバック経路）は、図５を用いて説明した入力レシーバ１４１のコンパレータ１５１の出力端子とラッチ回路１４３のコンパレータ１５４のクロック信号入力端子とを接続する配線経路と同様の構成及び配線長を有する。例えば、コンパレータ２０３の出力端子と第１入力端子及び第２入力端子とを結ぶ配線経路には、入力回路１３１と同様に、ドライバ２０４及び２０５が設けられる。例えば、ドライバ２０４は、ドライバ１５２と同様の構成を有するＣＭＬ回路である。例えば、ドライバ２０５は、ドライバ１５３と同様の構成を有するＣ２Ｃ回路である。コンパレータ２０３の出力端子と第１入力端子及び第２入力端子とを結ぶ配線経路において、入力回路１３１と同様に、時間ｔＤＱＳ２ＤＱの配線遅延が生じる。このため、コンパレータ２０３の出力信号の論理レベルは、時間ｔＤＱＳ２ＤＱ毎に反転する。従って、信号ＯＳＣの１サイクルの時間（１周期）は、時間ｔＤＱＳ２ＤＱの２倍、すなわち、２×（ｔＤＱＳ２ＤＱ）である。

【0092】

カウンタ２０２には、オシレータ２０１から出力された信号ＯＳＣが入力される。カウンタ２０２は、信号ＯＳＣのサイクル数をカウントする。カウンタ２０２は、カウント結果として、カウント値ＣＮＴを出力する。例えば、カウント値ＣＮＴは、１６ビットの信号であってもよい。この場合、カウンタ２０２は、１６ビットのカウント値ＣＮＴ＜１５：０＞を出力する。レプリカ回路１０２は、カウント値ＣＮＴ＜１５：０＞を、ステータスレジスタ１０６に送信する。なお、カウント値ＣＮＴのビット数は任意である。

【0093】

１．１．５．２カウンタの構成
次に、図８を参照して、カウンタ２０２の構成の一例について説明する。図８は、カウンタ２０２の構成の一例を示す回路図である。

【0094】

図８に示すように、本実施形態のカウンタ２０２は、信号ＯＳＣの立ち下がりエッジ、すなわち、“Ｈ”レベルから“Ｌ”レベルに移行するタイミングでサイクル数をカウントアップする。そして、カウンタ２０２は、サイクル数に＋１加算した結果を、カウント値ＣＮＴ＜１５：０＞として、出力する。

【0095】

カウンタ２０２は、インバータ２１１、ＡＮＤ回路２１２、複数のフリップフロップ２１３、及び加算器２１４を含む。例えば、カウント値ＣＮＴが１６ビットの信号である場合、カウンタ２０２は、１６個のフリップフロップ２１３を含む。以下、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞にそれぞれ対応するフリップフロップ２１３を限定する場合、フリップフロップ２１３＿０～２１３＿１５と表記する。

【0096】

インバータ２１１は、信号ＯＳＣを反転して出力する。インバータ２１１の入力端子は、オシレータ２０１に接続される。インバータ２１１の入力端子には、信号ＯＳＣが入力される。インバータ２１１の出力端子は、ＡＮＤ回路２１２の第１入力端子に接続される。

【0097】

ＡＮＤ回路２１２の第２入力端子には、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、オシレータ２０１及びカウンタ２０２のイネーブル信号である。例えば、イネーブル信号ＥＮが“Ｈ”レベルの間、オシレータ２０１は、信号ＯＳＣを出力する。また、カウンタ２０２は、カウント動作を実行する。イネーブル信号ＥＮは、例えば、シーケンサ１０７から供給される。ＡＮＤ回路２１２の出力端子は、フリップフロップ２１３＿０のクロック信号入力端子に接続される。ＡＮＤ回路２１２は、信号ＯＳＣの反転信号とイネーブル信号ＥＮとを論理積（ＡＮＤ）演算した結果を、信号ＯＳＣ＿ＣＬＫとして出力する。信号ＯＳＣ＿ＣＬＫは、イネーブル信号ＥＮが“Ｈ”レベルである場合、信号ＯＳＣを反転させたクロック信号である。例えば、イネーブル信号ＥＮが“Ｈ”レベルであり且つ信号ＯＳＣの反転信号が“Ｈ”レベル（すなわち、信号ＯＳＣが“Ｌ”レベル）であるときに、信号ＯＳＣ＿ＣＬＫは、“Ｈ”レベルとされる。

【0098】

フリップフロップ２１３は、カウント値ＣＮＴのビット数に対応して複数設けられるＤフリップフロップである。フリップフロップ２１３は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0099】

フリップフロップ２１３は、クロック信号入力端子に入力されるクロック信号の立ち上がりエッジ、すなわち“Ｌ”レベルから“Ｈ”レベルに移行するタイミングで、データ入力端子Ｄから入力されるデータを取り込む（記憶する）。これにより、出力データが更新される。フリップフロップ２１３のデータ入力端子Ｄは、当該フリップフロップ２１３の反転出力端子Ｑｎに接続される。従って、フリップフロップ２１３は、クロック信号入力端子に入力されるクロック信号の立ち上がりエッジで出力端子Ｑ及び反転出力端子Ｑｎから出力される信号を反転させる。フリップフロップ２１３のリセット信号入力端子Ｒには、リセット信号ＲＳＴが入力される。リセット信号入力端子Ｒに“Ｈ”レベルのリセット信号ＲＳＴが入力されると、フリップフロップ２１３はリセットされる。すなわち、フリップフロップ２１３の出力端子Ｑから“Ｌ”レベルの信号が出力され、反転出力端子Ｑｎから“Ｈ”レベルの信号が出力される。リセット信号ＲＳＴは、例えば、シーケンサ１０７から供給される。

【0100】

フリップフロップ２１３＿０～２１３＿１５は多段に接続される。より具体的には、フリップフロップ２１３＿０のクロック信号入力端子には、信号ＯＳＣ＿ＣＬＫが入力される。フリップフロップ２１３＿１～２１３＿１５のクロック信号入力端子には、前段のフリップフロップ２１３の出力端子Ｑから出力されたデータの反転データが入力される。例えば、フリップフロップ２１３を、変数ｋ（ｋは１以上１５以下の整数）を用いて、フリップフロップ２１３＿ｋと表記する。この場合、フリップフロップ２１３＿ｋのクロック信号入力端子には、前段のフリップフロップ２１３＿（ｋ－１）の出力端子Ｑから出力されたデータの反転データが入力される。

【0101】

例えば、フリップフロップ２１３の出力端子Ｑから出力される信号を信号ｐｒｅＣＮＴと表記する。フリップフロップ２１３＿０～２１３＿１５の出力端子Ｑから信号ｐｒｅＣＮＴ＜０＞～ｐｒｅＣＮＴ＜１５＞がそれぞれ出力される。信号ｐｒｅＣＮＴ＜０＞～ｐｒｅＣＮＴ＜１５＞は、信号ＯＳＣのサイクル数を示す。

【0102】

加算器２１４は、各フリップフロップ２１３の出力端子Ｑに接続される。加算器２１４は、信号ｐｒｅＣＮＴ＜０＞～ｐｒｅＣＮＴ＜１５＞で表される１６ビットのデータに＋１加算した結果を、１６ビットのカウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞として出力する。すなわち、加算器２１４は、立ち下がりエッジでカウントされた信号ＯＳＣのサイクル数に＋１加算する。

【0103】

１．１．６ステータスレジスタにおけるカウント値ＣＮＴの割り当ての具体例
次に、図９を参照して、ステータスレジスタ１０６におけるカウント値ＣＮＴの割り当ての具体例について説明する。図９は、ステータスレジスタ１０６におけるカウント値ＣＮＴ＜１５：０＞のアドレス情報の具体例を示すテーブルである。

【0104】

図９に示すように、例えば、１６ビットのカウント値ＣＮＴ＜１５：０＞は、ステータスレジスタ１０６のアドレス“Ｂｘ”及び“Ｂｙ”に対応するレジスタに記憶される。より具体的には、アドレス“Ｂｘ”に対応するレジスタには、信号ＤＱ＜０＞～ＤＱ＜７＞に対応してカウント値ＣＮＴ＜０＞～ＣＮＴ＜７＞が記憶される。そして、アドレス“Ｂｙ”に対応するレジスタには、信号ＤＱ＜０＞～ＤＱ＜７＞に対応してカウント値ＣＮＴ＜８＞～ＣＮＴ＜１５＞が記憶される。なお、カウント値ＣＮＴ＜１５：０＞が記憶されるレジスタは適宜設定され得る。

【0105】

例えば、メモリコントローラ２０は、対象のメモリチップ１１に対して、ステータスレジスタ１０６からステータス情報ＳＴＳを読み出す動作（以下、「ゲットフィーチャ動作」と表記する）を実行する。メモリコントローラ２０は、ゲットフィーチャ動作を実行するコマンドセットを送信して、カウント値ＣＮＴ＜１５：０＞を含むステータス情報ＳＴＳを読み出す。

【0106】

１．２カウント動作
次に、レプリカ回路１０２における信号ＯＳＣのカウント動作について説明する。

【0107】

１．２．１カウント動作のコマンドシーケンス
まず、図１０を参照して、カウント動作のコマンドシーケンスの一例について説明する。図１０は、カウント動作のコマンドシーケンスの一例を示す図である。なお、図１０の例では、信号ＤＱＳ及びｂＤＱＳ、チップイネーブル信号ｂＣＥ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0108】

図１０に示すように、レプリカ回路１０２における信号ＯＳＣのカウント動作は、メモリコントローラ２０から送信されるカウント動作に対応するコマンドセットに基づいて実行される。コマンドセットは、メモリチップ１１が実行する動作に対応するコマンド、アドレス、及びデータ等の組み合わせである。

【0109】

時刻ｔ１００～ｔ１１０の期間において、まず、メモリコントローラ２０は、メモリチップ１１に、コマンド“ＣＭＤ”を送信すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。ここで送信されるコマンド“ＣＭＤ”は、カウント動作の実行を指示するコマンドである。メモリチップ１１は、ライトイネーブル信号ｂＷＥのトグルに合わせて、コマンド“ＣＭＤ”を取り込む。

【0110】

次に、メモリコントローラ２０は、メモリチップ１１に、アドレス“ＬＵＮ”を送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。アドレス“ＬＵＮ”は、カウント動作の実行対象となるメモリチップ１１のアドレス情報である。メモリチップ１１は、ライトイネーブル信号ｂＷＥのトグルに合わせて、アドレス“ＬＵＮ”を取り込む。

【0111】

次に、メモリコントローラ２０は、メモリチップ１１に、アドレス“ｘｘｈ”を送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。アドレス“ｘｘｈ”は、カウント動作の実行対象となるメモリチップ１１が１つであるか、メモリインターフェース回路２７の１つのチャネルＣＨに接続された全メモリチップ１１が対象であるかを示す情報（レシピ）である。例えば、アドレス“ｘｘｈ”が“００ｈ”である場合、１つのメモリチップ１１が対象とされる。また、アドレス“ｘｘｈ”が“０１ｈ”である場合、１つのチャネルＣＨに接続された全メモリチップ１１が対象とされる。メモリチップ１１は、ライトイネーブル信号ｂＷＥのトグルに合わせて、アドレス“ｘｘｈ”を取り込む。なお、図１０の例では、“ｘｘｈ”がアドレスである場合を示しているが、これに限定されない。“ｘｘｈ”は、コマンドであってもよい。この場合、コマンドラッチイネーブル信号が“Ｈ”レベルとされ、アドレスラッチイネーブル信号ＡＬＥが“Ｌ”レベルとされる。

【0112】

シーケンサ１０７は、アドレス“ｘｘｈ”を受信すると、時刻ｔ１１０～ｔ１２０の期間において、レプリカ回路１０２に、“Ｈ”レベルの信号ＯＳＣ＿ＳＴを送信する。信号ＯＳＣ＿ＳＴは、レプリカ回路１０２（カウンタ２０２）にカウント動作の実行を通知する内部信号である。シーケンサ１０７は、１パルスの信号ＯＳＣ＿ＳＴを送信後、信号ＯＳＣ＿ＳＴを“Ｌ”レベルとする。

【0113】

続けて、シーケンサ１０７は、レプリカ回路１０２に“Ｈ”レベルのリセット信号ＲＳＴを送信する。“Ｈ”レベルのリセット信号ＲＳＴを受信すると、カウンタ２０２の各フリップフロップ２１３はリセットされる。すなわち、フリップフロップ２１３は、出力端子Ｑから“Ｌ”レベルの信号を出力し、反転出力端子Ｑｎから“Ｈ”レベルの信号を出力する。シーケンサ１０７は、１パルスのリセット信号ＲＳＴを送信後、リセット信号ＲＳＴを“Ｌ”レベルとする。

【0114】

次に、時刻ｔ１２０において、メモリコントローラ２０は、メモリチップ１１に、アドレス“００ｈ”を送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。アドレス“ｘｘｈ”の次に送信されるアドレス“００ｈ”は、カウント動作の開始を指示する情報である。メモリチップ１１は、ライトイネーブル信号ｂＷＥのトグルに合わせて、アドレス“００ｈ”を取り込む。なお、図１０の例では、“００ｈ”がアドレスである場合を示しているが、これに限定されない。“００ｈ”は、コマンドであってもよい。

【0115】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１３０において、“Ｈ”レベルのイネーブル信号ＥＮをレプリカ回路１０２に送信する。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振を開始する。カウンタ２０２では、時刻ｔ１３０～ｔ１５０の期間、すなわち、イネーブル信号ＥＮが“Ｈ”レベルである間、ＡＮＤ回路２１２から信号ＯＳＣを反転させた信号ＯＳＣ＿ＣＬＫが出力される。カウンタ２０２は、信号ＯＳＣ＿ＣＬＫの立ち上がりエッジに合わせてカウントアップする。すなわち、カウンタ２０２は、信号ＯＳＣの立ち下がりエッジに合わせてカウントアップする。カウンタ２０２は、カウントアップした結果に＋１換算した値を、カウント値ＣＮＴ＜１５：０＞として出力する。

【0116】

次に、メモリコントローラ２０は、カウント動作の開始を指示するアドレス“００ｈ”を送信してから、予め設定された実行時間（以下、「カウント実行時間ｔＲｕｎｔｉｍｅ」と表記する）が経過した後、時刻ｔ１４０において、メモリチップ１１に、再度、アドレス“００ｈ”を送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。ここでのアドレス“００ｈ”は、カウント動作の終了を指示する情報である。メモリチップ１１は、ライトイネーブル信号ｂＷＥのトグルに合わせて、アドレス“００ｈ”を取り込む。換言すると、カウント実行時間ｔＲｕｎｔｉｍｅは、カウント動作の開始を指示するアドレス“００ｈ”に対応するライトイネーブル信号ｂＷＥのトグルと、カウント動作の終了を指示するアドレス“００ｈ”に対応するライトイネーブル信号ｂＷＥのトグルとの間隔である。なお、図１０の例では、“００ｈ”がアドレスである場合を示しているが、これに限定されない。“００ｈ”は、コマンドであってもよい。また、カウント動作の開始を指示するアドレスと、カウント動作の終了を指示するアドレスとは異なっていてもよい。

【0117】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１５０において、イネーブル信号ＥＮを“Ｌ”レベルとする。オシレータ２０１は、“Ｌ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振を終了する。カウンタ２０２では、イネーブル信号ＥＮが“Ｌ”レベルとされると、ＡＮＤ回路２１２から“Ｌ”レベルの信号ＯＳＣ＿ＣＬＫが出力される。これにより、カウンタ２０２は、カウント動作を終了する。

【0118】

１．２．２カウント値の具体例
次に、図１１及び図１２を参照して、カウント値ＣＮＴの具体例について説明する。図１１は、カウント動作の比較例を示す。図１２は、本実施形態のカウンタ２０２によるカウント動作におけるカウント値ＣＮＴの具体例を示す。

【0119】

以下の説明において、予め仕様で定められているカウント値ＣＮＴを、「ＣＮＴ仕様値」と表記する。ＣＮＴ仕様値は、カウント実行時間ｔＲｕｎｔｉｍｅにおける信号ＯＳＣのサイクル数に基づいて設定される。従って、ＣＮＴ仕様値は、信号ＯＳＣの立ち上がりエッジ（１サイクルの開始位置）に基づいてカウントアップされる値である。なお、以下の説明では、ＣＮＴ仕様値及びカウント値ＣＮＴを１０進数の数値を用いて説明する。

【0120】

まず、比較例について説明する。比較例として、ＣＮＴ仕様値と同様に、カウント値ＣＮＴを信号ＯＳＣの立ち上がりエッジでカウントアップする場合について説明する。この場合、カウンタ２０２は、信号ＯＳＣの立ち上がりエッジでサイクル数（カウント数）をカウントアップし、カウントアップした値をそのままカウント値ＣＮＴとして出力する。

【0121】

図１１に示すように、比較例では、オシレータ２０１が信号ＯＳＣの発振（出力）を開始すると、カウンタ２０２は、信号ＯＳＣの立ち上がりエッジでカウント値ＣＮＴのカウントアップを開始する。従って、カウント値ＣＮＴは、ＣＮＴ仕様値と同様に信号ＯＳＣのサイクル数を表している。この場合、カウンタ２０２は、信号ＯＳＣの発振の開始位置（図１１の“Ｓｔａｒｔ”）で、カウント値ＣＮＴ”１“を出力する。カウンタ２０２は、信号ＯＳＣの１サイクル毎に、カウント値ＣＮＴをカウントアップする。オシレータ２０１は、カウント実行時間ｔＲｕｎｔｉｍｅ経過後、信号ＯＳＣの発振を終了する。信号ＯＳＣの発振の終了位置（図１１の“Ｓｔｏｐ”）は、信号ＯＳＣの波形に対してばらつく。

【0122】

例えば、ＣＮＴ仕様値を“Ｎ”（Ｎは１以上の整数）とすると、カウント値ＣＮＴが同じく“Ｎ”である期間は、カウント値ＣＮＴが“Ｎ”にカウントアップされてから、“Ｎ＋１”にカウントアップされる直前までの期間となる。例えば、信号ＯＳＣの発振の終了位置が、カウント値ＣＮＴが“Ｎ＋１”にカウントアップされる直前である場合、ＣＮＴ仕様値“Ｎ”に対する信号ＯＳＣの終了位置の誤差（以下、粒度誤差（Granularity Error）とも表記する）は、最大で信号ＯＳＣのほぼ１サイクル分に相当する。すなわち、信号ＯＳＣの最大１サイクル分がレプリカ回路１０２における粒度誤差となる。信号ＯＳＣの１サイクルは、２×（ｔＤＱＳ２ＤＱ）である。従って、カウント実行時間ｔＲｕｎｔｉｍｅの間に生じる粒度誤差の最大値は、２×（ｔＤＱＳ２ＤＱ）／ｔＲｕｎｔｉｍｅで表すことができる。

【0123】

次に、本実施形態のカウント動作について説明する。

【0124】

図１２に示すように、カウンタ２０２は、信号ＯＳＣの立ち下がりエッジでサイクル数をカウントアップし、カウントアップした値に＋１加算した結果をカウント値ＣＮＴとして出力する。従って、ＣＮＴ仕様値がカウントアップするタイミングとカウント値ＣＮＴがカウントアップするタイミングとは異なる。カウンタ２０２は、信号ＯＳＣのサイクル数がＮ－１回目のサイクルの立ち下がりエッジでカウント値ＣＮＴをＮにカウントアップする。すなわち、カウンタ２０２は、Ｎ－１回目のサイクルが０．５サイクル経過後、カウント値ＣＮＴをＮにカウントアップする。換言すれば、カウント値ＣＮＴは、ＣＮＴ仕様値（信号ＯＳＣのサイクル数）に対して０．５サイクル早くカウントアップされる。このため、カウント値ＣＮＴが“Ｎ”である期間は、信号ＯＳＣのＮ－１回目のサイクルの立ち下がりエッジから、Ｎ回目のサイクルの立ち下がりエッジまでである。従って、ＣＮＴ仕様値“Ｎ”に対する信号ＯＳＣの終了位置の粒度誤差は、最大で信号ＯＳＣのほぼ０．５サイクル分に低減される。カウント実行時間ｔＲｕｎｔｉｍｅの間に生じる粒度誤差の最大値は、ｔＤＱＳ２ＤＱ／ｔＲｕｎｔｉｍｅで表すことができる。

【0125】

１．２．３カウント動作の流れ
次に、図１３を参照して、カウント動作の流れの一例について説明する。図１３は、カウント動作の流れの一例を示すフローチャートである。

【0126】

図１３に示すように、まず、メモリコントローラ２０のＣＰＵ２２は、カウント動作の実行を指示するコマンドセットを発行する（Ｓ１）。ＣＰＵ２２は、メモリチップ１１に、コマンドセットを送信する。例えば、メモリコントローラ２０は、メモリチップ１１に定期的にカウント動作を実行させる。なお、例えば、メモリシステム１は、メモリチップ１１における電圧または温度等の変化をモニタする機構を有していてもよい。例えば、ＣＰＵ２２は、メモリチップ１１における電圧または温度等のモニタ結果に基づいて、カウント動作の実行の有無を判断してもよい。

【0127】

メモリチップ１１のシーケンサ１０７は、カウント動作のコマンドセットを受信すると、レプリカ回路１０２において、カウント動作を開始する（Ｓ２）。より具体的には、図１０を用いて説明したように、時刻ｔ１００～ｔ１１０の期間に、シーケンサ１０７は、メモリコントローラ２０からコマンド“ＣＭＤ”、アドレス“ＬＵＮ”、及びアドレス“ｘｘｈ”を受信する。時刻ｔ１１０～ｔ１２０の期間にシーケンサ１０７は、１パルスの信号ＯＳＣ＿ＳＴ及びリセット信号ＲＳＴを送信する。

【0128】

オシレータ２０１は、信号ＯＳＣの出力を開始する（Ｓ３）。より具体的には、図１０を用いて説明した時刻ｔ１２０において、シーケンサ１０７は、メモリコントローラ２０からスタートを指示するアドレス“００ｈ”を受信する。図１０を用いて説明した時刻ｔ１３０において、シーケンサ１０７は、イネーブル信号ＥＮを“Ｈ”レベルにする。“Ｈ”レベルのイネーブル信号ＥＮに基づいて、オシレータ２０１は、信号ＯＳＣの出力を開始する。

【0129】

カウンタ２０２は、図１０を用いて説明した時刻ｔ１３０～ｔ１５０の期間、信号ＯＳＣの立ち下がりエッジで信号ＯＳＣのサイクル数をカウントアップする（Ｓ４）。

【0130】

カウンタ２０２は、サイクル数に＋１加算（Ｓ５）した値をカウント値ＣＮＴとして出力する。カウント値ＣＮＴは、ステータスレジスタ１０６に記憶される。

【0131】

ＣＰＵ２２は、カウント動作が終了すると、メモリチップ１１から、カウント値ＣＮＴを読み出す（Ｓ６）。例えば、ＣＰＵ２２は、ゲットフィーチャ動作のコマンドセットを発行して、メモリチップ１１のステータスレジスタ１０６からカウント値ＣＮＴを読み出す。

【0132】

ＣＰＵ２２は、読み出したカウント値ＣＮＴと、前回実施したカウント動作のカウント値ＣＮＴとの差分を算出する（Ｓ７）。例えば、前回実施したカウント動作のカウント値は、ＲＡＭ２４に記憶されている。

【0133】

ＣＰＵ２２は、差分の絶対値が予め設定された閾値よりも大きいか確認する（Ｓ８）。

【0134】

差分の絶対値が予め設定された閾値よりも大きい場合（Ｓ８＿Ｙｅｓ）、ＣＰＵ２２は、ライトトレーニングを実行する（Ｓ９）。すなわち、メモリチップ１１のシーケンサ１０７は、ＣＰＵ２２の命令に基づいて、ライトトレーニングを実行する。

【0135】

他方で、差分の絶対値が予め設定された閾値以下である場合（Ｓ８＿Ｎｏ）、ＣＰＵ２２は、カウント動作を終了する。

【0136】

１．３本実施形態に係る効果
本実施形態に係る構成であれば、半導体装置の処理能力を向上できる。本効果につき詳述する。

【0137】

例えば、メモリチップ１１に信号ＤＱと信号ＤＱＳ及びｂＤＱＳとが非同期に取り込まれる場合、信号ＤＱと信号ＤＱＳ及びｂＤＱＳとが同期して取り込まれる場合と比較して、時間ｔＤＱＳ２ＤＱは大きくなる。時間ｔＤＱＳ２ＤＱの最適値は、メモリチップ１１における電圧または温度等の変動により変化する。このため、メモリコントローラ２０は、例えば定期的にライトトレーニングを実行して、信号ＤＱと信号ＤＱＳ及びｂＤＱＳとを送信するタイミングを調整する。但し、ライトトレーニングの実行時間は、比較的長い。また、ライトトレーニング実行中は、書き込み動作及び読み出し動作等が実行できない。このため、ライトトレーニングの頻度が高くなると、メモリチップ１１の処理能力が低下する。

【0138】

これに対し、本実施形態に係る構成であれば、メモリチップ１１（半導体装置）は、信号ＯＳＣを出力するオシレータ２０１と信号ＯＳＣのサイクル数をカウントするカウンタ２０２とを含むレプリカ回路１０２を有する。メモリチップ１１は、メモリコントローラ２０の制御に基づいて、レプリカ回路１０２におけるカウント動作を実行できる。メモリコントローラ２０は、カウント動作の結果に基づいて、ライトトレーニング実施の有無を判定できる。よって、ライトトレーニングの実施タイミングを最適化でき、メモリチップ１１の処理能力を向上できる。

【0139】

更に、本実施形態に係る構成であれば、カウンタ２０２は、信号ＯＳＣのサイクル数よりも０．５サイクル早くカウントアップできる。このため、信号ＯＳＣのサイクル数に合わせてカウントアップする場合と比較して、カウント実行時間ｔＲｕｎｔｉｍｅに対するカウント値ＣＮＴの粒度誤差を１／２にできる。従って、本実施形態に係る構成であれば、信号ＯＳＣのサイクル数に合わせてカウントアップする場合と同程度のカウント動作の精度を、１／２のカウント実行時間ｔＲｕｎｔｉｍｅで達成できる。よって、メモリチップ１１の処理能力を向上できる。

【0140】

更に、本実施形態に係る構成であれば、粒度誤差を１／２にできるため、カウント動作の精度を向上できる。

【0141】

１．４第１実施形態の変形例
次に、第１実施形態の変形例について説明する。変形例では、コマンド及びアドレスの送信方法が第１実施形態と異なる場合について説明する。以下、第１実施形態と異なる点を中心に説明する。

【0142】

１．４．１メモリチップの構成
まず、図１４を参照して、メモリチップ１１の構成の一例について説明する。図１４は、メモリチップ１１（半導体装置）の構成の一例を示すブロック図である。なお、図１４の例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。

【0143】

本例のメモリチップ１１は、メモリコントローラ２０との間のデータ及び情報等の入出力において、２つのモードを有する。

【0144】

第１モードは、信号ＤＱを、データＤＡＴの入出力に使用し、コマンドＣＭＤ及びアドレスＡＤＤの入力並びにステータス情報ＳＴＳの出力には使用しないモードである。第１モードのプロトコルを、「ＳＣＡ（Separate Command Address input）プロトコル」とも表記する。第１モードでは、ロジック制御回路１０３において、コマンドＣＭＤ及びアドレスＡＤＤの入力並びにステータス情報ＳＴＳの出力が実行される。なお、第１モードにおいて、ロジック制御回路１０３からレディ／ビジー信号ｂＲＢが出力されてもよい。この場合、レディ／ビジー回路１０８は、ロジック制御回路１０３に接続される。

【0145】

第２モードは、第１実施形態において説明した、信号ＤＱを、データＤＡＴの入出力、コマンドＣＭＤ及びアドレスＡＤＤの入力並びにステータス情報ＳＴＳの出力に使用するモードである。第２モードについては、第１実施形態と同様であるため、説明を省略する。

【0146】

図１４に示すように、本例のメモリチップ（ＮＡＮＤ型フラッシュメモリ）１１は、第１実施形態の図２と同様に、入出力回路１０１、レプリカ回路１０２、ロジック制御回路１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、ステータスレジスタ１０６、シーケンサ１０７、レディ／ビジー回路１０８、電圧発生回路１０９、メモリセルアレイ１２０、ロウデコーダ１２１、センスアンプ１２２、データレジスタ１２３、及びカラムデコーダ１２４を含む。レプリカ回路１０２、アドレスレジスタ１０４、コマンドレジスタ１０５、ステータスレジスタ１０６、シーケンサ１０７、レディ／ビジー回路１０８、電圧発生回路１０９、メモリセルアレイ１２０、ロウデコーダ１２１、センスアンプ１２２、データレジスタ１２３、及びカラムデコーダ１２４の構成は、第１実施形態と同様である。

【0147】

入出力回路１０１は、第１モードが選択されている場合、ロジック制御回路１０３からコマンドＣＭＤ及びアドレスＡＤＤを受信する。また、入出力回路１０１は、ロジック制御回路１０３にステータス情報ＳＴＳを送信する。

【0148】

ロジック制御回路１０３は、メモリコントローラ２０から、信号ＣＡ＿ｂＣＥ、信号ＣＡ＿ＣＬＫ、リードイネーブル信号ＲＥ及びｂＲＥ、及び信号ＳＣＡを受信する。また、ロジック制御回路１０３は、メモリコントローラ２０と、信号ＣＡ１及び信号ＣＡ０を送受信する。

【0149】

信号ＣＡ＿ｂＣＥは、第１実施形態において説明したチップイネーブル信号ｂＣＥに相当する。信号ＣＡ＿ｂＣＥは、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。

【0150】

信号ＣＡ０及び信号ＣＡ１は、第１モードでは、コマンド、アドレス、またはステータス情報ＳＴＳを示す信号である。第２モードでは、信号ＣＡ１の入力端子に、コマンドラッチイネーブル信号ＣＬＥが入力される。また、信号ＣＡ０の入力端子に、アドレスラッチイネーブル信号ＡＬＥが入力される。

【0151】

信号ＣＡ＿ＣＬＫは、第１モードでは、信号ＣＡ０及び信号ＣＡ１のストローブ信号である。例えば、ロジック制御回路１０３は、コマンドＣＭＤまたはアドレスＡＤＤ入力の際、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジで、信号ＣＡ０及び信号ＣＡ１を取り込む。また、ロジック制御回路１０３は、ステータス情報ＳＴＳ出力の際、信号ＣＡ＿ＣＬＫに基づいて、信号ＣＡ０及び信号ＣＡ１を出力する。第２モードでは、信号ＣＡ＿ＣＬＫに対応する端子に、ライトイネーブル信号ｂＷＥが入力される。

【0152】

リードイネーブル信号ＲＥ及びｂＲＥは、第１モードでは、信号ＤＱの出力に用いられ、ステータス情報ＳＴＳの出力には用いられない。

【0153】

信号ＳＣＡは、モード切替の制御信号である。例えば、信号ＳＣＡが“Ｈ”レベルの場合、第１モードが選択され、信号ＳＣＡが“Ｌ”レベルの場合、第２モードが選択される。

【0154】

１．４．２第１モードにおけるコマンド及びアドレス入力のコマンドシーケンス
次に、図１５を参照して、第１モードにおけるコマンド及びアドレス入力のコマンドシーケンスの一例について説明する。図１５は、第１モードにおけるコマンド及びアドレス入力のコマンドシーケンスの一例を示す図である。なお、図１５の例では、信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0155】

図１５に示すように、第１モードでは、６ビットの信号ＣＡ０と６ビットの信号ＣＡ１との組み合わせにより、情報の種類と８ビットの情報とが示される。以下、信号ＣＡ０と信号ＣＡ１との組み合わせを「フレーム」と表記する。情報の種類は、例えば、コマンドＣＭＤ、アドレスＡＤＤ、またはステータス情報ＳＴＳのいずれかであるかを示している。

【0156】

フレームは、情報の種類を示すヘッダセットと情報の内容を示すボディセットとの組み合わせにより構成される。

【0157】

ヘッダセットは、信号ＣＡ０の先頭２ビットと信号ＣＡ１の先頭２ビットにより構成される４ビット（各ビットを「ヘッダ」と表記する）のセットである。信号ＣＡ０及び信号ＣＡ１の各々において、ヘッダセット内の第１ビットを第１ヘッダと表記する。ヘッダセット内の第２ビットを第２ヘッダと表記する。

【0158】

ボディセットは、信号ＣＡ０の後方４ビットと信号ＣＡ１の後方４ビットにより構成される８ビット（各ビットを「ボディ」と表記する）のセットである。信号ＣＡ０及び信号ＣＡ１の各々において、ボディセット内の第１ビットを第１ボディと表記する。ボディセット内の第２ビットを第２ボディと表記する。ボディセット内の第３ビットを第３ボディと表記する。ボディセット内の第４ビットを第４ボディと表記する。例えば、信号ＣＡ０の第１ボディが第２モードにおける信号ＤＱ＜０＞に対応し、信号ＣＡ１の第１ボディが第２モードにおける信号ＤＱ＜１＞に対応する。信号ＣＡ０の第２ボディが第２モードにおける信号ＤＱ＜２＞に対応し、信号ＣＡ１の第２ボディが第２モードにおける信号ＤＱ＜３＞に対応する。信号ＣＡ０の第３ボディが第２モードにおける信号ＤＱ＜４＞に対応し、信号ＣＡ１の第３ボディが第２モードにおける信号ＤＱ＜５＞に対応する。信号ＣＡ０の第４ボディが第２モードにおける信号ＤＱ＜６＞に対応し、信号ＣＡ１の第４ボディが第２モードにおける信号ＤＱ＜７＞に対応する。

【0159】

メモリコントローラ２０は、第１モードを選択する場合、信号ＣＡ＿ｂＣＥを“Ｌ”レベルにし且つ信号ＳＣＡを“Ｈ”レベルにする。これにより、対象のメモリチップ１１では、第１モードが選択される。

【0160】

まず、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第１ヘッダを送信する。メモリチップ１１は、時刻ｔ０における信号ＣＡ＿ＣＬＫの立ち上がりエッジに合わせて、第１ヘッダを取り込む。

【0161】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第２ヘッダを送信する。メモリチップ１１は、時刻ｔ１における信号ＣＡ＿ＣＬＫの立ち下がりエッジに合わせて、第２ヘッダを取り込む。

【0162】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第１ボディを送信する。メモリチップ１１は、時刻ｔ２における信号ＣＡ＿ＣＬＫの立ち上がりエッジに合わせて、第１ボディを取り込む。

【0163】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第２ボディを送信する。メモリチップ１１は、時刻ｔ３における信号ＣＡ＿ＣＬＫの立ち下がりエッジに合わせて、第２ボディを取り込む。

【0164】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第３ボディを送信する。メモリチップ１１は、時刻ｔ４における信号ＣＡ＿ＣＬＫの立ち上がりエッジに合わせて、第３ボディを取り込む。

【0165】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１の第４ボディを送信する。メモリチップ１１は、時刻ｔ５における信号ＣＡ＿ＣＬＫの立ち下がりエッジに合わせて、第４ボディを取り込む。

【0166】

例えば、メモリコントローラ２０は、フレームの送信が終了すると、信号ＣＡ＿ｂＣＥを“Ｈ”レベルにし且つ信号ＳＣＡを“Ｌ”レベルにする。

【0167】

上述で説明したように、第１モードが選択されている場合、コマンドＣＭＤ及びアドレスＡＤＤの入力には、信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、並びに信号ＲＥ及びｂＲＥが用いられない。このため、コマンドＣＭＤ及びアドレスＡＤＤの入力は、信号ＤＱ並びに信号ＤＱＳ及びｂＤＱＳを用いたデータＤＡＴの入出力と並列に実行され得る。メモリコントローラ２０は、信号ＤＱ並びに信号ＤＱＳ及びｂＤＱＳを用いずに、メモリチップ１１に、カウント動作の実行を指示できる。

【0168】

１．４．３第１モードにおけるゲットフィーチャ動作のコマンドシーケンス
次に、図１６を参照して、第１モードにおけるゲットフィーチャ動作のコマンドシーケンスについて説明する。図１６は、第１モードにおけるゲットフィーチャ動作のコマンドシーケンスの一例を示す図である。なお、図１６の例では、信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、信号ＣＡ＿ｂＣＥ、信号ＳＣＡ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0169】

図１６に示すように、まず、時刻ｔ１０～ｔ１５において、ゲットフィーチャ動作の実行を指示するコマンドＣＭＤに対応するフレームの入力動作が実行される。時刻ｔ１０～ｔ２１における各時刻の間隔を「ｔＣＬＫ１」と表記する。

【0170】

より具体的には、まず、時刻ｔ１０において、第１ヘッダとして、例えば、“０”を示す信号ＣＡ０と、“０”を示す信号ＣＡ１とが入力される。

【0171】

次に、時刻ｔ１１において、第２ヘッダとして、例えば、“１”を示す信号ＣＡ０と、“１”を示す信号ＣＡ１とが入力される。例えば、“０”、“０”、“１”、“１”のヘッダセットは、次に入力されるボディセットがコマンドＣＭＤであることを示す。

【0172】

次に、時刻ｔ１２～ｔ１５の間に、コマンドＣＭＤのボディセットが入力される。より具体的には、時刻ｔ１２において、第１ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ１３において、第２ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ１４において、第３ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ１５において、第４ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。

【0173】

次に、時刻ｔ１６～ｔ２１において、ステータスレジスタ１０６のアドレスＡＤＤに対応するフレームの入力動作が実行される。

【0174】

より具体的には、まず、時刻ｔ１６において、第１ヘッダとして、例えば、“０”を示す信号ＣＡ０と、“０”を示す信号ＣＡ１とが入力される。

【0175】

次に、時刻ｔ１７において、第２ヘッダとして、例えば、“０”を示す信号ＣＡ０と、“１”を示す信号ＣＡ１とが入力される。例えば、“０”、“０”、“０”、“１”のヘッダセットは、次に入力されるボディセットがアドレスＡＤＤであることを示す。

【0176】

つぎに、時刻ｔ１８～ｔ２１の間に、アドレスＡＤＤのボディセットが入力される。より具体的には、時刻ｔ１８において、第１ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ１９において、第２ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ２０において、第３ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。次に、時刻ｔ２１において、第４ボディを示す信号ＣＡ０及び信号ＣＡ１が入力される。

【0177】

シーケンサ１０７は、時刻ｔ２１において、アドレスＡＤＤの入力が完了すると、レディ／ビジー信号ｂＲＢを“Ｌ”レベルにして、ステータスレジスタ１０６の対象アドレスからロジック制御回路１０３へのステータス情報ＳＴＳ（例えば、カウント値ＣＮＴ）の読み出し動作を開始する。レディ／ビジー信号ｂＲＢが“Ｌ”レベルにされている期間ｔＦＥＡＴに、読み出し動作が実行され、読み出されたステータス情報ＳＴＳは、ロジック制御回路１０３の図示せぬレジスタに記憶される。シーケンサ１０７は、読み出し動作が完了すると、レディ／ビジー信号ｂＲＢを“Ｈ”レベルにする。

【0178】

メモリコントローラ２０は、“Ｈ”レベルのレディ／ビジー信号ｂＲＢを受信すると、メモリチップ１１にステータス情報ＳＴＳの出力（ＤＯＵＴ）を指示するヘッダセットを送信する。

【0179】

より具体的には、まず、時刻ｔ２２において、第１ヘッダとして、例えば、“０”を示す信号ＣＡ０と、“０”を示す信号ＣＡ１とが入力される。

【0180】

次に、時刻ｔ２２において、第２ヘッダとして、例えば、“０”を示す信号ＣＡ０と、“０”を示す信号ＣＡ１とが入力される。例えば、“０”、“０”、“０”、“０”のヘッダセットは、ロジック制御回路１０３からのステータス情報ＳＴＳの出力を指示するヘッダセットである。

【0181】

このヘッダセットが入力されてから所定の待機時間（期間ｔＷ２Ｒ）が経過した後、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ＿ＣＬＫを送信して、ステータス情報ＳＴＳを出力するタイミングを指定する。より具体的には、時刻ｔ２４において、メモリコントローラ２０は、メモリチップ１１に、“Ｈ”レベルの信号ＣＡ＿ＣＬＫを送信する。また、時刻ｔ２５において、メモリコントローラ２０は、メモリチップ１１に、“Ｌ”レベルの信号ＣＡ＿ＣＬＫを送信する。時刻ｔ２５以降、メモリコントローラ２０は、信号ＣＡ＿ＣＬＫのトグル（“Ｌ”レベルと“Ｈ”レベルの切り替わり）を繰り返す。例えば、ステータス情報ＳＴＳの出力動作における信号ＣＡ＿ＣＬＫのトグルの間隔（信号ＣＡ＿ＣＬＫの立ち上がりと立ち下がりとの間隔）を期間ｔＣＬＫ２とする。期間ｔＣＬＫ２は、期間ｔＣＬＫ１よりも短くてもよい。

【0182】

信号ＣＡ＿ＣＬＫに基づいて、ステータス情報ＳＴＳの出力動作が実行される。ロジック制御回路１０３は、ステータス情報ＳＴＳとして、信号ＣＡ１を出力する。また、ロジック制御回路１０３は、信号ＣＡ１のストローブ信号として、信号ＣＡ０を出力する。ロジック制御回路１０３は、信号ＣＡ＿ＣＬＫに基づいて、信号ＣＡ０を生成する。従って、信号ＣＡ０のトグルの間隔は、信号ＣＡ＿ＣＬＫと同じく、期間ｔＣＬＫ２である。

【0183】

ステータス情報ＳＴＳは、信号ＣＡ０の立ち上がり及び立ち下がりにタイミングに合わせて、信号ＣＡ１として出力される。従って、信号ＣＡ１の８ビットのボディセットは、ステータス情報ＳＴＳの８ビットのデータ出力に対応する。なお、信号ＣＡ０の立ち上がりまたは立ち下がりエッジに合わせて信号ＣＡ１は、出力される。従って、信号ＣＡ１として、連続して“０”が出力される場合や、連続して“１”が出力される場合であっても、データの区切りを判別することは可能である。

【0184】

ステータス情報ＳＴＳの出力動作に際しては、例えば、図１６に示すように、データを出力することを指示するヘッダセットを１回入力した後、ステータス情報ＳＴＳを構成する複数のボディセットが、連続して出力されてもよい。即ち、ステータス情報ＳＴＳの出力が終了するまで、ヘッダセットの入力が省略されてもよい。

【0185】

１．４．４カウント動作のコマンドシーケンス
次に、図１７を参照して、カウント動作のコマンドシーケンスの一例について説明する。図１７は、第１モードにおけるカウント動作のコマンドシーケンスの一例を示す図である。なお、図１７の例では、信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、信号ＣＡ＿ｂＣＥ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0186】

図１７に示すように、本例では、第１モードに対応して、メモリコントローラ２０からメモリチップ１１に信号ＣＡ０、信号ＣＡ１、及び信号ＣＡ＿ＣＬＫが送信される。なお、メモリチップ１１内で生成される内部信号（信号ＯＳＣ＿ＳＴ、リセット信号ＲＳＴ、イネーブル信号ＥＮ、信号ＯＳＣ、信号ＯＳＣ＿ＣＬＫ、及びカウント値ＣＮＴ＜１５：０＞）は、第１実施形態の図１０と同様である。

【0187】

より具体的には、時刻ｔ１００～ｔ１１０の期間において、まず、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１として、コマンド“ＣＭＤ”に対応するフレームを送信する。メモリチップ１１は、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに合わせて、信号ＣＡ０及び信号ＣＡ１を取り込む。

【0188】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１として、アドレス“ＬＵＮ”に対応するフレームを送信する。メモリチップ１１は、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに合わせて、信号ＣＡ０及び信号ＣＡ１を取り込む。

【0189】

次に、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１として、アドレス“ｘｘｈ”に対応するフレームを送信する。メモリチップ１１は、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに合わせて、信号ＣＡ０及び信号ＣＡ１を取り込む。なお、“ｘｘｈ”は、コマンドであってもよい。

【0190】

シーケンサ１０７は、アドレス“ｘｘｈ”を受信すると、時刻ｔ１１０～ｔ１２０の期間において、レプリカ回路１０２に“Ｈ”レベルの信号ＯＳＣ＿ＳＴを送信する。シーケンサ１０７は、１パルスの信号ＯＳＣ＿ＳＴを送信後、信号ＯＳＣ＿ＳＴを“Ｌ”レベルとする。

【0191】

続けて、シーケンサ１０７は、レプリカ回路１０２に“Ｈ”レベルのリセット信号ＲＳＴを送信する。“Ｈ”レベルのリセット信号ＲＳＴを受信すると、カウンタ２０２の各フリップフロップ２１３はリセットされる。シーケンサ１０７は、１パルスのリセット信号ＲＳＴを送信後、リセット信号ＲＳＴを“Ｌ”レベルとする。

【0192】

次に、時刻ｔ１２０において、メモリコントローラ２０は、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１として、アドレス“００ｈ”に対応するフレームを送信する。メモリチップ１１は、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに合わせて、信号ＣＡ０及び信号ＣＡ１を取り込む。なお、“００ｈ”は、コマンドであってもよい。

【0193】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１３０において、“Ｈ”レベルのイネーブル信号ＥＮをレプリカ回路１０２に送信する。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振（出力）を開始する。カウンタ２０２では、時刻ｔ１３０～ｔ１５０の期間、すなわち、イネーブル信号ＥＮが“Ｈ”レベルである間、ＡＮＤ回路２１２から信号ＯＳＣを反転させた信号ＯＳＣ＿ＣＬＫが出力される。カウンタ２０２は、信号ＯＳＣ＿ＣＬＫの立ち上がりエッジに合わせてカウントアップする。すなわち、カウンタ２０２は、信号ＯＳＣの立ち下がりエッジに合わせてカウントアップする。カウンタ２０２は、カウントアップした結果に＋１換算した値を、カウント値ＣＮＴ＜１５：０＞として出力する。

【0194】

次に、メモリコントローラ２０は、カウント動作の開始を指示するアドレス“００ｈ”を送信してから、カウント実行時間ｔＲｕｎｔｉｍｅが経過した後、時刻ｔ１４０において、メモリチップ１１に、信号ＣＡ０及び信号ＣＡ１として、アドレス“００ｈ”に対応するフレームを送信する。メモリチップ１１は、信号ＣＡ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに合わせて、信号ＣＡ０及び信号ＣＡ１を取り込む。なお、“００ｈ”は、コマンドであってもよい。また、カウント動作の開始を指示するアドレスと、カウント動作の終了を指示するアドレスとは異なっていてもよい。

【0195】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１５０において、イネーブル信号ＥＮを“Ｌ”レベルとする。オシレータ２０１は、“Ｌ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振を終了する。カウンタ２０２では、イネーブル信号ＥＮが“Ｌ”レベルとされると、ＡＮＤ回路２１２から“Ｌ”レベルの信号ＯＳＣ＿ＣＬＫが出力される。すなわち、カウンタ２０２は、カウント動作を終了する。

【0196】

１．４．５第１実施形態の変形例に係る効果
本変形例に係る構成であれば、第１実施形態と同様の効果が得られる。

【0197】

更に、本変形例に係る構成であれば、メモリチップ１１にコマンド及びアドレスが入力される際に、ＳＣＡプロトコルを適用できる。ＳＣＡプロトコルでは、コマンド及びアドレスの入力に信号ＤＱ、信号ＤＱＳ及びｂＤＱＳ、並びにリードイネーブル信号ＲＥ及びｂＲＥを使用しない。このため、コマンド及びアドレスの入力と、データの入出力を並列に実行できる。すなわち、カウント動作の実行と、データの入出力動作を並列に実行できる。このため、メモリチップ１１において、カウント動作による処理能力の低下を抑制できる。

【0198】

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるカウンタ２０２について説明する。以下、第１実施形態と異なる点を中心に説明する。

【0199】

２．１カウンタの構成
まず、図１８を参照して、カウンタ２０２の構成の一例について説明する。図１８は、カウンタ２０２の構成の一例を示す回路図である。

【0200】

図１８に示すように、本実施形態のカウンタ２０２は、信号ＯＳＣ＿ＳＴの立ち上がりと、信号ＯＳＣの立ち下がりエッジとに基づいて、サイクル数をカウントアップする。そして、カウンタ２０２は、カウントアップした結果を、カウント値ＣＮＴ＜１５：０＞として、出力する。

【0201】

カウンタ２０２は、インバータ２１１、ＡＮＤ回路２１２、複数のフリップフロップ２１３、遅延回路２２１、及びＯＲ回路２２２を含む。例えば、カウンタ２０２は、第１実施形態と同様に、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞にそれぞれ対応するフリップフロップ２１３＿０～２１３＿１５を含む。

【0202】

インバータ２１１及びＡＮＤ回路２１２の構成は、第１実施形態の図８を用いて説明したカウンタ２０２の構成と同様である。ＡＮＤ回路２１２の出力端子は、ＯＲ回路２２２の第１入力端子に接続される。

【0203】

遅延回路２２１は、信号ＯＳＣ＿ＳＴを遅延させる回路である。遅延回路２２１の入力端子には信号ＯＳＣ＿ＳＴが入力される。遅延回路２２１の出力端子は、ＯＲ回路２２２の第２入力端子に接続される。遅延回路２２１は、信号ＯＳＣ＿ＳＴを遅延させた信号ＯＳＣ＿ＳＴ＿ＤＬを出力する。

【0204】

ＯＲ回路２２２の出力端子は、フリップフロップ２１３＿０のクロック信号入力端子に接続される。ＯＲ回路２２２は、信号ＯＳＣ＿ＣＬＫと信号ＯＳＣ＿ＳＴ＿ＤＬとを論理和（ＯＲ）演算した結果を、信号ＣＮＴ＿ＣＬＫとして出力する。信号ＣＮＴ＿ＣＬＫは、信号ＯＳＣ＿ＣＬＫ及び信号ＯＳＣ＿ＳＴ＿ＤＬの少なくとも１つが“Ｈ”レベルである場合に、“Ｈ”レベルとされる。

【0205】

フリップフロップ２１３は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0206】

フリップフロップ２１３の構成は、第１実施形態の図８と同様である。フリップフロップ２１３＿０のクロック信号入力端子には、信号ＣＮＴ＿ＣＬＫが入力される。

【0207】

本実施形態では、フリップフロップ２１３＿０～２１３＿１５の出力端子Ｑから出力される信号が、１６ビットのカウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞として出力される。

【0208】

上述に説明したように、本実施形態のカウンタ２０２においても、第１実施形態と同様のタイミングでカウントアップしたカウント値ＣＮＴが出力される。

【0209】

２．２カウント動作のコマンドシーケンス
次に、図１９を参照して、カウント動作のコマンドシーケンスの一例について説明する。図１９は、カウント動作のコマンドシーケンスの一例を示す図である。なお、図１９の例では、信号ＤＱＳ及びｂＤＱＳ、チップイネーブル信号ｂＣＥ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0210】

図１９に示すように、時刻ｔ１００～ｔ１１０の期間において、メモリコントローラ２０は、第１実施形態の図１０を用いた説明と同様に、メモリチップ１１に、コマンド“ＣＭＤ”、アドレス“ＬＵＮ”、及びアドレス“ｘｘｈ”を順次送信する。

【0211】

【0212】

【0213】

時刻ｔ１１１において、カウンタ２０２では、“Ｈ”レベルのリセット信号ＲＳＴを受信して、フリップフロップ２１３をリセットした後、信号ＯＳＣ＿ＳＴを遅延させた信号ＯＳＣ＿ＳＴ＿ＤＬが“Ｈ”レベルに立ち上がる。これにより、信号ＣＮＴ＿ＣＬＫは、“Ｈ”レベルに立ち上がる。カウンタ２０２は、信号ＣＮＴ＿ＣＬＫの立ち上がりエッジで、カウントアップする。従って、カウンタ２０２は、オシレータ２０１が信号ＯＳＣの発振を開始させる前に、信号ＯＳＣ＿ＳＴの１パルスに対応してカウント値ＣＮＴを＋１カウントアップする。すなわち、カウント値ＣＮＴは“１”とされる。

【0214】

次に、時刻ｔ１２０において、メモリコントローラ２０は、第１実施形態の図１０を用いた説明と同様に、メモリチップ１１に、カウント動作の開始を指示するアドレス“００ｈ”を送信する。

【0215】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１３０において、“Ｈ”レベルのイネーブル信号ＥＮをレプリカ回路１０２に送信する。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振を開始する。カウンタ２０２では、時刻ｔ１３０～ｔ１５０の期間、すなわち、イネーブル信号ＥＮが“Ｈ”レベルである間、ＡＮＤ回路２１２から信号ＯＳＣを反転させた信号ＯＳＣ＿ＣＬＫが出力される。そして、ＯＲ回路２２２から、信号ＯＳＣ＿ＣＬＫに同期した信号ＣＮＴ＿ＣＬＫが出力される。カウンタ２０２は、信号ＣＮＴ＿ＣＬＫの立ち上がりエッジに合わせてカウントアップする。すなわち、カウンタ２０２は、信号ＯＳＣの立ち下がりエッジに合わせてカウントアップする。このとき、カウンタ２０２は、カウント値ＣＮＴが“１”の状態からカウントアップする。

【0216】

次に、メモリコントローラ２０は、第１実施形態の図１０を用いた説明と同様に、カウント動作の開始を指示するアドレス“００ｈ”を送信してから、カウント実行時間ｔＲｕｎｔｉｍｅが経過した後、時刻ｔ１４０において、メモリチップ１１に、再度、アドレス“００ｈ”を送信する。

【0217】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１５０において、イネーブル信号ＥＮを“Ｌ”レベルとする。オシレータ２０１は、“Ｌ”レベルのイネーブル信号ＥＮを受信すると、信号ＯＳＣの発振を終了する。カウンタ２０２は、カウント動作を終了する。

【0218】

２．３カウント動作の流れ
次に、図２０を参照して、カウント動作の流れの一例について説明する。図２０は、カウント動作の流れの一例を示すフローチャートである。

【0219】

図２０に示すように、まず、ステップＳ１及びＳ２が実行される。ステップＳ１及びＳ２の動作は、第１実施形態の図１３の説明と同様である。

【0220】

カウンタ２０２は、信号ＯＳＣ＿ＳＴの１パルスの信号に対応して、カウント値ＣＮＴを１にカウントアップする（Ｓ２１）。より具体的には、図１９を用いて説明した時刻ｔ１１１において、信号ＯＳＣ＿ＳＴを遅延させた信号ＯＳＣ＿ＳＴ＿ＤＬが“Ｈ”レベルに立ち上がる。これにより、信号ＣＮＴ＿ＣＬＫは、“Ｈ”レベルに立ち上がる。カウンタ２０２は、信号ＣＮＴ＿ＣＬＫの立ち上がりエッジで、カウント値を１にカウントアップする。

【0221】

次に、ステップＳ３及びＳ４が実行される。ステップＳ３及びＳ４の動作は、第１実施形態の図１３の説明と同様である。

【0222】

次に、ステップＳ６～Ｓ９が実行される。ステップＳ６～Ｓ９の動作は、第１実施形態の図１３の説明と同様である。

【0223】

２．４本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

【0224】

なお、本実施形態に第１実施形態の変形例を適用できる。

【0225】

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態と異なるカウンタ２０２について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。

【0226】

３．１カウンタの構成
まず、図２１を参照して、カウンタ２０２の構成の一例について説明する。図２１は、カウンタ２０２の構成の一例を示す回路図である。

【0227】

図２１に示すように、本実施形態のカウンタ２０２は、信号ＯＳＣの立ち上がりエッジに基づいて、サイクル数をカウントアップする。そして、カウンタ２０２は、信号ＯＳＣの立ち上がりエッジに対応する１ビットのデータと、信号ＯＳＣの立ち下がりエッジに対応する１ビットのデータとを排他的論理和（ｅｘＯＲ）演算した結果に基づいて、サイクル数に０または＋１加算した結果を、カウント値ＣＮＴ＜１５：０＞として、出力する。

【0228】

カウンタ２０２は、複数のフリップフロップ２１３、ＡＮＤ回路２３１、インバータ２３２、ＡＮＤ回路２３３、フリップフロップ２３４、ｅｘＯＲ回路２３５、及び論理回路２３６を含む。例えば、カウンタ２０２は、第１実施形態と同様に、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞にそれぞれ対応するフリップフロップ２１３＿０～２１３＿１５を含む。

【0229】

ＡＮＤ回路２３１の第１入力端子には信号ＯＳＣが入力される。ＡＮＤ回路２３１の第１入力端子は、オシレータ２０１に接続される。ＡＮＤ回路２３１の第２入力端子には、イネーブル信号ＥＮが入力される。ＡＮＤ回路２３１の出力端子は、フリップフロップ２１３＿０のクロック信号入力端子に接続される。ＡＮＤ回路２３１は、信号ＯＳＣとイネーブル信号ＥＮとを論理積（ＡＮＤ）演算した結果を、信号ＯＳＣ＿ＣＬＫ＿ｒｉｓｅとして出力する。信号ＯＳＣ＿ＣＬＫ＿ｒｉｓｅは、イネーブル信号ＥＮが“Ｈ”レベルである場合、信号ＯＳＣと同期したクロック信号である。

【0230】

フリップフロップ２１３は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0231】

フリップフロップ２１３の構成は、第１実施形態の図８と同様である。フリップフロップ２１３＿０のクロック信号入力端子には、信号ＯＳＣ＿ＣＬＫ＿ｒｉｓｅが入力される。フリップフロップ２１３＿０は、信号ＯＳＣ＿ＣＬＫ＿ｒｉｓｅ、すなわち信号ＯＳＣの立ち上がりエッジでデータを取り込む。従って、フリップフロップ２１３＿０～２１３＿１５は、信号ＯＳＣの立ち上がりエッジでカウントアップする。

【0232】

例えば、フリップフロップ２１３の出力端子Ｑから出力される信号を信号ＣＮＴ＿ｒｉｓｅと表記する。フリップフロップ２１３＿０～２１３＿１５の出力端子Ｑから信号ＣＮＴ＿ｒｉｓｅ＜０＞～ＣＮＴ＿ｒｉｓｅ＜１５＞がそれぞれ出力される。

【0233】

インバータ２３２は、信号ＯＳＣを反転して出力する。インバータ２３２の入力端子は、オシレータ２０１に接続される。インバータ２３２の入力端子には、信号ＯＳＣが入力される。インバータ２３２の出力端子は、ＡＮＤ回路２３３の第１入力端子に接続される。

【0234】

ＡＮＤ回路２３３の第２入力端子には、イネーブル信号ＥＮが入力される。ＡＮＤ回路２３３の出力端子は、フリップフロップ２３４のクロック信号入力端子に接続される。ＡＮＤ回路２３３は、信号ＯＳＣの反転信号とイネーブル信号ＥＮとを論理積（ＡＮＤ）演算した結果を、信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌとして出力する。信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌは、イネーブル信号ＥＮが“Ｈ”レベルである場合、信号ＯＳＣを反転させたクロック信号である。例えば、イネーブル信号ＥＮが“Ｈ”レベルであり且つ信号ＯＳＣの反転信号が“Ｈ”レベル（すなわち、信号ＯＳＣが“Ｌ”レベル）であるときに、信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌは、“Ｈ”レベルとされる。

【0235】

フリップフロップ２３４は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0236】

フリップフロップ２３４の構成は、フリップフロップ２１３と同様である。フリップフロップ２３４のクロック信号入力端子には、信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌが入力される。フリップフロップ２３４は、信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌの立ち上がりエッジ、すなわち信号ＯＳＣの立ち下がりエッジでデータを取り込む。フリップフロップ２３４のデータ入力端子Ｄは、当該フリップフロップ２３４の反転出力端子Ｑｎに接続される。従って、フリップフロップ２３４は、クロック信号入力端子に入力される信号ＯＳＣ＿ＣＬＫ＿ｆａｌｌの立ち上がりエッジで出力端子Ｑ及び反転出力端子Ｑｎから出力される信号を反転させる。フリップフロップ２３４のリセット信号入力端子Ｒには、リセット信号ＲＳＴが入力される。

【0237】

例えば、フリップフロップ２３４の出力端子Ｑから出力される信号を信号ＣＮＴ＿ｆａｌｌ＜０＞と表記する。

【0238】

ｅｘＯＲ回路２３５の第１入力端子は、フリップフロップ２１３＿０の出力端子Ｑに接続される。ｅｘＯＲ回路２３５の第１入力端子には、信号ＣＮＴ＿ｒｉｓｅ＜０＞が入力される。ｅｘＯＲ回路２３５の第２入力端子は、フリップフロップ２３４の出力端子Ｑに接続される。ｅｘＯＲ回路２３５の第２入力端子には、信号ＣＮＴ＿ｆａｌｌ＜０＞が入力される。ｅｘＯＲ回路２３５は、信号ＣＮＴ＿ｒｉｓｅ＜０＞と信号ＣＮＴ＿ｆａｌｌ＜０＞とを排他的論理和（ｅｘＯＲ）演算した結果を出力する。例えば、信号ＣＮＴ＿ｒｉｓｅ＜０＞及び信号ＣＮＴ＿ｆａｌｌ＜０＞がともに“Ｈ”レベル（“１”）または“Ｌ”レベル（“０”）である場合、ｅｘＯＲ回路２３５の出力信号は、“Ｌ”レベル（ｅｘＯＲ＝０）とされる。また、信号ＣＮＴ＿ｒｉｓｅ＜０＞及び信号ＣＮＴ＿ｆａｌｌ＜０＞のいずれか１つが“Ｈ”レベル（“１”）である場合、ｅｘＯＲ回路２３５の出力信号は、“Ｈ”レベル（ｅｘＯＲ＝１）とされる。

【0239】

論理回路２３６は、各フリップフロップ２１３の出力端子Ｑ及びｅｘＯＲ回路２３５の出力端子に接続される。論理回路２３６には、信号ＣＮＴ＿ｒｉｓｅ＜０＞～ＣＮＴ＿ｒｉｓｅ＜１５＞及びｅｘＯＲ回路２３５の出力信号が入力される。論理回路２３６は、ｅｘＯＲ回路２３５の出力信号に基づいて、信号ＣＮＴ＿ｒｉｓｅ＜０＞～ＣＮＴ＿ｒｉｓｅ＜１５＞で表される１６ビットのデータに、０または＋１加算した結果を、１６ビットのカウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞として出力する。より具体的には、ｅｘＯＲ＝０である場合、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜０＞～ＣＮＴ＿ｒｉｓｅ＜１５＞で表される１６ビットのデータに、＋１加算した結果を、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞として出力する。他方で、ｅｘＯＲ＝１である場合、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜０＞～ＣＮＴ＿ｒｉｓｅ＜１５＞で表される１６ビットのデータを、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞として出力する。

【0240】

３．２カウント値の具体例
次に、図２２を参照して、カウント値ＣＮＴの具体例について説明する。図２２は、カウンタ２０２における各信号の具体例を示す図である。なお、図２２の例では、説明を簡略化するため、ＣＮＴ仕様値、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞、及びカウント値ＣＮＴを１０進数で表記している。

【0241】

図２２に示すように、時刻ｔ２００において、オシレータ２０１が信号ＯＳＣの発振を開始すると、ＣＮＴ仕様値は、信号ＯＳＣの立ち上がりエッジで“１”にカウントアップする。信号ＣＮＴ＿ｒｉｓｅ＜０＞は、信号ＯＳＣの立ち上がりエッジで“Ｈ”レベルに反転して“１”を出力する。信号ＣＮＴ＿ｆａｌｌ＜０＞は“０”（“Ｌ”レベル）であるため、ｅｘＯＲ回路２３５は、“１”（“Ｈ”レベル）を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に加算しない。信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞は、“１”であるため、カウンタ２０２は、カウント値ＣＮＴとして“１”を出力する。

【0242】

次に、時刻ｔ２０１において、信号ＣＮＴ＿ｆａｌｌ＜０＞は、信号ＯＳＣの立ち下がりエッジで“Ｈ”レベルに反転して“１”を出力する。信号ＣＮＴ＿ｒｉｓｅ＜０＞及び信号ＣＮＴ＿ｆａｌｌ＜０＞がともに“１”であるため、ｅｘＯＲ回路２３５は、“０”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に＋１加算する。この結果、カウンタ２０２は、カウント値ＣＮＴとして“２”を出力する。

【0243】

次に、時刻ｔ２０２において、ＣＮＴ仕様値は、“２”にカウントアップする。信号ＣＮＴ＿ｒｉｓｅ＜０＞は、信号ＯＳＣの立ち上がりエッジで“Ｌ”レベルに反転して“０”を出力する。信号ＣＮＴ＿ｆａｌｌ＜０＞は“１”であるため、ｅｘＯＲ回路２３５は、“１”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に加算しない。信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞は、“２”であるため、カウンタ２０２は、カウント値ＣＮＴとして、引き続き“２”を出力する。

【0244】

次に、時刻ｔ２０３において、信号ＣＮＴ＿ｆａｌｌ＜０＞は、“Ｌ”レベルに反転して“０”を出力する。信号ＣＮＴ＿ｒｉｓｅ＜０＞及び信号ＣＮＴ＿ｆａｌｌ＜０＞がともに“０”であるため、ｅｘＯＲ回路２３５は、“０”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に＋１加算する。この結果、カウンタ２０２は、カウント値ＣＮＴとして“３”を出力する。

【0245】

次に、時刻ｔ２０４において、ＣＮＴ仕様値は、“３”にカウントアップする。信号ＣＮＴ＿ｒｉｓｅ＜０＞は、信号ＯＳＣの立ち上がりエッジで“Ｌ”レベルに反転して“０”を出力する。信号ＣＮＴ＿ｆａｌｌ＜０＞は“１”であるため、ｅｘＯＲ回路２３５は、“１”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に加算しない。信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞は、“３”であるため、カウンタ２０２は、カウント値ＣＮＴとして、引き続き“３”を出力する。

【0246】

次に、時刻ｔ２０５において、信号ＣＮＴ＿ｆａｌｌ＜０＞は、“Ｈ”レベルに反転して“１”を出力する。信号ＣＮＴ＿ｒｉｓｅ＜０＞及び信号ＣＮＴ＿ｆａｌｌ＜０＞がともに“１”であるため、ｅｘＯＲ回路２３５は、“０”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に＋１加算する。この結果、カウンタ２０２は、カウント値ＣＮＴとして“４”を出力する。

【0247】

次に、時刻ｔ２０６において、ＣＮＴ仕様値は、“４”にカウントアップする。信号ＣＮＴ＿ｒｉｓｅ＜０＞は、信号ＯＳＣの立ち上がりエッジで“Ｈ”レベルに反転して“１”を出力する。信号ＣＮＴ＿ｆａｌｌ＜０＞は“０”であるため、ｅｘＯＲ回路２３５は、“１”を出力する。従って、論理回路２３６は、信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞に加算しない。信号ＣＮＴ＿ｒｉｓｅ＜１５：０＞は、“４”であるため、カウンタ２０２は、カウント値ＣＮＴとして、引き続き“４”を出力する。

【0248】

【0249】

３．３カウント動作の流れ
次に、図２３を参照して、カウント動作の流れの一例について説明する。図２３は、カウント動作の流れの一例を示すフローチャートである。

【0250】

図２３に示すように、まず、ステップＳ１～Ｓ３が実行される。ステップＳ１～Ｓ３の動作は、第１実施形態の図１３の説明と同様である。

【0251】

カウンタ２０２は、図２２を用いて説明したように、信号ＯＳＣ（ＯＳＣ＿ＣＬＫ＿ｒｉｓｅ）の立ち上がりエッジで信号ＯＳＣ（ＯＳＣ＿ＣＬＫ＿ｒｉｓｅ）のサイクル数をカウントアップする（Ｓ３１）。

【0252】

ｅｘＯＲ回路２３５は、信号ＣＮＴ＿ｒｉｓｅ＜０＞と信号ＣＮＴ＿ｆａｌｌ＜０＞とを排他的論理和（ｅｘＯＲ）演算を実行する。演算結果が０（ｅｘＯＲ＝０）である場合（Ｓ３２＿Ｙｅｓ）、論理回路２３６は、サイクル数に＋１加算（Ｓ３３）した値をカウント値ＣＮＴとして出力する。

【0253】

他方で、演算結果が１（ｅｘＯＲ＝１）である場合（Ｓ３２＿Ｎｏ）、論理回路２３６は、サイクル数をカウント値ＣＮＴとして出力する。

【0254】

次に、ステップＳ６～Ｓ９が実行される。ステップＳ６～Ｓ９の動作は、第１実施形態の図１３の説明と同様である。

【0255】

３．４本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

【0256】

なお、本実施形態に第１実施形態の変形例を適用できる。

【0257】

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態と異なるカウンタ２０２について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。

【0258】

４．１カウンタの構成
まず、図２４を参照して、カウンタ２０２の構成の一例について説明する。図２４は、カウンタ２０２の構成の一例を示す回路図である。

【0259】

図２４に示すように、本実施形態のカウンタ２０２は、信号ＯＳＣ（信号ＯＳＣ＿ＣＬＫ２）の立ち上がりエッジに基づいて、サイクル数をカウントアップする。そして、カウンタ２０２は、信号ＯＳＣが“Ｌ”レベルの状態でカウント実行時間ｔＲｕｎｔｉｍｅを終了した場合、信号ＯＳＣ＿ＣＬＫ２を“Ｈ”レベルにして、サイクル数を＋１加算する。カウンタ２０２は、サイクル数を、カウント値ＣＮＴ＜１５：０＞として、出力する。

【0260】

カウンタ２０２は、複数のフリップフロップ２１３及びＯＲ回路２４１を含む。例えば、カウンタ２０２は、第１実施形態と同様に、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞にそれぞれ対応するフリップフロップ２１３＿０～２１３＿１５を含む。

【0261】

ＯＲ回路２４１の第１入力端子には信号ＯＳＣが入力される。ＡＮＤ回路２３１の第１入力端子は、オシレータ２０１に接続される。ＯＲ回路２４１の第２入力端子には、イネーブル信号ｂＥＮが入力される。イネーブル信号ｂＥＮは、カウント動作を実行しない場合、“Ｈ”レベルとされる。イネーブル信号ｂＥＮが“Ｌ”レベルの間、カウント動作が実行される。すなわち、イネーブル信号ｂＥＮが“Ｌ”レベルの間、オシレータ２０１は、信号ＯＳＣを発振させる。ＯＲ回路２４１の出力端子は、フリップフロップ２１３＿０のクロック信号入力端子に接続される。ＯＲ回路２４１は、信号ＯＳＣとイネーブル信号ｂＥＮとを論理和（ＯＲ）演算した結果を、信号ＯＳＣ＿ＣＬＫ２として出力する。このため、信号ＯＳＣ＿ＣＬＫ２は、イネーブル信号ｂＥＮが“Ｈ”レベルである場合、“Ｈ”レベルとされる。また、信号ＯＳＣ＿ＣＬＫ２は、イネーブル信号ｂＥＮが“Ｌ”レベルである場合、信号ＯＳＣと同期したクロック信号である。

【0262】

フリップフロップ２１３は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0263】

フリップフロップ２１３の構成は、第１実施形態の図８と同様である。フリップフロップ２１３＿０のクロック信号入力端子には、信号ＯＳＣ＿ＣＬＫ２が入力される。フリップフロップ２１３＿０は、信号ＯＳＣ＿ＣＬＫ２、すなわち信号ＯＳＣの立ち上がりエッジでデータを取り込む。

【0264】

【0265】

４．２カウント値の具体例
次に、図２５を参照して、カウント値ＣＮＴの具体例について説明する。図２５は、カウンタ２０２における信号ＯＳＣ及び信号ＯＳＣ＿ＣＬＫ２並びにカウント値ＣＮＴの具体例を示す図である。なお、図２５の例では、説明を簡略化するため、ＣＮＴ仕様値及びカウント値ＣＮＴを１０進数で表記している。

【0266】

図２５に示すように、カウンタ２０２は、信号ＯＳＣ＿ＣＬＫ２（すなわち、信号ＯＳＣ）の立ち上がりエッジでサイクル数をカウントアップする。カウンタ２０２のＯＲ回路２４１に、“Ｈ”レベルのイネーブル信号ｂＥＮが入力されると、オシレータ２０１は、信号ＯＳＣの発振を終了する。カウント動作の終了位置(図２５の“Ｓｔｏｐ”)において信号ＯＳＣが“Ｌ”レベルである場合、ＯＲ回路２４１は、イネーブル信号ｂＥＮが“Ｈ”レベルであるため、“Ｈ”レベルの信号ＯＳＣ＿ＣＬＫ２を出力する。すなわち、信号ＯＳＣ＿ＣＬＫ２は、“Ｈ”レベルに立ち上がる。これにより、カウンタ２０２は、信号ＯＳＣのサイクル数に＋１加算されたカウント値ＣＮＴを出力する。従って、信号ＯＳＣのＮ－１回目のサイクルにおいて、“Ｌ”レベルである期間、カウント値ＣＮＴは、“Ｎ”とされる。

【0267】

また、カウント動作の終了位置において信号ＯＳＣが“Ｈ”レベルである場合、ＯＲ回路２４１は、“Ｈ”レベルの信号ＯＳＣ＿ＣＬＫ２の出力を維持する。これにより、カウンタ２０２は、＋１加算されていないカウント値ＣＮＴを出力する。従って、信号ＯＳＣのＮ回目のサイクルにおいて、“Ｈ”レベルである期間、カウント値ＣＮＴは、“Ｎ”とされる。

【0268】

従って、カウント値ＣＮＴが“Ｎ”である期間は、第１実施形態と同様に、信号ＯＳＣのＮ－１回目のサイクルの立ち下がりエッジから、Ｎ回目のサイクルの立ち下がりエッジまでである。この結果、ＣＮＴ仕様値“Ｎ”に対する信号ＯＳＣの終了位置の粒度誤差は、最大で信号ＯＳＣのほぼ０．５サイクルに低減される。

【0269】

【0270】

４．３カウント動作のコマンドシーケンス
次に、図２６を参照して、カウント動作のコマンドシーケンスの一例について説明する。図２６は、カウント動作のコマンドシーケンスの一例を示す図である。なお、図２６の例では、信号ＤＱＳ及びｂＤＱＳ、チップイネーブル信号ｂＣＥ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0271】

図２６に示すように、時刻ｔ１００～ｔ１１０の期間において、メモリコントローラ２０は、第１実施形態の図１０を用いた説明と同様に、メモリチップ１１に、コマンド“ＣＭＤ”、アドレス“ＬＵＮ”、及びアドレス“ｘｘｈ”を順次送信する。

【0272】

【0273】

【0274】

【0275】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１３０において、“Ｈ”レベルのイネーブル信号ｂＥＮを“Ｈ”レベルから“Ｌ”レベルにする。オシレータ２０１は、“Ｌ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの発振を開始する。カウンタ２０２では、時刻ｔ１３０～ｔ１５０の期間、すなわち、イネーブル信号ｂＥＮが“Ｌ”レベルである間、ＯＲ回路２４１から信号ＯＳＣと同期した信号ＯＳＣ＿ＣＬＫ２が出力される。カウンタ２０２は、信号ＯＳＣ＿ＣＬＫ２の立ち上がりエッジに合わせてカウントアップする。すなわち、カウンタ２０２は、信号ＯＳＣの立ち上がりエッジに合わせてカウントアップする。

【0276】

【0277】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１５０において、イネーブル信号ｂＥＮを“Ｈ”レベルとする。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの発振を終了する。このとき、信号ＯＳＣが“Ｌ”レベルである場合、ＯＲ回路２４１は、“Ｈ”レベルのイネーブル信号ｂＥＮに基づいて、“Ｈ”レベルの信号ＯＳＣ＿ＣＬＫ２を出力する。カウンタ２０２は、“Ｈ”レベルの信号ＯＳＣ＿ＣＬＫ２に基づいて、サイクル数をカウントアップさせた後、カウント動作を終了する。

【0278】

４．４カウント動作の流れ
次に、図２７を参照して、カウント動作の流れの一例について説明する。図２７は、カウント動作の流れの一例を示すフローチャートである。

【0279】

図２７に示すように、まず、ステップＳ１～Ｓ３が実行される。ステップＳ１～Ｓ３の動作は、第１実施形態の図１３の説明と同様である。

【0280】

カウンタ２０２は、図２６を用いて説明した時刻ｔ１３０～ｔ１５０の期間、信号ＯＳＣ＿ＣＬＫ２（すなわち、信号ＯＳＣ）の立ち上がりエッジで信号ＯＳＣのサイクル数をカウントアップする（Ｓ４１）。

【0281】

オシレータ２０１は、図２６を用いて説明した時刻ｔ１５０において、“Ｈ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの出力を終了する（Ｓ４２）。

【0282】

信号ＯＳＣ＿ＣＬＫ２（すなわち、信号ＯＳＣ）が“Ｌ”レベルのときに信号ＯＳＣの出力が終了した場合（Ｓ４３＿Ｙｅｓ）、図２５を用いて説明したように、ＯＲ回路２４１は、“Ｈ”レベルのイネーブル信号ｂＥＮに基づいて、信号ＯＳＣ＿ＣＬＫ２を“Ｈ”レベルにシフトさせる（Ｓ４４）。この結果、カウント値ＣＮＴが＋１加算される。

【0283】

他方で、信号ＯＳＣ＿ＣＬＫ２（すなわち、信号ＯＳＣ）が“Ｈ”レベルのときに信号ＯＳＣの出力が終了した場合（Ｓ４３＿Ｎｏ）、ＯＲ回路２４１は、“Ｈ”レベルの信号ＯＳＣ＿ＣＬＫ２を維持する。この結果、カウント値ＣＮＴに＋１加算されない。

【0284】

次に、ステップＳ６～Ｓ９が実行される。ステップＳ６～Ｓ９の動作は、第１実施形態の図１３の説明と同様である。

【0285】

４．５本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

【0286】

なお、本実施形態に第１実施形態の変形例を適用できる。

【0287】

４．６第４実施形態の変形例
次に、第４実施形態の変形例について説明する。変形例では、レプリカ回路１０２の構成が第１実施形態と異なる場合について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。

【0288】

４．６．１レプリカ回路の全体構成
まず、図２８を参照して、レプリカ回路１０２の全体構成の一例について説明する。図２８は、レプリカ回路１０２の全体構成の一例を示す図である。

【0289】

図２８に示すように、レプリカ回路１０２は、オシレータ２０１及びカウンタ２０２を含む。

【0290】

オシレータ２０１は、信号ＯＳＣを出力（発振）する。オシレータ２０１は、コンパレータ２０３、ドライバ２０４及び２０５、プルアップ回路２５１、並びに無効（Disable）回路２５２を含む。

【0291】

コンパレータ２０３並びにはドライバ２０４及び２０５は、第１実施形態の図７を用いた説明と同様である。

【0292】

プルアップ回路２５１は、コンパレータ２０３の出力信号、すなわち信号ＯＳＣを“Ｈ”レベルに吊り上げる。プルアップ回路２５１は、ＰチャネルＭＯＳトランジスタ３０１を含む。

【0293】

トランジスタ３０１のソースには、例えば電源電圧が印加される。トランジスタ３０１のドレインは、コンパレータ２０３の出力端子に接続される。すなわち、トランジスタ３０１のドレインは、信号ＯＳＣを伝送する配線経路に接続される。トランジスタ３０１のゲートには、イネーブル信号ＥＮが入力される。トランジスタ３０１は、“Ｌ”レベルのイネーブル信号ＥＮが入力されると、オン状態とされる。すなわち、カウント動作を実行していない期間、信号ＯＳＣは、“Ｈ”レベルに吊り上げられる。

【0294】

無効回路２５２は、コンパレータ２０３の動作を停止させる（“Ｌ”レベルを出力させる）。回路である。無効回路２５２は、ＮチャネルＭＯＳトランジスタ３０２を含む。

【0295】

トランジスタ３０２のドレインは、コンパレータ２０３に接続される。トランジスタ３０２のソースは、接地される（接地配線に接続される）。トランジスタ３０２のゲートには、イネーブル信号ｂＥＮが入力される。トランジスタ３０２は、“Ｈ”レベルのイネーブル信号ｂＥＮが入力されると、オン状態とされる。すなわち、カウント動作を実行していない期間、コンパレータ２０３の出力は、“Ｌ”レベルとされる。

【0296】

４．６．２カウンタの構成
次に、図２９を参照して、カウンタ２０２の構成の一例について説明する。図２９は、カウンタ２０２の構成の一例を示す回路図である。

【0297】

図２９に示すように、本実施形態のカウンタ２０２は、信号ＯＳＣの立ち上がりエッジに基づいて、サイクル数をカウントアップする。そして、カウンタ２０２は、サイクル数を、カウント値ＣＮＴ＜１５：０＞として、出力する。

【0298】

カウンタ２０２は、複数のフリップフロップ２１３を含む。例えば、カウンタ２０２は、第１実施形態と同様に、カウント値ＣＮＴ＜０＞～ＣＮＴ＜１５＞にそれぞれ対応するフリップフロップ２１３＿０～２１３＿１５を含む。

【0299】

フリップフロップ２１３は、クロック信号入力端子、データ入力端子Ｄ、リセット信号入力端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑｎを含む。

【0300】

フリップフロップ２１３の構成は、第１実施形態の図８と同様である。フリップフロップ２１３＿０のクロック信号入力端子には、信号ＯＳＣが入力される。フリップフロップ２１３＿０は、信号ＯＳＣの立ち上がりエッジでデータを取り込む。

【0301】

【0302】

４．６．３カウント動作のコマンドシーケンス
次に、図３０を参照して、カウント動作のコマンドシーケンスの一例について説明する。図３０は、カウント動作のコマンドシーケンスの一例を示す図である。なお、図３０の例では、信号ＤＱＳ及びｂＤＱＳ、チップイネーブル信号ｂＣＥ、リードイネーブル信号ＲＥ及びｂＲＥ、並びにレディ／ビジー信号ｂＲＢは省略されている。

【0303】

図３０に示すように、時刻ｔ１００～ｔ１１０の期間において、メモリコントローラ２０は、第１実施形態の図１０を用いた説明と同様に、メモリチップ１１に、コマンド“ＣＭＤ”、アドレス“ＬＵＮ”、及びアドレス“ｘｘｈ”を順次送信する。

【0304】

【0305】

【0306】

【0307】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１３０において、“Ｌ”レベルのイネーブル信号ＥＮを“Ｌ”レベルから“Ｈ”レベルにする。また、“Ｈ”レベルのイネーブル信号ｂＥＮを“Ｈ”レベルから“Ｌ”レベルにする。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ＥＮ及び“Ｌ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの発振を開始する。カウンタ２０２では、時刻ｔ１３０～ｔ１５０の期間、すなわち、イネーブル信号ｂＥＮが“Ｌ”レベルである間、ＯＲ回路２４１から信号ＯＳＣと同期した信号ＯＳＣ＿ＣＬＫ２が出力される。カウンタ２０２は、信号ＯＳＣ＿ＣＬＫ２の立ち上がりエッジに合わせてカウントアップする。すなわち、カウンタ２０２は、信号ＯＳＣの立ち上がりエッジに合わせてカウントアップする。

【0308】

【0309】

シーケンサ１０７は、アドレス“００ｈ”を受信すると、時刻ｔ１５０において、イネーブル信号ＥＮを“Ｌ”レベルとし、イネーブル信号ｂＥＮを“Ｈ”レベルとする。オシレータ２０１は、“Ｈ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの発振を終了する。このとき、信号ＯＳＣが“Ｌ”レベルである場合、オシレータ２０１のプルアップ回路２５１がオン状態とされるため、オシレータ２０１は、“Ｈ”レベルの信号ＯＳＣを出力する。カウンタ２０２は、“Ｈ”レベルの信号ＯＳＣに基づいて、サイクル数をカウントアップさせた後、カウント動作を終了する。

【0310】

４．６．４カウント動作の流れ
次に、図３１を参照して、カウント動作の流れの一例について説明する。図３１は、カウント動作の流れの一例を示すフローチャートである。

【0311】

図３１に示すように、まず、ステップＳ１～Ｓ３が実行される。ステップＳ１～Ｓ３の動作は、第１実施形態の図１３の説明と同様である。

【0312】

カウンタ２０２は、図３０を用いて説明した時刻ｔ１３０～ｔ１５０の期間、信号ＯＳＣの立ち上がりエッジで信号ＯＳＣのサイクル数をカウントアップする（Ｓ５１）。

【0313】

オシレータ２０１は、図３０を用いて説明した時刻ｔ１５０において、“Ｈ”レベルのイネーブル信号ｂＥＮを受信すると、信号ＯＳＣの出力を終了する（Ｓ５２）。より具体的には、プルアップ回路２５１は、“Ｌ”レベルのイネーブル信号ＥＮに基づいて、オン状態とされる。すなわち、信号ＯＳＣを“Ｈ”レベルに吊り上げる。また、無効回路２５２は、“Ｈ”レベルのイネーブル信号ｂＥＮに基づいて、オン状態とされる。

【0314】

信号ＯＳＣが“Ｌ”レベルのときに信号ＯＳＣの出力が終了した場合（Ｓ５３＿Ｙｅｓ）、信号ＯＳＣは、“Ｈ”レベルに吊り上げられる。この結果、カウント値ＣＮＴが＋１加算される。

【0315】

他方で、信号ＯＳＣが“Ｈ”レベルのときに信号ＯＳＣの出力が終了した場合（Ｓ５３＿Ｎｏ）、信号ＯＳＣは、“Ｈ”レベルを維持する。従って、カウント値ＣＮＴに＋１加算されない。

【0316】

次に、ステップＳ６～Ｓ９が実行される。ステップＳ６～Ｓ９の動作は、第１実施形態の図１３の説明と同様である。

【0317】

４．６．５本変形例に係る構成
本変形例に係る構成であれば、第１実施形態と同様の効果が得られる。

【0318】

なお、本実施形態に第１実施形態の変形例を適用できる。

【0319】

５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、レプリカ回路を異なる半導体装置に適用した２つの例を示す。以下、第１乃至第４実施形態と異なる点を中心に説明する。

【0320】

５．１第１例
第１例では、半導体装置がＤＲＡＭである場合について説明する。

【0321】

図３２を参照して、半導体装置４００の全体構成の一例について説明する。図３２は、半導体装置４００の全体構成の一例を示すブロック図である。なお、図３２では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。

【0322】

図３２に示すように、半導体装置４００は、例えば、メモリセルアレイ４０１、ロウデコーダ４０２、カラムデコーダ４０３、論理制御回路４０４、コマンド／アドレス入力回路４０５、センスアンプ回路４０６、レプリカ回路４０７、転送ゲート４０８、読み出し／書き込みアンプ回路（ＲＷＡＭＰ：Read/Write Amplifier）４０９、入出力回路４１０、クロック入出力回路４１１、及び電圧生成回路４１２を含む。

【0323】

メモリセルアレイ４０１は、複数のメモリセルＭＣを含む。半導体装置４００のメモリセルＭＣのそれぞれは、セルキャパシタＣＣと、セルトランジスタＣＴとを含む。セルトランジスタＣＴのゲートは、複数のワード線ＷＬのうち対応する１つに接続される。セルトランジスタＣＴの電流経路の一端は、ビット線ＢＬに接続される。セルトランジスタＣＴの電流経路の他端は、セルキャパシタＣＣの一端に接続される。セルキャパシタＣＣの他端は、接地ノードに接続される。セルキャパシタＣＣは、記憶すべきデータに応じた量の電荷を格納できる。セルトランジスタＣＴは、メモリセルＭＣとビット線ＢＬとの間の導通／非導通（メモリセルの選択／非選択）をスイッチングする。複数のメモリセルＭＣは、メモリセルアレイ４０１内において、２次元アレイ状または３次元アレイ状に配列されている。例えば、メモリセルアレイ４０１は、複数のバンクを含む。各バンクは、複数のメモリセルＭＣを含む制御単位である。複数のバンクは、互いに独立に動作し得る。

【0324】

ロウデコーダ４０２は、アドレス情報のデコード結果とコマンドのデコード結果とに基づいて、メモリセルアレイ４０１のロウ方向の配線（例えば、ワード線ＷＬ）の選択／非選択を制御する。

【0325】

カラムデコーダ４０３は、アドレス情報のデコード結果とコマンドのデコード結果とに基づいて、メモリセルアレイ４０１のカラム方向の配線（例えば、ビット線ＢＬ）の選択／非選択を制御する。

【0326】

論理制御回路４０４は、半導体装置４００全体の論理制御を実行する回路である。

【0327】

論理制御回路４０４は、例えば、ライトトレーニングを適宜実行する。第１乃至第４実施形態と同様に、信号ＤＱと信号ＤＱＳ及びｂＤＱＳとの間のタイミング調整等を目的としてライトトレーニングが実行される。

【0328】

また、論理制御回路４０４は、例えば定期的に、レプリカ回路４０７において、クロック信号のカウント動作を実行させる。クロック信号は、信号ＤＳＱの擬似信号である。論理制御回路４０４は、カウント値の変化量に基づいて、ライトトレーニングの実行の有無を判断する。

【0329】

論理制御回路４０４は、アドレスデコーダ４２１、モードレジスタ４２２、コマンドデコーダ４２３を含む。

【0330】

アドレスデコーダ４２１は、コマンド／アドレス入力回路４０５から受け取ったアドレス情報をデコードする。そして、アドレスデコーダ４２１は、アドレス情報のデコード結果を、ロウデコーダ４０２及びカラムデコーダ４０３のそれぞれに送る。

【0331】

モードレジスタ４２２には、レプリカ回路４０７から受信したカウント値が記憶される。

【0332】

コマンドデコーダ４２３は、コマンド／アドレス入力回路４０５から受け取ったコマンドをデコードする。そして、コマンドデコーダ４２３は、コマンドのデコード結果を、ロウデコーダ４０２及びカラムデコーダ４０３のそれぞれに送る。

【0333】

コマンド／アドレス入力回路４０５は、外部（図示せぬ外部機器）から供給されるコマンド／アドレス信号ＣＡを受ける。コマンド／アドレス信号ＣＡは、コマンド及びアドレス情報を含む。コマンド／アドレス入力回路４０５は、コマンド及びアドレス情報を、コマンドデコーダ４２３及びアドレスデコーダ４２１にそれぞれ送る。

【0334】

センスアンプ回路４０６は、読み出し動作時において、メモリセルＭＣからの信号をセンス及び増幅する。センスアンプ回路４０６は、メモリセルＭＣからの信号を読み出しデータとして、転送ゲート４０８及びＲＷＡＭＰ４０９を介して、入出力回路４１０に送る。センスアンプ回路４０６は、入出力回路４１０からの書き込みデータを、転送ゲート４０８及びＲＷＡＭＰ４０９を介して受け取る。センスアンプ回路４０６は、書き込みデータに応じた信号を、ビット線ＢＬに出力する。

【0335】

レプリカ回路４０７は、信号ＤＱＳに対応するクロック信号を生成し、クロック信号のサイクル数（クロック数）をカウントする回路である。レプリカ回路４０７は、クロック信号を生成するための帰還型のオシレータ及び第１乃至第４実施形態のいずれかで説明したカウンタを含む。オシレータのフィードバック経路は、信号ＤＱＳの伝送経路と同様の構成を有している。レプリカ回路４０７は、カウント動作によるカウント結果を、モードレジスタ４２２に送信する。

【0336】

転送ゲート４０８は、センスアンプ回路４０６とＲＷＡＭＰ４０９との間のデータ転送を制御する。

【0337】

ＲＷＡＭＰ４０９は、読み出しデータに応じた信号のレベル（信号値）、及び、書き込みデータに応じた信号のレベルを増幅する。

【0338】

入出力回路４１０は、メモリセルアレイ４０１と半導体装置４００の外部との間で転送される信号ＤＱのインターフェース回路として機能する。入出力回路４１０は、クロック入出力回路４１１から受信した内部クロック信号ＣＬＫに同期したタイミングで、書き込みデータを、メモリセルアレイ４０１に送る。また、入出力回路４１０は、読み出しデータを、半導体装置４００の外部のデバイスに送る。例えば、入出力回路４１０は、データマスク信号ＤＭを受ける。入出力回路４１０は、データマスク信号ＤＭに基づいて、信号ＤＱ（データ）に対してマスク処理を行う。

【0339】

クロック入出力回路４１１は、信号ＤＱＳ及びｂＤＱＳの送受信回路である。クロック入出力回路４１１は、半導体装置４００と外部との間で、信号ＤＱＳ及びｂＤＱＳの送受信を行う。半導体装置４００にデータ入力される場合、クロック入出力回路４１１は、外部から受信した信号ＤＱＳ及びｂＤＱＳに基づく内部クロック信号ＣＬＫを入出力回路４１０に送信する。本例の内部クロック信号ＣＬＫは、信号ＤＱＳを遅延させた信号である。入出力回路４１０では、内部クロック信号ＣＬＫの入力タイミングと、信号ＤＱの入力タイミングとが同期している。これにより、入出力回路４１０は、内部クロック信号ＣＬＫに基づいて信号ＤＱを取り込むことができる。ライトトレーニングでは、信号ＤＱＳ及びｂＤＱＳに対応する信号ＣＬＫの遅延時間が時間ｔＤＱＳ２ＤＱとなるように、信号ＤＱのタイミングが最適化される。このため、信号ＤＱＳに対する内部クロック信号ＣＬＫの遅延時間が、時間ｔＤＱＳ２ＤＱに相当する。また、半導体装置４００がデータ出力する場合、クロック入出力回路４１１は、生成した信号ＤＱＳ及びｂＤＱＳを外部に出力する。

【0340】

電圧生成回路４１２は、外部からの電源電圧（電源ノードＶＤＤに印可される電圧及び接地ノードＶＳＳに印可される電圧）を用いて、半導体装置４００の各種の動作シーケンスのそれぞれに用いられる複数の電圧を生成する。電圧生成回路４１２は、生成された電圧を、他の回路（例えば、ＲＷＡＭＰ４０９）に送る。

【0341】

なお、第５実施形態の第１例では、半導体装置４００がＤＲＡＭである場合が例示されているが、これに限定されない。半導体装置４００は、ＤＲＡＭ以外のランダムアクセスメモリであってもよい。例えば、半導体装置４００が、ＳＲＡＭ（Static RAM）であってもよい。

【0342】

第５実施形態の第１例に係る半導体装置４００では、例えば、上記第１乃至第４実施形態で説明されたレプリカ回路１０２が、レプリカ回路４０７に適用され得る。

【0343】

５．２第２例
第１例では、半導体装置５００がマイクロコントローラである場合について説明する。

【0344】

５．２．１半導体装置の構成
まず、図３３を参照して、半導体装置５００の全体構成の一例について説明する。図３３は、半導体装置５００の全体構成を示すブロック図である。なお、図３３では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。

【0345】

図３３に示すように、半導体装置５００は、例えば、プロセッサ５０１、バス制御回路５０２、フラッシュメモリ５０３、ＲＡＭ５０４、ＤＡ変換回路５０５、ＡＤ変換回路５０６、タイマ５０７、入出力（Ｉ／Ｏ）ポート５０８、オシレータ５０９、割り込みコントローラ５１０、スキュー測定回路５１１、及びレプリカ回路５１２を含む。半導体装置５００のバスは、プロセッサ５０１、バス制御回路５０２、フラッシュメモリ５０３、ＲＡＭ５０４、ＤＡ変換回路５０５、ＡＤ変換回路５０６、タイマ５０７、入出力ポート５０８、オシレータ５０９、割り込みコントローラ５１０、スキュー測定回路５１１、及びレプリカ回路５１２に接続されている。半導体装置５００のバスは、半導体装置５００内における、信号及びデータの伝送経路である。

【0346】

プロセッサ５０１は、半導体装置５００内の各種の処理を実行する。プロセッサ５０１は、供給されたデータに対する各種の処理を行う。プロセッサ５０１は、例えば、ＣＰＵである。

【0347】

プロセッサ５０１は、例えば、トレーニングを適宜実行する。本例では、入出力ポート５０８で受信される信号と内部クロックＣＬＫ及びｂＣＬＫとの間のタイミング調整等を目的としてトレーニングが実行される。

【0348】

また、プロセッサ５０１は、例えば定期的に、レプリカ回路５１２において、クロック信号のカウント動作を実行させる。クロック信号は、内部クロックＣＬＫの擬似信号である。プロセッサ５０１は、カウント値の変化量に基づいて、トレーニングの実行の有無を判断する。

【0349】

バス制御回路５０２は、半導体装置５００のバスを制御する。バス制御回路５０２は、プロセッサ５０１内に設けられてもよい。

【0350】

フラッシュメモリ５０３は、データを不揮発に記憶可能な記憶装置である。フラッシュメモリ５０３は、例えば、ＮＯＲ型フラッシュメモリである。なお、フラッシュメモリ５０３は、ＮＡＮＤ型フラッシュメモリであってもよい。

【0351】

ＲＡＭ５０４は、データを一時的に記憶する記憶装置である。ＲＡＭ５０４は、例えば、ＳＲＡＭ又はＤＲＡＭのようなランダムアクセスメモリである。

【0352】

ＤＡ変換回路５０５は、デジタル信号（デジタル値）をアナログ信号（アナログ値）に変換する。

【0353】

ＡＤ変換回路５０６は、アナログ信号をデジタル信号に変換する。

【0354】

タイマ５０７は、半導体装置５００内の時間（動作タイミング）を管理する。

【0355】

入出力ポート５０８は、半導体装置５００におけるインターフェース回路として機能する。入出力ポート５０８は、例えば、４つのポートＰ１、Ｐ２、Ｐ３及びＰ４を含む。入出力ポート５０８が備えるポートの数は、３つ以下であってもよいし、５つ以上であってもよい。入出力ポート５０８は、オシレータ５０９から受信した内部クロックＣＬＫ及びｂＣＬＫに同期したタイミングで、信号の入出力を行う。すなわち、入出力ポート５０８は、ポートＰ１、Ｐ２、Ｐ３及びＰ４の各々を介して、データやアドレスなどを含む信号を、半導体装置５００の外部（例えば図示しないホスト）から受ける。入出力ポート５０８は、ポートＰ１、Ｐ２、Ｐ３及びＰ４の各々を介して、データなどの信号を、半導体装置５００の外部へ送る。入出力ポート５０８は、例えば、ＧＰＩＯ（General Purpose Input/Output）規格、ＵＳＡＲＴ（Universal Synchronous/Asynchronous Receiver Transmitter）規格、またはＩ２Ｃ（Inter-integrated Circuit）規格などに準拠する。

【0356】

オシレータ５０９は、同期信号としてのクロック信号を、プロセッサ５０１に出力する。クロック信号は、或る周期（クロック数）を有する。これによって、プロセッサ５０１は、クロック信号に同期したタイミングで、各種の処理を行う。クロック信号の周期は、例えば、４ＭＨｚ、８ＭＨｚ、１２ＭＨｚまたは２４ＭＨｚなどである。また、オシレータ５０９は、入出力ポート５０８に内部クロックＣＬＫ及びｂＣＬＫを出力する。内部クロックｂＣＬＫは、内部クロックＣＬＫの反転信号である。

【0357】

割り込みコントローラ５１０は、外部割込み命令を受ける。例えば、割り込みコントローラ５１０は、割り込み要求のステータスを管理するためのレジスタを有する。割り込みコントローラ５１０は、受けた外部割込み命令に基づいて、プロセッサ５０１に各種の割り込み要求を送る。プロセッサ５０１は、割り込み要求に応じて、実行中の処理を一時的に中断し、割り込み要求の処理を実行する。割り込み要求の処理の完了後、プロセッサ５０１は、中断中の処理を再開する。

【0358】

スキュー測定回路５１１は、入出力ポート５０８における内部クロックＣＬＫ及びｂＣＬＫと入力信号との間のタイミングのズレ（スキュー）を測定する回路である。

【0359】

また、スキュー測定回路５１１は、プロセッサ５０１の制御に基づいて、レプリカ回路５１２に、クロック信号のカウント動作を実行させる。レプリカ回路５１２で用いられるクロック信号は、内部クロックＣＬＫの擬似信号である。

【0360】

レプリカ回路５１２は、内部クロックＣＬＫに対応するクロック信号を生成し、クロック信号のサイクル数（クロック数）をカウントする回路である。レプリカ回路５１２は、クロック信号を生成するための帰還型のオシレータ及び第１乃至第４実施形態で説明したカウンタを含む。オシレータのフィードバック経路は、内部クロックＣＬＫ２の伝送経路と同様の構成を有している。レプリカ回路５１２は、カウント動作によるカウント結果を、プロセッサ５０１に送信する。

【0361】

なお、半導体装置５００は、システムオンチップ（ＳｏＣ）、システムインパッケージ（ＳＩＰ）、システムオンパッケージ（ＳｏＰ）であってもよい。半導体装置５００は、例えば、組み込みシステムに使用される。半導体装置５００は、例えば、車載デバイス、家電製品、コンピュータ、産業機械、鉄道車両、航空機、及び船舶などに使用されてもよい。

【0362】

また、半導体装置５００は、バス幅、メモリ構造、及び、命令セットなどに基づいて、分類されてもよい。バス幅は、データバスのサイズを示している。例えば、半導体装置５００は、バス幅に基づいて、８ビット－マイクロコントローラ、１６ビット－マイクロコントローラ、または、３２ビット－マイクロコントローラに分類される。半導体装置５００は、高いバス幅によって、より良い性能を得ることができる。

【0363】

また、第５実施形態の第２例に係る半導体装置５００では、例えば、上記第１乃至第４実施形態で説明されたレプリカ回路１０２が、レプリカ回路５１２に適用され得る。

【0364】

５．２．２オシレータと入出力ポートの接続
次に、図３４を参照して、オシレータ５０９と入出力ポート５０８との接続の一例について説明する。図３４は、オシレータ５０９と入出力ポート５０８との接続の一例を示すブロック図である。

【0365】

図３４に示すように、半導体装置５００は、入力レシーバ５２０及び遅延回路５２１を更に含む。また、入出力ポート５０８は、ラッチ回路５２２を含む。

【0366】

入力レシーバ５２０は、内部クロックＣＬＫ及びｂＣＬＫの受信回路である。入力レシーバ５２０の出力端子は、遅延回路５２１に接続される。例えば、入力レシーバ５２０は、内部クロックＣＬＫ及びｂＣＬＫに同期した信号を出力する。

【0367】

遅延回路５２１は、入力レシーバ５２０から受信した信号を遅延させる回路である。遅延回路５２１は、ラッチ回路５２２に接続される。入力レシーバ５２０の出力信号は、遅延回路５２１、及び入力レシーバ５２０とラッチ回路５２２とを接続する配線経路による配線遅延により遅延して、ラッチ回路５２２に入力される。このときの遅延時間を、時間ｔＳｋｅｗと表記する。すなわち、ラッチ回路５２２には、時間ｔＳｋｅｗ遅延された内部クロックＣＬＫ及びｂＣＬＫが入力される。

【0368】

ラッチ回路５２２は、遅延された内部クロックＣＬＫ及びｂＣＬＫに基づいて、ポートＰ１、Ｐ２、Ｐ３及びＰ４の各々を介して、入力された信号を取り込む回路である。ラッチ回路５２２は、ポートＰ１、Ｐ２、Ｐ３及びＰ４に接続される。

【0369】

５．２．３カウント動作の流れ
次に、図３５を参照して、カウント動作の流れの一例について説明する。図３５は、カウント動作の流れの一例を示すフローチャートである。

【0370】

図３５に示すように、まず、プロセッサ５０１は、スキュー測定回路５１１に、レプリカ回路５１２におけるカウント動作の実行を命令する（Ｓ１０１）。

【0371】

スキュー測定回路５１１は、プロセッサ５０１からカウント動作の命令を受けると、レプリカ回路５１２に、カウント動作を実行させる（Ｓ１０２）。

【0372】

レプリカ回路５１２は、カウント動作が終了すると、プロセッサ５０１に、カウント値ＣＮＴを送信する（Ｓ１０３）。

【0373】

プロセッサ５０１は、受信したカウント値ＣＮＴと、前回実施したカウント動作のカウント値ＣＮＴとの差分を算出する（Ｓ１０４）。

【0374】

プロセッサ５０１は、差分が予め設定された閾値以上であるか確認する（Ｓ１０５）。

【0375】

差分が予め設定された閾値以上である場合（Ｓ１０５＿Ｙｅｓ）、プロセッサ５０１は、トレーニングを実行（Ｓ１０６）して、スキュー（時間ｔＳｋｅｗ）を調整する。

【0376】

他方で、差分が予め設定された閾値未満である場合（Ｓ１０５＿Ｎｏ）、プロセッサ５０１は、カウント動作を終了する。

【0377】

５．３本実施形態に係る効果
本実施形態の第１例及び第２例に係る構成であれば、第１実施形態と同様の効果が得らえる。

【0378】

６．変形例等
上記実施形態に係る半導体装置（１１）は、第１信号（ＯＳＣ）を出力するオシレータ（２０１）と、第１信号のサイクル数をカウントするカウンタ（２０２）とを含む。カウンタは、オシレータが第１信号のＮ番目（Ｎは２以上の整数）のサイクルを出力する前に、第１信号のサイクル数のカウント値をＮにする。

【0379】

上記実施形態を適用することにより、処理能力を向上できる半導体装置を提供できる。

【0380】

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。

【0381】

上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

【0382】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0383】

１…メモリシステム、１０…不揮発性メモリ、１１…メモリチップ、２０…メモリコントローラ、２１…ホストインターフェース回路、２２…ＣＰＵ、２３…ＲＯＭ、２４、５０４…ＲＡＭ、２５…バッファメモリ、２６…ＥＣＣ回路、２７…メモリインターフェース回路、１０１、４１０…入出力回路、１０２、４０７、５１２…レプリカ回路、１０３…ロジック制御回路、１０４…アドレスレジスタ、１０５…コマンドレジスタ、１０６…ステータスレジスタ、１０７…シーケンサ、１０８…レディ／ビジー回路、１０９…電圧発生回路、１２０、４０１…メモリセルアレイ、１２１、４０２…ロウデコーダ、１２２…センスアンプ、１２３…データレジスタ、１２４、４０３…カラムデコーダ、１３１…入力回路、１３２…出力回路、１４１、５２０…入力レシーバ、１４２、２２１、５２１…遅延回路、１４３、５２２…ラッチ回路、１５１、１５４、２０３…コンパレータ、１５２、１５３、２０４、２０５…ドライバ、２０１、５０９…オシレータ、２０２…カウンタ、２１１、２３２…インバータ、２１２、２３１、２３３…ＡＮＤ回路、２１３、２３４…フリップフロップ、２１４…加算器、２２２、２４１…ＯＲ回路、２３５…ｅｘＯＲ回路、２３６…論理回路、２５１…プルアップ回路、２５２…無効回路、３０１…ＰチャネルＭＯＳトランジスタ、３０２…ＮチャネルＭＯＳトランジスタ、４００、５００…半導体装置、４０４…論理制御回路、４０５…コマンド／アドレス入力回路、４０６…センスアンプ回路、４０８…転送ゲート、４１１…クロック入出力回路、４１２…電圧生成回路、４２１…アドレスデコーダ、４２２…モードレジスタ、４２３…コマンドデコーダ、５０１…プロセッサ、５０２…バス制御回路、５０３…フラッシュメモリ、５０５…ＤＡ変換回路、５０６…ＡＤ変換回路、５０７…タイマ、５０８…入出力ポート、５１０…割り込みコントローラ、５１１…スキュー測定回路、ＢＬ…ビット線、ＢＬＫ…ブロック、ＭＣ…メモリセルトランジスタ、ＳＧＤ…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ…ストリングユニット、ＷＬ…ワード線

【図1】