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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025004609
(43)【公開日】2025-01-15
(54)【発明の名称】比較回路
(51)【国際特許分類】
H03K 5/08 20060101AFI20250107BHJP
【ＦＩ】
H03K5/08 N
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023104402
(22)【出願日】2023-06-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】安坂 信
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039DA08
5J039DB08
5J039KK17
5J039KK21
5J039LL06
5J039MM00
(57)【要約】
【課題】小規模で検出精度の高い比較回路を提供する。
【解決手段】比較回路１は、デプレッション型の第１トランジスタＭ１と、制御電極に入力信号ＶＭＯＮ又はその分圧信号ＶＡが印加される第２トランジスタＭ２と、第１トランジスタＭ１のゲート・ソース間に接続される第１抵抗Ｒ１と、第２トランジスタＭ２の第１主電極に接続されて第１抵抗Ｒ１に流れる電流Ｉと同値の電流Ｉが流れる第２抵抗Ｒ２とを備える。比較回路１は、第２トランジスタＭ２の第２主電極に現れるノード信号ＶＢ又はこれに応じた信号ＶＣを出力信号ＯＵＴとして出力する。
【選択図】図３
【解決手段】比較回路１は、デプレッション型の第１トランジスタＭ１と、制御電極に入力信号ＶＭＯＮ又はその分圧信号ＶＡが印加される第２トランジスタＭ２と、第１トランジスタＭ１のゲート・ソース間に接続される第１抵抗Ｒ１と、第２トランジスタＭ２の第１主電極に接続されて第１抵抗Ｒ１に流れる電流Ｉと同値の電流Ｉが流れる第２抵抗Ｒ２とを備える。比較回路１は、第２トランジスタＭ２の第２主電極に現れるノード信号ＶＢ又はこれに応じた信号ＶＣを出力信号ＯＵＴとして出力する。
【選択図】図３
【特許請求の範囲】
【請求項1】
デプレッション型の第１トランジスタと、
制御電極に入力信号又はその分圧信号が印加されるように構成された第２トランジスタと、
前記第１トランジスタのゲート・ソース間に接続されるように構成された第１抵抗と、
前記第２トランジスタの第１主電極に接続されて前記第１抵抗に流れる電流と同値の電流が流れるように構成された第２抵抗と、
を備え、
前記第２トランジスタの第２主電極に現れるノード信号又はこれに応じた信号を出力信号として出力する、比較回路。
制御電極に入力信号又はその分圧信号が印加されるように構成された第２トランジスタと、
前記第１トランジスタのゲート・ソース間に接続されるように構成された第１抵抗と、
前記第２トランジスタの第１主電極に接続されて前記第１抵抗に流れる電流と同値の電流が流れるように構成された第２抵抗と、
を備え、
前記第２トランジスタの第２主電極に現れるノード信号又はこれに応じた信号を出力信号として出力する、比較回路。
【請求項2】
前記第２トランジスタは、エンハンスメント型、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型、又は、バイポーラ型のトランジスタである、請求項１に記載の比較回路。
【請求項3】
前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ、請求項１に記載の比較回路。
【請求項4】
前記入力信号を分圧して前記分圧信号を生成するように構成された抵抗分圧器をさらに備える、請求項１に記載の比較回路。
【請求項5】
前記抵抗分圧器は、前記出力信号の論理レベルに応じて分圧比を切り替える、請求項４に記載の比較回路。
【請求項6】
前記ノード信号に応じて前記出力信号の論理レベルを切り替えるように構成された出力トランジスタをさらに備える、請求項１に記載の比較回路。
【請求項7】
前記第１トランジスタのドレインは、電源電位端に接続され、
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第２抵抗の第２端は、基準電位端に接続され、
前記第１トランジスタのゲートと、前記第１抵抗の第２端と、前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、
前記出力トランジスタの第１主電極は、前記電源電位端に接続され、
前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される、請求項６に記載の比較回路。
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第２抵抗の第２端は、基準電位端に接続され、
前記第１トランジスタのゲートと、前記第１抵抗の第２端と、前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、
前記出力トランジスタの第１主電極は、前記電源電位端に接続され、
前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される、請求項６に記載の比較回路。
【請求項8】
前記第１トランジスタのドレインは、カレントミラーの入力端に接続され、
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第１トランジスタのゲートと前記第１抵抗及び前記第２抵抗それぞれの第２端は、基準電位端に接続され、
前記カレントミラーの出力端と前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、
前記出力トランジスタの第１主電極は、電源電位端に接続され、
前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される、請求項６に記載の比較回路。
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第１トランジスタのゲートと前記第１抵抗及び前記第２抵抗それぞれの第２端は、基準電位端に接続され、
前記カレントミラーの出力端と前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、
前記出力トランジスタの第１主電極は、電源電位端に接続され、
前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される、請求項６に記載の比較回路。
【請求項9】
前記出力トランジスタは、Ｐチャネル型又はｐｎｐ型である、請求項６に記載の比較回路。
【請求項10】
前記出力信号の論理レベルが切り替わる検出電圧は、温度の二次関数として表され、
前記第１トランジスタ及び前記第２トランジスタは、前記二次関数における二次の係数が０となるようにそれぞれの素子サイズが調整され、
前記第１抵抗及び前記第２抵抗は、前記二次関数における一次の係数が０となるようにそれぞれの抵抗値が調整される、請求項１～９のいずれか一項に記載の比較回路。
前記第１トランジスタ及び前記第２トランジスタは、前記二次関数における二次の係数が０となるようにそれぞれの素子サイズが調整され、
前記第１抵抗及び前記第２抵抗は、前記二次関数における一次の係数が０となるようにそれぞれの抵抗値が調整される、請求項１～９のいずれか一項に記載の比較回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、比較回路に関する。
【背景技術】
【0002】
従来、監視対象信号と基準信号とを比較する比較回路が広く一般に利用されている。
【0003】
なお、上記に関連する従来技術の一例としては、本願出願人により提案される特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－０４０２５７号公報
【0005】
［概要］
しかしながら、比較回路のトポロジについては、更なる検討の余地があった。
しかしながら、比較回路のトポロジについては、更なる検討の余地があった。
【0006】
例えば、本開示に係る比較回路は、デプレッション型の第１トランジスタと、制御電極に入力信号又はその分圧信号が印加されるように構成された第２トランジスタと、前記第１トランジスタのゲート・ソース間に接続されるように構成された第１抵抗と、前記第２トランジスタの第１主電極に接続されて前記第１抵抗に流れる電流と同値の電流が流れるように構成された第２抵抗とを備え、前記第２トランジスタの第２主電極に現れるノード信号又はこれに応じた信号を出力信号として出力する。
【0007】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く詳細な説明及びこれに関する添付の図面によって、さらに明らかとなる。
【図面の簡単な説明】
【0008】
【0009】
［詳細な説明］
＜比較例＞
図１は、比較回路の比較例（後出の実施形態と対比される回路構成の一例）を示す図である。本比較例の比較回路１００は、入力信号ＶＭＯＮ（＝監視対象電圧に相当）の入力を受けて出力信号ＯＵＴを出力する。
＜比較例＞
図１は、比較回路の比較例（後出の実施形態と対比される回路構成の一例）を示す図である。本比較例の比較回路１００は、入力信号ＶＭＯＮ（＝監視対象電圧に相当）の入力を受けて出力信号ＯＵＴを出力する。
【0010】
本図に即して述べると、比較回路１００は、トランジスタ１１０（本図では、エンハンスメント型ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、基準電圧生成回路１２０と、分圧電圧生成回路１３０と、コンパレータ１４０と、抵抗１５０と、を備える。
【0011】
トランジスタ１１０は、出力信号ＯＵＴの印加端と接地端（＝基準電位端に相当）との間に接続されている。トランジスタ１１０は、コンパレータ１４０から出力される駆動信号ＳＧに応じてオン状態及びオフ状態が切り替えられる。
【0012】
基準電圧生成回路１２０は、電源電圧ＶＣＣから所定の基準電圧ＶＲＥＦを生成する。なお、基準電圧生成回路１２０としては、温度依存性及び電源依存性の小さいバンドギャップ電源などが一般に用いられる。
【0013】
分圧電圧生成回路１３０は、入力信号ＶＭＯＮの印加端と接地端との間に直列接続される抵抗１３１及び１３２を含み、入力信号ＶＭＯＮに応じた分圧信号ＶＤＩＶ（＝監視対象電圧の分圧電圧）を生成する。
【0014】
コンパレータ１４０は、基準電圧ＶＲＥＦと分圧信号ＶＤＩＶとを比較してトランジスタ１１０の駆動信号ＳＧを生成する。
【0015】
抵抗１５０は、電源電圧ＶＣＣの印加端（＝電源電位端に相当）と出力信号ＯＵＴの印加端との間に接続されている。
【0016】
図２は、比較例における比較回路１００の入出力挙動を示す図である。本図の横軸は、入力信号ＶＭＯＮを示している。本図の縦軸は、出力信号ＯＵＴを示している。
【0017】
本図で示されているように、本比較例の比較回路１００であれば、入力信号ＶＭＯＮと所定の閾値電圧Ｖｔｈとの比較結果に応じて出力信号ＯＵＴの論理レベルを切り替えることができる。なお、閾値電圧Ｖｔｈは、ＶＲＥＦ×（Ｒ１３１＋Ｒ１３２）／Ｒ１３２、ただし、Ｒ１３１及びＲ１３２はそれぞれ抵抗１３１及び１３２の抵抗値）で表される。
【0018】
しかし、比較回路１００では、基準電圧生成回路１２０及びコンパレータ１４０の回路規模が大きくなり易い。また、回路規模の増大に伴い、素子ばらつきの要因も増える。そのため、比較回路１００の特性（検出精度など）が悪化するおそれもある。
【0019】
以下では、上記の考察に鑑み、新規トポロジを採用した種々の実施形態が提案される。
【0020】
【0021】
本図に即して述べると、比較回路１は、トランジスタＭ０（例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、トランジスタＭ１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、抵抗Ｒ０～Ｒ４と、を備える。
【0022】
なお、デプレッション型とは、ゲート・ソース間電圧が０Ｖであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が０Ｖであるときにはドレイン電流が流れないものを指す。
【0023】
トランジスタＭ０のソース及びバックゲートとトランジスタＭ１のドレインは、いずれも電源電圧ＶＣＣの印加端に接続されている。トランジスタＭ１のソース及びバックゲートは、いずれも抵抗Ｒ１の第１端に接続されている。トランジスタＭ０及びＭ１それぞれのゲート、トランジスタＭ２のドレイン及び抵抗Ｒ１の第２端は、いずれもノード信号ＶＢの印加端に接続されている。トランジスタＭ２のソース及びバックゲートは、いずれも抵抗Ｒ２の第１端に接続されている。トランジスタＭ２のゲートは、ノード信号ＶＡの印加端に接続されている。トランジスタＭ０のドレインと抵抗Ｒ０の第１端は、いずれもノード信号ＶＣ（延いては出力信号ＯＵＴ）の印加端に接続されている。抵抗Ｒ０及びＲ２それぞれの第２端は、いずれも接地端に接続されている。なお、ノード信号ＶＣは、ノード信号ＶＢに応じた論理レベルの信号となる（詳細は後述）。
【0024】
トランジスタＭ０は、トランジスタＭ２のドレインに現れるノード信号ＶＢに応じて出力信号ＯＵＴの論理レベルを切り替える出力トランジスタとして機能する。改めて図示はされないが、トランジスタＭ０は、ｐｎｐ型トランジスタに置き換えられてもよい。
【0025】
なお、トランジスタのゲート及びベースは、それぞれトランジスタの制御電極に相当するものとして相互に読み替え可能である。また、トランジスタのソース及びエミッタは、それぞれトランジスタの第１主電極に相当するものとして相互に読み替え可能である。また、トランジスタのドレイン及びコレクタは、それぞれトランジスタの第２主電極に相当するものとして相互に読み替え可能である。
【0026】
抵抗Ｒ３の第１端は、入力信号ＶＭＯＮの印加端に接続されている。抵抗Ｒ３の第２端と抵抗Ｒ４の第１端は、いずれもノード信号ＶＡの印加端に接続されている。抵抗Ｒ４の第２端は、接地端に接続されている。
【0027】
このように接続された抵抗Ｒ３及びＲ４は、入力信号ＶＭＯＮを分圧してノード信号ＶＡ（＝分圧信号に相当）を生成する抵抗分圧器ＤＩＶとして機能する。ただし、抵抗Ｒ３及びＲ４（すなわち抵抗分圧器）は省略されてもよい。その場合、トランジスタＭ２のゲートは、直接的に入力信号ＶＭＯＮの印加端に接続され得る。
【0028】
図４は、第１実施形態における比較回路１の入出力挙動を示す図である。なお、本図の横軸は、入力信号ＶＭＯＮを示している。本図の縦軸は、出力信号ＯＵＴを示している。
【0029】
入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも低いときには、トランジスタＭ０のゲートに印加されるノード信号ＶＢがトランジスタＭ１と抵抗Ｒ１を介してプルアップされる。従って、トランジスタＭ０がオフ状態となるので、ノード信号ＶＣが抵抗Ｒ０を介してプルダウンされる。その結果、出力信号ＯＵＴがローレベルとなる。なお、トランジスタＭ１と抵抗Ｒ１によるプルアップ経路のインピーダンスは、Ｖｇｓ１／Ｒ１で決定される。
【0030】
一方、入力信号ＶＭＯＮが上昇すると、トランジスタＭ２のゲートに印加されるノード信号ＶＡも上昇する。従って、トランジスタＭ２のインピーダンスが低下する。そして、入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも高くなると、トランジスタＭ２のインピーダンスがトランジスタＭ１と抵抗Ｒ１によるプルアップ経路のインピーダンスを下回る。そのため、トランジスタＭ０のゲートに印加されるノード信号ＶＢが低下する。従って、トランジスタＭ０がオン状態となるので、ノード信号ＶＣがトランジスタＭ０を介してプルアップされる。その結果、出力信号ＯＵＴがハイレベルとなる。
【0031】
このように、本実施形態の比較回路１であれば、入力信号ＶＭＯＮと所定の検出電圧ＶＤＥＴとの比較結果に応じて出力信号ＯＵＴの論理レベルを切り替えることができる。
【0032】
また、比較回路１であれば、先出の基準電圧生成回路１２０及びコンパレータ１４０が不要となる。このように、必要最低限の素子だけで出力信号ＯＵＴを生成する構成であれば、比較回路１の回路規模が小さくなる。また、回路規模の縮小に伴い、素子ばらつきの要因も減る。そのため、比較回路１の特性（検出精度など）が向上され得る。
【0033】
ところで、入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも高くなると、抵抗Ｒ２には、抵抗Ｒ１に流れる電流Ｉ（＝Ｖｇｓ１／Ｒ１）と同値の電流Ｉが流れる。従って、抵抗Ｒ２には、電流Ｉに応じた両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））が発生する。
【0034】
このとき、トランジスタＭ２に印加されるノード信号ＶＡは、抵抗Ｒ２の両端間電圧ＶにトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２が足し合わされた電圧値（＝Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１））となる。
【0035】
従って、検出電圧ＶＤＥＴは、｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４）／Ｒ４で表される。すなわち、検出電圧ＶＤＥＴの絶対値は、抵抗Ｒ３及びＲ４の抵抗比で調整され得る。
【0036】
図５は、第１実施形態における検出電圧ＶＤＥＴの温度特性を示す図である。本図の左上で示されるように、エンハンスメント型であるトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２は、負の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ２は、温度Ｔが高いほど低下する。
【0037】
一方、本図の左下（一点鎖線）で示されるように、デプレッション型であるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は、正の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ１は、温度Ｔが高いほど上昇する。従って、本図の左下（実線）で示されるように、抵抗Ｒ２の両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））も正の温度特性を持つ。すなわち、両端間電圧Ｖは、温度Ｔが高いほど上昇する。
【0038】
そのため、トランジスタＭ１及びＭ２それぞれの素子サイズ、並びに、抵抗Ｒ１及びＲ２それぞれの抵抗値が適宜調整されることにより、検出電圧ＶＤＥＴの温度特性は、抵抗Ｒ１及びＲ２を持たない構成（破線）と比べてフラットに近付けられる。
【0039】
調整処理の一例では、まず第１ステップとして、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ二次の温度特性が相殺されるようにトランジスタＭ１及びＭ２それぞれの素子サイズ（延いては素子サイズ比）が決定されてもよい。例えば、検出電圧ＶＤＥＴが温度Ｔの二次関数ｆ（Ｔ）＝ａｘ２＋ｂｘ＋ｃとして表される場合、トランジスタＭ１及びＭ２は、二次関数ｆ（Ｔ）における二次の係数ａが０となるようにそれぞれの素子サイズが調整されてもよい。
【0040】
その状態でトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖが単純に足し合わされると、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ一次の温度特性が残り得る。
【0041】
そこで、続く第２ステップとして、抵抗Ｒ１及びＲ２それぞれの抵抗値（延いては抵抗比）が調整されてもよい。例えば、抵抗Ｒ１及びＲ２は、二次関数ｆ（Ｔ）における一次の係数ｂが０となるようにそれぞれの抵抗値が調整されてもよい。
【0042】
より具体的に述べると、例えば、検出電圧ＶＤＥＴに負の温度特性が残っている場合には、Ｒ２＞Ｒ１となるように抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されてもよい。このような調整によれば、ゲート・ソース間電圧Ｖｇｓ１の温度特性（正）がゲート・ソース間電圧Ｖｇｓ２の温度特性（負）よりも優勢となる。従って、検出電圧ＶＤＥＴの温度特性がフラットに近付けられる。
【0043】
なお、抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されると、第１ステップで相殺された二次の温度特性がずれる可能性もある。そこで、第３ステップとして、トランジスタＭ１及びＭ２それぞれの素子サイズが微調整されてもよい。
【0044】
上記一連の調整処理により、本図右側で示されるように、温度特性がフラットに近い高精度の検出電圧ＶＤＥＴが設定され得る。従って、比較回路１の検出精度が高められる。
【0045】
なお、抵抗Ｒ１及びＲ２は、同じ温度特性を持つ素子であってもよい。例えば、抵抗Ｒ１及びＲ２は、いずれも負の温度特性を持つポリシリコン抵抗であってもよい。また、例えば、抵抗Ｒ１及びＲ２は、いずれも正の温度特性を持つ拡散抵抗であってもよい。
【0046】
＜第２実施形態＞
図６は、比較回路１の第２実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図３）を基本としつつ、トランジスタＭ３（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、抵抗Ｒ５と、インバータＩＮＶと、をさらに備える。
図６は、比較回路１の第２実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図３）を基本としつつ、トランジスタＭ３（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、抵抗Ｒ５と、インバータＩＮＶと、をさらに備える。
【0047】
抵抗Ｒ４の第２端は、接地端に直接的に接続されるのではなく、抵抗Ｒ５の第１端とトランジスタＭ３のドレインに接続されている。抵抗Ｒ５の第２端とトランジスタＭ３のソース及びバックゲートは、いずれも接地端に接続されている。
【0048】
このように接続されたトランジスタＭ３及び抵抗Ｒ５は、抵抗分圧器ＤＩＶの構成要素として理解され得る。
【0049】
ノード信号ＶＣの印加端は、出力信号ＯＵＴの印加端に直接接続されるのではなく、インバータＩＮＶの入力端に接続されている。インバータＩＮＶの出力端は、ノード信号ＶＤ（延いては出力信号ＯＵＴ）の印加端とトランジスタＭ３のゲートに接続されている。すなわち、トランジスタＭ０のドレインは、インバータＩＮＶを介して出力信号ＯＵＴの印加端に接続されている。
【0050】
インバータＩＮＶは、ノード信号ＶＣの論理レベルを反転させてノード信号ＶＤを生成する。従って、ノード信号ＶＤは、ノード信号ＶＣがハイレベルであるときにローレベルとなり、ノード信号ＶＣがローレベルであるときにハイレベルとなる。
【0051】
ノード信号ＶＤがハイレベルであるときには、トランジスタＭ３がオン状態となる。このとき、抵抗Ｒ５の両端間がトランジスタＭ３を介して短絡される。従って、抵抗分圧器ＤＩＶの分圧比は、Ｒ４／（Ｒ３＋Ｒ４）となる。
【0052】
一方、ノード信号ＶＤがローレベルであるときには、トランジスタＭ３がオフ状態となる。このとき、抵抗Ｒ５の両端間が開放される。従って、抵抗分圧器ＤＩＶの分圧比は、（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）となる。
【0053】
このように、抵抗分圧器ＤＩＶは、ノード信号ＶＤ（延いては出力信号ＯＵＴ）の論理レベルに応じて分圧比を切り替える。
【0054】
図７は、第２実施形態における入出力挙動を示す図である。なお、本図の横軸は、入力信号ＶＭＯＮを示している。本図の縦軸は、出力信号ＯＵＴを示している。
【0055】
入力信号ＶＭＯＮが検出電圧ＶＤＥＴ（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４）／Ｒ４）よりも高くなると、出力信号ＯＵＴがハイレベルからローレベルに立ち下がる。このとき、トランジスタＭ３がオフ状態となる。従って、抵抗分圧器ＤＩＶの分圧比が（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）に切り替わる。すなわち、入力信号ＶＭＯＮの比較対象が検出電圧ＶＤＥＴＬ（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ４＋Ｒ５））に引き下げられる。
【0056】
一方、入力信号ＶＭＯＮが検出電圧ＶＤＥＴＬよりも低くなると、出力信号ＯＵＴがローレベルからハイレベルに立ち下がる。このとき、トランジスタＭ３がオン状態となる。従って、抵抗分圧器ＤＩＶの分圧比がＲ４／（Ｒ３＋Ｒ４）に切り替わる。すなわち、入力信号ＶＭＯＮの比較対象が検出電圧ＶＤＥＴに引き上げられる。
【0057】
このように、入力信号ＶＭＯＮの比較対象となる検出電圧ＶＤＥＴには、ヒステリシスが付与されてもよい。
【0058】
＜第３実施形態＞
図８は、比較回路の第３実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図２）を基本としつつ、トランジスタＭ１及びＭ２と抵抗Ｒ１及びＲ２に代えて、トランジスタＭ１１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ１２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、トランジスタＭ１３及びＭ１４（例えばそれぞれＰＭＯＳＦＥＴ）と、抵抗Ｒ１１及びＲ１２と、を備える。
図８は、比較回路の第３実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図２）を基本としつつ、トランジスタＭ１及びＭ２と抵抗Ｒ１及びＲ２に代えて、トランジスタＭ１１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ１２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、トランジスタＭ１３及びＭ１４（例えばそれぞれＰＭＯＳＦＥＴ）と、抵抗Ｒ１１及びＲ１２と、を備える。
【0059】
なお、トランジスタＭ１１及びＭ１２それぞれのゲート・ソース間電圧Ｖｇｓ１１及びＶｇｓ１２は、互いに異なる温度特性を持つ。例えば、デプレッション型であるトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ１１は、正の温度特性を持つ。一方、エンハンスメント型であるトランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２は、負の温度特性を持つ。この点については、先出のトランジスタＭ１及びＭ２と同様である。
【0060】
また、抵抗Ｒ１１及びＲ１２は、同じ温度特性を持つ素子であってもよい。例えば、抵抗Ｒ１１及びＲ１２は、いずれも負の温度特性を持つポリシリコン抵抗であってもよい。また、例えば、抵抗Ｒ１１及びＲ１２は、いずれも正の温度特性を持つ拡散抵抗であってもよい。この点については、先出の抵抗Ｒ１及びＲ２と同様である。
【0061】
トランジスタＭ１１のドレインは、トランジスタＭ１３のドレイン（＝カレントミラーＣＭの入力端）に接続されている。トランジスタＭ１１のソース及びバックゲートは、抵抗Ｒ１１の第１端に接続されている。トランジスタＭ１１のゲート、及び、抵抗Ｒ１１の第２端は、いずれも接地端（＝基準電位端）に接続されている。
【0062】
トランジスタＭ１３及びＭ１４それぞれのソース及びバックゲートは、電源電圧ＶＣＣの印加端に接続されている。トランジスタＭ１３及びＭ１４それぞれのゲートは、トランジスタＭ１３のドレインに接続されている。トランジスタＭ１４のドレイン（＝カレントミラーＣＭの出力端）とトランジスタＭ１２のドレインは、いずれもノード信号ＶＢの印加端（＝トランジスタＭ０のゲート）に接続されている。トランジスタＭ１２のソース及びバックゲートは、抵抗Ｒ１２の第１端に接続されている。抵抗Ｒ１２の第２端は、接地端に接続されている。トランジスタＭ１２のゲートは、ノード信号ＶＡの印加端（＝抵抗Ｒ３及びＲ４相互間の接続ノード）に接続されている。
【0063】
このように接続されたトランジスタＭ１３及びＭ１４は、カレントミラーＣＭを形成する。カレントミラーＣＭは、トランジスタＭ１３のドレイン電流をトランジスタＭ１４のドレイン電流としてミラーする。
【0064】
入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも低いときには、トランジスタＭ０のゲートに印加されるノード信号ＶＢがカレントミラーＣＭを介してプルアップされる。従って、トランジスタＭ０がオフ状態となるので、ノード信号ＶＣが抵抗Ｒ０を介してプルダウンされる。その結果、出力信号ＯＵＴがローレベルとなる。なお、カレントミラーＣＭによるプルアップ経路のインピーダンスは、Ｖｇｓ１１／Ｒ１１で決定される。
【0065】
一方、入力信号ＶＭＯＮが上昇すると、トランジスタＭ１２のゲートに印加されるノード信号ＶＡも上昇する。従って、トランジスタＭ１２のインピーダンスが低下する。そして、入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも高くなると、トランジスタＭ１２のインピーダンスがカレントミラーＣＭによるプルアップ経路のインピーダンスを下回る。そのため、トランジスタＭ０のゲートに印加されるノード信号ＶＢが低下する。従って、トランジスタＭ０がオン状態となるので、ノード信号ＶＣがトランジスタＭ０を介してプルアップされる。その結果、出力信号ＯＵＴがハイレベルとなる。
【0066】
このように、抵抗Ｒ１１に流れる電流ＩをカレントミラーＣＭ経由で抵抗Ｒ１２に供給する回路形式であっても、先出の第１実施形態（図３）と同様の効果が享受され得る。
【0067】
ところで、入力信号ＶＭＯＮが検出電圧ＶＤＥＴよりも高くなると、抵抗Ｒ１２には、抵抗Ｒ１１に流れる電流Ｉ（＝Ｖｇｓ１１／Ｒ１１）と同値の電流Ｉが流れる。従って、抵抗Ｒ１２には、電流Ｉに応じた両端間電圧Ｖ（＝Ｖｇｓ１１×（Ｒ１２／Ｒ１１））が発生する。
【0068】
このとき、トランジスタＭ１２に印加されるノード信号ＶＡは、抵抗Ｒ１２の両端間電圧ＶにトランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２が足し合わされた電圧値（＝Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１））となる。
【0069】
従って、検出電圧ＶＤＥＴは、｛Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１）｝×（Ｒ１３＋Ｒ１４）／Ｒ１４で表される。そのため、トランジスタＭ１１及びＭ１２それぞれの素子サイズ、並びに、抵抗Ｒ１１及びＲ１２それぞれの抵抗値が適宜調整されることにより、検出電圧ＶＤＥＴの温度特性がフラットに近付けられる。また、検出電圧ＶＤＥＴの絶対値は、抵抗Ｒ１３及びＲ１４の抵抗比で調整され得る。
【0070】
なお、カレントミラーＣＭは、ＰＭＯＳＦＥＴに限らず、バイポーラ型のｐｎｐ型トランジスタによって形成されてもよい。
【0071】
【0072】
このように、抵抗Ｒ１１に流れる電流ＩをカレントミラーＣＭ経由で抵抗Ｒ１２に供給する回路形式を基本としつつ、先出の第２実施形態（図６）に倣い、入力信号ＶＭＯＮの比較対象となる検出電圧ＶＤＥＴにヒステリシスが付与されてもよい。
【0073】
＜第５実施形態＞
図１０は、比較回路の第５実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図３）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’（例えばＰ＋ゲートのデプレッション型ＮＭＯＳＦＥＴ）を備える。
図１０は、比較回路の第５実施形態を示す図である。本実施形態の比較回路１は、先出の第１実施形態（図３）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’（例えばＰ＋ゲートのデプレッション型ＮＭＯＳＦＥＴ）を備える。
【0074】
先出のトランジスタＭ１は、ｎ型不純物がゲートに注入された一般的なデプレッション型（Ｎ＋ゲート）である。なお、トランジスタＭ１のオン閾値電圧は、負電圧（－０．５Ｖ程度）となる。一方、トランジスタＭ２’は、ｐ型不純物がゲートに注入されたデプレッション型（Ｐ＋ゲート）である。なお、トランジスタＭ２’のオン閾値電圧は、正電圧（＋０．６Ｖ程度）に設計され得る。従って、トランジスタＭ２’は、エンハンスメント型のトランジスタＭ２を代替することができる。
【0075】
トランジスタＭ１及びＭ２’は、それぞれのデバイス構造（特にゲートよりも下層の部分）が共通となる。従って、本実施形態の比較回路１であれば、先出の第１実施形態（図３）と比べて、検出電圧ＶＤＥＴが製造ばらつきの影響を受け難くなる。
【0076】
【0077】
また、トランジスタＭ２及びＭ１２は、それぞれ、バイポーラ型のｎｐｎトランジスタに置換されてもよい。
【0078】
＜実施形態の組み合わせ＞
なお、上記した第１～第５実施形態の回路構成は、矛盾の無い範囲で任意に組み合わされてもよい。
なお、上記した第１～第５実施形態の回路構成は、矛盾の無い範囲で任意に組み合わされてもよい。
【0079】
＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べられる。
以下では、上記で説明した種々の実施形態について総括的に述べられる。
【0080】
例えば、本開示に係る比較回路は、デプレッション型の第１トランジスタと、制御電極に入力信号又はその分圧信号が印加されるように構成された第２トランジスタと、前記第１トランジスタのゲート・ソース間に接続されるように構成された第１抵抗と、前記第２トランジスタの第１主電極に接続されて前記第１抵抗に流れる電流と同値の電流が流れるように構成された第２抵抗とを備え、前記第２トランジスタの第２主電極に現れるノード信号又はこれに応じた信号を出力信号として出力する構成（第１の構成）とされている。
【0081】
上記第１の構成による比較回路において、前記第２トランジスタは、エンハンスメント型、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型、又は、バイポーラ型のトランジスタである構成（第２の構成）とされてもよい。
【0082】
上記第１又は第２の構成による比較回路において、前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ構成（第３の構成）とされてもよい。
【0083】
また、上記第１～第３いずれかの構成による比較回路は、前記入力信号を分圧して前記分圧信号を生成するように構成された抵抗分圧器をさらに備える構成（第４の構成）とされてもよい。
【0084】
上記第４の構成による比較回路において、前記抵抗分圧器は、前記出力信号の論理レベルに応じて分圧比を切り替える構成（第５の構成）とされてもよい。
【0085】
上記第１～第５いずれかの構成による比較回路は、前記ノード信号に応じて前記出力信号の論理レベルを切り替えるように構成された出力トランジスタをさらに備える構成（第６の構成）とされてもよい。
【0086】
上記第６の構成による比較回路において、前記第１トランジスタのドレインは、電源電位端に接続され、前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、前記第２抵抗の第２端は、基準電位端に接続され、前記第１トランジスタのゲートと、前記第１抵抗の第２端と、前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、前記出力トランジスタの第１主電極は、前記電源電位端に接続され、前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される構成（第７の構成）とされてもよい。
【0087】
また、上記第６の構成による比較回路において、前記第１トランジスタのドレインは、カレントミラーの入力端に接続され、前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、前記第１トランジスタのゲートと前記第１抵抗及び前記第２抵抗それぞれの第２端は、基準電位端に接続され、前記カレントミラーの出力端と前記第２トランジスタの第２主電極は、前記出力トランジスタの制御電極に接続され、前記出力トランジスタの第１主電極は、電源電位端に接続され、前記出力トランジスタの第２主電極は、直接的に又はインバータを介して前記出力信号の印加端に接続される構成（第８の構成）でもよい。
【0088】
上記第６～第８いずれかの構成による比較回路において、前記出力トランジスタは、Ｐチャネル型又はｐｎｐ型である構成（第９の構成）とされてもよい。
【0089】
上記第１～第９いずれかの構成による比較回路において、前記出力信号の論理レベルが切り替わる検出電圧は、温度の二次関数として表され、前記第１トランジスタ及び前記第２トランジスタは、前記二次関数における二次の係数が０となるようにそれぞれの素子サイズが調整され、前記第１抵抗及び前記第２抵抗は、前記二次関数における一次の係数が０となるようにそれぞれの抵抗値が調整される構成（第１０の構成）とされてもよい。
【0090】
本開示によれば、例えば、小規模で検出精度の高い比較回路が提供され得る。
【0091】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0092】
１ 比較回路
１００ 比較回路
１１０ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
１２０ 基準電圧生成回路
１３０ 分圧電圧生成回路
１３１、１３２ 抵抗
１４０ コンパレータ
１５０ 抵抗
ＣＭ カレントミラー
ＤＩＶ 抵抗分圧器
ＩＮＶ インバータ
Ｍ０ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ２’ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ、Ｐ＋ゲート）
Ｍ３ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ１２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ 抵抗
１００ 比較回路
１１０ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
１２０ 基準電圧生成回路
１３０ 分圧電圧生成回路
１３１、１３２ 抵抗
１４０ コンパレータ
１５０ 抵抗
ＣＭ カレントミラー
ＤＩＶ 抵抗分圧器
ＩＮＶ インバータ
Ｍ０ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ２’ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ、Ｐ＋ゲート）
Ｍ３ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ１２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】