特開 2025-50244 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025050244

(43)【公開日】2025-04-04

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03K 3/354 20060101AFI20250327BHJP

   H03K 3/03 20060101ALI20250327BHJP

【ＦＩ】

H03K3/354 B

H03K3/03

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023158937

(22)【出願日】2023-09-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】宮尾 和樹

(72)【発明者】

【氏名】神橋 知治

(72)【発明者】

【氏名】吉野 浩

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300AA23

5J300LL01

(57)【要約】

【課題】Ｄｕｔｙ比が略５０％となる矩形波交流信号を生成できる発振回路を提供する。
【解決手段】実施形態に係る発振回路は、リングオシレータと、リングオシレータの出力端に接続されたゲート端及び第１ノードに接続されたドレイン端を有する第１トランジスタと、第１ノードに接続されたドレイン端及びゲート端を有する第２トランジスタと、第１ノードに接続されたゲート端及び第２ノードに接続されたドレイン端を有する第３トランジスタと、第１ノードに接続されたゲート端及び第３ノードに接続されたドレイン端を有する第４トランジスタと、第２ノードに接続されたドレイン端及び第３ノードに接続されたソース端を有する第５トランジスタと、第２ノードに接続された入力端を有するバッファと、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

リングオシレータと、
前記リングオシレータの出力端に接続されたゲート端及び第１ノードに接続されたドレイン端を有する第１トランジスタと、
前記第１ノードに接続されたドレイン端及びゲート端を有する第２トランジスタと、
前記第１ノードに接続されたゲート端及び第２ノードに接続されたドレイン端を有する第３トランジスタと、
前記第１ノードに接続されたゲート端及び第３ノードに接続されたドレイン端を有する第４トランジスタと、
前記第２ノードに接続されたドレイン端及び前記第３ノードに接続されたソース端を有する第５トランジスタと、
前記第２ノードに接続された入力端を有するバッファと、
を備えた、発振回路。

【請求項2】

前記第３ノードに接続されたドレイン端を有する第６トランジスタを更に備えた、
請求項１記載の発振回路。

【請求項3】

第４ノードに接続されたドレイン端及びゲート端を有する第７トランジスタと、
前記第４ノードに接続された第１端を有する電流源と、
を更に備え、
前記第５トランジスタのゲート端及び前記第６トランジスタのゲート端は、前記第４ノードに接続される、
請求項２記載の発振回路。

【請求項4】

前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、第１導電型を有し、
前記第５トランジスタ、前記第６トランジスタ、及び前記第７トランジスタは、第１導電型とは異なる第２導電型を有する、
請求項３記載の発振回路。

【請求項5】

前記リングオシレータは、
第１インバータ、第２インバータ、及び第３インバータと、
第１キャパシタ及び第２キャパシタと、
を含み、
前記第１インバータは、第５ノードに接続された入力端及び第６ノードに接続された出力端を有し、
前記第２インバータは、前記第６ノードに接続された入力端及び第７ノードに接続された出力端を有し、
前記第３インバータは、前記第７ノードに接続された入力端及び前記第５ノードに接続された出力端を有し、
前記第１キャパシタは、前記第６ノードに接続された第１端及び接地された第２端を有し、
前記第２キャパシタは、前記第７ノードに接続された第１端及び接地された第２端を有し、
前記第１トランジスタは、前記第５ノードに接続されたゲート端を有する、
請求項１記載の発振回路。

【請求項6】

前記第１キャパシタは、前記第６ノードに接続されたゲート端と、接地されたドレイン端及びソース端と、を有する第８トランジスタを含み、
前記第２キャパシタは、前記第６ノードに接続されたゲート端と、接地されたドレイン端及びソース端と、を有する第９トランジスタを含む、
請求項５記載の発振回路。

【請求項7】

前記第８トランジスタのゲート・ソース間容量、及び前記第９トランジスタのゲート・ソース間容量の各々は、前記第１トランジスタのゲート・ソース間容量と略等しく、
前記第８トランジスタのゲート・ドレイン間容量、及び前記第９トランジスタのゲート・ドレイン間容量の各々は、前記第１トランジスタのゲート・ドレイン間容量と略等しい、
請求項６記載の発振回路。

【請求項8】

前記第２インバータは、奇数個のインバータを含む、
請求項５記載の発振回路。

【請求項9】

リングオシレータと、
前記リングオシレータの出力端に接続された入力端と、第１出力端と、第２出力端と、を有するカレントミラー回路と、
前記カレントミラー回路の前記第１出力端に流れる第１電流に基づくソース電流、及び前記カレントミラー回路の前記第２出力端に流れる第２電流に基づくシンク電流が入力される入力端を有するバッファと、
を備え、
前記ソース電流の大きさと、前記シンク電流の大きさとは、略等しい、
発振回路。

【請求項10】

前記カレントミラー回路の前記第１出力端は、
直列接続された２個のトランジスタの間に接続される、
請求項９記載の発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、発振回路に関する。

【背景技術】

【0002】

チャージポンプ回路の駆動用の発振器として、リングオシレータを用いた発振回路が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－６１４６２

【特許文献2】特開平１１－１５０４６７

【特許文献3】特開２００１－２９２０５６

【発明の概要】

【発明が解決しようとする課題】

【0004】

Ｄｕｔｙ比が略５０％となる矩形波交流信号を生成できる発振回路を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る発振回路は、リングオシレータと、リングオシレータの出力端に接続されたゲート端及び第１ノードに接続されたドレイン端を有する第１トランジスタと、第１ノードに接続されたドレイン端及びゲート端を有する第２トランジスタと、第１ノードに接続されたゲート端及び第２ノードに接続されたドレイン端を有する第３トランジスタと、第１ノードに接続されたゲート端及び第３ノードに接続されたドレイン端を有する第４トランジスタと、第２ノードに接続されたドレイン端及び第３ノードに接続されたソース端を有する第５トランジスタと、第２ノードに接続された入力端を有するバッファと、を備える。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態に係る発振回路を用いた半導体装置の構成の一例を示すブロック図。

【図2】図２は、実施形態に係る発振回路の構成の一例を示す回路図。

【図3】図３は、実施形態に係る発振回路の動作時において、各ノードに印加される電圧及び各トランジスタを流れる電流の時間変動の一例を示す波形図。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同じ文字を含んだ参照符号で表される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

【0008】

以下の説明において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が常時あるいは選択的に導電性となる中間要素を介して間接的に、又は中間要素を介することなく直接的に第２要素に接続されていることを含む。

【0009】

１． 構成
１．１ 全体構成
まず、実施形態に係る発振回路を用いた半導体装置の構成について、図１を用いて説明する。図１は、実施形態に係る発振回路を用いた半導体装置の構成の一例を示すブロック図である。

【0010】

図１に示すように、半導体装置１００は、発振回路１及びチャージポンプ回路２を含む。発振回路１は、矩形波交流信号Ｆｒをチャージポンプ回路２に出力する。チャージポンプ回路２は、入力された矩形波交流信号Ｆｒをクロック信号として動作する。チャージポンプ回路２は、入力電圧を所定の電圧まで昇圧した昇圧信号Ｖｏｕｔを、半導体装置１００の外部に出力する。半導体装置１００は、例えば、モーターコントロールドライバ（ＭＣＤ：Motor Control Driver）に用いられる。

【0011】

１．２ 発振回路の構成
次に、実施形態に係る発振回路の構成について、図２を用いて説明する。図２は、実施形態に係る発振回路の構成の一例を示す回路図である。

【0012】

発振回路１は、トランジスタ１１、３１、３２、３３、６１、６２、６３、及び６４、電流源１２、抵抗１３、キャパシタ１４、トランジスタ群２０、インバータ群４０、キャパシタ群５０、並びにバッファ７０を含む。発振回路１は、インバータの遅延を利用して交流信号を生成し、出力する。

【0013】

トランジスタ１１、３１、３２、３３、６１、６２、６３、及び６４は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む。トランジスタ１１、３１、３２、及び３３は、例えば、Ｐ型ＭＯＳＦＥＴを含む。トランジスタ６１、６２、６３、及び６４は、例えば、Ｎ型ＭＯＳＦＥＴを含む。

【0014】

トランジスタ１１は、ノードＮ１に接続されるドレイン端及びゲート端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、を有する。電圧ＶＣＣは、発振回路１を駆動する電源電圧である。

【0015】

電流源１２は、ノードＮ１に接続される入力端と、電圧ＧＮＤを供給される出力端と、を有する。電圧ＧＮＤは接地電圧であり、例えば、０Ｖである。

【0016】

抵抗１３は、ノードＮ１に接続される第１端と、ノードＮ２に接続される第２端と、を有する。

【0017】

キャパシタ１４は、電圧ＶＣＣを供給される第１端と、ノードＮ２に接続される第２端と、を有する。

【0018】

抵抗１３及びキャパシタ１４は、併せてローパスフィルタとして機能する。すなわち、ある一定の周波数以上の信号を逓減させる。抵抗１３及びキャパシタ１４は、電流源に由来する高周波の雑音が、インバータ群４０に重畳するのを抑制する。

【0019】

トランジスタ群２０は、インバータ群４０の各インバータに対して、それぞれ電流を供給する。トランジスタ群２０は、ｎ個のトランジスタを含む。ｎは、３以上の奇数である。図２では、ｎ＝５の場合を示している。以下、ｎ＝５の場合について説明する。

【0020】

トランジスタ群２０は、トランジスタ２１、２２、２３、２４、及び２５を含む。トランジスタ２１、２２、２３、２４、及び２５は、例えば、Ｐ型ＭＯＳＦＥＴを含む。

【0021】

トランジスタ２１は、ノードＮ１１に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0022】

トランジスタ２２は、ノードＮ１２に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0023】

トランジスタ２３は、ノードＮ１３に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0024】

トランジスタ２４は、ノードＮ１４に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0025】

トランジスタ２５は、ノードＮ１５に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0026】

トランジスタ３１は、ノードＮ３に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ２に接続されたゲート端と、を有する。

【0027】

トランジスタ３２は、ノードＮ４に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端と、ノードＮ２に接続されたゲート端と、を有する。

【0028】

トランジスタ３３は、ノードＮ５に接続されたドレイン端と、ノードＮ４に接続されたソース端と、ノードＮ２に接続されたゲート端と、電圧ＶＣＣを供給されるバックゲート端と、を有する。

【0029】

トランジスタ１１、２１、２２、２３、２４、２５、３１、３２、及び３３は、カレントミラーＣＭＣ１を構成する。カレントミラーＣＭＣ１は、トランジスタ１１に流れる電流をミラーし、トランジスタ２１、２２、２３、２４、２５、３１、３２、及び３３に流れる電流を決定する。

【0030】

インバータ群４０は、トランジスタ群２０に含まれるトランジスタの個数ｎと同数のインバータを含む。図２に示す例では、５個のインバータを含む。以下、この場合について説明する。

【0031】

インバータ群４０は、インバータ４１、４２、４３、４４、４５を含む。インバータ４１、４２、４３、４４、４５の各出力は、別のインバータに入力されており、この順にリング状に接続されている。以下、ある特定のインバータに対して、信号の入力元となるインバータを“前段”のインバータ、信号の出力先となるインバータを“後段”のインバータと呼ぶ。

【0032】

インバータ４１は、例えば、トランジスタ４１ａ及び４１ｂを含む。トランジスタ４１ａ及び４１ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ４１ａは、ノードＮ１１に接続されたドレイン端及びゲート端と、ノードＮ１２に接続されたソース端と、電圧ＧＮＤを供給されるバックゲート端と、を含む。トランジスタ４１ｂは、ノードＮ１２に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ１１に接続されたゲート端と、を含む。

【0033】

インバータ４２は、例えば、トランジスタ４２ａ及び４２ｂを含む。トランジスタ４２ａ及び４２ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ４２ａは、ノードＮ１２に接続されたドレイン端及びゲート端と、ノードＮ１３に接続されたソース端と、電圧ＧＮＤを供給されるバックゲート端と、を含む。トランジスタ４２ｂは、ノードＮ１３に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ１２に接続されたゲート端と、を含む。

【0034】

インバータ４３は、例えば、トランジスタ４３ａ及び４３ｂを含む。トランジスタ４３ａ及び４３ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ４３ａは、ノードＮ１３に接続されたドレイン端及びゲート端と、ノードＮ１４に接続されたソース端と、電圧ＧＮＤを供給されるバックゲート端と、を含む。トランジスタ４３ｂは、ノードＮ１４に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ１３に接続されたゲート端と、を含む。

【0035】

インバータ４４は、例えば、トランジスタ４４ａ及び４４ｂを含む。トランジスタ４４ａ及び４４ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ４４ａは、ノードＮ１４に接続されたドレイン端及びゲート端と、ノードＮ１５に接続されたソース端と、電圧ＧＮＤを供給されるバックゲート端と、を含む。トランジスタ４４ｂは、ノードＮ１５に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ１４に接続されたゲート端と、を含む。

【0036】

インバータ４５は、例えば、トランジスタ４５ａ及び４５ｂを含む。トランジスタ４５ａ及び４５ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ４５ａは、ノードＮ１５に接続されたドレイン端及びゲート端と、ノードＮ１１に接続されたソース端と、電圧ＧＮＤを供給されるバックゲート端と、を含む。トランジスタ４５ｂは、ノードＮ１１に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ１５に接続されたゲート端と、を含む。

【0037】

インバータ群４０に含まれるトランジスタのうち、トランジスタ４１ａ、４２ａ、４３ａ、４４ａ、及び４５ａは、プルアップ抵抗として機能する。トランジスタ４１ｂ、４２ｂ、４３ｂ、４４ｂ、及び４５ｂは、当該インバータの出力を決定するスイッチとして機能する。

【0038】

インバータ４１、４２、４３、４４、及び４５の各々は、前段のインバータから入力された信号を反転して、後段のインバータに出力する。すなわち、前段のインバータから“Ｈ”（High）レベルの電圧が入力された際、後段のインバータへ“Ｌ”（Low）レベルの電圧を出力する。前段のインバータから“Ｌ”レベルの電圧が入力された際、後段のインバータへ“Ｈ”レベルの電圧を出力する。

【0039】

キャパシタ群５０は、トランジスタ群２０に含まれるトランジスタの個数ｎよりも１つ少ない数のトランジスタを含む。図２に示す例では、４個のトランジスタを含む。以下、この場合について説明する。

【0040】

キャパシタ群５０は、例えば、トランジスタ５１、５２、５３、及び５４を含む。トランジスタ５１、５２、５３、及び５４は、例えば、ＭＯＳＦＥＴを含む。

【0041】

トランジスタ５１は、ドレイン端とソース端とが短絡しているレプリカトランジスタである。トランジスタ５１は、電圧ＧＮＤを供給されるドレイン端、ソース端、及びバックゲート端と、ノードＮ１２に接続されたゲート端と、を有する。トランジスタ５１は、ゲート端とドレイン端、及びゲート端とソース端との間に容量を有するキャパシタとして機能する。トランジスタ５１のゲート・ドレイン間容量は、後述するトランジスタ６１のゲート・ドレイン間容量と略等しい。トランジスタ５１のゲート・ソース間容量は、後述するトランジスタ６１のゲート・ソース間容量と略等しい。

【0042】

トランジスタ５２は、ドレイン端とソース端とが短絡しているレプリカトランジスタである。トランジスタ５２は、電圧ＧＮＤを供給されるドレイン端、ソース端、及びバックゲート端と、ノードＮ１３に接続されたゲート端と、を有する。トランジスタ５２は、ゲート端とドレイン端、及びゲート端とソース端との間に容量を有するキャパシタとして機能する。トランジスタ５２のゲート・ドレイン間容量は、後述するトランジスタ６１のゲート・ドレイン間容量と略等しい。トランジスタ５２のゲート・ソース間容量は、後述するトランジスタ６１のゲート・ソース間容量と略等しい。

【0043】

トランジスタ５３は、ドレイン端とソース端とが短絡しているレプリカトランジスタである。トランジスタ５３は、電圧ＧＮＤを供給されるドレイン端、ソース端、及びバックゲート端と、ノードＮ１４に接続されたゲート端と、を有する。トランジスタ５３は、ゲート端とドレイン端、及びゲート端とソース端との間に容量を有するキャパシタとして機能する。トランジスタ５３のゲート・ドレイン間容量は、後述するトランジスタ６１のゲート・ドレイン間容量と略等しい。トランジスタ５３のゲート・ソース間容量は、後述するトランジスタ６１のゲート・ソース間容量と略等しい。

【0044】

トランジスタ５４は、ドレイン端とソース端とが短絡しているレプリカトランジスタである。トランジスタ５４は、電圧ＧＮＤを供給されるドレイン端、ソース端、及びバックゲート端と、ノードＮ１５に接続されたゲート端と、を有する。トランジスタ５４は、ゲート端とドレイン端、及びゲート端とソース端との間に容量を有するキャパシタとして機能する。トランジスタ５４のゲート・ドレイン間容量は、後述するトランジスタ６１のゲート・ドレイン間容量と略等しい。トランジスタ５４のゲート・ソース間容量は、後述するトランジスタ６１のゲート・ソース間容量と略等しい。

【0045】

インバータ群４０及びキャパシタ群５０は、併せてリングオシレータＲＯとして機能する。リングオシレータＲＯは振幅電圧としてＶ０を有するクロック信号を出力する。電圧Ｖ０は、電圧ＶＣＣから、リングオシレータＲＯ内部の負荷容量による電圧低下分を差し引いた電圧である。

【0046】

トランジスタ６１は、ノードＮ３に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端と、ノードＮ１１に接続されたゲート端と、を有する。トランジスタ６１の閾値電圧は、０＜α＜１を満たす定数αと、リングオシレータＲＯの振幅電圧Ｖ０を用いて、α×Ｖ０と表される。例えば、α＝０．８である。

【0047】

トランジスタ６２は、ノードＮ３に接続されたドレイン端及びゲート端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、を有する。

【0048】

トランジスタ６３は、ノードＮ４に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ３に接続されたゲート端と、を有する。

【0049】

トランジスタ６４は、ノードＮ５に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ３に接続されたゲート端と、を有する。

【0050】

トランジスタ６２、６３、及び６４は、カレントミラーＣＭＣ２を構成する。カレントミラーＣＭＳ２は、トランジスタ６２に流れる電流をミラーし、トランジスタ６３及び６４に流れる電流を決定する。

【0051】

バッファ７０は、ノードＮ５に接続された入力端と、ノードＮ７に接続された出力端と、を有する。バッファ７０は、入力される交流信号（例えば、台形波）を整形し、矩形波交流信号Ｆｒをチャージポンプ回路２に出力する。

【0052】

バッファ７０は、例えば、インバータ７１及び７２を含む。インバータ７１及び７２の各々は、入力された信号を反転して出力する。すなわち、インバータ７１及び７２の各々は、“Ｈ”レベルの電圧が入力された際、“Ｌ”レベルの電圧を出力する。“Ｌ”レベルの電圧が入力された際、“Ｈ”レベルの電圧を出力する。

【0053】

インバータ７１は、例えば、トランジスタ７１ａ及び７１ｂを含む。トランジスタ７１ａは、例えば、Ｐ型ＭＯＳＦＥＴを含む。トランジスタ７１ａは、ノードＮ６に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ５に接続されたゲート端と、を含む。トランジスタ７１ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ７１ｂは、ノードＮ６に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端及びバックゲート端と、ノードＮ５に接続されたゲート端と、を含む。

【0054】

インバータ７２は、例えば、トランジスタ７２ａ及び７２ｂを含む。トランジスタ７２ａは、例えば、Ｐ型ＭＯＳＦＥＴを含む。トランジスタ７２ａは、ノードＮ７に接続されたドレイン端と、電圧ＶＣＣを供給されるソース端及びバックゲート端と、ノードＮ６に接続されたゲート端と、を含む。トランジスタ７２ｂは、例えば、Ｎ型ＭＯＳＦＥＴを含む。トランジスタ７２ｂは、ノードＮ７に接続されたドレイン端と、電圧ＧＮＤを供給されるソース端と、ノードＮ６に接続されたゲート端及びバックゲート端と、を含む。

【0055】

バッファ７０は、電源電圧ＶＣＣの半分の高さである、電圧ＶＣＣ／２を閾値電圧とする。すなわち、ノードＮ５の電圧がＶＣＣ／２よりも高い場合、バッファ７０はＶＣＣを出力し、ノードＮ５の電圧がＶＣＣ／２よりも低い場合、バッファ７０はＧＮＤを出力する。

【0056】

２．動作
実施形態に係る発振回路の動作について、図３を用いて説明する。図３は、実施形態に係る発振回路の動作時において、各ノードに印加される電圧及び各トランジスタを流れる電流の時間変動の一例を示す波形図である。図３の部分（ａ）は、リングオシレータＲＯの出力信号である、ノードＮ１１に印加される電圧の時間変動を示す。図３の部分（ｂ）は、ノードＮ３に印加される電圧の時間変動を示す。図３の部分（ｃ）は、ノードＮ４に印加される電圧の時間変動を示す。図３の部分（ｄ）は、ノードＮ６に印加される電圧の時間変動を示す。図３の部分（ｅ）は、ノードＮ７に印加される電圧の時間変動を示す。図３の部分（ｆ）は、トランジスタ３３を流れるドレイン電流の時間変動を示す。図３の部分（ｇ）は、トランジスタ６４を流れるドレイン電流の時間変動を示す。

【0057】

インバータ群４０に電流が流れると、各インバータが、“Ｈ”レベルの電圧と“Ｌ”レベルの電圧とを、一定周期Ｔで交互に出力する。すなわち、リングオシレータＲＯは、クロック出力を生成する。リングオシレータＲＯの出力端であるノードＮ１１に印加される電圧は、図３の部分（ａ）に示されるように変動する。

【0058】

図３の部分（ａ）に示されるように、ノードＮ１１に印加される電圧の波形は、電圧の立上り時と電圧立下り時とで、非対称な形状を示す。具体的には、立上り時には、緩やかに電圧が上昇するが、立下り時には、速やかに電圧が低下する。これは、立上り時には、インバータ群４０の各段において、キャパシタ群５０及びトランジスタ６１の寄生容量の充電が行われ、電圧の上昇が遅くなるためである。

【0059】

図３の部分（ａ）に示すように、同一の発振サイクルにおいて、ノードＮ１１に印加される電圧がα×Ｖ０まで上昇する時刻をｔ１とする。また、ノードＮ１１に印加される電圧がＧＮＤまで低下する時刻をｔ３とする。

【0060】

時刻ｔ１以前の期間において、図３の部分（ｂ）、（ｃ）、及び（ｄ）に示されるように、ノードＮ３には電圧ＶＣＣが印加され、ノードＮ４には電圧Ｖ１が印加され、ノードＮ５にはＧＮＤが印加される。なおこの時、トランジスタ３２は、ドレイン・ソース間の電位差が大きいため、ピンチオフ状態になっており、電圧Ｖ１とは、電源電圧ＶＣＣから、トランジスタ３２のピンチオフ電圧分（例えば、０．４Ｖ）低下した電圧である。

【0061】

時刻ｔ１において、図３の部分（ｂ）に示されるように、ノードＮ３の電圧がＧＮＤまで速やかに低下する。この時、トランジスタ３２のピンチオフ状態は解消され、図３の部分（ｃ）で示されるように、ノードＮ４の電圧はＶＣＣまで速やかに上昇する。その結果、時刻ｔ１において、ノードＮ５の電圧はＧＮＤであり、トランジスタ３３のドレイン・ソース間に電位差ＶＣＣが生じるため、図３の部分（ｆ）で示されるように、トランジスタ３３には大きさＩＣＣでドレイン電流が流れる。トランジスタ３３のドレイン電流は、バッファ７０の入力端に対するソース電流となり、図３の部分（ｄ）に示されるように、ノードＮ５の電圧は、時刻ｔ１から徐々に上昇する。

【0062】

同一の発振サイクルにおいて、時刻ｔ１の後、初めてノードＮ５の電圧がＶＣＣまで上昇した時刻をｔ２とする。時刻ｔ２において、トランジスタ３３のドレイン・ソース間の電位差が無くなるため、図３の部分（ｆ）で示されるように、トランジスタ３３を流れるドレイン電流はストップする。

【0063】

時刻ｔ２から時刻ｔ３までの期間において、図３の部分（ｂ）、（ｃ）、及び（ｄ）に示されるように、ノードＮ３にはＧＮＤが印加され、ノードＮ４及びノードＮ５には電圧ＶＣＣが印加される。

【0064】

時刻ｔ３において、トランジスタ６１のドレイン端とソース端とが絶縁されるため、図３の部分（ｂ）に示されるように、ノードＮ３の電圧が徐々に上昇を始める。トランジスタ６２、６３、及び６４は、カレントミラーＣＭＣ２を形成しているため、ノードＮ３の電圧変動に応じた電流が各トランジスタに流れる。その結果、図３の部分（ｃ）に示されるように、ノードＮ４の電圧は、徐々に低下する。また、時刻ｔ３において、ノードＮ５の電圧はＶＣＣであり、トランジスタ６４のドレイン・ソース間に電位差ＶＣＣが生じるため、図３の部分（ｆ）に示されるように、トランジスタ６４に大きさＩＣＣでドレイン電流が流れる。トランジスタ６４のドレイン電流は、バッファ７０の入力端に対するシンク電流となり、図３の部分（ｄ）に示されるようにノードＮ５の電圧は、時刻ｔ３から徐々に低下する。

【0065】

同一の発振サイクルにおいて、時刻ｔ３の後、初めてノードＮ５の電圧がＧＮＤまで低下した時刻をｔ４とする。時刻ｔ４において、トランジスタ６４のドレイン・ソース間の電位差が無くなるため、図３の部分（ｆ）で示されるように、トランジスタ６４を流れるドレイン電流はストップする。なお、図３の部分（ｂ）に示されるように、時刻ｔ４の前後でノードＮ３の電圧は、ＶＣＣまで上昇する。また、図３の部分（ｃ）に示されるように、時刻ｔ４より前に、ノードＮ４の電圧はＶ１まで低下し、以降は電圧Ｖ１を維持する。以上で、各ノードの電位状態は、ノードＮ１１の電圧が上昇を始める前の状況にリセットされる。

【0066】

時刻ｔ１からｔ２にかけて、トランジスタ３３に流れるドレイン電流の大きさＩＣＣ及びドレイン・ソース間の電位差と、時刻ｔ３からｔ４にかけて、トランジスタ６４に流れるドレイン電流の大きさＩＣＣ及びドレイン・ソース間の電位差は、等しい。ゆえに、時刻ｔ１からｔ２までの期間の長さと、時刻ｔ３からｔ４までの期間の長さは等しくなる。したがって、図３の部分（ｄ）に示すノードＮ５における、時刻ｔ１からｔ２にかけての電圧上昇時のスルーレートと、時刻ｔ３からｔ４にかけての電圧低下時のスルーレートとが、揃う。

【0067】

図３の部分（ｄ）に示されるノードＮ５の電圧変動をバッファ７０に入力すると、図３の部分（ｅ）に示される矩形波信号が出力される。出力された矩形波信号の周期Ｔ´は、インバータ群４０の出力周期Ｔと略等しい。また、図３の部分（ｅ）に示される、出力電圧がＶＣＣである期間長（Ａ）と出力電圧がＧＮＤである期間長（Ｂ）とは、略等しい。

【0068】

３． 効果
本実施形態に係る構成であれば、分周器等を用いることなく、Ｄｕｔｙ比が略５０％となる矩形波交流信号を生成することが可能な発振回路を提供できる。本効果について、詳述する。

【0069】

本実施形態に係る構成は、クロック出力にカレントミラー回路を接続し、カレントミラー回路の出力をノードＮ５の上流と下流で受けている。この構成により、ノードＮ５の上流に接続されたトランジスタ３３を流れるソース電流と、ノードＮ５の下流に接続されたトランジスタ６４を流れるシンク電流が同じ大きさになるため、出力されたクロック信号における、電圧上昇時のスルーレートと、電圧低下時のスルーレートが略等しくなる。したがって、このクロック信号を整形し得られた矩形波交流信号Ｆｒは、Ｄｕｔｙ比が略５０％に揃えられる。このことにより、例えばチャージポンプのような、システムの挙動が入力されるクロック信号のＤｕｔｙ比に依存するシステムの特性を満たすことができる。また、分周器等を追加することなくクロック信号のＤｕｔｙ比を略５０％に揃えることができるため、消費電力の増加や、チップ面積の増大を抑制できる。

【0070】

更に、本実施形態に係る構成であれば、ノードＮ５の上流に接続されるカレントミラーの出力端を、２段積みのトランジスタ３２及び３３の中間部に接続することで、ノードＮ５の電圧低下時に、電圧がＧＮＤまで低下するように制御している。このことにより、ノードＮ５の電圧がＧＮＤまで低下しきらないことに伴う、Ｄｕｔｙ比が略５０％に揃わなくなる現象を抑制する。

【0071】

また、分周器を用いずにＤｕｔｙ比を５０％に揃える構成においては、リングオシレータから出力されるクロック信号のＤｕｔｙ比が５０％であることが求められる。本実施形態に係る構成では、インバータ群の出力端に接続されたトランジスタ６１のゲート・ドレイン間容量及びゲート・ソース間容量と同じ容量を有するトランジスタ５１、５２、５３及び５４を、インバータ群４０の各段にレプリカとして接続する。この構成により、インバータ群４０の各段において負荷容量が揃うため、リングオシレータＲＯから出力される信号のＤｕｔｙ比を略５０％に補正できる。

【0072】

４． 変形例
以上で説明された実施形態に係る発振回路１は、種々の変形が可能である。以下に、変形例を示す。

【0073】

発振回路１におけるインバータ４１、４２、４３、４４、４５、７１、及び７２の構成は、本実施形態に記載されたものに限らない。例えば、インバータ４１、４２、４３、４４、及び４５が、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴから構成されていても良い。

【0074】

５． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0075】

１…発振回路
２…チャージポンプ回路
１１、２１、２２、２３、２４、２５、３１、３２、３３、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、５１、５２、５３、５４、６１、６２、６３、６４、７１ａ、７１ｂ、７２ａ、７２ｂ…トランジスタ
１２…電流源
１３…抵抗
１４…キャパシタ
２０…トランジスタ群
４０…インバータ群
４１、４２、４３、４４、４５、７１、７２…インバータ
５０…キャパシタ群
７０…バッファ
１００…半導体装置
ＲＯ…リングオシレータ

【図1】

【図2】

【図3】