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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025005585
(43)【公開日】2025-01-17
(54)【発明の名称】半導体装置、半導体装置の制御方法、及び、制御プログラム
(51)【国際特許分類】
H03M 1/12 20060101AFI20250109BHJP
H03M 1/46 20060101ALI20250109BHJP
H03M 1/10 20060101ALI20250109BHJP
【ＦＩ】
H03M1/12 C
H03M1/46
H03M1/10 A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023105804
(22)【出願日】2023-06-28
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】松井 徹郎
(72)【発明者】
【氏名】丹後田 敦
(72)【発明者】
【氏名】仙頭 圭策
(72)【発明者】
【氏名】藤原 正樹
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AA14
5J022AB04
5J022BA02
(57)【要約】
【課題】干渉ノイズの伝搬を抑制しつつ、精度良く動作することが可能な半導体装置、半導体装置の制御方法、及び、制御プログラムを提供すること。
【解決手段】本開示にかかる半導体装置は、逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、を備える。
【選択図】図１
【解決手段】本開示にかかる半導体装置は、逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置。
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置。
【請求項2】
前記第１制御回路は、前記第１ＡＤコンバータが前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行する場合、前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御し、前記第１ＡＤコンバータが前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、第１の冗長の比較動作を実行する場合、前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１ＡＤコンバータは、前記第１の冗長の比較動作を、前記第１所定範囲の上位ビットのうち最下位ビットの値を決めるための比較動作と同等以上の分解能で実行するように構成されている、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記第１ＡＤコンバータは、
複数の第１容量素子及び複数の第１スイッチを有する第１ＤＡコンバータと、
第１コンパレータと、
第１逐次比較レジスタ回路と、
を有し、
前記第１ＤＡコンバータにおいて、前記第１入力信号の電位と、前記参照電圧と、に基づいて前記複数の第１容量素子に蓄積された電荷を、前記複数の第１スイッチにより前記複数の第１容量素子の接続を切り替えて再分配しながら、前記第１コンパレータ及び前記第１逐次比較レジスタ回路を用いて、前記第１入力信号の電位と、前記第１ＤＡコンバータの出力と、の逐次比較を行うように構成されている、
請求項１に記載の半導体装置。
複数の第１容量素子及び複数の第１スイッチを有する第１ＤＡコンバータと、
第１コンパレータと、
第１逐次比較レジスタ回路と、
を有し、
前記第１ＤＡコンバータにおいて、前記第１入力信号の電位と、前記参照電圧と、に基づいて前記複数の第１容量素子に蓄積された電荷を、前記複数の第１スイッチにより前記複数の第１容量素子の接続を切り替えて再分配しながら、前記第１コンパレータ及び前記第１逐次比較レジスタ回路を用いて、前記第１入力信号の電位と、前記第１ＤＡコンバータの出力と、の逐次比較を行うように構成されている、
請求項１に記載の半導体装置。
【請求項5】
前記第１可変インピーダンス回路は、抵抗値を変更可能に構成された第１可変抵抗回路である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
前記第１ＡＤコンバータは、電源電圧によって駆動され、
前記第１可変インピーダンス回路は、前記第１ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される第２ピン、の何れかを選択して、前記第１ＡＤコンバータに前記参照電圧として供給する、第１選択回路である、
請求項１に記載の半導体装置。
前記第１可変インピーダンス回路は、前記第１ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される第２ピン、の何れかを選択して、前記第１ＡＤコンバータに前記参照電圧として供給する、第１選択回路である、
請求項１に記載の半導体装置。
【請求項7】
前記第１可変インピーダンス回路は、複数の寄生インダクタの形成経路の何れかを選択可能に構成されている、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
逐次比較動作において冗長の比較動作を含み、前記参照電圧を用いてアナログの差動の第２入力信号をデジタルの第２出力信号に変換して出力する、電荷再分配式の逐次比較型の第２ＡＤコンバータと、
外部から前記参照電圧が供給される前記第１ピンと、前記第２ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第２可変インピーダンス回路と、
前記第２ＡＤコンバータの動作状況に応じて、前記第２可変インピーダンス回路のインピーダンスを制御する第２制御回路と、
をさらに備えた、
請求項１に記載の半導体装置。
外部から前記参照電圧が供給される前記第１ピンと、前記第２ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第２可変インピーダンス回路と、
前記第２ＡＤコンバータの動作状況に応じて、前記第２可変インピーダンス回路のインピーダンスを制御する第２制御回路と、
をさらに備えた、
請求項１に記載の半導体装置。
【請求項9】
前記第１制御回路は、前記第１ＡＤコンバータが前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行する場合、前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御し、前記第１ＡＤコンバータが前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、第１の冗長の比較動作を実行する場合、前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御し、
前記第２制御回路は、前記第２ＡＤコンバータが前記第２出力信号を表す複数のビットのうち第２所定範囲の上位ビットの値を決めるための比較動作を実行する場合、前記第２可変インピーダンス回路のインピーダンスを第３インピーダンスに制御し、前記第２ＡＤコンバータが前記第２出力信号を表す複数のビットのうち前記第２所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、第２の冗長の比較動作を実行する場合、前記第２可変インピーダンス回路のインピーダンスを前記第３インピーダンスよりも低い第４インピーダンスに制御する、
請求項８に記載の半導体装置。
前記第２制御回路は、前記第２ＡＤコンバータが前記第２出力信号を表す複数のビットのうち第２所定範囲の上位ビットの値を決めるための比較動作を実行する場合、前記第２可変インピーダンス回路のインピーダンスを第３インピーダンスに制御し、前記第２ＡＤコンバータが前記第２出力信号を表す複数のビットのうち前記第２所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、第２の冗長の比較動作を実行する場合、前記第２可変インピーダンス回路のインピーダンスを前記第３インピーダンスよりも低い第４インピーダンスに制御する、
請求項８に記載の半導体装置。
【請求項10】
前記第１ＡＤコンバータは、前記第１の冗長の比較動作を、前記第１所定範囲の上位ビットのうち最下位ビットの値を決めるための比較動作と同等以上の分解能で実行するように構成され、
前記第２ＡＤコンバータは、前記第２の冗長の比較動作を、前記第２所定範囲の上位ビットのうち最下位ビットの値を決めるための比較動作と同等以上の分解能で実行するように構成されている、
請求項９に記載の半導体装置。
前記第２ＡＤコンバータは、前記第２の冗長の比較動作を、前記第２所定範囲の上位ビットのうち最下位ビットの値を決めるための比較動作と同等以上の分解能で実行するように構成されている、
請求項９に記載の半導体装置。
【請求項11】
前記第１ＡＤコンバータは、
複数の第１容量素子及び複数の第１スイッチを有する第１ＤＡコンバータと、
第１コンパレータと、
第１逐次比較レジスタ回路と、
を有し、
前記第１ＤＡコンバータにおいて、前記第１入力信号の電位と、前記参照電圧と、に基づいて前記複数の第１容量素子に蓄積された電荷を、前記複数の第１スイッチにより前記複数の第１容量素子の接続を切り替えて再分配しながら、前記第１コンパレータ及び前記第１逐次比較レジスタ回路を用いて、前記第１入力信号の電位と、前記第１ＤＡコンバータの出力と、の逐次比較を行うように構成され、
前記第２ＡＤコンバータは、
複数の第２容量素子及び複数の第２スイッチを有する第２ＤＡコンバータと、
第２コンパレータと、
第２逐次比較レジスタ回路と、
を有し、
前記第２ＤＡコンバータにおいて、前記第２入力信号の電位と、前記参照電圧と、に基づいて前記複数の第２容量素子に蓄積された電荷を、前記複数の第２スイッチにより前記複数の第２容量素子の接続を切り替えて再分配しながら、前記第２コンパレータ及び前記第２逐次比較レジスタ回路を用いて、前記第２入力信号の電位と、前記第２ＤＡコンバータの出力と、の逐次比較を行うように構成されている、
請求項８に記載の半導体装置。
複数の第１容量素子及び複数の第１スイッチを有する第１ＤＡコンバータと、
第１コンパレータと、
第１逐次比較レジスタ回路と、
を有し、
前記第１ＤＡコンバータにおいて、前記第１入力信号の電位と、前記参照電圧と、に基づいて前記複数の第１容量素子に蓄積された電荷を、前記複数の第１スイッチにより前記複数の第１容量素子の接続を切り替えて再分配しながら、前記第１コンパレータ及び前記第１逐次比較レジスタ回路を用いて、前記第１入力信号の電位と、前記第１ＤＡコンバータの出力と、の逐次比較を行うように構成され、
前記第２ＡＤコンバータは、
複数の第２容量素子及び複数の第２スイッチを有する第２ＤＡコンバータと、
第２コンパレータと、
第２逐次比較レジスタ回路と、
を有し、
前記第２ＤＡコンバータにおいて、前記第２入力信号の電位と、前記参照電圧と、に基づいて前記複数の第２容量素子に蓄積された電荷を、前記複数の第２スイッチにより前記複数の第２容量素子の接続を切り替えて再分配しながら、前記第２コンパレータ及び前記第２逐次比較レジスタ回路を用いて、前記第２入力信号の電位と、前記第２ＤＡコンバータの出力と、の逐次比較を行うように構成されている、
請求項８に記載の半導体装置。
【請求項12】
前記第１可変インピーダンス回路は、抵抗値を変更可能に構成された第１可変抵抗回路であって、
前記第２可変インピーダンス回路は、抵抗値を変更可能に構成された第２可変抵抗回路である、
請求項８に記載の半導体装置。
前記第２可変インピーダンス回路は、抵抗値を変更可能に構成された第２可変抵抗回路である、
請求項８に記載の半導体装置。
【請求項13】
前記第１ＡＤコンバータは、電源電圧によって駆動され、
前記第１可変インピーダンス回路は、前記第１ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される第２ピン、の何れかを選択して、前記第１ＡＤコンバータに前記参照電圧として供給する、第１選択回路であって、
前記第２ＡＤコンバータは、前記電源電圧によって駆動され、
前記第２可変インピーダンス回路は、前記第２ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される前記第２ピン、の何れかを選択して、前記第２ＡＤコンバータに前記参照電圧として供給する、第２選択回路である、
請求項８に記載の半導体装置。
前記第１可変インピーダンス回路は、前記第１ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される第２ピン、の何れかを選択して、前記第１ＡＤコンバータに前記参照電圧として供給する、第１選択回路であって、
前記第２ＡＤコンバータは、前記電源電圧によって駆動され、
前記第２可変インピーダンス回路は、前記第２ＡＤコンバータの動作状況に応じて、前記第１ピン、及び、外部から前記電源電圧が供給される前記第２ピン、の何れかを選択して、前記第２ＡＤコンバータに前記参照電圧として供給する、第２選択回路である、
請求項８に記載の半導体装置。
【請求項14】
前記第１可変インピーダンス回路は、複数の寄生インダクタの形成経路の何れかを選択可能に構成されている、
前記第２可変インピーダンス回路は、前記複数の寄生インダクタの形成経路の何れかを選択可能に構成されている、
請求項１３に記載の半導体装置。
前記第２可変インピーダンス回路は、前記複数の寄生インダクタの形成経路の何れかを選択可能に構成されている、
請求項１３に記載の半導体装置。
【請求項15】
逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置の制御方法であって、
前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御し、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行し、
前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御し、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する、
半導体装置の制御方法。
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置の制御方法であって、
前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御し、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行し、
前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御し、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する、
半導体装置の制御方法。
【請求項16】
逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置における制御処理をコンピュータに実行させる制御プログラムであって、
前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御する処理と、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行する処理と、
前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御する処理と、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する処理と、
をコンピュータに実行させる、制御プログラム。
外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、
前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、
を備えた、半導体装置における制御処理をコンピュータに実行させる制御プログラムであって、
前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御する処理と、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行する処理と、
前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御する処理と、
前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する処理と、
をコンピュータに実行させる、制御プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、半導体装置の制御方法、及び、制御プログラムに関し、例えば、干渉ノイズの伝搬を抑制しつつ、精度良く動作することが可能な半導体装置、半導体装置の制御方法、及び、制御プログラムに関する。
【背景技術】
【0002】
非特許文献１には、電荷再分配式の逐次比較型のＡＤコンバータが開示されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】松澤 昭、“アナログ・ＡＤＣ開発の今後”、[online]、２０１３年３月１５日、［令和５年５月２０日検索］、インターネット<URL:http://www.ssc.pe.titech.ac.jp/publications/2013/RFanalog/matsu_open_130315.pdf>
【発明の概要】
【発明が解決しようとする課題】
【0004】
電荷再分配式の逐次比較型のＡＤコンバータでは、逐次比較動作時の容量の切り替えによる電荷の充放電によって、参照電圧が伝搬する信号線に当該参照電圧の乱れ（ノイズ）が発生する。特に、デジタル信号の上位ビットの値を決めるための比較動作では、大きな容量の切り替えが行われるため、電荷の充放電による電流の変化が急峻になり、参照電圧が伝搬する信号線に発生するノイズは大きくなる。それにより、参照電圧が伝搬する信号線を共用する他の回路にノイズが伝わって、当該他の回路が精度良く動作することができない、という課題があった。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本開示の一態様にかかる半導体装置は、逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、を備える。
【0007】
本開示の一態様にかかる半導体装置の制御方法は、逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、を備えた、半導体装置の制御方法であって、前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御し、前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行し、前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御し、前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する。
【0008】
本開示の一態様にかかる制御プログラムは、逐次比較動作において冗長の比較動作を含み、参照電圧を用いてアナログの差動の第１入力信号をデジタルの第１出力信号に変換して出力する、電荷再分配式の逐次比較型の第１ＡＤコンバータと、外部から前記参照電圧が供給される第１ピンと、前記第１ＡＤコンバータと、の間の信号線上に設けられ、インピーダンスを変更可能に構成された第１可変インピーダンス回路と、前記第１ＡＤコンバータの動作状況に応じて、前記第１可変インピーダンス回路のインピーダンスを制御する第１制御回路と、を備えた、半導体装置における制御処理をコンピュータに実行させる制御プログラムであって、前記第１可変インピーダンス回路のインピーダンスを第１インピーダンスに制御する処理と、前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち第１所定範囲の上位ビットの値を決めるための比較動作を実行する処理と、前記第１可変インピーダンス回路のインピーダンスを前記第１インピーダンスよりも低い第２インピーダンスに制御する処理と、前記第１ＡＤコンバータにおいて、前記第１出力信号を表す複数のビットのうち前記第１所定範囲の上位ビット以外の下位ビットの値を決めるための比較動作、及び、冗長の比較動作、を実行する処理と、をコンピュータに実行させる。
【発明の効果】
【0009】
本開示は、干渉ノイズの伝搬を抑制しつつ、精度良く動作することが可能な半導体装置、半導体装置の制御方法、及び、制御プログラムを提供することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0013】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【0014】
＜発明者等による事前検討＞
本実施の形態にかかる半導体装置について説明する前に、本発明者等が事前検討した半導体装置について説明する。
本実施の形態にかかる半導体装置について説明する前に、本発明者等が事前検討した半導体装置について説明する。
【0015】
図１３は、事前検討された半導体装置５の構成例を示す図である。半導体装置５は、例えばＭＣＵ(Micro Controller Unit)であって、複数のＡＤコンバータを備える。図１３の例では、半導体装置５が、チップ５０上に、２個のＡＤコンバータ５１，５２を備えている。また、半導体装置５には、チップ５０と半導体装置５の外部とのインタフェースを行う複数のピンが設けられている。
【0016】
ピンＡＶＣＣには、ＡＤコンバータ５１，５２に共通の高電位側の電源電圧（以下、電源電圧ＡＶＣＣと称す）が半導体装置５の外部から供給される。ピンＡＶＳＳには、ＡＤコンバータ５１，５２に共通の低電位側の電源電圧（以下、電源電圧ＡＶＳＳと称す）が半導体装置５の外部から供給される。つまり、ＡＤコンバータ５１，５２は、ピンＡＶＣＣ，ＡＶＳＳを共用している。
【0017】
ピンＶＲＥＦＨには、ＡＤコンバータ５１，５２に共通の高電位側の参照電圧（以下、参照電圧ＶＲＥＦＨと称す）が半導体装置５の外部から供給される。ピンＡＶＳＳには、ＡＤコンバータ５１，５２に共通の低電位側の参照電圧（以下、参照電圧ＶＲＥＦＬと称す）が半導体装置５の外部から供給される。つまり、ＡＤコンバータ５１，５２は、ピンＶＲＥＦＨ，ＶＲＥＦＬを共用している。
【0018】
ここで、ピンＡＶＣＣに接続された信号線には、ボード基板、リードフレーム、ボンディングワイヤ等（何れも不図示）によって寄生インダクタＬ５１が形成されている。同様に、ピンＶＲＥＦＨに接続された信号線には、寄生インダクタＬ５２が形成されている。ピンＶＲＥＦＬに接続された信号線には、寄生インダクタＬ５３が形成されている。ピンＡＶＳＳに接続された信号線には、寄生インダクタＬ５４が形成されている。
【0019】
ピンＩＮＰ１，ＩＮＮ１には、ＡＤコンバータ５１によってＡＤ変換が行われるアナログの差動入力信号ＩＮ１の一方及び他方がそれぞれ半導体装置５の外部から供給される。ピンＩＮＰ２，ＩＮＮ２には、ＡＤコンバータ５２によってＡＤ変換が行われるアナログの差動入力信号ＩＮ２の一方及び他方がそれぞれ半導体装置５の外部から供給される。
【0020】
ピンＯＵＴ１では、ＡＤコンバータ５１によるＡＤ変換結果であるデジタルの出力信号（以下、出力信号ＯＵＴ１と称す）が半導体装置５の外部に出力される。ピンＯＵＴ２では、ＡＤコンバータ５２によるＡＤ変換結果であるデジタルの出力信号（以下、出力信号ＯＵＴ２と称す）が半導体装置５の外部に出力される。
【0021】
ＡＤコンバータ５１は、電荷再分配式の逐次比較型のＡＤコンバータであって、２進探索アルゴリズムを用いてアナログの差動入力信号ＩＮ１をデジタルの出力信号ＯＵＴ１に変換して出力する。ＡＤコンバータ５１は、差動の入力信号ＩＮ１に対して参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としてＡＤ変換を行うように構成されているため、電源電圧ＡＶＣＣ，ＡＶＳＳの変動除去比を向上させることができる。
【0022】
ＡＤコンバータ５１は、入力信号ＩＮ１の電位と、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬと、に基づいて複数の容量素子のそれぞれに蓄積された電荷を、複数のスイッチによって当該複数の容量素子の接続を切り替えて再分配しながら、入力信号ＩＮ１についての逐次比較動作を行う。
【0023】
ＡＤコンバータ５１に設けられた複数の端子のうち、端子ＶＨ１には、参照電圧ＶＲＥＦＨが供給される。端子ＶＨ２には、電源電圧ＡＶＣＣが供給される。端子ＶＬ１には、参照電圧ＶＲＥＦＬが供給される。端子ＶＬ２には、電源電圧ＡＶＳＳが供給される。電源電圧ＡＶＣＣ，ＡＶＳＳは、ＡＤコンバータ５１を駆動するのに用いられ、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは、ＡＤコンバータ５１の逐次比較動作において用いられる。
【0024】
ＡＤコンバータ５２は、ＡＤコンバータ５１と同じく、電荷再分配式の逐次比較型のＡＤコンバータであって、２進探索アルゴリズムを用いてアナログの差動入力信号ＩＮ２をデジタルの出力信号ＯＵＴ２に変換して出力する。ＡＤコンバータ５２は、差動の入力信号ＩＮ２に対して参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としてＡＤ変換を行うように構成されているため、電源電圧ＡＶＣＣ，ＡＶＳＳの変動除去比を向上させることができる。
【0025】
ＡＤコンバータ５２は、入力信号ＩＮ２の電位と、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬと、に基づいて複数の容量素子のそれぞれに蓄積された電荷を、複数のスイッチによって当該複数の容量素子の接続を切り替えて再分配しながら、入力信号ＩＮ２についての逐次比較動作を行う。
【0026】
ＡＤコンバータ５２に設けられた複数の端子のうち、端子ＶＨ１には、参照電圧ＶＲＥＦＨが供給される。端子ＶＨ２には、電源電圧ＡＶＣＣが供給される。端子ＶＬ１には、参照電圧ＶＲＥＦＬが供給される。端子ＶＬ２には、電源電圧ＡＶＳＳが供給される。電源電圧ＡＶＣＣ，ＡＶＳＳは、ＡＤコンバータ５２を駆動するのに用いられ、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは、ＡＤコンバータ５２の逐次比較動作において用いられる。
【0027】
図１４は、半導体装置５において発生する干渉ノイズの伝搬経路を説明するための図である。図１５は、半導体装置５に設けられた各ＡＤコンバータの動作を示すタイミングチャートである。図１６は、半導体装置５において発生するノイズを説明するための波形図である。
【0028】
一般的に、寄生インダクタＬ５１～Ｌ５４等のインダクタでは、急峻な電流の変化によってインピーダンスが大きく変化することが知られている。
【0029】
ここで、例えばＡＤコンバータ５２において、ＡＤコンバータ５１と非同期で、逐次比較動作の容量の切り替えが行われたとする（図１５参照）。このとき、ＡＤコンバータ５２の端子ＶＨ１，ＶＬ１（参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが供給される端子）では、容量の切り替えによる電荷の充放電によって電流が変化する。特に、デジタルの出力信号ＯＵＴ２の上位ビットの値を決めるための比較動作では、大きな容量の切り替えが行われるため、電荷の充放電による電流の変化が急峻になる。このＡＤコンバータ５２の端子ＶＨ１，ＶＬ１における急峻な電流の変化が寄生インダクタＬ５２，Ｌ５３に伝わると、寄生インダクタＬ５２，Ｌ５３のインピーダンスは大きく変化する（図１６参照）。それにより、ＡＤコンバータ５１の端子ＶＨ１，ＶＬ１に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬも大きく変化してしまう（図１６参照）。つまり、アグレッサであるＡＤコンバータ５２の端子ＶＨ１，ＶＬ１において発生したノイズは、ビクティムであるＡＤコンバータ５１の端子ＶＨ１，ＶＬ１に伝わってしまう。その結果、ＡＤコンバータ５１は、精度良く動作することができなくなってしまう。
【0030】
そこで、発明者らは、次に半導体装置６を検討した。
図１７は、事前検討された半導体装置６の構成例を示す図である。半導体装置６は、半導体装置５と比較して、チップ５０上にバイパスコンデンサＣ５１をさらに備える。バイパスコンデンサＣ５１は、チップ５０内において、参照電圧ＶＲＥＦＨが伝搬するＡＤコンバータ５１，５２に共通の信号線と、参照電圧ＶＲＥＦＬが伝搬するＡＤコンバータ５１，５２に共通の信号線と、の間に設けられる。バイパスコンデンサＣ５１の容量値は、例えば１００ｐＦ～１ｎＦ程度である。半導体装置６のその他の構成については半導体装置５の場合と同様であるため、その説明を省略する。
図１７は、事前検討された半導体装置６の構成例を示す図である。半導体装置６は、半導体装置５と比較して、チップ５０上にバイパスコンデンサＣ５１をさらに備える。バイパスコンデンサＣ５１は、チップ５０内において、参照電圧ＶＲＥＦＨが伝搬するＡＤコンバータ５１，５２に共通の信号線と、参照電圧ＶＲＥＦＬが伝搬するＡＤコンバータ５１，５２に共通の信号線と、の間に設けられる。バイパスコンデンサＣ５１の容量値は、例えば１００ｐＦ～１ｎＦ程度である。半導体装置６のその他の構成については半導体装置５の場合と同様であるため、その説明を省略する。
【0031】
【0032】
半導体装置６では、半導体装置５の場合と同様に、ＡＤコンバータ５２の端子ＶＨ１，ＶＬ１において、逐次比較動作の容量の切り替えによる電荷の充放電によって電流が急峻に変化している。しかしながら、半導体装置６では、バイパスコンデンサＣ５１によって寄生インダクタＬ５２，Ｌ５３のそれぞれに流れる電流の変化が抑制されるため、寄生インダクタＬ５２，Ｌ５３のそれぞれのインピーダンスの変化は小さくなる（図１９参照）。それにより、ＡＤコンバータ５１の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動は抑制される（図１９参照）。つまり、アグレッサであるＡＤコンバータ５２の端子ＶＨ１，ＶＬ１のそれぞれにおいて発生したノイズの、ビクティムであるＡＤコンバータ５１の端子ＶＨ１，ＶＬ１への伝搬は、抑制される。その結果、ＡＤコンバータ５１は、精度良く動作することができる。
【0033】
しかしながら、半導体装置６では、バイパスコンデンサＣ５１の規模が大きいため、チップサイズが増大してしまう。
【0034】
そこで、発明者らは、次に半導体装置７を検討した。
図２０は、事前検討された半導体装置７の構成例を示す図である。半導体装置７は、半導体装置６と比較して、チップ５０上に、バイパスコンデンサＣ５１の代わりに、バイパスコンデンサＣ５１よりも規模の小さい抵抗素子Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２を備える。
図２０は、事前検討された半導体装置７の構成例を示す図である。半導体装置７は、半導体装置６と比較して、チップ５０上に、バイパスコンデンサＣ５１の代わりに、バイパスコンデンサＣ５１よりも規模の小さい抵抗素子Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２を備える。
【0035】
抵抗素子Ｒ５１は、ピンＶＲＥＦＨと、ＡＤコンバータ５１の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ５２と共通の信号線から分岐した信号線上に設けられている。抵抗素子Ｒ５２は、ピンＶＲＥＦＬと、ＡＤコンバータ５１の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ５２と共通の信号線から分岐した信号線上に設けられている。抵抗素子Ｒ６１は、ピンＶＲＥＦＨと、ＡＤコンバータ５２の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ５１と共通の信号線から分岐した信号線上に設けられている。抵抗素子Ｒ６２は、ピンＶＲＥＦＬと、ＡＤコンバータ５２の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ５１と共通の信号線から分岐した信号線上に設けられている。半導体装置７のその他の構成については、半導体装置６の場合と同様であるため、その説明を省略する。それにより、半導体装置７は、半導体装置６と比較して、回路規模の増大を抑制することができる。
【0036】
【0037】
半導体装置７では、半導体装置５の場合と同様に、ＡＤコンバータ５２の端子ＶＨ１，ＶＬ１において、逐次比較動作の容量の切り替えによる電荷の充放電によって電流が急峻に変化している。しかしながら、半導体装置７では、抵抗素子Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２によって寄生インダクタＬ５２，Ｌ５３のそれぞれに流れる電流の変化が抑制されるため、寄生インダクタＬ５２，Ｌ５３のそれぞれのインピーダンスの変化は小さくなる（図２２参照）。それにより、ＡＤコンバータ５１の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動は抑制される（図２２参照）。つまり、アグレッサであるＡＤコンバータ５２の端子ＶＨ１，ＶＬ１のそれぞれにおいて発生したノイズの、ビクティムであるＡＤコンバータ５１の端子ＶＨ１，ＶＬ１への伝搬は、抑制される。しかしながら、抵抗素子Ｒ６１，Ｒ６２によるＩＲドロップにより、アグレッサであるＡＤコンバータ５２の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは大きく変動してしまう（図２２参照）。その結果、ＡＤコンバータ５２は、精度良く動作することができなくなってしまう。
【0038】
図２３は、半導体装置７に設けられたＡＤコンバータの理想的な逐次比較動作を説明するための図である。図２３の例では、ＡＤコンバータ５２が、アナログの入力信号ＩＮ２を４ビット幅のデジタルの出力信号ＯＵＴ２に変換して出力している。
【0039】
まず、ＡＤコンバータ５２は、入力信号ＩＮ２をサンプリングし、サンプリングした入力信号ＩＮ２をホールドする。
【0040】
次に、ＡＤコンバータ５２は、入力信号ＩＮ２の電位と、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（以下、纏めて参照電圧ＶＲＥＦとも称す）と、に基づいて複数の容量素子のそれぞれに蓄積された電荷を、複数のスイッチによって当該複数の容量素子の接続を切り替えて再分配しながら、入力信号ＩＮ２についての逐次比較動作を行う。
【0041】
まず、ＡＤコンバータ５２は、出力信号ＯＵＴ２を表す４ビットのうち最上位ビット（ＭＳＢ）の値を決めるための比較動作を行う。具体的には、ＡＤコンバータ５２は、サンプリングした入力信号ＩＮ２の電位と、最上位ビットが“１”に設定されたデジタル値４ｂ’１０００をＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値以上の場合、出力信号ＯＵＴ２の最上位ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値未満の場合、出力信号ＯＵＴ２の最上位ビットが“０”に確定する。図２３の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値以上であるため、出力信号ＯＵＴ２の最上位ビットが“１”に確定する。
【0042】
その後、ＡＤコンバータ５２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第２ビット（最上位から２番目のビット）の値を決めるための比較動作を行う。具体的には、ＡＤコンバータ５２は、サンプリングした入力信号ＩＮ２の電位と、上位第２ビットが“１”に設定されたデジタル値４ｂ’１１００のＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上の場合、出力信号ＯＵＴ２の上位第２ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値未満の場合、出力信号ＯＵＴ２の上位第２ビットが“０”に確定する。図２３の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上であるため、出力信号ＯＵＴ２の上位第２ビットが“１”に確定する。
【0043】
その後、ＡＤコンバータ５２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第３ビット（最上位から３番目のビット）の値を決めるための比較動作を行う。具体的には、ＡＤコンバータ５２は、サンプリングした入力信号ＩＮ２の電位と、上位第３ビットが“１”に設定されたデジタル値４ｂ’１１１０のＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１１１０のＤＡ変換値以上の場合、出力信号ＯＵＴ２の上位第３ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１１１０のＤＡ変換値未満の場合、出力信号ＯＵＴ２の上位第３ビットが“０”に確定する。図２３の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１１０のＤＡ変換値未満であるため、出力信号ＯＵＴ２の上位第３ビットが“０”に確定する。
【0044】
その後、ＡＤコンバータ５２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第４ビット（最下位ビット）の値を決めるための比較動作を行う。具体的には、ＡＤコンバータ５２は、サンプリングした入力信号ＩＮ２の電位と、最下位ビットが“１”に設定されたデジタル値４ｂ’１１０１のＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値以上の場合、出力信号ＯＵＴ２の最下位ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値未満の場合、出力信号ＯＵＴ２の最下位ビットが“０”に確定する。図２３の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値未満であるため、出力信号ＯＵＴ２の最下位ビットが“０”に確定する。
【0045】
その結果、ＡＤコンバータ５２は、理想的には、アナログの入力信号ＩＮ２をＡＤ変換して、デジタル値４ｂ’１１００の出力信号ＯＵＴ２を出力する。
【0046】
図２４は、半導体装置７に設けられたＡＤコンバータの逐次比較動作において発生する課題を説明するための図である。図２４の例では、ＡＤコンバータ５２が、アナログの入力信号ＩＮ２を４ビット幅のデジタルの出力信号ＯＵＴ２に変換して出力している。
【0047】
図２４に示すように、ＡＤコンバータ５２は、出力信号ＯＵＴ２の最上位ビットの確定後、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第２ビットの値を決めるための比較動作を行う。ここで、容量素子の接続の切り替えに伴う抵抗素子Ｒ６１，Ｒ６２によるＩＲドロップによって、ＡＤコンバータ５２に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは大きく変動する。それにより、ＡＤコンバータ５２は整定誤差により比較ミスしてしまう可能性がある。図２４の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上であるにも拘わらず、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値未満と判定されてしまっている。そのため、出力信号ＯＵＴ２の上位第２ビットが誤って“０”に確定している。
【0048】
その結果、ＡＤコンバータ５２は、アナログの入力信号ＩＮ２を誤ってＡＤ変換して、デジタル値４ｂ’１０１１の出力信号ＯＵＴ２を出力している。
【0049】
そこで、発明者らは、次に半導体装置８を検討した。
図２５は、事前検討された半導体装置８の構成例を示す図である。半導体装置８は、半導体装置７と比較して、ＡＤコンバータ５１，５２の代わりにＡＤコンバータ６１，６２を備える。各ＡＤコンバータ６１，６２は、逐次比較動作において冗長比較動作をさらに含むように構成されている。それにより、各ＡＤコンバータ６１，６２は、抵抗素子Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２のＩＲドロップによる参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動によって、比較ミスした場合でも、冗長比較によって比較ミスをリカバリすることができる。
図２５は、事前検討された半導体装置８の構成例を示す図である。半導体装置８は、半導体装置７と比較して、ＡＤコンバータ５１，５２の代わりにＡＤコンバータ６１，６２を備える。各ＡＤコンバータ６１，６２は、逐次比較動作において冗長比較動作をさらに含むように構成されている。それにより、各ＡＤコンバータ６１，６２は、抵抗素子Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２のＩＲドロップによる参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動によって、比較ミスした場合でも、冗長比較によって比較ミスをリカバリすることができる。
【0050】
図２６は、半導体装置８に設けられたＡＤコンバータの理想的な逐次比較動作を説明するための図である。図２６の例では、ＡＤコンバータ６２が、アナログの入力信号ＩＮ２を４ビット幅のデジタルの出力信号ＯＵＴ２に変換して出力している。
【0051】
図２６に示すように、ＡＤコンバータ６２は、出力信号ＯＵＴ２の最上位ビットの確定後、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第２ビットの値を決めるための比較動作を行う。ここで、容量素子の接続の切り替えに伴う抵抗素子Ｒ６１，Ｒ６２によるＩＲドロップによって、ＡＤコンバータ５２に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは大きく変動する。それにより、ＡＤコンバータ６２は整定誤差により比較ミスしてしまう可能性がある。図２６の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上であるにも拘わらず、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値未満と判定されてしまっている。そのため、出力信号ＯＵＴ２の上位第２ビットが誤って“０”に確定している。
【0052】
ここで、ＡＤコンバータ６２は、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作の後、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、例えば上位第３ビットの値を決めるための比較動作と同じ分解能の冗長の比較動作を行う。
【0053】
具体的には、ＡＤコンバータ６２は、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位が、比較対象のデジタル値のＤＡ変換値以上と判定した場合、次の冗長比較動作において、入力信号ＩＮ２の電位と、当該比較対象のデジタル値に４’ｂ００１０を加算したデジタル値のＤＡ変換値と、の比較を行う。また、ＡＤコンバータ６２は、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位が、比較対象のデジタル値のＤＡ変換値未満と判定した場合、次の冗長比較動作において、入力信号ＩＮ２の電位と、当該比較対象のデジタル値から４’ｂ００１０を減算したデジタル値のＤＡ変換値と、の比較を行う。
【0054】
図２６の例では、ＡＤコンバータ６２は、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位がデジタル値４’ｂ１０１０のＤＡ変換値以上と判定しているため、次の冗長比較動作では、入力信号ＩＮ２の電位と、デジタル値４’ｂ１０１０に４’ｂ００１０を加算したデジタル値４’ｂ１１００と、の比較を行っている。
【0055】
そして、図２６の例では、入力信号ＩＮ２の電位がデジタル値４’ｂ１１００のＤＡ変換値以上と判定されている。そのため、ＡＤコンバータ６２は、次の最下位ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位と、比較対象のデジタル値に４’ｂ０００１を加算したデジタル値のＤＡ変換値と、の比較を行う。具体的には、ＡＤコンバータ６２は、最下位ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位と、デジタル値４’ｂ１１００に４’ｂ０００１を加算したデジタル値４’ｂ１１０１と、の比較を行う。ＡＤコンバータ６２による最下位ビットの値を決めるための比較動作は、ＡＤコンバータ５２の場合と同様である。
【0056】
なお、入力信号ＩＮ２の電位がデジタル値４’ｂ１１００のＤＡ変換値未満と判定された場合には、ＡＤコンバータ６２は、入力信号ＩＮ２の電位と、比較対象のデジタル値から４’ｂ００００１を減算したデジタル値のＤＡ変換値と、比較を行う。
【0057】
このように、理想的には、ＡＤコンバータ６２は、抵抗素子Ｒ６１，Ｒ６２のＩＲドロップによる参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動によって、比較ミスした場合でも、冗長比較によって比較ミスをリカバリすることができる。ＡＤコンバータ６１も同様である。
【0058】
しかしながら、実際には、ＡＤコンバータ６２は、冗長比較動作においても、抵抗素子Ｒ６１，Ｒ６２のＩＲドロップによる参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動によって、比較ミスする可能性が高い（図２７参照）。
【0059】
そこで、干渉ノイズの伝搬を抑制しつつ、精度良く動作することが可能な半導体装置１が見出された。
【0060】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示すブロック図である。半導体装置１は、例えばＭＣＵであって、複数のＡＤコンバータを備える。本実施の形態では、半導体装置１が、チップ１０上に、２個のＡＤコンバータ１１，１２を備える場合を例に説明する。
図１は、実施の形態１にかかる半導体装置１の構成例を示すブロック図である。半導体装置１は、例えばＭＣＵであって、複数のＡＤコンバータを備える。本実施の形態では、半導体装置１が、チップ１０上に、２個のＡＤコンバータ１１，１２を備える場合を例に説明する。
【0061】
具体的には、半導体装置１は、チップ１０上に、ＡＤコンバータ１１，１２と、制御回路１３，１４と、可変インピーダンス回路Ｚ１１，Ｚ１２と、可変インピーダンス回路Ｚ２１，Ｚ２２と、を備える。また、半導体装置１には、チップ１０と半導体装置１の外部とのインタフェースを行う複数のピンが設けられている。
【0062】
ピンＡＶＣＣには、ＡＤコンバータ１１，１２に共通の高電位側の電源電圧（以下、電源電圧ＡＶＣＣと称す）が半導体装置１の外部から供給される。ピンＡＶＳＳには、ＡＤコンバータ１１，１２に共通の低電位側の電源電圧（以下、電源電圧ＡＶＳＳと称す）が半導体装置１の外部から供給される。つまり、ＡＤコンバータ１１，１２は、ピンＡＶＣＣ，ＡＶＳＳを共用している。
【0063】
ピンＶＲＥＦＨには、ＡＤコンバータ１１，１２に共通の高電位側の参照電圧（以下、参照電圧ＶＲＥＦＨと称す）が半導体装置１の外部から供給される。ピンＶＲＥＦＬには、ＡＤコンバータ１１，１２に共通の低電位側の参照電圧（以下、参照電圧ＶＲＥＦＬと称す）が半導体装置１の外部から供給される。つまり、ＡＤコンバータ１１，１２は、ピンＶＲＥＦＨ，ＶＲＥＦＬを共用している。
【0064】
ここで、ピンＡＶＣＣに接続された信号線には、ボード基板、リードフレーム、ボンディングワイヤ等（何れも不図示）によって寄生インダクタＬ１が形成されている。同様に、ピンＶＲＥＦＨに接続された信号線には、寄生インダクタＬ２が形成されている。ピンＶＲＥＦＬに接続された信号線には、寄生インダクタＬ３が形成されている。ピンＡＶＳＳに接続された信号線には、寄生インダクタＬ４が形成されている。
【0065】
ピンＩＮＰ１，ＩＮＮ１には、ＡＤコンバータ１１によってＡＤ変換が行われるアナログの差動入力信号ＩＮ１の一方及び他方がそれぞれ半導体装置１の外部から供給される。ピンＩＮＰ２，ＩＮＮ２には、ＡＤコンバータ１２によってＡＤ変換が行われるアナログの差動入力信号ＩＮ２の一方及び他方がそれぞれ半導体装置１の外部から供給される。
【0066】
ピンＯＵＴ１では、ＡＤコンバータ１１によるＡＤ変換結果であるデジタルの出力信号（以下、出力信号ＯＵＴ１と称す）が半導体装置１の外部に出力される。ピンＯＵＴ２では、ＡＤコンバータ１２によるＡＤ変換結果であるデジタルの出力信号（以下、出力信号ＯＵＴ２と称す）が半導体装置１の外部に出力される。
【0067】
ＡＤコンバータ１１は、電荷再分配式の逐次比較型ＡＤコンバータであって、２進探索アルゴリズムを用いてアナログの差動入力信号ＩＮ１を参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としたデジタルの出力信号ＯＵＴ１に変換して出力する。ＡＤコンバータ１１は、差動の入力信号ＩＮ１に対して参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としてＡＤ変換を行うように構成されているため、電源電圧ＡＶＣＣ，ＡＶＳＳの変動除去比を向上させることができる。また、ＡＤコンバータ１１は、逐次比較動作において冗長比較動作をさらに含むように構成されている。
【0068】
ＡＤコンバータ１１に設けられた複数の端子のうち、端子ＶＨ１には、参照電圧ＶＲＥＦＨが供給される。端子ＶＨ２には、電源電圧ＡＶＣＣが供給される。端子ＶＬ１には、参照電圧ＶＲＥＦＬが供給される。端子ＶＬ２には、電源電圧ＡＶＳＳが供給される。電源電圧ＡＶＣＣ，ＡＶＳＳは、ＡＤコンバータ１１を駆動するのに用いられ、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは、ＡＤコンバータ１１の逐次比較動作の基準として用いられる。
【0069】
図２は、ＡＤコンバータ１１の具体的な構成例を示す図である。ＡＤコンバータ１１は、ＤＡコンバータ１１１と、コンパレータ１１２と、逐次比較レジスタ回路１１３と、を備える。ＤＡコンバータ１１１は、差動入力信号ＩＮ１の一方の入力信号ＩＮＰ１側に設けられたＤＡコンバータ１１１ｕと、差動入力信号ＩＮ１の他方の入力信号ＩＮＮ１側に設けられたＤＡコンバータ１１１ｄと、によって構成されている。ＤＡコンバータ１１１ｕは、最小の容量値２＾０・Ｃを示す容量素子Ｃｕ０，Ｃｕ１と、容量素子Ｃｕ１の容量値に対してバイナリ加重されたｎ－１（ｎは２以上の整数）個の容量素子Ｃｕ２～Ｃｕｎと、容量素子Ｃｕｋ（ｋは１～ｎの任意の何れか）と同じ容量値２＾（ｋ－１）・Ｃを示す冗長の容量素子Ｃｕｒと、容量素子Ｃｕ０，Ｃｕ１～Ｃｕｎ，Ｃｕｒのそれぞれに対応して設けられたスイッチＳｕ０，Ｓｕ１～Ｓｕｎ，Ｓｕｒと、を備える。ＤＡコンバータ１１１ｄは、最小の容量値２＾０・Ｃを示す容量素子Ｃｄ０，Ｃｄ１と、容量素子Ｃｄ１の容量値に対してバイナリ加重されたｎ－１（ｎは２以上の整数）個の容量素子Ｃｄ２～Ｃｄｎと、容量素子Ｃｄｋ（ｋは１～ｎの任意の何れか）と同じ容量値２＾（ｋ－１）・Ｃを示す冗長の容量素子Ｃｄｒと、容量素子Ｃｄ０，Ｃｄ１～Ｃｄｎ，Ｃｄｒのそれぞれに対応して設けられたスイッチＳｄ０，Ｓｄ１～Ｓｄｎ，Ｓｄｒと、を備える。なお、ＤＡコンバータ１１１は、入力信号ＩＮ１の電位をサンプリングしてホールドする機能も有する。
【0070】
ＡＤコンバータ１１は、ＤＡコンバータ１１１において、入力信号ＩＮ１の電位と、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬと、に基づいて複数の容量素子のそれぞれに蓄積された電荷を、複数のスイッチによって当該複数の容量素子の接続を切り替えて再分配しながら、コンパレータ１１２及び逐次比較レジスタ回路１１３を用いて、ＤＡコンバータ１１１の出力と、入力信号ＩＮ１の電位と、の逐次比較動作を行う。
【0071】
可変インピーダンス回路Ｚ１１は、ピンＶＲＥＦＨと、ＡＤコンバータ１１の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ１２と共通の信号線から分岐した信号線上に設けられている。例えば、可変インピーダンス回路Ｚ１１は、インピーダンスの異なるｍ本の信号線Ｚ１１＿１～Ｚ１１＿ｍと、制御回路１３からの制御信号に基づいてｍ本の信号線Ｚ１１＿１～Ｚ１１＿ｍの何れかを選択するスイッチＳＷ１１と、を有する。なお、ｍは２以上の整数である。
【0072】
可変インピーダンス回路Ｚ１２は、ピンＶＲＥＦＬと、ＡＤコンバータ１１の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ１２と共通の信号線から分岐した信号線上に設けられている。例えば、可変インピーダンス回路Ｚ１２は、インピーダンスの異なるｍ本の信号線Ｚ１２＿１～Ｚ１２＿ｍと、制御回路１３からの制御信号に基づいてｍ本の信号線Ｚ１２＿１～Ｚ１２＿ｍの何れかを選択するスイッチＳＷ１２と、を有する。
【0073】
制御回路１３は、ＡＤコンバータ１１の動作を制御するとともに、可変インピーダンス回路Ｚ１１，Ｚ１２のそれぞれのインピーダンスを制御する。
【0074】
ＡＤコンバータ１２は、電荷再分配式の逐次比較型ＡＤコンバータであって、２進探索アルゴリズムを用いてアナログの差動入力信号ＩＮ２を参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としたデジタルの出力信号ＯＵＴ２に変換して出力する。ＡＤコンバータ１２は、差動の入力信号ＩＮ２に対して参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としてＡＤ変換を行うように構成されているため、電源電圧ＡＶＣＣ，ＡＶＳＳの変動除去比を向上させることができる。また、ＡＤコンバータ１２は、逐次比較動作において冗長比較動作をさらに含むように構成されている。
【0075】
ＡＤコンバータ１２に設けられた複数の端子のうち、端子ＶＨ１には、参照電圧ＶＲＥＦＨが供給される。端子ＶＨ２には、電源電圧ＡＶＣＣが供給される。端子ＶＬ１には、参照電圧ＶＲＥＦＬが供給される。端子ＶＬ２には、電源電圧ＡＶＳＳが供給される。電源電圧ＡＶＣＣ，ＡＶＳＳは、ＡＤコンバータ１２を駆動するのに用いられ、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは、ＡＤコンバータ１２の逐次比較動作の基準として用いられる。
【0076】
ＡＤコンバータ１２の具体的な構成については、ＡＤコンバータ１１の場合と同様であるため、その説明を省略する。
【0077】
可変インピーダンス回路Ｚ２１は、ピンＶＲＥＦＨと、ＡＤコンバータ１２の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ１１と共通の信号線から分岐した信号線上に設けられている。例えば、可変インピーダンス回路Ｚ２１は、インピーダンスの異なるｍ本の信号線Ｚ２１＿１～Ｚ２１＿ｍと、制御回路１４からの制御信号に基づいてｍ本の信号線Ｚ２１＿１～Ｚ２１＿ｍの何れかを選択するスイッチＳＷ２１と、を有する。
【0078】
可変インピーダンス回路Ｚ２２は、ピンＶＲＥＦＬと、ＡＤコンバータ１２の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ１１と共通の信号線から分岐した信号線上に設けられている。例えば、可変インピーダンス回路Ｚ２２は、インピーダンスの異なるｍ本の信号線Ｚ２２＿１～Ｚ２２＿ｍと、制御回路１４からの制御信号に基づいてｍ本の信号線Ｚ２２＿１～Ｚ２２＿ｍの何れかを選択するスイッチＳＷ２２と、を有する。
【0079】
制御回路１４は、ＡＤコンバータ１２の動作を制御するとともに、可変インピーダンス回路Ｚ２１，Ｚ２２のそれぞれのインピーダンスを制御する。
【0080】
（半導体装置１の具体例）
図３は、半導体装置１の具体例を半導体装置１ａとして示す図である。図３に示すように、半導体装置１ａは、半導体装置１と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２，Ｚ２１，Ｚ２２の具体例として可変抵抗回路Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２を備える。
図３は、半導体装置１の具体例を半導体装置１ａとして示す図である。図３に示すように、半導体装置１ａは、半導体装置１と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２，Ｚ２１，Ｚ２２の具体例として可変抵抗回路Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２を備える。
【0081】
可変抵抗回路Ｒ１１は、ピンＶＲＥＦＨと、ＡＤコンバータ１１の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ１２と共通の信号線から分岐した信号線の抵抗値を、制御回路１３からの制御信号に応じて変更可能に構成されている。可変抵抗回路Ｒ１２は、ピンＶＲＥＦＬと、ＡＤコンバータ１１の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ１２と共通の信号線から分岐した信号線の抵抗値を、制御回路１３からの制御信号に応じて変更可能に構成されている。可変抵抗回路Ｒ２１は、ピンＶＲＥＦＨと、ＡＤコンバータ１２の端子ＶＨ１と、の間の信号線のうち、ＡＤコンバータ１１と共通の信号線から分岐した信号線の抵抗値を、制御回路１４からの制御信号に応じて変更可能に構成されている。可変抵抗回路Ｒ２２は、ピンＶＲＥＦＬと、ＡＤコンバータ１２の端子ＶＬ１と、の間の信号線のうち、ＡＤコンバータ１１と共通の信号線から分岐した信号線の抵抗値を、制御回路１４からの制御信号に応じて変更可能に構成されている。
【0082】
半導体装置１ａのその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【0083】
図４は、半導体装置１ａにおいて発生する干渉ノイズの伝搬経路を説明するための図である。図５は、半導体装置１ａの動作を示すタイミングチャートである。図６は、半導体装置１ａにおいて発生するノイズを説明するための波形図である。
【0084】
一般的に、寄生インダクタＬ１～Ｌ４等のインダクタでは、急峻な電流の変化によってインピーダンスが大きく変化することが知られている。
【0085】
ここで、例えばＡＤコンバータ１２において、ＡＤコンバータ１１と非同期で、逐次比較動作の容量の切り替えが行われたとする。このとき、ＡＤコンバータ１２の端子ＶＨ１，ＶＬ１（参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが供給される端子）では、容量の切り替えによる電荷の充放電によって電流が変化する。特に、デジタルの出力信号ＯＵＴ２の上位ビットの値を決めるための比較動作では、大きな容量の切り替えが行われるため、電荷の充放電による電流の変化が急峻になる。このＡＤコンバータ１２の端子ＶＨ１，ＶＬ１における急峻な電流の変化が寄生インダクタＬ２，Ｌ３に伝わると、寄生インダクタＬ２，Ｌ３のインピーダンスは大きく変化する。それにより、ＡＤコンバータ１１の端子ＶＨ１，ＶＬ１に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬも大きく変化してしまう。つまり、アグレッサであるＡＤコンバータ１２の端子ＶＨ１，ＶＬ１において発生したノイズは、ビクティムであるＡＤコンバータ１１の端子ＶＨ１，ＶＬ１に伝わってしまう。その結果、ＡＤコンバータ１１は、精度良く動作することができなくなってしまう。
【0086】
そこで、半導体装置１ａは、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが大きくなりやすい、出力信号ＯＵＴ２の上位ビットの値を決定するための比較動作では、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値を高くする。それにより、寄生インダクタＬ２，Ｌ３のそれぞれに流れる電流の変化が抑制されるため、寄生インダクタＬ２，Ｌ３のそれぞれのインピーダンスの変化は小さくなる（図６参照）。それにより、ＡＤコンバータ１１の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動は抑制される（図６参照）。つまり、アグレッサであるＡＤコンバータ１２の端子ＶＨ１，ＶＬ１のそれぞれにおいて発生したノイズの、ビクティムであるＡＤコンバータ１１の端子ＶＨ１，ＶＬ１への伝搬は、抑制される。
【0087】
但し、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値が大きいため、ＩＲドロップにより、アグレッサであるＡＤコンバータ１２の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは大きく変動する（図６参照）。それにより、ＡＤコンバータ１２は、出力信号ＯＵＴ２の上位ビットの値を決めるための比較動作において、比較ミスする可能性がある。
【0088】
そこで、半導体装置１ａは、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが小さくなる、出力信号ＯＵＴ２の下位ビット（所定範囲の上位ビット以外の残りのビット）の値を決定するための比較動作、及び、出力信号ＯＵＴ２を表す複数ビットの何れかを再決定するための冗長比較動作では、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値を、上位ビットの値を決めるための比較動作のときよりも低くする。なお、冗長比較動作では、最上位ビットを含む所定範囲の上位ビットの値を決めるための比較動作のうち、最も下位のビットの値を決めるための比較動作と同等以上の分解能（同等以下の２分探索の重み）での比較が行われる。換言すると、冗長比較動作では、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値が高く設定された状態で行われた比較動作と同等以上の分解能（同等以下の２分探索の重み）での比較が行われる。
【0089】
それにより、可変抵抗回路Ｒ２１，Ｒ２２によるＩＲドロップが抑制されるため、アグレッサであるＡＤコンバータ１２の端子ＶＨ１，ＶＬ１のそれぞれに供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動は抑制される（図６参照）。それにより、ＡＤコンバータ１２は、下位ビットの値を決定するための比較動作、及び、冗長比較動作を、精度良く実行することができる。
【0090】
本実施の形態では、ＡＤコンバータ１２がアグレッサで、ＡＤコンバータ１１がビクティムである場合を例に説明しているが、ＡＤコンバータ１１がアグレッサで、ＡＤコンバータ１２がビクティムの場合も同様である。
【0091】
即ち、半導体装置１ａは、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが発生しやすい、出力信号ＯＵＴ１の上位ビットの値を決定するための比較動作では、干渉ノイズを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を高くする。また、半導体装置１ａは、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが発生しにくい、出力信号ＯＵＴ１の下位ビットの値を決定するための比較動作、及び、冗長比較動作では、ＩＲドロップを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を、上位ビットの値を決めるための比較動作のときよりも低くする。
【0092】
それらにより、半導体装置１ａでは、各ＡＤコンバータ１１，１２が、干渉ノイズの伝搬を抑制しつつ精度良く動作することができる。なお、制御回路１３，１４は、可変抵抗回路Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２のそれぞれによって設定される抵抗値を、動作環境等に応じて適宜変更可能である。
【0093】
図７は、半導体装置１ａに設けられたＡＤコンバータの逐次比較動作を説明するための図である。図７の例では、ＡＤコンバータ１２が、アナログの入力信号ＩＮ２を４ビット幅のデジタルの出力信号ＯＵＴ２に変換して出力している。
【0094】
まず、ＡＤコンバータ１２は、入力信号ＩＮ２をサンプリングし、サンプリングした入力信号ＩＮ２をホールドする。
【0095】
次に、ＡＤコンバータ１２は、入力信号ＩＮ２の電位と、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（以下、纏めて参照電圧ＶＲＥＦとも称す）と、に基づいて複数の容量素子のそれぞれに蓄積された電荷を、複数のスイッチによって当該複数の容量素子の接続を切り替えて再分配しながら、入力信号ＩＮ２についての逐次比較動作を行う。
【0096】
なお、初期状態では、容量の切り替えに伴う電流の変化が急峻であり、干渉ノイズが発生しやすいため、可変抵抗回路Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２は高い抵抗値に設定されている。それにより、干渉ノイズは抑制される。
【0097】
まず、ＡＤコンバータ１２は、出力信号ＯＵＴ２を表す４ビットのうち最上位ビット（ＭＳＢ）の値を決めるための比較動作を行う。具体的には、ＡＤコンバータ１２は、サンプリングした入力信号ＩＮ２の電位と、最上位ビットが“１”に設定されたデジタル値４ｂ’１０００のＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値以上の場合、出力信号ＯＵＴ２の最上位ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値未満の場合、出力信号ＯＵＴ２の最上位ビットが“０”に確定する。図７の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１０００のＤＡ変換値以上であるため、出力信号ＯＵＴ２の最上位ビットが“１”に確定する。
【0098】
その後、ＡＤコンバータ１２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第２ビットの値を決めるための比較動作を行う。具体的には、ＡＤコンバータ１２は、サンプリングした入力信号ＩＮ２の電位と、上位第２ビットが“１”に設定されたデジタル値４ｂ’１１００のＤＡ変換値と、の比較を行う。入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上の場合、出力信号ＯＵＴ２の上位第２ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値未満の場合、出力信号ＯＵＴ２の上位第２ビットが“０”に確定する。
【0099】
しかしながら、可変抵抗回路Ｒ２１，Ｒ２２の抵抗値が高いため、ＩＲドロップによって、ＡＤコンバータ１２に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬは大きく変動する。それにより、ＡＤコンバータ１２は整定誤差により比較ミスしてしまう可能性がある。図７の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値以上であるにも拘わらず、入力信号ＩＮ２の電位がデジタル値４ｂ’１１００のＤＡ変換値未満と判定されてしまっている。そのため、出力信号ＯＵＴ２の上位第２ビットが誤って“０”に確定している。
【0100】
その後、容量の切り替えに伴う電流の変化が緩やかになり干渉ノイズが発生しにくい状態になると、可変抵抗回路Ｒ２１，Ｒ２２は低い抵抗値に切り替える。それにより、可変抵抗回路Ｒ２１，Ｒ２２によるＩＲドロップが抑制されるため、ＡＤコンバータ１２に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの変動は抑制される。それにより、ＡＤコンバータ１２は、それにより、ＡＤコンバータ１２は、下位ビットの値を決定するための比較動作、及び、冗長比較動作を、精度良く実行することができる。
【0101】
その後、ＡＤコンバータ１２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作を行う。具体的には、ＡＤコンバータ１２は、サンプリングした入力信号ＩＮ２の電位と、上位第３ビットが“１”に設定されたデジタル値４ｂ’１０１０のＤＡ変換値と、の比較を行う。
【0102】
その後、ＡＤコンバータ１２は、スイッチにより容量素子の接続を切り替えて、電荷の再分配を行うことにより、上位第３ビットの値を決めるための比較動作と同じ分解能（少なくとも上位第２ビットの値を決めるための比較動作と同等以上の分解能（同等以下の２分探索の重み））での冗長比較動作を行う。具体的には、ＡＤコンバータ１２は、上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位が、比較対象のデジタル値のＤＡ変換値以上と判定した場合、次の冗長比較動作において、入力信号ＩＮ２の電位と、当該比較対象のデジタル値に４’ｂ００１０を加算したデジタル値のＤＡ変換値と、の比較を行う。また、ＡＤコンバータ１２は、上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位が、比較対象のデジタル値のＤＡ変換値未満と判定した場合、次の冗長比較動作において、入力信号ＩＮ２の電位と、当該比較対象のデジタル値から４’ｂ００１０を減算したデジタル値のＤＡ変換値と、の比較を行う。
【0103】
図７の例では、ＡＤコンバータ１２は、出力信号ＯＵＴ２の上位第３ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位がデジタル値４’ｂ１０１０のＤＡ変換値以上と判定しているため、次の冗長比較動作では、入力信号ＩＮ２の電位と、デジタル値４’ｂ１０１０に４’ｂ００１０を加算したデジタル値４’ｂ１１００と、の比較を行う。
【0104】
そして、図７の例では、入力信号ＩＮ２の電位がデジタル値４’ｂ１１００のＤＡ変換値以上と判定されている。そのため、ＡＤコンバータ６２は、次の最下位ビットの値を決めるための比較動作において、入力信号ＩＮ２の電位と、デジタル値４’ｂ１１００に４’ｂ０００１を加算したデジタル値４’ｂ１１０１と、の比較を行う。例えば、入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値以上の場合、出力信号ＯＵＴ２の最下位ビットが“１”に確定し、入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値未満の場合、出力信号ＯＵＴ２の最下位ビットが“０”に確定する。図７の例では、入力信号ＩＮ２の電位がデジタル値４ｂ’１１０１のＤＡ変換値未満であるため、出力信号ＯＵＴ２の最下位ビットが“０”に確定する。
【0105】
その結果、ＡＤコンバータ１２は、アナログの入力信号ＩＮ２をＡＤ変換して、デジタル値４ｂ’１１００の出力信号ＯＵＴ２を出力する。
【0106】
このように、半導体装置１ａは、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが発生しやすい、出力信号ＯＵＴ１の上位ビットの値を決定するための比較動作では、干渉ノイズを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を高くする。また、半導体装置１ａは、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが発生しにくい、出力信号ＯＵＴ１の下位ビットの値を決定するための比較動作、及び、冗長比較動作では、ＩＲドロップを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を、上位ビットの値を決めるための比較動作のときよりも低くする。
【0107】
また、半導体装置１ａは、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが発生しやすい、出力信号ＯＵＴ２の上位ビットの値を決定するための比較動作では、干渉ノイズを抑制するために、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値を高くする。また、半導体装置１ａは、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが発生しにくい、出力信号ＯＵＴ２の下位ビットの値を決定するための比較動作、及び、冗長比較動作では、ＩＲドロップを抑制するために、可変抵抗回路Ｒ２１，Ｒ２２のそれぞれの抵抗値を、上位ビットの値を決めるための比較動作のときよりも低くする。
【0108】
それらにより、半導体装置１ａでは、各ＡＤコンバータ１１，１２が、干渉ノイズの伝搬を抑制しつつ精度良く動作することができる。
【0109】
＜実施の形態２＞
図８は、実施の形態２に係る半導体装置２の構成例を示すブロック図である。半導体装置１が、２個のＡＤコンバータ１１，１２を備えていたのに対し、半導体装置２は、１個のＡＤコンバータ１１を備えている。
図８は、実施の形態２に係る半導体装置２の構成例を示すブロック図である。半導体装置１が、２個のＡＤコンバータ１１，１２を備えていたのに対し、半導体装置２は、１個のＡＤコンバータ１１を備えている。
【0110】
具体的には、半導体装置２は、チップ２０上に、ＡＤコンバータ１１と、制御回路１３と、可変インピーダンス回路Ｚ１１，Ｚ１２と、を備える。また、半導体装置２には、チップ２０と半導体装置２の外部とのインタフェースを行うピンＡＶＣＣ，ＡＶＳＳ，ＶＲＥＦＨ，ＶＲＥＦＬ，ＩＮＰ１，ＩＮＰ２，ＯＵＴ１が少なくとも設けられている。
【0111】
ＡＤコンバータ１１、制御回路１３、及び、可変インピーダンス回路Ｚ１１，Ｚ１２のそれぞれの構成については、半導体装置１の場合と同様であるため、その説明を省略する。また、ＡＤコンバータ１１、制御回路１３、及び、可変インピーダンス回路Ｚ１１，Ｚ１２と、各ピンと、の接続関係については、半導体装置１の場合と同様であるため、その説明を省略する。
【0112】
ここで、ピンＡＶＣＣに接続された信号線には、ボード基板、リードフレーム、ボンディングワイヤ等（何れも不図示）によって寄生インダクタＬ１が形成されている。同様に、ピンＶＲＥＦＨに接続された信号線には、寄生インダクタＬ２が形成されている。ピンＶＲＥＦＬに接続された信号線には、寄生インダクタＬ３が形成されている。ピンＡＶＳＳに接続された信号線には、寄生インダクタＬ４が形成されている。
【0113】
（半導体装置２の具体例）
図９は、半導体装置２の具体例を半導体装置２ａとして示す図である。図９に示すように、半導体装置２ａは、半導体装置２と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２の具体例として可変抵抗回路Ｒ１１，Ｒ１２を備える。半導体装置２ａのその他の構成については、半導体装置２の場合と同様であるため、その説明を省略する。
図９は、半導体装置２の具体例を半導体装置２ａとして示す図である。図９に示すように、半導体装置２ａは、半導体装置２と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２の具体例として可変抵抗回路Ｒ１１，Ｒ１２を備える。半導体装置２ａのその他の構成については、半導体装置２の場合と同様であるため、その説明を省略する。
【0114】
例えば、ＡＤコンバータ１１において、逐次比較動作の容量の切り替えが行われたとする。このとき、ＡＤコンバータ１１の端子ＶＨ１，ＶＬ１では、容量の切り替えによる電荷の充放電によって電流が変化する。特に、デジタルの出力信号ＯＵＴ１の上位ビットの値を決めるための比較動作では、大きな容量の切り替えが行われるため、電荷の充放電による電流の変化が急峻になる。このＡＤコンバータ１１の端子ＶＨ１，ＶＬ１における急峻な電流の変化が寄生インダクタＬ２，Ｌ３に伝わると、寄生インダクタＬ２，Ｌ３のインピーダンスは大きく変化する。それにより、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが伝搬する信号線に発生するノイズは大きくなる。それにより、参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが伝搬する信号線を共用する他の回路（不図示）にノイズが伝わって、当該他の回路が精度良く動作することができなくなってしまう。
【0115】
そこで、半導体装置２ａは、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが発生しやすい、出力信号ＯＵＴ１の上位ビットの値を決定するための比較動作では、干渉ノイズを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を高くする。また、半導体装置２ａは、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが発生しにくい、出力信号ＯＵＴ１の下位ビットの値を決定するための比較動作、及び、冗長比較動作では、ＩＲドロップを抑制するために、可変抵抗回路Ｒ１１，Ｒ１２のそれぞれの抵抗値を、上位ビットの値を決めるための比較動作のときよりも低くする。それにより、半導体装置２ａでは、ＡＤコンバータ１１が、干渉ノイズの伝搬を抑制しつつ精度良く動作することができる。
【0116】
＜実施の形態３＞
図１０は、実施の形態３に係る半導体装置３の構成例を示すブロック図である。半導体装置３は、半導体装置２と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２の代わりにスイッチＳＷ３１，ＳＷ３２を備える。
図１０は、実施の形態３に係る半導体装置３の構成例を示すブロック図である。半導体装置３は、半導体装置２と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２の代わりにスイッチＳＷ３１，ＳＷ３２を備える。
【0117】
スイッチＳＷ３１は、ピンＶＲＥＦＨ及びピンＡＶＣＣと、ＡＤコンバータ１１の端子ＶＨ１と、の間に設けられ、制御回路１３からの制御信号に応じてピンＶＲＥＦＨ及びピンＡＶＣＣの何れかを選択して、ＡＤコンバータ１１の端子ＶＨ１に接続する。スイッチＳＷ３２は、ピンＶＲＥＦＬ及びピンＡＶＳＳと、ＡＤコンバータ１１の端子ＶＬ１と、の間に設けられ、制御回路１３からの制御信号に応じてピンＶＲＥＦＬ及びピンＡＶＳＳの何れかを選択して、ＡＤコンバータ１１の端子ＶＬ１に接続する。
【0118】
図１１は、半導体装置３の動作を示すタイミングチャートである。まず、半導体装置３は、容量の切り替えに伴う電流の変化が急峻で干渉ノイズが発生しやすい、出力信号ＯＵＴ１の上位ビットの値を決定するための比較動作では、スイッチＳＷ３１，ＳＷ３２によってピンＡＶＣＣ，ＡＶＳＳとＡＤコンバータ１１の端子ＶＨ１，ＶＬ１とを接続する。ここで、ＡＤコンバータ１１は差動の入力信号ＩＮ１に対して参照電圧ＶＲＥＦＨ，ＶＲＥＦＬの差分を基準としてＡＤ変換を行うように構成されているため、電源電圧ＡＶＣＣ，ＡＶＳＳの変動除去比は高い。そのため、ＡＤコンバータ１１のＶＨ１，ＶＬ１に発生したノイズの伝搬（即ち干渉ノイズ）は抑制される。
【0119】
また、半導体装置３は、容量の切り替えに伴う電流の変化が緩やかで干渉ノイズが発生しにくい、出力信号ＯＵＴ１の下位ビットの値を決定するための比較動作、及び、冗長比較動作では、スイッチＳＷ３１，ＳＷ３２によってピンＶＲＥＦＨ，ＶＲＥＦＬとＡＤコンバータ１１の端子ＶＨ１，ＶＬ１とを接続する。それにより、半導体装置３では、ＡＤコンバータ１１が、干渉ノイズの伝搬を抑制しつつ精度良く動作することができる。
【0120】
同様にして、半導体装置１は、可変インピーダンス回路Ｚ１１，Ｚ１２の代わりにスイッチＳＷ３１，ＳＷ３２を備え、可変インピーダンス回路Ｚ２１，Ｚ２２の代わりにスイッチＳＷ４１，ＳＷ４２を備えてもよい。図１２は、半導体装置３ａの構成例を示すブロック図である。半導体装置３ａは、半導体装置１と比較して、可変インピーダンス回路Ｚ１１，Ｚ１２の代わりにスイッチＳＷ３１，ＳＷ３２を備え、可変インピーダンス回路Ｚ２１，Ｚ２２の代わりにスイッチＳＷ４１，ＳＷ４２を備える。
【0121】
スイッチＳＷ４１は、ピンＶＲＥＦＨ及びピンＡＶＣＣと、ＡＤコンバータ１２の端子ＶＨ１と、の間に設けられ、制御回路１４からの制御信号に応じてピンＶＲＥＦＨ及びピンＡＶＣＣの何れかを選択して、ＡＤコンバータ１２の端子ＶＨ１に接続する。スイッチＳＷ４２は、ピンＶＲＥＦＬ及びピンＡＶＳＳと、ＡＤコンバータ１２の端子ＶＬ１と、の間に設けられ、制御回路１４からの制御信号に応じてピンＶＲＥＦＬ及びピンＡＶＳＳの何れかを選択して、ＡＤコンバータ１２の端子ＶＬ１に接続する。
【0122】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【0123】
さらに本開示は、半導体装置１～３の処理の一部又は全部を、ＣＰＵ(Central Processing Unit)にコンピュータプログラムを実行させることにより実現することが可能である。
【0124】
上述したプログラムは、コンピュータに読み込まれた場合に、実施形態で説明された１又はそれ以上の機能をコンピュータに行わせるための命令群（又はソフトウェアコード）を含む。プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、ＲＡＭ(Random-Access Memory)、ＲＯＭ(Read-Only Memory)、フラッシュメモリ、ＳＳＤ(Solid-State Drive)又はその他のメモリ技術、ＣＤ－ＲＯＭ、ＤＶＤ(Digital Versatile Disc)、Ｂｌｕ－ｒａｙ（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
【符号の説明】
【0125】
１，１ａ 半導体装置
２，２ａ 半導体装置
３ 半導体装置
１０ チップ
２０ チップ
１１ ＡＤコンバータ
１２ ＡＤコンバータ
１３ 制御回路
１４ 制御回路
Ｌ１～Ｌ４ 寄生インダクタ
Ｒ１１，Ｒ１２ 可変抵抗回路
Ｒ２１，Ｒ２２ 可変抵抗回路
ＳＷ１１，ＳＷ１２ スイッチ
ＳＷ２１，ＳＷ２２ スイッチ
ＳＷ３１，ＳＷ３２ スイッチ
Ｚ１１，Ｚ１２ 可変インピーダンス回路
Ｚ１１＿１～Ｚ１１＿ｍ インピーダンス
Ｚ１２＿１～Ｚ１２＿ｍ インピーダンス
Ｚ２１，Ｚ２２ 可変インピーダンス回路
Ｚ２１＿１～Ｚ２１＿ｍ インピーダンス
Ｚ２２＿１～Ｚ２２＿ｍ インピーダンス
２，２ａ 半導体装置
３ 半導体装置
１０ チップ
２０ チップ
１１ ＡＤコンバータ
１２ ＡＤコンバータ
１３ 制御回路
１４ 制御回路
Ｌ１～Ｌ４ 寄生インダクタ
Ｒ１１，Ｒ１２ 可変抵抗回路
Ｒ２１，Ｒ２２ 可変抵抗回路
ＳＷ１１，ＳＷ１２ スイッチ
ＳＷ２１，ＳＷ２２ スイッチ
ＳＷ３１，ＳＷ３２ スイッチ
Ｚ１１，Ｚ１２ 可変インピーダンス回路
Ｚ１１＿１～Ｚ１１＿ｍ インピーダンス
Ｚ１２＿１～Ｚ１２＿ｍ インピーダンス
Ｚ２１，Ｚ２２ 可変インピーダンス回路
Ｚ２１＿１～Ｚ２１＿ｍ インピーダンス
Ｚ２２＿１～Ｚ２２＿ｍ インピーダンス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】