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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025005711
(43)【公開日】2025-01-17
(54)【発明の名称】定電圧生成回路
(51)【国際特許分類】
G05F 3/24 20060101AFI20250109BHJP
【ＦＩ】
G05F3/24 Z
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023106008
(22)【出願日】2023-06-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】内本 大介
【テーマコード（参考）】
5H420
【Ｆターム（参考）】
5H420NA27
5H420NB02
5H420NB12
5H420NB25
5H420NE21
5H420NE26
(57)【要約】
【課題】電流能力を持たせることができる定電圧生成回路を提供する。
【解決手段】定電圧生成回路（１１）は、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧（Ｖｉｎ）の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタ（Ｍ１）と、ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタ（Ｍ２）と、ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタ（Ｍ３）と、前記第２ゲートに接続され、出力電圧（Ｖｏｕｔ）が出力されるように構成される出力端（Ｔｏｕｔ）と、を備える。
【選択図】図２
【解決手段】定電圧生成回路（１１）は、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧（Ｖｉｎ）の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタ（Ｍ１）と、ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタ（Ｍ２）と、ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタ（Ｍ３）と、前記第２ゲートに接続され、出力電圧（Ｖｏｕｔ）が出力されるように構成される出力端（Ｔｏｕｔ）と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタと、
前記第２ゲートに接続され、出力電圧が出力されるように構成される出力端と、
を備える、定電圧生成回路。
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタと、
前記第２ゲートに接続され、出力電圧が出力されるように構成される出力端と、
を備える、定電圧生成回路。
【請求項2】
前記第３トランジスタは、デプレッション型である、請求項１に記載の定電圧生成回路。
【請求項3】
前記第３ソースに接続される定電流源をさらに備える、請求項１に記載の定電圧生成回路。
【請求項4】
前記定電流源は、能動素子を有する能動負荷として構成される、請求項３に記載の定電圧生成回路。
【請求項5】
前記能動素子は、ゲート・ソース間が短絡されたデプレッション型のＮチャネルＭＯＳＦＥＴである、請求項４に記載の定電圧生成回路。
【請求項6】
前記第３ソースと前記定電流源との間に接続される第１スイッチと、
前記第３ソースと前記出力端との間に接続される第２スイッチと、をさらに備える、請求項３に記載の定電圧生成回路。
前記第３ソースと前記出力端との間に接続される第２スイッチと、をさらに備える、請求項３に記載の定電圧生成回路。
【請求項7】
デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、前記第３ソースに接続される第４ドレインと、第４ソースと、前記第４ソースと短絡された第４ゲートと、を有する第４トランジスタをさらに備え、
前記第２トランジスタは、エンハンスメント型であり、
前記第３トランジスタは、デプレッション型である、請求項１に記載の定電圧生成回路。
前記第２トランジスタは、エンハンスメント型であり、
前記第３トランジスタは、デプレッション型である、請求項１に記載の定電圧生成回路。
【請求項8】
デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、前記第３ソースに接続される第４ドレインと、第４ソースと、前記第４ソースと短絡された第４ゲートと、を有する第４トランジスタをさらに備え、
前記第２トランジスタおよび前記第３トランジスタは、デプレッション型であり、
前記第１ゲート、前記第３ゲート、および前記第４ゲートには、ｎ型不純物が注入されており、
前記第２ゲートには、ｐ型不純物が注入されている、請求項１に記載の定電圧生成回路。
前記第２トランジスタおよび前記第３トランジスタは、デプレッション型であり、
前記第１ゲート、前記第３ゲート、および前記第４ゲートには、ｎ型不純物が注入されており、
前記第２ゲートには、ｐ型不純物が注入されている、請求項１に記載の定電圧生成回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、定電圧生成回路に関する。
【背景技術】
【0002】
従来、定電圧生成回路の一種として、デプレッション型のＮチャネルＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］とエンハンスメント型のＮチャネルＭＯＳＦＥＴを組み合わせたＥＤ型定電圧源が広く一般に知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０２１／１７２００１号
【0004】
［概要］
ここで、定電圧生成回路に接続する負荷を考慮し、定電圧生成回路に電流能力が要求される場合があった。
ここで、定電圧生成回路に接続する負荷を考慮し、定電圧生成回路に電流能力が要求される場合があった。
【0005】
上記状況に鑑み、本開示は、電流能力を持たせることができる定電圧生成回路を提供することを目的とする。
【0006】
本開示の一態様に係る定電圧生成回路は、
デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタと、
前記第２ゲートに接続され、出力電圧が出力されるように構成される出力端と、
を備える構成としている。
デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタと、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタと、
前記第２ゲートに接続され、出力電圧が出力されるように構成される出力端と、
を備える構成としている。
【図面の簡単な説明】
【0007】
【0008】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【0009】
＜比較例＞
図１は、定電圧生成回路の比較例（後出の実施形態と対比される基本構成）を示す図である。本比較例の定電圧生成回路１は、いわゆるＥＤ型基準電圧源である。本図に即して述べると、定電圧生成回路１は、トランジスタＭ１と、トランジスタＭ２と、を備える。トランジスタＭ１は、デプレッション型のＮチャネルＭＯＳＦＥＴにより構成される。トランジスタＭ２は、エンハンスメント型のＮチャネルＭＯＳＦＥＴにより構成される。
図１は、定電圧生成回路の比較例（後出の実施形態と対比される基本構成）を示す図である。本比較例の定電圧生成回路１は、いわゆるＥＤ型基準電圧源である。本図に即して述べると、定電圧生成回路１は、トランジスタＭ１と、トランジスタＭ２と、を備える。トランジスタＭ１は、デプレッション型のＮチャネルＭＯＳＦＥＴにより構成される。トランジスタＭ２は、エンハンスメント型のＮチャネルＭＯＳＦＥＴにより構成される。
【0010】
なお、デプレッション型とは、ゲート・ソース間電圧が０Ｖであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が０Ｖであるときにはドレイン電流が流れないものを指す。
【0011】
トランジスタＭ１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ２のソースおよびバックゲートは、接地端（グランド電位の印加端）に接続されている。トランジスタＭ１のゲート、ソースおよびバックゲート、並びに、トランジスタＭ２のゲートおよびドレインは、いずれも出力電圧Ｖｏｕｔの印加端である出力端Ｔｏｕｔに接続されている。
【0012】
本比較例の定電圧生成回路１では、トランジスタＭ１のゲートとソースとの間が短絡されている。そのため、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は０Ｖである。従って、トランジスタＭ１は、一定のドレイン電流Ｉｄｄ１を生成する定電流源として機能する。すなわち、トランジスタＭ２には、一定のバイアス電流（＝ドレイン電流Ｉｄｄ１）が流れる。その結果、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２に相当する一定の出力電圧Ｖｏｕｔが生成される。
【0013】
ここで、飽和領域で動作するトランジスタＭ１およびＭ２それぞれに流れる電流をＩ１およびＩ２とすると、電流Ｉ１，Ｉ２は、次の（１ａ）式および（１ｂ）式で表される。
【0014】
【数1】
【0015】
なお、上記の（１ａ）式および（１ｂ）式において、μ１およびμ２は、トランジスタＭ１およびＭ２それぞれのキャリア移動度である。Ｃｏｘは、トランジスタＭ１およびＭ２それぞれの酸化膜容量である。Ｗ１およびＷ２は、トランジスタＭ１およびＭ２それぞれのゲート幅である。Ｌ１およびＬ２は、トランジスタＭ１およびＭ２それぞれのゲート長である。Ｖｔｈ１およびＶｔｈ２は、トランジスタＭ１およびＭ２それぞれの閾値電圧である。
【0016】
定電圧生成回路１では、Ｉ１＝Ｉ２が成り立つ。そのため、出力電圧Ｖｏｕｔは、次の（２）式で表される。
【0017】
【数2】
【0018】
なお、デプレッション型であるトランジスタＭ１の閾値電圧Ｖｔｈ１は負値となる。従って、先出の（２）式は次の（３）式で表される。
【0019】
【数3】
【0020】
そのため、トランジスタＭ１およびＭ２それぞれのＷ／Ｌが適切に設計されることにより閾値電圧Ｖｔｈ１およびＶｔｈ２の温度特性が相殺され得る。
【0021】
しかしながら、このような本比較例の定電圧生成回路１には電流能力がなく、出力端Ｔｏｕｔに接続する負荷（図示せず）が電流能力を必要な場合、出力電圧Ｖｏｕｔが低下してしまう課題があった。電流能力を必要とする負荷の一例は、抵抗分圧回路である。
【0022】
＜第１実施形態＞
図２は、本開示の第１実施形態に係る定電圧生成回路１１の構成を示す図である。定電圧生成回路１１は、上記比較例と同様にトランジスタＭ１およびＭ２を備えることに加え、トランジスタＭ３およびＭ４を備える。ここでは、上記比較例との構成の相違点について、主に述べる。
図２は、本開示の第１実施形態に係る定電圧生成回路１１の構成を示す図である。定電圧生成回路１１は、上記比較例と同様にトランジスタＭ１およびＭ２を備えることに加え、トランジスタＭ３およびＭ４を備える。ここでは、上記比較例との構成の相違点について、主に述べる。
【0023】
トランジスタＭ３は、デプレッション型のＮチャネルＭＯＳＦＥＴにより構成される。トランジスタＭ３のドレインは、トランジスタＭ１のドレインに接続される。トランジスタＭ３のゲートは、トランジスタＭ１のソースに接続される。トランジスタＭ３のソースは、トランジスタＭ２のゲートに接続される。トランジスタＭ２のゲートに出力端Ｔｏｕｔが接続される。出力電圧Ｖｏｕｔは、出力端Ｔｏｕｔから出力される。
【0024】
このようなトランジスタＭ３を設けることにより、ソースフォロワが構成される。トランジスタＭ３を介して出力端Ｔｏｕｔから負荷ＬＤに電流を供給することができ、出力電圧Ｖｏｕｔに影響を与えることなく、定電圧生成回路１１に電流能力を持たせることができる。
【0025】
また、トランジスタＭ４は、デプレッション型のＮチャネルＭＯＳＦＥＴにより構成される。トランジスタＭ４のドレインは、トランジスタＭ３のソースに接続される。トランジスタＭ４のゲート・ソース間は短絡される。トランジスタＭ４のソースは、接地端に接続される。このようなトランジスタＭ４により定電流源ＣＩが構成される。定電流源ＣＩは、能動素子（トランジスタＭ４）による能動負荷とも捉えられる。負荷ＬＤが接続されていない場合、高温の場合にトランジスタＭ３に流れるリーク電流を定電流源ＣＩにより吸収することで、出力電圧Ｖｏｕｔが上昇することを抑制できる。
【0026】
また、本実施形態に係る定電圧生成回路１１は、デプレッション型のトランジスタＭ１，Ｍ３，Ｍ４とエンハンスメント型のトランジスタＭ２により構成することができる。すなわち、２種類の素子により構成することができる。これにより、素子のばらつきによる影響を抑えたり、素子レイアウトをシンプルにすることができる。
【0027】
＜第２実施形態＞
図３は、本開示の第２実施形態に係る定電圧生成回路１２の構成を示す図である。第２実施形態に係る構成の第１実施形態（図２）との相違点は、スイッチＳＷ１およびＳＷ２を設けていることである。
図３は、本開示の第２実施形態に係る定電圧生成回路１２の構成を示す図である。第２実施形態に係る構成の第１実施形態（図２）との相違点は、スイッチＳＷ１およびＳＷ２を設けていることである。
【0028】
スイッチＳＷ１は、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間に接続される。スイッチＳＷ２は、トランジスタＭ２のゲートと出力端Ｔｏｕｔとの間に接続される。
【0029】
負荷ＬＤに出力電圧Ｖｏｕｔを印加する場合は、スイッチＳＷ１はオフ状態、スイッチＳＷ２はオン状態とする。これにより、定電流源ＣＩに電流が流れなくなり、消費電流を抑制できる。
【0030】
一方、負荷ＬＤに出力電圧Ｖｏｕｔを印加しない場合は、スイッチＳＷ１はオン状態、スイッチＳＷ２はオフ状態とする。これにより、リーク電流を定電流源ＣＩにより吸収させ、出力電圧Ｖｏｕｔが上昇することを抑制できる。
【0031】
＜第３実施形態＞
図４は、本開示の第３実施形態に係る定電圧生成回路１３の構成を示す図である。定電圧生成回路１３においては、トランジスタＭ２はｐ型不純物がゲートに注入されたデプレッション型であり、トランジスタＭ１，Ｍ３，Ｍ４は、ｎ型不純物がゲートに注入されたデプレッション型である。なお、先出の第１、第２実施形態におけるデプレッション型のトランジスタは、ゲートにｎ型不純物が注入されている。
図４は、本開示の第３実施形態に係る定電圧生成回路１３の構成を示す図である。定電圧生成回路１３においては、トランジスタＭ２はｐ型不純物がゲートに注入されたデプレッション型であり、トランジスタＭ１，Ｍ３，Ｍ４は、ｎ型不純物がゲートに注入されたデプレッション型である。なお、先出の第１、第２実施形態におけるデプレッション型のトランジスタは、ゲートにｎ型不純物が注入されている。
【0032】
このようなｐ型不純物がゲートに注入されたデプレッション型のトランジスタＭ２により、閾値電圧を正の値とすることができ、エンハンスメント型の代わりに用いることが可能となる。さらに、トランジスタＭ１～Ｍ４は、それぞれのデバイス構造（特にゲートよりも下層の部分）が共通となる。従って、本実施形態の定電圧生成回路１３であれば、素子ばらつきによる影響をより抑えることができる。また、素子レイアウトもよりシンプルにすることができる。
【0033】
＜第４実施形態＞
図５は、本開示の第４実施形態に係る定電圧生成回路１４の構成を示す図である。定電圧生成回路１４における第１実施形態との相違点は、トランジスタＭ３をエンハンスメント型としていることである。このような定電圧生成回路１４によっても、出力電圧Ｖｏｕｔに影響を与えることなく、電流能力を持たせることができる。ただし、トランジスタＭ３をデプレッション型とするほうが、動作電圧ひいては入力電圧Ｖｉｎを低くすることができる。
図５は、本開示の第４実施形態に係る定電圧生成回路１４の構成を示す図である。定電圧生成回路１４における第１実施形態との相違点は、トランジスタＭ３をエンハンスメント型としていることである。このような定電圧生成回路１４によっても、出力電圧Ｖｏｕｔに影響を与えることなく、電流能力を持たせることができる。ただし、トランジスタＭ３をデプレッション型とするほうが、動作電圧ひいては入力電圧Ｖｉｎを低くすることができる。
【0034】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0035】
また、上記の各種実施形態は、矛盾のない限り、適宜に組み合わせて実施されてもよい。
【0036】
＜付記＞
以上のように、本開示の一態様に係る定電圧生成回路（１１）は、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧（Ｖｉｎ）の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタ（Ｍ１）と、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタ（Ｍ２）と、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタ（Ｍ３）と、
前記第２ゲートに接続され、出力電圧（Ｖｏｕｔ）が出力されるように構成される出力端（Ｔｏｕｔ）と、
を備える構成としている（第１の構成）。
以上のように、本開示の一態様に係る定電圧生成回路（１１）は、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、入力電圧（Ｖｉｎ）の印加端に接続される第１ドレインと、第１ソースと、前記第１ソースと短絡された第１ゲートと、を有する第１トランジスタ（Ｍ１）と、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ソースと接続される第２ドレインと、第２ソースと、第２ゲートと、を有する第２トランジスタ（Ｍ２）と、
ＮチャネルＭＯＳＦＥＴとして構成され、前記第１ドレインと接続される第３ドレインと、前記第１ソースと接続される第３ゲートと、前記第２ゲートと接続される第３ソースと、を有する第３トランジスタ（Ｍ３）と、
前記第２ゲートに接続され、出力電圧（Ｖｏｕｔ）が出力されるように構成される出力端（Ｔｏｕｔ）と、
を備える構成としている（第１の構成）。
【0037】
このような構成は、定電圧生成回路に電流能力を持たせるという課題を解決する。すなわち、一定の出力電圧を生成する定電圧生成回路において、第３トランジスタによりソースフォロワが構成され、出力電圧に影響を与えることなく、電流能力を持たせることができる。
【0038】
また、上記第１の構成において、前記第３トランジスタは、デプレッション型である構成としてもよい（第２の構成）。
【0039】
また、上記第１または第２の構成において、前記第３ソースに接続される定電流源（ＣＩ）をさらに備える構成としてもよい（第３の構成）。
【0040】
また、上記第３の構成において、前記定電流源は、能動素子（Ｍ４）を有する能動負荷として構成されることとしてもよい（第４の構成）。
【0041】
また、上記第４の構成において、前記能動素子（Ｍ４）は、ゲート・ソース間が短絡されたデプレッション型のＮチャネルＭＯＳＦＥＴである構成としてもよい（第５の構成）。
【0042】
また、上記第３から第５のいずれかの構成において、前記第３ソースと前記定電流源との間に接続される第１スイッチ（ＳＷ１）と、
前記第３ソースと前記出力端との間に接続される第２スイッチ（ＳＷ２）と、をさらに備える構成としてもよい（第６の構成）。
前記第３ソースと前記出力端との間に接続される第２スイッチ（ＳＷ２）と、をさらに備える構成としてもよい（第６の構成）。
【0043】
また、上記第１から第６のいずれかの構成において、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、前記第３ソースに接続される第４ドレインと、第４ソースと、前記第４ソースと短絡された第４ゲートと、を有する第４トランジスタ（Ｍ４）をさらに備え、
前記第２トランジスタは、エンハンスメント型であり、
前記第３トランジスタは、デプレッション型である構成としてもよい（第７の構成）。
前記第２トランジスタは、エンハンスメント型であり、
前記第３トランジスタは、デプレッション型である構成としてもよい（第７の構成）。
【0044】
また、上記第１から第６のいずれかの構成において、デプレッション型のＮチャネルＭＯＳＦＥＴとして構成され、前記第３ソースに接続される第４ドレインと、第４ソースと、前記第４ソースと短絡された第４ゲートと、を有する第４トランジスタ（Ｍ４）をさらに備え、
前記第２トランジスタおよび前記第３トランジスタは、デプレッション型であり、
前記第１ゲート、前記第３ゲート、および前記第４ゲートには、ｎ型不純物が注入されており、
前記第２ゲートには、ｐ型不純物が注入されている構成としてもよい（第８の構成）。
前記第２トランジスタおよび前記第３トランジスタは、デプレッション型であり、
前記第１ゲート、前記第３ゲート、および前記第４ゲートには、ｎ型不純物が注入されており、
前記第２ゲートには、ｐ型不純物が注入されている構成としてもよい（第８の構成）。
【産業上の利用可能性】
【0045】
本開示は、各種用途の定電圧生成回路に利用することが可能である。
【符号の説明】
【0046】
１，１１～１４ 定電圧生成回路
ＣＩ 定電流源
ＬＤ 負荷
Ｍ１～Ｍ４ トランジスタ
ＳＷ１，ＳＷ２ スイッチ
Ｔｏｕｔ 出力端
ＣＩ 定電流源
ＬＤ 負荷
Ｍ１～Ｍ４ トランジスタ
ＳＷ１，ＳＷ２ スイッチ
Ｔｏｕｔ 出力端
【図1】
【図2】
【図3】
【図4】
【図5】