2025-59677 クロック異常検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025059677

(43)【公開日】2025-04-10

(54)【発明の名称】クロック異常検出回路

(51)【国際特許分類】

   H03K 5/19 20060101AFI20250403BHJP

【ＦＩ】

H03K5/19 T

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023169915

(22)【出願日】2023-09-29

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】山崎 真人

【テーマコード（参考）】

5J039

【Ｆターム（参考）】

5J039HH04

5J039KK09

5J039KK10

5J039KK11

5J039KK13

5J039MM11

(57)【要約】

【課題】
簡単な構成で被検査対象クロックの周期異常を高精度で検出することができるクロック異常検出回路を提供する。
【解決手段】
被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を生成する周期信号生成回路と、周期信号を被検査クロック信号の規定周期より短い時間だけ又は長い時間だけ遅延させて周期信号の遅延信号を出力する遅延回路と、被検査クロック信号の１周期の開始時点毎に遅延信号のレベルを保持して保持信号を生成する保持回路と、周期信号のレベルと保持信号のレベルとが一致するか否かを判別して判別結果を生成する判別手段と、を備える。
【選択図】 図１

【特許請求の範囲】

【請求項1】

被検査クロック信号の周期の異常を検出するクロック異常検出回路であって、
前記被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を生成する周期信号生成回路と、
前記周期信号を前記被検査クロック信号について規定された周期より短い時間だけ又は長い時間だけ遅延させて前記周期信号の遅延信号を出力する遅延回路と、
前記被検査クロック信号の１周期の開始時点毎に前記遅延信号のレベルを保持して保持信号を生成する保持回路と、
前記周期信号のレベルと前記保持信号のレベルとが一致するか否かを判別して判別結果を生成する判別回路と、を備えることを特徴とするクロック異常検出回路。

【請求項2】

前記判別結果が前記周期信号のレベルと前記保持信号のレベルとの不一致を示すときに前記被検査クロック信号の周期の異常を示す周期異常フラグ信号を生成して保持する周期異常信号生成回路を有することを特徴とする請求項１記載のクロック異常検出回路。

【請求項3】

前記周期信号生成回路は、前記被検査クロック信号を２分周する分周回路からなることを特徴とする請求項１記載のクロック異常検出回路。

【請求項4】

前記判別回路は、前記周期信号のレベルと前記保持信号のレベルとの排他的論理和をとるＸＯＲ回路からなることを特徴とする請求項１記載のクロック異常検出回路。

【請求項5】

被検査クロック信号の周期の異常を検出するクロック異常検出回路であって、
前記被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を生成する周期信号生成回路と、
前記周期信号を前記被検査クロック信号について規定された周期より短い時間だけ遅延させて前記周期信号の第１遅延信号を出力する第１遅延回路と、
前記周期信号を前記規定された周期より長い時間だけ遅延させて前記周期信号の第２遅延信号を出力する第２遅延回路と、
前記被検査クロック信号の１周期の開始時点毎に前記第１遅延信号のレベルを保持して第１保持信号を生成し、かつ前記第２遅延信号のレベルを保持して第２保持信号を生成する保持回路と、
前記周期信号のレベルと前記第１保持信号のレベルとが一致するか否かを判別して判別結果を生成する第１判別回路と、
前記周期信号のレベルと前記第２保持信号のレベルとが一致するか否かを判別して判別結果を生成する第２判別回路と、を備えることを特徴とするクロック異常検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロック信号の周期の異常を検出するクロック異常検出回路に関する。

【背景技術】

【0002】

一般的な電子回路は、入力されるクロック信号に同期して動作させることが多く、そのクロック信号の周期が１周期でも規定周期より短周期であった異常の場合に、その回路動作を保証することができなくなる。また、同様に、規定周期より長周期であった異常の場合には、その回路に要求される動作パフォーマンスを満たさないことが想定される。

【0003】

従来、クロック信号の周期の異常を検出するクロック異常検出回路としては、例えば特許文献１に開示されたものがあった。

【0004】

特許文献１に開示されたクロック異常検出回路は、被検査クロック信号を１周期だけ遅延させる遅延回路と、被検査クロック信号と遅延回路から得られる遅延クロック信号とを比較する比較回路と、比較回路のハイレベル出力状態の期間を計測するカウンタとを備えている。被検査クロック信号と遅延クロック信号とが一致する場合には比較回路の出力信号はローレベルとなり、被検査クロック信号は正常と判定される一方、被検査クロック信号と遅延クロック信号とが不一致である場合には比較回路の出力信号はハイレベルとなる。比較回路のハイレベル出力状態の期間はカウンタにより計測される。ハイレベルの期間が予め設定された周期異常検出期間を越えると、カウンタから異常検出信号が生成され、それにより被検査クロック信号は異常と判定される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平１０－２４０３７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

このような従来のクロック異常検出回路では、カウンタによる比較回路のハイレベル出力状態の期間の計測のために、カウンタには被検査クロック信号とは別に高速のクロック信号が供給される。カウンタはその高速のクロック信号のパルスを計数することにより比較回路のハイレベル出力状態の期間を計測する。

【0007】

しかしながら、従来のクロック異常検出回路では、高速のクロック信号を用意すると共にその高速のクロック信号のパルスを計数するカウンタを備える必要があり、回路構成が複雑になるという課題があった。また、その高速のクロック信号の精度を考慮する必要があるので、被検査クロック信号の周期異常の検出期間の許容範囲を予め定める必要があった。

【0008】

そこで、本発明の目的は、簡単な構成で被検査対象クロックの周期異常を高精度で検出することができるクロック異常検出回路を提供することである。

【課題を解決するための手段】

【0009】

本発明のクロック異常検出回路は、被検査クロック信号の周期の異常を検出するクロック異常検出回路であって、前記被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を生成する周期信号生成回路と、前記周期信号を前記被検査クロック信号について規定された周期より短い時間だけ又は長い時間だけ遅延させて前記周期信号の遅延信号を出力する遅延回路と、前記被検査クロック信号の１周期の開始時点毎に前記遅延信号のレベルを保持して保持信号を生成する保持回路と、前記周期信号のレベルと前記保持信号のレベルとが一致するか否かを判別して判別結果を生成する判別回路と、を備えることを特徴としている。

【0010】

本発明のクロック異常検出回路は、被検査クロック信号の周期の異常を検出するクロック異常検出回路であって、前記被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を生成する周期信号生成回路と、前記周期信号を前記被検査クロック信号について規定された周期より短い時間だけ遅延させて前記周期信号の第１遅延信号を出力する第１遅延回路と、前記周期信号を前記規定された周期より長い時間だけ遅延させて前記周期信号の第２遅延信号を出力する第２遅延回路と、前記被検査クロック信号の１周期の開始時点毎に前記第１遅延信号のレベルを保持して第１保持信号を生成し、かつ前記第２遅延信号のレベルを保持して第２保持信号を生成する保持回路と、前記周期信号のレベルと前記第１保持信号のレベルとが一致するか否かを判別して判別結果を生成する第１判別回路と、前記周期信号のレベルと前記第２保持信号のレベルとが一致するか否かを判別して判別結果を生成する第２判別回路と、を備えることを特徴としている。

【発明の効果】

【0011】

本発明のクロック異常検出回路によれば、被検査クロック信号の１周期の開始時点毎にレベル反転する周期信号を遅延回路により被検査クロック信号の１規定周期より短い時間だけ又は長い時間強の時間だけ遅延させて遅延信号を生成し、被検査クロック信号の１周期期間の開始時点毎に遅延信号のレベルを保持して保持信号を生成し、判別回路により周期信号のレベルと保持信号のレベルとの一致を判別するので、被検査クロック信号の周期異常を簡単な構成でかつ高精度で検出することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の実施例１のクロック異常検出回路１０の回路図である。

【図2】被検査クロック信号の正常時のクロック異常検出回路１０の各部の信号波形を示すタイムチャートである。

【図3】被検査クロック信号の異常時のクロック異常検出回路１０の各部の信号波形を示すタイムチャートである。

【図4】本発明の実施例２のクロック異常検出回路４０の回路図である。

【図5】被検査クロック信号の正常時のクロック異常検出回路４０の各部の信号波形を示すタイムチャートである。

【図6】被検査クロック信号の異常時のクロック異常検出回路４０の各部の信号波形を示すタイムチャートである。

【図7】クロック異常検出回路１０の変形例を示す回路図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【実施例0014】

図１は実施例１のクロック異常検出回路１０の回路図を示している。このクロック異常検出回路１０は、３つのレジスタ１１、１４、１８と、インバータ１２、１６と、遅延回路１３と、ＸＯＲ回路１５と、ＯＲ回路１７、２０と、ＡＮＤ回路１９、２１とを備えている。クロック異常検出回路１０には、被検査クロック信号ＣＫとリセット信号ＲＳとが入力される。クロック異常検出回路１０は、被検査クロック信号ＣＫの実際の周期が被検査クロック信号ＣＫについて予め規定された周期（規定周期ＴＣＫ）より短くなる短周期異常を検出する。

【0015】

レジスタ１１、インバータ１２、及びＡＮＤ回路１９は被検査クロック信号ＣＫを２分周する分周回路（周期信号生成回路）を構成している。ＡＮＤ回路１９の２つの入力端の一方にはリセット信号ＲＳが供給される。ＡＮＤ回路１９の他方の入力端にはインバータ１２の出力端が接続されている。ＡＮＤ回路１９の出力端はレジスタ１１の入力端に接続されている。レジスタ１１はその入力端の他にクロック端と出力端とを有している。レジスタ１１のクロック端には被検査クロック信号ＣＫが供給され、出力端はインバータ１２の入力端に接続されている。レジスタ１１はクロック端に供給される被検査クロック信号ＣＫの立ち上がりに応答して入力端の信号レベルを保持して保持信号を出力端から出力する。インバータ１２はレジスタ１１の出力端のレベルを反転し、その反転したレベルを有する信号を出力する。ＡＮＤ回路１９はリセット信号ＲＳのレベルとインバータ１２の出力信号レベルとの論理積をとる。

【0016】

遅延回路１３は被検査クロック信号ＣＫの規定周期ＴＣＫより若干短い遅延時間（規定周期ＴＣＫ弱）だけ入力信号を遅延させる。遅延回路１３の入力端はレジスタ１１の出力端に接続され、入力信号としてレジスタ１１の保持信号を受け入れる。遅延回路１３の出力端はＯＲ回路２０の２つの入力端のうちの一方の入力端に接続されている。ＯＲ回路２０の他方の入力端は反転入力端であり、その反転入力端にはリセット信号ＲＳが供給される。ＯＲ回路２０の出力端はレジスタ１４の入力端に接続されている。レジスタ１４はその入力端の他にクロック端と反転出力端とを有している。レジスタ１４のクロック端には被検査クロック信号ＣＫが供給され、反転出力端はＸＯＲ回路１５の２つの入力端のうちの一方の入力端に接続されている。レジスタ１４はクロック端に供給される被検査クロック信号ＣＫの立ち上がりに応答して入力端の信号レベルを保持し、その保持レベルの反転レベルを出力端から出力する。

【0017】

ＸＯＲ回路１５の他方の入力端はレジスタ１１の出力端に接続されている。ＸＯＲ回路１５は判別回路に相当し、レジスタ１１、１４の出力信号レベルの排他的論理和をとる。後述するが、ＸＯＲ回路１５の出力信号レベルが低レベル（Ｌ）から高レベル（Ｈ）になると、被検査クロック信号ＣＫの短周期異常が検出されたこととなる。

【0018】

インバータ１６、ＯＲ回路１７、レジスタ１８、及びＡＮＤ回路２１はＸＯＲ回路１５の高レベル出力を保持する保持回路を構成している。ＯＲ回路１７の２つの入力端のうちの一方の入力端にはＸＯＲ回路１５の出力端が接続され、他方の入力端はレジスタ１８の出力端に接続されている。また、ＯＲ回路１７の出力端はＡＮＤ回路２１の２つの入力端のうちの一方の入力端に接続されている。ＡＮＤ回路２１の他方の入力端にはリセット信号ＲＳが供給される。ＡＮＤ回路２１の出力端はレジスタ１８の入力端に接続されている。レジスタ１８はその入力端の他にクロック端と出力端とを有している。レジスタ１８のクロック端には被検査クロック信号ＣＫがインバータ１６を介して供給され、出力端は上述したようにＯＲ回路１７の他方の入力端に接続されている。レジスタ１８はクロック端に供給される被検査クロック信号ＣＫの反転信号の立ち上がりに応答して入力端の信号レベルを保持して出力端から出力する。レジスタ４８の出力端からは異常検出フラグ信号が出力され、高レベルの異常検出フラグ信号が出力される場合は被検査クロック信号ＣＫの短周期異常が検出されたことを示す。

【0019】

次に、上述した構成を有するクロック異常検出回路１０の動作について図２及び図３のタイムチャートを用いて説明する。

【0020】

図２及び図３に示した被検査クロック信号ＣＫは、正常時には規定周期ＴＣＫを有し、デューティ比５０％で低レベルと高レベルとを繰り返すとしている。なお、被検査クロック信号ＣＫのデューティ比は５０％以外でも良いことは勿論である。また、本実施例１では被検査クロック信号ＣＫの１周期の開始時点を被検査クロック信号ＣＫの立ち上がりタイミングとしているが、これ以外のタイミングを開始時点としても良い。
図２に示した被検査クロック信号ＣＫの例ではその周期が常に規定周期ＴＣＫである正常の場合である。図３に示した被検査クロック信号ＣＫの例では、その周期が規定周期ＴＣＫより短くなる短周期異常が生じる場合である。

【0021】

先ず、図２に示した被検査クロック信号ＣＫでは、時点Ｔ１１～Ｔ２２のうちの奇数番Ｔ１１、Ｔ１３、・・・が立ち下がりタイミングであり、偶数番Ｔ１２、Ｔ１４、・・・が立ち上がりタイミングである。時点Ｔ１１では被検査クロック信号ＣＫは低レベルであり、時点Ｔ１２では被検査クロック信号ＣＫは高レベルであり、以降の時点Ｔ１３～Ｔ２２でそれを繰り返す。

【0022】

レジスタ１１は被検査クロック信号ＣＫの立ち上がりの時点Ｔ１２、Ｔ１４、・・・で入力端のレベル（ＡＮＤ回路１９の出力信号レベル）を保持出力し、レジスタ１４は被検査クロック信号ＣＫの立ち上がりの時点Ｔ１２、Ｔ１４、・・・で入力端のレベル（ＯＲ回路２０の出力信号レベル）を保持してその保持レベルの反転レベルを出力し、レジスタ１８は被検査クロック信号ＣＫの立ち下がりの時点Ｔ１１、Ｔ１３、・・・で入力端のレベル（ＡＮＤ回路２１の出力信号レベル）を保持出力する。

【0023】

図２に示すように、リセット信号ＲＳが時点Ｔ１２と時点Ｔ１３との間において低レベルから高レベルに変化する場合には、それより前の時点Ｔ１１では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路２１の出力信号レベルは低レベルとなり、レジスタ１８の出力信号レベルが時点Ｔ1１において低レベルとなる。レジスタ１８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0024】

時点Ｔ１２では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路１９の出力信号は低レベルとなる。この低レベルによりレジスタ１１の出力信号は時点Ｔ１２で低レベルになる。また、時点Ｔ１２でＯＲ回路２０の出力信号が高レベルであるので、この高レベルによりレジスタ１４の出力信号は低レベルとなる。時点Ｔ１２までではクロック異常検出回路１０はリセット状態である。

【0025】

時点Ｔ１３では、リセット信号ＲＳが高レベルとなっているので、リセット状態にあったクロック異常検出回路１０はクロック異常検出動作を開始し、レジスタ１１の低レベルの出力信号とレジスタ１４の低レベルの出力信号との排他的論理和がＸＯＲ回路１５によって得られる。ＸＯＲ回路１５は低レベルの出力信号を生成するので、ＯＲ回路１７から低レベルの出力信号がＡＮＤ回路２１に供給されるので、ＡＮＤ回路２１の出力信号は低レベルに維持される。レジスタ１８の出力信号である異常検出フラグ信号は時点Ｔ１３で低レベルに維持されることになり、被検査クロック信号ＣＫの正常を示す。すなわち、高レベルの異常検出フラグ信号は生成しない。

【0026】

時点Ｔ１４以降の被検査クロック信号ＣＫの立ち上がりのタイミングで、それまでレジスタ１１に保持されたレベルがインバータ１２によって反転されることにより保持レベルの反転レベルを次の立ち上がりのタイミングでレジスタ１１が保持出力することが行われ、レジスタ１１の出力信号は被検査クロック信号ＣＫの立ち上がりのタイミング毎に高レベルと低レベルとを切り替える。これによりレジスタ１１の出力信号は被検査クロック信号ＣＫの周期の２倍の周期を有することとなる。

【0027】

時点Ｔ１４では、レジスタ１１の出力信号が遅延回路１３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間だけ遅延され、その遅延された信号がＯＲ回路２０を介してレジスタ１４の入力端に入力される。遅延回路１３の遅延時間が検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間であることから、時点Ｔ１４ではＯＲ回路２０の低レベル出力信号がレジスタ１４に保持されるが、レジスタ１４からは反転出力により高レベルが出力される。

【0028】

時点Ｔ１５では、時点Ｔ１３とは逆にレジスタ１１の高レベルの出力信号とレジスタ１４の高レベルの出力信号とがＸＯＲ回路１５に入力されるが、ＸＯＲ回路１５は低レベルの出力信号をそのまま継続して生成するので、時点Ｔ１３と同様に、ＯＲ回路１７から低レベルの出力信号がＡＮＤ回路２１に供給されるので、ＡＮＤ回路２１の出力信号は低レベルに維持される。レジスタ１８から出力される異常検出フラグ信号は時点Ｔ１５で低レベルを引き続き維持されることになり、被検査クロック信号ＣＫの正常を示す。

【0029】

時点Ｔ１５以降においても被検査クロック信号ＣＫの立ち上がり（偶数番時点）で、レジスタ１１、１４の出力信号レベルが反転し、被検査クロック信号ＣＫの立ち下がり（奇数番時点）でレジスタ１１、１４の出力信号レベルが一致すること（レジスタ１１、１４の保持信号レベルが互いに異なること）を確認し続ける。被検査クロック信号ＣＫの周期が異常でない図２の例では、レジスタ１８から出力される異常検出フラグ信号は常に低レベルとなり、被検査クロック信号ＣＫの正常を示す。

【0030】

次に、短周期異常が生じる図３に示した被検査クロック信号ＣＫの例では、時点Ｔ３１～Ｔ４３のうちの奇数番Ｔ３１、Ｔ３３、・・・が立ち下がりタイミングであり、偶数番Ｔ３２、Ｔ３４、・・・が立ち上がりタイミングである。時点Ｔ３１では被検査クロック信号ＣＫは低レベルであり、時点Ｔ３２では被検査クロック信号ＣＫは高レベルであり、以降の時点Ｔ３３～Ｔ４３でそれを繰り返す。

【0031】

レジスタ１１は被検査クロック信号ＣＫの立ち上がりの時点Ｔ３２、Ｔ３４、・・・で入力端のレベル（ＡＮＤ回路１９の出力信号レベル）を保持出力し、レジスタ１４は被検査クロック信号ＣＫの立ち上がりの時点Ｔ３２、Ｔ３４、・・・で入力端のレベル（ＯＲ回路２０の出力信号レベル）を保持してその保持レベルの反転レベルを出力し、レジスタ１８は被検査クロック信号ＣＫの立ち下がりの時点Ｔ３１、Ｔ３３、・・・で入力端のレベル（ＡＮＤ回路２１の出力信号レベル）を保持出力する。

【0032】

図３に示すように、リセット信号ＲＳが時点Ｔ３２と時点Ｔ３３との間において低レベルから高レベルに変化する場合には、それより前の時点Ｔ３１では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路２１の出力信号レベルは低レベルとなり、レジスタ１８の出力信号レベルが時点Ｔ３１において低レベルとなる。レジスタ１８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0033】

時点Ｔ３２では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路１９の出力信号は低レベルとなる。この低レベルによりレジスタ１１の出力信号は時点Ｔ３２で低レベルになる。また、時点Ｔ３２でＯＲ回路２０の出力信号が高レベルであるので、この高レベルによりレジスタ１４の出力信号は低レベルとなる。

【0034】

時点Ｔ３３では、リセット信号ＲＳが高レベルとなっているので、リセット状態にあったクロック異常検出回路１０はクロック異常検出動作を開始し、レジスタ１１の低レベルの出力信号とレジスタ１４の低レベルの出力信号との排他的論理和がＸＯＲ回路１５によって得られる。ＸＯＲ回路１５は低レベルの出力信号を生成するので、ＯＲ回路１７から低レベルの出力信号がＡＮＤ回路２１に供給されるので、ＡＮＤ回路２１は低レベルの出力信号を維持する。レジスタ１８の出力信号である異常検出フラグ信号は時点Ｔ３３で低レベルに維持されることになり、被検査クロック信号ＣＫの正常を示す。すなわち、高レベルの異常検出フラグ信号は生成されない。

【0035】

時点Ｔ３４以降の被検査クロック信号ＣＫの立ち上がりのタイミングで、それまでレジスタ１１に保持されたレベルがインバータ１２によって反転されることにより保持レベルの反転レベルを次の立ち上がりのタイミングでレジスタ１１が保持出力することが行われ、レジスタ１１の出力信号は被検査クロック信号ＣＫの立ち上がりのタイミング毎に高レベルと低レベルとを切り替える。

【0036】

時点Ｔ３４では、レジスタ１１の出力信号が遅延回路１３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間だけ遅延され、その遅延された信号がＯＲ回路２０を介してレジスタ１４の入力端に入力される。遅延回路１３の遅延時間が検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間であることから、時点Ｔ３４ではＯＲ回路２０の低レベル出力信号がレジスタ１４に保持されるが、レジスタ１４からは反転出力により高レベルが出力される。

【0037】

ここで、図３に示すように、時点Ｔ３４から時点Ｔ３６までの期間が被検査クロック信号ＣＫの短周期異常クロック期間とし、その期間では１規定周期ＴＣＫよりも短くなっている。

【0038】

短周期異常クロック期間内の時点Ｔ３５では、時点Ｔ３３とは逆にレジスタ１１の高レベルの出力信号とレジスタ１４の高レベルの出力信号とがＸＯＲ回路１５に入力されるが、ＸＯＲ回路１５は低レベルの出力信号をそのまま継続して生成するので、時点Ｔ３３と同様に、ＯＲ回路１７から低レベルの出力信号がＡＮＤ回路２１に供給されるので、ＡＮＤ回路２１は低レベルの出力信号を維持する。レジスタ１８の出力信号である異常検出フラグ信号は時点Ｔ３５で低レベルに引き続き維持されることになり、被検査クロック信号ＣＫの正常を示す。

【0039】

短周期異常クロック期間が終了する時点Ｔ３６では、時点Ｔ３４におけるレジスタ１１の低レベル出力信号が遅延回路１３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間だけ遅延され、その遅延された低レベル信号がＯＲ回路２０を介してレジスタ１４の入力端に入力される。すなわち、遅延回路１３の遅延時間は検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間であるが、この短周期異常クロック期間終了時点Ｔ３６では遅延回路１３の出力信号は低レベルのままとなる。よって、ＯＲ回路２０の低レベル出力信号がレジスタ１４に保持されるので、レジスタ１４の反転出力からは高レベルが出力され続ける。

【0040】

時点Ｔ３６では、レジスタ１１の低レベルの出力信号とレジスタ１４の高レベルの出力信号との排他的論理和がＸＯＲ回路１５によって得られる。図３に示すようにＸＯＲ回路１５は低レベルに代えて高レベルの出力信号を生成するので、ＯＲ回路１７から高レベルの出力信号がＡＮＤ回路２１に供給される。これによりＡＮＤ回路２１の出力信号は低レベルから高レベルに変化する。この高レベルは時点Ｔ３７においてレジスタ１８に保持されるので、レジスタ１８の出力信号である異常検出フラグ信号は時点Ｔ３７で低レベルから高レベルに変化することになり、被検査クロック信号ＣＫの異常を示す。

【0041】

時点Ｔ３６以降は被検査クロック信号ＣＫの周期は規定周期ＴＣＫに戻り正常となる。これにより時点Ｔ３８以降はレジスタ１１の出力信号レベルとレジスタ１４の出力信号レベルとが一致するので、ＸＯＲ回路１５の出力信号は低レベルに戻る。しかしながら、レジスタ１８の高レベルの出力信号がＯＲ回路１７を介してＡＮＤ回路２１に供給されるので、ＡＮＤ回路２１は高レベルの出力信号を維持することとなり、その高レベルをレジスタ１８は奇数番時点Ｔ３９、Ｔ４１、・・・で保持するので、レジスタ１８の出力信号である異常検出フラグ信号は高レベルを維持することなり、被検査クロック信号ＣＫの異常を示す。

【0042】

このように実施例１のクロック異常検出回路１０では、被検査クロック信号ＣＫの立ち上がりタイミング毎にレベル反転する周期信号を、レジスタ１１を含む分周回路により生成し、遅延回路１３により周期信号を被検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間だけ遅延させて遅延信号を生成し、被検査クロック信号ＣＫの立ち上がりタイミング毎にその遅延信号のレベルをレジスタ１４に保持して保持信号を生成し、周期信号のレベルと保持信号のレベルとの一致をＸＯＲ回路１５により判別し、ＸＯＲ回路１５から一致の判別結果が得られない場合に被検査クロック信号ＣＫの異常を示す高レベルの異常検出フラグ信号を生成するので、被検査クロック信号ＣＫの周期が規定周期ＴＣＫより短くなる短周期異常を簡単な構成でかつ高精度で検出することができる。

【実施例0043】

図４は実施例２のクロック異常検出回路４０の回路図を示している。このクロック異常検出回路４０は、３つのレジスタ４１、４４、４８と、インバータ４２、４６と、遅延回路４３と、ＸＯＲ回路４５と、ＯＲ回路４７、５０と、ＡＮＤ回路４９、５１、５２とを備えている。クロック異常検出回路４０には、被検査クロック信号ＣＫとリセット信号ＲＳとが入力される。クロック異常検出回路４０は、被検査クロック信号ＣＫの実際の周期が規定周期より長くなる長周期異常を検出する。

【0044】

レジスタ４１、インバータ４２、及びＡＮＤ回路４９は被検査クロック信号ＣＫを２分周する分周回路を構成している。ＡＮＤ回路４９の２つの入力端の一方にはリセット信号ＲＳが供給される。ＡＮＤ回路４９の他方の入力端にはインバータ４２の出力端が接続されている。ＡＮＤ回路４９の出力端はレジスタ４１の入力端に接続されている。レジスタ４１はその入力端の他にクロック端と出力端とを有している。レジスタ４１のクロック端には被検査クロック信号ＣＫが供給され、出力端はインバータ４２の入力端に接続されている。レジスタ４１はクロック端に供給される被検査クロック信号ＣＫの立ち上がりに応答して入力端の信号レベルを保持して出力端から出力する。インバータ４２はレジスタ４１の出力端のレベルを反転し、その反転したレベルを有する信号を出力する。ＡＮＤ回路４９はリセット信号ＲＳのレベルとインバータの出力信号レベルとの論理積をとる。

【0045】

ＯＲ回路５０の２つの入力端の一方は反転入力端であり、その反転入力端にはリセット信号ＲＳが供給される。ＯＲ回路５０の他方の入力端は非反転入力端であり、レジスタ４１の出力端に接続されている。ＯＲ回路５０の出力端は遅延回路１３の入力端に接続されている。

【0046】

遅延回路４３は被検査クロック信号ＣＫの規定周期ＴＣＫより若干長い遅延時間（規定周期ＴＣＫ強）だけ入力信号を遅延させる。遅延回路４３の出力端はＡＮＤ回路５１の２つの入力端のうちの一方の入力端に接続されている。ＡＮＤ回路５１の他方の入力端にはリセット信号ＲＳが供給される。ＡＮＤ回路５１の出力端はレジスタ４４の入力端に接続されている。レジスタ４４はその入力端の他にクロック端と出力端とを有している。レジスタ４４のクロック端には被検査クロック信号ＣＫが供給され、出力端はＸＯＲ回路４５の２つの入力端のうちの一方の入力端に接続されている。レジスタ４４はクロック端に供給される被検査クロック信号ＣＫの立ち上がりに応答して入力端の信号レベルを保持して出力端から出力する。

【0047】

ＸＯＲ回路４５の他方の入力端はレジスタ４１の出力端に接続されている。ＸＯＲ回路４５は判別回路に相当し、レジスタ４１、４４の出力信号レベルの排他的論理和をとる。後述するが、ＸＯＲ回路４５の出力信号レベルが低レベル（Ｌ）から高レベル（Ｈ）になると、被検査クロック信号ＣＫの長周期異常が検出されたこととなる。

【0048】

インバータ４６、ＯＲ回路４７、レジスタ４８、及びＡＮＤ回路５２はＸＯＲ回路４５の高レベル出力を保持する保持回路を構成している。ＯＲ回路４７の２つの入力端のうちの一方の入力端にはＸＯＲ回路４５の出力端が接続され、他方の入力端はレジスタ４８の出力端に接続されている。また、ＯＲ回路４７の出力端はＡＮＤ回路５２の２つの入力端のうちの一方の入力端に接続されている。ＡＮＤ回路５２の他方の入力端にはリセット信号ＲＳが供給される。ＡＮＤ回路５２の出力端はレジスタ４８の入力端に接続されている。レジスタ４８はその入力端の他にクロック端と出力端とを有している。レジスタ４８のクロック端には被検査クロック信号ＣＫがインバータ４６を介して供給され、出力端は上述したようにＯＲ回路４７の他方の入力端に接続されている。レジスタ４８はクロック端に供給される被検査クロック信号ＣＫの反転信号の立ち上がりに応答して入力端の信号レベルを保持して出力端から出力する。レジスタ４８の出力端からは異常検出フラグ信号が出力され、高レベルの異常検出フラグ信号が出力される場合は被検査クロック信号ＣＫの長周期異常が検出されたことを示す。

【0049】

次に、上述した構成を有するクロック異常検出回路４０の動作について図５及び図６のタイムチャートを用いて説明する。

【0050】

図５及び図６に示した被検査クロック信号ＣＫは、正常時には規定周期ＴＣＫを有し、デューティ比５０％で低レベルと高レベルとを繰り返すとする。なお、被検査クロック信号ＣＫのデューティ比は５０％以外でも良いことは勿論である。また、本実施例２でも被検査クロック信号ＣＫの１周期の開始時点を被検査クロック信号ＣＫの立ち上がりタイミングとしているが、これ以外のタイミングを開始時点としても良い。
図５に示した被検査クロック信号ＣＫの例ではその周期が常に規定周期ＴＣＫである正常の場合である。図６に示した被検査クロック信号ＣＫの例では、その周期が規定周期ＴＣＫより長くなる長周期異常が生じる場合である。

【0051】

先ず、図５に示した被検査クロック信号ＣＫでは、時点Ｔ５１～Ｔ６４のうちの奇数番Ｔ５１、Ｔ５３、・・・が立ち下がりタイミングであり、偶数番Ｔ５２、Ｔ５４、・・・が立ち上がりタイミングである。時点Ｔ５１では被検査クロック信号ＣＫは低レベルであり、時点Ｔ５２では被検査クロック信号ＣＫは高レベルであり、以降の時点Ｔ５３～Ｔ６４でそれを繰り返す。

【0052】

レジスタ４１は被検査クロック信号ＣＫの立ち上がりの時点Ｔ５２、Ｔ５４、・・・で入力端のレベル（ＡＮＤ回路４９の出力信号レベル）を保持出力し、レジスタ４４は被検査クロック信号ＣＫの立ち上がりの時点Ｔ５２、Ｔ５４、・・・で入力端のレベル（ＡＮＤ回路５１の出力信号レベル）を保持出力し、レジスタ４８は被検査クロック信号ＣＫの立ち下がりの時点Ｔ５１、Ｔ５３、・・・で入力端のレベル（ＡＮＤ回路５２の出力信号レベル）を保持出力する。

【0053】

図５に示すように、リセット信号ＲＳが時点Ｔ５４と時点Ｔ５５との間において低レベルから高レベルに変化する場合には、それより前の時点Ｔ５１、Ｔ５２、Ｔ５３では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路５２の出力信号レベルは低レベルとなり、レジスタ４８の出力信号レベルが時点Ｔ５１において低レベルとなる。レジスタ４８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0054】

時点Ｔ５２では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路４９の出力信号は低レベルとなる。この低レベルによりレジスタ４１の出力信号は時点Ｔ５２で低レベルになる。また、時点Ｔ５２でＡＮＤ回路５１の出力信号が低レベルであるので、この低レベルによりレジスタ４４の出力信号は低レベルとなる。

【0055】

時点Ｔ５３では、上述したようにリセット信号ＲＳが低レベルであるので、時点Ｔ５１の場合と同様に、ＡＮＤ回路５２の出力信号レベルは低レベルとなり、レジスタ４８の出力信号レベルが時点Ｔ５３において低レベルとなる。レジスタ４８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0056】

時点Ｔ５４では、リセット信号ＲＳが低レベルであるので、時点Ｔ５２の場合と同様に、ＡＮＤ回路４９の出力信号は低レベルとなる。この低レベルによりレジスタ４１の出力信号は時点Ｔ５４で低レベルになる。また、時点Ｔ５４でＡＮＤ回路５１の出力信号が低レベルであるので、この低レベルによりレジスタ４４の出力信号は低レベルとなる。時点Ｔ５４までではクロック異常検出回路４０はリセット状態である。

【0057】

時点Ｔ５５では、リセット信号ＲＳが高レベルとなるので、リセット状態にあったクロック異常検出回路４０はクロック異常検出動作を開始し、レジスタ４１の低レベルの出力信号レベルはＯＲ回路５０を介して遅延回路４３に供給される。また、レジスタ４１の低レベルの出力信号とレジスタ４４の低レベルの出力信号との排他的論理和がＸＯＲ回路４５によって得られる。ＸＯＲ回路４５は低レベルの出力信号を生成するので、ＯＲ回路４７から低レベルの出力信号がＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２は低レベルの出力信号を維持する。レジスタ４８の出力信号である異常検出フラグ信号は時点Ｔ５５で低レベルに維持されることになり、被検査クロック信号ＣＫの正常を示す。すなわち、高レベルの異常検出フラグ信号は生成しない。

【0058】

時点Ｔ５６以降の被検査クロック信号ＣＫの立ち上がりのタイミングで、それまでレジスタ４１に保持されたレベルがインバータ４２によって反転されることにより保持レベルの反転レベルを次の立ち上がりのタイミングでレジスタ４１が保持出力することが行われ、レジスタ４１の出力信号は被検査クロック信号ＣＫの立ち上がりのタイミング毎に高レベルと低レベルとを切り替える。これによりレジスタ４１の出力信号は被検査クロック信号ＣＫの周期の２倍の周期を有することとなる。

【0059】

時点Ｔ５６では、レジスタ４１の高レベルの出力信号がそのままＯＲ回路５０を介して遅延回路４３に供給されるので、そのレジスタ４１の高レベルの出力信号は遅延回路４３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間だけ遅延され、その遅延された信号がＡＮＤ回路５１を介してレジスタ４４の入力端に入力される。遅延回路４３の遅延時間が検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間であることから、時点Ｔ５６ではＡＮＤ回路５１の高レベル出力信号がレジスタ４４に保持出力される。

【0060】

時点Ｔ５７では、時点Ｔ５５とは逆にレジスタ４１の高レベルの出力信号とレジスタ４４の高レベルの出力信号とがＸＯＲ回路４５に入力されるが、ＸＯＲ回路４５は低レベルの出力信号をそのまま生成するので、時点Ｔ５５と同様に、ＯＲ回路４７から低レベルの出力信号がＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２は低レベルの出力信号を維持する。レジスタ４８の出力信号は時点Ｔ５７で低レベルに引き続き維持されることになり、被検査クロック信号ＣＫの正常を示す。

【0061】

時点Ｔ５７以降においても被検査クロック信号ＣＫの立ち上がり（偶数番時点）で、レジスタ４１、４４の出力信号レベルが反転し、被検査クロック信号ＣＫの立ち下がり（奇数番時点）でレジスタ４１、４４の出力信号レベルが一致すること（レジスタ４１、１４の保持信号レベルが互いに異なること）を確認し続ける。被検査クロック信号ＣＫの周期が異常でない図５の例では、レジスタ４８から出力される異常検出フラグ信号は常に低レベルとなり、被検査クロック信号ＣＫの正常を示す。

【0062】

次に、長周期異常が生じる図６に示した被検査クロック信号ＣＫの例では、時点Ｔ７１～Ｔ８４のうちの奇数番Ｔ７１、Ｔ７３、・・・が立ち下がりタイミングであり、偶数番Ｔ７２、Ｔ７４、・・・が立ち上がりタイミングである。時点Ｔ７１では被検査クロック信号ＣＫは低レベルであり、時点Ｔ７２では被検査クロック信号ＣＫは高レベルであり、以降の時点Ｔ７３～Ｔ８４でそれを繰り返す。

【0063】

レジスタ４１は被検査クロック信号ＣＫの立ち上がりの時点Ｔ７２、Ｔ７４、・・・で入力端のレベル（ＡＮＤ回路４９の出力信号レベル）を保持出力し、レジスタ４４は被検査クロック信号ＣＫの立ち上がりの時点Ｔ７２、Ｔ７４、・・・で入力端のレベル（ＡＮＤ回路５１の出力信号レベル）を保持出力し、レジスタ４８は被検査クロック信号ＣＫの立ち下がりの時点Ｔ７１、Ｔ７３、・・・で入力端のレベル（ＡＮＤ回路５２の出力信号レベル）を保持出力する。

【0064】

図６に示すように、リセット信号ＲＳが時点Ｔ７４と時点Ｔ７５との間において低レベルから高レベルに変化する場合には、それより前の時点Ｔ７１、Ｔ７２、Ｔ７３では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路５２の出力信号レベルは低レベルとなり、レジスタ４８の出力信号レベルが時点Ｔ７１において低レベルとなる。レジスタ４８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0065】

時点Ｔ７２では、リセット信号ＲＳが低レベルであるので、ＡＮＤ回路４９の出力信号は低レベルとなる。この低レベルによりレジスタ４１の出力信号は時点Ｔ７２で低レベルになる。また、時点Ｔ７２でＡＮＤ回路５１の出力信号が低レベルであるので、この低レベルによりレジスタ４４の出力信号は低レベルとなる。

【0066】

時点Ｔ７３では、上述したようにリセット信号ＲＳが低レベルであるので、時点Ｔ７１の場合と同様に、ＡＮＤ回路５２の出力信号レベルは低レベルとなり、レジスタ４８の出力信号レベルが時点Ｔ７３において低レベルとなる。レジスタ４８の低レベルの出力信号である異常検出フラグ信号は被検査クロック信号ＣＫの正常を示す。

【0067】

時点Ｔ７４では、リセット信号ＲＳが低レベルであるので、時点Ｔ７２の場合と同様に、ＡＮＤ回路４９の出力信号は低レベルとなる。この低レベルによりレジスタ４１の出力信号は時点Ｔ７４で引き続き低レベルになる。また、時点Ｔ７４でＡＮＤ回路５１の出力信号が低レベルであるので、この低レベルによりレジスタ４４の出力信号は低レベルとなる。

【0068】

時点Ｔ７５では、リセット信号ＲＳが高レベルとなるので、リセット状態にあったクロック異常検出回路４０はクロック異常検出動作を開始し、レジスタ４１の低レベルの出力信号レベルはＯＲ回路５０を介して遅延回路４３に供給される。また、レジスタ４１の低レベルの出力信号とレジスタ４４の低レベルの出力信号との排他的論理和がＸＯＲ回路４５によって得られる。ＸＯＲ回路４５は低レベルの出力信号を生成するので、ＯＲ回路４７から低レベルの出力信号がＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２は低レベルの出力信号を維持する。レジスタ４８の出力信号である異常検出フラグ信号は時点Ｔ７５で低レベルに維持されることになり、被検査クロック信号ＣＫの正常を示す。すなわち、高レベルの異常検出フラグ信号は生成しない。

【0069】

時点Ｔ７６以降の被検査クロック信号ＣＫの立ち上がりのタイミングで、それまでレジスタ４１に保持されたレベルがインバータ４２によって反転されることにより保持レベルの反転レベルを次の立ち上がりのタイミングでレジスタ４１が保持出力することが行われ、レジスタ４１の出力信号は被検査クロック信号ＣＫの立ち上がりのタイミング毎に高レベルと低レベルとを切り替える。

【0070】

時点Ｔ７６では、レジスタ４１の高レベルの出力信号がそのままＯＲ回路５０を介して遅延回路４３に供給されるので、そのレジスタ４１の高レベルの出力信号は遅延回路４３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間だけ遅延され、その遅延された信号がＡＮＤ回路５１を介してレジスタ４４の入力端に入力される。遅延回路４３の遅延時間が検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間であることから、時点Ｔ７６ではＡＮＤ回路５１の高レベル出力信号がレジスタ４４に保持出力される。

【0071】

時点Ｔ７７では、時点Ｔ７５とは逆にレジスタ４１の高レベルの出力信号とレジスタ４４の高レベルの出力信号とがＸＯＲ回路４５に入力されるが、ＸＯＲ回路４５は低レベルの出力信号を引き続きそのまま生成し、時点Ｔ７５と同様に、ＯＲ回路４７から低レベルの出力信号がＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２の出力信号は低レベルに維持される。レジスタ４８の出力信号は時点Ｔ７７で低レベルに引き続き維持されることになり、被検査クロック信号ＣＫの正常を示す。

【0072】

時点Ｔ７８では、レジスタ４１の低レベルの出力信号がそのままＯＲ回路５０を介して遅延回路４３に供給されるので、そのレジスタ４１の低レベルの出力信号は遅延回路４３によって被検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間だけ遅延され、その遅延された信号がＡＮＤ回路５１を介してレジスタ４４の入力端に入力される。遅延回路４３の遅延時間が検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間であることから、時点Ｔ７８ではＡＮＤ回路５１の低レベル出力信号がレジスタ４４に保持出力される。

【0073】

ここで、図６に示すように、時点Ｔ７８から時点Ｔ８０までの期間が被検査クロック信号ＣＫの長周期異常クロック期間とし、その期間では１規定周期ＴＣＫよりも長くなっている。

【0074】

長周期異常クロック期間内の時点Ｔ７９では、時点Ｔ７７とは逆、レジスタ４１の低レベルの出力信号とレジスタ４４の低レベルの出力信号とがＸＯＲ回路４５に入力されるが、ＸＯＲ回路４５は低レベルの出力信号をそのまま生成し、それまでと同様に、ＯＲ回路４７から低レベルの出力信号がＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２は低レベルの出力信号を維持する。レジスタ４８の出力信号は時点Ｔ７９で低レベルに引き続き維持されることになり、被検査クロック信号ＣＫの正常を示す。

【0075】

長周期異常クロック期間が終了する時点Ｔ８０では、時点７８からの遅延回路４３の遅延時間が既に終了しており、遅延回路４３の出力信号レベルは低レベルとなっている。低レベルがＡＮＤ回路５１を介してレジスタ４４に供給されるので、時点Ｔ８０でレジスタ４４は低レベルの出力信号を維持することになり、その低レベルの出力信号がＸＯＲ回路４５の一方の入力端に供給される。また、時点Ｔ８０では、レジスタ４１が高レベルの出力信号を生成し、その高レベルの出力信号がそのままＯＲ回路５０を介して遅延回路４３に供給される一方、そのレジスタ４１の高レベルの出力信号がＸＯＲ回路４５の他方の入力端に入力される。よって、ＸＯＲ回路４５ではレジスタ４１の高レベルの出力信号とレジスタ４４の低レベルの出力信号との排他的論理和がとられる。図６に示すようにＸＯＲ回路４５は時点８０で低レベルに代えて高レベルの出力信号を生成するので、ＯＲ回路４７から高レベルの出力信号がＡＮＤ回路５２に供給され、これによりＡＮＤ回路５２の出力信号は低レベルから高レベルに変化する。この高レベルは時点Ｔ８１においてレジスタ４８に保持されるので、レジスタ４８の出力信号である異常検出フラグ信号は時点Ｔ８１で低レベルから高レベルに変化することになり、被検査クロック信号ＣＫの異常を示す。

【0076】

時点Ｔ８０以降は被検査クロック信号ＣＫの周期は規定周期ＴＣＫに戻り正常となる。これにより時点Ｔ８２以降はレジスタ４１の出力信号レベルとレジスタ４４の出力信号レベルとが一致するので、ＸＯＲ回路４５の出力信号は低レベルに戻る。しかしながら、レジスタ４８の高レベルの出力信号がＯＲ回路４７を介してＡＮＤ回路５２に供給されるので、ＡＮＤ回路５２は高レベルの出力信号を維持することとなり、その高レベルをレジスタ４８は奇数番時点Ｔ８３、・・・で保持するので、レジスタ４８の出力信号である異常検出フラグ信号は高レベルを維持することなり、被検査クロック信号ＣＫの異常を示す。

【0077】

このように実施例２のクロック異常検出回路４０では、被検査クロック信号ＣＫの立ち上がりタイミング毎にレベル反転する周期信号を、レジスタ４１を含む分周回路により生成し、遅延回路４３により周期信号を被検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間だけ遅延させて遅延信号を生成し、被検査クロック信号ＣＫの立ち上がりタイミング毎にその遅延信号のレベルをレジスタ４４に保持して保持信号を生成し、周期信号のレベルと保持信号のレベルとの一致をＸＯＲ回路４５により判別し、ＸＯＲ回路４５から一致の判別結果が得られない場合に被検査クロック信号ＣＫの異常を示す高レベルの異常検出フラグ信号を生成するので、被検査クロック信号ＣＫの周期が規定周期ＴＣＫより長くなる長周期異常を簡単な構成でかつ高精度で検出することができる。

【0078】

なお、実施例１のクロック異常検出回路１０及び実施例２のクロック異常検出回路４０の各々の具体的な回路構成は上述したものに限定されない。例えば、クロック異常検出回路１０では、図７に示すように、ＯＲ回路２０に代えてＡＮＤ回路２０ａを用いることができる。ＡＮＤ回路２０ａを用いた場合には、そのＡＮＤ回路２０ａの出力端に接続されるレジスタ４４ａにはレジスタ４４のように反転出力するものを用いる必要はない。その他の構成は図１に示したクロック異常検出回路１０と同一である。

【0079】

実施例１のクロック異常検出回路１０は被検査クロック信号ＣＫの周期が規定周期ＴＣＫより短くなる短周期異常を検出する構成であり、実施例２のクロック異常検出回路４０は被検査クロック信号ＣＫの周期が規定周期ＴＣＫより長くなる長周期異常を検出する構成であるが、クロック異常検出回路１０とクロック異常検出回路４０とを１つのクロック異常検出回路として被検査クロック信号ＣＫの短周期異常及び長周期異常の双方を検出するようにしても良い。その１つのクロック異常検出回路では、短周期異常系及び長周期異常検出系で回路を共通化することができる。例えば、被検査クロック信号ＣＫの周期を２倍にする分周回路と、ＸＯＲ回路１５又は４５の高レベル出力を保持して高レベルの異常検出フラグ信号を生成する周期異常信号生成回路とについては短周期異常系及び長周期異常検出系の双方で共通化することができる。

【0080】

また、実施例１、２のクロック異常検出回路１０、４０における遅延回路１３、４３の遅延時間は、短周期異常検出の場合には検査クロック信号ＣＫの１規定周期ＴＣＫ弱の時間とし、長周期異常検出の場合には検査クロック信号ＣＫの１規定周期ＴＣＫ強の時間としたが、遅延回路１３、４３の各々において何種類かの遅延時間を外部から選択的に設定可能とする構成にしても良い。

【0081】

また、遅延回路１３の遅延時間は被検査クロック信号ＣＫの規定周期ＴＣＫより短い時間であるが、規定周期ＴＣＫに近い時間に設定するほど短周期異常の検出精度を上げることができる。同様に、遅延回路４３の遅延時間は被検査クロック信号ＣＫの規定周期ＴＣＫより長い時間であるが、規定周期ＴＣＫに近い時間に設定するほど長周期異常の検出精度を上げることができる。