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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025060126
(43)【公開日】2025-04-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 19/0185 20060101AFI20250403BHJP
【ＦＩ】
H03K19/0185 240
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023170662
(22)【出願日】2023-09-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】関谷 勇一
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA11
5J056BB19
5J056BB59
5J056CC21
5J056DD13
5J056DD29
5J056EE06
5J056FF08
5J056GG11
5J056KK01
(57)【要約】
【課題】異電源間インターフェイス用のレベルシフト回路の出力信号を特定電位に固定する際の電力損失を低減し得る半導体装置を提供する。
【解決手段】半導体装置は、入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、第１信号を電位が第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が第１電源電圧とは異なる電位の第２電源電圧で動作する回路に第２信号を出力するレベルシフト部と、ゲートに第１電源電圧が印加され、ソースに第２電源電圧が印加され、ドレインが入力信号端子に接続される第１極性の第１トランジスタと、ゲートに第１電源電圧が印加され、ソースに第２電源電圧が印加され、ドレインが出力信号端子に接続される第１極性の第２トランジスタと、を備える。
【選択図】図２
【解決手段】半導体装置は、入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、第１信号を電位が第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が第１電源電圧とは異なる電位の第２電源電圧で動作する回路に第２信号を出力するレベルシフト部と、ゲートに第１電源電圧が印加され、ソースに第２電源電圧が印加され、ドレインが入力信号端子に接続される第１極性の第１トランジスタと、ゲートに第１電源電圧が印加され、ソースに第２電源電圧が印加され、ドレインが出力信号端子に接続される第１極性の第２トランジスタと、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、前記第１信号を電位が前記第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が前記第１電源電圧とは異なる電位の第２電源電圧で動作する回路に前記第２信号を出力するレベルシフト部と、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記入力信号端子に接続される第１極性の第１トランジスタと、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記出力信号端子に接続される前記第１極性の第２トランジスタと、
を備える半導体装置。
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記入力信号端子に接続される第１極性の第１トランジスタと、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記出力信号端子に接続される前記第１極性の第２トランジスタと、
を備える半導体装置。
【請求項2】
前記第１トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記入力信号端子に印加し、
前記第２トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記出力信号端子に印加する、請求項１に記載の半導体装置。
前記第２トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記出力信号端子に印加する、請求項１に記載の半導体装置。
【請求項3】
前記レベルシフト部は、前記第１極性の第３トランジスタと、前記第１極性の第４トランジスタと、第２極性の第５トランジスタと、前記第１極性の第６トランジスタと、前記第１極性の第７トランジスタと、前記第２極性の第８トランジスタと、を備え、
前記第３トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第４トランジスタのソースに接続され、ゲートが前記出力信号端子と前記第７トランジスタのドレインと前記第８トランジスタのドレインに接続され、
前記第４トランジスタは、ソースが前記第３トランジスタのドレインに接続され、ドレインが前記第５トランジスタのドレインと反転出力信号端子と前記第６トランジスタのゲートに接続され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第５トランジスタのゲートに接続され、
前記第５トランジスタは、ソースが接地され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第４トランジスタのゲートに接続され、ドレインが前記第４トランジスタのドレインと前記反転出力信号端子と前記第６トランジスタのゲートに接続され、
前記第６トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第７トランジスタのソースに接続され、ゲートが前記第４トランジスタのドレインと前記反転出力信号端子と前記第５トランジスタのドレインに接続され、
前記第７トランジスタは、ソースが前記第６トランジスタのドレインに接続され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第８トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第８トランジスタのゲートに接続され、
前記第８トランジスタは、ソースが接地され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第７トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第７トランジスタのゲートに接続される、請求項１に記載の半導体装置。
前記第３トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第４トランジスタのソースに接続され、ゲートが前記出力信号端子と前記第７トランジスタのドレインと前記第８トランジスタのドレインに接続され、
前記第４トランジスタは、ソースが前記第３トランジスタのドレインに接続され、ドレインが前記第５トランジスタのドレインと反転出力信号端子と前記第６トランジスタのゲートに接続され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第５トランジスタのゲートに接続され、
前記第５トランジスタは、ソースが接地され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第４トランジスタのゲートに接続され、ドレインが前記第４トランジスタのドレインと前記反転出力信号端子と前記第６トランジスタのゲートに接続され、
前記第６トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第７トランジスタのソースに接続され、ゲートが前記第４トランジスタのドレインと前記反転出力信号端子と前記第５トランジスタのドレインに接続され、
前記第７トランジスタは、ソースが前記第６トランジスタのドレインに接続され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第８トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第８トランジスタのゲートに接続され、
前記第８トランジスタは、ソースが接地され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第７トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第７トランジスタのゲートに接続される、請求項１に記載の半導体装置。
【請求項4】
前記レベルシフト部は、Ｄ級アンプに適用される前記第２信号を出力する、請求項１から３の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
複数の電源供給が必要なＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を正常動作させるため、異電源間インターフェイス用のレベルシフト回路の出力信号を特定電位に固定（設定）する技術が知られている。例えば特許文献１には、第１電源電圧に対応した信号振幅を第２電源電圧に対応した信号振幅に変換するレベルシフト回路と、レベルシフト回路から出力された信号の電位が不定となることを防止するためのプルアップ抵抗とを備える半導体集積回路装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１２９９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら従来技術は、信号の電位が不定となることを防止するため、つまり、出力信号の電位を特定電位に固定するために、レベルシフト回路にプルアップ抵抗、プルダウン抵抗などを用いている。この場合、プルアップ抵抗などに電流が流れることで、大きな電力損失を生じ得る。このように従来技術は、異電源間インターフェイス用のレベルシフト回路の出力信号を特定電位に固定する上で改善の余地がある。
【0005】
本開示は、上記の事情を踏まえ、異電源間インターフェイス用のレベルシフト回路の出力信号を特定電位に固定する際の電力損失を低減し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本開示にかかる半導体装置は、入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、前記第１信号を電位が前記第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が前記第１電源電圧とは異なる電位の第２電源電圧で動作する回路に前記第２信号を出力するレベルシフト部と、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記入力信号端子に接続される第１極性の第１トランジスタと、ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記出力信号端子に接続される前記第１極性の第２トランジスタと、を備える。
【発明の効果】
【0007】
本開示によれば、異電源間インターフェイス用のレベルシフト回路の出力信号を特定電位に固定する際の電力損失を低減し得る半導体装置を提供することが可能となる、という効果を奏する。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。
【0010】
（実施形態）
図１は本開示の実施形態にかかる半導体装置を備えた電源の構成例を示す図である。図１には、ＬＳＩの外部に設けられている２つの外部電源が示されている。２つの外部電源は、具体的には、第１電源電圧ＤＶＤＤを供給する回路と、第２電源電圧ＳＰＶＤＤを供給する回路と解釈してよい。
図１は本開示の実施形態にかかる半導体装置を備えた電源の構成例を示す図である。図１には、ＬＳＩの外部に設けられている２つの外部電源が示されている。２つの外部電源は、具体的には、第１電源電圧ＤＶＤＤを供給する回路と、第２電源電圧ＳＰＶＤＤを供給する回路と解釈してよい。
【0011】
第１電源電圧ＤＶＤＤを供給する回路は、内部電源生成回路１、制御回路２、レベルシフト回路３、及びレベルシフト回路４を備えてよい。本開示において「レベルシフト回路」はレベルシフタと解釈してよい。
【0012】
内部電源生成回路１は、第１電源電圧ＤＶＤＤに基づき内部電源電圧ＶＤＤＬを生成してよい。
【0013】
制御回路２は、内部電源生成回路１で生成された内部電源電圧ＶＤＤＬで動作する回路と解釈してよい。制御回路２は、電位が内部電源電圧ＶＤＤＬの特定の信号を生成して出力してよい。
【0014】
レベルシフト回路３は、制御回路２から出力される信号を入力してよい。レベルシフト回路３は、当該信号を、電位が内部電源電圧ＶＤＤＬの電位とは異なる第１電源電圧ＤＶＤＤの信号（第１信号ＡＭＰＥＮ）に変換して出力してよい。
【0015】
レベルシフト回路４は、本開示の半導体装置と解釈してよい。レベルシフト回路４は、例えば第１電源電圧ＤＶＤＤで動作するレベルシフト回路３から出力された特定電位の第１信号ＡＭＰＥＮを入力してよい。レベルシフト回路４は、第１信号ＡＭＰＥＮを、電位が第１信号ＡＭＰＥＮの電位とは異なる第２信号ＡＭＰＥＮ＿ＨＶに変換してよい。
【0016】
レベルシフト回路４は、電位が第１電源電圧ＤＶＤＤとは異なる電位の第２電源電圧ＳＰＶＤＤで動作する回路に、第２信号ＡＭＰＥＮ＿ＨＶを出力してよい。レベルシフト回路４の構成の詳細は後述する。
【0017】
外部電源ＳＰＶＤＤは、レベルシフト回路５及びＤ級アンプ６を備えてよい。
【0018】
レベルシフト回路５は、内部電源生成回路１で生成された内部電源電圧ＶＤＤＬで動作する回路と解釈してよい。レベルシフト回路５は、制御回路２から出力される信号と、レベルシフト回路４から出力される第２信号ＡＭＰＥＮ＿ＨＶを入力してよい。
【0019】
【0020】
レベルシフト回路４は、レベルシフト部１０、第１トランジスタ２０、第２トランジスタ３０、入力信号端子ＩＮ１、反転入力信号端子ＩＮ２、出力信号端子ＯＵＴ１、反転出力信号端子ＯＵＴ２、インバータ４０、インバータ５０、トランジスタ６０、及びトランジスタ７０を備えてよい。
【0021】
（レベルシフト部１０）
レベルシフト部１０は、入力信号端子ＩＮ１及び反転入力信号端子ＩＮ２を介して、第１電源電圧ＤＶＤＤで動作する回路から出力された特定電位の第１信号ＡＭＰＥＮを入力してよい。第１電源電圧ＤＶＤＤで動作する回路は、図１に示すレベルシフト回路３と解釈してよい。第１電源電圧ＤＶＤＤで動作する回路は、図１に示す内部電源電圧ＶＤＤＬで動作する回路と解釈してもよい。
レベルシフト部１０は、入力信号端子ＩＮ１及び反転入力信号端子ＩＮ２を介して、第１電源電圧ＤＶＤＤで動作する回路から出力された特定電位の第１信号ＡＭＰＥＮを入力してよい。第１電源電圧ＤＶＤＤで動作する回路は、図１に示すレベルシフト回路３と解釈してよい。第１電源電圧ＤＶＤＤで動作する回路は、図１に示す内部電源電圧ＶＤＤＬで動作する回路と解釈してもよい。
【0022】
レベルシフト部１０は、第１信号ＡＭＰＥＮを、電位が第１信号ＡＭＰＥＮの電位とは異なる第２信号ＡＭＰＥＮ＿ＨＶに変換してよい。レベルシフト部１０は、出力信号端子ＯＵＴ１を介して、電位が第１電源電圧ＤＶＤＤとは異なる電位の第２電源電圧ＳＰＶＤＤで動作する回路に、第２信号ＡＭＰＥＮ＿ＨＶを出力してよい。
【0023】
レベルシフト部１０は、第１極性の第３トランジスタ１１と、第１極性の第４トランジスタ１２と、第２極性の第５トランジスタ１３と、第１極性の第６トランジスタ１４と、第１極性の第７トランジスタ１５と、第２極性の第８トランジスタ１６を備えてよい。
【0024】
本開示の実施形態では、第１極性のトランジスタはＰチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と解釈してよく、第２極性のトランジスタは、Ｎチャネル型のＭＯＳＦＥＴと解釈してよい。
【0025】
第３トランジスタ１１は、ソースに第１電源電圧ＤＶＤＤが印加され、ドレインが第４トランジスタ１２のソースに接続されてよい。第３トランジスタ１１は、ゲートが出力信号端子ＯＵＴ１と、第７トランジスタ１５のドレインと、第８トランジスタ１６のドレインに接続されてよい。
【0026】
第４トランジスタ１２は、ソースが第３トランジスタ１１のドレインに接続され、ドレインが第５トランジスタ１３のドレインと、反転出力信号端子ＯＵＴ２と、第６トランジスタ１４のゲートに接続されてよい。第４トランジスタ１２は、ゲートが第１トランジスタ２０のドレインと、入力信号端子ＩＮ１と、第５トランジスタ１３のゲートに接続されてよい。
【0027】
第５トランジスタ１３は、ソースが接地され、ゲートが第１トランジスタ２０のドレインと、入力信号端子ＩＮ１と、第４トランジスタ１２のゲートに接続されてよい。第５トランジスタ１３は、ドレインが第４トランジスタ１２のドレインと、反転出力信号端子ＯＵＴ２と、第６トランジスタのゲートに接続されてよい。
【0028】
第６トランジスタ１４は、ソースに第１電源電圧ＤＶＤＤが印加され、ドレインが第７トランジスタ１５のソースに接続され、ゲートが第４トランジスタ１２のドレインと、反転出力信号端子ＯＵＴ２と、第５トランジスタ１３のドレインに接続されてよい。
【0029】
第７トランジスタ１５は、ソースが第６トランジスタ１４のドレインに接続されてよい。第７トランジスタ１５は、ドレインが第２トランジスタ３０のドレインと、第３トランジスタ１１のゲートと、出力信号端子ＯＵＴ１と、第８トランジスタ１６のドレインと、インバータ５０のゲートに接続されてよい。第７トランジスタ１５は、ゲートが反転入力信号端子ＩＮ２と、第８トランジスタ１６のゲートと、トランジスタ６０のドレインと、トランジスタ７０のドレインに接続されてよい。
【0030】
第８トランジスタ１６は、ソースが接地され、ドレインが第２トランジスタ３０のドレインと、第３トランジスタ１１のゲートと、出力信号端子ＯＵＴ１と、第７トランジスタ１５のドレインに接続されてよい。第８トランジスタ１６は、ゲートが反転入力信号端子ＩＮ２と、第７トランジスタ１５のゲートと、トランジスタ６０のドレインと、トランジスタ７０のドレインに接続されてよい。
【0031】
（第１トランジスタ２０）
第１トランジスタ２０は、ゲートに第１電源電圧ＤＶＤＤが印加され、ソースに第２電源電圧ＳＰＶＤＤが印加され、ドレインが入力信号端子ＩＮ１に接続される第１極性のトランジスタと解釈してよい。
第１トランジスタ２０は、ゲートに第１電源電圧ＤＶＤＤが印加され、ソースに第２電源電圧ＳＰＶＤＤが印加され、ドレインが入力信号端子ＩＮ１に接続される第１極性のトランジスタと解釈してよい。
【0032】
第１トランジスタ２０のドレインは、第４トランジスタ１２のゲートと、第５トランジスタ１３のゲートと、インバータ４０の出力端子と、トランジスタ６０のゲートと、トランジスタ７０のゲートに接続されてよい。
【0033】
第１トランジスタ２０は、第１電源電圧ＤＶＤＤの電位が特定電位より低い場合、オン状態になることで、第２電源電圧ＳＰＶＤＤを入力信号端子ＩＮ１に印加してよい。特定電位は、第１トランジスタ２０のしきい値電圧Ｖｔ（約０．７Ｖ）と解釈してよい。これにより、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、第４トランジスタ１２にオフ状態を継続させ、また第５トランジスタ１３にオン状態を継続させることができる。
【0034】
（第２トランジスタ３０）
第２トランジスタ３０は、ゲートに第１電源電圧ＤＶＤＤが印加され、ソースに第２電源電圧ＳＰＶＤＤが印加され、ドレインが出力信号端子ＯＵＴ１に接続される第１極性のトランジスタと解釈してよい。
第２トランジスタ３０は、ゲートに第１電源電圧ＤＶＤＤが印加され、ソースに第２電源電圧ＳＰＶＤＤが印加され、ドレインが出力信号端子ＯＵＴ１に接続される第１極性のトランジスタと解釈してよい。
【0035】
第２トランジスタ３０のドレインは、第７トランジスタ１５のドレインと、第８トランジスタ１６のドレインと、第３トランジスタ１１のゲートと、インバータ５０の入力端子に接続されてよい。
【0036】
第２トランジスタ３０は、第１電源電圧ＤＶＤＤの電位が特定電位より低い場合、オン状態になることで、第２電源電圧ＳＰＶＤＤを出力信号端子ＯＵＴ１に印加してよい。特定電位は、第２トランジスタ３０のしきい値電圧Ｖｔ（例えば約０．７Ｖ）と解釈してよい。これにより、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、インバータ５０の出力ＡＭＰＥＮ＿ＨＶの電圧レベルがＬレベルに固定される。
【0037】
トランジスタ６０は、ゲートがインバータ４０の出力端子に接続され、ソースに特定の電源電圧（例えば第１電源電圧ＤＶＤＤ）が印加され、ドレインがトランジスタ７０のドレインに接続される第１極性のトランジスタと解釈してよい。トランジスタ６０のドレインは、反転入力信号端子ＩＮ２と、第７トランジスタ１５のゲートと、第８トランジスタ１６のゲートに接続されてよい。
【0038】
トランジスタ７０は、ゲートがインバータ４０の出力端子に接続され、ソースが接地され、ドレインがトランジスタ６０のドレインに接続される第１極性のトランジスタと解釈してよい。トランジスタ７０のドレインは、反転入力信号端子ＩＮ２と、第７トランジスタ１５のゲートと、第８トランジスタ１６のゲートに接続されてよい。
【0039】
【0040】
時刻ｔ１において、第１電源電圧ＤＶＤＤが未供給状態において、第１トランジスタ２０及び第２トランジスタ３０はオン状態である。これにより、インバータ５０のゲートの電圧レベルがＨレベルになるため、インバータ５０の出力（ＡＭＰＥＮ＿ＨＶ）の電圧レベルは、Ｌレベルに固定される。
【0041】
その後、第１電源電圧ＤＶＤＤの供給が開始され、時刻ｔ２において、第１電源電圧ＤＶＤＤがしきい値電圧Ｖｔに達するまでは、第１トランジスタ２０及び第２トランジスタ３０がオン状態を維持する。これにより、インバータ５０のゲートの電圧レベルがＨレベルを維持する。従って、インバータ５０の出力（ＡＭＰＥＮ＿ＨＶ）の電圧レベルは、Ｌレベルに固定され続ける。しきい値電圧Ｖｔは、第２トランジスタ３０のソースとドレイン間が導通して電流が流れるゲート電圧と解釈してよい。しきい値電圧Ｖｔは、前述した特定電位と解釈してもよい。
【0042】
これにより、制御信号の状態にかかわらず、つまり制御信号の電圧のレベルが、ＨレベルであるかＬレベルであるかにかかわらず、レベルシフト回路５の出力信号ＯＵＴが特定の電位に固定される。具体的には、第１電源電圧ＤＶＤＤが未供給（０Ｖ）状態であり、かつ、第２電源電圧ＳＰＶＤＤが供給状態の場合でも、レベルシフト回路５の出力信号ＯＵＴが不定状態になることを抑制できる。
【0043】
従って、Ｄ級アンプ６の出力端子ＳＰＰ及び出力端子ＳＰＭの電位が不定状態になることを抑制できる。つまり、Ｄ級アンプ６は、出力端子ＳＰＰ及び出力端子ＳＰＭの電位が、所望の電位（つまり期待している状態）となるように、コントロールすることができる。制御信号は、制御回路２から出力される信号と解釈してよく、レベルシフト回路３から出力される第１電源電圧ＤＶＤＤの信号（第１信号ＡＭＰＥＮ）と解釈してもよい。
【0044】
Ｄ級アンプ６の出力端子ＳＰＰ及び出力端子ＳＰＭの電位が不定状態の場合には、例えば、外付けのスピーカを介して、大電流が発生したり、不要な音が発生する場合がある。
【0045】
本開示の半導体装置であるレベルシフト回路４では、第１トランジスタ２０が、第１電源電圧ＤＶＤＤの電位が特定電位より低い間、オン状態になることで、第２電源電圧ＳＰＶＤＤを入力信号端子ＩＮ１に印加することができる。また第２トランジスタ３０が、第１電源電圧ＤＶＤＤの電位が特定電位より低い間、オン状態になることで、第２電源電圧ＳＰＶＤＤを出力信号端子ＯＵＴ１に印加することができる。これにより、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、第４トランジスタ１２にオフ状態を継続させ、また第５トランジスタ１３にオン状態を継続させることができる。また、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、インバータ５０の出力ＡＭＰＥＮ＿ＨＶの電圧レベルをＬレベルに固定できる。つまり、レベルシフト回路５の出力信号ＯＵＴを固定することで、上記のような大電流の発生、不要な音の発生などを抑制できる。
【0046】
第１電源電圧ＤＶＤＤがＶｔを超えると、第１トランジスタ２０及び第２トランジスタ３０はオフ状態になるため、インバータ５０のゲート電圧の電圧レベルは、ＨレベルからＬレベルに変化する。
【0047】
（比較例）
図４は比較例にかかるレベルシフト回路の構成例を示す図である。比較例にかかるレベルシフト回路４Ａのレベルシフト部１０Ａは、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２を備えている。プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２によって、インバータ５０の出力（ＡＭＰＥＮ＿ＨＶ）の電圧レベルは、Ｌレベルに固定される。
図４は比較例にかかるレベルシフト回路の構成例を示す図である。比較例にかかるレベルシフト回路４Ａのレベルシフト部１０Ａは、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２を備えている。プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２によって、インバータ５０の出力（ＡＭＰＥＮ＿ＨＶ）の電圧レベルは、Ｌレベルに固定される。
【0048】
図５は比較例にかかるレベルシフト回路を備えた電源の構成例を示す図である。図５に示すように、第１電源電圧ＤＶＤＤを供給する回路は、内部電源生成回路１、制御回路２、レベルシフト回路３、レベルシフト回路４、リセット回路７、及びレベルシフト回路８を備える。外部電源ＳＰＶＤＤは、レベルシフト回路５、Ｄ級アンプ６、及び論理積回路９を備えてよい。
【0049】
図５に示す構成では、電源電圧（第１電源電圧ＤＶＤＤ）が供給されて、当該電源電圧がレベルシフト回路８が正常に動作できる電圧まで上昇した際、リセット回路７の出力信号（ＰＯＲ）を用いて、レベルシフト回路８の出力信号（ＰＯＲ＿ＨＶ）の電圧レベルがＬレベルに固定される。
【0050】
論理積回路９は、レベルシフト回路４Ａの出力信号（ＡＭＰＥＮ＿ＨＶ）と、レベルシフト回路８の出力信号（ＰＯＲ＿ＨＶ）との論理積が成り立つまで、ＬＶＳＦＴＥＮ信号の電圧レベルをＬレベルに固定する。すなわち、第１電源電圧ＤＶＤＤが立ち上がるまで（第１電源電圧ＤＶＤＤがレベルシフト回路８が正常に動作できる電圧になるまで）、ＬＶＳＦＴＥＮ信号の電圧レベルをＬレベルに固定する。これにより、レベルシフト回路５の出力信号ＯＵＴが固定される。
【0051】
レベルシフト回路４Ａは、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２を備えることで、インバータ５０のゲートの電圧レベルをＨレベルにして、インバータ５０の出力ＡＭＰＥＮ＿ＨＶの電圧レベルをＬレベルに固定している。
【0052】
ただし、この回路構成では、通常動作時に、第１信号であるＡＭＰＥＮ信号の電圧レベルをＨレベルにしたときに、図４に示すように、２つの電流経路が発生するため、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２に電流が流れることで、電力損失が生じる。
【0053】
また、この回路は、１Ｖ程度までしか有効にならないため、リセット回路７及びレベルシフト回路８を併用する必要がある。従って、第１電源電圧ＤＶＤＤが供給されるまで、レベルシフト回路５が誤動作しないように調整が必要となり、回路構成が複雑になる。特に、電源がＤ級アンプ６に供給される電源と異なるリセット回路７は、アナログ回路であるため、リセット回路７からレベルシフト回路８などにアナログ信号を伝送するための配線Ｗの引き回しを、手配線で行う必要がある（図６参照）。
【0054】
本開示の半導体装置であるレベルシフト回路４では、第１電源電圧ＤＶＤＤの電位が特定電位より低い間、つまり第１電源電圧ＤＶＤＤが未供給のとき、第１トランジスタ２０がオン状態になることで、第２電源電圧ＳＰＶＤＤを入力信号端子ＩＮ１に印加することができる。また第２トランジスタ３０が、第１電源電圧ＤＶＤＤの電位が特定電位より低い間、オン状態になることで、第２電源電圧ＳＰＶＤＤを出力信号端子ＯＵＴ１に印加することができる。これにより、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、第４トランジスタ１２にオフ状態を継続させ、また第５トランジスタ１３にオン状態を継続させることができる。また、第１電源電圧ＤＶＤＤの電位が特定電位より低い間は、インバータ５０の出力ＡＭＰＥＮ＿ＨＶの電圧レベルをＬレベルに固定できる。つまり、レベルシフト回路５の出力信号ＯＵＴを固定することで、上記のような大電流の発生、不要な音の発生などを抑制できる。
【0055】
また、レベルシフト回路４は、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２を利用することなく、インバータ５０の出力ＡＭＰＥＮ＿ＨＶの電圧レベルをＬレベルに固定できるため、プルダウン抵抗Ｒ１及びプルアップ抵抗Ｒ２における電力損失の発生を削減できる。
【0056】
また、図５に示すリセット回路７及びレベルシフト回路８を併用しないため、レベルシフト回路５が誤動作しないようにするための調整が不要になり、また回路構成が簡素化される。また、図６に示すアナログ信号を伝送するための配線Ｗの引き回しが付与になり、回路の製造コストを削減できる。また、配線Ｗから発生するノイズ対策が不要になる。
【0057】
なお、以上の説明に関して更に以下の付記を開示する。
【0058】
（付記１）
入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、前記第１信号を電位が前記第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が前記第１電源電圧とは異なる電位の第２電源電圧で動作する回路に前記第２信号を出力するレベルシフト部と、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記入力信号端子に接続される第１極性の第１トランジスタと、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記出力信号端子に接続される前記第１極性の第２トランジスタと、
を備える半導体装置。
入力信号端子及び反転入力信号端子を介して、第１電源電圧で動作する回路から出力された特定電位の第１信号を入力し、前記第１信号を電位が前記第１信号の電位とは異なる第２信号に変換し、出力信号端子を介して、電位が前記第１電源電圧とは異なる電位の第２電源電圧で動作する回路に前記第２信号を出力するレベルシフト部と、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記入力信号端子に接続される第１極性の第１トランジスタと、
ゲートに前記第１電源電圧が印加され、ソースに前記第２電源電圧が印加され、ドレインが前記出力信号端子に接続される前記第１極性の第２トランジスタと、
を備える半導体装置。
【0059】
（付記２）
前記第１トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記入力信号端子に印加し、
前記第２トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記出力信号端子に印加する、請求項１に記載の半導体装置。
前記第１トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記入力信号端子に印加し、
前記第２トランジスタは、前記第１電源電圧の電位が特定電位より低い場合、オン状態になることで、前記第２電源電圧を前記出力信号端子に印加する、請求項１に記載の半導体装置。
【0060】
（付記３）
前記レベルシフト部は、前記第１極性の第３トランジスタと、前記第１極性の第４トランジスタと、第２極性の第５トランジスタと、前記第１極性の第６トランジスタと、前記第１極性の第７トランジスタと、前記第２極性の第８トランジスタと、を備え、
前記第３トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第４トランジスタのソースに接続され、ゲートが前記出力信号端子と前記第７トランジスタのドレインと前記第８トランジスタのドレインに接続され、
前記第４トランジスタは、ソースが前記第３トランジスタのドレインに接続され、ドレインが前記第５トランジスタのドレインと反転出力信号端子と前記第６トランジスタのゲートに接続され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第５トランジスタのゲートに接続され、
前記第５トランジスタは、ソースが接地され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第４トランジスタのゲートに接続され、ドレインが前記第４トランジスタのドレインと前記反転出力信号端子と前記第６トランジスタのゲートに接続され、
前記第６トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第７トランジスタのソースに接続され、ゲートが前記第４トランジスタのドレインと前記反転出力信号端子と前記第５トランジスタのドレインに接続され、
前記第７トランジスタは、ソースが前記第６トランジスタのドレインに接続され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第８トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第８トランジスタのゲートに接続され、
前記第８トランジスタは、ソースが接地され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第７トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第７トランジスタのゲートに接続される、付記１に記載の半導体装置。
前記レベルシフト部は、前記第１極性の第３トランジスタと、前記第１極性の第４トランジスタと、第２極性の第５トランジスタと、前記第１極性の第６トランジスタと、前記第１極性の第７トランジスタと、前記第２極性の第８トランジスタと、を備え、
前記第３トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第４トランジスタのソースに接続され、ゲートが前記出力信号端子と前記第７トランジスタのドレインと前記第８トランジスタのドレインに接続され、
前記第４トランジスタは、ソースが前記第３トランジスタのドレインに接続され、ドレインが前記第５トランジスタのドレインと反転出力信号端子と前記第６トランジスタのゲートに接続され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第５トランジスタのゲートに接続され、
前記第５トランジスタは、ソースが接地され、ゲートが前記第１トランジスタのドレインと前記入力信号端子と前記第４トランジスタのゲートに接続され、ドレインが前記第４トランジスタのドレインと前記反転出力信号端子と前記第６トランジスタのゲートに接続され、
前記第６トランジスタは、ソースに前記第１電源電圧が印加され、ドレインが前記第７トランジスタのソースに接続され、ゲートが前記第４トランジスタのドレインと前記反転出力信号端子と前記第５トランジスタのドレインに接続され、
前記第７トランジスタは、ソースが前記第６トランジスタのドレインに接続され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第８トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第８トランジスタのゲートに接続され、
前記第８トランジスタは、ソースが接地され、ドレインが前記第２トランジスタのドレインと前記第３トランジスタのゲートと前記出力信号端子と前記第７トランジスタのドレインに接続され、ゲートが前記反転入力信号端子と前記第７トランジスタのゲートに接続される、付記１に記載の半導体装置。
【0061】
（付記４）
前記レベルシフト部は、Ｄ級アンプに適用される前記第２信号を出力する、付記１から３の何れか１つに記載の半導体装置。
前記レベルシフト部は、Ｄ級アンプに適用される前記第２信号を出力する、付記１から３の何れか１つに記載の半導体装置。
【符号の説明】
【0062】
１ 内部電源生成回路
２ 制御回路
３ レベルシフト回路
４ レベルシフト回路
４Ａ レベルシフト回路
５ レベルシフト回路
６ Ｄ級アンプ
７ リセット回路
８ レベルシフト回路
９ 論理積回路
１０ レベルシフト部
１０Ａ レベルシフト部
１１ 第３トランジスタ
１２ 第４トランジスタ
１３ 第５トランジスタ
１４ 第６トランジスタ
１５ 第７トランジスタ
１６ 第８トランジスタ
２０ 第１トランジスタ
３０ 第２トランジスタ
４０ インバータ
５０ インバータ
６０ トランジスタ
７０ トランジスタ
１００ 半導体装置
２ 制御回路
３ レベルシフト回路
４ レベルシフト回路
４Ａ レベルシフト回路
５ レベルシフト回路
６ Ｄ級アンプ
７ リセット回路
８ レベルシフト回路
９ 論理積回路
１０ レベルシフト部
１０Ａ レベルシフト部
１１ 第３トランジスタ
１２ 第４トランジスタ
１３ 第５トランジスタ
１４ 第６トランジスタ
１５ 第７トランジスタ
１６ 第８トランジスタ
２０ 第１トランジスタ
３０ 第２トランジスタ
４０ インバータ
５０ インバータ
６０ トランジスタ
７０ トランジスタ
１００ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
