特開 2025-60128 Ｄ級増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025060128

(43)【公開日】2025-04-10

(54)【発明の名称】Ｄ級増幅回路

(51)【国際特許分類】

   H03F 1/52 20060101AFI20250403BHJP

   H03F 3/217 20060101ALI20250403BHJP

【ＦＩ】

H03F1/52

H03F3/217

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023170664

(22)【出願日】2023-09-29

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】関谷 勇一

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA02

5J500AA17

5J500AA27

5J500AA41

5J500AA66

5J500AC56

5J500AF12

5J500AH09

5J500AH17

5J500AH25

5J500AH29

5J500AK15

5J500AK25

5J500AK33

5J500AK47

5J500AK53

5J500AK62

5J500AM09

5J500AM21

5J500AS05

5J500AT01

5J500AT06

5J500PF02

5J500PF06

5J500PF10

5J500PG06

5J500WU01

5J500WU09

(57)【要約】

【課題】遅延処理が行われた場合でも、異常の検出を正確に行うことが可能なＤ級増幅回路を提供する。
【解決手段】入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、信号増幅部を通過後の信号において、設定された時間以上連続して電圧降下が生じた場合に、異常として検出する異常検出部と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、
ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、
前記信号増幅部を通過後の信号において、設定された時間以上連続して電圧降下が生じた場合に、異常として検出する異常検出部と、を備える
Ｄ級増幅回路。

【請求項2】

前記異常検出部は、電界効果トランジスタと、前記電界効果トランジスタの入力端子に接続され、前記信号増幅部を通過後の信号の論理を反転させる第１反転回路と、前記電界効果トランジスタの出力端子に接続され、抵抗及び静電容量が並列に接続されてなる並列回路と、を備える
請求項１に記載のＤ級増幅回路。

【請求項3】

前記異常検出部は、前記電界効果トランジスタの出力端子に接続され、前記電界効果トランジスタの出力信号の論理を反転させる第２反転回路と、前記第２反転回路の出力信号と外部から入力された異常検出の有効を示す信号との論理積演算を行う論理積回路と、をさらに備える
請求項２に記載のＤ級増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、Ｄ級増幅回路に関する。

【背景技術】

【0002】

ＰＷＭ（Pulse Width Modulation）変調された信号をスイッチング素子による信号増幅部により増幅するＤ級増幅回路においては、非常に大きい出力のトランジスタを使用しているため、出力端子の地絡、又は、出力端子間の短絡等の異常が生じると、大電流が発生して回路を故障させるおそれがある。そのため、Ｄ級増幅回路においては、異常が検出された場合に回路を保護する保護回路の搭載が要求される。

【0003】

特許文献１には、そのような保護回路を搭載したＤ級増幅回路が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８－０１７２６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載のＤ級増幅回路では、ＰＷＭ変調された信号のレベルと信号増幅部から出力された信号のレベルとをサンプリング回路にて比較することにより、異常の検出を行なっている。

【0006】

一般的に、Ｄ級増幅回路では、信号増幅部の前段のプリドライバにおいて、スイッチング素子に貫通電流が流れるのを防止するための遅延処理を行う遅延処理部が設けられている。

【0007】

そのため、ＰＷＭ変調された信号のタイミングと信号増幅部から出力された信号のタイミングとの間にずれが生じ、遅延が大きくタイミングのずれが大きい場合、異常の検出を正確に行えないおそれがある。

【0008】

本開示は、上記の事情を踏まえ、遅延処理が行われた場合でも、異常の検出を正確に行うことが可能なＤ級増幅回路を提供することを目的とする。

【課題を解決するための手段】

【0009】

本開示のＤ級増幅回路は、入力された信号に対してＰＷＭ変調処理を行うＰＷＭ変調処理部と、ＰＷＭ変調された信号をスイッチング素子により増幅する信号増幅部と、前記信号増幅部を通過後の信号において、設定された時間以上連続して電圧降下が生じた場合に、異常として検出する異常検出部と、を備える。

【発明の効果】

【0010】

本開示のＤ級増幅回路によれば、遅延処理が行われた場合でも、異常の検出を正確に行うことができる。

【図面の簡単な説明】

【0011】

【図1】本開示の一実施形態のＤ級増幅回路を備えたＤ級増幅器の構成を示す図である。

【図2】上記Ｄ級増幅器におけるプリドライバの構成を示す図である。

【図3】上記Ｄ級増幅器における信号波形を示すグラフである。

【図4】比較例のＤ級増幅器の構成を示す図である。

【図5】比較例のＤ級増幅器における信号波形を示すグラフである。

【発明を実施するための形態】

【0012】

次に、本開示の実施形態を図面に基づいて説明する。図１は、本開示の一実施形態のＤ級増幅回路を備えたＤ級増幅器１の回路構成を示す図である。図２は、上記Ｄ級増幅器１におけるプリドライバ２０Ｐの構成を示す図である。

【0013】

図１に示すように、本実施形態のＤ級増幅器１は、Ｄ級増幅回路としてのＬＳＩ（Large Scale Integration）１０と、ＬＳＩ１０に対して電源を供給する外部電源５０と、ＬＳＩ１０に対して音声のデジタル信号ＤＳを出力するデジタル信号出力部５１と、を備える。Ｄ級増幅器１には、負荷としてスピーカＲＳＰが接続される。

【0014】

ＬＳＩ１０は、入力されたデジタル信号ＤＳに対してＰＷＭ変調処理を行うＰＷＭ変調処理部１１と、スピーカ出力のプラス側の信号を処理するプラス側信号回路部１２と、スピーカ出力のマイナス側の信号を処理するマイナス側信号回路部１３と、ＬＳＩ１０の全体の動作制御を行う制御部１４と、を備える。

【0015】

プラス側信号回路部１２は、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰに対して遅延処理を行う遅延処理部２１Ｐ（図２に表示）を備えたプリドライバ２０Ｐと、プリドライバ２０Ｐを通過後の信号をスイッチング素子３１Ｐにより増幅する信号増幅部３０Ｐと、信号増幅部３０Ｐを通過後の信号の異常を検出する異常検出部４０Ｐと、を備える。

【0016】

信号増幅部３０Ｐは、Ｄ級増幅回路の最終出力段であり、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１から構成されるスイッチング素子３１Ｐを備える。各トランジスタＰ１及びＮ１は、それぞれ例えば電界効果トランジスタ等により構成されている。

【0017】

ＰチャネルトランジスタＰ１のソース端子は、配線抵抗Ｒ１及び配線抵抗ＲＯＵＴを介して外部電源５０に接続されている。また、ＮチャネルトランジスタＮ１のソース端子は、配線抵抗Ｒ２を介してグランドに接続されている。また、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１のドレイン端子同士が接続され、この接続点がスピーカのプラス側出力端子ＳＰＯＵＴＰに接続されている。

【0018】

プリドライバ２０Ｐは、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰを２系統に分配して、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する。

【0019】

また、プリドライバ２０Ｐは、スイッチング素子３１Ｐに貫通電流が流れるのを防止するため、ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１に正出力信号ＰＷＭＰを出力する際に、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないように、遅延処理を行う。

【0020】

ここで、遅延処理は、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないようにする処理であって、例えば、スイッチングのオン・オフの切り替わり時に、２つのトランジスタＰ１及びＮ１ともにオフになるデッドタイムを設ける等、どのような処理であってもよい。

【0021】

図２に示すように、プリドライバ２０Ｐは、遅延処理部２１Ｐを備える。遅延処理部２１Ｐは、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する信号に対して共通に遅延処理を行う共通遅延処理部２２Ｐと、ＰチャネルトランジスタＰ１のゲート端子及びＮチャネルトランジスタＮ１のゲート端子に出力する信号に対して個別に遅延処理を行う個別遅延処理部２３Ｐと、を備える。

【0022】

共通遅延処理部２２Ｐは、複数のバッファ回路、複数のバッファ抵抗、及び、複数のバッファコンデンサ等から構成される。本実施形態の構成では、スイッチング素子３１Ｐを通過後の信号は、通過前の信号に対して論理が反転される。そのため、共通遅延処理部２２Ｐは、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰの論理を反転させるＮＯＴ回路を含み、ＰＷＭ変調処理された信号の正出力信号ＰＷＭＰと、信号増幅部３０Ｐを通過後の信号とが同相となるように構成されている。個別遅延処理部２３Ｐは、バッファ回路から構成される。

【0023】

なお、遅延処理部２１Ｐの構成は、上記の構成に限らず、２つのトランジスタＰ１及びＮ１が同時にオン状態とならないよう処理する回路であれば、どのような回路としてもよい。

【0024】

異常検出部４０Ｐは、信号増幅部３０Ｐを通過後の信号において、設定された時間以上連続して電圧降下が生じた場合に、異常として検出する。

【0025】

詳細には、異常検出部４０Ｐは、Ｐチャネルトランジスタ４１Ｐと、Ｐチャネルトランジスタ４１Ｐの入力端子であるゲート端子に接続され、信号増幅部３０Ｐを通過後の信号の論理を反転させるＮＯＴ回路４２Ｐと、Ｐチャネルトランジスタ４１Ｐの出力端子であるドレイン端子に接続され、抵抗Ｒ５及び静電容量Ｃ１が並列に接続されてなるＲＣ並列回路４３Ｐと、Ｐチャネルトランジスタ４１Ｐのドレイン端子に接続され、Ｐチャネルトランジスタ４１Ｐの出力信号の論理を反転させるＮＯＴ回路４４Ｐと、ＮＯＴ回路４４Ｐの出力信号と外部から入力された異常検出の有効を示す信号ＥＮＰとの論理積演算を行うＡＮＤ回路４５Ｐと、を備える。

【0026】

ＮＯＴ回路４２Ｐは、本開示の技術における第１反転回路の一例である。ＮＯＴ回路４４Ｐは、本開示の技術における第２反転回路の一例である。ＡＮＤ回路４５Ｐは、本開示の技術における論理積回路の一例である。

【0027】

Ｐチャネルトランジスタ４１Ｐは、電界効果トランジスタにより構成されている。Ｐチャネルトランジスタ４１Ｐの接地端子であるソース端子は、配線抵抗ＲＯＵＴを介して外部電源５０に接続されている。

【0028】

ＡＮＤ回路４５Ｐは、ＮＯＴ回路４４Ｐの出力信号及び信号ＥＮＰがともにハイレベル状態場合に、出力信号端子ＥＲＲＰから異常を検知したことを示す信号、すなわち、ハイレベル信号を出力する。ＡＮＤ回路４５Ｐの出力信号端子ＥＲＲＰは、制御部１４に接続されている。

【0029】

制御部１４は、ＡＮＤ回路４５Ｐの出力信号端子ＥＲＲＰに基づいて、Ｄ級増幅器１において異常が発生しているか否かを判定し、異常が発生している場合には、スイッチング素子３１Ｐへの電源の供給を停止して、スイッチング素子３１Ｐを保護する。

【0030】

マイナス側信号回路部１３は、ＰＷＭ変調処理された信号の反転出力信号ＰＷＭＮに対して遅延処理を行う遅延処理部を備えたプリドライバ２０Ｍと、プリドライバ２０Ｍを通過後の信号をスイッチング素子３１Ｍにより増幅する信号増幅部３０Ｍと、信号増幅部３０Ｍを通過後の信号の異常を検出する異常検出部４０Ｍと、を備える。

【0031】

マイナス側信号回路部１３は、プリドライバ２０ＭにＰＷＭ変調処理された信号の反転出力信号ＰＷＭＮが入力される点、及び、スイッチング素子３１ＭのＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２のドレイン端子同士の接続点がスピーカのマイナス側出力端子ＳＰＯＵＴＭに接続されている点以外は、上記のプラス側信号回路部１２と同様の構成のため、説明を省略する。

【0032】

Ｄ級増幅器１では、プラス側出力端子ＳＰＯＵＴＰとマイナス側出力端子ＳＰＯＵＴＭとの間に、負荷であるスピーカＲＳＰを接続することにより、入力されたデジタル信号ＤＳに対応する音声を再生することができる。

【0033】

次に、プラス側信号回路部１２の異常検出部４０Ｐ及びマイナス側信号回路部１３の異常検出部４０Ｍにおける異常検出処理について詳細に説明する。異常検出部４０Ｐにおける処理と異常検出部４０Ｍにおける処理は基本的に同じであるため、ここでは、異常検出部４０Ｐを例として説明する。図３は、上記Ｄ級増幅器１における信号波形を示すグラフである。

【0034】

図３の「通常時」の領域に示すように、出力端子の地絡、又は、出力端子間の短絡等の異常が生じていない状態、すなわち、Ｄ級増幅器１が正常に作動している状態において、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰにおけるハイレベル信号は、閾値電圧ＶＴｈを上回るレベルとなる。

【0035】

ここで、閾値電圧ＶＴｈとしては、一例として下記の値とすることができる。例えば、一般的なスピーカ出力電力の仕様として、電源電圧が５Ｖ、出力が１Ｗ、負荷抵抗が８Ωの場合、最大出力電流は８００ｍＡ程度になる。出力端子の地絡、又は、出力端子間の短絡等により、スイッチング素子３１Ｐにおいて８００ｍＡ以上の電流が流れた場合の信号ＳＰＯＵＴＰの電圧レベルを基準として、閾値電圧ＶＴｈを決定してもよい。

【0036】

ノードＡは、信号増幅部３０Ｐの電圧降下を検知する電圧降下検知信号を示すノードであり、信号増幅部３０Ｐを通過後の信号の論理を反転させるＮＯＴ回路４２Ｐの出力端である。信号増幅部３０Ｐにおいて電圧降下が生じている場合、ノードＡの信号がハイレベル状態となる。

【0037】

ＮＯＴ回路４２Ｐは、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰにおいて、閾値電圧ＶＴｈを上回るハイレベル信号部分のみをローレベルに反転して出力する。また、ＮＯＴ回路４２Ｐは、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰにおいて、閾値電圧ＶＴｈ以下の信号はローレベルとみなし、当該ローレベル部分をハイレベルに反転して出力する。

【0038】

ノードＢは、Ｐチャネルトランジスタ４１Ｐの出力端、すなわち、Ｐチャネルトランジスタ４１Ｐのドレイン端子であり、ノードＡの反転信号が出力される。

【0039】

ただし、ノードＢには、抵抗Ｒ５及び静電容量Ｃ１が並列に接続されてなるＲＣ並列回路４３Ｐが接続されている。そのため、ノードＢにおけるハイレベル信号がローレベル信号に変化する、すなわち、ハイレベル信号が閾値電圧ＶＴｈ以下の信号に変化する際に、抵抗Ｒ５及び静電容量Ｃ１の時定数分の時間が必要となる。

【0040】

ノードＣは、信号増幅部３０Ｐの異常を検知する異常検知信号を示すノードであり、Ｐチャネルトランジスタ４１Ｐの出力信号の論理を反転させるＮＯＴ回路４４Ｐの出力端である。信号増幅部３０Ｐにおいて異常が生じている場合、ノードＣの信号がハイレベル状態となる。

【0041】

ＮＯＴ回路４４Ｐは、Ｐチャネルトランジスタ４１Ｐの出力信号において、閾値電圧ＶＴｈを上回るハイレベル信号部分のみをローレベルに反転して出力する。また、ＮＯＴ回路４４Ｐは、Ｐチャネルトランジスタ４１Ｐの出力信号において、閾値電圧ＶＴｈ以下の信号はローレベルとみなし、当該ローレベル部分をハイレベルに反転して出力する。

【0042】

先ず、音声再生開始時には、信号ＳＰＯＵＴＰはローレベル状態であるため、電圧降下検知信号であるノードＡは、必ずハイレベル状態となる。その際に、ノードＢはローレベル状態となり、それを受けてノードＣがハイレベル状態となる。

【0043】

この状態でのノードＣのハイレベル状態を異常として検出しないように、音声再生開始時には信号ＥＮＰをローレベル状態とし、ＡＮＤ回路４５Ｐから異常検出信号を出力させないようにしている。そして、音声再生開始後に、信号ＥＮＰをハイレベル状態とし、以降ノードＣがハイレベル状態になった場合に、異常を検出するようにしている。

【0044】

出力端子の地絡、又は、出力端子間の短絡等の異常が生じていない通常時において、ノードＡは、ハイレベル状態とローレベル状態とが繰り返し発生するが、その反転信号であるノードＢは、一度ハイレベル状態になると、ローレベル状態となるために、抵抗Ｒ５及び静電容量Ｃ１により決定される時定数分の時間が必要となる。

【0045】

信号ＰＷＭＰでは、通常時において最も長くローレベル状態が連続する場合の最大連続時間が仕様により定まっているため、抵抗Ｒ５及び静電容量Ｃ１により、最大連続時間よりも余裕を持たせた時間である非検出時間分の時定数を確保することにより、通常時にノードＢがローレベル状態となることがなくなる。

【0046】

その結果、通常時にノードＣがハイレベル状態になることがなくなるため、通常時に異常が検出されることがなくなる。

【0047】

一例として、通常時において最も長くローレベル状態が連続する場合の最大連続時間に余裕を持たせた時間である非検出時間を１００μＳとし、ノードＢが１００μＳ以上ローレベル状態になった場合に、異常を検出するようにする場合、抵抗Ｒ５は１ＭΩ、静電容量Ｃ１は１００ｐＦとすればよい。

【0048】

出力端子の地絡又は出力端子間の短絡等の異常の発生時においては、ノードＡはハイレベル状態を維持しつづけるため、ノードＢは徐々にローレベル状態となり、閾値電圧ＶＴｈ以下の信号になった際に、ノードＣがハイレベル状態となり、異常が検出される。

【0049】

ここで、本実施形態のＤ級増幅器１の効果を分かりやすく説明するため、比較例のＤ級増幅器１００について説明する。図４は、比較例のＤ級増幅器の構成を示す図である。図５は、比較例のＤ級増幅器における信号波形を示すグラフである。

【0050】

図４に示すように、比較例のＤ級増幅器１００は、本実施形態のＤ級増幅器１と比較して、プラス側信号回路部１２の異常検出部１４０Ｐ及びマイナス側信号回路部１３の異常検出部１４０Ｍの構成が異なる。異常検出部１４０Ｐにおける処理と異常検出部１４０Ｍにおける構成及び処理は基本的に同じであるため、ここでは、異常検出部１４０Ｐを例として説明する。

【0051】

異常検出部１４０Ｐは、入力された２つの信号の論理積演算を行うＡＮＤ回路１４１Ｐと、入力された信号の論理を反転させるＮＯＴ回路１４２Ｐと、を備える。

【0052】

ＡＮＤ回路１４１Ｐには、２つのトランジスタＰ１及びＮ１の接続点から出力され、ＮＯＴ回路１４２Ｐにより反転された信号ＩＮＶＰと、ＰＷＭ変調された信号ＰＷＭＰである基準信号ＩＮＰとが入力される。

【0053】

異常検出部１４０Ｐは、ＡＮＤ回路１４１Ｐにより、信号ＩＮＶＰ及び基準信号ＩＮＰがともにハイレベル状態場合に、出力信号端子ＥＲＲＰから異常を検知したことを示す信号、すなわち、ハイレベル信号を出力する。

【0054】

換言すると、異常検出部１４０Ｐは、信号ＩＮＶＰを、基準信号ＩＮＰに基づいてサンプリングし、信号ＩＮＶＰ及び基準信号ＩＮＰの２つの信号を比較することにより、異常の検出を行う。

【0055】

この場合、２つの信号のタイミングにずれが生じていると、異常の検出を正確に行えないおそれがある。

【0056】

本実施形態のＤ級増幅器１及び比較例のＤ級増幅器１００における遅延処理部２１Ｐでは、最大３００ｎｓ程度の遅延が発生する。また、信号増幅部３０Ｐにおいても、遅延処理部２１Ｐと比較したら小さいが、数ｎｓ程度の遅延が発生する。

【0057】

比較例のＤ級増幅器１００では、ＰＷＭ変調された信号ＰＷＭＮを基準信号ＩＮＰとし、この基準信号ＩＮＰと、信号増幅部３０Ｐを通過後にＮＯＴ回路４２Ｐにより反転された信号ＩＮＶＰの２つの信号を比較している。

【0058】

この場合、図５に示すように、信号増幅部３０Ｐを通過後の信号ＳＰＯＵＴＰは、遅延処理部２１Ｐ及び信号増幅部３０Ｐにおいて大きく遅延が発生するため、２つの信号のタイミングにずれ（遅延時間ＴＤ）が生じ、２つの信号を同じタイミングで比較できないため、異常の検出を正確に行うことができない。

【0059】

その結果、例えば、図５の「通常時」の領域に示すように、異常が発生していない領域でも、異常の誤検出が発生してしまう。

【0060】

これに対して、本実施形態のＤ級増幅器１では、プリドライバ２０Ｐ及び信号増幅部３０Ｐを通過する前の信号である信号ＰＷＭＰを基準信号として用いたサンプリングを行わないようにして、上記の遅延処理の影響をなくしている。

【0061】

また、本実施形態の異常検出部４０Ｐでは、異常検出部４０Ｐに、抵抗Ｒ５及び静電容量Ｃ１が並列に接続されてなるＲＣ並列回路４３Ｐを設けたことにより、ＲＣ並列回路４３Ｐにより決定される非検出時間以下の時間で、ノードＡにおいてハイレベル状態とローレベル状態とが周期的に発生する状態では異常が検出されないため、通常時に異常が誤検出されることがなくなる。

【0062】

また、本実施形態の異常検出部４０Ｐでは、出力端子の地絡又は出力端子間の短絡等の異常が発生して、非検出時間を上回る長さの時間、ノードＡにおいて連続してローレベル状態となった場合には、異常として検出することができる。

【0063】

そのため、本実施形態のＤ級増幅器１によれば、遅延処理が行われた場合でも、異常の検出を正確に行うことができる。

【0064】

［変形例］
以上、本開示のＤ級増幅回路の好ましい実施形態について説明したが、本開示のＤ級増幅回路は上記実施形態の態様に限らず、種々の変更を行ってもよい。

【0065】

例えば、上記実施形態では、異常検出部４０Ｐ及び異常検出部４０Ｍのトランジスタとして、Ｐチャネルトランジスタを用いていたが、これに限らず、Ｎチャネルトランジスタを用いてもよい。

【0066】

なお、異常検出部４０Ｐ及び異常検出部４０ＭのトランジスタとしてＮチャネルトランジスタを用いる場合には、Ｎチャネルトランジスタの周辺回路を適宜変更すればよい。

【0067】

また、上記実施形態では、ＰＷＭ変調処理部１１にデジタル信号を入力するデジタル方式のＤ級増幅回路としていたが、ＰＷＭ変調処理部１１にアナログ信号を入力するアナログ方式のＤ級増幅回路としてもよい。

【符号の説明】

【0068】

１、１００ Ｄ級増幅器
１１ 変調処理部
１２ プラス側信号回路部
１３ マイナス側信号回路部
１４ 制御部
２０Ｍ、２０Ｐ プリドライバ
２１Ｐ 遅延処理部
２２Ｐ 共通遅延処理部
２３Ｐ 個別遅延処理部
３０Ｍ、３０Ｐ 信号増幅部
３１Ｍ、３１Ｐ スイッチング素子
４０Ｍ、４０Ｐ 異常検出部
４１Ｍ、４１Ｐ Ｐチャネルトランジスタ
４２Ｍ、４２Ｐ ＮＯＴ回路
４３Ｍ、４３Ｐ ＲＣ並列回路
４４Ｍ、４４Ｐ ＮＯＴ並列回路
４５Ｍ、４５Ｐ ＡＮＤ回路
５０ 外部電源
５１ デジタル信号出力部
１４０Ｍ、１４０Ｐ 異常検出部
１４１Ｍ、１４１Ｐ ＡＮＤ回路
１４２Ｍ、１４２Ｐ ＮＯＴ回路

【図1】

【図2】

【図3】

【図4】

【図5】