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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025006189
(43)【公開日】2025-01-17
(54)【発明の名称】データ転送制御装置および情報処理装置
(51)【国際特許分類】
G06F 13/28 20060101AFI20250109BHJP
【ＦＩ】
G06F13/28 310C
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023106833
(22)【出願日】2023-06-29
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】鈴木 利彦
(72)【発明者】
【氏名】木村 崇彦
(57)【要約】
【課題】ＤＳＣ（ディスクリプタ）がメモリに連続して格納されていない場合においても、回路規模の増大を抑制しつつ、装置の性能を向上できるようにする。
【解決手段】ＤＭＡ（Direct Memory Access）による装置間のデータ転送をＤＳＣに基づき実行する制御装置は、メモリの第１アドレスに格納された第１ＤＳＣと、メモリに格納された１以上のＤＳＣとを含む所定数のＤＳＣに相当するサイズのデータを第１アドレスからバッファに書き込み、当該データに基づき、メモリにＤＳＣが第１ＤＳＣから連続して格納されているか否かを判定し、連続していない場合、当該データのうちの、第１ＤＳＣから連続する１以上のＤＳＣにおける最後の第２ＤＳＣに続くデータをバッファから破棄し、第２ＤＳＣが示すメモリの第２アドレスから、第２アドレスに格納された第３ＤＳＣを含む所定数のＤＳＣに相当するサイズのデータをバッファに書き込む。
【選択図】図６
【解決手段】ＤＭＡ（Direct Memory Access）による装置間のデータ転送をＤＳＣに基づき実行する制御装置は、メモリの第１アドレスに格納された第１ＤＳＣと、メモリに格納された１以上のＤＳＣとを含む所定数のＤＳＣに相当するサイズのデータを第１アドレスからバッファに書き込み、当該データに基づき、メモリにＤＳＣが第１ＤＳＣから連続して格納されているか否かを判定し、連続していない場合、当該データのうちの、第１ＤＳＣから連続する１以上のＤＳＣにおける最後の第２ＤＳＣに続くデータをバッファから破棄し、第２ＤＳＣが示すメモリの第２アドレスから、第２アドレスに格納された第３ＤＳＣを含む所定数のＤＳＣに相当するサイズのデータをバッファに書き込む。
【選択図】図６
【特許請求の範囲】
【請求項1】
ＤＭＡ（Direct Memory Access）による処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置であって、
第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、データ転送制御装置。
第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、データ転送制御装置。
【請求項2】
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから第２処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記第１処理装置のプロセッサに通知する、
請求項１に記載のデータ転送制御装置。
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから第２処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記第１処理装置のプロセッサに通知する、
請求項１に記載のデータ転送制御装置。
【請求項3】
前記制御部は、
前記プロセッサからの再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
請求項２に記載のデータ転送制御装置。
前記プロセッサからの再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
請求項２に記載のデータ転送制御装置。
【請求項4】
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
【請求項5】
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
【請求項6】
プロセッサと、
メモリと、
ＤＭＡ（Direct Memory Access）による情報処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置と、を備え、
前記データ転送制御装置は、
前記メモリの第１アドレスに格納された第１ディスクリプタと、前記メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、情報処理装置。
メモリと、
ＤＭＡ（Direct Memory Access）による情報処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置と、を備え、
前記データ転送制御装置は、
前記メモリの第１アドレスに格納された第１ディスクリプタと、前記メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データ転送制御装置および情報処理装置に関する。
【背景技術】
【0002】
ストレージ装置が備える複数のＣＭ（Controller Module）間のデータ転送は、ＣＭが備えるデータ転送制御装置、例えばＤＭＡ（Direct Memory Access）コントローラによるＤＭＡにより実行される。ＤＭＡは、以下の（１）～（３）の処理を含む。
【0003】
（１）ディスクリプタのフェッチ
ＣＭのＣＰＵ（Central Processing Unit）がメモリに１以上のディスクリプタ（ＤＳＣ：Descriptor）を書き込み、ＤＳＣを書き込んだ先頭のメモリアドレスとＤＳＣ数とをＤＭＡコントローラに通知することで、ＤＭＡを起動する。
ＣＭのＣＰＵ（Central Processing Unit）がメモリに１以上のディスクリプタ（ＤＳＣ：Descriptor）を書き込み、ＤＳＣを書き込んだ先頭のメモリアドレスとＤＳＣ数とをＤＭＡコントローラに通知することで、ＤＭＡを起動する。
【0004】
ＤＳＣは、所定のフォーマットを有する所定サイズ（例えば６４バイト）のデータである。ＤＳＣには、ＤＭＡによるデータの転送元メモリアドレス及び転送先メモリアドレス，データ転送長（転送サイズ），次のディスクリプタが書き込まれたＤＳＣメモリアドレス等が含まれる。
【0005】
ＤＭＡコントローラは、ＣＰＵから通知されたメモリアドレスからＤＳＣをフェッチする。なお、ＤＭＡコントローラは、（２）の処理で参照したＤＳＣにＤＳＣメモリアドレスが含まれる場合、当該ＤＳＣメモリアドレスから次のＤＳＣをフェッチする。
【0006】
（２）データ転送
ＤＭＡコントローラは、ＤＳＣに従い、転送元メモリアドレスからデータ転送長のデータをリードし、転送先メモリアドレスにデータをライトする。転送先メモリアドレスは、他のＣＭのメモリの空間である。
ＤＭＡコントローラは、ＤＳＣに従い、転送元メモリアドレスからデータ転送長のデータをリードし、転送先メモリアドレスにデータをライトする。転送先メモリアドレスは、他のＣＭのメモリの空間である。
【0007】
（３）完了割り込み
ＤＭＡコントローラは、上記（１）及び（２）の処理をＣＰＵから通知されたＤＳＣ数の回数実行した場合、ＣＰＵに完了の割り込みを発行する。
ＤＭＡコントローラは、上記（１）及び（２）の処理をＣＰＵから通知されたＤＳＣ数の回数実行した場合、ＣＰＵに完了の割り込みを発行する。
【0008】
ところで、ＤＭＡコントローラによる上記（２）の処理にかかる時間は、データ転送長に応じて変化する。データ転送長が小さい場合、例えばデータ転送長が４Ｋ（キロ）バイト未満である場合、データの転送には、１μｓ（マイクロ秒）程度の時間がかかる。当該時間は、データ転送長が大きくなるにつれて増加していく。
【0009】
一方、ＤＭＡコントローラによる上記（１）の処理にかかる時間も１μｓ程度である。このため、データ転送長が小さいデータの転送が連続して複数回実行される場合、複数回のデータの転送にかかる時間に対して、複数回のＤＳＣのリードにかかる時間が無視できず、ＤＭＡコントローラを含むＣＭの性能低下が生じ得る。
【0010】
上記（１）の処理にかかる時間の内訳は、ＤＳＣのリードの準備やメモリとの通信にかかる時間が支配的であり、固定長（６４バイト）のＤＳＣのリード（転送）にかかる時間は僅かである。従って、１回のリード動作で複数のＤＳＣをまとめてリードしたとしても、複数のＤＳＣのフェッチにかかる時間を１μｓ程度に抑えることができ、１つあたりのＤＳＣについて上記（１）の処理にかかる時間を短縮できる。
【0011】
しかし、複数のＤＳＣのうち、最初のＤＳＣのＤＳＣメモリアドレスはＣＰＵから通知されるが、２つ目以降のＤＳＣのＤＳＣメモリアドレスは、１つ前のＤＳＣのリード完了後に、当該ＤＳＣに設定されたＤＳＣメモリアドレスから特定される。このため、２つ目以降のＤＳＣのＤＳＣメモリアドレスを１つ前のＤＳＣのリード完了前に特定できない。
【0012】
例えば、複数のＤＳＣがメモリの連続領域に格納されていると仮定して、ＣＰＵから通知されたＤＳＣメモリアドレスから複数のＤＳＣを投機的にフェッチ（以下、「投機リード」と表記する場合がある）する技術が知られている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開２００８－１７１４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
メモリにおけるＤＳＣの格納場所は、柔軟性を確保するため、連続領域又は非連続領域に自由に配置される。このため、ＤＳＣが非連続領域に格納されている場合、例えばＣＭ間の緊急メッセージの転送においてＤＳＣが離散した記憶領域（離散ＤＳＣ領域）に格納されている場合、投機リードで得られたデータが適切なＤＳＣでないこと、換言すれば投機リードに失敗することがある。
【0015】
上述した不都合は、ストレージ装置の複数のＣＭ間におけるデータ転送に限定されるものではなく、種々の情報処理装置間におけるデータ転送においても同様に生じ得る。
【0016】
１つの側面では、本発明は、ディスクリプタがメモリに連続して格納されていない場合においても、回路規模の増大を抑制しつつ、情報処理装置の性能を向上できるようにすることを目的の１つとする。
【課題を解決するための手段】
【0017】
１つの側面では、データ転送制御装置は、ＤＭＡによる処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置であって、以下の処理を行なう制御部を備えてよい。前記制御部は、第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込んでよい。また、前記制御部は、読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定してよい。さらに、前記制御部は、前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄してよい。また、前記制御部は、前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込んでよい。
【発明の効果】
【0018】
１つの側面では、本発明は、ディスクリプタがメモリに連続して格納されていない場合においても、回路規模の増大を抑制しつつ、情報処理装置の性能を向上できる。
【図面の簡単な説明】
【0019】
【図1】一実施形態に係るストレージ装置の構成例を示すブロック図である。
【図3】ＤＳＣ部による比較例に係るフェッチ処理を説明するための図である。
【図4】ＤＳＣ部による投機リード処理の一例を説明するための図である。
【図5】投機リード処理におけるエラーの発生例を示す図である。
【図6】一実施形態に係る制御部の構成例を示すブロック図である。
【図7】ＣＭ間で発生する通信における各動作の一例を示す図である。
【図9】ＤＳＣのプリフェッチの他の例を示す図である。
【図10】プリフェッチの有無による性能の測定結果の一例を示す図である。
【図12】一実施形態に係るＣＭの動作例を説明するためのフローチャートである。
【図13】一実施形態に係るＣＭにおけるリカバリ処理の動作例を説明するためのフローチャートである。
【図14】一実施形態に係るストレージ装置の動作例を説明するためのシーケンス図である。
【図15】一実施形態に係るストレージ装置の動作例を説明するためのシーケンス図である。
【図16】一実施形態に係るストレージ装置の動作例を説明するためのシーケンス図である。
【発明を実施するための形態】
【0020】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形又は技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
【0021】
〔Ａ〕一実施形態の構成例
図１は、一実施形態に係るストレージ装置１の構成例を示すブロック図である。ストレージ装置１は、コンピュータシステム又は情報処理システムの一例であり、例示的に、複数（図１の例では２台）のＣＭ２（図１では「ＣＭ＃０」，「ＣＭ＃１」と表記する）を備える。
図１は、一実施形態に係るストレージ装置１の構成例を示すブロック図である。ストレージ装置１は、コンピュータシステム又は情報処理システムの一例であり、例示的に、複数（図１の例では２台）のＣＭ２（図１では「ＣＭ＃０」，「ＣＭ＃１」と表記する）を備える。
【0022】
なお、図１では図示を省略するが、ストレージ装置１は複数の記憶装置を備えてよい。記憶装置は、種々のデータやプログラム等の情報を格納するハードウェアの一例である。記憶装置としては、ＨＤＤ（Hard Disk Drive）等の磁気ディスク装置，ＳＳＤ等の半導体ドライブ装置，不揮発性メモリ等の各種ストレージが挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ，ＳＣＭ（Storage Class Memory），ＲＯＭ（Read Only Memory）等が挙げられる。
【0023】
ＣＭ２は、ストレージ装置１の種々の制御を行なう処理装置，制御装置，コンピュータ又は情報処理装置の一例である。ＣＭ＃０は第１処理装置の一例であり、ＣＭ＃１は第２処理装置の一例である。ＣＭ２は、ストレージ装置１において冗長化（図１の例では二重化）されており、ストレージ装置１の制御に用いる制御情報等のデータを共有、例えば同期するために、複数のＣＭ２間でデータの転送を行なう。一実施形態では、当該データの転送がＤＭＡによって実施されるものとする。
【0024】
ＣＭ２は、ハードウェア構成として、例示的に、ＣＰＵ２ａ，メモリ２ｂ，ＰＣＩ（Peripheral Component Interconnect）スイッチ２ｃ及びＤＭＡ装置３を備えてよい。なお、図１では図示を省略するが、ＣＭ２は上述した記憶装置を備えてもよい。ＣＰＵ２ａ，メモリ２ｂ及びＰＣＩスイッチ２ｃ（並びに記憶装置）間は、バス２ｄを介して相互に通信可能に接続されてよい。
【0025】
バス２ｄは、１以上のチップセットと、複数種類のバスとを備えてよい。例えば、チップセットとＣＰＵ２ａとの間はＣＰＵバス，チップセットとメモリ２ｂとの間はメモリバス，チップセットとＰＣＩスイッチ２ｃとの間はＰＣＩｅ（PCI Express）バス等により相互に通信可能に接続されてよい。なお、ＣＰＵ２ａ及びメモリをバス２ｄに接続する第１チップセットはＣＰＵ２ａに実装されてもよい。また、ＰＣＩスイッチ２ｃはＰＣＩスイッチ２ｃをバス２ｄに接続する第２チップセットに含まれてもよい。この場合、第１チップセットと第２チップセットとの間はシステムバスを介して相互に通信可能に接続されてもよい。バス２ｄは、その他の既知の種々の態様で実装されてもよい。
【0026】
ＣＰＵ２ａは、種々の制御や演算を行なうプロセッサ又は演算処理装置の一例である。なお、ＣＰＵ２ａは、複数のプロセッサを含むマルチプロセッサであってもよいし、複数のプロセッサコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。
【0027】
ＣＭ２は、ＣＰＵ２ａに代えて又は加えて、種々のプロセッサを備えてもよい。プロセッサとしては、例えば、ＭＰＵ，ＡＰＵ，ＤＳＰ，ＡＳＩＣ，ＦＰＧＡ等の集積回路（ＩＣ）が挙げられる。ＭＰＵはMicro Processing Unitの略称である。ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称である。ＡＳＩＣはApplication Specific ICの略称であり、ＦＰＧＡはField Programmable Gate Arrayの略称である。
【0028】
メモリ２ｂは、種々のデータやプログラム等の情報を格納するハードウェアの一例である。メモリ２ｂとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）を含むＤＩＭＭ（Dual Inline Memory Module）等の揮発性メモリ，ＰＭ（Persistent Memory）等の不揮発性メモリ、の一方又は双方が挙げられる。
【0029】
例えば、ＣＭ２のＣＰＵ２ａは、記憶装置等に格納された所定のプログラムをメモリ２ｂに展開して実行することにより、ＣＭ２としての機能を実現できる。
【0030】
ＰＣＩスイッチ２ｃは、ＰＣＩｅ規格に準拠したスイッチであり、ＣＰＵ２ａ及びメモリ２ｂの各々とＤＭＡ装置３との間，自身のＣＭ２と他のＣＭ２が備えるＰＣＩスイッチ２ｃとの接続及び通信の制御等を行なう通信ＩＦ（Interface）の一例である。例えば、ＰＣＩスイッチ２ｃは、ＤＭＡ装置３と複数のＰＣＩｅバス（レーン）を介して相互に通信可能に接続されてよい。また、ＰＣＩスイッチ２ｃは、他のＣＭ２が備えるＰＣＩスイッチ２ｃと複数のＰＣＩｅバス（レーン）を介して相互に通信可能に接続されてよい。
【0031】
なお、図１では図示を省略するが、ＣＭ２は、他の種々の通信規格、例えばイーサネット（登録商標），インフィニバンド，ミリネット等の種々の通信規格に準拠したアダプタを含んでもよい。当該アダプタは、無線及び有線の一方又は双方の通信方式に対応してよい。また、当該アダプタは、例えば、ＦＣ（Fibre Channel）等の光通信に準拠してもよい。
【0032】
ＤＭＡ装置３は、ＤＭＡによるＣＭ２間のデータ転送をＤＳＣに基づき実行するデータ転送制御装置又はＤＭＡコントローラの一例であり、メモリ２ｂ及び他のＣＭ２が備えるメモリ２ｂに対するＤＭＡを実行する。
【0033】
ＤＭＡ装置３は、例えば、ＤＭＡにおいて、ＣＰＵ２ａを経由せずにメモリ２ｂに（直接）アクセスする。ＣＰＵ２ａを経由しないとは、例えばＣＰＵコアによるメモリ２ｂへのアクセスの制御が介在しないことを意味してよい。例えば、第１チップセットがＣＰＵ２ａに実装される場合には、ＤＭＡ装置３は、ＤＭＡにおいて第１チップセットを経由する経路でメモリ２ｂにアクセスしてよい。
【0034】
例えば、ＣＭ＃０のＤＭＡ装置３は、ＣＭ＃０のＰＣＩスイッチ２ｃ及びバス２ｄを経由し、ＣＭ＃０のＣＰＵコアを経由しない経路でＣＭ＃０のメモリ２ｂにアクセスする。
【0035】
また、例えば、ＣＭ＃０のＤＭＡ装置３は、ＣＭ＃０のＰＣＩスイッチ２ｃ，ＣＭ＃１のＰＣＩスイッチ２ｃ，ＣＭ＃１のバス２ｄを経由し、ＣＭ＃１のＣＰＵコアを経由しない経路でＣＭ＃１のメモリ２ｂにアクセスする。
【0036】
〔Ａ－１〕ＤＭＡ装置の構成例
図２は、図１に示すＤＭＡ装置３の構成例を示すブロック図である。ＤＭＡ装置３は、例示的に、複数（図２では２つ）のＩＦ部３１，複数（図２では２つ）のプロトコル変換部３２及び複数（図２では４つ）の制御部４（図２では「制御部＃００」，「制御部＃０１」，「制御部＃１０」，「制御部＃１１」と表記する）を備えてよい。
図２は、図１に示すＤＭＡ装置３の構成例を示すブロック図である。ＤＭＡ装置３は、例示的に、複数（図２では２つ）のＩＦ部３１，複数（図２では２つ）のプロトコル変換部３２及び複数（図２では４つ）の制御部４（図２では「制御部＃００」，「制御部＃０１」，「制御部＃１０」，「制御部＃１１」と表記する）を備えてよい。
【0037】
ＩＦ部３１は、ＤＭＡ装置３とＰＣＩスイッチ２ｃとの間を接続するＩＦであり、例えばシリアライザを備えてよい。
【0038】
プロトコル変換部３２は、データ（例えばパケット）のプロトコル変換を行なう。プロトコル変換部３２は、例えば、ＰＣＩスイッチ２ｃ側で扱われるＰＣＩｅに準拠した形式と、制御部４で扱われる形式との間でプロトコルの変換を行なってよい。
【0039】
制御部４は、ＤＭＡに関する種々の制御を実行する回路である。制御部４の各々は、複数のプロトコル変換部３２の各々と通信可能に接続されてよい。制御部４は、例示的に、ＤＭＡ部４１及びＣＨ部４２を備えてよい。
【0040】
ＤＭＡ部４１は、プロトコル変換部３２を介して、ＤＭＡにおけるデータ転送，コマンドの送受信等を行なう。
【0041】
ＣＨ部４２は、ＤＭＡ部４１を介して、ＤＳＣ（ディスクリプタ）のフェッチ及び解析を行なう。ＣＨ部４２は、例示的に、１つのＤＳＣ部５と、１以上（図２では４つ）のＳＥＱ部６とを備える。なお、ＳＥＱ部６の数は４つに限定されるものではなく、２つ，３つ又は５つ以上であってもよいし、ＤＳＣ部５と同数の１つであってもよい。
【0042】
ＤＳＣ部５は、ＤＭＡ部４１を介してメモリ２ｂからＤＳＣのフェッチを行なう。
【0043】
ＳＥＱ部６は、ＤＳＣ部５がフェッチしたＤＳＣを解析する。ＳＥＱ部６は、解析結果に基づくＤＳＣの実行（データ転送の実行）指示をＤＭＡ部４１に発行し、実行結果をＤＳＣ部５に通知する。例えば、ＣＭ＃０のＳＥＱ部６は、フェッチされたＤＳＣに対応するデータを、ＤＭＡによりＣＭ＃０が備えるメモリ２ｂ（第１メモリ）からＣＭ＃１が備えるメモリ２ｂ（第２メモリ）にデータ転送する。
【0044】
図３は、ＤＳＣ部５による比較例に係るフェッチ処理を説明するための図である。格納ＡＤＲ（STORED_ADR）はメモリ２ｂにおいてデータ（例えばＤＳＣ）が格納されている先頭アドレス（ＤＳＣメモリアドレス）である。以下の説明では、格納ＡＤＲとして、データが格納されているアドレスの範囲（アドレス範囲）を表記する場合がある。ＤＳＣ名はＤＳＣを識別するための情報であり、昇順の番号を含む。NEXT_ADRはＤＳＣに含まれるフィールドであって、次のＤＳＣの格納ＡＤＲを示すフィールドである。
【0045】
なお、ＤＳＣ部５には、ＣＰＵ２ａが実行するファームウェア（ＦＷ：Firmware）から、ＤＳＣの実行を要求する数（ＤＳＣ数）と、最初のＤＳＣの格納ＡＤＲとが通知される。図３の例では、「DSC0」～「DSC3」の４つ分のＤＳＣ数がＦＷからＤＳＣ部５に通知されたものとする。最初のＤＳＣは、第１ＤＳＣの一例である。
【0046】
ＤＳＣ部５は、複数のＤＳＣのうちの最初のＤＳＣを、ＦＷから通知された格納ＡＤＲ（図３の例では「0x00」）からフェッチ（取得）し、フェッチしたＤＳＣをＳＥＱ部６のうちの１つに出力する。ＤＳＣ部５は、２つ目以降のＤＳＣについては、取得したＤＳＣのNEXT_ADRフィールドから次のＤＳＣの格納ＡＤＲを取得し、メモリ２ｂ上の当該格納ＡＤＲから次のＤＳＣをフェッチし、フェッチしたＤＳＣをＳＥＱ部６のうちの１つに出力する。
【0047】
このように、ＤＳＣ部５は、比較例に係るフェッチ処理において、メモリ２ｂに格納された複数のＤＳＣを、数珠つなぎとなるように１つずつリードする。
【0048】
上述したように、１つのＤＳＣ（例えば６４バイト）のフェッチには１μｓ程度の時間がかかる。また、データ転送長が小さいデータ（例えば４Ｋバイト未満のデータ）のデータ転送にも１μｓ程度の時間がかかる。このため、データ転送長が小さいデータのデータ転送が連続して複数回実行される場合、複数回のデータ転送にかかる時間に対して、複数回のＤＳＣのリードにかかる時間が無視できず、制御部４を含むＣＭ２の性能低下が生じ得る。
【0049】
例えば、図２に示すように、ＣＨ部４２のＤＳＣ部５及びＳＥＱ部６の数が不均衡である場合には、データ転送長が小さいデータのデータ転送が連続すると、ＤＳＣ部５から複数のＳＥＱ部６の各々へのＤＳＣの供給能力がボトルネックになる。
【0050】
例えば、４Ｋバイト未満のデータ転送長のデータのデータ転送が連続する場合、ＤＳＣ部５によるＤＳＣのフェッチにかかる時間とＳＥＱ部６及びＤＭＡ部４１によるデータ転送にかかる時間とが同程度となる。このため、ＤＳＣ部５と１つ分のＳＥＱ部６とが動作する間、他の３つ分のＳＥＱ部６が処理待ちとなり、ＳＥＱ部６が効率的に利用されない状態となる。すなわち、ＤＳＣ部５から複数のＳＥＱ部６の各々に十分な数のＤＳＣを供給することが難しい。
【0051】
このように、ＤＳＣ部５に対するＳＥＱ部６の数が増加するほど、ＣＭ２の性能はより低下する。なお、当該ボトルネックを解消するためにＳＥＱ部６に対するＤＳＣ部５の数を増加させることも考えられるが、この場合、チップサイズを大きくすることによるコストアップが発生する。
【0052】
そこで、ＤＳＣ部５は、複数のＤＳＣがメモリ２ｂの連続領域に（順次的に，シーケンシャルに）格納されていると仮定して、ＦＷから通知された格納ＡＤＲから複数のＤＳＣを投機的にフェッチ（プリフェッチ，投機リード）する。
【0053】
複数のＤＳＣがメモリ２ｂの連続領域に格納されている場合とは、ＤＳＣのリード順に、各ＤＳＣのＤＳＣメモリアドレスがＤＳＣのデータサイズ（DSC_SIZE）の間隔置きであることを意味してよい。この場合、当該複数のＤＳＣを「連続ＤＳＣ」という。
【0054】
一方、複数のＤＳＣがメモリ２ｂの非連続領域に格納されている場合とは、リード順が連続する２つのＤＳＣのＤＳＣメモリアドレスの間隔がDSC_SIZEよりも大きいことを意味してよい。なお、当該複数のＤＳＣには、２以上の連続ＤＳＣが含まれることがある。
【0055】
リード順が連続する２つのＤＳＣのＤＳＣメモリアドレスの間隔がDSC_SIZEよりも大きい場合、当該２つのＤＳＣのうち、リード順で前のＤＳＣを「連続最終ＤＳＣ」といい、リード順で後のＤＳＣを「非連続先頭ＤＳＣ」という。連続最終ＤＳＣは、第２ＤＳＣの一例であり、非連続先頭ＤＳＣは、第３ＤＳＣの一例である。
【0056】
非連続先頭ＤＳＣの格納ＡＤＲは、連続最終ＤＳＣのNEXT_ADRフィールドにセットされたＤＳＣメモリアドレスである。連続最終ＤＳＣは、連続最終ＤＳＣのSTORED_ADR+DSC_SIZEが、連続最終ＤＳＣのNEXT_ADRフィールドと一致しないＤＳＣであり、プリフェッチされたＤＳＣのうちの、先頭からリード順で最終の有効なＤＳＣである。
【0057】
図４は、ＤＳＣ部５による投機リード処理の一例を説明するための図である。例えば、ＦＷから格納ＡＤＲ：「0x00」，ＤＳＣ数：「4」が通知された場合を想定する。この場合、ＤＳＣ部５は、ＦＷから通知された格納ＡＤＲから、格納ＡＤＲに複数のＤＳＣのサイズ、一例として４つ分のＤＳＣのサイズ（６４バイト×４）を加算して得られるアドレスまでのデータをリードする。図４の例では、ＤＳＣ部５は、破線枠で示すように、格納ＡＤＲ：「0x00」～「0xff」のデータをメモリ２ｂからリードする。
【0058】
しかし、メモリ２ｂにおけるＤＳＣの格納場所は、柔軟性を確保するため、連続領域又は非連続領域に自由に配置される。例えば、格納ＡＤＲ：「0x80」～「0xBF」である「DSC2」の次の「DSC3」は、格納ＡＤＲ：「0x200」～「0x23F」に格納されており、投機リード処理で４つ目のＤＳＣとしてリードされた格納ＡＤＲ：「0xC0」～「0xff」には格納されていない。すなわち、図４の例において、「DSC0」～「DSC2」はメモリ２ｂに連続して格納された連続ＤＳＣであり、「DSC2」は連続最終ＤＳＣであり、「DSC3」は非連続先頭ＤＳＣである。
【0059】
このように、ＤＳＣが非連続領域に格納されている場合、投機リードで得られたデータが適切なＤＳＣでない、換言すれば投機リードに失敗する。
【0060】
また、ＣＭ２（システム）側の種々の要因（例えばエラー）でＤＳＣの実行に失敗する場合がある。
【0061】
図５は、投機リード処理におけるエラーの発生例を示す図である。図５には、図４に示す投機リード処理において、ＳＥＱ部６及びＤＭＡ部４１による「DSC1」に基づくデータ転送の際にエラー（「Error」と表記）が発生した場合を示す。エラーによるＤＳＣの実行の失敗が発生した場合、ＣＭ２の性能低下を抑制しつつ、継続して動作させるために、制御部４は投機リードの停止を含む適切な対応を行なうことが重要である。
【0062】
そこで、一実施形態では、１つの側面において、ＤＳＣがメモリ２ｂに連続して格納されていない（非連続に格納されている）場合であっても、回路規模の増大を抑制しつつ、ＣＭ２の性能向上を図るための手法について説明する。
【0063】
また、一実施形態では、他の側面において、エラーによりＤＳＣの実行が失敗した場合に、ＣＭ２の性能低下を抑制しつつ、継続して動作させるための手法について説明する。
【0064】
〔Ａ－２〕制御部の構成例
図６は、一実施形態に係る制御部４の構成例を示すブロック図である。図６に示すように、ＤＳＣ部５は、ＤＭＡ部４１及び複数のＳＥＱ部６の各々と相互に通信可能に接続されてよい。また、複数のＳＥＱ部６の各々は、ＤＭＡ部４１と相互に通信可能に接続されてよい。
図６は、一実施形態に係る制御部４の構成例を示すブロック図である。図６に示すように、ＤＳＣ部５は、ＤＭＡ部４１及び複数のＳＥＱ部６の各々と相互に通信可能に接続されてよい。また、複数のＳＥＱ部６の各々は、ＤＭＡ部４１と相互に通信可能に接続されてよい。
【0065】
図６に例示するように、ＤＳＣ部５は、ＤＳＣ連続判断部５１，非連続先頭リード部５２，ＤＳＣエラー箇所特定部５３，プリフェッチ巻き戻し先決定部５４及び再プリフェッチ・リード部５５を備えてよい。これらのブロック５１～５５の各々の機能は、ＤＳＣ部５（制御部４）が備える１以上の回路ロジックにより実現されてよい。
【0066】
ＤＳＣ連続判断部５１は、ＦＷからの通知を契機に所定数のＤＳＣのプリフェッチ（投機リード）を行なう。換言すれば、ＤＳＣ連続判断部５１は、メモリ２ｂの第１アドレスに格納された第１ＤＳＣと、メモリ２ｂに格納された１以上のＤＳＣとを含む所定数のＤＳＣに相当するサイズのデータを当該第１アドレスから読み出してバッファ５ｄ（図１１参照）に書き込む。
【0067】
所定数は、一度にプリフェッチするＤＳＣの最大数（上限数：例えば「2」以上の整数）が定められている場合、当該最大数、及び、「残りＤＳＣ数」のうちの小さい数であってよい。残りＤＳＣ数は、例えば、ＤＳＣ数からプリフェッチ済みのＤＳＣの数を減算した数である。
【0068】
ＤＳＣ連続判断部５１は、プリフェッチした複数のＤＳＣがメモリ２ｂの連続領域に格納されているか否かを判断する。換言すれば、ＤＳＣ連続判断部５１は、読み出されたデータに基づき、メモリ２ｂにＤＳＣが第１ＤＳＣから連続して格納されているか否かを判定する。
【0069】
例えば、ＤＳＣ連続判断部５１は、プリフェッチした複数のＤＳＣの各々について、STORED_ADRとDSC_SIZEとを加算した値（STORED_ADR+DSC_SIZE）と、当該ＤＳＣのNEXT_ADRフィールドとが一致するか否かを、最初のＤＳＣから順に判定する。
【0070】
プリフェッチした複数のＤＳＣの各々について、STORED_ADR+DSC_SIZEがNEXT_ADRと一致する場合、ＤＳＣ連続判断部５１は、複数のＤＳＣがメモリ２ｂの連続領域に格納されていると判断する。
【0071】
一方、プリフェッチした複数のＤＳＣのうちの少なくとも１つのＤＳＣについて、STORED_ADR+DSC_SIZEがNEXT_ADRと一致しない場合、ＤＳＣ連続判断部５１は、複数のＤＳＣが非連続領域に格納されていると判断する。
【0072】
複数のＤＳＣが非連続領域に格納されていると判断した場合、ＤＳＣ連続判断部５１は、プリフェッチした複数のＤＳＣのうち、「誤フェッチＤＳＣ」（誤フェッチデータ）以降（当該ＤＳＣ及び当該ＤＳＣよりもリード順で後の１以上のＤＳＣ）を破棄する。
【0073】
誤フェッチＤＳＣとは、連続最終ＤＳＣの次にプリフェッチされたＤＳＣ（データ）であり、連続最終ＤＳＣのSTORED_ADR+DSC_SIZEからリードされたＤＳＣ（データ）である。誤フェッチＤＳＣは、ＦＷからの他の命令に係るＤＳＣである場合もあるし、ＤＳＣとは異なるデータである場合もある。図４の例では、誤フェッチＤＳＣは、格納ＡＤＲ：「0xc0」からリードされた非ＤＳＣのデータである。
【0074】
換言すれば、ＤＳＣ連続判断部５１は、メモリ２ｂにＤＳＣが連続して格納されていないと判定された場合、メモリ２ｂから読み出したデータのうちの、最初のＤＳＣから連続する１以上のＤＳＣにおける最後の連続最終ＤＳＣに続くデータをバッファ５ｄから破棄する。
【0075】
非連続先頭リード部５２は、非連続先頭ＤＳＣから所定数のＤＳＣをリード（プリフェッチ，投機リード）する。換言すれば、非連続先頭リード部５２は、連続最終ＤＳＣがNEXT_ADRフィールドで示すメモリ２ｂの第２アドレスから、第２アドレスに格納された非連続先頭ＤＳＣを含む所定数のＤＳＣに相当するサイズのデータを読み出してバッファ５ｄに書き込む。
【0076】
なお、ＤＳＣ連続判断部５１及び非連続先頭リード部５２の各々は、プリフェッチした複数のＤＳＣの各々を複数のＳＥＱ部６のいずれかに出力してよい。ＤＳＣの出力先のＳＥＱ部６は、負荷分散等の観点で既知の種々の手法により選択されてよい。
【0077】
ＤＳＣ連続判断部５１及び非連続先頭リード部５２により、ＤＳＣが非連続領域に格納されている場合であっても、格納ＡＤＲの連続性が途切れたＤＳＣ（誤フェッチＤＳＣ）以降が破棄され、非連続先頭ＤＳＣから再度リード（投機リード）が実行される。これにより、例えばＤＳＣ部５の追加等による回路の増大を抑制しつつ、制御部４が備える限られたリソースを用いてＣＭ２の性能向上を図ることができる。
【0078】
図７は、ＣＭ２間で発生する通信における各動作の一例を示す図である。図７に例示するように、ＣＭ２間で或るメッセージ（Msg）が通信される場合、「PUT」，「BFILL」，「wait」，「BFILL+Shadow」，「GET」の動作が実行される。「wait」はＤＳＣのリードが発生しないため、これらの動作が実行されるとＤＳＣのリードが合計で「4」回発生する。
【0079】
なお、「PUT」はメッセージ本体及びメッセージヘッダを含む120バイト（可変）のデータ転送であり、「BFILL」は書込ポインタを通知するための2バイトのデータ転送である。「wait」は所定時間の待機を通知するための2バイトのデータ転送であり、「BFILL+Shadow」は通信ＣＭ２への割り込み及びシャドウレジスタ機能のための4バイトのデータ転送であり、「GET」は送達保証のリードのための8バイトのデータ転送である。
【0080】
図８は、図７に示す通信におけるＤＳＣのプリフェッチ例を示す図である。ＤＳＣのプリフェッチが行なわれない場合、符号Ａ１に示すように、ＤＳＣのリードが「4」回発生する。一方、一実施形態に係る手法によれば、符号Ａ２に示すように、[1]～[4]の各々のデータ転送に係る「4」回のＤＳＣのリードが投機的にプリフェッチされる。
【0081】
図９は、ＤＳＣのプリフェッチの他の例を示す図である。ＣＭ２間の通信は、図９に例示するように複数（図９ではメッセージ＃０及び＃１の２つ）に分割される場合がある。この場合においても、メッセージ＃０及び＃１で発生するＤＳＣの「8」回分のリード回数を、プリフェッチにより「2」回に削減できる。
【0082】
図１０は、プリフェッチの有無による性能の測定結果の一例を示す図である。符号Ｂ１には２つのＣＭ２間の通信におけるスループットの改善率を示し、符号Ｂ２には２つのＣＭ間でのデータ転送長：「8バイト」の通信におけるＩＯＰＳ（Input / Output Per Second）の改善率を示す。
【0083】
符号Ｂ１に示すように、プリフェッチ有りの場合、プリフェッチ無しの場合と比較してスループットは同等以上となり、ＣＭ２の性能低下は生じていない。また、符号Ｂ２に示すように、プリフェッチ有りの場合のＩＯＰＳは「6541.9」ＫＩＯＰＳであり、プリフェッチ無しの場合の「3386.0」ＫＩＯＰＳの２倍近くの改善効果が得られることがわかる。
【0084】
図６の説明に戻り、ＤＳＣエラー箇所特定部５３は、ＤＳＣの実行の際にエラーによるデータ転送の失敗が発生した場合、エラーが発生したＤＳＣ以降の実行を停止する。
【0085】
エラーとしては、投機リードの失敗（ＤＳＣが非連続領域に格納されていること）以外の種々の障害、一例として、他のＣＭ２の故障によるデータ転送の失敗等が挙げられる。
【0086】
また、ＤＳＣエラー箇所特定部５３は、ＣＭ２（システム）側の種々の要因でＤＳＣの実行に失敗したことを検出した場合に、エラー箇所を特定する。ＤＳＣエラー箇所特定部５３は、例えば、ＳＥＱ部６から通知されるエラー情報、一例としてエラービットの値に基づき、エラー箇所を特定してよい。エラー箇所としては、例えば、他のＣＭ２，メモリ２ｂ，ＰＣＩスイッチ２ｃ等が挙げられる。
【0087】
さらに、ＤＳＣエラー箇所特定部５３は、ＦＷに「エラー」の割り込みを発行する。ＤＳＣエラー箇所特定部５３は、当該割り込みの発行の際に、特定したエラー箇所の情報をＦＷに通知してもよい。
【0088】
プリフェッチ巻き戻し先決定部５４は、エラー情報に基づき、ＤＳＣのプリフェッチに関する状態の巻き戻し先を決定し、決定した巻き戻し先の状態にＤＳＣのプリフェッチに関する状態を巻き戻す。ＤＳＣのプリフェッチに関する状態は、メモリ２ｂからの所定数のＤＳＣの読み出しを制御するための制御情報の一例である。
【0089】
プリフェッチ巻き戻し先決定部５４は、例えば、巻き戻し先として、エラーが発生する直前の状態を決定してよい。ＤＳＣのプリフェッチに関する状態としては、例えば、プリフェッチ済みのＤＳＣの数（リードしたＤＳＣの数），NEXT_ADR等が挙げられる。
【0090】
再プリフェッチ・リード部５５は、割り込みを受けたＦＷからＤＳＣの実行の再開を指示された場合に、プリフェッチ巻き戻し先決定部５４により巻き戻された状態から１以上のＤＳＣのプリフェッチ（リード）を再実行する。
【0091】
なお、割り込みを受けたＦＷは、ＤＳＣの実行の再開に代えて、別の処理の実行を指示する場合がある。この場合、ＤＳＣ部５は、プリフェッチ巻き戻し先決定部５４が巻き戻した状態をリセットし、ＦＷにより新たに通知されるメモリアドレスとＤＳＣ数とに基づき、ＤＳＣのプリフェッチを実行してよい。
【0092】
このように、ＤＳＣエラー箇所特定部５３，プリフェッチ巻き戻し先決定部５４及び再プリフェッチ・リード部５５により、エラーのリカバリ処理が実行される。
【0093】
リカバリ処理により、エラーが発生したＤＳＣで処理が停止し、エラーの発生前にプリフェッチされたデータの破棄と、ＤＭＡに関する内部状態の巻き戻しとが行なわれる。例えば、図５に示す「DSC1」の実行中にエラーが発生した場合、リカバリ処理により、「DSC2」以降の破棄と、「DSC0」（例えば「DSC0」の実行後）の状態への巻き戻しとが行なわれる。
【0094】
これにより、エラーによりＤＳＣの実行が失敗した場合に、ＣＭ２の性能低下を抑制しつつ、継続してＣＭ２を動作させることが可能となる。例えば、再プリフェッチ・リード部５５による再プリフェッチが行なわれる場合、プリフェッチによるＣＭ２の性能向上の恩恵を受けつつ、エラー発生前の状態からＤＳＣの実行を再開することができる。
【0095】
〔Ａ－３〕制御部の詳細な構成例
図１１は、図６に示す制御部４の詳細な構成例を示すブロック図である。なお、図１１には、便宜上、ＤＳＣ部５に１つのＳＥＱ部６が接続される例を示すが、図６と同様に、ＤＳＣ部５には４つのＳＥＱ部６が接続されてよい。
図１１は、図６に示す制御部４の詳細な構成例を示すブロック図である。なお、図１１には、便宜上、ＤＳＣ部５に１つのＳＥＱ部６が接続される例を示すが、図６と同様に、ＤＳＣ部５には４つのＳＥＱ部６が接続されてよい。
【0096】
図１１に例示するように、制御部４（例えばＣＨ部４２）は、レジスタカウント部４２１を備えてよい。レジスタカウント部４２１は、ＣＰＵ２ａ（ＦＷ）からの指示に応じて、ＤＳＣ部５の内部の種々のレジスタにアクセスする。アクセスには、種々のレジスタに対する書き込み（レジスタライト）及び読み出し（レジスタリード）が含まれてよい。
【0097】
ＤＳＣ部５は、例示的に、ＣＳＭ５ａ，セットカウンタ５ｂ，アドレスレジスタ５ｃ，バッファ５ｄ，リードカウンタ５ｅ，比較部５ｆ，ＡＤＲチェック部５ｇ，ポインタ制御部５ｈ，送信制御部５ｉ，ランカウンタ５ｊ，巻き戻し指示レジスタ５ｋを備えてよい。
【0098】
ＣＳＭ（Control State Machine）５ａは、ＤＭＡ部４１と通信を行ない、ＤＳＣ部５におけるＤＭＡに関する種々の制御を行なう回路である。
【0099】
セットカウンタ５ｂは、ＦＷから通知されるＤＳＣ数をカウント値（セットカウント）により示すカウンタである。セットカウントは、レジスタカウント部４２１によりセットされる。
【0100】
アドレスレジスタ５ｃは、NEXT_ADRを保持するレジスタであり、レジスタカウント部４２１，ＣＳＭ５ａ又は巻き戻し指示レジスタ５ｋによりNEXT_ADRの値がセット（更新）される。アドレスレジスタ５ｃには、初回のNEXT_ADRとして、ＦＷから通知される１つ目のＤＳＣのメモリアドレス（格納ＡＤＲ）がセットされる。また、アドレスレジスタ５ｃには、ＤＭＡ部４１からリードされ、バッファ５ｄに入力される又は格納されているＤＳＣのNEXT_ADRフィールドのアドレス情報がセットされる。
【0101】
アドレスレジスタ５ｃに格納されたNEXT_ADRは、リード対象のアドレスとしてＤＭＡ部４１に出力されるとともに、ＡＤＲチェック部５ｇに出力される。
【0102】
バッファ５ｄは、ＤＭＡ部４１によりメモリ２ｂからリードされたＤＳＣが格納される、ＲＡＭ等の記憶領域である。バッファ５ｄの記憶領域は、ライトポインタ及びリードポインタにより制御される。
【0103】
リードカウンタ５ｅは、ＤＭＡ部４１によりメモリ２ｂからリードされたＤＳＣの個数、例えばプリフェッチ済みのＤＳＣの数をカウント値（リードカウント）により示すカウンタである。リードカウントは、レジスタカウント部４２１，ＣＳＭ５ａ又は巻き戻し指示レジスタ５ｋによりセット（更新）される。
【0104】
リードカウントは、ＤＳＣがリードされると、リードされたＤＳＣの個数分だけインクリメントされてよい。なお、リードカウントは、複数のＤＳＣが不連続領域に格納されていることによる巻き戻しが発生すると、リードされたＤＳＣの個数から、巻き戻されるＤＳＣの個数を減算した数だけインクリメントされてよい。
【0105】
アドレスレジスタ５ｃ及びリードカウンタ５ｅは、ＤＳＣのプリフェッチを制御するための制御情報の一例である。
【0106】
比較部５ｆは、ＣＳＭ５ａによる各種判定のために、セットカウント，リードカウント，ランカウントのうちの２つのカウントを比較し、比較結果をＣＳＭ５ａに出力する。比較結果は、例えば、２つのカウントとが一致するか否か、及び、２つのカウントの差分、の一方又は双方を含んでよい。
【0107】
例えば、ＣＳＭ５ａは、セットカウントとリードカウントとの差分を残りＤＳＣ数として取得してよい。また、ＣＳＭ５ａは、ランカウントとリードカウントとが一致した場合に、プリフェッチされた全てのＤＳＣの実行（データ転送）が完了したと判定してよい。さらに、ＣＳＭ５ａは、セットカウントとランカウントとが一致した場合に、複数のＤＳＣに係る全てのデータ転送が完了したと判定してよい。
【0108】
ＡＤＲチェック部５ｇは、アドレスレジスタ５ｃが保持するアドレス（１つ前にリードしたＤＳＣのNEXT_ADR）とＤＳＣのデータサイズ（DSC_SIZE）とを加算した値と、リードしたＤＳＣのNEXT_ADRフィールドのアドレスとを比較する。ＡＤＲチェック部５ｇは、比較結果が一致するか否かに応じて、複数のＤＳＣの連続性を判定する。
【0109】
なお、ＡＤＲチェック部５ｇによるチェック時点では、アドレスレジスタ５ｃが保持するアドレスからリードされたＤＳＣがバッファ５ｄに格納され、アドレスレジスタ５ｃが更新されていない状態である。この場合、アドレスレジスタ５ｃが保持するアドレスは、リードしたＤＳＣの格納ＡＤＲ（STORED_ADR）である。すなわち、ＡＤＲチェック部５ｇは、リードしたＤＳＣのSTORED_ADRとDSC_SIZEとを加算した値と、リードしたＤＳＣのNEXT_ADRフィールドのアドレスとを比較するといえる。
【0110】
不一致の場合、複数のＤＳＣが不連続領域に格納されているため、ＡＤＲチェック部５ｇは、ポインタ制御部５ｈに巻き戻しを指示する。当該指示は、バッファ５ｄに格納されているＤＳＣのライトポインタを、連続最終ＤＳＣ（有効な最後のＤＳＣ）の次のＤＳＣ（無効なＤＳＣ）を示すように巻き戻す（セットする）ことを示してよい。ライトポインタの巻き戻しにより、格納ＡＤＲの連続性が途切れたＤＳＣ以降の無効なＤＳＣが破棄される。無効なＤＳＣの破棄は、例えば、バッファ５ｄにおける無効なＤＳＣが格納された記憶領域を書込可能に管理することを含んでよい。
【0111】
ポインタ制御部５ｈは、バッファ５ｄの記憶領域におけるＤＳＣの書き込み位置を示すライトポインタ、バッファ５ｄの記憶領域からのＤＳＣの読み出し位置を示すリードポインタを制御する。
【0112】
ポインタ制御部５ｈは、例えば、ライトポインタの位置からバッファ５ｄに１以上のＤＳＣが書き込まれると、ライトポインタを、現在位置から、最後に書き込まれたＤＳＣの末尾に続く書込可能位置にまで進めて（例えば値を増加させて）よい。
【0113】
また、ポインタ制御部５ｈは、例えば、送信制御部５ｉによりバッファ５ｄのリードポインタの位置からＤＳＣが読み出されると、リードポインタを、現在位置から、最後に読み出されたＤＳＣの末尾に続く読出可能位置にまで進めてよい。
【0114】
なお、ポインタ制御部５ｈは、ＡＤＲチェック部５ｇから巻き戻し指示を受信すると、指示された位置にライトポインタを巻き戻して（例えば値を減少させて）よい。また、ポインタ制御部５ｈは、巻き戻し指示レジスタ５ｋから巻き戻し指示を受信すると、指示された位置にライトポインタ及びリードポインタを巻き戻してよい。
【0115】
送信制御部５ｉは、バッファ５ｄのリードポインタからＤＳＣを読み出し、複数のＳＥＱ部６のうちのいずれか選択したＳＥＱ部６にＤＳＣを送信して、ポインタ制御部５ｈにリードポインタを進めることを指示する。
【0116】
また、送信制御部５ｉは、ＳＥＱ部６からＤＳＣの実行結果、例えばエラー有無を含む情報を受信する。エラー有りの場合、実行結果にはエラー情報が含まれる。送信制御部５ｉは、エラー情報を内部情報として保持してよい。
【0117】
ランカウンタ５ｊは、ＳＥＱ部６によりＤＳＣが実行された回数をカウント値（ランカウント）により示すカウンタである。ランカウントは、ＳＥＱ部６におけるＤＳＣの実行完了に応じて、レジスタカウント部４２１又はＳＥＱ部６によりセット（更新）される。
【0118】
巻き戻し指示レジスタ５ｋは、ＳＥＱ部６からエラー情報を通知されると、アドレスレジスタ５ｃに破棄指示を通知するとともに、リードカウンタ５ｅ及びポインタ制御部５ｈに巻き戻し指示を通知する。
【0119】
ポインタ制御部５ｈへの巻き戻し指示は、エラーが発生する直前に実行されたＤＳＣ（例えば、１つ前のＤＳＣ）の位置にリードポインタを巻き戻す指示と、当該ＤＳＣの末尾に続く書込可能位置にライトポインタを巻き戻す指示と、を含んでよい。
【0120】
アドレスレジスタ５ｃへの破棄指示は、アドレスレジスタ５ｃに保持されている現在のNEXT_ADRを破棄する指示である。例えば、アドレスレジスタ５ｃは、破棄指示を通知されると、保持する最新のアドレス(NEXT_ADR）を破棄する。また、アドレスレジスタ５ｃは、NEXT_ADRの破棄後、例えば、ＣＳＭ５ａによる制御によって、エラーが発生する直前に実行されたＤＳＣ（例えば巻き戻し後のリードポインタの位置のＤＳＣ）のNEXT_ADRフィールドのアドレス情報をバッファ５ｄから読み出して保持してよい。
【0121】
リードカウンタ５ｅへの巻き戻し指示は、ＦＷからのデータ転送の通知からエラーが発生する直前までの間にメモリ２ｂからリードされたＤＳＣの数をセットする指示を含んでよい。当該巻き戻し指示は、例えば、リードカウントから、巻き戻すＤＳＣの数（一例として「1」）を減算する指示を含んでもよい。
【0122】
【0123】
図１２に例示するように、ＣＭ２から他のＣＭ２への通信を行なう場合、ＣＰＵ２ａは通信で発生する複数のデータ転送に係る複数のＤＳＣをメモリ２ｂにセットする（ステップＳ１）。
【0124】
ＣＰＵ２ａは、レジスタカウント部４２１により、セットカウンタ５ｂにＤＳＣ数をセットし、複数のＤＳＣのうちの１つ目のＤＳＣの格納ＡＤＲ（STORED_ADR）をNEXT_ADRとしてアドレスレジスタ５ｃにセットし、ＤＳＣ部５に通知する（ステップＳ２）。当該通知には、セットしたＤＳＣ数及びNEXT_ADRの一方又は双方の情報が含まれてもよい。なお、ステップＳ１及びＳ２は逆順でもよいし、並行して実行されてもよい。
【0125】
ＤＳＣ部５は、ＣＰＵ２ａから通知を受けると、アドレスレジスタ５ｃのNEXT_ADRに基づき、ＤＭＡ部４１を介してメモリ２ｂからＮ（Ｎは１以上の整数）個のＤＳＣをリードし（ステップＳ３）、バッファ５ｄのライトポインタの位置に格納する。なお、ポインタ制御部５ｈは、バッファ５ｄのライトポインタの位置を更新する。
【0126】
Ｎは、例えば下記式（１）に基づき求められてよい。下記式（１）において、上限数は、一度にプリフェッチするＤＳＣの最大数であり、例えば予め設定される。残りＤＳＣ数は、セットカウントからリードカウントを減算した数であり、比較部５ｆにより算出される。
Ｎ＝ｍｉｎ（上限数，残りＤＳＣ数） （１）
Ｎ＝ｍｉｎ（上限数，残りＤＳＣ数） （１）
【0127】
ＡＤＲチェック部５ｇは、メモリ２ｂにおける複数のＤＳＣが格納された記憶領域（ＤＳＣ領域）が連続しているか否かを判定する（ステップＳ４）。例えば、ＡＤＲチェック部５ｇは、先頭のＤＳＣからリード順に、アドレスレジスタ５ｃにセットされたNEXT_ADRとＤＳＣデータサイズ（DSC_SIZE）との加算値と、ＤＳＣのNEXT_ADRフィールドのアドレス情報とが一致するか否かを判定する。
【0128】
プリフェッチした全てのＤＳＣについて、加算値とアドレス情報とが一致する場合、ＡＤＲチェック部５ｇは、ＤＳＣ領域が連続すると判定する（ステップＳ４でＹＥＳ）。ＣＳＭ５ａは、アドレスレジスタ５ｃのNEXT_ADRを、プリフェッチしたＤＳＣのうちのリード順で末尾のＤＳＣのNEXT_ADRフィールドのアドレス情報に更新し、リードカウントをＮだけインクリメントする(ステップＳ５）。そして、処理がステップＳ７に移行する。
【0129】
プリフェッチしたＤＳＣのうちの少なくとも１つのＤＳＣについて、加算値とアドレス情報とが一致しない場合、ＡＤＲチェック部５ｇは、ＤＳＣ領域が連続しない（非連続である）と判定する（ステップＳ４でＮＯ）。ＣＳＭ５ａは、アドレスレジスタ５ｃのNEXT_ADRを、連続最終ＤＳＣのNEXT_ADRフィールドが示すアドレス情報（非連続先頭ＤＳＣのSTORED_ADR）に更新し、リードカウントを（Ｎ－Ｍ）だけインクリメントする（ステップＳ６）。Ｍは、プリフェッチ済みのＤＳＣのうちの、巻き戻す（破棄する）ＤＳＣの数である。そして、処理がステップＳ７に移行する。
【0130】
ステップＳ７では、送信制御部５ｉが、リードされたＤＳＣを１以上のＳＥＱ部６に出力し、各ＳＥＱ部６は、入力されたＤＳＣを実行する。
【0131】
ＳＥＱ部６は、ＤＳＣの実行に成功した場合（ステップＳ８，ステップＳ８でＹＥＳ）、ランカウントを「1」だけインクリメントする（ステップＳ９）。一方、ＤＳＣの実行に失敗した場合（ステップＳ８でＮＯ）、エラービットをセットする（ステップＳ１０）。
【0132】
ＣＳＭ５ａは、比較部５ｆによる比較結果から、セットカウントとランカウントとが一致したか否かを判定する（ステップＳ１１）。
【0133】
セットカウントとランカウントとが一致した場合（ステップＳ１１でＹＥＳ）、ＤＭＡ部４１は、ＣＳＭ５ａからの制御により、ＣＰＵ２ａに「完了」の割り込み通知を発行し（ステップＳ１２）、処理が終了する。
【0134】
セットカウントとランカウントとが一致しない場合（ステップＳ１１でＮＯ）、ＣＳＭ５ａは、比較部５ｆによる比較結果から、リードカウントとランカウントとが一致したか否かを判定する（ステップＳ１３）。
【0135】
リードカウントとランカウントとが一致した場合（ステップＳ１３でＹＥＳ）、処理がステップＳ３に移行し、次のＮ個のＤＳＣがプリフェッチされる。
【0136】
リードカウントとランカウントとが一致しない場合（ステップＳ１３でＮＯ）、ＣＳＭ５ａは、ＳＥＱ部６によりエラービットが有るか（セットされたか）否かを判定する（ステップＳ１４）。
【0137】
エラービットが無い（セットされていない）場合（ステップＳ１４でＮＯ）、処理がステップＳ７に移行し、未実行のＤＳＣがＳＥＱ部６により実行される。
【0138】
エラービットが有る場合（ステップＳ１４でＹＥＳ）、巻き戻し指示レジスタ５ｋは、NEXT_ADR及びリードカウンタ５ｅをエラー発生直前の状態に巻き戻す（ステップＳ１５）。
【0139】
例えば、巻き戻し指示レジスタ５ｋは、アドレスレジスタ５ｃに破棄指示を出力し、リードカウンタ５ｅ及びポインタ制御部５ｈに巻き戻し指示を出力する。アドレスレジスタ５ｃでは、現在のNEXT_ADRが破棄され、バッファ５ｄ上の巻き戻し後のライトポインタが示すＤＳＣのNEXT_ADRフィールドのアドレス情報がセットされる。また、リードカウンタ５ｅでは、巻き戻すＤＳＣの数だけリードカウントがデクリメントされる。なお、送信制御部５ｉは、エラービットの検出に応じて、ＳＥＱ部６へのＤＳＣの出力を停止してよい。
【0140】
そして、ＤＭＡ部４１は、ＣＳＭ５ａからの制御により、ＣＰＵ２ａに「エラー」の割り込み通知を発行し（ステップＳ１６）、処理が終了する。
【0141】
〔Ｂ－２〕リカバリ処理の動作例
図１３は、一実施形態に係るＣＭ２におけるリカバリ処理の動作例を説明するためのフローチャートである。
図１３は、一実施形態に係るＣＭ２におけるリカバリ処理の動作例を説明するためのフローチャートである。
【0142】
ＣＰＵ２ａは、エラーの割り込み通知の受信後、リカバリ処理を行なう。なお、ＣＰＵ２ａは、エラーの種類，通信の内容等の種々の条件に応じて、リカバリ処理において、エラーの発生により停止した通信を再開するか、新たな通信を開始するかを決定してよい（ステップＳ２１）。
【0143】
リカバリ処理において、処理を再開する場合（ステップＳ２１でＹＥＳ）、処理が図１２のステップＳ３に移行し、図１２のステップＳ１５で巻き戻された状態から、各種レジスタ，各種カウンタの値が読み出され、処理が再開する。
【0144】
処理を再開しない場合（ステップＳ２１でＮＯ）、例えば新たな通信を行なう場合、ＣＰＵ２ａは、通信で発生する複数のデータ転送に係る複数のＤＳＣをメモリ２ｂにセットする（ステップＳ２２）。
【0145】
ＣＰＵ２ａは、レジスタカウント部４２１により、セットカウンタ５ｂにＤＳＣ数をセットし、複数のＤＳＣのうちの１つ目のＤＳＣの格納ＡＤＲ（STORED_ADR）をNEXT_ADRとしてアドレスレジスタ５ｃにセットし、ＤＳＣ部５に通知する（ステップＳ２３）。なお、ステップＳ２２及びＳ２３は逆順でもよいし、並行して実行されてもよい。そして、処理が図１２のステップＳ３に移行する。
【0146】
なお、ＣＰＵ２ａは、ステップＳ２２の前に、エラーの発生により停止した通信の状態（図１２のステップＳ１５で巻き戻された状態）を、メモリ２ｂ又はＤＭＡ装置３内の記憶領域に退避させてもよい。
【0147】
〔Ｂ－３〕シーケンス例
図１４～図１６は、一実施形態に係るストレージ装置１の動作例を説明するためのシーケンス図である。図１４～図１６では、ＣＭ＃０からＣＭ＃１への通信が発生した場合であって、ＤＳＣ数：「4」，上限数：「2」である場合を例に挙げる。なお、図１４～図１６の説明において、既述の処理と同一の符号を付した処理の説明を省略する。
図１４～図１６は、一実施形態に係るストレージ装置１の動作例を説明するためのシーケンス図である。図１４～図１６では、ＣＭ＃０からＣＭ＃１への通信が発生した場合であって、ＤＳＣ数：「4」，上限数：「2」である場合を例に挙げる。なお、図１４～図１６の説明において、既述の処理と同一の符号を付した処理の説明を省略する。
【0148】
（複数のＤＳＣが連続領域に格納されている場合）
まず、図１４を参照して、複数のＤＳＣが連続領域に格納されている場合の動作例を説明する。
まず、図１４を参照して、複数のＤＳＣが連続領域に格納されている場合の動作例を説明する。
【0149】
ＣＭ＃０のＣＰＵ２ａは、メモリ２ｂの特定の連続領域に４つのＤＳＣをセットする（処理Ｐ１）。
【0150】
ＣＰＵ２ａは、ＤＭＡ装置３のアドレスレジスタ５ｃのNEXT_ADRに、メモリ２ｂにセットした先頭のＤＳＣの格納領域（STORED_ADR）をライトする（処理Ｐ２）。
【0151】
ＣＰＵ２ａは、ＤＭＡ装置３のセットカウンタ５ｂにＤＳＣ数である「4」をライトし、ＤＳＣ数をＤＭＡ装置３に通知する（処理Ｐ３）。
【0152】
ＤＭＡ装置３は、ＤＳＣ部５により、アドレスレジスタ５ｃが保持するNEXT_ADRから所定数（＝上限数）である「2」つのＤＳＣをリードする（処理Ｐ４）。
【0153】
ＤＭＡ装置３は、ＡＤＲチェック部５ｇにより、リードした２つのＤＳＣが連続領域に格納されていると判断する。ＤＭＡ装置３は、２つ目のＤＳＣのNEXT_ADRフィールドのアドレス情報をアドレスレジスタ５ｃにセット（更新）し、リードカウンタ５ｅに「2」をセットする（処理Ｐ５）。
【0154】
ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行する（処理Ｐ６）。
【0155】
ＤＭＡ装置３は、ランカウントをインクリメントする（処理Ｐ７）。
【0156】
処理Ｐ６及びＰ７は、プリフェッチされたＤＳＣの数（図１４の例では「2」）の分だけ繰り返し実行される。
【0157】
ＤＭＡ装置３は、ＤＳＣ部５により、アドレスレジスタ５ｃが保持するNEXT_ADRから所定数（＝残りＤＳＣ数）である「2」つのＤＳＣをリードする（処理Ｐ８）。
【0158】
ＤＭＡ装置３は、ＡＤＲチェック部５ｇにより、リードした２つのＤＳＣが連続領域に格納されていると判断する。ＤＭＡ装置３は、２つ目のＤＳＣのNEXT_ADRフィールドのアドレス情報をアドレスレジスタ５ｃにセット（更新）し、リードカウントを「2」インクリメントする（処理Ｐ９）。
【0159】
ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行し（処理Ｐ１０）、ランカウントをインクリメントする（処理Ｐ１１）。処理Ｐ１０及びＰ１１は、プリフェッチされたＤＳＣの数（図１４の例では「2」）の分だけ繰り返し実行される。
【0160】
ＤＭＡ装置３は、リードカウントとランカウントとが一致したため、ＣＰＵ２ａに完了割り込みを通知し（処理Ｐ１２）、処理が終了する。
【0161】
（複数のＤＳＣが非連続領域に格納されている場合）
次に、図１５を参照して、複数のＤＳＣが非連続領域に格納されている場合の動作例を説明する。
次に、図１５を参照して、複数のＤＳＣが非連続領域に格納されている場合の動作例を説明する。
【0162】
処理Ｐ２２において、ＤＭＡ装置３は、ＡＤＲチェック部５ｇにより、処理Ｐ４でリードしたＤＳＣのうちの１つ目のＤＳＣのSTORED_ADR+DSC_SIZEとNEXT_ADRフィールドのアドレス情報との不一致から、リードしたＤＳＣが不連続領域に格納されていると判断する。ＤＭＡ装置３は、１つ目のＤＳＣのNEXT_ADRフィールドのアドレス情報をアドレスレジスタ５ｃにセット（更新）し、リードカウンタ５ｅに「1」をセットする。
【0163】
処理Ｐ２２では、ポインタ制御部５ｈにより、バッファ５ｄのライトポインタが２つ目のＤＳＣの次の書込可能位置から、２つ目のＤＳＣの位置（先頭）に巻き戻される。これにより、２つ目のＤＳＣが破棄される。
【0164】
ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行し（処理Ｐ２３）、ランカウントをインクリメントする（処理Ｐ２４）。処理Ｐ２３及びＰ２４は、プリフェッチされた２つのＤＳＣのうちの有効なＤＳＣの数（図１５の例では「1」）の分だけ実行される。
【0165】
ＤＭＡ装置３は、ＤＳＣ部５により、アドレスレジスタ５ｃが保持するNEXT_ADRから所定数（＝上限数）である「2」つのＤＳＣをリードする（処理Ｐ２５）。
【0166】
ＤＭＡ装置３は、リードしたＤＳＣのうちの末尾のＤＳＣのNEXT_ADRフィールドのアドレス情報をアドレスレジスタ５ｃにセット（更新）し、リードカウントを「2」インクリメントする（処理Ｐ２６）。
【0167】
ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行し（処理Ｐ２７）、ランカウントをインクリメントする（処理Ｐ２８）。処理Ｐ２７及びＰ２８は、プリフェッチされたＤＳＣの数（図１５の例では「2」）の分だけ繰り返し実行される。
【0168】
ＤＭＡ装置３は、ＤＳＣ部５により、アドレスレジスタ５ｃが保持するNEXT_ADRから所定数（＝残りＤＳＣ数）である「1」つのＤＳＣをリードする（処理Ｐ２９）。
【0169】
ＤＭＡ装置３は、リードしたＤＳＣのNEXT_ADRフィールドのアドレス情報をアドレスレジスタ５ｃにセット（更新）し、リードカウントを「1」インクリメントする（処理Ｐ３０）。
【0170】
ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行し（処理Ｐ３１）、ランカウントをインクリメントする（処理Ｐ３２）。処理Ｐ３１及びＰ３２は、プリフェッチされたＤＳＣの数（図１５の例では「1」）の分だけ実行される。
【0171】
ＤＭＡ装置３は、リードカウントとランカウントとが一致したため、ＣＰＵ２ａに完了割り込みを通知し（処理Ｐ１２）、処理が終了する。
【0172】
（エラーが発生した場合）
次に、図１６を参照して、複数のＤＳＣが連続領域に格納されている場合において、エラーが発生した場合の動作例を説明する。
次に、図１６を参照して、複数のＤＳＣが連続領域に格納されている場合において、エラーが発生した場合の動作例を説明する。
【0173】
処理Ｐ４１において、ＤＭＡ装置３は、ＳＥＱ部６により、バッファ５ｄ内の１つ目のＤＳＣ（ＣＭ＃０からＣＭ＃１へのデータ転送）を実行する。このとき、ＣＭ＃１の故障によりデータ転送に失敗したものとする（処理Ｐ４１ａ）。ＳＥＱ部６は、エラーの要因に応じたエラーフラグをセットする（処理Ｐ４１ｂ）。
【0174】
ＤＭＡ装置３は、セットカウントとランカウントとが不一致、リードカウントとランカウントとが不一致、且つ、エラーフラグがオンであるため、アドレスレジスタ５ｃのNEXT_ADR及びリードカウンタ５ｅを１つ目のＤＳＣの実行前の状態に戻す（処理Ｐ４２）。
【0175】
ＤＭＡ装置３は、ＣＰＵ２ａにエラー割り込みを通知する（処理Ｐ４３）。
【0176】
ＣＰＵ２ａは、エラー割り込みの通知を受信すると、エラー情報に基づきエラー要因を判断する（処理Ｐ４４）。
【0177】
ＣＰＵ２ａは、判断結果に基づき次処理を実行し（処理Ｐ４５）、処理が終了する。次処理としては、例えば、処理Ｐ４２で巻き戻した状態からの再開、新たな通信、等が挙げられる。
【0178】
〔Ｃ〕その他
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
【0179】
例えば、図６に示すＤＳＣ部５が備えるブロック５１～５５は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。また、図１１に示すＤＳＣ部５が備えるブロック５ａ～５ｋは、任意の組み合わせで併合してもよく、それぞれ分割してもよい。
【0180】
〔Ｄ〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
以上の実施形態に関し、さらに以下の付記を開示する。
【0181】
（付記１）
ＤＭＡ（Direct Memory Access）による処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置であって、
第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、データ転送制御装置。
ＤＭＡ（Direct Memory Access）による処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置であって、
第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、データ転送制御装置。
【0182】
（付記２）
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから第２処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記第１処理装置のプロセッサに通知する、
付記１に記載のデータ転送制御装置。
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから第２処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記第１処理装置のプロセッサに通知する、
付記１に記載のデータ転送制御装置。
【0183】
（付記３）
前記制御部は、
前記プロセッサからの再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
付記２に記載のデータ転送制御装置。
前記制御部は、
前記プロセッサからの再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
付記２に記載のデータ転送制御装置。
【0184】
（付記４）
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
付記１～付記３のいずれか１項に記載のデータ転送制御装置。
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
付記１～付記３のいずれか１項に記載のデータ転送制御装置。
【0185】
（付記５）
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
付記１～付記４のいずれか１項に記載のデータ転送制御装置。
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
付記１～付記４のいずれか１項に記載のデータ転送制御装置。
【0186】
（付記６）
プロセッサと、
第１メモリと、
ＤＭＡ（Direct Memory Access）による情報処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置と、を備え、
前記データ転送制御装置は、
前記第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、情報処理装置。
プロセッサと、
第１メモリと、
ＤＭＡ（Direct Memory Access）による情報処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置と、を備え、
前記データ転送制御装置は、
前記第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、情報処理装置。
【0187】
（付記７）
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから他の情報処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記プロセッサに通知する、
付記６に記載の情報処理装置。
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから他の情報処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記プロセッサに通知する、
付記６に記載の情報処理装置。
【0188】
（付記８）
前記プロセッサは、前記エラーの発生箇所に関する情報に基づき、前記制御部に再開の指示を発行し、
前記制御部は、
前記プロセッサからの前記再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
付記７に記載の情報処理装置。
前記プロセッサは、前記エラーの発生箇所に関する情報に基づき、前記制御部に再開の指示を発行し、
前記制御部は、
前記プロセッサからの前記再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
付記７に記載の情報処理装置。
【0189】
（付記９）
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
付記６～付記８のいずれか１項に記載の情報処理装置。
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
付記６～付記８のいずれか１項に記載の情報処理装置。
【0190】
（付記１０）
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
付記６～付記９のいずれか１項に記載の情報処理装置。
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
付記６～付記９のいずれか１項に記載の情報処理装置。
【符号の説明】
【0191】
１ ストレージ装置
２ ＣＭ
２ａ ＣＰＵ
２ｂ メモリ
２ｃ ＰＣＩスイッチ
２ｄ バス
３ ＤＭＡ装置
３１ ＩＦ部
３２ プロトコル変換部
４ 制御部
４１ ＤＭＡ部
４２ ＣＨ部
４２１ レジスタカウント部
５ ＤＳＣ部
５ａ ＣＳＭ
５ｂ セットカウンタ
５ｃ アドレスレジスタ
５ｄ バッファ
５ｅ リードカウンタ
５ｆ 比較部
５ｇ ＡＤＲチェック部
５ｈ ポインタ制御部
５ｉ 送信制御部
５ｊ ランカウンタ
５ｋ 巻き戻し指示レジスタ
５１ ＤＳＣ連続判断部
５２ 非連続先頭リード部
５３ ＤＳＣエラー箇所特定部
５４ プリフェッチ巻き戻し先決定部
５５ 再プリフェッチ・リード部
６ ＳＥＱ部
２ ＣＭ
２ａ ＣＰＵ
２ｂ メモリ
２ｃ ＰＣＩスイッチ
２ｄ バス
３ ＤＭＡ装置
３１ ＩＦ部
３２ プロトコル変換部
４ 制御部
４１ ＤＭＡ部
４２ ＣＨ部
４２１ レジスタカウント部
５ ＤＳＣ部
５ａ ＣＳＭ
５ｂ セットカウンタ
５ｃ アドレスレジスタ
５ｄ バッファ
５ｅ リードカウンタ
５ｆ 比較部
５ｇ ＡＤＲチェック部
５ｈ ポインタ制御部
５ｉ 送信制御部
５ｊ ランカウンタ
５ｋ 巻き戻し指示レジスタ
５１ ＤＳＣ連続判断部
５２ 非連続先頭リード部
５３ ＤＳＣエラー箇所特定部
５４ プリフェッチ巻き戻し先決定部
５５ 再プリフェッチ・リード部
６ ＳＥＱ部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】