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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025006220
(43)【公開日】2025-01-17
(54)【発明の名称】複合部品
(51)【国際特許分類】
H03H 7/01 20060101AFI20250109BHJP
H01F 27/00 20060101ALI20250109BHJP
H01F 27/06 20060101ALI20250109BHJP
H01F 27/29 20060101ALI20250109BHJP
【ＦＩ】
H03H7/01 Z
H01F27/00 S
H01F27/06 103
H01F27/29 G
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023106884
(22)【出願日】2023-06-29
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】中村 佳惠
(72)【発明者】
【氏名】本多 宏之
【テーマコード（参考）】
5E070
5J024
【Ｆターム（参考）】
5E070AA05
5E070AA19
5E070AB03
5E070BA03
5E070DB02
5E070DB08
5E070EB03
5J024AA01
5J024BA03
5J024CA10
5J024DA03
5J024DA26
5J024DA31
5J024DA33
5J024DA35
5J024EA01
5J024EA02
5J024EA09
5J024KA03
5J024KA04
(57)【要約】
【課題】バイアスＴ回路において、ＧＨｚ帯域の透過特性を改善する。
【解決手段】バイアスＴ回路を形成するための巻線インダクタと、チップコンデンサによるバイパスコンデンサとを一体にする。巻線インダクタと、バイパスコンデンサとを一体にすることによって、巻線インダクタと、バイパスコンデンサとを隣接して設け、両者の距離を短くすることができる。任意の容量値および任意の個数のチップコンデンサは、収納部に収納される。チップコンデンサを適切に選定することによって、ＧＨｚ帯域の透過特性の改善が期待される。
【選択図】図１
【解決手段】バイアスＴ回路を形成するための巻線インダクタと、チップコンデンサによるバイパスコンデンサとを一体にする。巻線インダクタと、バイパスコンデンサとを一体にすることによって、巻線インダクタと、バイパスコンデンサとを隣接して設け、両者の距離を短くすることができる。任意の容量値および任意の個数のチップコンデンサは、収納部に収納される。チップコンデンサを適切に選定することによって、ＧＨｚ帯域の透過特性の改善が期待される。
【選択図】図１
【特許請求の範囲】
【請求項1】
柱状の巻芯部と、
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆う電子部品を収納可能な第１収納部と、
前記第１収納部に収納されるコンデンサと、
を含み、
前記第１収納部は、その両端部に第３電極および第４電極を備えており、
前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第２電極に接続され、前記第３電極は前記巻線の前記他端に接続され、
前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極はバイアスＴ回路の電源線に接続される電極であり、前記第４電極は基準電位に接続される電極である複合部品。
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆う電子部品を収納可能な第１収納部と、
前記第１収納部に収納されるコンデンサと、
を含み、
前記第１収納部は、その両端部に第３電極および第４電極を備えており、
前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第２電極に接続され、前記第３電極は前記巻線の前記他端に接続され、
前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極はバイアスＴ回路の電源線に接続される電極であり、前記第４電極は基準電位に接続される電極である複合部品。
【請求項2】
柱状の巻芯部と、
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部の前記第１側面から第２方向に向けて前記第１フランジ部の前記第１側面と接続された電子部品を収納可能な第１収納部と、
前記第１収納部に収納されるコンデンサと、
を含み、
前記第１収納部は、その両端部に第３電極および第４電極を備えており、
前記巻線の一端は第１電極に接続され、他端は第２電極に接続され、前記第３電極は前記第１電極と接続され、
前記第１電極はバイアスＴ回路の電源線に接続される電極であり、前記第２電極はバイアスＴ回路の信号線に接続される電極であり、前記第４電極は基準電位に接続される電極である複合部品。
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部の前記第１側面から第２方向に向けて前記第１フランジ部の前記第１側面と接続された電子部品を収納可能な第１収納部と、
前記第１収納部に収納されるコンデンサと、
を含み、
前記第１収納部は、その両端部に第３電極および第４電極を備えており、
前記巻線の一端は第１電極に接続され、他端は第２電極に接続され、前記第３電極は前記第１電極と接続され、
前記第１電極はバイアスＴ回路の電源線に接続される電極であり、前記第２電極はバイアスＴ回路の信号線に接続される電極であり、前記第４電極は基準電位に接続される電極である複合部品。
【請求項3】
柱状の巻芯部と、
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続され、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部と前記第２フランジ部との間に設けられ、電子部品を収納可能な第１収納部と、
前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆い、かつ、電子部品を収納可能な第２収納部と、
前記第１収納部に収納されるコンデンサと、
前記第２収納部に収納されるインダクタと、
前記第２収納部の両端部に形成される第３電極および第４電極と、
を含み、
前記第１収納部は、その両端部に第５電極および第６電極を備えており、
前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第３電極に接続され、前記第６電極は前記第４電極と接続され、
前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極は基準電位に接続される電極であり、前記第４電極はバイアスＴ回路の電源線に接続される電極であり、前記第５電極は基準電位に接続される電極である複合部品。
前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続され、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、
を含み、
前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、
前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、
さらに、
前記第１フランジ部の前記第１底面に形成される第１電極と、
前記第２フランジ部の前記第２底面に形成される第２電極と、
前記巻芯部に巻回されている巻線と、
前記第１フランジ部と前記第２フランジ部との間に設けられ、電子部品を収納可能な第１収納部と、
前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆い、かつ、電子部品を収納可能な第２収納部と、
前記第１収納部に収納されるコンデンサと、
前記第２収納部に収納されるインダクタと、
前記第２収納部の両端部に形成される第３電極および第４電極と、
を含み、
前記第１収納部は、その両端部に第５電極および第６電極を備えており、
前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第３電極に接続され、前記第６電極は前記第４電極と接続され、
前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極は基準電位に接続される電極であり、前記第４電極はバイアスＴ回路の電源線に接続される電極であり、前記第５電極は基準電位に接続される電極である複合部品。
【請求項4】
基板と、
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第１電極は前記第１電極パッドに接続され、前記第２電極は前記第２電極パッドに接続され、前記第４電極は前記第３電極パッドに接続される
請求項１に記載の複合部品。
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第１電極は前記第１電極パッドに接続され、前記第２電極は前記第２電極パッドに接続され、前記第４電極は前記第３電極パッドに接続される
請求項１に記載の複合部品。
【請求項5】
基板と、
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第２電極は前記第１電極パッドに接続され、前記第１電極は前記第２電極パッドに接続され、前記第４電極は前記第３電極パッドに接続される
請求項２に記載の複合部品。
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第２電極は前記第１電極パッドに接続され、前記第１電極は前記第２電極パッドに接続され、前記第４電極は前記第３電極パッドに接続される
請求項２に記載の複合部品。
【請求項6】
基板と、
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第１電極は前記第１電極パッドに接続され、前記第４電極は前記第２電極パッドに接続され、前記第２電極および前記第５電極は前記第３電極パッドに接続される
請求項３に記載の複合部品。
前記基板に設けられて、バイアスＴ回路の信号線に接続される第１電極パッドと、
前記基板に設けられて、バイアスＴ回路の電源線に接続される第２電極パッドと、
前記基板に設けられて、基準電位に接続される第３電極パッドと、
をさらに含み、
前記第１電極は前記第１電極パッドに接続され、前記第４電極は前記第２電極パッドに接続され、前記第２電極および前記第５電極は前記第３電極パッドに接続される
請求項３に記載の複合部品。
【請求項7】
ショートチップをさらに含み、
前記ショートチップの一端は前記第４電極に電気的に接続され、前記ショートチップの他端は基準電位に接続される
請求項１または請求項４に記載の複合部品。
前記ショートチップの一端は前記第４電極に電気的に接続され、前記ショートチップの他端は基準電位に接続される
請求項１または請求項４に記載の複合部品。
【請求項8】
前記第１収納部に収納されるコンデンサは、
前記第３電極と前記第４電極との間に並列に接続される
請求項１または請求項４に記載の複合部品。
前記第３電極と前記第４電極との間に並列に接続される
請求項１または請求項４に記載の複合部品。
【請求項9】
前記第１収納部に収納されるコンデンサは、
前記第３電極と前記第４電極との間に並列に接続される
請求項２または請求項５に記載の複合部品。
前記第３電極と前記第４電極との間に並列に接続される
請求項２または請求項５に記載の複合部品。
【請求項10】
前記第１収納部に収納されるコンデンサは、
前記第５電極と前記第６電極との間に並列に接続される
請求項３または請求項６に記載の複合部品。
前記第５電極と前記第６電極との間に並列に接続される
請求項３または請求項６に記載の複合部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複合部品に関する。
【背景技術】
【0002】
信号ケーブルに電源を重畳するＰｏＣ（Ｐｏｗｅｒ ｏｖｅｒ Ｃｏａｘ）回路が知られている。ＰｏＣ回路を実現するために、バイアスＴ回路が採用されることがある。バイアスＴ回路は、信号線に直列に接続されたコンデンサとインダクタとを含む。
【0003】
特許文献１には、バイアスＴ回路のインダクタとバイパスコンデンサとを有する集積化電子構成要素が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２０１９－５３７２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＰｏＣ回路では、伝送速度の高速化および情報の大容量化が求められ、広帯域かつ高周波帯でより良い特性が求められる。広帯域における良好な特性を実現するために、バイアスＴ回路のインダクタに、バイパスコンデンサを接続する必要がある。ＰｏＣ回路においては、基板の設計上、バイアスＴ回路のインダクタとバイパスコンデンサとを離して実装すると、ＧＨｚ帯域において透過特性に共振がみられ、規格を満足しないことがある。
【0006】
本発明は、上記に鑑みてなされたものであって、その目的は、広帯域かつ高周波帯でより良い特性を実現するための複合部品を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本開示のある態様による複合部品は、柱状の巻芯部と、前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、を含み、前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、さらに、前記第１フランジ部の前記第１底面に形成される第１電極と、前記第２フランジ部の前記第２底面に形成される第２電極と、前記巻芯部に巻回されている巻線と、前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆う電子部品を収納可能な第１収納部と、前記第１収納部に収納されるコンデンサと、を含み、前記第１収納部は、その両端部に第３電極および第４電極を備えており、前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第２電極に接続され、前記第３電極は前記巻線の前記他端に接続され、前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極はバイアスＴ回路の電源線に接続される電極であり、前記第４電極は基準電位に接続される電極である。
【0008】
本開示のある態様による複合部品は、柱状の巻芯部と、前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続されて、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、を含み、前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、さらに、前記第１フランジ部の前記第１底面に形成される第１電極と、前記第２フランジ部の前記第２底面に形成される第２電極と、前記巻芯部に巻回されている巻線と、前記第１フランジ部の前記第１側面から第２方向に向けて前記第１フランジ部の前記第１側面と接続された電子部品を収納可能な第１収納部と、前記第１収納部に収納されるコンデンサと、を含み、前記第１収納部は、その両端部に第３電極および第４電極を備えており、前記巻線の一端は第１電極に接続され、他端は第２電極に接続され、前記第３電極は前記第１電極と接続され、前記第１電極はバイアスＴ回路の電源線に接続される電極であり、前記第２電極はバイアスＴ回路の信号線に接続される電極であり、前記第４電極は基準電位に接続される電極である。
【0009】
本開示のある態様による複合部品は、柱状の巻芯部と、前記巻芯部の延びる方向を第１方向としたとき、前記巻芯部の前記第１方向の両端にそれぞれ接続され、前記第１方向と直交する第２方向において前記巻芯部から突出する第１フランジ部および第２フランジ部と、を含み、前記第１フランジ部は、第１底面と前記第１底面から立設される第１側面と前記第１側面に接続される第１天面とを有し、前記第２フランジ部は、第２底面と前記第２底面から立設される第２側面と前記第２側面に接続される第２天面とを有し、さらに、前記第１フランジ部の前記第１底面に形成される第１電極と、前記第２フランジ部の前記第２底面に形成される第２電極と、前記巻芯部に巻回されている巻線と、前記第１フランジ部と前記第２フランジ部との間に設けられ、電子部品を収納可能な第１収納部と、前記第１フランジ部の前記第１天面と前記第２フランジ部の前記第２天面とを覆い、かつ、電子部品を収納可能な第２収納部と、前記第１収納部に収納されるコンデンサと、前記第２収納部に収納されるインダクタと、前記第２収納部の両端部に形成される第３電極および第４電極と、を含み、前記第１収納部は、その両端部に第５電極および第６電極を備えており、前記巻線の一端は前記第１電極に接続され、前記巻線の他端は前記第３電極に接続され、前記第６電極は前記第４電極と接続され、前記第１電極はバイアスＴ回路の信号線に接続される電極であり、前記第２電極は基準電位に接続される電極であり、前記第４電極はバイアスＴ回路の電源線に接続される電極であり、前記第５電極は基準電位に接続される電極である。
【発明の効果】
【0010】
本開示の複合部品によれば、広帯域かつ高周波帯でより良い特性を実現できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一または同等の構成部分については同一の符号を付し、その説明を簡略または省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換または変更を行うことができる。
【0013】
（第１実施形態）
（構成）
図１は、本開示の第１実施形態による複合部品の外観を示す図である。図１を参照すると、複合部品１００は、コア１０と、巻線１４と、樹脂１５と、ショートチップ１６と、収納部ＳＴ１と、を含む。複合部品１００は、コア１０の上部に収納部ＳＴ１が接続され、ショートチップ１６の一端が収納部ＳＴ１に接続される構造になっている。ショートチップ１６は、第１フランジ部１３と第２フランジ部１２との間に設けられる。
（構成）
図１は、本開示の第１実施形態による複合部品の外観を示す図である。図１を参照すると、複合部品１００は、コア１０と、巻線１４と、樹脂１５と、ショートチップ１６と、収納部ＳＴ１と、を含む。複合部品１００は、コア１０の上部に収納部ＳＴ１が接続され、ショートチップ１６の一端が収納部ＳＴ１に接続される構造になっている。ショートチップ１６は、第１フランジ部１３と第２フランジ部１２との間に設けられる。
【0014】
収納部ＳＴ１は、本例では、４個のチップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４は、バイパスコンデンサの容量Ｃを実現する。チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４は、すべて同じ容量値でもよいし、異なる容量値であってもよい。
【0015】
なお、チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４のサイズは、例えば、２０１２サイズ（長辺２．０ｍｍ、短辺１．２５ｍｍ）、１６０８サイズ（長辺１．６ｍｍ、短辺０．８ｍｍ）、１００５サイズ（長辺１．０ｍｍ、短辺０．５ｍｍ）、である。
【0016】
【0017】
【0018】
図３に示すように、コア１０は、巻芯部１１と、第１フランジ部１３と、第２フランジ部１２と、を有する。コア１０は、例えば、フェライトによって作成する。
【0019】
巻芯部１１は、導線を巻回するための巻芯である。巻芯部１１は、図中の左右方向である、矢印Ｙ１方向に延びる柱状である。巻芯部１１は、図３に示すように四角柱状である。巻芯部１１は、円柱状であってもよい。
【0020】
巻芯部１１の矢印Ｙ１１方向（第１方向）の両端には、第１フランジ部１３、第２フランジ部１２が、それぞれ接続される。つまり、第１フランジ部１３は巻芯部１１の一端１１ａに接続され、第２フランジ部１２は巻芯部１１の他端に接続される。図３において、矢印Ｙ１方向をＸ軸方向とすると、第１フランジ部１３は、Ｘ軸方向と直交するＹ軸方向およびＺ軸方向に延びる。第２フランジ部１２は、Ｘ軸方向と直交するＹ軸方向およびＺ軸方向に延びる。
【0021】
第１フランジ部１３は、底面１３Ｂ（請求の範囲の第１底面に相当）と、底面１３Ｂから立設される側面１３Ｓ（請求の範囲の第１側面に相当）と、側面１３Ｓに接続される天面１３Ｕ（請求の範囲の第１天面に相当）とを有する。底面１３Ｂには、電極２１（請求の範囲の第１電極に相当）が設けられる。電極２１は、底面１３Ｂの全面に設けられる。第２フランジ部１２は、底面１２Ｂ（請求の範囲の第２底面に相当）と、底面１２Ｂから立設される側面１２Ｓ（請求の範囲の第２側面に相当）と、側面１２Ｓに接続される天面１２Ｕ（請求の範囲の第２天面に相当）とを有する。底面１２Ｂには、電極２２（請求の範囲の第２電極に相当）が設けられる。電極２２は、底面１２Ｂの全面に設けられる。また、電極２２は、底面１２Ｂから側面１２Ｓに沿って天面１２Ｕまで、Ｚ軸方向に延びる。
【0022】
第１フランジ部１３の天面１３Ｕ、および、第２フランジ部１２の天面１２Ｕは、平面状になっている。これらの天面１２Ｕおよび１３Ｕには、後述するように、収納部が接続される。
【0023】
図４に示すように、巻芯部１１には、導線が巻付けられる。すなわち、巻芯部１１には、巻線１４が巻回される。巻線１４の一端１４ａは、電極２１に電気的に接続される。巻線１４の他端１４ｂは、第２フランジ部１２の天面１２Ｕにおいて、電極２２に電気的に接続される。
【0024】
図５に示すように、巻線１４の表面を覆うように、樹脂１５が設けられる。樹脂１５は、巻線１４を他の部分から絶縁するために設けられる。
【0025】
図１に戻り、長さＤ１は、コア１０のＸ軸方向の長さである。長さＤ１は、例えば、３．２ｍｍである。また、図２において、長さＤ２は、複合部品１００のＺ軸方向の長さである。長さＤ２は、例えば、２．３ｍｍである。長さＤ３は、複合部品１００のＹ軸方向の長さである。長さＤ３は、例えば、２．５ｍｍである。長さＤ４は、収納部ＳＴ１の電極間の距離である。長さＤ４は、例えば、０．３ｍｍである。
【0026】
図１において、収納部ＳＴ１は、電極２３（請求の範囲の第３電極に相当）および電極２４（請求の範囲の第４電極に相当）を有する。ここで、図６を参照して、収納部ＳＴ１について説明する。図６は、図１中の収納部ＳＴ１を説明する図である。図６に示すように、電極２３と電極２４との間に空間がある。この空間に、チップコンデンサが収納される。例えば、矢印Ｙ１４で示す方向に移動させることによって、チップコンデンサＣ１を収納部ＳＴ１の空間に収納することができる。電極２３の内側表面、および、電極２４の内側表面にはんだペーストを塗布しておけば、収納したチップコンデンサＣ１を仮固定することができる。仮固定されたチップコンデンサＣ１については、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ１に固定することができる。図６には、チップコンデンサＣ１が１つだけ描かれている。本例では、収納部ＳＴ１に、最大４個のチップコンデンサを収納できる。収納部ＳＴ１に、４個のチップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４が収納されている場合、電極２３と電極２４との間に、チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４が並列に接続される。
【0027】
図７は、第１実施形態による複合部品１００の組立て手順を説明する図である。最初に、図３から図５を参照して説明したコア１０を用意する。矢印Ｙ１２で示すように、コア１０の上部に、収納部ＳＴ１を接続する。次に、矢印Ｙ１３で示すように、収納部ＳＴ１の下部に、ショートチップ１６を設ける。ショートチップ１６は、第１フランジ部１３と第２フランジ部１２との間に設けられる。このとき、ショートチップ１６の一端を収納部ＳＴ１の底面に接続する。
【0028】
収納部ＳＴ１に関して、本例では、図７に示すように、４個のチップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納して固定された収納部ＳＴ１を用意する。そして、それをコア１０の上部に接続する。このとき、第２フランジ部１２の天面１２Ｕにおいて、収納部ＳＴ１の電極２３と巻線１４の他端１４ｂとが接続される。他の例では、４個より少ない数のチップコンデンサを収納して固定された収納部ＳＴ１を用意し、それをコア１０の上部に接続してもよい。
【0029】
さらに他の例では、図６に示す、チップコンデンサを収納していない収納部ＳＴ１を用意し、それをコア１０の上部に接続してもよい。このとき、収納部ＳＴ１の電極２３の内側表面、および、電極２４の内側表面にはんだペーストを塗布しておくことが好ましい。このようにすれば、必要な特性を得るためのチップコンデンサおよび個数（４個まで）を選定し、収納部ＳＴ１に収納することができる。収納部ＳＴ１に収納した後、上述したように、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ１に固定することができる。
【0030】
図１に示すように、予め選定したチップコンデンサが収納部ＳＴ１に収納された状態の複合部品１００を製品として提供してもよいし、チップコンデンサが収納部ＳＴ１に収納されていない状態の複合部品を製品として提供してもよい。後者の場合、収納部ＳＴ１に収納するチップコンデンサを、提供先において選定することになり、周波数特性を微調整することもできる。
【0031】
（効果）
図８は、図１に示す複合部品１００を用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図８において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図８においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３、Ｃ４を付加している。
図８は、図１に示す複合部品１００を用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図８において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図８においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３、Ｃ４を付加している。
【0032】
コンデンサＣ０の一端とポートＰ２との間のノードＮＳに、一点鎖線で示すように複合部品１００が接続される。複合部品１００を接続することにより、ＧＨｚ帯域の透過特性を改善できる。
【0033】
ノードＮＳは、図１中の電極２１に相当する。ノードＮＳには、コイルＬ１の一端が接続される。コイルＬ１は、図１中の巻線１４に相当する。コイルＬ１の他端は、ノードＮＣに接続される。ノードＮＣは、図１中の電極２３に相当する。
【0034】
ノードＮＣには、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４のそれぞれの一端が接続される。コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４のそれぞれの他端（電極２４に相当）は、基準電位に接続される。したがって、本例では、ノードＮＣと基準電位との間に、４個のコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４が並列に接続される。４個のコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４は、バイパスコンデンサとして作用する。基準電位は、例えば、接地電位である。以降の説明においても同様である。
【0035】
ノードＮＣは、ポートＤＣＰに接続される。ポートＤＣＰは、バイアスＴ回路の電源線に接続される。ポートＤＣＰからは、所定の直流電圧が出力される。ポートＤＣＰは、図１中の電極２２に相当する。
【0036】
以上の構成によれば、コイルＬ１と、バイパスコンデンサとを一体にすることができる。このため、コイルＬ１とバイパスコンデンサとを接近させ、両者の距離を近づけることができる。これにより、ＧＨｚ帯域の透過特性の改善が期待される。また、一体化部品とすることで、省スペース化を実現できる。
【0037】
（第２実施形態）
（構成）
図９は、本開示の第２実施形態による複合部品の外観を示す図である。図９を参照すると、第２実施形態による複合部品１００ａは、チップコンデンサの配置が、第１実施形態の複合部品１００とは異なる。また、複合部品１００ａは、ショートチップを有していない。
（構成）
図９は、本開示の第２実施形態による複合部品の外観を示す図である。図９を参照すると、第２実施形態による複合部品１００ａは、チップコンデンサの配置が、第１実施形態の複合部品１００とは異なる。また、複合部品１００ａは、ショートチップを有していない。
【0038】
図９に示すように、第２実施形態による複合部品１００ａにおいては、第１実施形態のコア１０の代わりに、コア１０ａを用いる。コア１０ａの電極２１および電極２２の位置は、コア１０とは異なる。巻線１４の一端１４ａは、コア１０ａの電極２２（請求の範囲の第１電極に相当）に接続される。巻線１４の他端１４ｂは、コア１０ａの電極２１（請求の範囲の第２電極に相当）に接続される。コア１０ａは、コア１０と同様に、例えば、フェライトによって作成する。
【0039】
コア１０ａの側面に、収納部ＳＴ２が設けられる。具体的には、コア１０ａの第１フランジ部１３の側面１３ＳからＹ軸方向に向けて第１フランジ部１３の側面１３Ｓと収納部ＳＴ２とが接続される。そして、コア１０ａの電極２２に、収納部ＳＴ２の電極２３（請求の範囲の第３電極に相当）が接続される。また、複合部品１００ａにおいては、収納部ＳＴ２の構造が、第１実施形態の複合部品１００とは異なる。収納部ＳＴ２は、本例では、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサの容量Ｃを実現する。チップコンデンサＣ１、Ｃ２、Ｃ３は、すべて同じ容量値でもよいし、異なる容量値であってもよい。
【0040】
なお、チップコンデンサＣ１、Ｃ２、Ｃ３のサイズは、例えば、２０１２サイズ（長辺２．０ｍｍ、短辺１．２５ｍｍ）、１６０８サイズ（長辺１．６ｍｍ、短辺０．８ｍｍ）、１００５サイズ（長辺１．０ｍｍ、短辺０．５ｍｍ）、である。
【0041】
また、複合部品１００ａは、コア１０ａの上に、蓋部５０が接続された構成になっている。第１フランジ部１３の天面１３Ｕおよび第２フランジ部１２の天面１２Ｕに、蓋部５０が接続されることにより、コア１０ａの強度を維持することができる。コア１０ａの強度を維持できる場合は、蓋部５０を省略してもよい。なお、蓋部５０は、コア１０ａと同様に、例えば、フェライトによって作成する。
【0042】
図１０は、図９に示す複合部品１００ａの側面図である。図１０は、図９中の矢印Ｙ１５の方向から複合部品１００ａを見た図である。図１０に示すように、複合部品１００ａは、矩形の第１フランジ部１３に、収納部ＳＴ２が接続されている。
【0043】
図９に戻り、長さＤ１は、コア１０のＸ軸方向の長さである。長さＤ１は、例えば、３．２ｍｍである。長さＤ４は、収納部ＳＴ２の電極間の距離である。長さＤ４は、例えば、０．３ｍｍである。長さＤ５は、収納部ＳＴ２のＹ軸方向の長さである。長さＤ５は、例えば、２．２ｍｍである。また、図１０において、長さＤ２は、複合部品１００ａのＺ軸方向の長さである。長さＤ２は、例えば、２．３ｍｍである。長さＤ３は、複合部品１００ａのＹ軸方向の長さである。長さＤ３は、収納部ＳＴ２を除いた、複合部品１００ａのＹ軸方向の長さである。長さＤ３は、例えば、２．５ｍｍである。
【0044】
図１１は、図９中の収納部ＳＴ２を説明する図である。図１１に示すように、収納部ＳＴ２は、電極２３と、電極２４（請求の範囲の第４電極に相当）と、を有する。電極２３と電極２４との間に空間がある。この空間に、チップコンデンサが収納される。例えば、矢印Ｙ１６で示す方向に移動させることによって、チップコンデンサＣ１などを収納部ＳＴ２の空間に積み重ねて収納できる。電極２３の内側表面、および、電極２４の内側表面にはんだペーストを塗布しておけば、収納したチップコンデンサを仮固定することができる。仮固定されたチップコンデンサについては、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ２に固定することができる。本例では、収納部ＳＴ２に、最大３個のチップコンデンサを収納できる。収納部ＳＴ１に、３個のチップコンデンサＣ１、Ｃ２、Ｃ３が収納されている場合、電極２３と電極２４との間に、チップコンデンサＣ１、Ｃ２、Ｃ３が並列に接続される。
【0045】
図１２は、第２実施形態による複合部品１００ａの組立て手順を説明する図である。最初に、図９を参照して説明したコア１０ａを用意する。矢印Ｙ１７で示すように、コア１０ａの上部に、蓋部５０を接続する。次に、矢印Ｙ１８で示すように、第１フランジ部１３の電極２２に、収納部ＳＴ２の電極２３を接続する。
【0046】
収納部ＳＴ２に関して、本例では、図１２に示すように、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納して固定された収納部ＳＴ２を用意し、収納部ＳＴ２の電極２３を第１フランジ部１３の電極２２に接続する。他の例では、３個より少ない数のチップコンデンサを収納して固定された収納部ＳＴ２を用意し、その収納部ＳＴ２の電極２３を第１フランジ部１３の電極２２に接続してもよい。
【0047】
さらに他の例では、図１１に示す、チップコンデンサを収納していない収納部ＳＴ２を用意し、その収納部ＳＴ２の電極２３を第１フランジ部１３の電極２２に接続してもよい。このとき、収納部ＳＴ２の電極２３の内側表面、および、電極２４の内側表面にはんだペーストを塗布しておくことが好ましい。このようにすれば、必要な特性を得るためのチップコンデンサおよび個数（３個まで）を選定し、収納部ＳＴ２に収納することができる。収納部ＳＴ２に収納した後、上述したように、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ２に固定することができる。
【0048】
図９に示すように、予め選定したチップコンデンサが収納部ＳＴ２に収納された状態の複合部品１００ａを製品として提供してもよいし、チップコンデンサが収納部ＳＴ１に収納されていない状態の複合部品を製品として提供してもよい。後者の場合、収納部ＳＴ２に収納するチップコンデンサを、提供先において選定することになり、周波数特性を微調整することもできる。
【0049】
なお、第２実施形態の複合部品１００ａにおいて、第１実施形態の複合部品１００と同様に、巻線１４の表面に、樹脂を設けてもよい。
【0050】
（効果）
図１３は、図９に示す複合部品１００ａを用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図１３において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図１３においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３を付加している。
図１３は、図９に示す複合部品１００ａを用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図１３において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図１３においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３を付加している。
【0051】
コンデンサＣ０の一端とポートＰ２との間のノードＮＳに、一点鎖線で示すように複合部品１００ａが接続される。複合部品１００ａを接続することにより、ＧＨｚ帯域の透過特性を改善できる。
【0052】
ノードＮＳは、図９中の電極２１に相当する。ノードＮＳには、コイルＬ１の一端が接続される。コイルＬ１は、図９中の巻線１４に相当する。コイルＬ１の他端は、ノードＮＣに接続される。ノードＮＣは、図９中の電極２３に相当する。
【0053】
ノードＮＣには、コンデンサＣ１、Ｃ２、Ｃ３のそれぞれの一端が接続される。コンデンサＣ１、Ｃ２、Ｃ３のそれぞれの他端（電極２４に相当）は、基準電位に接続される。したがって、本例では、ノードＮＣと基準電位との間に、３個のコンデンサＣ１、Ｃ２、Ｃ３が並列に接続される。３個のコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサとして作用する。
【0054】
ノードＮＣは、ポートＤＣＰに接続される。ポートＤＣＰは、バイアスＴ回路の電源線に接続される。ポートＤＣＰからは、所定の直流電圧が出力される。ポートＤＣＰは、図９中の電極２２に相当する。
【0055】
以上の構成によれば、コイルＬ１と、バイパスコンデンサとを一体にすることができる。このため、コイルＬ１とバイパスコンデンサとを接近させ、両者の距離を近づけることができる。これにより、ＧＨｚ帯域の透過特性の改善が期待される。
【0056】
（第３実施形態）
（構成）
図１４は、本開示の第３実施形態による複合部品の外観を示す図である。図１４を参照すると、第３実施形態による複合部品１００ｂは、第１実施形態の複合部品１００、第２実施形態の複合部品１００ａとは異なり、２つの収納部ＳＴ３、ＳＴ４を有する。
（構成）
図１４は、本開示の第３実施形態による複合部品の外観を示す図である。図１４を参照すると、第３実施形態による複合部品１００ｂは、第１実施形態の複合部品１００、第２実施形態の複合部品１００ａとは異なり、２つの収納部ＳＴ３、ＳＴ４を有する。
【0057】
複合部品１００ｂのコア１０ｂは、第１フランジ部１３と、第２フランジ部１２ａと、を有する。第１フランジ部１３は、電極２１（請求の範囲の第１電極に相当）を有する。第２フランジ部１２ａは、ギャップＧＡを有する。第２フランジ部１２ａは、ギャップＧＡを挟んで電極２２（請求の範囲の第２電極に相当）と電極２５とを有する。ギャップＧＡにより、電極２２と電極２５とは互いに独立した電極になっている。
【0058】
収納部ＳＴ３は、第１フランジ部１３と第２フランジ部１２ａとの間に設けられる。収納部ＳＴ３は、本例では、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサの容量Ｃを実現する。チップコンデンサＣ１、Ｃ２、Ｃ３は、すべて同じ容量値でもよいし、異なる容量値であってもよい。
【0059】
なお、チップコンデンサＣ１、Ｃ２、Ｃ３のサイズは、例えば、２０１２サイズ（長辺２．０ｍｍ、短辺１．２５ｍｍ）、１６０８サイズ（長辺１．６ｍｍ、短辺０．８ｍｍ）、１００５サイズ（長辺１．０ｍｍ、短辺０．５ｍｍ）、である。
【0060】
また、収納部ＳＴ４は、コア１０ｂの上部に接続される。収納部ＳＴ４は、電極２６（請求の範囲の第４電極に相当）、電極２７（請求の範囲の第３電極に相当）を有する。収納部ＳＴ４は、本例では、１個の１１４０を収納する。チップコイル１４０のサイズは、例えば、３２２５サイズ（長辺３．２ｍｍ、短辺２．５ｍｍ）、２０１２サイズ（長辺２．０ｍｍ、短辺１．２５ｍｍ）、である。
【0061】
巻線１４の一端１４ａは、電極２１に接続される。巻線１４の他端は、第２フランジ部１２ａの天面において、電極２７に接続される。
【0062】
図１５は、図１４に示す複合部品１００ｂの側面図である。図１５は、図１４中の矢印Ｙ１９の方向から複合部品１００ｂを見た図である。図１５に示すように、複合部品１００ｂは、矩形状に見える。図１４および図１５に示すように、第２フランジ部１２ａの底部の電極２５は、配線３１を介して、収納部ＳＴ４の電極２６に接続される。
【0063】
図１４において、長さＤ１は、コア１０ｂのＸ軸方向の長さである。長さＤ１は、例えば、３．２ｍｍである。長さＤ６は、収納部ＳＴ３の電極２９のＸ軸方向の長さである。長さＤ６は、例えば、１．８ｍｍである。また、図１５において、長さＤ２は、複合部品１００ｂのＺ軸方向の長さである。長さＤ２は、例えば、２．３ｍｍである。長さＤ３は、複合部品１００ｂのＹ軸方向の長さである。長さＤ３は、例えば、２．５ｍｍである。長さＤ４は、収納部ＳＴ４の電極間の距離である。長さＤ４は、例えば、０．３ｍｍである。
【0064】
ここで、図１６を参照して、収納部ＳＴ３について説明する。図１６は、図１４中の収納部ＳＴ３を説明する図である。図１６に示すように、収納部ＳＴ３は、電極２８（請求の範囲の第６電極に相当）と、電極２９（請求の範囲の第５電極に相当）と、を有する。電極２８と電極２９との間に空間がある。この空間に、チップコンデンサＣ１が収納される。例えば、矢印Ｙ２０で示す方向に移動させることによって、チップコンデンサＣ１を収納部ＳＴ３の空間に収納することができる。電極２８の内側表面、および、電極２９の内側表面にはんだペーストを塗布しておけば、収納したチップコンデンサＣ１を仮固定することができる。仮固定されたチップコンデンサＣ１については、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ３に固定することができる。図１６には、チップコンデンサＣ１が１つだけ描かれている。本例では、収納部ＳＴ３に、最大３個のチップコンデンサを収納できる。収納部ＳＴ３に、３個のチップコンデンサＣ１、Ｃ２、Ｃ３が収納されている場合、電極２８と電極２９との間に、チップコンデンサＣ１、Ｃ２、Ｃ３が並列に接続される。
【0065】
図１７は、第３実施形態による複合部品１００ｂの組立て手順を説明する図である。最初に、図１４を参照して説明したコア１０ｂを用意する。矢印Ｙ２１で示すように、コア１０ａの上部に、収納部ＳＴ４を接続する。これにより、第２フランジ１２ａの天面において、巻線１４の他端１４ｂが電極２７に接続される。次に、矢印Ｙ２２で示すように、収納部ＳＴ４の下部に、収納部ＳＴ３を設ける。このとき、第２フランジ部１２ａの電極２２に収納部ＳＴ３の電極２９を接続し、収納部ＳＴ４の電極２６に収納部ＳＴ３の電極２８を接続する。
【0066】
収納部ＳＴ３に関して、本例では、図１４に示すように、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納して固定された収納部ＳＴ３を用意する。そして、収納部ＳＴ３の電極２８を収納部ＳＴ４の電極２６に接続し、かつ、収納部ＳＴ３の電極２９を第２フランジ部１２ａの電極２２に接続する。他の例では、３個より少ない数のチップコンデンサを収納して固定された収納部ＳＴ３を用意し、その収納部ＳＴ３の電極２８を収納部ＳＴ４の電極２６に接続し、かつ、収納部ＳＴ３の電極２９を第２フランジ部１２ａの電極２２に接続してもよい。
【0067】
さらに他の例では、図１６に示す、チップコンデンサを収納していない収納部ＳＴ３を用意し、その収納部ＳＴ３の電極２８を収納部ＳＴ４の電極２６に接続し、かつ、収納部ＳＴ３の電極２９を第２フランジ部１２ａの電極２２に接続してもよい。このとき、収納部ＳＴ３の電極２８の内側表面、および、電極２９の内側表面にはんだペーストを塗布しておくことが好ましい。このようにすれば、必要な特性を得るためのチップコンデンサおよび個数（３個まで）を選定し、収納部ＳＴ３に収納することができる。収納部ＳＴ３に収納した後、上述したように、リフロー処理によって、はんだペーストを溶融させることで収納部ＳＴ３に固定することができる。
【0068】
図１４に示すように、予め選定したチップコンデンサが収納部ＳＴ３に収納された状態の複合部品１００ｂを製品として提供してもよいし、チップコンデンサが収納部ＳＴ３に収納されていない状態の複合部品を製品として提供してもよい。後者の場合、収納部ＳＴ３に収納するチップコンデンサを、提供先において選定することになり、周波数特性を微調整することもできる。
【0069】
さらに、図１４に示すように、予め選定したチップコイル１４０が収納部ＳＴ４に収納された状態の複合部品１００ｂを製品として提供してもよいし、チップコイル１４０が収納部ＳＴ４に収納されていない状態の複合部品を製品として提供してもよい。後者の場合、収納部ＳＴ４に収納するチップコイルを、提供先において選定することになり、周波数特性を微調整することもできる。
【0070】
なお、チップコイル１４０のサイズによっては、収納部ＳＴ４に、他のチップ部品を収納するための空きスペースが生じる。この空きスペースに、例えば、チップ抵抗を収納することもできる。これにより、チップコイルに対して、チップ抵抗を並列に接続することができる。チップコイルにチップ抵抗を並列に接続することによって、共振特性を変更し、周波数特性を改善できる。
【0071】
（効果）
図１８は、図１４に示す複合部品１００ｂを用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図１８において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図１８においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３を付加している。
図１８は、図１４に示す複合部品１００ｂを用いてバイアスＴ回路を構成した場合の等価回路を示す図である。図１８において、ポートＰ１とポートＰ２との間は、バイアスＴ回路の信号線である。ポートＰ１とポートＰ２との間の信号ケーブルには、電源が重畳されている。ポートＰ１とポートＰ２との間にコンデンサＣ０が直列に接続されている。コンデンサＣ０の容量は、例えば、０．１μＦである。図１８においては、チップコンデンサと回路上のコンデンサとに同じ符号Ｃ１、Ｃ２、Ｃ３を付加している。
【0072】
コンデンサＣ０の一端とポートＰ２との間のノードＮＳに、一点鎖線で示すように複合部品１００ｂが接続される。複合部品１００ｂを接続することにより、ＧＨｚ帯域の透過特性を改善できる。
【0073】
【0074】
【0075】
ノードＮＣには、コンデンサＣ１、Ｃ２、Ｃ３のそれぞれの一端が接続される。コンデンサＣ１、Ｃ２、Ｃ３のそれぞれの他端（電極２９に相当）は、基準電位に接続される。したがって、本例では、ノードＮＣと基準電位との間に、３個のコンデンサＣ１、Ｃ２、Ｃ３が並列に接続される。３個のコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサとして作用する。３個未満のコンデンサを収納してもよい。透過特性の改善に必要な容量値および個数を選定すればよい。
【0076】
ノードＮＣは、ポートＤＣＰに接続される。ポートＤＣＰは、バイアスＴ回路の電源線に接続される。ポートＤＣＰからは、所定の直流電圧が出力される。ポートＤＣＰは、図１４中の電極２２に相当する。
【0077】
以上の構成によれば、コイルＬ１と、コイルＬ２と、バイパスコンデンサとを一体にすることができる。このため、コイルＬ１と、コイルＬ２と、バイパスコンデンサとを接近させ、両者の距離を近づけることができる。複数のコイルＬ１およびＬ２を使用することができるため、広帯域に、高いインピーダンスを維持することができる。また、コイルＬ２については、チップコイルを変更することにより、任意のインダクタンス値を実現できる。これにより、ＧＨｚ帯域の透過特性の改善が期待される。
【0078】
ところで、コイルＬ１は巻線形のコイルであるのに対し、コイルＬ２は積層形のチップコイルである。ポートＰ１とポートＰ２との間の信号線に近い方から、巻線によるコイルＬ１、積層形チップのコイルＬ２、の順序で実装する。すなわち、図１８に示すように、コイルＬ２ではなく、コイルＬ１をノードＮＳの近くに接続することにより、透過特性の改善効果を高めることができる。
【0079】
積層形のチップコイルに比べて、巻線形のコイルは、巻数の調整によりインダクタンス値の設定が容易である。例えば、巻数を多くすれば、比較的大きなインダクタンス値が得られる。巻線のコイルは、積層形のチップコイルに比べて、インピーダンスが高い。インピーダンスの高い方を、信号線の近くに設置した方が、広帯域において特性を改善できる。また、積層形チップのコイルＬ２を用いることによって、低周波帯の特性の改善が期待される。また、一体化部品とすることで、省スペース化を実現できる。
【0080】
【0081】
基板Ｋ１は、複数の電極Ｅ１、電極Ｅ２、電極Ｅ３、を有する。これらの電極Ｅ１から電極Ｅ３は、基板Ｋ１の表面に設けられる。電極Ｅ１は、バイアスＴ回路の電源線に接続される電極パッドである。電極Ｅ２は、バイアスＴ回路の信号線に接続される電極パッドである。電極Ｅ３は、基準電位に接続される電極パッドである。
【0082】
電極Ｅ１は、本開示の第２電極パッドに相当する。電極Ｅ２は、本開示の第１電極パッドに相当する。電極Ｅ３は、本開示の第３電極パッドに相当する。
【0083】
複合部品１００のコア１０の電極２１は、第１電極パッドである電極Ｅ２に接続される。複合部品１００のコア１０の電極２２は、第２電極パッドである電極Ｅ１に接続される。矢印Ｙ１３で示すように、複合部品１００のショートチップ１６の電極１６２は、第３電極パッドである電極Ｅ３に接続される。ショートチップ１６は、第１フランジ部１３と第２フランジ部１２との間に設けられる。
【0084】
矢印Ｙ１２で示すように、コア１０の上部に収納部ＳＴ１が接続され、ショートチップ１６の一端が収納部ＳＴ１に接続される。収納部ＳＴ１は、本例では、４個のチップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４は、バイパスコンデンサの容量Ｃを実現する。
【0085】
以上のように、複合部品１００は、基板Ｋ１上に実現することができる。複合部品１００は、巻線１４を含むコア１０と、ショートチップ１６と、収納部ＳＴ１と、を備える。
【0086】
ところで、収納部ＳＴ１とショートチップ１６とを先に接続しておいてもよい。図２０は、収納部ＳＴ１とショートチップ１６とを接続した状態を示す図である。収納部ＳＴ１の電極２４に、ショートチップ１６の一端が接続されている。この状態において、収納部ＳＴ１に、チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納する。
【0087】
図２１は、収納部ＳＴ１とショートチップ１６とを接続し、さらにチップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納した状態を示す図である。すなわち、図２０のようにショートチップ１６が接続されている収納部ＳＴ１に、チップコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を収納することによって、図２１に示す状態になる。
【0088】
【0089】
【0090】
基板Ｋ２は、複数の電極Ｅ４と、電極Ｅ５と、電極Ｅ６と、を有する。これらの電極Ｅ４から電極Ｅ６は、基板Ｋ２の表面に設けられる。電極Ｅ４は、バイアスＴ回路の信号線に接続される電極パッドである。電極Ｅ５は、バイアスＴ回路の電源線に接続される電極パッドである。電極Ｅ６は、基準電位に接続される電極パッドである。
【0091】
電極Ｅ５は、本開示の第２電極パッドに相当する。電極Ｅ４は、本開示の第１電極パッドに相当する。電極Ｅ６は、本開示の第３電極パッドに相当する。
【0092】
複合部品１００ａのコア１０ａの電極２１は、第１電極パッドである電極Ｅ４に接続される。複合部品１００のコア１０ａの電極２２は、第２電極パッドである電極Ｅ５に接続される。矢印Ｙ１８で示すように、収納部ＳＴ２の電極２４は、第３電極パッドである電極Ｅ６に接続される。収納部ＳＴ２の電極２３は、電極Ｅ５に接続される。収納部ＳＴ２の電極２３は、コア１０ａの電極２２に接続される。収納部ＳＴ２は、本例では、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサの容量Ｃを実現する。矢印Ｙ１７で示すように、コア１０ａの上部に蓋部５０が接続される。
【0093】
（効果）
図２２に示す複合部品１００ａを用いてバイアスＴ回路を構成すると、図１３を参照して説明した等価回路の状態になる。複合部品１００ａを接続することにより、ＧＨｚ帯域の透過特性を改善することができる。
図２２に示す複合部品１００ａを用いてバイアスＴ回路を構成すると、図１３を参照して説明した等価回路の状態になる。複合部品１００ａを接続することにより、ＧＨｚ帯域の透過特性を改善することができる。
【0094】
【0095】
基板Ｋ３は、電極Ｅ７と、電極Ｅ８と、電極Ｅ９と、を有する。これらの電極Ｅ７から電極Ｅ９は、基板Ｋ３の表面に設けられる。電極Ｅ７は、バイアスＴ回路の信号線に接続される電極パッドである。電極Ｅ８は、基準電位に接続される電極パッドである。電極Ｅ９は、バイアスＴ回路の電源線に接続される電極パッドである。
【0096】
電極Ｅ７は、本開示の第１電極パッドに相当する。電極Ｅ８は、本開示の第３電極パッドに相当する。電極Ｅ９は、本開示の第２電極パッドに相当する。
【0097】
複合部品１００ｂのコア１０ｂの電極２１は、第１電極パッドである電極Ｅ７に接続される。複合部品１００ｂのコア１０ｂの電極２２は、第３電極パッドである電極Ｅ８に接続される。複合部品１００ｂのコア１０ｂの電極２５は、第２電極パッドである電極Ｅ９に接続される。
【0098】
矢印Ｙ２２で示すように、収納部ＳＴ３の電極２９は、第３電極パッドである電極Ｅ８に接続される。収納部ＳＴ３は、第１フランジ部１３と第２フランジ部１２ａとの間に設けられる。収納部ＳＴ３は、本例では、３個のチップコンデンサＣ１、Ｃ２、Ｃ３を収納する。チップコンデンサＣ１、Ｃ２、Ｃ３は、バイパスコンデンサの容量Ｃを実現する。
【0099】
矢印Ｙ２１で示すように、コア１０ｂの上部に収納部ＳＴ４が接続される。このとき、収納部ＳＴ４の電極２６は、収納部ＳＴ２の電極２８に接続される。収納部ＳＴ４は、チップコイル１４０を収納しており、チップコイル１４０と巻線１４によるコイルとが直列に接続される。
【0100】
（効果）
図２３に示す複合部品１００ｂを用いてバイアスＴ回路を構成すると、図１８を参照して説明した等価回路の状態になる。複合部品１００ｂを接続することにより、ＧＨｚ帯域の透過特性を改善することができる。
図２３に示す複合部品１００ｂを用いてバイアスＴ回路を構成すると、図１８を参照して説明した等価回路の状態になる。複合部品１００ｂを接続することにより、ＧＨｚ帯域の透過特性を改善することができる。
【0101】
（複合部品による効果）
以上説明したように、本開示の複合部品は、バイアスＴ回路を形成するための巻線インダクタと、チップコンデンサによるバイパスコンデンサとを一体にする。一体にすることによって、巻線インダクタと、バイパスコンデンサとを隣接して設け、両者の距離を短くすることができる。任意の容量値および任意の個数のチップコンデンサは、収納部に収納される。チップコンデンサを適切に選定することによって、ＧＨｚ帯域の透過特性の改善が期待される。
以上説明したように、本開示の複合部品は、バイアスＴ回路を形成するための巻線インダクタと、チップコンデンサによるバイパスコンデンサとを一体にする。一体にすることによって、巻線インダクタと、バイパスコンデンサとを隣接して設け、両者の距離を短くすることができる。任意の容量値および任意の個数のチップコンデンサは、収納部に収納される。チップコンデンサを適切に選定することによって、ＧＨｚ帯域の透過特性の改善が期待される。
【0102】
発明者は、コイルとバイパスコンデンサとの距離による効果の違いについて検証した。図２４は、本開示の複合部品によって得られる効果を説明する図である。図２４において、横軸は周波数（ＧＨｚ）、縦軸はＳパラメータのＳ２１（ｄＢ）を示す。Ｓ２１は入力端子から出力端子への透過特性を示す指標である。図２４中の特性ｍ０は、ＧＨｚ帯域での規格を示す。Ｓ２１の値が特性ｍ０以上である場合に規格を満足する。
【0103】
特性ｍ１および特性ｍ２は、同じコイルＬ１と同じバイパスコンデンサとを用い、両者の距離が異なる場合における、Ｓ２１の値を示す。特性ｍ１は、コイルＬ１とバイパスコンデンサとの距離が３ｍｍである場合のＳ２１の値を示す。特性ｍ１は、５ＧＨｚ付近において、特性ｍ０の値より低い値になり、規格を満足しない。
【0104】
特性ｍ２は、本開示の複合部品を採用した場合のＳ２１の値を示す。本開示の複合部品を採用した場合、コイルＬ１とバイパスコンデンサとが隣接するため、コイルＬ１とバイパスコンデンサとの距離が０ｍｍになる。このため、特性ｍ２の全体が特性ｍ０を超える値であり、規格を満足する。したがって、本開示のようにコイルとバイパスコンデンサとを１つにまとめて、両者の距離を０ｍｍにした複合部品を用いることにより、広帯域かつ高周波において、良好な特性が得られることが分かる。
【符号の説明】
【0105】
１０、１０ａ、１０ｂ コア
１１ 巻芯部
１２、１２ａ 第２フランジ部
１３ 第１フランジ部
１４ 巻線
１５ 樹脂
１６ ショートチップ
２１～２９ 電極
５０ 蓋部
１００、１００ａ、１００ｂ 複合部品
１４０ チップコイル
Ｃ０ コンデンサ
Ｃ１～Ｃ４ チップコンデンサ
Ｅ１～Ｅ９ 電極
Ｋ１、Ｋ２、Ｋ３ 基板
Ｌ１、Ｌ２ コイル
ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４ 収納部
１１ 巻芯部
１２、１２ａ 第２フランジ部
１３ 第１フランジ部
１４ 巻線
１５ 樹脂
１６ ショートチップ
２１～２９ 電極
５０ 蓋部
１００、１００ａ、１００ｂ 複合部品
１４０ チップコイル
Ｃ０ コンデンサ
Ｃ１～Ｃ４ チップコンデンサ
Ｅ１～Ｅ９ 電極
Ｋ１、Ｋ２、Ｋ３ 基板
Ｌ１、Ｌ２ コイル
ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４ 収納部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】