特開 2025-64935 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025064935

(43)【公開日】2025-04-17

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01G 4/30 20060101AFI20250410BHJP

   H01C 7/18 20060101ALI20250410BHJP

【ＦＩ】

H01G4/30 201A

H01G4/30 511

H01C7/18

H01G4/30 201N

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2024141791

(22)【出願日】2024-08-23

(31)【優先権主張番号】10-2023-0132660

(32)【優先日】2023-10-05

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】カン、セウン ミン

(72)【発明者】

【氏名】リー、ダエ ヒー

(72)【発明者】

【氏名】フワン、スン ジュ

(72)【発明者】

【氏名】ヤン、チャン ホ

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC01

5E001AF06

5E082AA01

5E082AB03

5E082BC19

5E082EE04

5E082FF05

5E082FG04

5E082FG26

5E082GG10

5E082PP09

(57)【要約】      （修正有）

【課題】ＭＬＣＣのサイズを小型化しながらもチッピングやクラックなどの発生を防止し、かつ、信頼性を確保し必要な容量を実現する構造を提供する。
【解決手段】積層型電子部品は、第２方向の最大サイズＬ、第３方向の最大サイズ、第１方向の最大サイズＴ、カバー部１１２、１１３の第１方向の平均サイズｔｃ、誘電体層１１１の第１方向の平均サイズｔｄ、内部電極１２１、１２２の第１方向の平均サイズｔｅを所定の範囲で満たす。さらにＴ＜第３方向の最大サイズを満たし、サイドマージン部の第３方向の平均サイズも所定範囲であるように設計する。
【選択図】図３

【特許請求の範囲】

【請求項1】

積層型電子部品であって、
第１方向に対向する第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に対向する第３面及び第４面、前記第１面～前記第４面と連結され、第３方向に対向する第５面及び第６面を含み、
誘電体層及び前記誘電体層と第１方向に交互に配置される内部電極を含む容量形成部、及び前記容量形成部の前記第１方向の両面上に配置されるカバー部を含む本体と、
前記第３面及び前記第４面に配置される外部電極と、を含み、
前記積層型電子部品の前記第２方向の最大サイズをＬ、前記積層型電子部品の前記第３方向の最大サイズをＷ、前記積層型電子部品の前記第１方向の最大サイズをＴ、前記カバー部の前記第１方向の平均サイズをｔｃ、前記誘電体層の前記第１方向の平均サイズをｔｄ、前記内部電極の前記第１方向の平均サイズをｔｅとするとき、
０．７５ｍｍ≦Ｌ≦１．２５ｍｍ、０．２５ｍｍ≦Ｗ≦０．７５ｍｍ、Ｔ＜０．５ｍｍ、２８μｍ≦ｔｃ≦３４μｍ、０．４μｍ≦ｔｄ≦０．５μｍ及び０．４μｍ≦ｔｅ≦０．５μｍを満たす、積層型電子部品。

【請求項2】

Ｔ＜Ｗを満たす、請求項１に記載の積層型電子部品。

【請求項3】

前記内部電極は、前記誘電体層を挟んで前記第１方向に交互に配置される第１内部電極及び第２内部電極を含み、
前記第１内部電極は、前記第３面、前記第５面及び前記第６面と連結されるように配置され、
前記第２内部電極は、前記第４面、前記第５面及び前記第６面と連結されるように配置され、
前記第５面及び前記第６面にはサイドマージン部が配置される、請求項１に記載の積層型電子部品。

【請求項4】

前記サイドマージン部の前記第３方向の平均サイズをｗｍとするとき、
１３μｍ≦ｗｍ≦２１μｍを満たす、請求項３に記載の積層型電子部品。

【請求項5】

前記内部電極は、前記誘電体層を挟んで前記第１方向に交互に配置される第１内部電極及び第２内部電極を含み、
前記第１内部電極は前記第３面と連結され、且つ前記第４面と離隔するように配置され、前記第２内部電極は前記第４面と連結され、且つ前記第３面と離隔するように配置され、
前記第３面と前記第２内部電極との間の前記第２方向への平均距離をＬ１とするとき、
３０μｍ≦Ｌ１≦５０μｍを満たす、請求項１に記載の積層型電子部品。

【請求項6】

前記積層型電子部品の容量は１２μＦ以上である、請求項１に記載の積層型電子部品。

【請求項7】

前記サイドマージン部の前記第３方向のサイズの最大値に対する前記サイドマージン部の前記第３方向のサイズの最小値の比率は０．９～１．０である、請求項４に記載の積層型電子部品。

【請求項8】

前記サイドマージン部の前記第３方向の平均サイズをｗｍとするとき、
前記ｗｍに対する前記ｔｃの比率（ｔｃ／ｗｍ）は２．０～２．２５である、請求項３に記載の積層型電子部品。

【請求項9】

０．０５６≦ｔｃ／Ｔ≦０．６７を満たす、請求項１から８のいずれか一項に記載の積層型電子部品。

【請求項10】

０．０２８≦ｗｍ／Ｔ≦０．３８を満たす、請求項４から８のいずれか一項に記載の積層型電子部品。

【請求項11】

０．７０≦Ｔ／Ｗ＜０．８５を満たす、請求項２から８のいずれか一項に記載の積層型電子部品。

【請求項12】

積層型電子部品であって、
誘電体層及び前記誘電体層と厚さ方向に交互に配置される内部電極を含む容量形成部、及び前記容量形成部の前記厚さ方向に対向する両面上に配置されたカバー部を含む本体と、
前記本体の幅方向に対向する両面上に配置されたサイドマージン部と、
前記本体の長さ方向に対向する両面上に配置された外部電極と、を含み、
前記積層型電子部品の厚さをＴ、前記カバー部の前記厚さ方向への平均サイズをｔｃ、前記サイドマージン部の前記幅方向への平均サイズをｗｍとするとき、
０．０５６≦ｔｃ／Ｔ≦０．６７及び０．０２８≦ｗｍ／Ｔ≦０．３８を満たす、積層型電子部品。

【請求項13】

前記Ｔは０．５ｍｍ未満であり、
前記サイドマージン部の前記幅方向へのサイズの最大値に対する前記サイドマージン部の前記幅方向のサイズの最小値の比率は０．９～１．０である、請求項１２に記載の積層型電子部品。

【請求項14】

ｔｃ／ｗｍは２．０～２．２５である、請求項１２に記載の積層型電子部品。

【請求項15】

前記積層型電子部品の長さＬは０．７５ｍｍ≦Ｌ≦１．２５ｍｍを満たし、
前記積層型電子部品の幅Ｗは０．２５ｍｍ≦Ｗ≦０．７５を満たし、
前記カバー部の前記厚さ方向への平均サイズｔｃは２８μｍ≦ｔｃ≦３４μｍを満たす、請求項１２に記載の積層型電子部品。

【請求項16】

前記内部電極の前記厚さ方向への平均サイズｔｅは０．４μｍ≦ｔｅ≦０．５μｍを満たし、
前記誘電体層の前記厚さ方向への平均サイズｔｄは０．４μｍ≦ｔｄ≦０．５μｍを満たす、請求項１２から１５のいずれか一項に記載の積層型電子部品。

【請求項17】

前記サイドマージン部の前記幅方向への平均サイズｗｍは１３μｍ≦ｗｍ≦２１μｍを満たす、請求項１２から１５のいずれか一項に記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層型電子部品に関する。

【背景技術】

【0002】

積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン、及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電又は放電させる役割を果たすチップ型のコンデンサである。このような積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、様々な電子装置の部品として使用されることができる。

【0003】

積層セラミックキャパシタの超小型化及び高容量化を要求する傾向に伴って、積層セラミックキャパシタの容量を増加させながらも、そのサイズを減少させるための研究が進められている。

【0004】

従来、一般的に通用されていたＭＬＣＣのサイズは１００５サイズ（長さ：約１．０ｍｍ、幅：約０．５ｍｍ）であって、１００５サイズのＭＬＣＣは小型ＩＴ製品に主に搭載されている。現在、１００５サイズのＭＬＣＣの厚さは通常０．５ｍｍ内外であるが、顧客が要求する有効容量を実現するために、その厚さを０．６５ｍｍ～０．７５ｍｍまで増加させている。但し、ＭＬＣＣが搭載される電子部品の小型化に伴い、ＭＬＣＣの厚さを０．５ｍｍ未満に調節する必要がある。

【0005】

しかし、ＭＬＣＣのサイズが小さくなるほど、ＭＬＣＣの本体の角に発生するチッピング（ｃｈｉｐｐｉｎｇ）やクラック（ｃｒａｃｋ）に対して脆弱になるほかない。このようなチッピングやクラックがＭＬＣＣの本体に発生すると、めっき液や外部からの水分の浸透によりＭＬＣＣの信頼性が低下する可能性がある。

【0006】

したがって、ＭＬＣＣのサイズを小型化しながらもチッピングやクラックなどの発生を防止して信頼性を確保し、顧客が要求する容量を実現できるＭＬＣＣの設計構造についての研究が必要な実情である。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明のいくつかの目的の一つは、単位体積当たりの容量及び信頼性に優れた積層型電子部品を提供することである。

【0008】

但し、本発明の目的は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。

【課題を解決するための手段】

【0009】

本発明の一実施形態に係る積層型電子部品は、第１方向に対向する第１面及び第２面、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面、上記第１面～第４面と連結され、第３方向に対向する第５面及び第６面を含み、誘電体層及び上記誘電体層と第１方向に交互に配置される内部電極を含む容量形成部、及び上記容量形成部の上記第１方向の両面上に配置されるカバー部を含む本体と、上記第３面及び第４面に配置される外部電極と、を含み、上記積層型電子部品の上記第２方向の最大サイズをＬ、上記積層型電子部品の上記第３方向の最大サイズをＷ、上記積層型電子部品の上記第１方向の最大サイズをＴ、上記カバー部の上記第１方向の平均サイズをｔｃ、上記誘電体層の上記第１方向の平均サイズをｔｄ、上記内部電極の上記第１方向の平均サイズをｔｅとするとき、０．７５ｍｍ≦Ｌ≦１．２５ｍｍ、０．２５ｍｍ≦Ｗ≦０．７５ｍｍ、Ｔ＜０．５ｍｍ、２８μｍ≦ｔｃ≦３４μｍ、０．４μｍ≦ｔｄ≦０．５μｍ及び０．４μｍ≦ｔｅ≦０．５μｍを満たす。

【0010】

本発明の一実施形態に係る積層型電子部品は、誘電体層及び上記誘電体層と厚さ方向に交互に配置される内部電極を含む容量形成部、並びに上記容量形成部の上記厚さ方向に対向する両面上に配置されたカバー部を含む本体、上記本体の幅方向に対向する両面上に配置されたサイドマージン部及び上記本体の長さ方向に対向する両面上に配置された外部電極を含み、上記積層型電子部品の厚さをＴ、上記カバー部の上記厚さ方向への平均サイズをｔｃ、上記サイドマージン部の上記幅方向への平均サイズをｗｍとするとき、０．０５６≦ｔｃ／Ｔ≦０．６７及び０．０２８≦ｗｍ／Ｔ≦０．３８を満たす。

【発明の効果】

【0011】

本発明の様々な効果のうち一効果として、単位体積当たりの容量及び信頼性に優れた積層型電子部品を提供することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係る積層型電子部品を概略的に示す斜視図である。

【図2】図１の本体及びサイドマージン部を概略的に示す分解斜視図である。

【図3】図１のＩ－Ｉ'線に沿った切断断面を概略的に示す断面図である。

【図4】図１のＩＩ－ＩＩ'線に沿った切断断面を概略的に示す断面図である。

【図5】本発明の一実施形態に係る積層型電子部品の製造方法を概略的に示す斜視図である。

【図6】本発明の一実施形態に係る積層型電子部品の製造方法を概略的に示す斜視図である。

【図7】本発明の一実施形態に係る積層型電子部品の製造方法を概略的に示す斜視図である。

【発明を実施するための形態】

【0013】

以下、具体的な実施形態及び添付の図面を参照して本発明の実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさ等は、より明確な説明のために誇張することができ、図面上の同じ符号で示される要素は同じ要素である。

【0014】

そして、図面において本発明を明確に説明するために、説明と関係のない部分は省略し、図面に示した各構成の大きさ及び厚さは説明の便宜上、任意に示しているため、本発明は必ずしも図示したものに限定されない。なお、同一思想の範囲内の機能が同一である構成要素に対しては、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」と言うとき、これは特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含み得ることを意味する。

【0015】

図面において、第１方向は厚さＴ方向、第２方向は長さＬ方向、第３方向は幅Ｗ方向と定義することができる。

【0016】

積層型電子部品
図１は、本発明の一実施形態に係る積層型電子部品を概略的に示す斜視図であり、図２は、図１の本体及びサイドマージン部を概略的に示す分解斜視図であり、図３は、図１のＩ－Ｉ'線に沿った切断断面を概略的に示す断面図であり、図４は、図１のＩＩ－ＩＩ'線に沿った切断断面を概略的に示す断面図である。

【0017】

以下、図１～図４を参照して、本発明の一実施形態に係る積層型電子部品１００について詳細に説明する。また、積層型電子部品の一例として、積層セラミックキャパシタについて説明するが、本発明はこれに限定されるものではなく、様々な積層型電子部品、例えば、インダクタ、圧電体素子、バリスタ、又はサーミスタなどにも適用することができる。

【0018】

本発明の一実施形態に係る積層型電子部品１００は、１００５サイズ（長さ：１．０ｍｍ±０．２５ｍｍ、幅：０．５ｍｍ±０．２５ｍｍ）を有することができる。すなわち、積層型電子部品１００の第２方向の最大サイズをＬ、積層型電子部品１００の第３方向の最大サイズをＷとするとき、０．７５ｍｍ≦Ｌ≦１．２５ｍｍ及び０．２５ｍｍ≦Ｗ≦０．７５ｍｍを満たすことができる。製造工程の正確度に応じて、０．８５ｍｍ≦Ｌ≦１．１５ｍｍ及び０．３５ｍｍ≦Ｗ≦０．６５ｍｍを満たすこともできるが、本発明はこれに限定されるものではない。

【0019】

積層型電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含む本体１１０と外部電極１３１、１３２とを含むことができる。

【0020】

本体１１０の具体的な形状に特に制限はないが、図示のように、本体１１０は六面体形状又はこれと類似の形状からなることができる。焼成過程で本体１１０に含まれたセラミック粉末の収縮や角部の研磨により、本体１１０は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。

【0021】

本体１１０は、第１方向に対向する第１面１及び第２面２、上記第１面１及び第２面２と連結され、第２方向に対向する第３面３及び第４面４、第１面１、第２面２、第３面３及び第４面４と連結され、第３方向に対向する第５面５及び第６面６を有することができる。

【0022】

本体１１０は、誘電体層１１１及び誘電体層１１１と交互に配置される内部電極１２１、１２２を含むことができる。本体１１０を形成する複数の誘電体層１１１は焼成された状態であって、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。

【0023】

誘電体層１１１は、例えば、ＡＢＯ_３で表されるペロブスカイト型化合物を主成分として含むことができる。ＡＢＯ_３で表されるペロブスカイ型化合物は、例えば、ＢａＴｉＯ_３、（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）又はＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）であり得る。

【0024】

内部電極１２１、１２２は、誘電体層１１１を挟んで第１方向に交互に配置される第１内部電極１２１及び第２内部電極１２２を含むことができる。第１内部電極１２１と第２内部電極１２２は、その間に配置された誘電体層１１１によって互いに電気的に分離することができる。

【0025】

第１内部電極１２１は、第３面３と連結され、且つ第４面４と離隔するように配置されることができる。第１内部電極１２１は、第３面３、第５面５及び第６面６と連結されるように配置されることができる。第２内部電極１２２は、第４面４と連結され、且つ第３面３と離隔するように配置されることができる。第２内部電極１２２は、第４面４、第５面５及び第６面６と連結されるように配置されることができる。

【0026】

内部電極１２１、１２２に含まれる導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｗ、Ｔｉ及びこれらの合金のうち一つ以上であってもよく、より好ましくはＮｉを含んでもよいが、本発明はこれに限定されるものではない。

【0027】

本体１１０は、誘電体層１１１及び誘電体層１１１と第１方向に交互に配置される内部電極１２１、１２２を含む容量形成部Ａｃ、及び容量形成部Ａｃの第１方向の両面上に配置されるカバー部１１２、１１３を含むことができる。容量形成部Ａｃは本体１１０の内部に配置され、誘電体層１１１を挟んで第１内部電極１２１と第２内部電極１２２とが交互に配置されて積層型電子部品１００の容量を形成することができる。

【0028】

カバー部１１２、１１３は、容量形成部Ａｃの第１方向に対向する両面上にそれぞれ配置される第１カバー部１１２及び第２カバー部１１３を含み、カバー部１１２、１１３は、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。カバー部１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同じ構成を有することができる。

【0029】

本発明の一実施形態に係る積層型電子部品１００の第５面５及び第６面６にはサイドマージン部１４１、１４２が配置されることができる。具体的に、積層型電子部品１００は、第５面５に配置される第１サイドマージン部１４１及び第６面６に配置される第２サイドマージン部１４２を含むことができる。サイドマージン部１４１、１４２は、基本的に物理的又は化学的ストレスによる内部電極１２１、１２２の損傷を防止する役割を果たすことができる。サイドマージン部１４１、１４２は、内部電極１２１、１２２を含まないことを除いては、誘電体層１１１と類似の構成を有することができる。すなわち、サイドマージン部１４１、１４２は、ＡＢＯ_３で表されるペロブスカイト型化合物を主成分として含むことができる。

【0030】

外部電極１３１、１３２は、第３面３及び第４面４に配置されることができ、第１面１、第２面２、第５面５及び第６面６の一部上に延びることができる。外部電極１３１、１３２は、第１内部電極１２１と連結される第１外部電極１３１及び第２内部電極１２２と連結される第２外部電極１３２を含むことができる。

【0031】

外部電極１３１、１３２は、本体１１０の第３面３及び第４面４に配置され、内部電極１２１、１２２と連結される下地電極層及び上記下地電極層上に配置されるめっき層を含むことができる。

【0032】

上記下地電極層は金属及びガラスを含むことができる。上記下地電極層に含まれた金属は電気的連結性を確保する役割を果たすことができ、上記下地電極層に含まれたガラスは本体１１０との結合力を向上させる役割を果たすことができる。上記下地電極層に含まれる金属としては、Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｇ、Ｐｂ及び／又はこれらを含む合金などを含むことができるが、本発明はこれに限定されるものではない。

【0033】

上記めっき層は実装特性を向上させることができる。上記めっき層の種類は特に限定されず、Ｎｉ、Ｓｎ、Ｐｄ及び／又はこれらを含む合金などを含むめっき層であってもよく、複数の層で形成されてもよい。上記めっき層は、例えば、Ｎｉめっき層又はＳｎめっき層であってもよく、Ｎｉめっき層及びＳｎめっき層が順次形成された形態であってもよい。また、上記めっき層は、複数のＮｉめっき層及び／又は複数のＳｎめっき層を含むこともできる。

【0034】

図面では、積層型電子部品１００が２つの外部電極１３１、１３２を有する構造について説明しているが、これに限定されるものではなく、外部電極１３１、１３２の個数や形状などは内部電極１２１、１２２の形態やその他の目的に応じて変更することができる。

【0035】

本発明の一実施形態によれば、カバー部１１２、１１３の第１方向の平均サイズをｔｃとするとき、２８μｍ≦ｔｃ≦３４μｍを満たすことができる。ここで、カバー部１１２、１１３の第１方向の平均サイズｔｃは、第１カバー部１１２及び第２カバー部１１３のそれぞれの第１方向の平均サイズを意味する。

【0036】

研究によれば、チッピングが起こる臨界力（Ｐ_Ｃ）は、Ｔ×ｈ^３／２（Ｔ：本体を構成するセラミックの靭性、ｈ：本体の外表面から容量形成部までの直線距離）に比例する。構造的に、上記ｈ値が相対的に小さい１００５サイズの小型部品の場合、本体１１０の角に発生するチッピング（ｃｈｉｐｐｉｎｇ）不良に対して脆弱になる可能性がある。チッピングが発生すると、これによりめっき液や外部からの水分が容量形成部Ａｃに浸透することができ、結果的に、積層型電子部品１００の信頼性が低下する可能性がある。

【0037】

一方、本発明の一実施形態の場合、上記ｔｃが２８μｍ以上を満たすことにより、外部からの衝撃が容量形成部Ａｃに到達するまでの距離を長くして本体１１０にチッピングやクラックが発生することを防止することができる。一方、１００５サイズ（０．７５ｍｍ≦Ｌ≦１．２５ｍｍ及び０．２５ｍｍ≦Ｗ≦０．７５ｍｍ）を有する小型部品の場合、目標とする積層型電子部品１００の容量を実現するために、ｔｃは３４μｍ以下であることが好ましい。

【0038】

本発明の一実施形態によれば、誘電体層１１１の第１方向の平均サイズをｔｄとするとき、０．４μｍ≦ｔｄ≦０．５μｍを満たすことができる。積層型電子部品１００の第１方向の最大サイズＴは、積層型電子部品１００の小型化を実現するために必然的に制限される。制限された上記Ｔ値内で上記ｔｃが２８μｍ以上であると、容量形成部Ａｃの第１方向のサイズが必然的に減少し、これにより積層型電子部品１００の容量が低下する可能性がある。

【0039】

これに対し、本発明の一実施形態に係る積層型電子部品１００は、上記ｔｄが０．５μｍ以下を満たして誘電体層１１１を薄層化することができ、結果的に、容量形成部Ａｃの第１方向のサイズが減少しても、目標とする積層型電子部品１００の容量を実現することができる。一方、誘電体層１１１の厚さが過度に薄くなると、積層型電子部品１００の絶縁破壊電圧が低下する可能性があるため、上記ｔｄは０．４μｍ以上であることが好ましい。

【0040】

本発明の一実施形態によれば、内部電極１２１、１２２の第１方向の平均サイズをｔｅとするとき、０．４μｍ≦ｔｅ≦０．５μｍを満たすことができる。上述したように、積層型電子部品１００の第１方向の最大サイズＴは積層型電子部品１００の小型化を実現するために必然的に制限され、制限された上記Ｔ値内で上記ｔｃが２８μｍ以上であると、容量形成部Ａｃの第１方向のサイズが減少し、積層型電子部品１００の有効容量が低下する可能性がある。

【0041】

これに対し、本発明の一実施形態に係る積層型電子部品１００は、上記ｔｅが０．５μｍ以下を満たして内部電極１２１、１２２を薄層化することができ、結果的に、容量形成部Ａｃの第１方向のサイズが減少しても、目標とする積層型電子部品１００の容量を実現することができる。一方、内部電極１２１、１２２の厚さが過度に薄くなると、積層型電子部品１００の絶縁破壊電圧が低下する可能性があるため、上記ｔｅは０．４μｍ以上であることが好ましい。

【0042】

積層型電子部品１００の容量を実現するために、内部電極１２１、１２２の積層数は４００層以上であってもよいが、本発明はこれに限定されるものではない。

【0043】

一方、サイドマージン部１４１、１４２の厚さは特に限定する必要はない。但し、サイドマージン部１４１、１４２の第３方向の平均サイズをｗｍとするとき、１３μｍ≦ｗｍ≦２１μｍを満たすことができる。ここで、サイドマージン部１４１、１４２の第３方向の平均サイズｗｍとは、第１サイドマージン部１４１及び第２サイドマージン部１４２のそれぞれの第３方向の平均サイズを意味する。

【0044】

上述したように、１００５サイズの小型部品の場合、チッピング不良に対して脆弱になる可能性があるため、上記ｗｍは１３μｍ以上であることが好ましい。これにより、外部からの衝撃が容量形成部Ａｃに到達するまでの距離を長くしてチッピング不良が発生することを抑制することができる。一方、１００５サイズを有する小型部品の場合、目標とする積層型電子部品１００の容量を実現するために、上記ｗｍは２１μｍ以下であることが好ましい。

【0045】

従来は、サイドマージン部の位置別厚さのばらつきが激しかった。具体的に、従来の場合は、本体の第１方向の中央部領域に対応する第１又は第２サイドマージン部領域の厚さは、他の領域の厚さに比べて厚く形成されていた。このようにサイドマージン部の位置別厚さのばらつきが大きい場合、同一サイズの積層型電子部品においてサイドマージン部が占める部分が増加するため、容量形成部のサイズを大きく確保することができず、積層型電子部品の単位体積当たりの容量が低下するという問題点が発生する可能性がある。特に、本発明の一実施形態に係る積層型電子部品１００の場合、１００５サイズを有する小型部品として、単位体積当たりの容量を最大に確保するための設計が必要である。

【0046】

これに対し、本発明の一実施形態に係る積層型電子部品１００の場合、後述するように、サイドマージン部用シートを本体の第３方向の両面に加圧密着させてサイドマージン部１４１、１４２を形成することにより、従来に比べて、サイドマージン部１４１、１４２の位置別厚さのばらつきが小さくなり得る。例えば、本体１１０の第１方向の中央部領域に対応する第１又は第２サイドマージン部１４１、１４２領域の第３方向のサイズｗ１に対して、第１方向を基準として最外郭に配置される内部電極１２１、１２２の末端と接する第１又は第２サイドマージン部１４１、１４２領域の第３方向のサイズｗ２の比率（ｗ２／ｗ１）は、０．９以上１．０以下を満たすことができる。一実施形態において、サイドマージン部１４１、１４２の第３方向のサイズの最大値に対するサイドマージン部１４１、１４２の第３方向のサイズの最小値の比率は０．９～１．０を満たすことができる。ｗ２／ｗ１が上記範囲を満たすことで、サイドマージン部１４１、１４２の第３方向のサイズを減少させて積層型電子部品１００の単位体積当たりの容量を改善することができる。

【0047】

また、サイドマージン部１４１、１４２の第３方向のサイズを減少させるため、上記ｗｍに対するｔｃの比率（ｔｃ／ｗｍ）は２以上であることができる。上記ｔｃ／ｗｍの上限は特に限定する必要はないが、例えば、２．２５以下であってもよい。

【0048】

一方、従来の１００５サイズ（長さ：１．０ｍｍ±０．２５ｍｍ、幅：０．５ｍｍ±０．２５ｍｍ）を有する積層型電子部品の第１方向の最大サイズＴは、第３方向の最大サイズＷと類似のレベルである。あるいは、目標とする容量を実現するために、内部電極の積層数を増やすことで、積層型電子部品の第１方向の最大サイズＴは、第３方向の最大サイズＷよりも大きくなり得る。

【0049】

上記ＴがＷより小さい場合、上記ＴがＷと類似又はそれよりも大きい従来に比べて、小型化の観点からは有利であるが、チッピング不良の防止及び有効容量確保の観点からは不利であり得る。一方、本発明の一実施形態によれば、２８μｍ≦ｔｃ≦３４μｍ、０．４μｍ≦ｔｄ≦０．５μｍ、及び／又は０．４μｍ≦ｔｅ≦０．５μｍを満たすことにより、上記ＴがＷより小さくても、チッピング不良を防止することができ、積層型電子部品１００の容量を確保することができる。これにより、本発明の一実施形態では、積層型電子部品１００を小型化するためにＴ＜Ｗを満たすことができる。より具体的に、上記ＴはＴ＜０．５ｍｍを満たすことができる。本発明の一実施形態によれば、上記Ｔが０．５ｍｍ未満の場合でも、積層型電子部品１００の容量は１２μＦ以上であることができる。

【0050】

より好ましくは、上記Ｌは１．０ｍｍ≦Ｌ≦１．１５ｍｍを満たすことができ、上記Ｗは０．５５ｍｍ＜Ｗ≦０．６５ｍｍを満たすことができ、上記Ｔは０．４６ｍｍ≦Ｔ＜０．５ｍｍを満たすことができる。上記Ｗに対するＴの比率（Ｔ／Ｗ）は、積層型電子部品１００の有効容量や製造工程等を考慮して０．７０以上０．８５未満であってもよいが、本発明はこれに限定されるものではない。

【0051】

一方、チッピング不良を防止し、且つ積層型電子部品１００の容量を実現するために、上記Ｔに対するｔｃの比率（ｔｃ／Ｔ）は、０．０５６≦ｔｃ／Ｔ≦０．６７を満たすことができ、上記Ｔに対するｗｍの比率（ｗｍ／Ｔ）は、０．０２８≦ｗｍ／Ｔ≦０．３８を満たすことができる。

【0052】

一実施形態において、第３面３と第２内部電極１２２との間の第２方向への平均距離をＬ１とするとき、３０μｍ≦Ｌ１≦５０μｍを満たすことができる。１００５サイズの小型部品の場合、上記Ｌ１が３０μｍ未満であると、第２内部電極１２２と第１外部電極１３１との間の絶縁性を安定的に確保することが困難になる可能性がある。上記Ｌ１が５０μｍを超える場合、容量形成部Ａｃの面積が減少し、目標とする積層型電子部品１００の容量を実現することが困難になる可能性がある。

【0053】

一方、第４面４と第１内部電極１２１との間の第２方向への平均距離をＬ２とするとき、３０μｍ≦Ｌ２≦５０μｍを満たすことができる。

【0054】

以下、上記ｔｃ、ｔｄ、ｔｅ、Ｌ１、Ｌ２及びｗｍを測定する方法の一例について説明する。

【0055】

まず、カバー部１１２、１１３の第１方向の平均サイズｔｃは、本体１１０の第１方向及び第２方向の断面を走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。例えば、上記ｔｃは、カバー部１１２、１１３の多数の地点、例えば、第２方向に等間隔である５個の地点で第１方向のサイズを測定した後、上記５個の地点における第１方向のサイズを平均することで測定することができる。

【0056】

誘電体層１１１の第１方向の平均サイズｔｄ及び内部電極１２１、１２２の第１方向の平均サイズｔｅは、例えば、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。より具体的に、上記ｔｄは、一つの誘電体層１１１の多数の地点、例えば、第２方向に等間隔である３０個の地点で第１方向のサイズを測定した後、上記３０個の地点における第１方向のサイズを平均することで測定することができる。上記ｔｅは、一つの内部電極１２１、１２２の多数の地点、例えば、第２の方向に等間隔である３０個の地点で第１方向のサイズを測定した後、上記３０個の地点における第１方向のサイズを平均することで測定することができる。上記等間隔である３個の地点は容量形成部Ａｃで指定することができる。一方、このような平均値の測定をそれぞれ１０個の誘電体層１１１及び１０個の内部電極１２１、１２２について行った後に平均値を測定すると、上記ｔｄ及びｔｅをさらに一般化することができる。

【0057】

第３面３と第２内部電極１２２との間の第２方向への平均距離Ｌ１は、例えば、本体１１０の第１方向及び第２方向の断面を走査電子顕微鏡（ＳＥＭ）でスキャンした後、互いに５層以上離れた１０個以上の第２内部電極１２２と第３面との間の第２方向への距離をそれぞれ測定した後、その平均値をとることで測定することができる。同様に、第４面４と第１内部電極１２１との間の第２方向への平均距離Ｌ２は、例えば、本体１１０の第１方向及び第２方向の断面を走査電顕微鏡（ＳＥＭ）でスキャンした後、互いに５層以上離れた１０個以上の第１内部電極１２１と第４面４との間の第２方向への距離をそれぞれ測定した後、その平均値をとることで測定することができる。

【0058】

サイドマージン部１４１、１４２の第３方向の平均サイズｗｍは、例えば、本体１１０の第２方向の中央を通る積層型電子部品１００の第１方向及び第３方向の断面を走査電子顕微鏡（ＳＥＭ）でスキャンした後、サイドマージン部１４１、１４２の多数の地点、例えば、第１方向に等間隔である５個の地点で第３方向のサイズを測定した後、上記５個の地点における第３方向のサイズを平均することで測定することができる。

【0059】

図５～図７は、本発明の一実施形態に係る積層型電子部品の製造方法を概略的に示す斜視図である。以下、図５～図７を参照して、上述した積層型電子部品１００の製造方法の一例について説明する。

【0060】

セラミック粉末、有機溶剤及びバインダーを含むセラミックスラリーを製造し、上記スラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥してセラミックグリーンシートを設ける。セラミック粉末は十分な静電容量が得られる限り特に限定されないが、例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料又はチタン酸ストロンチウム系材料等を用いることができ、上記セラミック粉末の例示として、ＢａＴｉＯ_３、ＢａＴｉＯ_３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）等が一部固溶された（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）又はＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）などが挙げられる。

【0061】

次に、図５に示すように、容量形成部Ａｃを形成するための第１セラミックグリーンシート２１１ａ及び第２セラミックグリーンシート２１１ｂと、カバー部１１２、１１３を形成するための第１カバー部用シート２１２及び第２カバー部用シート２１３を積層してセラミック積層体を製造する。

【0062】

第１セラミックグリーンシート２１１ａ上には、第１内部電極１２１を形成するための第１内部電極パターン２２１が形成されることができ、第２セラミックグリーンシート２１１ｂ上には、第２内部電極１２２を形成するための第２内部電極パターン２２２が形成されることができる。具体的に、第１セラミックグリーンシート２１１ａ上に所定の間隔を空けて配置された複数の第１内部電極パターン２２１を形成することができる。複数の第１内部電極パターン２２１は帯状を有し、互いに平行に形成されることができる。また、第２セラミックグリーンシート２１１ｂ上に所定の間隔を空けて配置された複数の第２内部電極パターン２２２を形成することができる。複数の第２内部電極パターン２２２は帯状を有し、互いに平行に形成されることができる。内部電極パターン２２１、２２２は、金属粉末、バインダー、溶剤などを含む内部電極用導電性ペーストをスクリーン印刷法又はグラビア印刷法などを用いて印刷することで形成することができる。

【0063】

一方、カバー部用シート２１２、２１３はセラミックグリーンシート２１１と類似の構成を有するが、カバー部用シート２１２、２１３上には内部電極パターンを形成しない。

【0064】

次いで、製造された上記セラミック積層体を圧着した後、切断線Ｃ１、Ｃ２に沿って切断する。具体的に、上記セラミック積層体は、第２方向と平行な複数の第１切断線Ｃ１、及び第３方向と平行な複数の第２切断線Ｃ２に沿って切断されることができる。切断線Ｃ１、Ｃ２は、第１内部電極パターン２２１及び第２内部電極パターン２２２を横切ることができる。

【0065】

これにより、図６に示すセラミックチップ２１０を製造することができる。セラミックチップ２１０は、切断された第１内部電極パターン２２１と第２内部電極パターン２２２が切断されたセラミックグリーンシート２１１を挟んで交互に配置されることができる。

【0066】

次に、積層チップ２１０の第３方向の両面にサイドマージン部１４１、１４２を形成するためのサイドマージン部用シート２４１、２４２を加圧密着させる。その後、サイドマージン部用シート２４１、２４２が貼り付けられた積層チップ２１０を焼成して、本体１１０及びサイドマージン部１４１、１４２を形成することができる。焼成温度は特に限定する必要はないが、例えば、１１００℃以上１３００℃以下の温度で行うことができる。また、積層チップ２１０を焼成する前に、必要に応じて脱バインダー工程やバレル研磨工程などを行うこともできる。

【0067】

次に、外部電極１３１、１３２を形成する。まず、サイドマージン部１４１、１４２が形成された本体１１０を、金属粉末及びガラスを含む導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）した後、焼成することにより下地電極層を形成することができる。その後、下地電極層上にめっき層を形成することができる。めっき層を形成する方法は、特に限定する必要はなく、例えば、電解めっき法及び／又は無電解めっき法などを用いることができる。

【0068】

但し、上述した製造方法は一例であり、積層型電子部品１００の製造方法は、上述した製造方法に限定されるものではない。

【0069】

本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野における通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。

【0070】

また、「一実施形態」という表現は、互いに同じ実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかし、上記提示された一実施形態は、他の一実施形態の特徴と結合して実現されることを排除しない。例えば、特定の一実施形態において説明された事項が他の一実施形態に説明されていなくても、他の一実施形態においてその事項と反対又は矛盾する説明がない限り、他の一実施形態に関連する説明として理解されることができる。

【0071】

さらに、「第１、第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであり、当該構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に第２構成要素は第１構成要素と命名されてもよい。

【符号の説明】

【0072】

１００：積層型電子部品
１１０：本体
１１１：誘電体層
１１２、１１３：カバー部
１２１、１２２：内部電極
１３１、１３２：外部電極
１４１、１４２：サイドマージン部
２１０：積層チップ
２１１：セラミックグリーンシート
２１２、２１３：カバー部用シート
２２１、２２２：内部電極パターン
２４１、２４２：サイドマージン部用シート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】