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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025006590
(43)【公開日】2025-01-17
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H04N 25/77 20230101AFI20250109BHJP
H04N 25/70 20230101ALI20250109BHJP
【ＦＩ】
H04N25/77
H04N25/70
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023107483
(22)【出願日】2023-06-29
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(72)【発明者】
【氏名】谷平 出帆
(72)【発明者】
【氏名】大迫 洋平
(72)【発明者】
【氏名】江藤 慎一郎
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CY42
5C024GX02
5C024HX23
5C024HX29
5C024HX35
5C024HX40
5C024HX50
(57)【要約】
【課題】参照信号の信号配線の負荷を軽減することで、ＡＤ変換とフレームレートの高速化と低消費電力化を実現できる。
【解決手段】撮像装置は、互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える。
【選択図】図１
【解決手段】撮像装置は、互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
撮像装置。
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
撮像装置。
【請求項2】
前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力する、
請求項１に記載の撮像装置。
請求項１に記載の撮像装置。
【請求項3】
前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有する、
請求項１に記載の撮像装置。
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有する、
請求項１に記載の撮像装置。
【請求項4】
前記第１方向に配列される複数の前記信号線と、
前記複数の信号線に接続される複数の前記変換回路と、を備える、
請求項３に記載の撮像装置。
前記複数の信号線に接続される複数の前記変換回路と、を備える、
請求項３に記載の撮像装置。
【請求項5】
前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
請求項３に記載の撮像装置。
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
請求項３に記載の撮像装置。
【請求項6】
前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられる、
請求項１に記載の撮像装置。
請求項１に記載の撮像装置。
【請求項7】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替える、
請求項６に記載の撮像装置。
請求項６に記載の撮像装置。
【請求項8】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択する、
請求項６に記載の撮像装置。
請求項６に記載の撮像装置。
【請求項9】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択する、
請求項６に記載の撮像装置。
請求項６に記載の撮像装置。
【請求項10】
前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有する、
請求項１に記載の撮像装置。
請求項１に記載の撮像装置。
【請求項11】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
請求項１に記載の撮像装置。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
請求項１に記載の撮像装置。
【請求項12】
前記複数の切替器の少なくとも一つは、
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
請求項１１に記載の撮像装置。
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
請求項１１に記載の撮像装置。
【請求項13】
前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
前記第２ノードは、前記複数の比較器の入力ノードに接続される、
請求項１１に記載の撮像装置。
前記第２ノードは、前記複数の比較器の入力ノードに接続される、
請求項１１に記載の撮像装置。
【請求項14】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
請求項１に記載の撮像装置。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
請求項１に記載の撮像装置。
【請求項15】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
請求項１に記載の撮像装置。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
請求項１に記載の撮像装置。
【請求項16】
前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
請求項１に記載の撮像装置。
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
請求項１に記載の撮像装置。
【請求項17】
前記複数のソースフォロワ回路のそれぞれは、
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
請求項１６に記載の撮像装置。
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
請求項１６に記載の撮像装置。
【請求項18】
前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
請求項１に記載の撮像装置。
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
請求項１に記載の撮像装置。
【請求項19】
前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備える、
請求項１６に記載の撮像装置。
請求項１６に記載の撮像装置。
【請求項20】
前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
請求項１９に記載の撮像装置。
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
請求項１９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
撮像装置では、画素列ごとに垂直信号線を設けて、画素列内の各画素の画素信号を垂直信号線でカラム信号処理回路まで伝送して、アナログ－デジタル変換（以下、ＡＤ変換）などの信号処理を行うのが一般的である。
【0003】
しかしながら、撮像装置の画素数が多くなると、画素の位置によって、カラム信号処理回路までの距離が異なるため、垂直信号線上で画素信号の伝搬遅延が生じ、かつ信号レベルが変化するという問題がある。このような問題を解決するために、垂直信号線を複数に分割し、分割された垂直信号線ごとにＡＤ変換を行う技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開２０２３／０５８７２０Ａ１明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
画素信号をＡＤ変換するには、一般にランプ信号と呼ばれる参照信号と画素信号とを比較する必要がある。特許文献１では、分割された複数の垂直信号線ごとに別個にＡＤ変換器を備えている。このため、参照信号を複数のＡＤ変換器に分配しなければならず、参照信号を伝送する信号配線の負荷が大きくなり、ＡＤ変換に時間がかかることから、フレームレートの高速化と低消費電力化の障害となりうる。
【0006】
そこで、本開示では、参照信号の信号配線の負荷を軽減することで、ＡＤ変換とフレームレートの高速化と低消費電力化を実現できる撮像装置を提供するものである。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、本開示によれば、互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、撮像装置が提供される。
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、撮像装置が提供される。
【0008】
前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力してもよい。
【0009】
前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有してもよい。
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有してもよい。
【0010】
前記第１方向に配列される複数の前記信号線と、
前記複数の信号線に接続される複数の前記変換回路と、を備えてもよい。
前記複数の信号線に接続される複数の前記変換回路と、を備えてもよい。
【0011】
前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられてもよい。
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられてもよい。
【0012】
前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられてもよい。
【0013】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替えてもよい。
【0014】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択してもよい。
【0015】
前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択してもよい。
【0016】
前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有してもよい。
【0017】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有してもよい。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有してもよい。
【0018】
前記複数の切替器の少なくとも一つは、
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有してもよい。
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有してもよい。
【0019】
前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
前記第２ノードは、前記複数の比較器の入力ノードに接続されてもよい。
前記第２ノードは、前記複数の比較器の入力ノードに接続されてもよい。
【0020】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
【0021】
前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
【0022】
前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備えてもよい。
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備えてもよい。
【0023】
前記複数のソースフォロワ回路のそれぞれは、
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されてもよい。
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されてもよい。
【0024】
前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備えてもよい。
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備えてもよい。
【0025】
前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備えてもよい。
【0026】
前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給してもよい。
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給してもよい。
【図面の簡単な説明】
【0027】
【図1】各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図。
【図2】本開示の各実施形態における撮像装置の一例の構成を示すブロック図。
【図3】既存技術による画素信号に対する信号処理を概略的に示す模式図。
【図4A】本開示に係る撮像装置を２層構造の積層型ＣＩＳにより形成した例を示す図。
【図4B】本開示に係る撮像装置を３層構造の積層型ＣＩＳにより形成した例を示す図。
【図5】撮像装置の一例の構造を示す模式図。
【図6】本開示に係る画素信号に対する信号処理を概略的に示す模式図。
【図7】画素アレイ部を垂直方向に複数領域に分割した例を示す模式図。
【図8】本開示に係る撮像装置に係る画素信号に対する信号処理を概略的に示す模式図。
【図9】本開示に係る撮像装置に係るＶＳＬの分割を説明するための模式図。
【図10A】４つのカラム読出部のうち一番上を選択する図。
【図10B】４つのカラム読出部のうち上から二番目を選択する図。
【図11】同時にオンする参照信号切替器の数と参照信号線の負荷との関係を示すグラフ。
【図13】第１の実施形態に係る撮像装置のタイミング図。
【図14】参照信号切替器の第１例を示す回路図。
【図15】参照信号切替器の第２例を示す回路図。
【図16】参照信号切替器の第３例を示す回路図。
【図17】参照信号切替器の第４例を示す回路図。
【図18】参照信号切替器の第５例を示す回路図。
【図19A】第２の実施形態に係る撮像装置のカラム読出部の周辺のブロック図。
【図19B】第２の実施形態に係る撮像装置のカラム読出部の周辺のブロック図。
【図20】プリアンプの内部構成の第１例を示す回路図。
【図21】プリアンプの内部構成の第２例を示す回路図。
【図22】プリアンプの内部構成の第３例を示す回路図。
【図23】プリアンプの内部構成の第４例を示す回路図。
【図24】ソースフォロワ回路の出力ノードをプリチャージする場合とプリチャージしない場合のカラム読出部に入力される参照信号のセトリング時間を示すグラフ。
【図25】第３の実施形態に係る撮像装置のカラム読出部１７周辺の回路図。
【図26A】第３の実施形態に係る撮像装置のプリチャージ動作を説明する図。
【図26B】第３の実施形態に係る撮像装置のプリチャージ動作を説明する図。
【図28】第４の実施形態に係る撮像装置のブロック図。
【図30】第４の実施形態の一変形例に係る撮像装置のブロック図。
【図32】第４の実施形態に係る撮像装置のタイミング図。
【図33】第４の実施形態の一変形例に係る撮像装置のタイミング図。
【図34】第５の実施形態に係る撮像装置を説明する図。
【図35】第５の実施形態の一変形例に係る撮像装置を説明する図。
【図36】第６の実施形態に係る撮像装置を説明する図。
【図37】車両制御システムの概略的な構成の一例を示すブロック図。
【図38】車外情報検出部及び撮像部の設置位置の一例を示す説明図。
【発明を実施するための形態】
【0028】
以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0029】
(各実施形態に共通して適用可能な電子機器)
図１は、各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。図１において、電子機器１０００は、光学系１００２と、制御部１００３と、撮像装置１００４と、画像処理部１００５と、メモリ１００６と、記憶部１００７と、表示部１００８と、インタフェース(Ｉ／Ｆ)部１００９と、入力デバイス１０１２と、を備える。ここで、電子機器１０００としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。また、電子機器１０００として、監視カメラや車載用カメラ、医療用のカメラなどを適用することも可能である。
図１は、各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。図１において、電子機器１０００は、光学系１００２と、制御部１００３と、撮像装置１００４と、画像処理部１００５と、メモリ１００６と、記憶部１００７と、表示部１００８と、インタフェース(Ｉ／Ｆ)部１００９と、入力デバイス１０１２と、を備える。ここで、電子機器１０００としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。また、電子機器１０００として、監視カメラや車載用カメラ、医療用のカメラなどを適用することも可能である。
【0030】
撮像装置１００４は、例えば行列状の配列で配置される複数の光電変換素子を含む。光電変換素子は、受光した光を光電変換にて電荷に変換する。撮像装置１００４は、この複数の光電変換素子を駆動する駆動回路と、複数の光電変換素子それぞれから電荷を読み出し、読み出した電荷に基づき画像データを生成する信号処理回路と、駆動回路に電源を供給するための電源回路と、を含む。
【0031】
光学系１００２は、１又は複数枚のレンズの組み合わせによる主レンズと、主レンズを駆動するための機構と、を含み、被写体からの像光(入射光)を、主レンズを介して撮像装置１００４の受光面上に結像させる。また、光学系１００２は、制御信号に従いフォーカスを調整するオートフォーカス機構や、制御信号に従いズーム率を変更するズーム機構を備える。また、電子機器１０００は、光学系１００２を着脱可能とし、他の光学系１００２と交換できるようにしてもよい。
【0032】
画像処理部１００５は、撮像装置１００４から出力された画素データに対して所定の画像処理を実行する。例えば、画像処理部１００５は、フレームメモリなどによるメモリ１００６が接続され、撮像装置１００４から出力された画像データをメモリ１００６に書き込む。画像処理部１００５は、メモリ１００６に書き込まれた画素データに対して所定の画像処理を実行し、画像処理された画素データを再びメモリ１００６に書き込む。なお、メモリ１００６は、１フレーム分の画素データを、画像データとして記憶することができる。
【0033】
記憶部１００７は、例えばフラッシュメモリやハードディスクドライブなどの不揮発性のメモリであって、画像処理部１００５から出力された画像データを不揮発に記憶する。表示部１００８は、例えばＬＣＤ(Liquid Crystal Display)といった表示デバイスと、当該表示デバイスを駆動する駆動回路と、を含み、画像処理部１００５が出力された画像データに基づく画像を表示することができる。Ｉ／Ｆ部１００９は、画像処理部１００５から出力された画像データを外部に送信するためのインタフェースである。Ｉ／Ｆ部１００９としては、例えばＵＳＢ(Universal Serial Bus)を適用することができる。これに限らず、Ｉ／Ｆ部１００９は、有線通信又は無線通信によりネットワークに接続可能なインタフェースであってもよい。
【0034】
入力デバイス１０１２は、ユーザ入力を受け付けるための操作子などを含む。電子機器１０００が例えばデジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンであれば、入力デバイス１０１２は、撮像装置１００４による撮像を指示するためのシャッタボタン、あるいは、シャッタボタンの機能を実現するための操作子を含むことができる。
【0035】
制御部１００３は、例えばＣＰＵ(Central Processing Unit)などのプロセッサと、ＲＯＭ(Read Only Memory)及びＲＡＭ(Random Access Memory)を含み、ＲＯＭに予め記憶されたプログラムに従い、ＲＡＭをワークメモリとして用いて、この電子機器１０００の全体の動作を制御する。例えば、制御部１００３は、入力デバイス１０１２に受け付けられたユーザ入力に応じて、電子機器１０００の動作を制御することができる。また、制御部１００３は、画像処理部１００５の画像処理結果に基づき、光学系１００２におけるオートフォーカス機構を制御することができる。
【0036】
(第１の実施形態)
図２は、本開示の第１の実施形態に係る撮像装置１００４のブロック図である。図２において、撮像装置１００４は、画素アレイ部１１、垂直駆動部１２、システム制御部１３、ＤＡＣ１４(Digital to Analog Converter)１４、カラム制御部１５、複数の参照信号切替器（切替器）１６、複数のカラム読出部１７、カラム信号処理部１８、及び水平駆動部１９を備える。撮像装置１００４は、これら各部がＣＭＯＳ(Complementary Metal Oxide Semiconductor)を用いて一体的に形成されたＣＭＯＳイメージセンサ(ＣＩＳ)として構成することができる。
図２は、本開示の第１の実施形態に係る撮像装置１００４のブロック図である。図２において、撮像装置１００４は、画素アレイ部１１、垂直駆動部１２、システム制御部１３、ＤＡＣ１４(Digital to Analog Converter)１４、カラム制御部１５、複数の参照信号切替器（切替器）１６、複数のカラム読出部１７、カラム信号処理部１８、及び水平駆動部１９を備える。撮像装置１００４は、これら各部がＣＭＯＳ(Complementary Metal Oxide Semiconductor)を用いて一体的に形成されたＣＭＯＳイメージセンサ(ＣＩＳ)として構成することができる。
【0037】
画素アレイ部１１は、第１方向（例えば、水平方向又は行方向）Ｘ及び第２方向（例えば、垂直方向又は列方向）Ｙに配列される複数の画素１０を備える。
【0038】
画素アレイ部１１において、各画素１０は、受光した光に応じて電荷を生成する光電変換素子と、光電変換素子で生成された電荷に基づき画素信号を出力する画素回路と、を含む。垂直駆動部１２は、画素アレイ部１１に含まれる各画素１０を行ごとに駆動し、各画素１０から画素信号を出力させる。このとき、垂直駆動部１２は、各画素１０を行の順序に従い順次で駆動し、画素信号を出力させる。すなわち、垂直駆動部１２は、光電変換素子からの電荷の読み出しと、画素信号の出力とを制御する読み出し制御回路として機能する。
【0039】
システム制御部１３は、垂直同期信号ＶSYNCに同期して、垂直駆動部１２、ＤＡＣ１４、カラム制御部１５、複数のカラム読出部１７、カラム信号処理部１８、及び水平駆動部１９のそれぞれの動作タイミングを制御する。垂直同期信号ＶSYNCは、撮像タイミングを示す所定周波数(例えば６０(Ｈｚ(ヘルツ)))の周期信号である。
【0040】
ＤＡＣ１４は、ＤＡ(Digital to Analog)変換により、所定の参照信号を生成する。参照信号として、例えば、鋸刃状のランプ(ＲＡＭＰ)信号が用いられる。ＤＡＣ１４は、参照信号をカラム信号処理部１８に供給する。
【0041】
第１の実施形態に係る撮像装置１００４では、画素アレイ部１１の第２方向（列方向）Ｙに延びる複数の垂直信号線ＶＳＬのそれぞれを複数に分割し、分割された複数の分割信号線に対応して複数のカラム制御部１５が設けられる。
【0042】
複数のカラム制御部１５は、システム制御部１３からの指示により、複数の参照信号切替器１６を切替制御する。複数の参照信号切替器１６は、ＤＡＣ１４が生成した参照信号を複数のカラム読出部１７に入力するか否かを切り替える。
【0043】
複数のカラム読出部１７のそれぞれは、複数のアナログ－デジタル変換器（以下、ＡＤＣ）を有し、各ＡＤＣは画素信号をデジタル信号に変換する。ＡＤＣは、後述するように、コンパレータ（比較器とも呼ばれる）２０とカウンタ３０（デジタル信号生成器）を有する。上述した複数の参照信号切替器１６は、複数のカラム読出部１７に対応して設けられる。複数の参照信号切替器１６は、２以上のカラム読出部１７に同時に参照信号が入力されないように、複数のカラム読出部１７のいずれか一つを順次に選択して参照信号を入力する。
【0044】
カラム信号処理部１８は、複数のカラム読出部１７がＡＤ変換した画素信号のデジタル信号に対して、ＣＤＳ(Correlated Double Sampling)処理などの信号処理を、列ごとに行う。カラム信号処理部１８は、信号処理後のデジタル方式の画素信号(画素データ)を出力する。カラム信号処理部１８から出力された画素データは、画像処理部１００５に供給される。
【0045】
水平駆動部１９は、シフトレジスタ及びアドレスデコーダなどを有し、カラム信号処理部１８がカラムごとに信号処理を行った画素データを順次に出力させる。
【0046】
(既存技術による処理の流れ)
次に、既存技術による画素信号に対する信号処理について、概略的に説明する。図３は、既存技術による画素信号に対する信号処理を概略的に示す模式図である。図３において、コンパレータ２０及びカウンタ３０は、例えば図２のカラム読出部１７に含まれ、ロジック回路は、例えば図２のカラム信号処理部１８に含まれる。
次に、既存技術による画素信号に対する信号処理について、概略的に説明する。図３は、既存技術による画素信号に対する信号処理を概略的に示す模式図である。図３において、コンパレータ２０及びカウンタ３０は、例えば図２のカラム読出部１７に含まれ、ロジック回路は、例えば図２のカラム信号処理部１８に含まれる。
【0047】
画素１０から出力されたアナログ方式の画素信号は、コンパレータ２０に供給される。コンパレータ２０には、さらに、ＤＡＣ１４から参照信号としての参照信号ＲＡＭＰが供給される。参照信号ＲＡＭＰは、例えば所定のクロックパルスに従い時系列に沿って段階的にレベル(電圧値)が低くなる信号である。コンパレータ２０は、画素信号と参照信号ＲＡＭＰとを比較し、比較結果をカウンタ３０に供給する。例えば、コンパレータ２０は、参照信号ＲＡＭＰのレベルが画素信号のレベルより大きい場合、Ｈｉｇｈ(ハイ)の差信号をカウンタ３０に出力する。一方、コンパレータ２０は、参照信号ＲＡＭＰのレベルが画素信号のレベルと同一又はそれ以下となった場合、出力を反転させ、Ｌｏｗ(ロー)の差信号をカウンタ３０に出力する。
【0048】
カウンタ３０は、Ｐ相(Preset Phase)期間及びＤ相(Data Phase)期間それぞれにおいて、コンパレータ２０から入力された差信号に応じて、参照信号ＲＡＭＰが電圧降下を開始してから画素信号と同一又はそれ以下のレベルとなるまでの時間をカウントし、それぞれのカウント結果をロジック回路４０に出力する。なお、Ｐ相期間は、ＣＤＳ処理において画素信号のリセットレベルを検出する期間であり、Ｄ相期間は、ＣＤＳ処理において画素信号の信号レベルを検出する検出期間である。
【0049】
ロジック回路４０は、カウンタ３０から入力されるＰ相期間のカウント結果と、Ｄ相期間のカウント結果とに基づきＣＤＳ処理及びＡＤ変換処理を行って、デジタル方式の画素信号(画素データ)を生成し、出力する。
【0050】
(各実施形態に適用可能な撮像装置１００４の構造)
次に、各実施形態に適用可能な撮像装置１００４の構造について、概略的に説明する。実施形態に係る撮像装置１００４は、複数層の半導体チップを積層した積層構造により形成することができる。
次に、各実施形態に適用可能な撮像装置１００４の構造について、概略的に説明する。実施形態に係る撮像装置１００４は、複数層の半導体チップを積層した積層構造により形成することができる。
【0051】
一例として、撮像装置１００４を、半導体チップを２層に積層した２層構造により形成することができる。図４Ａは、各実施形態に係る撮像装置１００４を２層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ａの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ＋ロジック部２０１１を形成している。
【0052】
画素部２０１０は、少なくとも画素アレイ部１１を含む。メモリ＋ロジック部２０１１は、例えば、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム信号処理部１８及び水平駆動部１９と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ＋ロジック部２０１１は、例えばカラム信号処理部１８から出力された画素データを記憶するメモリを含むことができる。
【0053】
図４Ａの右側に示されるように、第１層の半導体チップと、第２層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ａとして構成する。
【0054】
別の例として、撮像装置１００４を、半導体チップを３層に積層した３層構造により形成することができる。図４Ｂは、各実施形態に係る撮像装置１００４を３層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ｂの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ部２０１２を形成し、第３層の半導体チップにロジック部２０１１’を形成している。この場合、ロジック部２０１１’は、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム信号処理部１８及び水平駆動部１９と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ部２０１２は、例えばカラム信号処理部１８から出力された画素データを記憶するメモリを含むことができる。
【0055】
図４Ｂの右側に示されるように、第１層の半導体チップと、第２層の半導体チップと、第３層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ｂとして構成する。
【0056】
(積層構造)
図４Ａ及び図４Ｂに示したように、第１の実施形態に係る撮像装置１００４は、複数の半導体基板を積層して構成することができる。積層数は任意である。図５は、第１の実施形態に係る撮像装置１００４の積層構造を示す模式図である。図５の例では、撮像装置１００４は、図４Ａを用いて説明した、２層構造の固体撮像素子２０００ａを適用している。ここで、裏面照射型のイメージセンサの場合、光電変換素子が基板の第１層２０１０ａに形成され、光電変換素子で生成された電荷を画素信号に変換して出力する画素回路が当該基板の第２層２０１０ｂに形成される。これら第１層２０１０ａと第２層２０１０ｂとにより、画素部２０１０が構成される。
図４Ａ及び図４Ｂに示したように、第１の実施形態に係る撮像装置１００４は、複数の半導体基板を積層して構成することができる。積層数は任意である。図５は、第１の実施形態に係る撮像装置１００４の積層構造を示す模式図である。図５の例では、撮像装置１００４は、図４Ａを用いて説明した、２層構造の固体撮像素子２０００ａを適用している。ここで、裏面照射型のイメージセンサの場合、光電変換素子が基板の第１層２０１０ａに形成され、光電変換素子で生成された電荷を画素信号に変換して出力する画素回路が当該基板の第２層２０１０ｂに形成される。これら第１層２０１０ａと第２層２０１０ｂとにより、画素部２０１０が構成される。
【0057】
図５において、第１層２０１０ａに対して、光電変換素子と、光電変換素子からの電荷の読み出しを制御するためのトランジスタとを含む光電変換部１００が、行列状の配列で配置される。第２層２０１０ｂに対して、光電変換部１００から読み出された電荷を画素信号に変換する画素回路を含む回路部１０１が、第１層２０１０ａにおける光電変換部１００と対応して、行列状の配列で配置される。より具体的には、回路部１０１は、第１層２０１０ａ上で位置が対応する光電変換部１００と１対１の関係で、第１層２０１０ａと第２層２０１０ｂとの間で電気的に接触させつつ、配置される。
【0058】
各実施形態では、さらに、回路部１０１(図ではＰｉｘｅｌ－ＣＭＰ(1)と記載)は、コンパレータ２０の一部を含む。すなわち、各実施形態では、コンパレータ２０は、少なくとも、画素回路から直接的に画素信号が供給される第１回路(ＣＭＰ(1)と記載)と、第１回路の出力が供給される第２回路及び第３回路(ＣＭＰ(2),(3)と記載)と、の２つの部分に分割されて構成される。第１回路は、例えば、画素回路から出力された画素信号と、ＤＡＣ１４から供給される参照信号ＲＡＭＰとを比較する回路を含む。
【0059】
図５において、メモリ＋ロジック部２０１１に対して、垂直駆動部１２と、カウンタ３０と、ロジック回路４０と、周辺回路５０と、インタフェース回路６０(図ではＩＦ回路とも記載)と、が配置される。
【0060】
周辺回路５０は、ＤＡＣ１４を含む。また、インタフェース回路６０は、この固体撮像素子２０００ａとしての撮像装置１００４と外部との間で信号の送受信を行うためのインタフェースである。
【0061】
図５の例では、垂直駆動部１２は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の一方の端(図の例では右端)に配置されている。また、インタフェース回路６０は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の他方の端(図の例では左端)に配置されている。
【0062】
また、メモリ＋ロジック部２０１１に対し、コンパレータ２０が分割された第２回路２１０が配置される。図５の例では、第２回路２１０は、メモリ＋ロジック部２０１１の行方向に沿って、列方向の一端及び他端(図５の例では上下端)に配置されている。第２回路２１０は、画素アレイ部１１における列を単位として設けられる。図５の例では、第２回路２１０は、画素アレイ部１１における行方向に沿って、メモリ＋ロジック部２０１１の列方向の両端に設けられる。
【0063】
第２回路２１０は、第２層２０１０ｂにおいて、列に沿って配置される複数の回路部１０１により共有される。例えば、メモリ＋ロジック部２０１１の列方向の一端(例えば図における上端)に配置される各第２回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該一端側の半分(図５の例では上側の半分)に配置される各回路部１０１により共有される。同様に、メモリ＋ロジック部２０１１の列方向の他端(例えば図５における下端)に配置される各第２回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該他端側の半分(図５の例では下側の半分)に配置される各回路部１０１により共有される。
【0064】
なお、各画素１０(各光電変換部１００及び各回路部１０１)は、矢印で示されるように、列方向すなわち垂直方向に走査される。各画素１０(各回路部１０１)からの出力は、行ごとにメモリ＋ロジック部２０１１に転送される。
【0065】
図６は、本開示に係る画素信号に対する信号処理を概略的に示す模式図である。本開示に係るコンパレータ２０は、複数の回路に分割して構成することができる。図６の例では、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２及び後段コンパレータ２０３の３つの回路に分割されている。初段コンパレータ２０１は、図５を用いて説明した第１回路に相当し、例えば、画素１０から出力された画素信号と、ＤＡＣ１４から供給される参照信号ＲＡＭＰとを比較する回路を含む。中段コンパレータ２０２及び後段コンパレータ２０３は、図５を用いて説明した第２回路に相当し、第１回路の出力を閾値と比較する。中段コンパレータ２０２及び後段コンパレータ２０３は、１つの回路として構成することも可能である。
【0066】
(画素アレイ部１１を領域分割する例)
画素アレイ部１１を垂直方向で複数領域に分割し、分割した領域ごとに画素信号を転送することで、画素信号の伝送距離を短縮することが可能である。図７は、画素アレイ部１１を垂直方向に複数領域に分割した例を示す模式図である。
画素アレイ部１１を垂直方向で複数領域に分割し、分割した領域ごとに画素信号を転送することで、画素信号の伝送距離を短縮することが可能である。図７は、画素アレイ部１１を垂直方向に複数領域に分割した例を示す模式図である。
【0067】
図７の例では、画素部２０１０において、画素アレイ部１１は、垂直方向に画素領域１１Ｕｐ1及び１１Ｕｐ2、ならびに、画素領域１１Ｄｗｎ1及び１１Ｄｗｎ2の４つの領域に分割されている。これらのうち、画素領域１１Ｕｐ1及び１１Ｕｐ2は、それぞれ上側の第１及び第２の画素領域であり、画素領域１１Ｄｗｎ1及び１１Ｄｗｎ2は、それぞれ下側の第１及び第２の画素領域である。
【0068】
メモリ＋ロジック部２０１１において、画素領域１１Ｕｐ1に対応する位置にアナログ回路８０Ｕｐ1及びロジック回路４０Ｕｐ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2及びロジック回路４０Ｕｐ2が配置される。同様に、画素領域１１Ｄｗｎ1に対応する位置にアナログ回路８０Ｄｗｎ1及びロジック回路４０Ｄｗｎ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2及びロジック回路４０Ｄｗｎ2が配置される。
【0069】
なお、アナログ回路８０Ｕｐ1、８０Ｕｐ2、８０Ｄｗｎ1及び８０Ｄｗｎ2は、それぞれ例えば画素回路と、コンパレータ２０及びカウンタ３０とを含むものとする。
【0070】
画素領域１１Ｕｐ1の各画素から出力された画素信号は、行ごとに、画素領域１１Ｕｐ１内の垂直信号線ＶＳＬを介して、画素領域１１Ｕｐ１の端部からメモリ＋ロジック部２０１１に転送され、アナログ回路８０Ｕｐ1に入力される。アナログ回路８０Ｕｐ1の出力は、ロジック回路４０Ｕｐ1に入力される。画素領域１１Ｕｐ2、１１Ｄｗｎ1及び１１Ｄｗｎ2についても、同様である。
【0071】
図７の構成によれば、各画素から出力された画素信号は、最長でも画素アレイ部１１の列方向における両端間の距離の１／４の距離で転送される。しかしながら、画素信号が垂直信号線ＶＳＬを介して伝送される点については、既存の構成と変わっていない。したがって、短縮化された垂直信号線ＶＳＬの寄生容量は、画素１０におけるセトリングにのみ影響し、ノイズの影響などの特性向上に繋がりにくい。
【0072】
これに対して、本開示の各実施形態では、画素１０で生成された電荷に応じた画素信号が初段コンパレータ２０１に伝送される距離が極めて短くされているため、画素１０におけるセトリング時間を短縮することができ、これにより画素１０からの電荷の読み出し時間を高速化することが可能である。また、大きな負荷となる垂直信号線ＶＳＬが初段コンパレータ２０１の出力側に接続されるため、垂直信号線ＶＳＬに転送される信号の帯域幅を狭めることができ、低ノイズ化が可能である。
【0073】
上述した説明では、垂直信号線ＶＳＬを垂直方向で分割し、垂直信号線ＶＳＬの負荷を軽減している。しかしながら、垂直信号線ＶＳＬの分割数を増やしても、カラム信号処理部１８に設けられるＡＤＣへの入力端への引き回し配線が必要になるため、処理の高速化が困難であり、高フレームレート化が難しい。例えば、２層の積層構造では、垂直信号線ＶＳＬの分割数は、２程度が上限となる。また、複数の画素に対して１つのＡＤＣが対応するため、画素切り替え箇所における負荷が重くなる。
【0074】
このため、本開示に係る撮像装置１００４では、第１の基板の第１層及び第２層、ならびに、第２の基板の３層からなる構成の中間層(第１の基板の第２層)に対し、垂直信号線ＶＳＬの分割領域ごとに１つの初段コンパレータ２０１を配置し、初段コンパレータ２０１の出力をセレクトスイッチで切り替えて中段コンパレータ２０２に入力する。こうした構成を取ることで、垂直信号線ＶＳＬの分割数を増やした分だけＶＳＬ負荷が軽くなり、処理の高速化、高フレームレート化が可能となる。
【0075】
また、本開示に係る撮像装置１００４では、１つの初段コンパレータ２０１に対して、複数の画素(光電変換部１００)を接続する。すなわち、本開示に係る撮像装置１００４では、画素と初段コンパレータ２０１との間、初段コンパレータ２０１と中段コンパレータ２０２との間、の２箇所で接続を切り替える構成とする。これにより、画素の切り替え箇所(すなわちＶＳＬ配線)における負荷を低減させることができる。
【0076】
図８は、本開示に係る撮像装置１００４に係る画素信号に対する信号処理を概略的に示す模式図である。
【0077】
図８において、上述した図６と同様に、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２及び後段コンパレータ２０３を含み、後段コンパレータ２０３の出力がカウンタ３０に入力され、カウンタ３０の出力がロジック回路４０に入力される構成となっている。また、ＤＡＣ１４から出力される参照信号ＲＡＭＰが初段コンパレータ２０１に供給される。
【0078】
図８に示す構成において、初段コンパレータ２０１には、Ｎ個(Ｎ≧１)の画素１０1、１０2、…、１０Nからの画素信号が入力される。この初段コンパレータ２０１と画素１０1、１０2、…、１０Nとをそれぞれ含む、Ｍ個(Ｍ≧２)の画素・初段コンパレータ部２５０1、２５０2、…、２５０Mの出力が中段コンパレータ２０２に入力される。
【0079】
また、これらのうち、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mに含まれる、各画素１０1、１０2、…、１０Nが画素部２０１０の第１層２０１０ａに配置され、各初段コンパレータ２０１が画素部２０１０の第２層２０１０ｂに配置される。中段コンパレータ２０２以降の構成は、メモリ＋ロジック部２０１１に配置される。
【0080】
図９は、本開示に係る撮像装置１００４に係るＶＳＬの分割を説明するための模式図である。なお、図９において、初段コンパレータ２０１1～２０１Mは、それぞれ第１回路ＣＭＰ(1)としても示されている。また、後段回路２５１は、中段コンパレータ２０２及び後段コンパレータ２０３(第２回路及び第３回路ＣＭＰ(2),(3))、ならびに、カウンタ３０を含む。
【0081】
図９に示されるように、ＶＳＬは、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mのそれぞれにおいて、各画素１０1～１０Nと、対応する初段コンパレータ２０１1～２０１Mとを接続する。すなわち、本開示に係る撮像装置１００４においては、ＶＳＬは、初段コンパレータ２０１1～２０１Mごとに分割される。
【0082】
このように、本開示に係る撮像装置１００４では、各画素１０1～１０Nと初段コンパレータ２０１との間と、各画素・初段コンパレータ部２５０1～２５０Mの間とで、信号経路を切替える構成とされている。このため、ＶＳＬが初段コンパレータ２０１1～２０１Mごとに分割され、ＶＳＬ配線に係る負荷が低減される。
【0083】
（第１の実施形態の詳細説明）
図２に示したように、第１の実施形態に係る撮像装置１００４は、複数のカラム読出部１７に対応させて複数の参照信号切替器１６を有する。複数の参照信号切替器１６は、カラム制御部１５によりオン又はオフに切り替えられる。複数の参照信号切替器１６は、オンすることにより、参照信号を対応するカラム読出部１７に入力する。２以上の参照信号切替器１６が同時にオンすることはない。カラム制御部１５は、複数の参照信号切替器１６を順次にオンさせて、複数のカラム読出部１７に順次に参照信号を入力させる。これにより、参照信号を伝送する参照信号線Ｓrampの負荷が低減され、ＡＤ変換処理とフレームレートを高速化できる。
図２に示したように、第１の実施形態に係る撮像装置１００４は、複数のカラム読出部１７に対応させて複数の参照信号切替器１６を有する。複数の参照信号切替器１６は、カラム制御部１５によりオン又はオフに切り替えられる。複数の参照信号切替器１６は、オンすることにより、参照信号を対応するカラム読出部１７に入力する。２以上の参照信号切替器１６が同時にオンすることはない。カラム制御部１５は、複数の参照信号切替器１６を順次にオンさせて、複数のカラム読出部１７に順次に参照信号を入力させる。これにより、参照信号を伝送する参照信号線Ｓrampの負荷が低減され、ＡＤ変換処理とフレームレートを高速化できる。
【0084】
図１０Ａ及び図１０Ｂは、垂直信号線ＶＳＬを４つに分割した４つの分割信号線に対応させて４つのカラム読出部１７と４つの参照信号切替器１６を設ける例を示す。図１０Ａは４つの参照信号切替器１６のうち、一番上の参照信号切替器１６をオンさせる例を示し、図１０Ｂは４つの参照信号切替器１６のうち、上から二番目の参照信号切替器１６をオンさせる例を示す。参照信号切替器１６がオンになると、参照信号が対応するカラム読出部１７に入力されて、ＡＤ変換が行われる。
【0085】
カラム制御部１５は、第１の実施形態に係る撮像装置１００４が１フレーム分の撮像画像を生成する間に、４つの参照信号切替器１６を順次にオンさせる。
【0086】
上述したように、第１の実施形態では、複数の参照信号切替器１６のうち２以上の参照信号切替器１６を同時にオンさせないようにして、参照信号線Ｓrampの負荷の低減を図っている。
【0087】
図１１は、同時にオンする参照信号切替器１６の数と参照信号線Ｓrampの負荷との関係を示すグラフである。図１１の横軸は同時にオンする参照信号切替器の数、縦軸は信号帯域比である。信号帯域比が小さいほど、負荷が大きいことを示す。図１１に示すように、同時にオンする参照信号切替器１６の数が増えるほど、信号帯域比が減少し、参照信号線Ｓrampの負荷は増大する。
【0088】
図１２は参照信号線Ｓramp上の参照信号ＲＡＭＰのセトリング時間と信号帯域との関係を示すグラフである。図１２Ａは同時にオンする参照信号切替器１６が一つだけの場合のグラフを示し、図１２Ｂは２以上の参照信号切替器１６が同時にオンする場合のグラフを示す。図１２Ａ及び図１２Ｂの横軸は時間、縦軸は信号レベルである。
【0089】
【0090】
図１３は第１の実施形態に係る撮像装置１００４のタイミング図である。図１３には、垂直同期信号ＸＶＳ、水平同期信号ＸＨＳ、カラム制御部１５が出力する複数の切替制御信号、ＤＡＣ１４から出力されて複数の参照信号切替器１６に入力される参照信号、及び複数の参照信号切替器１６の出力信号の各波形が図示されている。本明細書では、複数の参照信号切替器１６を参照信号切替器１６ａ、１６ｂ、１６ｃ、１６ｄと呼ぶ。図１３において、時刻ｔ１～ｔ５が１フレーム期間であり、時刻ｔ１とｔ５で垂直同期信号ＸＶＳが出力される。
【0091】
カラム制御部１５は、４つの参照信号切替器１６ａ～１６ｄをオン又はオフさせる４つの切替制御信号の位相をそれぞれずらす。各切替制御信号がハイレベルの時に、対応する参照信号切替器１６がオンする。４つの位相制御信号の位相をそれぞれずらすことで、１フレーム期間の間に、４つのカラム読出部１７に順次に参照信号が入力される。これにより、時刻ｔ１～ｔ２と、時刻ｔ２～ｔ３と、時刻ｔ３～ｔ４と、時刻ｔ４～ｔ５では、それぞれ異なるカラム読出部１７に参照信号が入力されて、各カラム読出部１７で画素信号のＡＤ変換処理が行われる。
【0092】
このように、本実施形態では、１本の参照信号線Ｓrampで４つのカラム読出部１７に同時に参照信号を入力するのではなく、４つの参照信号切替器１６ａ～１６ｄを一つずつ時間をずらしてオンさせて、４つのカラム読出部１７に時間をずらして参照信号を入力するため、各カラム読出部１７の入力ノードの負荷を低減でき、ＡＤ変換を高速化でき、ひいてはフレームレートを高速化できる。
【0093】
図１４は参照信号切替器１６の第１例を示す回路図である。第１例に係る参照信号切替器１６は、第１ノードｎ１と第２ノードｎ２との間に接続されるＰＭＯＳトランジスタＱ１と、同じく第１ノードｎ１と第２ノードｎ２との間に接続されるＮＭＯＳトランジスタＱ２とを有する。ＰＭＯＳトランジスタＱ１のゲートとＮＭＯＳトランジスタＱ２のゲートには、互いに論理が逆の切替制御信号Φ１、Φ２が入力される。
【0094】
このように、第１ノードｎ１と第２ノードｎ２の間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続することにより、第１ノードｎ１に入力された参照信号の信号レベルを減衰させることなく、第２ノードｎ２から出力することができる。
【0095】
図１５は参照信号切替器１６の第２例を示す回路図である。第２例に係る参照信号切替器１６は、第１例の回路構成に加えて、第２ノードｎ２と基準電圧ノード（例えば、接地ノード）との間に接続されるキャパシタＣ１を備える。このキャパシタＣ１は、ホールド容量として機能し、切替制御信号が短時間だけパルスを出力して参照信号切替器１６が短時間だけオンしても、参照信号を長期間にわたって保持できる。
【0096】
図１６は参照信号切替器１６の第３例を示す回路図である。第３例に係る参照信号切替器１６は、インジェクション電流に対する対策を行う回路構成を備える。インジェクション電流とは、スイッチの切替時にゲートから信号配線に流れ込む電荷であり、信号配線の電圧レベルを変動させる要因になる。第３例に係る参照信号切替器１６は、第１ノードｎ１及び第２ノードｎ２の間に並列に接続されるＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２と、ＰＭＯＳトランジスタＱ３、Ｑ４と、ＮＭＯＳトランジスタＱ５、Ｑ６と、キャパシタＣ１とを有する。トランジスタＱ３のソース及びドレインは第１ノードｎ１に接続される。トランジスタＱ４のソース及びドレインは第２ノードｎ２に接続される。トランジスタＱ３、Ｑ４のゲートには、トランジスタＱ１のゲートに入力される切替制御信号と逆の論理の反転切替制御信号が入力される。トランジスタＱ５のソース及びドレインは第１ノードｎ１に接続される。トランジスタＱ６のソース及びドレインは第２ノードｎ２に接続される。トランジスタＱ５、Ｑ６のゲートには、トランジスタＱ１のゲートに入力される切替制御信号と同じ論理の切替制御信号が入力される。
【0097】
トランジスタＱ１とＱ３の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ１のように、トランジスタＱ１のゲートからトランジスタＱ３のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ１とＱ４の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ２のように、トランジスタＱ１のゲートからトランジスタＱ３のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ２とＱ５の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ３のように、トランジスタＱ２のゲートからトランジスタＱ５のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ２とＱ６の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ４のように、トランジスタＱ２のゲートからトランジスタＱ６のゲートにインジェクション電流を逃がすことができる。
【0098】
このように、図１６に示す第３例に係る参照信号切替器１６は、トランジスタＱ１のゲートとトランジスタＱ３、Ｑ４のゲートに入力される切替制御信号の論理を互いに逆にし、かつトランジスタＱ２のゲートとトランジスタＱ５、Ｑ６のゲートに入力される切替制御信号の論理を互いに逆にすることで、インジェクション電流を逃がすことができ、第２ノードｎ２の電圧レベルの変動を抑制できる。
【0099】
図１７は参照信号切替器１６の第４例を示す回路図である。第４例に係る参照信号切替器１６は、主スイッチのゲート－ソース間の電圧を一定に維持する回路構成を備える。第４例に係る参照信号切替器１６は、図１７に示すように、第１ノードｎ１及び第２ノードｎ２の間に接続される主スイッチであるＮＭＯＳトランジスタＱ１と、第３ノードｎ３及び第４ノードｎ４の間にバイアス電圧を出力する電圧源２１と、第３ノードｎ３と基準電圧（例えば、接地電圧）ノードとの間に直列に接続される第１切替器２２、第２切替器２３、及び第３切替器２４と、第４ノードｎ４と第１ノードｎ１の間に直列に接続される第４切替器２５及び第５切替器２６と、第１切替器２２及び第２切替器２３の接続ノードと、第４切替器２５及び第５切替器２６の接続ノードとの間に接続される第１キャパシタＣ１と、第２ノードｎ２と基準電圧（例えば、接地電圧）ノードの間に接続される第２キャパシタＣ２とを備える。
【0100】
第２切替器２３及び第３切替器２４の接続ノードから出力される切替制御信号は、トランジスタＱ１のゲートに入力される。第１ノードｎ１及び第２ノードｎ２を導通させる際には、第１切替器２２、第３切替器２４、及び第４切替器２５を遮断させるとともに、第２切替器２３及び第５切替器２６を導通させる。第１ノードｎ１及び第２ノードｎ２を遮断させる際には、第１切替器２２、第３切替器２４、及び第４切替器２５を導通させるとともに、第２切替器２３及び第５切替器２６を遮断させる。
【0101】
第１キャパシタＣ１には、バイアス電圧Ｖbに応じた電荷が蓄積される。主スイッチであるトランジスタＱ１のゲート－ソース間電圧Ｖgsは、以下の式（１）に示すように、バイアス電圧Ｖｂ、第１キャパシタＣ１の容量Ｃbと、トランジスタＱ１のゲート容量Ｃgを用いて表される固定値となる。
【0102】
Ｖgs＝(Ｃb×Ｖb)／Ｃg …（１）
カラム制御部１５は、第１切替器２２、第３切替器２４、及び第４切替器２５を切替制御する切替制御信号φ１と、第２切替器２３及び第５切替器２６を切替制御する切替制御信号φ２を出力する。切替制御信号φ１、φ２は互いに逆の論理を有する。
カラム制御部１５は、第１切替器２２、第３切替器２４、及び第４切替器２５を切替制御する切替制御信号φ１と、第２切替器２３及び第５切替器２６を切替制御する切替制御信号φ２を出力する。切替制御信号φ１、φ２は互いに逆の論理を有する。
【0103】
切替制御信号φ１がハイレベルで切替制御信号φ２がローレベルの場合、第１切替器２２、第３切替器２４、及び第４切替器２５は導通し、第２切替器２３及び第５切替器２６は遮断する。このとき、第１キャパシタＣ１はバイアス電圧Ｖbに応じた電荷を蓄積するサンプリング動作を行う。また、トランジスタＱ１はオフする。
【0104】
切替制御信号φ１がローレベルで切替制御信号φ２がハイレベルの場合、第１切替器２２、第３切替器２４、及び第４切替器２５は遮断し、第２切替器２３及び第５切替器２６は導通する。このとき、第１キャパシタＣ１は蓄積電荷を保持し、トランジスタＱ１はオンする。
【0105】
第４例に係る参照信号切替器１６では、トランジスタＱ１のゲート－ソース間電圧Ｖgsが一定になるため、参照信号切替器１６のオン抵抗を一定にすることができる。よって、参照信号の信号レベルが変化しても、参照信号切替器１６の出力ノードである第２ノードｎ２の信号品質（リニアリティなど）を保持できる。
【0106】
また、主スイッチであるトランジスタＱ１のゲート－ソース間電圧Ｖgsを高電圧に保持することで、オン抵抗を低減でき、信号帯域及びノイズなどの信号品質を改善できる。通常、信号品質の改善のために主スイッチのアスペクト比を大きくする必要があり、トランジスタＱ１と第１キャパシタＣ１の面積を縮小できる。
【0107】
なお、バイアス電圧Ｖbの電圧レベルを高くすると、トランジスタＱ１のゲートの耐圧マージンに対する配慮が必要になる。
【0108】
図１８は参照信号切替器１６の第５例を示す回路図である。第５例に係る参照信号切替器１６は、図１８に示すように、第１ノードｎ１及び第２ノードｎ２の間に接続される主スイッチであるＮＭＯＳトランジスタＱ１と、第１基準電圧（例えば、電源電圧）ノードと第２基準電圧（例えば、接地電圧）ノードとの間に直列に接続される第１切替器２２、第２切替器２３、及び第３切替器２４と、第２基準電圧（例えば、接地電圧）ノードと第１ノードｎ１の間に直列に接続される第４切替器２５及び第５切替器２６と、第４切替器２５及び第５切替器２６の接続ノードとの間に接続される第１キャパシタＣ１と、第２ノードｎ２と基準電圧（例えば、接地電圧）ノードの間に接続される第２キャパシタＣ２とを備える。
【0109】
第５例に係る参照信号切替器１６における第１切替器２２、第２切替器２３、第３切替器２４、第４切替器２５、及び第５切替器２６は、第４例に係る参照信号切替器１６における第１切替器２２～第５切替器２６と同様に、切替制御信号φ１、φ２で切替制御される。
【0110】
第５例に係る参照信号切替器１６は、第４例に係る参照信号切替器１６の電圧源２１を省略し、バイアス電圧Ｖbを電源電圧ＶＤＤと接地電圧ＶＳＳとの差分電圧にすることを特徴とする。 このように、第１の実施形態に係る撮像装置１００４は、複数の参照信号切替器１６をオンさせるタイミングを順次にずらすことで、複数のカラム読出部１７に一つずつ時間をずらして参照信号が入力されるようにする。これにより、参照信号線Ｓrampの負荷を低減でき、各カラム読出部１７でのＡＤ変換とフレームレートを高速化できるとともに、消費電力の削減を図ることができる。
【0111】
（第２の実施形態）
第１の実施形態では、複数の参照信号切替器１６のうちいずれか一つを順次にオンして、参照信号ＲＡＭＰを対応するカラム読出部１７に順次に入力するようにしたが、各カラム読出部１７の前段にプリアンプを配置して、参照信号のドライブ能力を向上させる構成も考えられる。
第１の実施形態では、複数の参照信号切替器１６のうちいずれか一つを順次にオンして、参照信号ＲＡＭＰを対応するカラム読出部１７に順次に入力するようにしたが、各カラム読出部１７の前段にプリアンプを配置して、参照信号のドライブ能力を向上させる構成も考えられる。
【0112】
図１９Ａ及び図１９Ｂは、第２の実施形態に係る撮像装置１００４のカラム読出部１７の周辺のブロック図である。第２の実施形態に係る撮像装置１００４は、複数のカラム読出部１７のそれぞれの前段に配置されるプリアンプ３１を有する。各カラム読出部１７の前段にプリアンプ３１が配置されている以外は、図１０Ａ及び図１０Ｂと同様に構成されている。
【0113】
図１９Ａは、４つの参照信号切替器１６のうち、一番上の参照信号切替器１６がオンして、参照信号ＲＡＭＰが一番上のプリアンプ３１を介してカラム読出部１７に入力される例を示す。図１９Ｂは、４つの参照信号切替器１６のうち、上から２番目の参照信号切替器１６がオンして、参照信号ＲＡＭＰが上から２番目のプリアンプ３１を介してカラム読出部１７に入力される例を示す。
【0114】
プリアンプ３１は、ソースフォロワ回路３２を有する。プリアンプ３１は、ソースフォロワ回路３２により参照信号のインピーダンス変換を行い、出力インピーダンスを下げるとともに、入力された参照信号ＲＡＭＰの信号レベルの変化に忠実に変化する参照信号ＲＡＭＰを出力できる。
【0115】
図２０はプリアンプ３１の内部構成の第１例を示す回路図である。第１例に係るプリアンプ３１は、第１基準電圧（例えば、電源電圧）ノードと第２基準電圧（例えば、接地電圧）ノードとの間に直列に接続される電流源トランジスタＱ１１と、第１電流カットトランジスタＱ１２と、カスコードトランジスタＱ１３と、入力トランジスタＱ１４と、第２電流カットトランジスタＱ１５とを有するソースフォロワ回路３２である。ソースフォロワ回路３２内の第２電流カットトランジスタＱ１５のみがＮＭＯＳトランジスタであり、その他のトランジスタはＰＭＯＳトランジスタである。
【0116】
電流源トランジスタＱ１１は、電流源として機能し、ゲートには所定の電圧が入力される。第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５は、入力トランジスタＱ１４がオンするときに入力トランジスタＱ１４のソース－ドレイン間に電流を流さないようにするためのものである。入力トランジスタＱ１４のゲートには参照信号ＲＡＭＰが入力される。
【0117】
入力トランジスタＱ１４のソース及びカスコードトランジスタＱ１３のドレインは、プリアンプ３１の出力ノードに接続されている。プリアンプ３１の出力ノードからは、インピーダンス変換された参照信号ＲＡＭＰが出力される。プリアンプ３１の出力ノードから出力された参照信号ＲＡＭＰは、対応するカラム読出部１７に入力されて、ＡＤ変換処理が行われる。
【0118】
参照信号ＲＡＭＰが入力されないカラム読出部１７の前段に接続されるソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５はオフに設定される。これにより、対応するカラム読出部１７の入力ノードをハイインピーダンスにすることができるとともに、ソースフォロワ回路３２に無駄な電流が流れなくなり、消費電力を削減できる。一方、参照信号ＲＡＭＰが入力されるカラム読出部１７の前段に接続されるソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５はオンに設定される。これにより、ソースフォロワ回路３２の出力ノードからは、出力インピーダンスの低い参照信号ＲＡＭＰが出力されて、対応するカラム読出部１７に入力される。
【0119】
プリアンプ３１を構成するソースフォロワ回路３２の内部構成には、種々の変形例が考えられる。図２１はプリアンプ３１の内部構成の第２例を示す回路図である。第２例に係るプリアンプ３１は、第１例に係るプリアンプ３１における第１電流カットトランジスタＱ１２とカスコードトランジスタＱ１３の接続順序を逆にしたものであり、それ以外の回路構成は同じである。
【0120】
図２１において、第１電流カットトランジスタＱ１２をオフにすると、第１電流カットトランジスタＱ１２のドレイン側はハイインピーダンスになるため、カスコードトランジスタＱ１３をオフにした場合と同じ回路動作になることから、第１電流カットトランジスタＱ１２とカスコードトランジスタＱ１３の接続順序を逆にすることができる。
【0121】
図２２はプリアンプ３１の内部構成の第３例を示す回路図である。第３例に係るプリアンプ３１は、図２０の第１電流カットトランジスタＱ１２を省略するとともに、第１電流カットトランジスタＱ１２と同じ機能を有する電流カット切替器３９をゲートに接続する。これにより、実質的にカスコードトランジスタＱ１３が第１電流カットトランジスタＱ１２を兼ねることになる。電流カット切替器３９は、カスコードトランジスタＱ１３のゲートと第１基準電圧（例えば、電源電圧）ノードとの間に接続されるＰＭＯＳトランジスタＱ１６と、カスコードトランジスタＱ１３のゲートと第２基準電圧（例えば、接地電圧）ノードとの間に接続されるＰＭＯＳトランジスタＱ１７とを有する。
【0122】
ＰＭＯＳトランジスタＱ１６のゲートとＰＭＯＳトランジスタＱ１７のゲートには、互いに逆の論理の切替制御信号が入力される。ＰＭＯＳトランジスタＱ１６がオンする場合にはＰＭＯＳトランジスタＱ１７はオフし、カスコードトランジスタＱ１３はオフする。ＰＭＯＳトランジスタＱ１６がオフする場合にはＰＭＯＳトランジスタＱ１７はオンし、カスコードトランジスタＱ１３はオンする。このように、電流カット切替器３９を用いることで、カスコードトランジスタＱ１３を確実にオフさせることができる。
【0123】
図２３はプリアンプ３１の内部構成の第４例を示す回路図である。第４例に係るプリアンプ３１は、第１～第３例のいずれかに係るプリアンプ３１の出力ノードに接続されるプリチャージ回路３３を備える。図２３は、第１例に係るプリアンプ３１の出力ノードにプリチャージ回路３３を接続した構成を示すが、図２１又は図２２に示すプリアンプ３１の出力ノードにプリチャージ回路３３を接続してもよい。
【0124】
プリチャージ回路３３は、プリアンプ３１の出力ノードに接続されるプリチャージ切替器３４を有する。プリチャージ切替器３４は、プリアンプ３１の出力ノードにプリチャージ信号を供給するか否かを切り替える。プリチャージ信号は、後述するように、例えば参照信号ＲＡＭＰの基準電圧レベルの信号である。
【0125】
複数のカラム読出部１７のうち、複数の参照信号切替器１６と複数のプリアンプ３１を介して参照信号ＲＡＭＰが入力されるのは一つだけであり、参照信号ＲＡＭＰが入力されるカラム読出部１７は順次に切り替えられる。参照信号ＲＡＭＰが入力されないカラム読出部１７の入力ノードは、参照信号ＲＡＭＰの信号レベルとは大きく相違する信号レベルになるおそれがあり、参照信号ＲＡＭＰが入力されたときにセトリング時間が長くなる。そこで、参照信号ＲＡＭＰが入力されないカラム読出部１７の入力ノードの信号レベルをプリチャージ信号でプリチャージすることで、参照信号ＲＡＭＰが入力されたときのセトリング時間を短縮できる。
【0126】
このように、第２の実施形態では、各カラム読出部１７の前段にプリアンプ３１を配置し、複数の参照信号切替器１６のオン／オフに同期して、プリアンプ３１内のソースフォロワ回路３２の第１電流カットトランジスタＱ１２及び第２電流カットトランジスタＱ１５をオン／オフさせる。これにより、カラム読出部１７に参照信号ＲＡＭＰを入力しない場合にはソースフォロワ回路３２内に無駄な電流が流れないようにすることができ、消費電力を削減できる。
【0127】
また、プリアンプ３１の出力ノードにプリチャージ回路３３を接続することで、参照信号ＲＡＭＰが入力されないプリアンプ３１の出力ノードをプリチャージすることができ、その後に参照信号ＲＡＭＰが入力された際にプリアンプ３１の出力ノードを迅速に所望の電圧レベルに設定でき、セトリング時間を短縮できる。
【0128】
（第３の実施形態）
第３の実施形態では、第２の実施形態におけるプリアンプ３１内のソースフォロワ回路３２の出力ノードをプリチャージするためのプリチャージ信号を生成する回路に関する。
第３の実施形態では、第２の実施形態におけるプリアンプ３１内のソースフォロワ回路３２の出力ノードをプリチャージするためのプリチャージ信号を生成する回路に関する。
【0129】
図２４は、ソースフォロワ回路３２の出力ノードをプリチャージする場合とプリチャージしない場合のカラム読出部１７に入力される参照信号のセトリング時間を示すグラフである。図２４の横軸は時間、縦軸はカラム読出部１７の入力ノードの電圧レベルである。上の波形はソースフォロワ回路３２の出力ノードをプリチャージしない場合のカラム読出部１７の入力ノードの電圧波形を示し、下の波形はソースフォロワ回路３２の出力ノードをプリチャージする場合のカラム読出部１７の入力ノードの電圧波形を示す。
【0130】
図２４の２つの波形を比較すればわかるように、ソースフォロワ回路３２の出力ノードをプリチャージしない場合は、プリチャージするよりもセトリング時間が長くなる。図２４の例では、ソースフォロワ回路３２の出力ノードをプリチャージすることで、セトリング時間がほぼゼロまで短縮される。ＡＺレベルとは、カラム読出部１７内のコンパレータ２０の基準レベルである。
【0131】
第２の実施形態で説明したように、ソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５をオフすると、ソースフォロワ回路３２の出力ノードがハイインピーダンス状態になり、電圧レベルは不定になる。このため、図２３に示したように、第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５をオフする場合は、ソースフォロワ回路３２の出力ノードをプリチャージ信号でプリチャージするのが望ましい。プリチャージ信号の電圧レベルは、電源電圧又は接地電圧と同レベルでもよく、また、プリチャージ信号を入力する回路は、プルアップ抵抗又はプルダウン抵抗などの単純な回路でもよい。ただし、プリチャージ信号の電圧レベルが適切でないと、参照信号の入力時のセトリング時間が長くなり、カラム読出部１７におけるＡＤ時間が長くなる。
【0132】
第３の実施形態では、ソースフォロワ回路３２の出力ノードを、カラム読出部１７でＡＤ変換する際に用いられる参照信号ＲＡＭＰの基準電圧レベル（ＡＺレベル）にプリチャージすることで、カラム読出部１７に参照信号ＲＡＭＰが入力される際のセトリング時間を短縮することを特徴とする。
【0133】
図２５は第３の実施形態に係る撮像装置１００４のカラム読出部１７周辺の回路図である。第３の実施形態に係る撮像装置１００４は、複数の参照信号切替器１６と、複数のプリアンプ３１と、複数のカラム読出部１７と、プリチャージ回路３３とを備える。
【0134】
プリチャージ回路３３は、プリアンプ３１内のソースフォロワ回路３２と実質的に同一の回路構成のレプリカ回路３６を有する。レプリカ回路３６は、例えば、電流源トランジスタＱ１１、第１電流カットトランジスタＱ１２、カスコードトランジスタＱ１３、入力トランジスタＱ１４、及び第２電流カットトランジスタＱ１５を有する。
【0135】
複数の参照信号切替器１６は、例えば図１４～図１８のいずれかの回路構成を有する。複数の参照信号切替器１６は、複数のプリアンプ３１に対応して設けられる。また、プリチャージ回路３３用の参照信号切替器１６が新たに設けられる。
【0136】
プリチャージ回路３３を構成するレプリカ回路３６は、参照信号の基準電圧レベルの信号を出力する。レプリカ回路３６の出力ノードと、複数のプリアンプ３１内の複数のソースフォロワ回路３２の出力ノードとの間には、複数のプリチャージ切替器３４が接続される。複数のプリチャージ切替器３４のうち、参照信号が入力されるカラム読出部１７以外のすべてのカラム読出部１７の前段側のソースフォロワ回路３２の出力ノードに接続されるプリチャージ切替器３４はオンし、ソースフォロワ回路３２の出力ノードがプリチャージされる。一方、参照信号が入力されるカラム読出部１７の前段側のソースフォロワ回路３２の出力ノードに接続されるプリチャージ切替器３４はオフし、ソースフォロワ回路３２から出力された参照信号ＲＡＭＰがカラム読出部１７に入力される。
【0137】
本実施形態では、説明の簡略化のために、２つの参照信号切替器１６（１６ａ、１６ｂ）（以下、第１参照信号切替器１６ａと第２参照信号切替器１６ｂ）と、レプリカ回路３６用の参照信号切替器１６（以下、第３参照信号切替器１６ｃ）と、２つのソースフォロワ回路３２（第１ソースフォロワ回路３２ａと第２ソースフォロワ回路３２ｂ）と、２つのカラム読出部１７（第１カラム読出部１７と第２カラム読出部１７）を備える撮像装置１００４について説明する。本明細書では、第１ソースフォロワ回路３２ａをＳＦ１、第２ソースフォロワ回路３２ｂをＳＦ２と略することがある。
【0138】
図２６Ａ及び図２６Ｂは第３の実施形態に係る撮像装置１００４のプリチャージ動作を説明する図、図２７は図２６Ａ及び図２６Ｂの説明に対応するタイミング図である。図２７には、参照信号ＲＡＭＰ、第１ソースフォロワ回路３２ａ内の第１電流カットトランジスタＱ１２のゲート電圧、第１ソースフォロワ回路３２ａ内の第２電流カットトランジスタＱ１５のゲート電圧、第１参照信号切替器１６ａの切替制御信号、第１ソースフォロワ回路３２ａの出力電圧、第２ソースフォロワ回路３２ｂ内の第１電流カットトランジスタＱ１２のゲート電圧、第２ソースフォロワ回路３２ｂ内の第２電流カットトランジスタＱ１５のゲート電圧、第２参照信号切替器１６ｂの切替制御信号、第２ソースフォロワ回路３２ｂの出力電圧の各波形が図示されている。
【0139】
図２６Ａは、第１参照信号切替器１６ａがオンして、第２参照信号切替器１６ｂがオフする場合のプリチャージ動作を示す。図２６Ｂは、第１参照信号切替器１６ａがオフして、第２参照信号切替器１６ｂがオンする場合のプリチャージ動作を示す。
【0140】
図２７の時刻ｔ１～ｔ２は垂直ブランキング（V-blank）期間である。垂直ブランキング期間に第１参照信号切替器１６ａと第３参照信号切替器１６ｃが一時的にオンする。これにより、第１参照信号切替器１６ａと第３参照信号切替器１６ｃは参照信号ＲＡＭＰをそれぞれサンプリングして保持する。
【0141】
時刻ｔ２～ｔ６の期間内は、第１参照信号切替器１６ａがオンして、第１参照信号切替器１６ａを通過した参照信号ＲＡＭＰは第１ソースフォロワ回路３２ａに入力される。この期間には、第２参照信号切替器１６ｂはオフする。また、時刻ｔ２、ｔ３、ｔ４，ｔ５のそれぞれにおいて、第３参照信号切替器１６ｃが一時的にオンし、第３参照信号切替器１６ｃは参照信号ＲＡＭＰをサンプリングして保持する。これにより、レプリカ回路３６の出力ノードの電圧レベルは段階的に上昇する。レプリカ回路３６の出力ノードは、プリチャージ切替器３４を介して第２ソースフォロワ回路３２ｂの出力ノードに接続されている。プリチャージ切替器３４はオン状態であるため、図２６Ａに示すように、第２ソースフォロワ回路３２ｂの出力ノードはレプリカ回路３６の出力ノードと同じ電圧レベルにプリチャージされる。
【0142】
よって、時刻ｔ６で第２ソースフォロワ回路３２ｂ内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５がオンすると、図２６Ｂに示すように、第２ソースフォロワ回路３２ｂは、時刻ｔ６以前とほぼ同じ電圧レベルの参照信号ＲＡＭＰの出力を開始することができる。
【0143】
このように、第３の実施形態では、ソースフォロワ回路３２と同じ回路構成のレプリカ回路３６を設けて、参照信号ＲＡＭＰが入力されないカラム読出部１７に接続されたすべてのソースフォロワ回路３２の出力ノードをプリチャージするため、参照信号の入力時にカラム読出部１７の入力ノードのセトリング時間を短縮できる。
【0144】
（第４の実施形態）
第１～第３の実施形態では、垂直信号線ＶＳＬを複数に分割した分割信号線ごとにカラム読出部１７を設ける例を説明したが、垂直信号線ＶＳＬを複数に分割せずに複数のカラム読出部１７を設ける構成にも適用可能である。以下では、垂直信号線ＶＳＬを複数に分割せずに２つのカラム読出部１７を設ける撮像装置１００４について説明する。
第１～第３の実施形態では、垂直信号線ＶＳＬを複数に分割した分割信号線ごとにカラム読出部１７を設ける例を説明したが、垂直信号線ＶＳＬを複数に分割せずに複数のカラム読出部１７を設ける構成にも適用可能である。以下では、垂直信号線ＶＳＬを複数に分割せずに２つのカラム読出部１７を設ける撮像装置１００４について説明する。
【0145】
図２８は第４の実施形態に係る撮像装置１００４のブロック図である。第４の実施形態に係る撮像装置１００４は、図２８に示すように、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム制御部１５、２つの参照信号切替器１６（１６ａ、１６ｂ）、画素アレイ部１１、２つのカラム読出部１７を備える。なお、図２８では、カラム信号処理部１８と水平駆動部１９を省略している。
【0146】
図２９は図２８における２つのカラム読出部１７の配置場所の一例を示す図である。２つのカラム読出部１７は、図２９に示すように、第２方向（垂直方向）Ｙの下端部付近に近接して配置される。２つのカラム読出部１７とＤＡＣ１４の間には２つの参照信号切替器１６（１６ａ、１６ｂ）が配置される。
【0147】
２つのカラム読出部１７は、第２方向（垂直方向）Ｙの上端側と下端側に離隔して配置してもよい。
【0148】
図３０は第４の実施形態の一変形例に係る撮像装置１００４のブロック図である。図３０では、図２９と比べて、カラム制御部１５が２つに分割されて上端側と下端側に配置され、これらカラム制御部１５の脇に、２つの参照信号切替器１６（１６ａ、１６ｂ）と２つのカラム読出部１７が配置される。図３０では、２つのカラム制御部１５に対応づけて２つのシステム制御部１３を有するが、１つのシステム制御部１３が２つのカラム制御部１５を制御するようにしてもよい。
【0149】
図３１は図３０における２つのカラム読出部１７の配置場所を示す図である。ＤＡＣ１４は画素アレイ部１１の第２方向（垂直方向）Ｙの中央部付近に配置され、ＤＡＣ１４から略等距離の位置に２つの参照信号切替器１６（１６ａ、１６ｂ）が配置され、２つの参照信号切替器１６（１６ａ、１６ｂ）から略等距離の位置に２つのカラム読出部１７が配置される。これにより、参照信号線Ｓrampの伝搬遅延と配線負荷を等しくする。
【0150】
以下では、図２８と図３０に示す２つの参照信号切替器１６（１６ａ、１６ｂ）を第１参照信号切替器１６ａ及び第２参照信号切替器１６ｂと呼び、２つのカラム読出部１７を第１カラム読出部１７及び第２カラム読出部１７と呼ぶ。
【0151】
図３２は第４の実施形態に係る撮像装置１００４のタイミング図である。図３２は、２つのカラム読出部１７のいずれか一方に入力する参照信号をフレーム単位で切り替える場合のタイミングを示す。図３２には、垂直同期信号ＸＶＳ、水平同期信号ＸＨＳ、第１参照信号切替器１６ａの切替制御信号、第２参照信号切替器１６ｂの切替制御信号、第１及び第２参照信号切替器１６ｂに入力される参照信号、第１参照信号切替器１６ａの出力信号、第２参照信号切替器１６ｂの出力信号の各波形が図示されている。
【0152】
時刻ｔ１～ｔ２の１フレーム期間内は、第１参照信号切替器１６ａがオンして、第２参照信号切替器１６ｂがオフする。よって、第１参照信号切替器１６ａから参照信号が出力されて、第１カラム読出部１７に入力される。第２参照信号切替器１６ｂの出力はローレベルのままであり、第２カラム読出部１７には参照信号が入力されない。
【0153】
図３２では、２つのカラム読出部１７のいずれか一方に入力される参照信号をフレームごとに切り替える例を示したが、各水平ラインの走査期間内に２つのカラム読出部１７に入力される参照信号を切り替えてもよい。
【0154】
図３３は第４の実施形態の一変形例に係る撮像装置１００４のタイミング図である。図３３には、水平同期信号ＸＨＳ、第１参照信号切替器１６ａの切替制御信号、第２参照信号切替器１６ｂの切替制御信号、第１参照信号切替器１６ａの出力信号、及び第２参照信号切替器１６ｂの出力信号の各波形が図示されている。
【0155】
時刻ｔ１～ｔ２と時刻ｔ３～ｔ４では、第１参照信号切替器１６ａがオンで第２参照信号切替器１６ｂがオフし、時刻ｔ２～ｔ３では、第１参照信号切替器１６ａがオフで第２参照信号切替器１６ｂがオンする。
【0156】
時刻ｔ１～ｔ２と時刻ｔ３～ｔ４では、低変換効率用の参照信号が生成され、時刻ｔ２～ｔ３では高変換効率用の参照信号が生成される。また、時刻ｔ１～ｔ２ではリセットレベルのＡＤ変換が行われ、時刻ｔ３～ｔ４では画素信号レベルのＡＤ変換が行われる。時刻ｔ１～ｔ２では、リセットレベルと画素信号レベルのＡＤ変換が連続して行われる。
【0157】
このように、第４の実施形態では、垂直信号線ＶＳＬを分割せずに複数のカラム読出部１７を設ける場合であっても、複数の参照信号切替器１６で順次にいずれか一つのカラム読出部１７に参照信号を供給することで、参照信号線Ｓrampの負荷を低減でき、ＡＤ時間の短縮と高フレームレート化が可能となる。
【0158】
（第５の実施形態）
第５の実施形態では、本開示に係る撮像装置１００４を画素ＡＤＣ又はエリアＡＤＣに適用するものである。
第５の実施形態では、本開示に係る撮像装置１００４を画素ＡＤＣ又はエリアＡＤＣに適用するものである。
【0159】
図３４は第５の実施形態に係る撮像装置１００４を説明する図である。図３４の撮像装置１００４は、画素ごとにＡＤ変換器を有し、各画素のＡＤ変換器で用いられる参照信号ＲＡＭＰを伝送する参照信号線Ｓrampが画素列ごとに設けられる。
【0160】
これら複数の参照信号線Ｓrampは、第１方向（水平方向）Ｘに並んでおり、複数の参照信号線Ｓrampには複数の参照信号切替器１６が接続されている。複数の参照信号切替器１６のいずれか一つがオンし、オンした参照信号切替器１６から出力される参照信号ＲＡＭＰは、対応する画素列の各画素の各ＡＤ変換器に入力される。
【0161】
図３５は第５の実施形態の一変形例に係る撮像装置１００４を説明する図である。図３５に示す撮像装置１００４は、画素ごとにＡＤ変換器を有するものの、任意のサイズの画素領域だけをＲＯＩ（Region Of Interest）として撮像することができる。
【0162】
図３５では、ＲＯＩの画素領域に対応する画素列に接続された参照信号切替器１６のみを順次にオンし、ＲＯＩの画素領域以外の画素領域に対応する画素列に接続された参照信号切替器１６はオフにする。これにより、ＡＤ変換時間及びフレームレートを高速化することができる。
【0163】
このように、第５の実施形態では、画素ごとにＡＤ変換器を設けるとともに、画素列ごとに参照信号線Ｓrampを設ける場合に、複数の参照信号線Ｓrampに複数の参照信号切替器１６を接続し、複数の参照信号切替器１６のいずれか一つを順次にオンして、いずれか１本の参照信号線Ｓrampのみに参照信号を供給するため、参照信号線Ｓrampの負荷を軽減でき、ＡＤ変換とフレームレートの高速化を図ることができる。また、ＲＯＩの画素領域のみを撮像する場合も、ＲＯＩの画素領域に対応する複数の参照信号線Ｓrampのいずれか１本を順次に選択して参照信号を供給するため、ＡＤ変換とフレームレートをより高速化できる。
【0164】
（第６の実施形態）
図３６は第６の実施形態に係る撮像装置１００４を説明する図である。第６の実施形態に係る撮像装置１００４は、いわゆるカラムＡＤＣであり、第２方向（垂直方向）Ｙに延びる垂直信号線ＶＳＬごとにＡＤ変換を行うカラム読出部１７が設けられる。カラム読出部１７には、第１方向（水平方向）Ｘに配列される複数の垂直信号線ＶＳＬが接続されている。カラム読出部１７は、各垂直信号線ＶＳＬで伝送される画素信号のＡＤ変換を行う複数のＡＤ変換器を有する。すなわち、カラム読出部１７は、垂直信号線ＶＳＬの数と同数のＡＤ変換器を有する。
図３６は第６の実施形態に係る撮像装置１００４を説明する図である。第６の実施形態に係る撮像装置１００４は、いわゆるカラムＡＤＣであり、第２方向（垂直方向）Ｙに延びる垂直信号線ＶＳＬごとにＡＤ変換を行うカラム読出部１７が設けられる。カラム読出部１７には、第１方向（水平方向）Ｘに配列される複数の垂直信号線ＶＳＬが接続されている。カラム読出部１７は、各垂直信号線ＶＳＬで伝送される画素信号のＡＤ変換を行う複数のＡＤ変換器を有する。すなわち、カラム読出部１７は、垂直信号線ＶＳＬの数と同数のＡＤ変換器を有する。
【0165】
本実施形態では、複数の垂直信号線ＶＳＬのうち、奇数番目の垂直信号線ＶＳＬからの画素信号が入力されるＡＤ変換器に参照信号を入力するか否かを切り替える第１参照信号切替器１６ａと、偶数番目の垂直信号線ＶＳＬからの画素信号が入力されるＡＤ変換器に参照信号を入力するか否かを切り替える第２参照信号切替器１６ｂとを有する。
【0166】
第１参照信号切替器１６ａと第２参照信号切替器１６ｂは排他的にオン／オフし、いずれか一方がオンするときに他方はオフする。これにより、ＤＡＣ１４で生成された参照信号を伝送する参照信号線Ｓrampの負荷を低減できる。
【0167】
また、本実施形態の一応用例として、隣接する２本の垂直信号線ＶＳＬ上の画素信号を加算した結果をいずれか１本の垂直信号線ＶＳＬで伝送してＡＤ変換を行うことも可能である。この場合、加算結果が伝送される垂直信号線ＶＳＬ上の画素信号が入力されるＡＤ変換器に参照信号を入力する参照信号切替器１６をオンし、加算結果を伝送しない垂直信号線ＶＳＬが接続されるＡＤ変換器に参照信号を入力する参照信号切替器１６をオフする。これにより、参照信号線Ｓrampの負荷を低減できる。
【0168】
このように、第６の実施形態では、複数の垂直信号線ＶＳＬに接続される複数のＡＤ変換器を有するカラム読出部１７に２つの参照信号切替器１６（第１参照信号切替器１６ａと第２参照信号切替器１６ｂ）を接続し、第１参照信号切替器１６ａは奇数番目のＡＤ変換器に参照信号を入力するか否かを切り替えるようにし、第２参照信号切替器１６ｂは偶数番目のＡＤ変換器に参照信号を入力するか否かを切り替えるようにする。第１参照信号切替器１６ａと第２参照信号切替器１６ｂのいずれか一方をオンさせ、他方をオフさせることで、参照信号線Ｓrampの負荷を低減でき、ＡＤ変換とフレームレートの高速化を図れる。
【0169】
（第７の実施形態）
上述した第１～第６の実施形態を包含する概念として、第７の実施形態に係る撮像装置１００４は、複数の光電変換素子と、複数の画素回路と、複数の比較器と、デジタル信号生成器と、複数の切替器とを備える。
上述した第１～第６の実施形態を包含する概念として、第７の実施形態に係る撮像装置１００４は、複数の光電変換素子と、複数の画素回路と、複数の比較器と、デジタル信号生成器と、複数の切替器とを備える。
【0170】
複数の光電変換素子は、例えば図２に示すように、互いに交差する第１方向Ｘ及び第２方向Ｙに配列されて、それぞれが入射光の光量に応じた電荷を蓄積する。
【0171】
複数の画素回路は、複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する。
【0172】
複数の比較器（コンパレータ２０）は、複数の画素回路から出力された複数の画素信号のそれぞれと参照信号とを比較する。比較器は、図２等のカラム読出部１７に含まれる。
【0173】
デジタル信号生成器は、複数の比較器の比較結果に基づいて複数の画素信号をアナログ－デジタル変換したデジタル信号を生成する。デジタル信号生成器は、例えば、図６等に示すカウンタ３０である。
【0174】
複数の切替器（参照信号切替器１６）は、参照信号を複数の比較器に入力するか否かを切り替える。第１の実施形態に係る撮像装置１００４では、図２に示すように、複数の切替器は、複数のカラム読出部１７に対応して設けられる。第５の実施形態に係る撮像装置１００４では、図３４に示すように、複数の切替器は、複数の垂直信号線ＶＳＬに接続された複数のＡＤＣに対応して設けられる。複数の切替器は、２以上の比較器に同時に参照信号が入力されないように、複数の比較器のいずれか一つを順次に選択して参照信号を入力する。
【0175】
第７の実施形態によれば、複数の比較器に同時に参照信号が入力されないようにするため、参照信号線の負荷を低減でき、比較器を含むＡＤＣのＡＤ変換とフレームレートを高速化できる。
【0176】
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0177】
図３７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0178】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
【0179】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0180】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0181】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0182】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0183】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0184】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【0185】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0186】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0187】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0188】
図３８は、撮像部１２０３１の設置位置の例を示す図である。
【0189】
図３８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
【0190】
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0191】
なお、図３８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0192】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0193】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0194】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0195】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0196】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像装置１００４に適用され得る。本開示に係る技術を適用することにより、撮像装置１００４のノイズをより削減できる。
【0197】
なお、本技術は以下のような構成を取ることができる。
（１）互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
撮像装置。
（２）前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力する、
（１）に記載の撮像装置。
（３）前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有する、
（１）又は（２）に記載の撮像装置。
（４）前記第１方向に配列される複数の前記信号線と、
前記複数の信号線に接続される複数の前記変換回路と、を備える、
（３）に記載の撮像装置。
（５）前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
（３）又は（４）に記載の撮像装置。
（６）前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられる、
（１）又は（２）に記載の撮像装置。
（７）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替える、
（６）に記載の撮像装置。
（８）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択する、
（６）に記載の撮像装置。
（９）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択する、
（６）に記載の撮像装置。
（１０）前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有する、
（１）乃至（９）のいずれか一項に記載の撮像装置。
（１１）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１２）前記複数の切替器の少なくとも一つは、
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
（１１）に記載の撮像装置。
（１３）前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
前記第２ノードは、前記複数の比較器の入力ノードに接続される、
（１１）又は（１２）に記載の撮像装置。
（１４）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１５）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１６）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
（１）又は（１５）のいずれか一項に記載の撮像装置。
（１７）前記複数のソースフォロワ回路のそれぞれは、
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
（１６）に記載の撮像装置。
（１８）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
（１）乃至（１５）のいずれか一項に記載の撮像装置。
（１９）前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備える、
（１６乃至１８のいずれか一項に記載の撮像装置。
（２０）前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
（１９）に記載の撮像装置。
（１）互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
撮像装置。
（２）前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力する、
（１）に記載の撮像装置。
（３）前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
前記変換回路は、
前記比較器と、前記デジタル信号生成器とを有する、
（１）又は（２）に記載の撮像装置。
（４）前記第１方向に配列される複数の前記信号線と、
前記複数の信号線に接続される複数の前記変換回路と、を備える、
（３）に記載の撮像装置。
（５）前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
（３）又は（４）に記載の撮像装置。
（６）前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられる、
（１）又は（２）に記載の撮像装置。
（７）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替える、
（６）に記載の撮像装置。
（８）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択する、
（６）に記載の撮像装置。
（９）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択する、
（６）に記載の撮像装置。
（１０）前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有する、
（１）乃至（９）のいずれか一項に記載の撮像装置。
（１１）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１２）前記複数の切替器の少なくとも一つは、
前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
（１１）に記載の撮像装置。
（１３）前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
前記第２ノードは、前記複数の比較器の入力ノードに接続される、
（１１）又は（１２）に記載の撮像装置。
（１４）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１５）前記複数の切替器の少なくとも一つは、
第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
（１）乃至（１０）のいずれか一項に記載の撮像装置。
（１６）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
（１）又は（１５）のいずれか一項に記載の撮像装置。
（１７）前記複数のソースフォロワ回路のそれぞれは、
電流源として機能する第４トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
（１６）に記載の撮像装置。
（１８）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
前記複数のソースフォロワ回路のそれぞれは、
対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
（１）乃至（１５）のいずれか一項に記載の撮像装置。
（１９）前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備える、
（１６乃至１８のいずれか一項に記載の撮像装置。
（２０）前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
（１９）に記載の撮像装置。
【0198】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
【符号の説明】
【0199】
１０ 画素、１１ 画素アレイ部、１２ 垂直駆動部、１３ システム制御部、１５ カラム制御部、１６ 参照信号切替器、１６ａ 第１参照信号切替器、１６ｂ 第２参照信号切替器、１６ｃ 第３参照信号切替器、１７ カラム読出部、１８ カラム信号処理部、１９ 水平駆動部、２０ コンパレータ、２１ 電圧源、２２ 第１切替器、２３ 第２切替器、２４ 第３切替器、２５ 第４切替器、２６ 第５切替器、３０ カウンタ、３１ プリアンプ、３２ ソースフォロワ回路、３２ａ 第１ソースフォロワ回路、３２ｂ 第２ソースフォロワ回路、３３ プリチャージ回路、３４ プリチャージ切替器、３６ レプリカ回路、３９ 電流カット切替器、４０ ロジック回路、５０ 周辺回路、６０ インタフェース回路、１００ 光電変換部、１０１ 画素、１０１ 回路部、１０２ 画素、２０１ 初段コンパレータ、２０２ 中段コンパレータ、２０３ 後段コンパレータ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26A】
【図26B】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
