特開 2025-6605 電圧検知回路及び情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025006605

(43)【公開日】2025-01-17

(54)【発明の名称】電圧検知回路及び情報処理装置

(51)【国際特許分類】

   G01R 19/252 20060101AFI20250109BHJP

   H03M 1/60 20060101ALI20250109BHJP

【ＦＩ】

G01R19/252

H03M1/60

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023107502

(22)【出願日】2023-06-29

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】森 敦司

【テーマコード（参考）】

2G035

5J022

【Ｆターム（参考）】

2G035AB01

2G035AC01

2G035AD29

2G035AD51

2G035AD53

2G035AD56

2G035AD65

5J022AA12

5J022BA01

5J022CE08

(57)【要約】

【課題】電圧を精度良く測定する電圧検知回路及び情報処理装置を提供する。
【解決手段】参照周波数生成回路１１と比較周波数生成回路１２とが有するリングオシレータ１０１は、環状に直列に並ぶ複数のインバータ１１１を有する。サンプリング部は、サンプリング周期毎に各インバータ１１１からの出力信号を取得する。遷移段数算出部は、サンプリング部が取得したサンプリング周期毎の前記出力信号を基に、リングオシレータ１０１毎の前記サンプリング周期の間に出力信号の値が遷移したインバータ１１１の数である遷移段数を算出する。電圧検知部は、遷移段数算出部により取得された遷移段数を基に電圧検知を行う。
【選択図】図２

【特許請求の範囲】

【請求項1】

環状に直列に並ぶ複数のインバータを有する２つのリングオシレータと、
サンプリング周期毎に各前記インバータからの出力信号を取得するサンプリング部と、
前記サンプリング部により取得された前記サンプリング周期毎の前記出力信号を基に、前記リングオシレータ毎の前記サンプリング周期の間に出力信号の値が遷移した前記インバータの数である遷移段数を算出する遷移段数算出部と、
前記遷移段数算出部により取得された前記遷移段数を基に電圧検知を行う電圧検知部と
を備えたことを特徴とする電圧検知回路。

【請求項2】

前記リングオシレータは、
第１インバータを有する第１リングオシレータと、
前記第１インバータと同数の第２インバータを有する第２リングオシレータとを有し、
前記サンプリング部は、
ターゲット電圧が入力された前記第１リングオシレータにおける前記第１インバータからの第１出力信号を取得する第１サンプリング機構と、
比較電圧が入力された第２リングオシレータにおける前記第２インバータからの第２出力信号を取得する第２サンプリング機構とを有し、
前記遷移段数算出部は、
前記第１出力信号を基に前記第１インバータの前記遷移段数である第１遷移段数を算出する第１遷移段数カウント機構と、
前記第２出力信号を基に前記第２インバータの前記遷移段数である第２遷移段数を算出する第２遷移段数カウント機構とを有し、
前記電圧検知部は、前記第１遷移段数と前記第２遷移段数とを比較して前記比較電圧の検知を行う
ことを特徴とする請求項１に記載の電圧検知回路。

【請求項3】

前記サンプリング部は、特定のサンプリング周期における各前記インバータの特定出力信号と前記特定のサンプリング周期の１周期前のサンプリング周期における各前記インバータの前回出力信号とを取得し、
前記遷移段数算出部は、前記特定出力信号と前記前回出力信号とを比較して、前記遷移段数を算出する
ことを特徴とする請求項１に記載の電圧検知回路。

【請求項4】

前記遷移段数算出部は、前記１周期前のサンプリング周期において出力信号の値が最後に変化した前記インバータから前記特定のサンプリング周期において出力信号の値が最後に変化した前記インバータまでの前記リングオシレータにおける前記インバータの数を数えて前記遷移段数を算出することを特徴とする請求項３に記載の電圧検知回路。

【請求項5】

電圧検知回路、電圧制御回路及びプロセッサを有する情報処理装置であって、
前記電圧検知回路は、
環状に直列に並ぶ複数のインバータを有する２つのリングオシレータと、
サンプリング周期毎に各前記インバータからの出力信号を取得するサンプリング部と、
前記サンプリング部により取得された前記サンプリング周期毎の前記出力信号を基に、前記リングオシレータ毎の前記サンプリング周期の間に出力信号の値が遷移した前記インバータの数である遷移段数を算出する遷移段数算出部と、
前記遷移段数算出部により取得された前記遷移段数を基に電圧検知を行う電圧検知部とを備え、
前記電圧制御回路は、前記電圧検知回路により検知された電圧を基に前記プロセッサへ出力される電圧を制御し、且つ、前記プロセッサへ出力された圧を一方の前記リングオシレータへ印加し、
前記プロセッサは、前記電圧制御回路により制御された電圧の入力を受けて動作する
ことを特徴とする情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電圧検知回路及び情報処理装置に関する。

【背景技術】

【0002】

デジタル回路の電圧測定を行う場合、回路規模の小ささや測定の容易さからＲＯＳＣ（Ring Oscillator）が用いられることが多い。ＲＯＳＣの発振周波数は印加電圧によって変化する。そこで、測定対象となる電圧である測定電圧で動作するＲＯＳＣの発振周波数と、基準となるターゲット電圧で動作するＲＯＳＣの発振周波数を比較することで電圧を検知することが可能である。この手法では発振周波数を算出するために、所定期間内にＲＯＳＣ内部の各ノードが何回ＨｉｇｈからＬｏｗへ遷移したか又はＬｏｗからＨｉｇｈに遷移したかがカウントされる。

【0003】

従来、ＲＯＳＣを用いた電圧測定の技術として以下の様なものが提案されている。例えば、高圧バッテリの流出入電流情報に基づき、リングオシレータを備えたＡＤ変換器への入力周波数をマップ演算した結果が、小さい場合に入力周波数を低周波とし、絶対値が大きい場合に入力周波数を高周波とする技術が存在する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９－２６８０６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のＲＯＳＣを用いた電圧測定の技術には様々な問題があった。例えば、ＲＯＳＣ内部の特定ノードを起点とし、電圧比較期間内にＲＯＳＣの周回数と起点から何段進んだかを求める場合、測定時にリセットして起点のノードから発信が開始される。この場合、リセット動作の期間は電圧測定が困難となる。電圧測定が困難な期間が存在すると、電圧が変動している状況下においては誤差が生じるおそれがある。

【0006】

また、内部ノード及び周回数のカウンタをそれぞれサンプリングクロックでサンプルして、前回のサンプル結果との差分から全体として何段分進んだかを求める場合、カウンタのサンプル時に発生するメタステーブルの影響から計測誤差が大きくなるおそれがある。

【0007】

また、ＲＯＳＣ内の各ノードにカウンタを設け、各カウンタの和を求めることにより何段遷移したかを求める場合、カウンタのリセット動作のために電圧検知が困難となる期間が発生する。この場合も、電圧測定が困難な期間が存在すると、電圧が変動している状況下においては誤差が生じるおそれがある。

【0008】

なお、高圧バッテリの流出入電流情報に基づきリングオシレータを備えたＡＤ変換器への入力周波数を変更する技術では、ＲＯＳＣの発振周波数の取得方法は特に考慮されておらず、従来の方法と同様に誤差が生じるおそれがある。このように、従来のＲＯＳＣを用いた電圧測定の技術では、電圧測定において誤差が生じるおそれがあり、電圧を精度良く測定することは困難であった。

【0009】

開示の技術は、上記に鑑みてなされたものであって、電圧を精度良く測定する電圧検知回路及び情報処理装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本願の開示する電圧検知回路及び情報処理装置の一つの態様において、環状に直列に並ぶ複数のインバータを有する２つのリングオシレータを有する。そして、サンプリング部は、サンプリング周期毎に各前記インバータからの出力信号を取得する。遷移段数算出部は、前記サンプリング部が取得した前記サンプリング周期毎の前記出力信号を基に、前記リングオシレータ毎の前記サンプリング周期の間に出力信号の値が遷移した前記インバータの数である遷移段数を算出する。電圧検知部は、前記遷移段数算出部により取得された前記遷移段数を基に電圧検知を行う。

【発明の効果】

【0011】

１つの側面では、本発明は、電圧を精度良く測定することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、レギュレータの模式図である。

【図2】図２は、実施例に係る電圧検知回路の一例の回路図である。

【図3】図３は、ＲＯＳＣの内部状態を示す図である。

【図4】図４は、遷移段数の求め方を説明するための図である。

【図5】図５は、信号の変化及びサンプリング結果を示すタイミングチャートである。

【図6】図６は、実施例に係る電圧検知回路における誤差の吸収を説明するための図である。

【図7】図７は、電圧検出処理のフローチャートである。

【図8】図８は、電圧制御のフローチャートである。

【図9】図９は、実施例に係る電圧検知回路を用いた電圧制御による制御結果の一例を示す図である。

【図10】図１０は、電圧検知が無効化される時間が存在する場合の検知精度の低下を説明するための図である。

【図11】図１１は、実施例に係る電圧検知回路によるサンプリングのタイミングを示す図である。

【図12】図１２は、実施例に係る電圧検知回路を用いた情報処理装置の一例を示す図である。

【発明を実施するための形態】

【0013】

以下に、本願の開示する電圧検知回路及び情報処理装置の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する電圧検知回路及び情報処理装置が限定されるものではない。

【実施例0014】

図１は、レギュレータの模式図である。図１に示す、レギュレータ１は、ＬＤＯ（Low Drop Out）レギュレータである。レギュレータ１は、外部電源２から供給される電源の電圧を指定された低い電圧値に調整して制御対象回路３に供給する。図１に示すように、レギュレータ１は、電圧検知回路１０、ターゲット電圧出力回路２０、ＬＤＯ制御論理回路３０及びＰＭＯＳ（P-Channel Metal Oxide Semiconductor）ヘッダ４０を有する。

【0015】

外部電源２は、制御対象回路３の動作に用いられる電源をレギュレータ１に入力する。外部電源２から出力される電力の電圧値は、制御対象回路３を動作させるための電圧値よりも高い。

【0016】

制御対象回路３は、例えば、ＣＰＵ（Central Processing Unit）である。制御対象回路３は、外部電源２から供給された電力を電源として用いて動作する。より詳しくは、制御対象回路３は、電圧値が調整された電力の入力をレギュレータ１から受ける。そして、制御対象回路３は、入力された電力を電源として動作する。

【0017】

ターゲット電圧出力回路２０は、予め設定された一定の電圧値の情報を有する。ターゲット電圧出力回路２０は、設定された電圧値を有するターゲット電圧を出力する。

【0018】

電圧検知回路１０は、ターゲット電圧の入力をターゲット電圧出力回路２０から受ける。また、電圧検知回路１０は、フィードバックされたＰＭＯＳヘッダ４０からの出力電圧の入力を受ける。そして、電圧検知回路１０は、ＰＭＯＳヘッダ４０からの出力電圧とターゲット電圧とを比較して電圧値の差分を算出する。その後、電圧検知回路１０は、算出した電圧値の差分をＬＤＯ制御論理回路３０へ出力する。

【0019】

ＬＤＯ制御論理回路３０は、ＰＭＯＳヘッダ４０からの出力電圧とターゲット電圧との電圧値の差分の入力を電圧検知回路１０から受ける。ＬＤＯ制御論理回路３０は、取得した電圧値の差分を小さくするようにＰＭＯＳヘッダ４０が有する各ＰＭＯＳトランジスタのオンオフを決定する。そして、ＬＤＯ制御論理回路３０は、決定したオンオフの状態となるようにＰＭＯＳヘッダ４０の各ＰＭＯＳトランジスタに対して信号を出力する。このＬＤＯ制御論理回路３０が、「電圧制御回路」の一例にあたる。

【0020】

ＰＭＯＳヘッダ４０は、並列に並べられた多数のＰＭＯＳトランジスタを有する。ＰＭＯＳヘッダ４０は、ＰＭＯＳトランジスタのオンオフの比率を変化させることで可変抵抗を実現する。ＰＭＯＳヘッダ４０は、ＬＤＯ制御論理回路３０から入力された信号により各ＰＭＯＳトランジスタがオン又はオフとなる。各ＰＭＯＳトランジスタがオン又はオフが制御された状態で、ＰＭＯＳヘッダ４０は、電力の入力を外部電源２から受ける。そして、ＰＭＯＳヘッダ４０は、ＰＭＯＳトランジスタのオンオフにより調整された電力を制御対象回路３へ出力する。

【0021】

図２は、実施例に係る電圧検知回路の一例の回路図である。電圧検知回路１０は、参照周波数生成回路１１、比較周波数生成回路１２、発振器１３及び差分算出部１４を有する。

【0022】

参照周波数生成回路１１は、ターゲット電圧の入力を受けて、ターゲット電圧に対応する発信周波数を出力する。以下では、ターゲット電圧に対応する発信周波数を「参照周波数」と呼ぶ。比較周波数生成回路１２は、フィードバックされたＰＭＯＳヘッダ４０からの出力電圧の入力を受けて、ＰＭＯＳヘッダ４０からの出力電圧に対応する発信周波数を出力する。以下では、ＰＭＯＳヘッダ４０からの出力電圧に対応する発信周波数を「比較周波数」と呼ぶ。

【0023】

参照周波数生成回路１１と比較周波数生成回路１２とは同様の構成を有する。そこで、以下では参照周波数生成回路１１を例に詳細を説明する。

【0024】

参照周波数生成回路１１は、図２に示すように、ＲＯＳＣ１０１、サンプリング機構１０２及び遷移段数カウント機構１０３を有する。

【0025】

ＲＯＳＣ１０１は、直列に接続された奇数個のインバータ１１１を有する。ＰＯＳＣ１０１は、最終段のインバータ１１１の出力が先頭のインバータ１１１に入力される。各インバータ１１１は入力された信号の論理と逆の論理を有する信号を順次後段のインバータ１１１へ出力する。すなわち、インバータ１１１は、Ｈｉｇｈの値を有する信号が入力されると、Ｌｏｗの値を有する信号を後段のインバータ１１１へ出力する。逆に、Ｌｏｗの値を有する信号が入力されると、Ｈｉｇｈの値を有する信号を後段のインバータ１１１へ出力する。以下では、Ｈｉｇｈの値を有する信号を「Ｈｉｇｈの信号」と呼び、Ｌｏｗの値を有する信号を「Ｌｏｗの信号」と呼ぶ。ここで、参照周波数生成回路１１のＲＯＳＣ１０１が「第１リングオシレータ」の一例にあたり、比較周波数生成回路１２のＲＯＳＣ１０１が「第２リングオシレータ」の一例にあたる。

【0026】

インバータ１１１は、奇数個接続されるため、各インバータ１１１について次に入力される信号は１つ前の信号と論理が反転した信号が入力される。すなわち、各インバータ１１１は、論理が逆の信号が交互に入力され、論理が逆の信号を交互に出力する。これにより、ＲＯＳＣ１０１は発振する。ＲＯＳＣ１０１において特定のインバータ１１１に信号が入力されてから次の信号が入力されるまでの周期により発信周波数が生成される。したがって、各インバータ１１１は、発振周期毎に異なる論理の信号を出力する。ここで、参照周波数生成回路１１のＲＯＳＣ１０１が有するインバータ１１１が、「第１インバータ」の一例にあたり、比較周波数生成回路１２のＲＯＳＣ１０１が有するインバータ１１１が「第２リングオシレータ」の一例にあたる。

【0027】

サンプリング機構１０２は、システムクロックの入力を発振器１３から受ける。サンプリング機構１０２は、インバータ１１１と同数のＦＦ（Flip Flop）１２１を有する。また、サンプリング機構１０２は、インバータ１１１と同数のＦＦ１２２を有する。ここで、参照周波数生成回路１１のサンプリング機構１０２が「第１サンプリング機構」の一例にあたり、比較周波数生成回路１２のサンプリング機構１０２が「第２サンプリング機構」の一例にあたる。

【0028】

ＦＦ１２１は、それぞれ入力端子が各インバータ１１１の出力と次段のインバータ１１１の入力とを結ぶ経路に接続される。また、各ＦＦ１２１は、出力端子が分岐され、一方がＦＦ１２２の入力端子に接続され、他方が遷移段数カウント機構１０３のＸＯＲ回路１３１に接続される。

【0029】

ＦＦ１２１は、システムクロックにしたがい１クロック毎に各インバータ１１１からの出力信号が入力される。システムクロックのエッジが、ＦＦ１２１のサンプリングタイミングとなる。また、システムクロックの周期がサンプリング機構１０２におけるサンプリング周期となる。そして、発振器１３から入力されたシステムクロックにしたがい１クロック後に、ＦＦ１２１は、各インバータからの入力信号をＦＦ１２２及びＸＯＲ回路１３１へ出力する。

【0030】

ここで、サンプリングタイミングでＦＦ１２１が取得した出力信号の中で、そのサンプリング周期において最後に値が遷移した出力信号を出力したインバータ１１１と次のインバータ１１１との間を出力信号の値の遷移の「エッジ」と呼ぶ。すなわち、次のサンプリング周期では、エッジの次のインバータ１１１の出力信号から値が遷移していく。

【0031】

ＦＦ１２２は、それぞれ入力端子がＦＦ１２１の出力端子に接続される。また、ＦＦ１２２は、それぞれ出力端子が遷移段数カウント機構１０３のＸＯＲ回路１３１に接続される。

【0032】

ＦＦ１２２は、インバータ１１１から出力信号が出力された信号が、ＦＦ１２１よりも１クロック遅れてＦＦ１２１から入力される。そして、ＦＦ１２２は、１クロック後に、各インバータからの入力信号をＦＦ１２２及びＸＯＲ回路１３１へ出力する。

【0033】

このように、ＦＦ１２２は、クロック１２１からの出力信号に１クロック遅延を付加する。すなわち、ＸＯＲ回路１３１には、あるサンプリング周期においてＦＦ１２１がサンプリングした信号とその１周期前のサンプリング周期にＦＦ１２１がサンプリングした信号とが入力される。

【0034】

ここで、サンプリング周期は、発信周波数の２倍よりも大きいことが好ましい。すなわち、（サンプリング周期／２）＞発信周波数であることが好ましい。例えば、（サンプリング周期／２）＝発信周波数の場合、サンプリングタイミングでＦＦ１２２が保持する信号はＦＦ１２１が保持する信号と値が逆になる。また、（サンプリング周期／２）＜発信周波数の場合、サンプリング周期の間にエッジがＲＯＳＣ１０１を１周以上してしまい、出力が２回以上遷移するインバータ１１１が発生してしまう。

【0035】

図３は、ＲＯＳＣの内部状態を示す図である。紙面に向かって上段には、ＲＯＳＣ１０１とＦＦ１２１とが、模式的に図示されている。また、紙面に向かって下段の表２０１は、時刻Ｔ０、時刻Ｔ０から１クロック後の時刻Ｔ１、及び、時刻Ｔ１から１クロック後のＴ２におけるＦＦ１２１に格納された信号の値を示す。ここでは、インバータ１１１及びＦＦ１２１が９つ並ぶ場合で説明する。すなわち、表２０１のＰｈ０が先頭のＦＦ１２１が保持する信号の値を表し、Ｐｈ２～Ｐｈ７まで順番に１つ後段のＦＦ１２１が保持する値を表し、Ｐｈ８が最高段のＦＦ１２１が保持する値を表す。

【0036】

例えば、時刻Ｔ０で各ＦＦ１２１によりサンプリングされた信号の値は、先頭のＦＦ１２１から後段に向かって「０，１，０，１，１，０，１，０，１」と並ぶ。そして、時刻Ｔ０において信号のエッジは、Ｐｈ３のＦＦ１２１とＰｈ４のＦＦ１２１との間の位置２１１である。ここで、値が１の信号がＨｉｇｈの信号にあたり、値が０の信号がＬｏｗの信号にあたる。

【0037】

その１サンプリング周期後の時刻Ｔ１においてサンプリングされた信号の値は、先頭のＦＦ１２１から後段に向かって「０，１，０，１，０，１，０，１，１」と並ぶ。そして、時刻Ｔ１において信号のエッジは、Ｐｈ７のＦＦ１２１とＰｈ８のＦＦ１２１との間の位置２１２である。すなわち、１サンプリング周期の間に、信号はＰｈ４のＦＦ１２１からＰｈ７のＦＦ１２１までインバータ１１１の４個分移動する。

【0038】

さらに、その１サンプリング周期後の時刻Ｔ２においてサンプリングされた信号の値は、先頭のＦＦ１２１から後段に向かって「１，０，１，０，０，１，０，１，０」と並ぶ。そして、時刻Ｔ２において信号のエッジは、Ｐｈ３のＦＦ１２１とＰｈ４のＦＦ１２１との間の位置２１２である。すなわち、１サンプリング周期の間に、信号はＰｈ８のＦＦ１２１からＰｈ３のＦＦ１２１までインバータ１１１の５個分移動する。

【0039】

この表を、ＦＦ１２１とＦＦ１２２とが保持する信号の値に置き替えると、ＦＦ１２１が時刻Ｔ１の信号を保持する状態で、ＦＦ１２２は時刻Ｔ０の信号を保持する。また、ＦＦ１２１が時刻Ｔ２の信号を保持する状態で、ＦＦ１２２は時刻Ｔ１の信号を保持する。

【0040】

遷移段数カウント機構１０３は、ＸＯＲ回路１３１及びポピュレーションカウンタ１３２を有する。ここで、参照周波数生成回路１１の遷移段数カウント機構１０３が「第１遷移段数カウント機構」の一例にあたり、比較周波数生成回路１２の遷移段数カウント機構１０３が「第２遷移段数カウント機構」の一例にあたる。

【0041】

ＸＯＲ回路１３１は、最新のサンプリング周期でＦＦ１２１がサンプリングした信号の入力をＦＦ１２１から受ける。また、ＸＯＲ回路１３１は、１周期前のサンプリング周期でＦＦ１２１がサンプリングした信号の入力をＦＦ１２２から受ける。

【0042】

そして、ＸＯＲ回路１３１は、最新のサンプリング周期でＦＦ１２１がサンプリングした信号と１周期前のサンプリング周期でＦＦ１２１がサンプリングした信号との排他的論理和を、ＦＦ１２１毎に求める。そして、ＸＯＲ回路１３１は、算出した演算結果をポピュレーションカウンタ１３２へ出力する。

【0043】

ポピュレーションカウンタ１３２は、最新のサンプリング周期でＦＦ１２１がサンプリングした信号と１周期前のサンプリング周期でＦＦ１２１がサンプリングした信号との排他的論理和のＦＦ１２１毎の演算結果の入力をＸＯＲ回路１３１から受ける。そして、ポピュレーションカウンタ１３２は、ＸＯＲ回路１３１の演算結果のうち１の数をカウントする。

【0044】

言い換えれば、ポピュレーションカウンタ１３２は、最新のサンプリング周期でサンプリングした信号と１周期前のサンプリング周期でサンプリングした信号とで値が異なるＦＦ１２１の個数を求める。すなわち、ポピュレーションカウンタ１３２がカウントした数は、保持する信号の値が遷移したＦＦ１２１の数といえ、出力信号の値が遷移したインバータ１１１の段数にあたる。以下では、出力信号の値が遷移したインバータ１１１の段数を、「インバータ１１１の遷移段数」と呼ぶ。その後、ポピュレーションカウンタ１３２は、カウントした数を差分算出部１４へ出力する。

【0045】

図４は、遷移段数の求め方を説明するための図である。ここでは、インバータ１１１、並びに、ＦＦ１２１及び１２２が１５個並ぶ場合で説明する。例えば、時刻Ｔ００及びＴ０１でＦＦ１２１が、表２０２に示す値の信号を保持する。この場合、時刻Ｔ０１の信号がＦＦ１２１からＸＯＲ回路１３１へ入力されるタイミングで、時刻００の信号がＦＦ１２２からＸＯＲ回路１３１へ入力される。

【0046】

そして、ＸＯＲ回路１３１による演算結果は、表２０２の最下段に示す値となる。この場合、値が１である範囲２２１が信号の変化したＦＦ１２１に対応し、値が０である範囲２２２が信号の変化しないＦＦ１２１に対応する。

【0047】

この場合、ポピュレーションカウンタ１３２は、１の数を１２とカウントする。すなわち、信号の値が変化したＦＦ１２１の数が１２個であり、インバータ１１１の１２段の出力が遷移したといえる。

【0048】

図５は、信号の変化及びサンプリング結果を示すタイミングチャートである。図５におけるグラフ２０３が、インバータ１１１から出力される信号の変化を表す。また、グラフ２０４が、ＦＦ１２１に格納された信号を表す。グラフ２０３は、横軸で時間経過を表し、縦軸で各段のインバータ１１１を表す。ここでは、インバータ１１１は９つ接続された場合で説明する。また、グラフ２０３の紙面に向かって左側に示した０番から８番までの番号を各インバータ１１１に振った場合で説明する。

【0049】

グラフ２０４は、横軸で時間経過を表し、縦軸で各インバータに対応するＦＦ１２１を表す。各ＦＦ１２１は、グラフ２０４の紙面に向かって左側に示した番号と同じ番号が振られたインバータ１１１からの出力信号を格納する。すなわち、０番のＦＦ１２１は、０番のインバータ１１１からの出力信号を格納する。

【0050】

グラフ２０３における時間Ｔは、発振周期を表す。また、グラフ２０４において縦方向に並ぶ斜線パターンが付加されたマスとドットパターンが付加されたマスとの間の位置が、そのタイミングにおける信号のエッジが存在する位置を示す。エッジがインバータ１１１を通過する１周期が、発振周期Ｔと一致する。

【0051】

例えば、時刻Ｔ０２では、各ＦＦ１２１は、信号群２４１を保持する。また、時刻Ｔ０３では、各ＦＦ１２１は、信号群２４１を保持する。例えば、時刻Ｔ０２がサンプリングのタイミングであり、時刻Ｔ０３が時刻Ｔ０２の次のサンプリング周期でのサンプリングのタイミングの場合について説明する。

【0052】

この場合、ＦＦ１２１から信号群２４１がＸＯＲ回路１３１に入力される。また、ＦＦ１２２から信号群２４２がＸＯＲ回路１３１に入力される。そして、この場合、ＸＯＲ回路１３１は、数値群２４３を出力する。ポピュレーションカウンタ１３２は、数値群２４３の入力を受けて、１の数を５つとカウントする。すなわち、ポピュレーションカウンタ１３２のカウンタから得られる出力が遷移したインバータ１１１の段数は５であり、これは、グラフ２０３及び２０４において時刻Ｔ０２からＴ０３の間にエッジが移動したインバータ１１１の数と一致する。

【0053】

このように、ポピュレーションカウンタ１３２から出力される数が、サンプリング周期の間におけるインバータ１１１の遷移段数とすることができる。ポピュレーションカウンタ１３２から出力される数は、ＲＯＳＣ１０１の発信周波数を表す。

【0054】

まとめると、特定のサンプリング周期を特定周期とし、特定周期の１周期前のサンプリング周期を前回周期とすると、遷移段数カウント機構１０３は以下の処理を行うといえる。すなわち、遷移段数カウント機構１０３は、前回周期において出力信号の値が最後に変化したインバータ１１１から特定周期において出力信号の値が最後に変化したインバータ１１１までのリングオシレータ１０１におけるインバータ１１１の数を数えて遷移段数とする。

【0055】

差分算出部１４は、測定期間中の参照周波数と比較周波数との差分を算出する。差分算出部１４は、減算回路１４１及びアキュムレータ１４２を有する。この参照周波数と比較周波数との差分が参照する電圧の違いによる差分を示し、参照周波数と比較周波数との差分の算出が「電圧の検知」の一例にあたる。そして、差分算出部１４が、「電圧検知部」の一例にあたる。

【0056】

差分算出部１４は、ターゲット電圧が入力された場合のサンプリング周期におけるインバータ１１１の遷移段数の入力を参照周波数生成回路１１から受ける。また、差分算出部１４は、ＰＭＯＳヘッダ４０からの出力電圧が入力された場合のサンプリング周期におけるインバータ１１１の遷移段数の入力を比較周波数生成回路１２から受ける。

【0057】

次に、差分算出部１４は、参照周波数生成回路１１から入力されたインバータ１１１の遷移段数から比較周波数生成回路１２から入力されたインバータ１１１の遷移段数を減算して遷移段数の差分を算出する。そして、差分算出部１４は、算出した遷移段数の差分をアキュムレータ１４２へ出力する。差分算出部１４は、測定期間において遷移段数の差分の算出を繰り返し、順次アキュムレータ１４２へ出力する。

【0058】

アキュムレータ１４２は、遷移段数の差分の入力を差分算出部１４から受ける。アキュムレータ１４２は、測定期間が終了するまで遷移段数の差分を蓄積して全てを加算する。その後、アキュムレータ１４２は、加算結果をＬＤＯ制御論理回路３０へ出力する。

【0059】

図６は、実施例に係る電圧検知回路における誤差の吸収を説明するための図である。例えば、測定期間Ｔｍがサンプル周期の４周期分の期間である場合で説明する。この場合、測定期間Ｔｍの間に、タイミング３３１～３３５でサプリングが行われるものとする。

【0060】

ここで、メタステーブルによりサンプリング周波数とリングのエッジが衝突する箇所で誤差が発生する場合がある。その場合、そのサンプリング時の出力信号の値は確率的に決定される。例えば、タイミング３３３でメタステーブルによる誤差が発生した場合、タイミング３３３のサンプリングにより発生した誤差は、残りの確率でタイミング３３４のサンプリングにより吸収される。アキュムレータ１４２は、測定期間Ｔｍの差分を合計するため、例えば１に信号が遷移する場合であれば、タイミング３３３とタイミング３３４のいずれのサイクルのサンプリングに１を計上するかということになり、結局誤差が見えなくなる。すなわち、アキュムレータ１４２による測定期間の差分の加算により、タイミング３３２～３３４で発生した誤差は隠されるため、誤差の発生は初段の開始時のサンプリングと終段の停止時のサンプリングに限定される。このように、本実施例に係る電圧検知回路１０は、測定誤差を最小限に抑えることができる。

【0061】

図７は、電圧検出処理のフローチャートである。次に、図７を参照して、本実施例に係る電圧検知回路１０による電圧検知処理の流れを説明する。

【0062】

参照周波数生成回路１１のＲＯＳＣ１０１は、外部電源２からの電圧の入力を受けて発振する。また、比較周波数生成回路１２のＲＯＳＣ１０１は、ＰＭＯＳヘッダ４０からの出力電圧の入力を受けて発振する。参照周波数生成回路１１及び比較周波数生成回路１２ともに、サンプリング機構１０２は、ＦＦ１２１及び１２２を用いて、発振したＲＯＳＣ１０１の内部状態をシステムクロックで決まるサンプリング周期でサンプリングする（ステップＳ１）。

【0063】

遷移段数カウント機構１０３のＸＯＲ回路１３１は、それぞれのＦＦ１２１及びＦＦ１２２から各インバータ１１１から出力された信号の入力を受ける。そして、ＸＯＲ回路１３１は、各ＦＦ１２１から入力された信号と対応する各ＦＦ１２２から入力された信号との排他的論理和を算出する。ポピュレーションカウンタ１３２は、ＸＯＲ回路１３１による排他的論理和の結果のうち値が１の数をカウントして遷移段数を算出する。これにより、遷移段数カウント機構１０３は、サンプリング周期が１周期異なるサンプリング結果の差分から遷移段数を算出する（ステップＳ２）。

【0064】

差分算出部１４の減算回路１４１は、サンプリング周期毎の遷移段数の入力を参照周波数生成回路１１及び比較周波数生成回路１２から受ける。そして、減算回路１４１は、参照周波数生成回路１１から入力された遷移段数から比較周波数生成回路１２から入力された遷移段数参照周波数生成回路１１から入力された遷移段数を減算して、サンプリング周期あたりの遷移段数差を算出する（ステップＳ３）。

【0065】

差分算出部１４のアキュムレータ１４２は、測定期間における各サンプリング周期あたりの遷移段数差の入力を減算回路１４１から受ける。そして、アキュムレータ１４２は、測定期間分の遷移段数差を加算する（ステップＳ４）。

【0066】

アキュムレータ１４２は、測定期間分の遷移段数差の加算結果をＬＤＯ制御論理回路３０へ出力する。ＬＤＯ制御論理回路３０は、測定期間分の遷移段数差の加算結果を用いて成魚論理演算を行ない、ＰＭＯＳヘッダ４０が有する各ＰＭＯＳトランジスタのオンオフを決定する。そして、ＬＤＯ制御論理回路３０は、決定しオンオフにしたがって各ＰＭＯＳトランジスタに対して電圧を印加して制御対象回路３へ出力される電圧を制御する（ステップＳ５）。

【0067】

その後、電圧検知回路１０は、システムの電源オフの指示を受けたか否か等に基づいて、動作を停止するか否かを判定する（ステップＳ６）。動作を停止しない場合（ステップＳ６：否定）、電圧検知回路１０は、ステップＳ１へ戻る。これに対して、動作を停止する場合（ステップＳ６：肯定）、電圧検知回路１０は、電圧検知処理を終了する。

【0068】

図８は、電圧制御のフローチャートである。図８に記載したフローにおける各処理は、図７のステップＳ５で実行される処理の一例にあたる。次に、図８を参照して、電圧制御の流れを簡単に説明する。

【0069】

電圧検知回路１０は、測定期間分の遷移段数の差分の加算結果をＬＤＯ制御論理回路３０へ出力する（ステップＳ１１）。

【0070】

ＬＤＯ制御論理回路３０は、測定期間分の遷移段数の差分の加算結果の入力を電圧検知回路１０から受ける。次に、ＬＤＯ制御論理回路３０は、レギュレータ制御演算を実施する（ステップＳ１２）。

【0071】

その後、ＬＤＯ制御論理回路３０は、レギュレータ制御演算により求めた調整量となるようにＰＭＯＳヘッダ４０が有する各ＰＭＯＳトランジスタのオンオフを決定する。そして、ＬＤＯ制御論理回路３０は、決定にしたがって各ＰＭＯＳトランジスタに電圧を印加する。ＰＭＯＳヘッダ４０は、ＬＤＯ制御論理回路３０により各ＰＭＯＳトランジスタのオンオフが制御されることで、出力電圧が変化する（ステップＳ１３）。

【0072】

次に、ＬＤＯ制御論理回路３０によるレギュレータ制御演算及びその演算結果による電圧制御の具体例を説明する。ここでは、差分をそのままオンにするＰＭＯＳトランジスタの数に反映させる場合で説明する。ここでは、制御時点でオンであるＰＭＯＳトランジスタの数を５０とする。

【0073】

例えば、ＬＤＯ制御論理回路３０は、測定期間分の遷移段数の差分の加算結果として１０を取得する。この場合、参照周波数生成回路１１から入力されたインバータ１１１の遷移段数の方が多いことから、ターゲット電圧に比べてＰＭＯＳヘッダ４０からの出力電圧が低いと考えられる。そこで、ＬＤＯ制御論理回路３０は、ＰＭＯＳヘッダ４０からの出力電圧を上げるためにオンにするＰＭＯＳトランジスタの数を増やすことを決定する。そして、ＬＤＯ制御論理回路３０は、現在のオンのＰＭＯＳトランジスタの数である５０に遷移段数の差分の加算結果である１０を加えて、オンにするＰＭＯＳトランジスタの数を６０に変更する。その後、ＬＤＯ制御論理回路３０は、オンにするＰＭＯＳトランジスタの数が６０となるようにＰＭＯＳヘッダ４０の各ＰＭＯＳトランジスタに電圧を印加する。

【0074】

次に、ＬＤＯ制御論理回路３０は、測定期間分の遷移段数の差分の加算結果として５を取得する。この場合も、参照周波数生成回路１１から入力されたインバータ１１１の遷移段数の方が多いことから、ターゲット電圧に比べてＰＭＯＳヘッダ４０からの出力電圧が低いと考えられる。そこで、ＬＤＯ制御論理回路３０は、ＰＭＯＳヘッダ４０からの出力電圧を上げるためにオンにするＰＭＯＳトランジスタの数を増やすことを決定する。そして、ＬＤＯ制御論理回路３０は、現在のオンのＰＭＯＳトランジスタの数である６０に遷移段数の差分の加算結果である５を加えて、オンにするＰＭＯＳトランジスタの数を６５に変更する。その後、ＬＤＯ制御論理回路３０は、オンにするＰＭＯＳトランジスタの数が６５となるようにＰＭＯＳヘッダ４０の各ＰＭＯＳトランジスタに電圧を印加する。

【0075】

次に、ＬＤＯ制御論理回路３０は、測定期間分の遷移段数の差分の加算結果として－２を取得する。この場合、比較周波数生成回路１２から入力されたインバータ１１１の遷移段数の方が多いことから、ターゲット電圧に比べてＰＭＯＳヘッダ４０からの出力電圧が高いと考えられる。そこで、ＬＤＯ制御論理回路３０は、ＰＭＯＳヘッダ４０からの出力電圧を下げるためにオンにするＰＭＯＳトランジスタの数を減らすことを決定する。そして、ＬＤＯ制御論理回路３０は、現在のオンのＰＭＯＳトランジスタの数である６５に遷移段数の差分の加算結果である－２を加えて、オンにするＰＭＯＳトランジスタの数を６３に変更する。その後、ＬＤＯ制御論理回路３０は、オンにするＰＭＯＳトランジスタの数が６３となるようにＰＭＯＳヘッダ４０の各ＰＭＯＳトランジスタに電圧を印加する。

【0076】

ＬＤＯ制御論理回路３０は、以上のような処理を繰り返して、参照周波数生成回路１１の遷移段数と比較周波数生成回路１２の遷移段数との差分が０に近づくように制御を継続する。図９は、実施例に係る電圧検知回路を用いた電圧制御による制御結果の一例を示す図である。図９を参照して、簡略化したモデルにおける電圧の収束過程を説明する。

【0077】

ここでは、簡略化のため、電圧検知回路１０から出力された遷移段数の差分の加算結果を用いた制御及び出力電圧の変化の期間を１回の測定期間と同じ時間として説明する。また、ＰＭＯＳヘッダ４０に対する電圧制御として、一般的なＩ（Integral）制御が実行される。さらに、通常はＬＤＯ制御論理回路３０による演算結果に基づいてＰＭＯＳヘッダ４０を制御することで電圧が変化するが、ここでは、演算結果と出力電圧とが等しいものとした。ここでは、ＰＭＯＳヘッダ４０の出力電圧とターゲット電圧との差分に係数を乗算した値を検知回路の差分とした。

【0078】

図９の横軸は測定期間を表し、縦軸はＰＭＯＳヘッダ４０の出力電圧を表す。期間３０３ではターゲット電圧を１００Ｖとし、その後の期間３０４においてターゲット電圧を８０Ｖとした。

【0079】

期間３０３ではターゲット電圧が１００Ｖのため、ＬＤＯ制御論理回路３０が電圧制御を繰り返すことで、ＰＭＯＳヘッダ４０の出力電圧は、カーブ３０１に示すように１００Ｖに近づく。その後、ターゲット電圧が８０Ｖに変化すると、ＬＤＯ制御論理回路３０が電圧制御を繰り返すことで、ＰＭＯＳヘッダ４０の出力電圧は、カーブ３０２に示すように１００Ｖから８０Ｖへと遷移する。

【0080】

ここで、本実施例に係る電圧検知回路１０による電圧の検知精度について電圧検知が無効化される時間が存在する場合と比較して説明する。図１０は、電圧検知が無効化される時間が存在する場合の検知精度の低下を説明するための図である。図１０は、横軸で時間経過を表し、縦軸で電圧を表す。また、図１１は、実施例に係る電圧検知回路によるサンプリングのタイミングを示す図である。図１１のグラフ３２１はシステムクロックを示し、グラフ３２２はクロックにしたがったサンプリング周期及びサンプリングで得られるサンプルを示し、グラフ３２３は、１周期ずれたサンプリング結果の差分を表す。図１１のグラフ３２１～３２３は、紙面に向かって右方向に進むにしたがい時間が経過する。

【0081】

例えば、ＲＯＳＣにおいて測定時の動作の起点となるインバータが決まっている場合や各インバータに対応させてカウンタを配置する場合、ＲＯＳＣのリセットやカウンタのリセットが行われる。このようなリセット動作が実行される場合、例えば、図１０に示すように測定期間には、測定実施期間３１１とともに測定実施期間３１１の前にリセット期間３１２が含まれる。このリセット間３１２では電圧検知処理が実行されないため、測定期間で行われた電圧の測定結果に測定誤差３１３～３１５が含まれる。

【0082】

これに対して、本実施例に係る電圧検知回路１０は、図１１に示すように、グラフ３１２のシステムクロックにしたがい連続してサンプルを取得する。電圧検知回路１０は、測定期間中にサンプルを取得しない期間が存在しない。

【0083】

電圧検知回路１０は、サンプル周期毎にグラフ３２２に示すサンプルＴｓ１～Ｔｓ６を取得する。そして、電圧検知回路１０は、グラフ３２３に示す１周期ずれたサンプルの差分を算出する。例えば、電圧検知回路１０は、Ｔｓ１からＴｓ０を減算して差分３２４を算出し、Ｔｓ２からＴｓ１を減算して差分３２５を算出し、その後も差分の算出を繰り返す。このように、電圧検知回路１０は、測定期間において間断なく連続して差分を算出する事ができる。

【0084】

グラフ３２３に示した差分から遷移段数が得られるため、電圧検知回路１０は、電圧検知を行わない期間が存在しない。したがって、電圧検知回路１０は、図１０に示した誤差３１３～３１５が発生せず、電圧検知が無効化される時間が存在する場合と比較して、電圧検知の検知精度を向上させることができる。

【0085】

図１２は、実施例に係る電圧検知回路を用いた情報処理装置の一例を示す図である。次に、図１２を参照して、電圧検知回路１０を用いた情報処理装置の一例について説明する。

【0086】

例えば、電圧検知回路１０は、図１２に示す情報処理装置９０に用いることが可能である。情報処理装置９０は、外部電源２、ＬＳＩ（Large Scale Integration）チップ９１、メモリ９２、ハードディスク９３及びネットワークインタフェース９４を有する。ＬＳＩ９１は、バスによりメモリ９２、ハードディスク９３及びネットワークインタフェース９４と接続される。

【0087】

ネットワークインタフェース９４は、情報処理装置９０と外部装置との通信インタフェースである。ハードディスク９３は、ＯＳ（Operating System）等を含む各種プログラムを格納する。

【0088】

ＬＳＩチップ９１は、複数のレギュレータ１Ａ～１Ｃ及びコア３Ａ～３Ｃを有する。レギュレータ１Ａ～１Ｃは、それぞれがコア３Ａ～３Ｃに対応するように配置される。レギュレータ１Ａ～１Ｃは、それぞれがコア３Ａ～３Ｃを独立して制御可能である。例えば、レギュレータ１Ａがコア３Ａへ供給する電圧と、レギュレータ１Ｂがコア３Ｂへ供給する電圧と、レギュレータ１Ｃがコア３Ｃへ供給する電圧とのそれぞれの電圧値を異ならせることができる。具体的には、レギュレータ１Ａ～１Ｃのそれぞれのターゲット電圧を異ならせることで、コア３Ａ～３Ｃのそれぞれへ供給する電圧を異ならせることができる。

【0089】

情報処理装置９０の演算能力をフルに使用していない場合、コア３Ａ～３Ｃの一部の処理を軽減して省電力が実現できる。例えば、コア３Ｂ～３Ｃでは演算能力をフルに使用して、コア３Ａは周波数を下げて演算能力を抑えることができる。周波数を下げて演算能力を抑えた場合、動作電圧を低くすることができる。例えば、レギュレータ１Ａのターゲット電圧を低くしてコア３Ａの動作電圧を下げて低速で動かし、レギュレータ１Ｂ～１Ｃのターゲット電圧は維持してコア３Ｂ～３Ｃの動作電圧はそのままで通常動作させることができる。

【0090】

逆に一部の動作電圧を上げて演算能力を上げることもできる。例えば、レギュレータ１Ａのターゲット電圧を高くしてコア３Ａの動作電圧を上げて高速で動かし、レギュレータ１Ｂ～１Ｃのターゲット電圧は維持してコア３Ｂ～３Ｃの動作電圧はそのままで通常動作させることができる。

【0091】

コア３Ａ～３Ｃの動作電圧を個別に制御しない場合には全てのコアが同じ電圧で動作することになり無駄な電圧消費が発生する。これに対して、本実施例に係る電圧検知回路１０を搭載したレギュレータ１Ａ～１Ｃを用いてコア３Ａ～３Ｃの動作電圧を独立して制御することで、一部の電圧を抑える事ができ、省電力化を実現することが可能となる。

【0092】

以上に説明したように、本実施例に係る電圧検知回路は、ＲＯＳＣの各インバータの状態を定期的にサンプリングし、１サイクル周期ずれたサンプリング結果を比較して各ノードの遷移回数をカウントする。そして、遷移回数を用いてターゲット電圧と制御対象回路への出力電圧とを比較して電圧検知を行う。

【0093】

本実施例に係る電圧検知回路は、リセット等を行わないため電圧検知できない期間を発生させずに電圧検知を継続して行うことができ、電圧検知の検知誤差を抑制することが可能となる。また、ＲＯＳＣ毎にカウンタを搭載しなくてもよいため実装面積を抑えることが可能となる。

【符号の説明】

【0094】

１、１Ａ～１Ｃ レギュレータ
２ 外部電源
３ 制御対象回路
３Ａ～３Ｃ コア
１０ 電圧検知回路
１１ 参照周波数生成回路
１２ 比較周波数生成回路
１３ 発振器
１４ 差分算出部
２０ ターゲット電圧出力回路
３０ ＬＤＯ制御論理回路
４０ ＰＭＯＳヘッダ
９０ 情報処理装置
９１ ＬＳＩチップ
９２ メモリ
９３ ハードディスク
９４ ネットワークインタフェース
１０１ ＲＯＳＣ
１０２ サンプリング機構
１０３ 遷移段数カウント機構
１１１ インバータ
１２１、１２２ ＦＦ
１３１ ＸＯＲ回路
１３２ ポピュレーションカウンタ
１４１ 減算回路
１４２ アキュムレータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】