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▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025066652
(43)【公開日】2025-04-23
(54)【発明の名称】回路基板および電子素子パッケージ
(51)【国際特許分類】
H05K 3/34 20060101AFI20250416BHJP
H01L 23/12 20060101ALI20250416BHJP
【ＦＩ】
H05K3/34 501D
H01L23/12 F
【審査請求】未請求
【請求項の数】33
【出願形態】ＯＬ
(21)【出願番号】P 2024165542
(22)【出願日】2024-09-24
(31)【優先権主張番号】10-2023-0135380
(32)【優先日】2023-10-11
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2024-0008816
(32)【優先日】2024-01-19
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】辛 哲 旻
(72)【発明者】
【氏名】金 紀 坤
(72)【発明者】
【氏名】朴 東 昊
(72)【発明者】
【氏名】金 江 源
【テーマコード（参考）】
5E319
【Ｆターム（参考）】
5E319AA03
5E319AA08
5E319AB06
5E319AC02
5E319AC20
5E319BB05
5E319CC33
5E319CD25
5E319GG15
5E319GG20
(57)【要約】
【課題】表面実装された電子素子下部のフラックス（Ｆｌｕｘ）残渣による不良の発生を防止することができる回路基板を提供する。
【解決手段】本発明による回路基板は、一面で電子素子が実装されるように設けられた第１領域および第１領域と隣接した第２領域を含む絶縁層と、第１領域に配置される接続パッドと、絶縁層の一面を覆い、接続パッドを露出させるように開口されたソルダレジスト層と、を含み、ソルダレジスト層の少なくとも一部は第２領域から第１領域に延び、第１領域で絶縁層の一部がソルダレジスト層から露出される。
【選択図】図２
【解決手段】本発明による回路基板は、一面で電子素子が実装されるように設けられた第１領域および第１領域と隣接した第２領域を含む絶縁層と、第１領域に配置される接続パッドと、絶縁層の一面を覆い、接続パッドを露出させるように開口されたソルダレジスト層と、を含み、ソルダレジスト層の少なくとも一部は第２領域から第１領域に延び、第１領域で絶縁層の一部がソルダレジスト層から露出される。
【選択図】図２
【特許請求の範囲】
【請求項1】
一面で電子素子が実装されるように設けられた第１領域および前記第１領域と隣接した第２領域を含む絶縁層と、
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口されたソルダレジスト層と、を含み、
前記ソルダレジスト層の少なくとも一部は前記第２領域から前記第１領域に延び、
前記第１領域で前記絶縁層の一部が前記ソルダレジスト層から露出していることを特徴とする回路基板。
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口されたソルダレジスト層と、を含み、
前記ソルダレジスト層の少なくとも一部は前記第２領域から前記第１領域に延び、
前記第１領域で前記絶縁層の一部が前記ソルダレジスト層から露出していることを特徴とする回路基板。
【請求項2】
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分を含み、
前記第１部分は前記接続パッドの一縁に隣接して位置することを特徴とする請求項１に記載の回路基板。
前記第１部分は前記接続パッドの一縁に隣接して位置することを特徴とする請求項１に記載の回路基板。
【請求項3】
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分を含み、
前記第１部分は前記絶縁層の前記一面に垂直な第１方向に沿って前記接続パッドと少なくとも一部重なるように配置されることを特徴とする請求項１に記載の回路基板。
前記第１部分は前記絶縁層の前記一面に垂直な第１方向に沿って前記接続パッドと少なくとも一部重なるように配置されることを特徴とする請求項１に記載の回路基板。
【請求項4】
前記ソルダレジスト層は、
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、
前記第１開口部と前記第２開口部は一体に連結されていることを特徴とする請求項１に記載の回路基板。
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、
前記第１開口部と前記第２開口部は一体に連結されていることを特徴とする請求項１に記載の回路基板。
【請求項5】
前記ソルダレジスト層は、
前記第１領域に位置する第１部分および前記第２領域に位置する第２部分と、
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、
前記第１開口部と前記第２開口部は前記第１部分により互いに分離されていることを特徴とする請求項１に記載の回路基板。
前記第１領域に位置する第１部分および前記第２領域に位置する第２部分と、
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、
前記第１開口部と前記第２開口部は前記第１部分により互いに分離されていることを特徴とする請求項１に記載の回路基板。
【請求項6】
前記第１部分は前記第２開口部の一縁に沿って延びていることを特徴とする請求項５に記載の回路基板。
【請求項7】
一面で電子素子が実装されるように設けられた第１領域および前記第１領域と隣接した第２領域を含む絶縁層と、
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口されたソルダレジスト層と、を含み、
前記絶縁層の前記一面に垂直な第１方向に沿った厚さにおいて、前記第１領域を覆う前記ソルダレジスト層の第１部分の厚さは前記第２領域を覆う前記ソルダレジスト層の第２部分の厚さよりも厚いことを特徴とする回路基板。
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口されたソルダレジスト層と、を含み、
前記絶縁層の前記一面に垂直な第１方向に沿った厚さにおいて、前記第１領域を覆う前記ソルダレジスト層の第１部分の厚さは前記第２領域を覆う前記ソルダレジスト層の第２部分の厚さよりも厚いことを特徴とする回路基板。
【請求項8】
前記電子素子は、ボディー、および前記ボディー上に配置されて前記接続パッドと電気的に連結される電極部を含み、
前記第１部分の少なくとも一部は前記第１方向に沿って前記接続パッドと重なるように位置することを特徴とする請求項７に記載の回路基板。
前記第１部分の少なくとも一部は前記第１方向に沿って前記接続パッドと重なるように位置することを特徴とする請求項７に記載の回路基板。
【請求項9】
前記ソルダレジスト層は、前記第１領域で前記絶縁層の一部を露出させるように開口された開口部を有し、
前記接続パッドは、前記開口部を間に置いて離隔して複数提供され、
前記第１部分は前記複数の接続パッドの間に位置することを特徴とする請求項７に記載の回路基板。
前記接続パッドは、前記開口部を間に置いて離隔して複数提供され、
前記第１部分は前記複数の接続パッドの間に位置することを特徴とする請求項７に記載の回路基板。
【請求項10】
前記第１部分は前記第１領域の１つの角部と前記第１方向に沿って重なるように配置されることを特徴とする請求項７に記載の回路基板。
【請求項11】
前記第１部分は前記第１領域で前記接続パッドから離隔して位置することを特徴とする請求項７に記載の回路基板。
【請求項12】
前記ソルダレジスト層は、
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することを特徴とする請求項７に記載の回路基板。
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することを特徴とする請求項７に記載の回路基板。
【請求項13】
前記第１開口部と前記第２開口部は一体に連結されていることを特徴とする請求項１２に記載の回路基板。
【請求項14】
前記第１開口部と前記第２開口部は前記第１部分により互いに分離されていることを特徴とする請求項１２に記載の回路基板。
【請求項15】
前記第２開口部は複数提供され、
前記第１部分は前記複数の第２開口部の間に位置することを特徴とする請求項１２に記載の回路基板。
前記第１部分は前記複数の第２開口部の間に位置することを特徴とする請求項１２に記載の回路基板。
【請求項16】
前記第１部分は前記第２開口部の一縁に沿って延びていることを特徴とする請求項１２に記載の回路基板。
【請求項17】
前記ソルダレジスト層は、
前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、
前記第１ソルダレジスト層から前記第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことを特徴とする請求項７に記載の回路基板。
前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、
前記第１ソルダレジスト層から前記第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことを特徴とする請求項７に記載の回路基板。
【請求項18】
前記絶縁層の前記一面と平行な平面における平面積において、前記第２ソルダレジスト層の平面積は前記第１ソルダレジスト層の平面積よりも小さいことを特徴とする請求項１７に記載の回路基板。
【請求項19】
一面で互いに区分される第１領域と第２領域を含む絶縁層と、
前記第１領域に実装された電子素子と、
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口され、前記電子素子を支持するように配置されたソルダレジスト層と、を含むことを特徴とする電子素子パッケージ。
前記第１領域に実装された電子素子と、
前記第１領域に配置された接続パッドと、
前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口され、前記電子素子を支持するように配置されたソルダレジスト層と、を含むことを特徴とする電子素子パッケージ。
【請求項20】
前記ソルダレジスト層は、前記絶縁層の前記一面に垂直な第１方向に前記電子素子と重なるように配置されて前記電子素子を支持する第１部分を含むことを特徴とする請求項１９に記載の電子素子パッケージ。
【請求項21】
前記第１方向に沿った前記絶縁層の前記一面からの高さにおいて、前記電子素子の下面の高さが前記第１部分の上面の高さと同一であるか、または前記第１部分の上面の高さよりも高いことを特徴とする請求項２０に記載の電子素子パッケージ。
【請求項22】
前記第１部分は、前記電子素子と直接接する部分を含むことを特徴とする請求項２０に記載の電子素子パッケージ。
【請求項23】
前記電子素子と前記接続パッドを互いに接続するように配置された連結部をさらに含み、
前記連結部の少なくとも一部は前記絶縁層の前記一面に垂直な第１方向に沿って前記電子素子と前記ソルダレジスト層との間に位置することを特徴とする請求項１９に記載の電子素子パッケージ。
前記連結部の少なくとも一部は前記絶縁層の前記一面に垂直な第１方向に沿って前記電子素子と前記ソルダレジスト層との間に位置することを特徴とする請求項１９に記載の電子素子パッケージ。
【請求項24】
前記接続パッドは前記絶縁層に埋め込まれて一面が前記絶縁層から露出されることを特徴とする請求項１９に記載の電子素子パッケージ。
【請求項25】
前記ソルダレジスト層は、
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することを特徴とする請求項１９に記載の電子素子パッケージ。
前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、
前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することを特徴とする請求項１９に記載の電子素子パッケージ。
【請求項26】
前記第１開口部と前記第２開口部は一体に連結されていることを特徴とする請求項２５に記載の電子素子パッケージ。
【請求項27】
前記第１開口部と前記第２開口部は前記第１部分により互いに分離されていることを特徴とする請求項２５に記載の電子素子パッケージ。
【請求項28】
前記第２開口部は複数提供され、
前記第１部分は前記複数の第２開口部の間に位置することを特徴とする請求項２５に記載の電子素子パッケージ。
前記第１部分は前記複数の第２開口部の間に位置することを特徴とする請求項２５に記載の電子素子パッケージ。
【請求項29】
前記電子素子は、ボディー、および前記ボディー上に配置されて前記接続パッドと電気的に連結される電極部を含み、
前記ソルダレジスト層は、
前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、
前記第１ソルダレジスト層から前記絶縁層の前記一面に垂直な第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことを特徴とする請求項１９に記載の電子素子パッケージ。
前記ソルダレジスト層は、
前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、
前記第１ソルダレジスト層から前記絶縁層の前記一面に垂直な第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことを特徴とする請求項１９に記載の電子素子パッケージ。
【請求項30】
前記第２ソルダレジスト層は前記電極部の対向する両端部に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
【請求項31】
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、
前記第２ソルダレジスト層は前記第２方向に沿った前記電極部の内側端部に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
前記第２ソルダレジスト層は前記第２方向に沿った前記電極部の内側端部に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
【請求項32】
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、
前記第２ソルダレジスト層は前記複数の電極部との間に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
前記第２ソルダレジスト層は前記複数の電極部との間に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
【請求項33】
前記第２ソルダレジスト層は前記第１方向に沿って前記電子素子の前記ボディーと前記第１ソルダレジスト層との間に位置することを特徴とする請求項２９に記載の電子素子パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路基板および電子素子パッケージに関する。
【背景技術】
【0002】
表面実装技術（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）は、パッケージ基板の表面上にキャパシタ、インダクタなどの電子素子を実装する技術であり、電子素子パッケージの電気的性能の改善と小型化に有利であるという長所がある。最近はパッケージング性能の向上のために既存の２端子から発展した３端子構造の受動素子などの表面実装の需要が増加している。
【0003】
表面実装された電子素子は、外部からの物理的、化学的衝撃に脆弱であるため、エポキシ樹脂などの充填材を利用して空いた空間を満たすモールディング工程（Ｍｏｌｄｉｎｇ ｐｒｏｃｅｓｓ）を通じて物理的、電気的信頼性を確保しなければならない。
【0004】
モールディング工程時に発生し得る主な不良であるモールドボイド（Ｖｏｉｄ）現象の場合、外観上不良の有無を判別することが困難であり、パッケージング信頼性に致命的に作用することがある。受動素子の構造変化などにより、表面実装素子の下部にモールドの充填性の問題が発生することがあり、これに対する改善が必要であるのが実情である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７－１１００８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、回路基板と回路基板表面の実装素子との間の十分な離隔距離を確保し、表面実装工程時に実装された電子素子下部の洗浄力を改善して、フラックス（Ｆｌｕｘ）残渣による不良の発生を防止することができる回路基板および電子素子パッケージを提供することにある。
【0007】
しかし、本発明が解決しようとする課題は、上述した課題に限定されず、本発明に含まれている技術的な思想の範囲で多様に拡張され得る。
【課題を解決するための手段】
【0008】
上記目的を達成するためになされた本発明の一態様による回路基板は、一面で電子素子が実装されるように設けられた第１領域および前記第１領域と隣接した第２領域を含む絶縁層と、前記第１領域に配置される接続パッドと、前記絶縁層の前記一面を覆い、前記接続パッドを露出するように開口されたソルダレジスト層と、を含み、前記ソルダレジスト層の少なくとも一部は前記第２領域から前記第１領域に延び、前記第１領域で前記絶縁層の一部が前記ソルダレジスト層から露出される。
【0009】
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分を含み、前記第１部分は前記接続パッドの一縁に隣接して位置することができる。
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分を含み、前記第１部分は前記絶縁層の前記一面に垂直な第１方向に沿って前記接続パッドと少なくとも一部重なるように配置され得る。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、前記第１開口部と前記第２開口部は一体に連結され得る。
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分と、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第１部分は前記第２開口部の一縁に沿って延びることができる。
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分を含み、前記第１部分は前記絶縁層の前記一面に垂直な第１方向に沿って前記接続パッドと少なくとも一部重なるように配置され得る。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、前記第１開口部と前記第２開口部は一体に連結され得る。
前記ソルダレジスト層は、前記第１領域に位置する第１部分および前記第２領域に位置する第２部分と、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有し、前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第１部分は前記第２開口部の一縁に沿って延びることができる。
【0010】
上記目的を達成するためになされた本発明の他の態様による回路基板は、一面で電子素子が実装されるように設けられた第１領域および前記第１領域と隣接した第２領域を含む絶縁層と、前記第１領域に配置された接続パッドと、前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口されたソルダレジスト層と、を含み、前記絶縁層の前記一面に垂直な第１方向に沿った厚さにおいて、前記第１領域を覆う前記ソルダレジスト層の第１部分の厚さは前記第２領域を覆う前記ソルダレジスト層の第２部分の厚さよりも厚い。
【0011】
前記電子素子は、ボディー、および前記ボディー上に配置されて前記接続パッドと電気的に連結される電極部を含み、前記第１部分の少なくとも一部は前記第１方向に沿って前記接続パッドと重なるように位置することができる
前記ソルダレジスト層は、前記第１領域で前記絶縁層の一部を露出させるように開口された開口部を有し、前記接続パッドは、前記開口部を間に置いて離隔して複数提供され、前記第１部分は前記複数の接続パッドの間に位置することができる。
前記第１部分は前記第１領域の１つの角部と前記第１方向に沿って重なるように配置され得る。
前記第１部分は前記第１領域で前記接続パッドから離隔して位置することができる。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部を有することができる。
前記第１開口部と前記第２開口部は一体に連結され得る。
前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第２開口部は複数提供され、前記第１部分は前記複数の第２開口部の間に位置することができる。
前記第１部分は前記第２開口部の一縁に沿って延びることができる。
前記ソルダレジスト層は、前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、前記第１ソルダレジスト層から前記第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことができる。
前記絶縁層の前記一面と平行な平面における平面積において、前記第２ソルダレジスト層の平面積は前記第１ソルダレジスト層の平面積よりも小さくてもよい。
前記ソルダレジスト層は、前記第１領域で前記絶縁層の一部を露出させるように開口された開口部を有し、前記接続パッドは、前記開口部を間に置いて離隔して複数提供され、前記第１部分は前記複数の接続パッドの間に位置することができる。
前記第１部分は前記第１領域の１つの角部と前記第１方向に沿って重なるように配置され得る。
前記第１部分は前記第１領域で前記接続パッドから離隔して位置することができる。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部を有することができる。
前記第１開口部と前記第２開口部は一体に連結され得る。
前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第２開口部は複数提供され、前記第１部分は前記複数の第２開口部の間に位置することができる。
前記第１部分は前記第２開口部の一縁に沿って延びることができる。
前記ソルダレジスト層は、前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、前記第１ソルダレジスト層から前記第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことができる。
前記絶縁層の前記一面と平行な平面における平面積において、前記第２ソルダレジスト層の平面積は前記第１ソルダレジスト層の平面積よりも小さくてもよい。
【0012】
上記目的を達成するためになされた本発明の一態様による電子素子パッケージは、一面で互いに区分される第１領域と第２領域を含む絶縁層と、前記第１領域に実装された電子素子と、前記第１領域に配置された接続パッドと、前記絶縁層の前記一面を覆い、前記接続パッドを露出させるように開口され、前記電子素子を支持するように配置されたソルダレジスト層と、を含む。
【0013】
前記ソルダレジスト層は、前記絶縁層の前記一面に垂直な第１方向に前記電子素子と重なるように配置されて前記電子素子を支持する第１部分を含むことができる。
前記第１方向に沿った前記絶縁層の前記一面からの高さにおいて、前記電子素子の下面の高さが前記第１部分の上面の高さと同一であるか、または前記第１部分の上面の高さよりも高くてもよい。
前記第１部分は、前記電子素子と直接接する部分を含むことができる。
前記電子素子と前記接続パッドを互いに接続するように配置された連結部をさらに含み、前記連結部の少なくとも一部は前記絶縁層の前記一面に垂直な第１方向に沿って前記電子素子と前記ソルダレジスト層との間に位置することができる。
前記接続パッドは前記絶縁層に埋め込まれて一面が前記絶縁層から露出され得る。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することができる。
前記第１開口部と前記第２開口部は一体に連結され得る。
前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第２開口部は複数提供され、前記第１部分は前記複数の第２開口部の間に位置することができる。
前記電子素子は、ボディー、および前記ボディー上に配置されて前記接続パッドと電気的に連結される電極部を含み、前記ソルダレジスト層は、前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、前記第１ソルダレジスト層から前記絶縁層の前記一面に垂直な第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことができる。
前記第２ソルダレジスト層は前記電極部の対向する両端部に位置することができる。
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、前記第２ソルダレジスト層は前記第２方向に沿った前記電極部の内側端部に位置することができる。
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、前記第２ソルダレジスト層は前記複数の電極部の間に位置することができる。
前記第２ソルダレジスト層は前記第１方向に沿って前記電子素子の前記ボディーと前記第１ソルダレジスト層との間に位置することができる。
前記第１方向に沿った前記絶縁層の前記一面からの高さにおいて、前記電子素子の下面の高さが前記第１部分の上面の高さと同一であるか、または前記第１部分の上面の高さよりも高くてもよい。
前記第１部分は、前記電子素子と直接接する部分を含むことができる。
前記電子素子と前記接続パッドを互いに接続するように配置された連結部をさらに含み、前記連結部の少なくとも一部は前記絶縁層の前記一面に垂直な第１方向に沿って前記電子素子と前記ソルダレジスト層との間に位置することができる。
前記接続パッドは前記絶縁層に埋め込まれて一面が前記絶縁層から露出され得る。
前記ソルダレジスト層は、前記接続パッドの少なくとも一部を露出させるように開口された第１開口部と、前記第１領域で前記絶縁層の一部を露出させるように開口された第２開口部と、を有することができる。
前記第１開口部と前記第２開口部は一体に連結され得る。
前記第１開口部と前記第２開口部は前記第１部分により互いに分離され得る。
前記第２開口部は複数提供され、前記第１部分は前記複数の第２開口部の間に位置することができる。
前記電子素子は、ボディー、および前記ボディー上に配置されて前記接続パッドと電気的に連結される電極部を含み、前記ソルダレジスト層は、前記絶縁層の前記一面上に位置する第１ソルダレジスト層と、前記第１ソルダレジスト層から前記絶縁層の前記一面に垂直な第１方向に突出するように前記第１ソルダレジスト層上に配置された第２ソルダレジスト層と、を含むことができる。
前記第２ソルダレジスト層は前記電極部の対向する両端部に位置することができる。
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、前記第２ソルダレジスト層は前記第２方向に沿った前記電極部の内側端部に位置することができる。
前記電極部は前記第１方向に垂直な第２方向に対向して配置されるように複数提供され、前記第２ソルダレジスト層は前記複数の電極部の間に位置することができる。
前記第２ソルダレジスト層は前記第１方向に沿って前記電子素子の前記ボディーと前記第１ソルダレジスト層との間に位置することができる。
【発明の効果】
【0014】
本発明による回路基板および電子素子パッケージによれば、回路基板と回路基板表面の実装素子との間の十分な離隔距離を確保することができ、表面実装工程時に実装された電子素子下部の洗浄力を改善することができ、フラックス（Ｆｌｕｘ）残渣による不良の発生を防止することができる。
【0015】
また、本発明による回路基板および電子素子パッケージによれば、モールディング工程時に表面実装素子の下部にモールドボイド（Ｖｏｉｄ）の不良が発生することを防止することができ、表面実装素子と回路基板との間の物理的、電気的干渉効果を抑制することができる。
【図面の簡単な説明】
【0016】
【図1】一実施形態による電子素子パッケージを概略的に示した断面図である。
【図2】一実施形態による回路基板を概略的に示した平面図である。
【図3】一実施形態による電子素子パッケージの一部を示した断面図である。
【図4】変形例による電子素子パッケージの一部を示した断面図である。
【図5】他の実施形態による回路基板を概略的に示した平面図である。
【図6】他の実施形態による電子素子パッケージの一部を示した断面図である。
【図7】また他の実施形態による電子素子パッケージを概略的に示した断面図である。
【図8】また他の実施形態による回路基板を概略的に示した平面図である。
【図9】また他の実施形態による電子素子パッケージの一部を示した断面図である。
【図10】さらに他の実施形態による電子素子パッケージを概略的に示した断面図である。
【図11】さらに他の実施形態による回路基板を概略的に示した平面図である。
【図12】さらに他の実施形態による電子素子パッケージの一部を示した断面図である。
【図13】その他の実施形態による電子素子パッケージを概略的に示した断面図である。
【図14】その他の実施形態による回路基板を概略的に示した平面図である。
【図15】その他の実施形態による電子素子パッケージの一部を示した断面図である。
【発明を実施するための形態】
【0017】
以下、図面を参照して本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように本発明の実施形態を詳細に説明する。図面において、本発明を明確に説明するために、説明上不要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一の参照符号を付した。また、図面において、一部の構成要素は誇張されたり省略されたりまたは概略的に示されており、各構成要素の大きさは実際の大きさを全面的に反映するのではない。
【0018】
図面は、本明細書に開示された実施形態を容易に理解できるようにするためのものに過ぎず、図面により本明細書に開示された技術的な思想は限定されず、本発明の思想および技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されなければならない。
【0019】
第１、第２などのように序数を含む用語は、多様な構成要素を説明することに使用されるが、構成要素は上記用語により限定されない。上記用語は１つの構成要素を他の構成要素から区別する目的のみで使用される。
【0020】
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の「直上」にあるという時には、中間に他の部分がないことを意味する。また、基準となる部分の「上」にあるということは、基準となる部分の上または下に位置することであり、必ずしも重力反対方向に向かって「上」に位置することを意味するのではない。
【0021】
明細書全体において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定しようとするものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しない。したがって、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除外せず、他の構成要素をさらに含むことができることを意味する。
【0022】
また、明細書全体において、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
【0023】
明細書全体において、ある部分が他の部分と「カップリング（ｃｏｕｐｌｉｎｇ）」されているという時、これは「直接的にまたは物理的にカップリング」されている場合だけでなく、その中間に他の素子を間に置いて「間接的にまたは非接触カップリング」されている場合を含む。
【0024】
また、明細書全体において、「連結される」という時、これは２つ以上の構成要素が直接的に連結されることだけを意味するのではなく、２つ以上の構成要素が他の構成要素を介して間接的に連結されること、物理的に連結されることだけでなく電気的に連結されること、または位置や機能により異なる名称で称されるが一体であることを意味する。
【0025】
図１は、一実施形態による電子素子パッケージを概略的に示した断面図であり、図２は、一実施形態による回路基板を概略的に示した平面図であり、図３は、一実施形態による電子素子パッケージの一部を示した断面図であり、図４は、変形例による電子素子パッケージの一部を示した断面図である。
【0026】
図２は、図１のＡ部分を、電子素子を除いて上方から見た平面図である。図３は、図２のＩＩＩ－ＩＩＩ’線に沿って得た一実施形態による回路基板に電子素子が配置された様子を示した断面図である。図４は、図２のＩＩＩ－ＩＩＩ’線に沿って得た変形例による回路基板に電子素子が配置された様子を示した断面図である。
【0027】
図１を参照すれば、一実施形態による電子素子パッケージ１０Ａは、回路基板１００Ａ、回路基板１００Ａの一面に実装された第１電子素子２０および第２電子素子１１を含む。一実施形態による電子素子パッケージ１０Ａは、第１電子素子２０と回路基板１００Ａを連結する第１連結部１２、第２電子素子１１と回路基板１００Ａを連結する第２連結部１３、および回路基板１００Ａを外部と連結する第３連結部１４を含む。また、一実施形態による電子素子パッケージ１０Ａは、回路基板１００Ａの他面に実装された第３電子素子１５を含む。
【0028】
第１電子素子２０は、回路基板１００Ａの絶縁層１１０の一面上に実装される。第１電子素子２０はチップ形態の受動素子、例えば、チップ形態のインダクタやチップ形態のキャパシタなどを含むが、これに限定されない。
【0029】
第１電子素子２０は、ボディー２２、およびボディー２２上に配置され、回路基板１００Ａと電気的に連結される電極部２１を含む。図１では電極部２１がボディー２２の両側に位置するように示されているが、これに限定されず、電極部２１はボディー２２上に単数配置されてもよく、または３個以上の複数の電極部２１が配置されてもよい。ボディー２２は、誘電体を含む。ボディー２２は、複数の互いに対向する面を含む。第１電子素子２０の電極部２１は、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属物質を含む。電極部２１は、第１連結部１２を通じて回路基板１００Ａと電気的に連結される。
【0030】
第２電子素子１１は、数百～数百万個以上の素子が１つのチップ内に集積化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ダイ（Ｄｉｅ）である。例えば、第２電子素子１１は、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサ、マイクロコントローラーなどのプロセッサーチップ、具体的にはアプリケーションプロセッサー（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であるが、これに限定されず、それ以外にもその他の揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリや、アナログ－デジタルコンバータ、またはＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックなどであってもよい。必要に応じて、第２電子素子１１は、チップ形態の受動部品、例えば、チップ形態のインダクタやチップ形態のキャパシタなどであってもよい。第２電子素子１１は、第２連結部１３を通じて回路基板１００Ａと電気的に連結される。第２電子素子１１は、必要に応じて接着フィルムなどにより回路基板１００Ａの一面上に付着される。
【0031】
第３電子素子１５は、チップ形態の受動素子、例えば、チップ形態のインダクタやチップ形態のキャパシタなどを含むが、これに限定されず、数百～数百万個以上の素子が１つのチップ内に集積化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ダイ（Ｄｉｅ）であり得る。第３電子素子１５は、回路基板１００Ａと電気的に連結される。
【0032】
第１連結部１２は、回路基板１００Ａのソルダレジスト層２００の第１開口部２１１の内側に配置される。第１連結部１２は、露出された第１配線層１２１と第１電子素子２０を電気的に連結する。第１連結部１２は、露出された第１配線層１２１と第１電子素子２０の電極部２１を電気的に連結する。第１連結部１２は、回路基板１００Ａ上に表面実装配置される第１電子素子２０を回路基板１００Ａに物理的および／または電気的に連結する。第１連結部１２は、スズ（Ｓｎ）またはスズ（Ｓｎ）を含む合金、例えば、ソルダなどで形成されるが、これに限定されない。第１連結部１２は、第１電子素子２０の電極部２１と第１配線層１２１との間に位置する。第１連結部１２は、第１電子素子２０の電極部２１と接続パッド１２１１との間に位置する。電極部２１は接続パッド１２１１と電気的に連結される。第１連結部１２の少なくとも一部は、絶縁層１１０の一面に垂直な第１方向に沿って第１電子素子２０とソルダレジスト層２００との間に位置する。
【0033】
第２連結部１３は、回路基板１００Ａのソルダレジスト層２００の他の開口部の内側に配置される。第２連結部１３は、露出された第１配線層１２１と第２電子素子１１を電気的に連結する。第２連結部１３は、回路基板１００Ａ上に表面実装配置される第２電子素子１１と回路基板１００Ａを物理的および／または電気的に連結する。第２連結部１３は、スズ（Ｓｎ）またはスズ（Ｓｎ）を含む合金、例えば、ソルダなどで形成されるが、これに限定されない。例えば、第２連結部１３はボール形状であるが、これに限定されず、ランド（ｌａｎｄ）、ピン（ｐｉｎ）、または柱形状の金属ポスト（Ｍｅｔａｌ Ｐｏｓｔ）などの形状であってもよい。
【0034】
複数の第３連結部１４は、それぞれ露出された第２配線層１２２と電気的に連結される。第３連結部１４は、回路基板１００Ａを外部と物理的および／または電気的に連結させる。例えば、回路基板１００Ａはこれにより電子機器のメインボードや他のＢＧＡ基板などに実装される。複数の第３連結部１４は、それぞれスズ（Ｓｎ）またはスズ（Ｓｎ）を含む合金、例えば、ソルダなどで形成されるが、これに限定されない。例えば、第３連結部１４はボール形状であるが、これに限定されず、ランド、ピン、または柱形状の金属ポスト（Ｍｅｔａｌ Ｐｏｓｔ）などの形状であってもよい。
【0035】
以下、一実施形態による回路基板１００Ａについてより詳しく説明する。
【0036】
図１を参照すれば、一実施形態による回路基板１００Ａは、絶縁層１１０、絶縁層１１０の一面および他面に位置する第１および第２配線層１２１、１２２、ならびに第１配線層１２１と第２配線層１２２との間に位置し、絶縁層１１０に埋め込まれた第３配線層１２３を含む。また、一実施形態による回路基板１００Ａは、絶縁層１１０の少なくとも一部を貫通して第１配線層１２１と連結される第１ビア層１３１、および絶縁層１１０の少なくとも一部を貫通して第２配線層１２２と連結される第２ビア層１３２を含む。
【0037】
絶縁層１１０は、複数の絶縁層１１１、１１２を含む。一例として、絶縁層１１０は、第１および第２絶縁層１１１、１１２を含む。
【0038】
複数の絶縁層１１１、１１２の材料としては、絶縁物質を使用することができ、絶縁物質としてはエポキシ樹脂のような熱硬化性樹脂やポリイミドのような熱可塑性樹脂を利用することができる。また、これらの樹脂にシリカなどの無機フィラーとガラス繊維などの補強材が含まれたものを利用することもできる。例えば、プリプレグ（ｐｒｅｐｒｅｇ）およびＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）が利用され得るが、これに限定されない。一方、ＡＢＦは、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）形態で提供され得るが、これに限定されない。必要に応じて、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅ－ａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）などの感光性材料が利用される。
【0039】
図１を参照すれば、絶縁層１１０は、第１および第２絶縁層１１１、１１２を含む２つの層で構成されるように示されているが、絶縁層１１０は単一層で構成されることもでき、より多数の層を含むこともできる。
【0040】
本実施形態による回路基板１００Ａは、複数の配線層１２１、１２２、１２３を含む。複数の配線層１２１、１２２、１２３は、第１～第３配線層１２１、１２２、１２３を含む。第１～第３配線層１２１、１２２、１２３のそれぞれは、絶縁層１１０の内部および外部のうちの少なくとも１つに配置される。
【0041】
配線層１２１、１２２、１２３は、回路基板１００Ａ内部の信号を伝達する。配線層１２１、１２２、１２３の材料としては、金属物質を使用することができる。金属物質には銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などが含まれる。配線層１２１、１２２、１２３は、グラウンドパターン、パワーパターン、信号パターンなどのような設計（ｄｅｓｉｇｎ）により多様な機能を果たす。これらのパターンは、それぞれライン（ｌｉｎｅ）、プレーン（ｐｌａｎｅ）、またはパッド（ｐａｄ）形態を有する。複数の配線層１２１、１２２、１２３のうち、最外層に位置する配線層の場合、他の基板または部品との連結のためのパッドとして機能する。
【0042】
複数の配線層１２１、１２２、１２３は、それぞれＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などのメッキ工程で形成される。
【0043】
第１配線層１２１は第１絶縁層１１１に配置される。例えば、一実施形態による回路基板１００ＡはＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）工法により製造される。絶縁層１１０は互いに向き合う一面および他面を有し、この場合、第１配線層１２１は絶縁層１１０の一面側に埋め込まれて配置される。つまり、第１配線層１２１は絶縁層１１０の一面から埋め込まれる。
【0044】
第１配線層１２１は、上面が露出されるように絶縁層１１０の一面に埋め込まれる部分を含む。第１配線層１２１は、上面が露出されるように絶縁層１１０の一面に埋め込まれる接続パッド１２１１を含む。接続パッド１２１１は、絶縁層１１０に埋め込まれて一面が絶縁層１１０から露出される。第１配線層１２１は複数の接続パッド１２１１を含む。
【0045】
第２配線層１２２は、絶縁層１１０の他面上に位置する。第２配線層１２２は絶縁層１１０の他面から突出して配置される。第２配線層１２２は第２絶縁層１１２上に位置する。第２配線層１２２は他の基板または部品との連結のためのパッドとして機能する。
【0046】
第３配線層１２３は、第１絶縁層１１１の一面に位置する。第３配線層１２３は第２絶縁層１１２に埋め込まれる。図１を参照すれば、第１配線層１２１と第２配線層１２２との間に第３配線層１２３が位置するように示されたが、これは例示的なものであり、第３配線層１２３が配置されなくてもよく、複数の配線層が存在してもよい。
【0047】
図１を参照すれば、第１～第３配線層１２１、１２２、１２３が示されているが、これに限定されず、図示されたものよりも多数の配線層が配置されてもよく、より少数の配線層が配置されてもよい。
【0048】
一実施形態による回路基板１００Ａは、第１絶縁層１１１を貫通して、第１および第３配線層１２１、１２３を電気的に連結する第１ビア層１３１、ならびに第２絶縁層１１２を貫通して、第２および第３配線層１２２、１２３を電気的に連結する第２ビア層１３２を含む。それぞれのビア層は複数のビアホール内に導体が充填された複数のビアを含む。
【0049】
複数のビア層１３１、１３２の材料としては、金属物質を使用することができ、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などを利用することができる。複数のビア層１３１、１３２は、設計により信号用ビア、グラウンド用ビア、パワー用ビアなどを含むことができる。複数のビア層１３１、１３２のビアは、それぞれビアホールが金属物質で完全に充填されたものであるか、または金属物質がビアホールの壁面に沿って形成されたものであってもよい。複数のビア層１３１、１３２もメッキ工程、例えば、ＡＰ、ＳＡＰ、ＭＳＡＰ、ＴＴなどの工程で形成され、無電解メッキ層であるシード層と、このようなシード層に基づいて形成される電解メッキ層を含む。第１および第２ビア層１３１、１３２のそれぞれのビアは、一面の幅が他面の幅よりも小さいテーパ形状を有する。
【0050】
一方、図１には複数のビア層が第１および第２ビア層１３１、１３２の２層を有するように示されているが、絶縁層１１０の構成および配線層の設計により、ビア層は単一層で構成されることもでき、より多数の層を有することもできる。
【0051】
一実施形態による回路基板１００Ａは、ソルダレジスト層２００を含む。ソルダレジスト層２００は内部構成要素を外部の物理的化学的損傷などから保護する。
【0052】
ソルダレジスト層２００は、少なくとも１つの第１開口部２１１を有する。ソルダレジスト層２００は絶縁層１１０の一面を覆い、接続パッド１２１１の少なくとも一部を露出させるように開口される。ソルダレジスト層２００の少なくとも１つの第１開口部２１１は、それぞれ第１配線層１２１の少なくとも一部を露出させる。ソルダレジスト層２００の第１開口部２１１を通じて接続パッド１２１１の少なくとも一部がソルダレジスト層２００から露出される。ソルダレジスト層２００は感光性樹脂材を含む。
【0053】
一実施形態による回路基板１００Ａは、保護層１４０を含む。保護層１４０は内部構成要素を外部の物理的化学的損傷などから保護する。保護層１４０はソルダレジスト層であり得る。保護層１４０は少なくとも１つの開口を有する。保護層１４０は絶縁層１１０の他面を覆い、第２配線層１２２を露出させるように開口される。保護層１４０の少なくとも１つの開口は、それぞれ第２配線層１２２の少なくとも一部を露出させる。保護層１４０は感光性樹脂材を含み得る。
【0054】
【0055】
図２および図３を参照すれば、絶縁層１１０は一面で互いに区分される第１領域１１０１と第２領域１１０２を含む。第１領域１１０１は第１電子素子２０が実装されるように設けられる。第２領域１１０２は第１領域１１０１と隣接した領域である。
【0056】
例えば、第１領域１１０１は、絶縁層１１０の一面と垂直な第１方向に、絶縁層１１０と第１電子素子２０が重なる絶縁層１１０の一面上の領域を意味する。第１領域１１０１に第１電子素子２０が実装される。第２領域１１０２は第１電子素子２０が実装されない領域を意味する。第２領域１１０２は第１領域１１０１と連結される。第２領域１１０２は第１領域１１０１を囲む部分を含む。
【0057】
第１領域１１０１に接続パッド１２１１が配置される。接続パッド１２１１は少なくとも一部が第１領域１１０１で絶縁層１１０から露出される。
【0058】
絶縁層１１０の第１領域１１０１上には少なくとも１つの接続パッド１２１１が位置する。接続パッド１２１１は、第１電子素子２０の電極部２１が第１領域１１０１と重なる部分と対応する位置に配置される。一例として、第１領域１１０１の両側に電極部２１が位置する場合、接続パッド１２１１は第１領域１１０１の両側に位置する。
【0059】
第１領域１１０１のうち、絶縁層１１０上に接続パッド１２１１およびソルダレジスト層２００のいずれもが配置されない部分がある。したがって、第１領域１１０１で絶縁層１１０の一面の一部がソルダレジスト層２００から露出される。
【0060】
ソルダレジスト層２００の一部は第２領域１１０２上に位置する。ソルダレジスト層２００の少なくとも一部は第２領域１１０２から第１領域１１０１に延びる。言い換えると、ソルダレジスト層２００は第１領域１１０１に位置する第１部分２００ａ、および第２領域１１０２に位置する第２部分２００ｂを含む。第１部分２００ａは第１領域１１０１の一部を覆う。第２部分２００ｂは第２領域１１０２の少なくとも一部を覆う。
【0061】
第１領域１１０１上にはソルダレジスト層２００の第１部分２００ａが位置する。第１部分２００ａは第１方向に沿って第１電子素子２０と重なる。第１部分２００ａは第１電子素子２０の角部（ｃｏｒｎｅｒ ｐｏｒｔｉｏｎ）と重なるように位置する。第１部分２００ａは第１方向に沿って接続パッド１２１１と少なくとも一部重なるように配置される。第１部分２００ａは接続パッド１２１１上に位置する。
【0062】
ソルダレジスト層２００は第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０を支持するように配置される。第１方向に沿って、第１部分２００ａと第１電子素子２０との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第１部分２００ａが順次に位置する部分がある。図３を参照すれば、第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さよりも高い。第１部分２００ａは第１連結部１２と接する。
【0063】
図４を参照すれば、変形例による回路基板１００Ａの第１部分２００ａは、第１電子素子２０と直接接する部分を含む。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さと同一である。第１部分２００ａは第１連結部１２と接する。
【0064】
第１部分２００ａは、接続パッド１２１１の一縁に隣接して位置する。第１部分２００ａは接続パッド１２１１の一縁に沿って位置する。第１部分２００ａは第１領域１１０１に位置する接続パッド１２１１の一縁に沿って延びる。第１部分２００ａは第１方向に沿って第１電子素子２０と接続パッド１２１１との間に位置する。第１部分２００ａは第１方向に沿って第１電子素子２０の電極部２１と接続パッド１２１１との間に位置する。
【0065】
第２方向は第１方向と垂直であり、第１電子素子２０の複数の電極部２１が対向する方向に対して平行な方向である。第３方向は第１方向および第２方向と垂直な方向である。第１部分２００ａは第２部分２００ｂの一部が第３方向に延びた形状である。第１部分２００ａは接続パッド１２１１の第３方向に沿った縁領域に位置する第２部分２００ｂの一部が第３方向に延びた形状である。第１部分２００ａは第２部分２００ｂから第１電子素子２０の電極部２１内側に延びる。第１部分２００ａは第２方向に沿った電極部２１の外側端部に隣接して位置する。
【0066】
ソルダレジスト層２００は、ソルダレジスト層２００から絶縁層１１０を露出させる第２開口部２１２を有する。第２開口部２１２は第１領域１１０１で絶縁層１１０の一面の一部を露出させるように開口される。第２開口部２１２はソルダレジスト層２００および接続パッド１２１１の一面により囲まれる。第２開口部２１２は第１開口部２１１と一体に連結される。
【0067】
第１領域１１０１内で第１部分２００ａは複数提供される。複数の第１部分２００ａは第３方向に対向するように配置される。複数の第１部分２００ａは、それぞれ第３方向に沿った電極部２１の両端部に隣接して位置する。
【0068】
【0069】
【0070】
【0071】
図５および図６を参照すれば、他の実施形態による回路基板１００Ｂは、本発明の一実施形態による回路基板１００Ａと比較して、ソルダレジスト層２００が第１および第２ソルダレジスト層２０１、２０２を含む。したがって、他の実施形態による回路基板１００Ｂの構造を説明するに当たり、一実施形態による回路基板１００Ａの構成と比べて変更された構成のみについて説明する。電子素子パッケージ１０Ａの残りの構成には、上述した一実施形態による電子素子パッケージ１０Ａでの説明がそのまま適用される。
【0072】
ソルダレジスト層２００の一部は第２領域１１０２上に位置する。ソルダレジスト層２００の少なくとも一部は第２領域１１０２から第１領域１１０１に延びる。言い換えると、ソルダレジスト層２００は第１領域１１０１に位置する第１部分２００ａ、および第２領域１１０２に位置する第２部分２００ｂを含む。
【0073】
第１領域１１０１上にはソルダレジスト層２００の第１部分２００ａが位置する。第１部分２００ａは第１方向に沿って第１電子素子２０と重なる。第１部分２００ａは第１電子素子２０の角部と重なるように位置する。第１部分２００ａは第１方向に沿って接続パッド１２１１と少なくとも一部重なるように配置される。第１部分２００ａは接続パッド１２１１上に位置する。
【0074】
ソルダレジスト層２００は第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０を支持するように配置される。第１方向に沿って、第１部分２００ａと第１電子素子２０との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第１部分２００ａが順次に位置する部分がある。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さよりも高い。第１部分２００ａは第１連結部１２と接する。
【0075】
第１部分２００ａは、第１電子素子２０と直接接する部分を含むことができる。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さと同一である。第１部分２００ａは第１連結部１２と接する。
【0076】
第１部分２００ａは接続パッド１２１１の一縁に隣接して位置する。第１部分２００ａは接続パッド１２１１の一縁に沿って位置する。第１部分２００ａは第１領域１１０１に位置する接続パッド１２１１の一縁に沿って延びる。第１部分２００ａは第１方向に沿って第１電子素子２０と接続パッド１２１１との間に位置する。第１部分２００ａは第１方向に沿って第１電子素子２０の電極部２１と接続パッド１２１１との間に位置する。
【0077】
第２方向は第１方向と垂直であり、第１電子素子２０の電極部２１が対向する（面する）方向に対して平行な方向である。第３方向は第１方向および第２方向と垂直な方向である。第１部分２００ａは第２部分２００ｂの一部が第３方向に延びた形状である。第１部分２００ａは接続パッド１２１１の第３方向に沿った縁領域に位置する第２部分２００ｂの一部が第３方向に延びた形状である。第１部分２００ａは第２部分２００ｂから第１電子素子２０の電極部２１内側に延びる。第１部分２００ａは第２方向に沿った電極部２１の外側端部に隣接して位置する。
【0078】
ソルダレジスト層２００はソルダレジスト層２００から絶縁層１１０を露出させる第２開口部２１２を有する。第２開口部２１２は第１領域１１０１で絶縁層１１０の一面の一部を露出させるように開口される。第２開口部２１２は第１開口部２１１と一体に連結される。言い換えると、第１開口部２１１と第２開口部２１２を含む１つの開口部により接続パッド１２１１と絶縁層１１０が共に露出される。
【0079】
第１領域１１０１内で第１部分２００ａは複数提供される。複数の第１部分２００ａは第３方向に対向するように配置される。複数の第１部分２００ａは、それぞれ第３方向に沿った電極部２１の両端部に隣接して位置する。
【0080】
図５および図６を参照すれば、第１方向に沿った厚さにおいて、ソルダレジスト層２００の第１部分２００ａの厚さが第２部分２００ｂの厚さよりも厚くてもよい。具体的に、ソルダレジスト層２００は第１電子素子２０と隣接した領域で残りの部分よりも第１方向に沿った厚さが厚い突出部を含むことができる。言い換えると、ソルダレジスト層２００は絶縁層１１０上に位置する第１ソルダレジスト層２０１、および第１ソルダレジスト層２０１上に位置する第２ソルダレジスト層２０２を含むことができる。第２ソルダレジスト層２０２は少なくとも１つのソルダレジストパッチ（Ｐａｔｃｈ）を含む。第１ソルダレジスト層２０１は絶縁層１１０の一面を覆うように拡張された形状である。第１ソルダレジスト層２０１は接続パッド１２１１の少なくとも一部を露出させる第１開口部２１１を有する。
【0081】
第２ソルダレジスト層２０２は第１ソルダレジスト層２０１から第１方向に突出するように配置される。第２ソルダレジスト層は第１方向に沿って第１電子素子２０と第１ソルダレジスト層２０１との間に位置する。第２ソルダレジスト層２０２は第３方向に対向するように配置される。第２ソルダレジスト層２０２は、それぞれ第３方向に沿った電極部２１の対向する両端部に位置する。第１方向に沿って、第１電子素子２０と第２ソルダレジスト層２０２との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第２ソルダレジスト層２０２、および第１ソルダレジスト層２０１が順次に位置する部分がある。
【0082】
絶縁層１１０の一面と平行な平面における平面積（ｐｌａｎａｒ ａｒｅａ）において、第２ソルダレジスト層２０２の平面積は第１ソルダレジスト層２０１の平面積よりも小さい。第２ソルダレジスト層２０２は第１ソルダレジスト層２０１と同一の物質で構成されるが、これに限定されず、異なる物質で構成されてもよい。
【0083】
第１部分２００ａは、第１および第２ソルダレジスト層２０１、２０２の一部を含む。第２部分２００ｂは、第１および第２ソルダレジスト層２０１、２０２の他の一部を含む。
【0084】
第１部分２００ａの少なくとも一部は第１電子素子２０を支持するように配置される。第１部分２００ａの少なくとも一部は第１方向に沿って第１電子素子２０と重なるように配置される。第１部分２００ａの少なくとも一部は第１方向に沿って電極部２１と重なるように位置する。第１部分２００ａの少なくとも一部は第１方向に沿って接続パッド１２１１と少なくとも一部重なるように配置される。
【0085】
第１部分２００ａは、第１電子素子２０の１つの角部と第１方向に沿って重なるように配置される。言い換えると、第１部分２００ａは第１領域１１０１の１つの角部と第１方向に沿って重なるように配置される。
【0086】
第３方向に沿った第１部分２００ａの一縁に第１方向に沿った段差部が位置する。ただし、これに限定されず、第１部分２００ａを構成する第１ソルダレジスト層２０１と第２ソルダレジスト層２０２は第３方向に沿った幅が互いに同一であるように配置され得る。
【0087】
【0088】
図７は、また他の実施形態による電子素子パッケージを概略的に示した断面図であり、図８は、また他の実施形態による回路基板を概略的に示した平面図であり、図９は、また他の実施形態による電子素子パッケージの一部を示した断面図である。
【0089】
【0090】
図７～図９を参照すれば、また他の実施形態による回路基板１００Ｃは、図１～図３を参照して説明した一実施形態による回路基板１００Ａと比較して、ソルダレジスト層２００の配置または形態が異なっている。したがって、また他の実施形態による回路基板１００Ｃの構造を説明するに当たり、一実施形態による回路基板１００Ａの構成と比べて変更された構成のみについて説明する。電子素子パッケージ１０Ｂの残りの構成には、上述した一実施形態による電子素子パッケージ１０Ａでの説明がそのまま適用される。
【0091】
図７～図９を参照すれば、絶縁層１１０は一面で互いに区分される第１領域１１０１と第２領域１１０２を含む。絶縁層１１０は第１電子素子２０が実装されるように設けられた第１領域１１０１、および第１領域１１０１と隣接した第２領域１１０２を含む。
【0092】
例えば、第１領域１１０１は、絶縁層１１０の一面と垂直な第１方向に絶縁層１１０と第１電子素子２０が重なる絶縁層１１０の一面上の領域を意味する。第１領域１１０１に第１電子素子２０が実装される。第２領域１１０２は、第１電子素子２０が実装されない領域を意味する。第２領域１１０２は第１領域１１０１と連結される。第２領域１１０２は第１領域１１０１を囲む部分を含む。
【0093】
第１領域１１０１に接続パッド１２１１が配置される。接続パッド１２１１は少なくとも一部が第１領域１１０１で絶縁層１１０から露出される。
【0094】
絶縁層１１０の第１領域１１０１上には少なくとも１つの接続パッド１２１１が位置する。接続パッド１２１１は第１電子素子２０の電極部２１が第１領域１１０１と重なる部分と対応する位置に配置される。一例として、第１領域１１０１の両側に電極部２１が位置する場合、接続パッド１２１１は第１領域１１０１の両側に位置する。
【0095】
第１領域１１０１のうち、絶縁層１１０上に接続パッド１２１１およびソルダレジスト層２００のいずれもが配置されない部分がある。したがって、第１領域１１０１で絶縁層１１０の一面の一部がソルダレジスト層２００から露出される。
【0096】
ソルダレジスト層２００の一部は第２領域１１０２上に位置する。ソルダレジスト層２００の少なくとも一部は第２領域１１０２から第１領域１１０１に延びる。言い換えると、ソルダレジスト層２００は第１領域１１０１に位置する第１部分２００ａ、および第２領域１１０２に位置する第２部分２００ｂを含む。
【0097】
第１領域１１０１上にはソルダレジスト層２００の第１部分２００ａが位置する。第１部分２００ａは第１方向に沿って第１電子素子２０と重なる。第１部分２００ａは第１電子素子２０の角部と重なるように位置する。第１部分２００ａは第１方向に沿って接続パッド１２１１と少なくとも一部重なるように配置される。第１部分２００ａは接続パッド１２１１上に位置する。
【0098】
ソルダレジスト層２００は第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０を支持するように配置される。第１方向に沿って、第１部分２００ａと第１電子素子２０との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第１部分２００ａが順次に位置する部分がある。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さよりも高い。第１部分２００ａは第１連結部１２と接する。
【0099】
第１部分２００ａは第１電子素子２０と直接接する部分を含むことができる。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さと同一である。第１部分２００ａは第１連結部１２と接する。
【0100】
第１部分２００ａは接続パッド１２１１の一縁に隣接して位置する。第１部分２００ａは接続パッド１２１１の一縁に沿って位置する。第１部分２００ａは第１領域１１０１に位置する接続パッド１２１１の一縁に沿って延びる。第１部分２００ａは第１方向に沿って第１電子素子２０と接続パッド１２１１との間に位置する。第１部分２００ａは第１方向に沿って第１電子素子２０の電極部２１と接続パッド１２１１との間に位置する。
【0101】
絶縁層１１０の一面と平行な平面上で、第１部分２００ａは第２方向に沿って接続パッド１２１１と絶縁層１１０との間に位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａを基準として第２方向に沿って接続パッド１２１１と絶縁層１１０が位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａは第１領域１１０１でソルダレジスト層２００から露出される絶縁層１１０の一面の一部の一縁に沿って延びる。第１部分２００ａは第３方向に延びる。
【0102】
ソルダレジスト層２００は、ソルダレジスト層２００から絶縁層１１０を露出させる第２開口部２１２を有する。第２開口部２１２は、第１領域１１０１で絶縁層１１０の一面の一部を露出させるように開口される。第１部分２００ａは第２開口部２１２の一縁に沿って延びる。第２開口部２１２は第１開口部２１１と第１部分２００ａにより互いに分離される。第２開口部２１２は第１開口部２１１と離隔して位置する。
【0103】
第１部分２００ａは、接続パッド１２１１の第３方向と平行な縁に沿って延びる。第１部分２００ａは、接続パッド１２１１の第３方向に沿った一端に隣接した第２部分２００ｂから、接続パッド１２１１の第３方向に沿った他端に隣接した第２部分２００ｂまで、第３方向に延びる。第１部分２００ａは絶縁層１１０を露出させるソルダレジスト層２００の第２開口部２１２と隣接して位置する。第１部分２００ａは第２方向に沿った電極部２１の内側端部に隣接して位置する。第１部分２００ａは第１連結部１２の第１電子素子２０の内側方向の一面に位置する。
【0104】
第１領域１１０１内で第１部分２００ａは複数提供される。複数の第１部分２００ａは第２方向に対向するように配置される。複数の第１部分２００ａは第１電子素子２０の内側に位置する。
【0105】
【0106】
図１０は、さらに他の実施形態による電子素子パッケージを概略的に示した断面図であり、図１１は、さらに他の実施形態による回路基板を概略的に示した平面図であり、図１２は、さらに他の実施形態による電子素子パッケージの一部を示した断面図である。
【0107】
【0108】
図１０～図１２を参照すれば、さらに他の実施形態による回路基板１００Ｄは、図７～図９を参照して説明したまた他の実施形態による回路基板１００Ｃと比較して、ソルダレジスト層２００が第１および第２ソルダレジスト層２０１、２０２を含む。したがって、本実施形態による回路基板１００Ｄの構造を説明するに当たり、上述したまた他の実施形態による回路基板１００Ｃの構成と比べて変更された構成のみについて説明する。電子素子パッケージ１０Ｃの残りの構成には、上述した他の実施形態による電子素子パッケージ１０Ｂでの説明がそのまま適用される。
【0109】
ソルダレジスト層２００の一部は第２領域１１０２上に位置する。第２領域１１０２に位置するソルダレジスト層２００の少なくとも一部は第２領域１１０２から第１領域１１０１に延びる。言い換えると、ソルダレジスト層２００は第１領域１１０１に位置する第１部分２００ａ、および第２領域１１０２に位置する第２部分２００ｂを含む。
【0110】
第１領域１１０１上にはソルダレジスト層２００の第１部分２００ａが位置する。第１部分２００ａは第１方向に沿って第１電子素子２０と重なる。第１部分２００ａは第１電子素子２０の角部と重なるように位置する。第１部分２００ａは第１方向に沿って接続パッド１２１１と少なくとも一部重なるように配置される。第１部分２００ａは接続パッド１２１１上に位置する。
【0111】
ソルダレジスト層２００は第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０を支持するように配置される。第１方向に沿って、第１部分２００ａと第１電子素子２０との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第１部分２００ａが順次に位置する部分がある。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さよりも高い。第１部分２００ａは第１連結部１２と接する。
【0112】
第１部分２００ａは第１電子素子２０と直接接する部分を含むことができる。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０の下面の高さが第１部分２００ａの上面の高さと同一である。第１部分２００ａは第１連結部１２と接する。
【0113】
第１部分２００ａは接続パッド１２１１の一縁に隣接して位置する。第１部分２００ａは接続パッド１２１１の一縁に沿って位置する。第１部分２００ａは第１領域１１０１に位置する接続パッド１２１１の一縁に沿って延びる。第１部分２００ａは第１方向に沿って第１電子素子２０と接続パッド１２１１との間に位置する。第１部分２００ａは第１方向に沿って第１電子素子２０の電極部２１と接続パッド１２１１との間に位置する。
【0114】
絶縁層１１０の一面と平行な平面上で、第１部分２００ａは第２方向に沿って接続パッド１２１１と絶縁層１１０との間に位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａを基準として第２方向に沿って接続パッド１２１１と絶縁層１１０が位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａは第１領域１１０１でソルダレジスト層２００から露出される絶縁層１１０の一面の一部の一縁に沿って延びる。第１部分２００ａは第３方向に延びる。
【0115】
ソルダレジスト層２００はソルダレジスト層２００から絶縁層１１０を露出させる第２開口部２１２を有する。第２開口部２１２は第１領域１１０１で絶縁層１１０の一面の一部を露出させるように開口される。第２開口部２１２は第１開口部２１１と第１部分２００ａにより互いに分離される。第２開口部２１２は第１開口部２１１と離隔して位置する。第１部分２００ａは第２開口部２１２の一縁に沿って延びる。
【0116】
接続パッド１２１１は第２開口部２１２を間に置いて離隔して複数提供される。第１部分２００ａは複数の接続パッド１２１１の間に位置する。
【0117】
第１部分２００ａは接続パッド１２１１の第３方向と平行な縁に沿って延びる。第１部分２００ａは、接続パッド１２１１の第３方向に沿った一端に隣接した第２部分２００ｂから、接続パッド１２１１の第３方向に沿った他端に隣接した第２部分２００ｂまで、第３方向に延びる。第１部分２００ａは絶縁層１１０を露出させるソルダレジスト層２００の第２開口部２１２と隣接して位置する。第１部分２００ａは第２方向に沿った電極部２１の内側端部に隣接して位置する。第１部分２００ａは第１連結部１２の第１電子素子２０の内側方向一面に位置する。
【0118】
第１領域１１０１内で第１部分２００ａは複数提供される。複数の第１部分２００ａは第２方向に対向するように配置される。複数の第１部分２００ａは第１電子素子２０の内側に位置する。
【0119】
図１０～図１２を参照すれば、第１方向に沿った厚さにおいて、ソルダレジスト層２００の第１部分２００ａの厚さが第２部分２００ｂの厚さよりも厚くてもよい。具体的に、ソルダレジスト層２００は第１電子素子２０と隣接した領域で残りの部分よりも第１方向に沿った厚さが厚い突出部を含むことができる。言い換えると、ソルダレジスト層２００は絶縁層１１０上に位置する第１ソルダレジスト層２０１、および第１ソルダレジスト層２０１上に位置する第２ソルダレジスト層２０２を含む。第２ソルダレジスト層２０２は少なくとも一つのソルダレジストパッチ（Ｐａｔｃｈ）を含む。第１ソルダレジスト層２０１は絶縁層１１０の一面を覆うように拡張された形状である。第１ソルダレジスト層２０１は接続パッド１２１１の少なくとも一部を第１ソルダレジスト層２０１から露出する第１開口部２１１を有する。
【0120】
第２ソルダレジスト層２０２は第１ソルダレジスト層２０１から第１方向に突出するように配置される。第２ソルダレジスト層は第１方向に沿って第１電子素子２０と第１ソルダレジスト層２０１との間に位置する。第２ソルダレジスト層２０２は第２方向に対向するように配置される。第２ソルダレジスト層２０２は第２方向に沿った電極部２１の内側端部に位置する。第２ソルダレジスト層２０２は第２方向に対向する複数の電極部２１の間に位置する。
【0121】
第１方向に沿って、第１電子素子２０と第２ソルダレジスト層２０２との間に第１連結部１２が位置する。第１方向に沿って、第１電子素子２０、第１連結部１２、第２ソルダレジスト層２０２、および第１ソルダレジスト層２０１が順次に位置する部分がある。
【0122】
絶縁層１１０の一面と平行な平面における平面積において、第２ソルダレジスト層２０２の平面積は第１ソルダレジスト層２０１の平面積よりも小さい。第２ソルダレジスト層２０２は第１ソルダレジスト層２０１と同一の物質で構成されるが、これに限定されず、異なる物質で構成され得る。
【0123】
第１部分２００ａは第１ソルダレジスト層２０１および第２ソルダレジスト層２０２の一部を含む。第２部分２００ｂは第１ソルダレジスト層２０１の他の一部を含む。
【0124】
第１部分２００ａは第１電子素子２０を支持するように配置される。第１部分２００ａは第１方向に沿って第１電子素子２０と重なるように配置される。第１部分２００ａの少なくとも一部は第１方向に沿って電極部２１と重なるように位置する。第１部分２００ａの少なくとも一部は第１方向に沿って接続パッド１２１１と重なるように位置する。第１部分２００ａの少なくとも一部は第１方向に沿って接続パッド１２１１と重なるように位置する。
【0125】
第１部分２００ａは第１電子素子２０の１つの角部と第１方向に沿って重なるように配置される。言い換えると、第１部分２００ａは第１領域１１０１の１つの角部と第１方向に沿って重なるように配置される。
【0126】
第１部分２００ａを構成する第１ソルダレジスト層２０１と第２ソルダレジスト層２０２は第３方向に沿った幅が互いに同一であるように配置される。ただしこれに限定されず、第１部分２００ａを構成する第１ソルダレジスト層２０１と第２ソルダレジスト層２０２は第３方向に沿った幅が互いに異なり、第３方向に沿った第１部分２００ａの一縁に第１方向に沿った段差部が位置する。
【0127】
【0128】
図１３は、その他の実施形態による電子素子パッケージを概略的に示した断面図であり、図１４は、その他の実施形態による回路基板を概略的に示した平面図であり、図１５は、その他の実施形態による電子素子パッケージの一部を示した断面図である。
【0129】
【0130】
図１３～図１５を参照すれば、その他の実施形態による回路基板１００Ｅは、図１０～図１２を参照して説明したさらに他の実施形態による回路基板１００Ｄと比較して、第１および第２ソルダレジスト層２０１、２０２の配置または形態が異なっている。したがって、本実施形態による回路基板１００Ｅの構造を説明するに当たり、上述したさらに他の実施形態による回路基板１００Ｄの構成と比べて変更された構成のみについて説明する。電子素子パッケージ１０Ｄの残りの構成には、上述したさらに他の実施形態による電子素子パッケージ１０Ｃでの説明がそのまま適用される。
【0131】
ソルダレジスト層２００の一部は第２領域１１０２上に位置する。ソルダレジスト層２００の少なくとも一部は第２領域１１０２から第１領域１１０１に延びる。言い換えると、ソルダレジスト層２００は第１領域１１０１に位置する第１部分２００ａ、および第２領域１１０２に位置する第２部分２００ｂを含む。
【0132】
第１領域１１０１上にはソルダレジスト層２００の第１部分２００ａが位置する。第１部分２００ａは第１方向に沿って第１電子素子２０と重なる。第１部分２００ａは第１電子素子２０の中心部と重なるように位置する。第１部分２００ａは第１方向に沿ってボディー２２と重なるように位置する。第１部分２００ａは第１電子素子２０を支持するように配置される。第１部分２００ａは第１方向に沿って第１電子素子２０と重なるように配置される。第１部分２００ａは第１領域１１０１で接続パッド１２１１から離隔して位置する。接続パッド１２１１は複数の接続パッドを含み、第１部分２００ａは複数の接続パッドの間に位置する。
【0133】
ソルダレジスト層２００は第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０を支持するように配置される。第１部分２００ａは第１電子素子２０と直接接する部分を含む。第１方向に沿った絶縁層１１０の一面からの高さにおいて、第１電子素子２０のボディー２２の下面の高さが第１部分２００ａの上面の高さと同一である。第１部分２００ａは第１連結部１２と離隔して位置する。
【0134】
第１部分２００ａは絶縁層１１０上に位置する。第１部分２００ａは第３方向に沿って延びる。第１部分２００ａは第１方向に沿って第１電子素子２０のボディー２２と絶縁層１１０との間に位置する。
【0135】
絶縁層１１０の一面と平行な平面上で、第１部分２００ａの第２方向に対向する縁に絶縁層１１０が位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａを基準として第２方向に沿った両側に絶縁層１１０が位置する。絶縁層１１０の一面と平行な平面上で、第１部分２００ａは第１領域１１０１でソルダレジスト層２００から露出される絶縁層１１０の一面の一部の一縁に沿って延びる。
【0136】
ソルダレジスト層２００はソルダレジスト層２００から絶縁層１１０を露出させる第２開口部２１２を有する。第２開口部２１２は第１領域１１０１で絶縁層１１０の一面の一部を露出させるように開口される。第２開口部２１２はソルダレジスト層２００および接続パッド１２１１の一面により囲まれる。第２開口部２１２は第１開口部２１１と一体に連結される。第１部分２００ａは第２開口部２１２の一縁に沿って延びる。第２開口部２１２は複数提供される。第１部分２００ａは複数の第２開口部２１２の間に位置する。
【0137】
接続パッド１２１１は第２開口部２１２を間に置いて離隔して複数提供される。第１部分２００ａは複数の接続パッド１２１１の間に位置する。
【0138】
第１部分２００ａは第３方向に延びて第２部分２００ｂの第３方向に対向する両側領域を互いに連結する。第１部分２００ａは絶縁層１１０を露出させるソルダレジスト層２００の第２開口部２１２と隣接するように位置する。第１電子素子２０は第２方向に対向する複数の電極部２１を含む。第１部分２００ａは第２方向に対向する複数の電極部２１の間に位置する。
【0139】
図１４では、第１部分２００ａが単数で示されたが、これに限定されず、第１電子素子２０のボディー２２を支持するために第１部分２００ａは複数で提供され得る。複数の第１部分２００ａは第２方向に対向する複数の電極部２１の間に位置する。
【0140】
図１３～図１５を参照すれば、第１方向に沿った厚さにおいて、ソルダレジスト層２００の第１部分２００ａの厚さが第２部分２００ｂの厚さよりも厚い。具体的に、ソルダレジスト層２００は第１電子素子２０と隣接した領域で残りの部分よりも第１方向に沿った厚さが厚い突出部を含む。言い換えると、ソルダレジスト層２００は絶縁層１１０上に位置する第１ソルダレジスト層２０１、および第１ソルダレジスト層２０１上に位置する第２ソルダレジスト層２０２を含む。第２ソルダレジスト層２０２は少なくとも一つのソルダレジストパッチ（Ｐａｔｃｈ）を含む。第１ソルダレジスト層２０１は絶縁層１１０の一面を覆うように拡張された形状である。第１ソルダレジスト層２０１は接続パッド１２１１の少なくとも一部を第１ソルダレジスト層２０１から露出させる第１開口部２１１を有する。
【0141】
第２ソルダレジスト層２０２は第１ソルダレジスト層２０１から第１方向に突出するように配置される。第２ソルダレジスト層２０２は第１方向に沿って第１電子素子２０と第１ソルダレジスト層２０１との間に位置する。第２ソルダレジスト層２０２は第１方向に沿って第１電子素子２０のボディー２２と第１ソルダレジスト層２０１との間に位置する。第２ソルダレジスト層２０２はボディー２２と直接接するように配置される。第２ソルダレジスト層２０２は第２方向に対向する複数の電極部２１の間に位置する。
【0142】
絶縁層１１０の一面と平行な平面における平面積において、第２ソルダレジスト層２０２の平面積は第１ソルダレジスト層２０１の平面積よりも小さい。第２ソルダレジスト層２０２は第１ソルダレジスト層２０１と同一の物質で構成されるが、これに限定されず、異なる物質で構成され得る。
【0143】
第１部分２００ａは第１ソルダレジスト層２０１および第２ソルダレジスト層２０２の一部を含む。第２部分２００ｂは第１ソルダレジスト層２０１の他の一部を含む。
【0144】
第１部分２００ａを構成する第１ソルダレジスト層２０１と第２ソルダレジスト層２０２は第３方向に沿った幅が互いに同一であるように配置される。ただしこれに限定されず、第１部分２００ａを構成する第１ソルダレジスト層２０１と第２ソルダレジスト層２０２は第３方向に沿った幅が互いに異なり、第３方向に沿った第１部分２００ａの一縁に第１方向に沿った段差部が位置する。
【0145】
上述した実施形態による回路基板および電子素子パッケージによれば、ソルダレジスト層が電子素子を支持するように配置されることによって、回路基板と回路基板表面の実装素子との間の十分な離隔距離を確保することができ、表面実装工程時に実装された電子素子下部の洗浄力を改善することができ、フラックス（Ｆｌｕｘ）残渣による不良の発生を防止することができる。また、モールディング工程時に表面実装素子の下部にモールドボイド（Ｖｏｉｄ）の不良が発生することを防止することができ、表面実装素子と回路基板との間の物理的、電気的干渉効果を抑制することができる。
【0146】
以上で本発明の好適な実施形態について説明したが、本発明はこれに限定されず、発明の説明および図面の範囲内で多様に変形して実施することが可能であり、これも本発明の範囲に属するのは当然である。
【符号の説明】
【0147】
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ：電子素子パッケージ
１１：第２電子素子
１２：第１連結部
１３：第２連結部
１４：第３連結部
１５：第３電子素子
２０：第１電子素子
２１：電極部
２２：ボディー
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ：回路基板
１１０：絶縁層
１１０１：第１領域
１１０２：第２領域
１２１：第１配線層
１２１１：接続パッド
１２２：第２配線層
１２３：第３配線層
１３１：第１ビア層
１３２：第２ビア層
１４０：保護層
２００：ソルダレジスト層
２００ａ：第１部分
２００ｂ：第２部分
２０１：第１ソルダレジスト層
２０２：第２ソルダレジスト層
２１１：第１開口部
２１２：第２開口部
１１：第２電子素子
１２：第１連結部
１３：第２連結部
１４：第３連結部
１５：第３電子素子
２０：第１電子素子
２１：電極部
２２：ボディー
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ：回路基板
１１０：絶縁層
１１０１：第１領域
１１０２：第２領域
１２１：第１配線層
１２１１：接続パッド
１２２：第２配線層
１２３：第３配線層
１３１：第１ビア層
１３２：第２ビア層
１４０：保護層
２００：ソルダレジスト層
２００ａ：第１部分
２００ｂ：第２部分
２０１：第１ソルダレジスト層
２０２：第２ソルダレジスト層
２１１：第１開口部
２１２：第２開口部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】