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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025006743
(43)【公開日】2025-01-17
(54)【発明の名称】演算装置
(51)【国際特許分類】
G06F 17/10 20060101AFI20250109BHJP
【ＦＩ】
G06F17/10 Z
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023107725
(22)【出願日】2023-06-30
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000028
【氏名又は名称】弁理士法人明成国際特許事務所
(72)【発明者】
【氏名】関 直樹
(72)【発明者】
【氏名】笹田 裕太
(72)【発明者】
【氏名】滝澤 哲郎
【テーマコード（参考）】
5B056
【Ｆターム（参考）】
5B056FF01
5B056FF02
5B056FF04
5B056FF07
5B056FF08
5B056FF16
(57)【要約】
【課題】数論変換をより高速に実行可能な演算装置を提供する。
【解決手段】数論変換を行うための演算装置１００は、２つの入力データのバタフライ演算を行うように構成された演算コアを並列に複数備え、数論変換のバタフライ演算の特定のステージの演算を実行し、４つ以上の入力データと同数の出力データを出力する演算コアグループであって、異なるステージの演算を実行する複数の演算コアグループを、ステージの実行される順に直列に備える演算部４０と、演算コアグループから出力された出力データを予め定められた順番に並び替えた並び替えデータを生成し、並び替えデータを、出力データを出力した演算コアグループの直後の演算コアグループに入力データとして入力する、並び替え部と、を備え、演算部は、それぞれの演算コアグループで、異なるステージの演算を並列に実行する。
【選択図】図１３
【解決手段】数論変換を行うための演算装置１００は、２つの入力データのバタフライ演算を行うように構成された演算コアを並列に複数備え、数論変換のバタフライ演算の特定のステージの演算を実行し、４つ以上の入力データと同数の出力データを出力する演算コアグループであって、異なるステージの演算を実行する複数の演算コアグループを、ステージの実行される順に直列に備える演算部４０と、演算コアグループから出力された出力データを予め定められた順番に並び替えた並び替えデータを生成し、並び替えデータを、出力データを出力した演算コアグループの直後の演算コアグループに入力データとして入力する、並び替え部と、を備え、演算部は、それぞれの演算コアグループで、異なるステージの演算を並列に実行する。
【選択図】図１３
【特許請求の範囲】
【請求項1】
数論変換を行うための演算装置（１００）であって、
２つの入力データのバタフライ演算を行うように構成された演算コアを並列に複数備え、数論変換のバタフライ演算の特定のステージの演算を実行し、４つ以上の前記入力データと同数の出力データを出力する演算コアグループであって、
異なる前記ステージの演算を実行する複数の前記演算コアグループを、前記ステージの実行される順に直列に備える演算部（４０，４１）と、
前記演算コアグループから出力された前記出力データを予め定められた順番に並び替えた並び替えデータを生成し、前記並び替えデータを、前記出力データを出力した前記演算コアグループの直後の前記演算コアグループに前記入力データとして入力する、並び替え部（３０）と、を備え、
前記演算部は、それぞれの前記演算コアグループで、異なる前記ステージの演算を並列に実行する、
演算装置。
２つの入力データのバタフライ演算を行うように構成された演算コアを並列に複数備え、数論変換のバタフライ演算の特定のステージの演算を実行し、４つ以上の前記入力データと同数の出力データを出力する演算コアグループであって、
異なる前記ステージの演算を実行する複数の前記演算コアグループを、前記ステージの実行される順に直列に備える演算部（４０，４１）と、
前記演算コアグループから出力された前記出力データを予め定められた順番に並び替えた並び替えデータを生成し、前記並び替えデータを、前記出力データを出力した前記演算コアグループの直後の前記演算コアグループに前記入力データとして入力する、並び替え部（３０）と、を備え、
前記演算部は、それぞれの前記演算コアグループで、異なる前記ステージの演算を並列に実行する、
演算装置。
【請求項2】
請求項１に記載の演算装置であって、
前記出力データまたは前記並び替えデータを一時的に記憶するバッファを備え、
前記演算コアグループは、前記バッファに前記出力データを出力し、
前記並び替え部は、前記バッファから前記出力データを取得し、生成した前記並び替えデータを前記バッファに出力し、
前記出力データを出力した前記演算コアグループの直後の前記演算コアグループは、前記バッファから前記並び替えデータを前記入力データとして取得する、
演算装置。
前記出力データまたは前記並び替えデータを一時的に記憶するバッファを備え、
前記演算コアグループは、前記バッファに前記出力データを出力し、
前記並び替え部は、前記バッファから前記出力データを取得し、生成した前記並び替えデータを前記バッファに出力し、
前記出力データを出力した前記演算コアグループの直後の前記演算コアグループは、前記バッファから前記並び替えデータを前記入力データとして取得する、
演算装置。
【請求項3】
請求項２に記載の演算装置であって、
前記並び替え部は、
前記順番が定義された順番データに従い前記並び替えデータを生成する生成部（３１）を備え、
ＤＭＡ（Direct Memory Access）機能を用いて前記出力データを前記バッファから前記生成部に転送し、
前記ＤＭＡ機能を用いて前記並び替えデータを前記生成部から前記バッファに転送する、
演算装置。
前記並び替え部は、
前記順番が定義された順番データに従い前記並び替えデータを生成する生成部（３１）を備え、
ＤＭＡ（Direct Memory Access）機能を用いて前記出力データを前記バッファから前記生成部に転送し、
前記ＤＭＡ機能を用いて前記並び替えデータを前記生成部から前記バッファに転送する、
演算装置。
【請求項4】
請求項１に記載の演算装置であって、
前記演算コアは、
１つの前記入力データである第１入力データが入力される第１入力部（８１）と、
前記第１入力データとは異なる１つの前記入力データである第２入力データが入力される第２入力部（８２）と、
入力された値に予め定められた係数を乗算した値を出力する乗算器（８３）と、
１つの前記出力データである第１出力データを出力する第１出力部（８４）と、
前記第１出力データとは異なる１つの前記出力データである第２出力データを出力する第２出力部（８５）と、を備え、
前記第１出力部は、前記第１入力データと前記第２入力データを加算した値を前記第１出力データとして出力し、
前記第２出力部は、前記第１入力データから前記第２入力データを減算した値に、前記係数を乗算した値を、前記第２出力データとして出力する、
演算装置。
前記演算コアは、
１つの前記入力データである第１入力データが入力される第１入力部（８１）と、
前記第１入力データとは異なる１つの前記入力データである第２入力データが入力される第２入力部（８２）と、
入力された値に予め定められた係数を乗算した値を出力する乗算器（８３）と、
１つの前記出力データである第１出力データを出力する第１出力部（８４）と、
前記第１出力データとは異なる１つの前記出力データである第２出力データを出力する第２出力部（８５）と、を備え、
前記第１出力部は、前記第１入力データと前記第２入力データを加算した値を前記第１出力データとして出力し、
前記第２出力部は、前記第１入力データから前記第２入力データを減算した値に、前記係数を乗算した値を、前記第２出力データとして出力する、
演算装置。
【請求項5】
請求項１に記載の演算装置であって、
前記入力データは、数論変換によって暗号化または復号が行われるデータに含まれるデータである、
演算装置。
前記入力データは、数論変換によって暗号化または復号が行われるデータに含まれるデータである、
演算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、演算装置に関する。
【背景技術】
【0002】
例えば、特許文献１には、耐量子計算機暗号の演算を高速に実行可能なコプロセッサが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０１７１８８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
耐量子計算機暗号の一つである格子暗号の演算では数論変換が実行されるが、数論変換は演算量が多く、完了までに時間がかかる。そのため、数論変換をより高速に実行可能な演算装置が望まれている。
【課題を解決するための手段】
【0005】
本開示は、以下の形態として実現することが可能である。
【0006】
本開示の一形態によれば、数論変換を行うための演算装置（１００）が提供される。この演算装置は、２つの入力データのバタフライ演算を行うように構成された演算コアを並列に複数備え、数論変換のバタフライ演算の特定のステージの演算を実行し、４つ以上の前記入力データと同数の出力データを出力する演算コアグループであって、異なる前記ステージの演算を実行する複数の前記演算コアグループを、前記ステージの実行される順に直列に備える演算部（４０，４１）と、前記演算コアグループから出力された前記出力データを予め定められた順番に並び替えた並び替えデータを生成し、前記並び替えデータを、前記出力データを出力した前記演算コアグループの直後の前記演算コアグループに前記入力データとして入力する、並び替え部（３０）と、を備え、前記演算部は、それぞれの前記演算コアグループで、異なる前記ステージの演算を並列に実行する。
【0007】
この形態によれば、演算装置は、数論変換を実行する際に、それぞれの演算コアグループで数論変換のバタフライ演算の異なるステージを並列に実行する。そのため、数論変換のバタフライ演算の異なるステージを並列に実行しない場合と比べて、数論変換をより高速に実行できる。
【図面の簡単な説明】
【0008】
【図1】第１実施形態における演算装置の概略構成を示す説明図。
【図2】第１実施形態におけるデータの流れを説明する図。
【図3】第１実施形態における第１演算コアグループの概略構成を示す説明図。
【図4】第１演算コアの構成を説明する図。
【図5】第１実施形態における第２演算コアグループの概略構成を示す説明図。
【図6】第１実施形態における第３演算コアグループの概略構成を示す説明図。
【図7】８個のデータの数論変換のバタフライ演算を説明する図。
【図8】第１実施形態における数論変換処理の工程図。
【図9】第１実施形態における各演算コアの入力データと出力データを説明する図。
【図10】第１実施形態におけるステージ１のＮＴＴ演算処理の工程図。
【図11】第１実施形態におけるステージ２のＮＴＴ演算処理の工程図。
【図12】第１実施形態におけるステージ３のＮＴＴ演算処理の工程図。
【図13】第１実施形態におけるパイプライン処理の例のタイムチャートを示す図。
【図14】第２実施形態におけるデータの流れを説明する図。
【図15】第２実施形態における第１演算コアグループの概略構成を示す説明図。
【図16】第２実施形態における第２演算コアグループの概略構成を示す説明図。
【図17】第２実施形態における第３演算コアグループの概略構成を示す説明図。
【図18】第２実施形態における第４演算コアグループの概略構成を示す説明図。
【図19】１６個のデータの数論変換のバタフライ演算を説明する図。
【図20】第２実施形態における数論変換処理の工程図。
【図21】第２実施形態のステージ１のＮＴＴ演算における各演算コアの入力データと出力データを説明する図。
【図22】第２実施形態のステージ２のＮＴＴ演算における各演算コアの入力データと出力データを説明する図。
【図23】第２実施形態におけるステージ３のＮＴＴ演算処理の工程図。
【図24】第２実施形態のステージ３のＮＴＴ演算における各演算コアの入力データと出力データを説明する図。
【図25】ステージ４のＮＴＴ演算処理の工程図。
【図26】ステージ４のＮＴＴ演算における各演算コアの入力データと出力データを説明する図。
【図27】第２実施形態におけるパイプライン処理の例のタイムチャートを示す図。
【図28】８個のデータの逆数論変換のバタフライ演算を説明する図。
【図29】逆数論変換のバタフライ演算のパイプライン処理の例のタイムチャートを示す図。
【発明を実施するための形態】
【0009】
Ａ．第１実施形態：
図１に示す演算装置１００は、数論変換を行うための装置である。演算装置１００は、数論変換のバタフライ演算を行うことで、データの暗号化または復号を行う。数論変換を、ＮＴＴ（Number Theoretic Transform）とも呼ぶ。演算装置１００は、ＣＰＵ１０と、メモリ２０と、並び替え部３０と、演算部４０と、を備える。
図１に示す演算装置１００は、数論変換を行うための装置である。演算装置１００は、数論変換のバタフライ演算を行うことで、データの暗号化または復号を行う。数論変換を、ＮＴＴ（Number Theoretic Transform）とも呼ぶ。演算装置１００は、ＣＰＵ１０と、メモリ２０と、並び替え部３０と、演算部４０と、を備える。
【0010】
メモリ２０には、数論変換のバタフライ演算によって暗号化または復号が行われるデータに含まれるデータが記憶される。数論変換のバタフライ演算によって暗号化または復号が行われるデータは、例えば、演算装置１００を備えるパーソナルコンピュータやタブレット等が実行するプログラムの正当性を検証するための認証データに含まれるデータである。上述したデータは、演算装置１００を備えるパーソナルコンピュータやタブレット等が、サーバ等の通信装置に接続する場合に、通信装置の正当性を検証するための認証データに含まれるデータであってもよい。メモリ２０は、ＳＲＡＭ（Static Random Access Memory）として構成されている。なお、メモリ２０は、ＤＲＡＭ（Direct Random Access Memory）や不揮発性メモリ等でもよい。メモリ２０を記憶部とも呼ぶ。
【0011】
並び替え部３０には、順番データが記憶されている。順番データは、メモリ２０から取得したデータ、および、後述する演算部４０から出力された出力データの、並び替えの順番が定義されたデータである。並び替え部３０には、複数の順番データ、すなわち、複数種類の並び替えの順番が記憶されている。順番データは、更新、追加、および削除することが可能である。また、並び替え部３０は、順番データに従い並び替えデータを生成する生成部３１を備える。ここで、並び替えデータは、メモリ２０から取得したデータまたは出力データを、予め定められた順番に並び替えたデータである。すなわち、並び替え部３０は、メモリ２０から取得したデータまたは出力データを、予め定められた順番に並び替える。また、並び替え部３０は、ＤＭＡ（Direct Memory Access）機能を有する。並び替え部３０は、例えば、ＤＭＡコントローラを有することで、ＤＭＡ機能を実現する。並び替え部３０は、ＤＭＡ機能を用いることで、並び替え部３０とメモリ２０の間、および、並び替え部３０と演算部４０の間で、ＣＰＵ１０を介さずにデータの転送を行う。並び替え部３０は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などの回路によって実現される。
【0012】
図２に示すように、演算部４０は、第１バッファ５０と、第１演算コアグループ５１と、第２バッファ５２と、第３バッファ６０と、第２演算コアグループ６１と、第４バッファ６２と、第５バッファ７０と、第３演算コアグループ７１と、第６バッファ７２と、を備える。第１バッファ５０と、第３バッファ６０と、第５バッファ７０は、並び替えデータを一時的に記憶する。第２バッファ５２と、第４バッファ６２と、第６バッファ７２は、出力データを一時的に記憶する。以下において各バッファを区別なく呼ぶときは、単にバッファと呼ぶ。すなわち、バッファは、出力データまたは並び替えデータを一時的に記憶する。
【0013】
並び替え部３０は、図２に示すように、並び替え部３０とメモリ２０の間、および、並び替え部３０と演算部４０の間でデータの転送を行う。並び替え部３０は、並び替え部３０とバッファの間でデータの転送を行うことにより、並び替え部３０と演算部４０の間でデータの転送を行う。具体的には、並び替え部３０は、ＤＭＡ機能を用いて並び替えデータを生成部３１から第１バッファ５０、第３バッファ６０、および第５バッファ７０に転送する。また、並び替え部３０は、ＤＭＡ機能を用いて出力データを第２バッファ５２、第４バッファ６２、および第６バッファ７２から生成部３１に転送する。
【0014】
第１演算コアグループ５１は、図３に示すように、第１演算コア５３と、第２演算コア５４と、第３演算コア５５と、第４演算コア５６と、を備える。第１演算コア５３は、２つの入力データの数論変換のバタフライ演算を行うように構成されている。第１演算コア５３は、ＦＰＧＡやＡＳＩＣなどの回路によって実現される。
【0015】
第１演算コア５３は、図４に示すように、第１入力部８１と、第２入力部８２と、乗算器８３と、第１出力部８４と、第２出力部８５と、を備える。第１入力部８１には、１つの入力データである第１入力データが入力される。第２入力部８２には、第１入力データとは異なる１つの入力データである第２入力データが入力される。乗算器８３には、予め定められた係数が入力される。乗算器８３は、乗算器８３に入力された値に予め定められた係数を乗算した値を出力する。第１出力部８４は、１つの出力データである第１出力データを出力する。第２出力部８５は、第１出力データとは異なる１つの出力データである第２出力データを出力する。
【0016】
第１出力部８４は、第１入力データと第２入力データを加算した値を第１出力データとして出力する。第２出力部８５は、第１入力データから第２入力データを減算した値に、乗算器８３に入力される係数を乗算した値を、第２出力データとして出力する。すなわち、第１演算コア５３は、第１入力部８１に入力される値と、第２入力部８２に入力される値と、乗算器８３に入力される係数との間で行われるバタフライ演算の結果を、第１出力部８４および第２出力部８５から出力する。第１入力部８１に値Ａが入力され、第２入力部８２に値Ｂが入力され、乗算器８３に係数Ｃが入力された場合、第１出力部８４は値Ｘを出力し、第２出力部８５は値Ｙを出力する。ここで、値Ｘと値Ｙは、それぞれ以下の式（１）と式（２）で表される。
Ｘ＝Ａ＋Ｂ・・・式（１）
Ｙ＝（Ａ－Ｂ）×Ｃ・・・式（２）
Ｘ＝Ａ＋Ｂ・・・式（１）
Ｙ＝（Ａ－Ｂ）×Ｃ・・・式（２）
【0017】
第２演算コア５４と、第３演算コア５５と、第４演算コア５６は、第１演算コア５３と同じ構成である。そのため、これらの詳細な説明は省略する。
【0018】
第２演算コアグループ６１は、図５に示すように、第５演算コア６３と、第６演算コア６４と、第７演算コア６５と、第８演算コア６６と、を備える。第３演算コアグループ７１は、図６に示すように、第９演算コア７３と、第１０演算コア７４と、第１１演算コア７５と、第１２演算コア７６と、を備える。第５演算コア６３から第１２演算コア７６は、第１演算コア５３と同じ構成である。そのため、これらの詳細な説明は省略する。以下において各演算コアを区別なく呼ぶときは、単に、演算コアと呼ぶ。上述したように、演算部４０は、同一の演算コアを複数備える。また、各演算コアグループを区別なく呼ぶときは、単に、演算コアグループと呼ぶ。本実施形態では、演算コアグループは、４つの演算コアを並列に備える。また、演算部４０は、３つの演算コアグループを直列に備える。第２演算コアグループ６１は第１演算コアグループ５１の直後に設けられ、第３演算コアグループ７１は第２演算コアグループ６１の直後に設けられている。
【0019】
本実施形態では、各演算コアグループには、８個の入力データが入力される。８個の入力データは、各演算コアの第１入力部８１と第２入力部８２に、それぞれ１つずつ入力される。また、各演算コアグループは、入力データと同数の出力データを出力する。各演算コアグループは、各演算コアの第１出力部８４と第２出力部８５から、出力データをそれぞれ１つずつ出力する。
【0020】
本実施形態では、演算装置１００は、８個のデータの数論変換のバタフライ演算を行う。図７に示すように、８個のデータの数論変換のバタフライ演算では、３つのステージの演算が行われる。まず、１つ目のステージでは、ｘ０からｘ７の８個のデータのバタフライ演算によって、Ａ０からＡ７の８個のデータが算出される。次に、２つ目のステージでは、Ａ０からＡ７の８個のデータのバタフライ演算によって、Ｂ０からＢ７の８個のデータが算出される。最後に、３つ目のステージでは、Ｂ０からＢ７の８個のデータのバタフライ演算によって、Ｘ０からＸ７の８個のデータが算出される。図７に示すＷ８は法Ｐ（Ｐは正の整数）における１の原始８乗根であり、Ｗ４は法Ｑ（Ｑは正の整数）における１の原始４乗根である。ｘ０からｘ７は数論変換が行われる前のデータであり、Ｘ０からＸ７は数論変換が行われた後のデータである。本実施形態では、上述した数論変換のバタフライ演算の、１つ目のステージの演算をステージ１のＮＴＴ演算、２つ目のステージの演算をステージ２のＮＴＴ演算、３つ目のステージの演算をステージ３のＮＴＴ演算とも呼ぶ。
【0021】
図７に示すステージ１のＮＴＴ演算は第１演算コアグループ５１によって実行され、ステージ２のＮＴＴ演算は第２演算コアグループ６１によって実行され、ステージ３のＮＴＴ演算は第３演算コアグループ７１によって実行される。すなわち、各演算コアグループは、数論変換のバタフライ演算の特定のステージの演算を実行する。演算部４０は、３つの演算コアグループを、数論変換のバタフライ演算のステージの実行される順に直列に備える。
【0022】
演算装置１００は、図８に示す数論変換処理を実行することで、８個のデータの数論変換のバタフライ演算を実行する。以下では、数論変換のバタフライ演算が実行される８個のデータの組を、データセットとも呼ぶ。すなわち、演算装置１００は、数論変換処理を実行することで、１つのデータセットの数論変換のバタフライ演算を実行する。まず、ステップＳ１０において、演算装置１００は、ステージ１のＮＴＴ演算処理を実行する。次に、ステップＳ２０において、演算装置１００は、ステージ２のＮＴＴ演算処理を実行する。最後に、ステップＳ３０において、演算装置１００は、ステージ３のＮＴＴ演算処理を実行する。
【0023】
以下では、図２、図９、および図１０を参照して、ステージ１のＮＴＴ演算処理について説明する。図１０のステップＳ１１０において、並び替え部３０は、１つのデータセットを、ＤＭＡ機能を用いてメモリ２０から並び替え部３０に転送する。このとき、並び替え部３０は、図７に示すｘ０からｘ７の８個のデータをメモリ２０から並び替え部３０に転送する。ここで転送されたデータは、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７の順に並んでいる。言い換えれば、並び替え部３０は、１つのデータセットをメモリ２０から取得する。
【0024】
ステップＳ１２０において、並び替え部３０は、ステップＳ１１０で転送したデータを、ビットリバースした順に並び替える。具体的には、並び替え部３０は、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７の順に並んでいるデータを、ｘ０，ｘ４，ｘ２，ｘ６，ｘ１，ｘ５，ｘ３，ｘ７の順に並び替える。
【0025】
ステップＳ１３０において、並び替え部３０は、ステップＳ１２０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０から第１バッファ５０に転送し、第１バッファ５０に記憶させる。
【0026】
ステップＳ１４０において、第１演算コアグループ５１は、第１バッファ５０から並び替えデータを入力データとして取得し、取得した入力データを各演算コアの第１入力部８１と第２入力部８２に入力する。第１演算コアグループ５１は、図９に示すように、ｘ０を第１演算コア５３の第１入力部８１に入力し、ｘ４を第１演算コア５３の第２入力部８２に入力し、ｘ２を第２演算コア５４の第１入力部８１に入力し、ｘ６を第２演算コア５４の第２入力部８２に入力し、ｘ１を第３演算コア５５の第１入力部８１に入力し、ｘ５を第３演算コア５５の第２入力部８２に入力し、ｘ３を第４演算コア５６の第１入力部８１に入力し、ｘ７を第４演算コア５６の第２入力部８２に入力する。また、ステップＳ１４０において、第１演算コア５３の乗算器８３には係数Ｗ８
０が、第２演算コア５４の乗算器８３には係数Ｗ８
２が、第３演算コア５５の乗算器８３には係数Ｗ８
１が、第４演算コア５６の乗算器８３には係数Ｗ８
３が、それぞれ入力される。
【0027】
ステップＳ１５０において、各演算コアは、第１入力部８１に入力された値と、第２入力部８２に入力された値と、乗算器８３に入力された係数との間でバタフライ演算を実行し、その結果を第１出力部８４および第２出力部８５から出力する。第１演算コア５３の第１出力部８４、第１演算コア５３の第２出力部８５、第２演算コア５４の第１出力部８４、第２演算コア５４の第２出力部８５、第３演算コア５５の第１出力部８４、第３演算コア５５の第２出力部８５、第４演算コア５６の第１出力部８４、第４演算コア５６の第２出力部８５は、それぞれ、出力データとして、Ａ０，Ａ４，Ａ２，Ａ６，Ａ１，Ａ５，Ａ３，Ａ７を第２バッファ５２に出力する。上記の出力データは、第２バッファ５２に記憶される。
【0028】
ステップＳ１６０において、並び替え部３０は、ステップＳ１５０で出力された出力データを、ＤＭＡ機能を用いて第２バッファ５２から並び替え部３０に転送する。言い換えれば、並び替え部３０は、バッファから出力データを取得する。以上で説明したようにして、ステージ１のＮＴＴ演算処理が実行される。
【0029】
以下では、図２、図９、および図１１を参照して、ステージ２のＮＴＴ演算処理について説明する。図１１のステップＳ２１０において、並び替え部３０は、ステージ１のＮＴＴ演算処理のステップＳ１６０で並び替え部３０に転送された出力データを並び替える。具体的には、並び替え部３０は、Ａ０，Ａ４，Ａ２，Ａ６，Ａ１，Ａ５，Ａ３，Ａ７の順に並んでいる出力データを、Ａ０，Ａ２，Ａ１，Ａ３，Ａ４，Ａ６，Ａ５，Ａ７の順に並び替える。
【0030】
ステップＳ２２０において、並び替え部３０は、ステップＳ２１０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０から第３バッファ６０に転送し、第３バッファ６０に記憶させる。
【0031】
ステップＳ２３０において、第２演算コアグループ６１は、第３バッファ６０から並び替えデータを入力データとして取得し、取得した入力データを各演算コアの第１入力部８１と第２入力部８２に入力する。第２演算コアグループ６１は、図９に示すように、Ａ０を第５演算コア６３の第１入力部８１に入力し、Ａ２を第５演算コア６３の第２入力部８２に入力し、Ａ１を第６演算コア６４の第１入力部８１に入力し、Ａ３を第６演算コア６４の第２入力部８２に入力し、Ａ４を第７演算コア６５の第１入力部８１に入力し、Ａ６を第７演算コア６５の第２入力部８２に入力し、Ａ５を第８演算コア６６の第１入力部８１に入力し、Ａ７を第８演算コア６６の第２入力部８２に入力する。また、ステップＳ２３０において、第５演算コア６３および第７演算コア６５の乗算器８３には係数Ｗ４
０が、第６演算コア６４および第８演算コア６６の乗算器８３には係数Ｗ４
１が、それぞれ入力される。
【0032】
ステップＳ２４０において、各演算コアは、バタフライ演算を実行する。第５演算コア６３の第１出力部８４、第５演算コア６３の第２出力部８５、第６演算コア６４の第１出力部８４、第６演算コア６４の第２出力部８５、第７演算コア６５の第１出力部８４、第７演算コア６５の第２出力部８５、第８演算コア６６の第１出力部８４、第８演算コア６６の第２出力部８５は、それぞれ、出力データとして、Ｂ０，Ｂ２，Ｂ１，Ｂ３，Ｂ４，Ｂ６，Ｂ５，Ｂ７を第４バッファ６２に出力する。上記の出力データは、第４バッファ６２に記憶される。
【0033】
ステップＳ２５０において、並び替え部３０は、ステップＳ２４０で出力された出力データを、ＤＭＡ機能を用いて第４バッファ６２から並び替え部３０に転送する。以上で説明したようにして、ステージ２のＮＴＴ演算処理が実行される。
【0034】
以下では、図２、図９、および図１２を参照して、ステージ３のＮＴＴ演算処理について説明する。図１２のステップＳ３１０において、並び替え部３０は、ステージ２のＮＴＴ演算処理のステップＳ２５０で並び替え部３０に転送された出力データを並び替える。具体的には、並び替え部３０は、Ｂ０，Ｂ２，Ｂ１，Ｂ３，Ｂ４，Ｂ６，Ｂ５，Ｂ７の順に並んでいる出力データを、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７の順に並び替える。
【0035】
ステップＳ３２０において、並び替え部３０は、ステップＳ３１０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０から第５バッファ７０に転送し、第５バッファ７０に記憶させる。
【0036】
ステップＳ３３０において、第３演算コアグループ７１は、第５バッファ７０から並び替えデータを入力データとして取得し、取得した入力データを各演算コアの第１入力部８１と第２入力部８２に入力する。第３演算コアグループ７１は、図９に示すように、Ｂ０を第９演算コア７３の第１入力部８１に入力し、Ｂ１を第９演算コア７３の第２入力部８２に入力し、Ｂ２を第１０演算コア７４の第１入力部８１に入力し、Ｂ３を第１０演算コア７４の第２入力部８２に入力し、Ｂ４を第１１演算コア７５の第１入力部８１に入力し、Ｂ５を第１１演算コア７５の第２入力部８２に入力し、Ｂ６を第１２演算コア７６の第１入力部８１に入力し、Ｂ７を第１２演算コア７６の第２入力部８２に入力する。また、ステップＳ３３０において、第９演算コア７３から第１２演算コア７６の乗算器８３には、係数１が入力される。
【0037】
ステップＳ３４０において、各演算コアは、バタフライ演算を実行する。第９演算コア７３の第１出力部８４、第９演算コア７３の第２出力部８５、第１０演算コア７４の第１出力部８４、第１０演算コア７４の第２出力部８５、第１１演算コア７５の第１出力部８４、第１１演算コア７５の第２出力部８５、第１２演算コア７６の第１出力部８４、第１２演算コア７６の第２出力部８５は、それぞれ、出力データとして、Ｘ０，Ｘ４，Ｘ２，Ｘ６，Ｘ１，Ｘ５，Ｘ３，Ｘ７を第６バッファ７２に出力する。上記の出力データは、第６バッファ７２に記憶される。
【0038】
ステップＳ３５０において、並び替え部３０は、ステップＳ３４０で出力された出力データを、ＤＭＡ機能を用いて第６バッファ７２から並び替え部３０に転送する。
【0039】
ステップＳ３６０において、並び替え部３０は、ステップＳ３５０で転送された出力データを並び替える。具体的には、並び替え部３０は、Ｘ０，Ｘ４，Ｘ２，Ｘ６，Ｘ１，Ｘ５，Ｘ３，Ｘ７の順に並んでいるデータを、Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６，Ｘ７の順に並び替える。
【0040】
ステップＳ３７０において、並び替え部３０は、ステップＳ３６０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０からメモリ２０に転送し、メモリ２０に記憶させる。以上で説明したようにして、ステージ３のＮＴＴ演算処理が実行される。
【0041】
演算装置１００は、複数のデータセットの数論変換処理を実行する場合に、パイプライン処理を行う。パイプライン処理は、ステージ１のＮＴＴ演算処理を実行するステージと、ステージ２のＮＴＴ演算処理を実行するステージと、ステージ３のＮＴＴ演算処理を実行するステージの、３つのステージで構成される。このとき、演算部４０は、それぞれの演算コアグループで、異なるステージのＮＴＴ演算を並列に実行する。以下では、図１３を用いて、演算装置１００が第１データセットから第４データセットの４つのデータセットの数論変換処理を実行する場合のパイプライン処理について説明する。図１３において、ＮＴＴ１はステージ１のＮＴＴ演算処理を、ＮＴＴ２はステージ２のＮＴＴ演算処理を、ＮＴＴ３はステージ３のＮＴＴ演算処理を意味する。
【0042】
まず、第１サイクルにおいて、演算装置１００は、第１データセットのステージ１のＮＴＴ演算処理を実行する。
【0043】
次に、第２サイクルにおいて、演算装置１００は、第１データセットのステージ２のＮＴＴ演算処理と、第２データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0044】
次に、第３サイクルにおいて、演算装置１００は、第１データセットのステージ３のＮＴＴ演算処理と、第２データセットのステージ２のＮＴＴ演算処理と、第３データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0045】
次に、第４サイクルにおいて、演算装置１００は、第２データセットのステージ３のＮＴＴ演算処理と、第３データセットのステージ２のＮＴＴ演算処理と、第４データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0046】
次に、第５サイクルにおいて、演算装置１００は、第３データセットのステージ３のＮＴＴ演算処理と、第４データセットのステージ２のＮＴＴ演算処理を、並列に実行する。
【0047】
最後に、第６サイクルにおいて、演算装置１００は、第４データセットのステージ３のＮＴＴ演算処理を実行する。
【0048】
以上で説明した第１実施形態によれば、演算装置１００は、複数のデータセットの数論変換処理を実行する場合にパイプライン処理を行い、それぞれの演算コアグループで異なるステージのＮＴＴ演算を並列に実行する。パイプライン処理が行われない場合、図１３に示す例では、第３サイクルで第１データセットのステージ３のＮＴＴ演算処理が完了した後に、第４サイクルにおいて、第２データセットのステージ１のＮＴＴ演算処理が実行される。この場合、４つのデータセットの数論変換処理が完了するには、第１２サイクルまで必要になる。したがって、複数のデータセットの数論変換処理を実行する際にパイプライン処理を行うことで、パイプライン処理を行わない場合と比べて、数論変換をより高速に実行できる。
【0049】
また、本実施形態では、並び替え部３０は、ＤＭＡ機能を有し、ＤＭＡ機能を用いて、並び替えデータを並び替え部３０から第１バッファ５０、第３バッファ６０、および第５バッファ７０に転送し、出力データを第２バッファ５２、第４バッファ６２、および第６バッファ７２から並び替え部３０に転送する。そのため、並び替え部３０がＤＭＡ機能を有さない場合と異なり、並び替え部３０がＤＭＡ機能を有する場合は並び替え部３０とバッファの間で直接データを転送できるため、データの転送にかかる時間を短縮できる。したがって、数論変換をより高速に実行できる。
【0050】
また、本実施形態では、並び替え部３０に順番データが記憶されており、生成部３１が順番データに従って並び替えデータを生成する。そのため、ＣＰＵ１０が並び替えデータを生成する場合と比べて、ＣＰＵ１０にかかる負荷を小さくすることができる。
【0051】
また、本実施形態では、演算コアグループに入力される入力データは、数論変換によって暗号化または復号が行われるデータに含まれるデータである。そのため、演算装置１００が数論変換のバタフライ演算を実行することで、データの暗号化または復号ができる。
【0052】
また、本実施形態では、並び替え部３０および演算コアは、ＦＰＧＡやＡＳＩＣなどの回路によって実現される。そのため、ＣＰＵ１０がメモリ２０に記憶されたプログラムを実行することで並び替え部３０および演算コアとして機能する場合に比べて、数論変換のバタフライ演算を高速に実行できる。
【0053】
また、本実施形態では、並び替え部３０がメモリ２０から取得したデータおよび出力データを並び替えることにより、同一の演算コアを複数用いて数論変換のバタフライ演算を実行できる。
【0054】
Ｂ．第２実施形態：
第１実施形態では、演算部４０は、３つの演算コアグループを直列に備える。また、各演算コアグループは、４つの演算コアを並列に備える。これに対して、第２実施形態では、演算部４１は、４つの演算コアグループを直列に備える。また、各演算コアグループは、８つの演算コアを並列に備える。演算部４１以外の演算装置１００の各部の構成は、第１実施形態と同じである。
第１実施形態では、演算部４０は、３つの演算コアグループを直列に備える。また、各演算コアグループは、４つの演算コアを並列に備える。これに対して、第２実施形態では、演算部４１は、４つの演算コアグループを直列に備える。また、各演算コアグループは、８つの演算コアを並列に備える。演算部４１以外の演算装置１００の各部の構成は、第１実施形態と同じである。
【0055】
図１４に示すように、演算部４１は、第１バッファ５０と、第１演算コアグループ１５１と、第２バッファ５２と、第３バッファ６０と、第２演算コアグループ１６１と、第４バッファ６２と、第５バッファ７０と、第３演算コアグループ１７１と、第６バッファ７２と、第７バッファ１８０と、第４演算コアグループ１８１と、第８バッファ１８２と、を備える。第７バッファ１８０は、並び替えデータを一時的に記憶する。第８バッファ１８２は、出力データを一時的に記憶する。
【0056】
第１演算コアグループ１５１は、図１５に示すように、第１演算コア２０１、第２演算コア２０２、第３演算コア２０３、第４演算コア２０４、第５演算コア２０５、第６演算コア２０６、第７演算コア２０７、および第８演算コア２０８を備える。第２演算コアグループ１６１は、図１６に示すように、第９演算コア２０９、第１０演算コア２１０、第１１演算コア２１１、第１２演算コア２１２、第１３演算コア２１３、第１４演算コア２１４、第１５演算コア２１５、および第１６演算コア２１６を備える。第３演算コアグループ１７１は、図１７に示すように、第１７演算コア２１７、第１８演算コア２１８、第１９演算コア２１９、第２０演算コア２２０、第２１演算コア２２１、第２２演算コア２２２、第２３演算コア２２３、および第２４演算コア２２４を備える。第４演算コアグループ１８１は、図１８に示すように、第２５演算コア２２５、第２６演算コア２２６、第２７演算コア２２７、第２８演算コア２２８、第２９演算コア２２９、第３０演算コア２３０、第３１演算コア２３１、および第３２演算コア２３２を備える。第１演算コア２０１から第３２演算コア２３２は、第１実施形態における第１演算コア５３と同じ構成である。本実施形態では、各演算コアグループには、１６個の入力データが入力される。
【0057】
第２実施形態では、演算装置１００は、１６個のデータの数論変換のバタフライ演算を行う。図１９に示すように、１６個のデータの数論変換のバタフライ演算では、４つのステージの演算が行われる。まず、１つ目のステージでは、ｘ０からｘ１５の１６個のデータのバタフライ演算によって、Ａ０からＡ１５の１６個のデータが算出される。次に、２つ目のステージでは、Ａ０からＡ１５の１６個のデータのバタフライ演算によって、Ｂ０からＢ１５の１６個のデータが算出される。次に、３つ目のステージでは、Ｂ０からＢ１５の１６個のデータのバタフライ演算によって、Ｃ０からＣ１５の１６個のデータが算出される。最後に、４つ目のステージでは、Ｃ０からＣ１５の１６個のデータのバタフライ演算によって、Ｘ０からＸ１５の１６個のデータが算出される。図１９に示すＷ１６は法Ｒ（Ｒは正の整数）における１の原始１６乗根である。本実施形態では、上述した数論変換のバタフライ演算の、１つ目のステージの演算をステージ１のＮＴＴ演算、２つ目のステージの演算をステージ２のＮＴＴ演算、３つ目のステージの演算をステージ３のＮＴＴ演算、４つ目のステージの演算をステージ４のＮＴＴ演算とも呼ぶ。
【0058】
図１９に示すステージ１のＮＴＴ演算は第１演算コアグループ１５１によって実行され、ステージ２のＮＴＴ演算は第２演算コアグループ１６１によって実行され、ステージ３のＮＴＴ演算は第３演算コアグループ１７１によって実行され、ステージ４のＮＴＴ演算は第４演算コアグループ１８１によって実行される。
【0059】
演算装置１００は、図２０に示す数論変換処理を実行することで、１６個のデータの数論変換のバタフライ演算を実行する。本実施形態では、データセットは、数論変換のバタフライ演算が実行される１６個のデータの組を意味する。まず、ステップＳ４１０において、演算装置１００は、ステージ１のＮＴＴ演算処理を実行する。次に、ステップＳ４２０において、演算装置１００は、ステージ２のＮＴＴ演算処理を実行する。次に、ステップＳ４３０において、演算装置１００は、ステージ３のＮＴＴ演算処理を実行する。最後に、ステップＳ４４０において、演算装置１００は、ステージ４のＮＴＴ演算処理を実行する。
【0060】
以下では、図１０，図１４、および図２１を参照して、第２実施形態におけるステージ１のＮＴＴ演算処理について説明する。なお、図１０に示す第１実施形態でのステージ１のＮＴＴ演算処理と同じ処理が実行される部分については、説明を省略する。
【0061】
図１０のステップＳ１１０において、並び替え部３０は、図１９に示すｘ０からｘ１５の１６個のデータをメモリ２０から並び替え部３０に転送する。ここで転送されたデータは、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７，ｘ８，ｘ９，ｘ１０，ｘ１１，ｘ１２，ｘ１３，ｘ１４，ｘ１５の順に並んでいる。
【0062】
ステップＳ１２０において、並び替え部３０は、ステップＳ１１０で転送したデータを、ビットリバースした順に並び替える。具体的には、並び替え部３０は、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７，ｘ８，ｘ９，ｘ１０，ｘ１１，ｘ１２，ｘ１３，ｘ１４，ｘ１５の順に並んでいるデータを、ｘ０，ｘ８，ｘ４，ｘ１２，ｘ２，ｘ１０，ｘ６，ｘ１４，ｘ１，ｘ９，ｘ５，ｘ１３，ｘ３，ｘ１１，ｘ７，ｘ１５の順に並び替える。
【0063】
ステップＳ１４０において、第１演算コアグループ１５１は、図２１に示すように、ｘ０を第１演算コア２０１の第１入力部８１に入力し、ｘ８を第１演算コア２０１の第２入力部８２に入力し、ｘ４を第２演算コア２０２の第１入力部８１に入力し、ｘ１２を第２演算コア２０２の第２入力部８２に入力し、ｘ２を第３演算コア２０３の第１入力部８１に入力し、ｘ１０を第３演算コア２０３の第２入力部８２に入力し、ｘ６を第４演算コア２０４の第１入力部８１に入力し、ｘ１４を第４演算コア２０４の第２入力部８２に入力し、ｘ１を第５演算コア２０５の第１入力部８１に入力し、ｘ９を第５演算コア２０５の第２入力部８２に入力し、ｘ５を第６演算コア２０６の第１入力部８１に入力し、ｘ１３を第６演算コア２０６の第２入力部８２に入力し、ｘ３を第７演算コア２０７の第１入力部８１に入力し、ｘ１１を第７演算コア２０７の第２入力部８２に入力し、ｘ７を第８演算コア２０８の第１入力部８１に入力し、ｘ１５を第８演算コア２０８の第２入力部８２に入力する。また、ステップＳ１４０において、第１演算コア２０１の乗算器８３には係数Ｗ１６
０が、第２演算コア２０２の乗算器８３には係数Ｗ１６
４が、第３演算コア２０３の乗算器８３には係数Ｗ１６
２が、第４演算コア２０４の乗算器８３には係数Ｗ１６
６が、第５演算コア２０５の乗算器８３には係数Ｗ１６
１が、第６演算コア２０６の乗算器８３には係数Ｗ１６
５が、第７演算コア２０７の乗算器８３には係数Ｗ１６
３が、第８演算コア２０８の乗算器８３には係数Ｗ１６
７が、それぞれ入力される。
【0064】
ステップＳ１５０において、各演算コアは、バタフライ演算を実行する。第１演算コア２０１の第１出力部８４、第１演算コア２０１の第２出力部８５、第２演算コア２０２の第１出力部８４、第２演算コア２０２の第２出力部８５、第３演算コア２０３の第１出力部８４、第３演算コア２０３の第２出力部８５、第４演算コア２０４の第１出力部８４、第４演算コア２０４の第２出力部８５、第５演算コア２０５の第１出力部８４、第５演算コア２０５の第２出力部８５、第６演算コア２０６の第１出力部８４、第６演算コア２０６の第２出力部８５、第７演算コア２０７の第１出力部８４、第７演算コア２０７の第２出力部８５、第８演算コア２０８の第１出力部８４、第８演算コア２０８の第２出力部８５は、それぞれ、出力データとして、Ａ０，Ａ８，Ａ４，Ａ１２，Ａ２，Ａ１０，Ａ６，Ａ１４，Ａ１，Ａ９，Ａ５，Ａ１３，Ａ３，Ａ１１，Ａ７，Ａ１５を第２バッファ５２に出力する。上記の出力データは、第２バッファ５２に記憶される。
【0065】
以下では、図１１、図１４、および図２２を参照して、ステージ２のＮＴＴ演算処理について説明する。なお、図１１に示す第１実施形態でのステージ２のＮＴＴ演算処理と同じ処理が実行される部分については、説明を省略する。
【0066】
図１１のステップＳ２１０において、並び替え部３０は、ステージ１のＮＴＴ演算処理のステップＳ１６０で並び替え部３０に転送された出力データを並び替える。具体的には、並び替え部３０は、Ａ０，Ａ８，Ａ４，Ａ１２，Ａ２，Ａ１０，Ａ６，Ａ１４，Ａ１，Ａ９，Ａ５，Ａ１３，Ａ３，Ａ１１，Ａ７，Ａ１５の順に並んでいる出力データを、Ａ０，Ａ４，Ａ２，Ａ６，Ａ１，Ａ５，Ａ３，Ａ７，Ａ８，Ａ１２，Ａ１０，Ａ１４，Ａ９，Ａ１３，Ａ１１，Ａ１５の順に並び替える。
【0067】
ステップＳ２３０において、第２演算コアグループ１６１は、図２２に示すように、Ａ０を第９演算コア２０９の第１入力部８１に入力し、Ａ４を第９演算コア２０９の第２入力部８２に入力し、Ａ２を第１０演算コア２１０の第１入力部８１に入力し、Ａ６を第１０演算コア２１０の第２入力部８２に入力し、Ａ１を第１１演算コア２１１の第１入力部８１に入力し、Ａ５を第１１演算コア２１１の第２入力部８２に入力し、Ａ３を第１２演算コア２１２の第１入力部８１に入力し、Ａ７を第１２演算コア２１２の第２入力部８２に入力し、Ａ８を第１３演算コア２１３の第１入力部８１に入力し、Ａ１２を第１３演算コア２１３の第２入力部８２に入力し、Ａ１０を第１４演算コア２１４の第１入力部８１に入力し、Ａ１４を第１４演算コア２１４の第２入力部８２に入力し、Ａ９を第１５演算コア２１５の第１入力部８１に入力し、Ａ１３を第１５演算コア２１５の第２入力部８２に入力し、Ａ１１を第１６演算コア２１６の第１入力部８１に入力し、Ａ１５を第１６演算コア２１６の第２入力部８２に入力する。また、ステップＳ２３０において、第９演算コア２０９および第１３演算コア２１３の乗算器８３には係数Ｗ８
０が、第１０演算コア２１０および第１４演算コア２１４の乗算器８３には係数Ｗ８
２が、第１１演算コア２１１および第１５演算コア２１５の乗算器８３には係数Ｗ８
１が、第１２演算コア２１２および第１６演算コア２１６の乗算器８３には係数Ｗ８
３が、それぞれ入力される。
【0068】
ステップＳ２４０において、各演算コアは、バタフライ演算を実行する。第９演算コア２０９の第１出力部８４、第９演算コア２０９の第２出力部８５、第１０演算コア２１０の第１出力部８４、第１０演算コア２１０の第２出力部８５、第１１演算コア２１１の第１出力部８４、第１１演算コア２１１の第２出力部８５、第１２演算コア２１２の第１出力部８４、第１２演算コア２１２の第２出力部８５、第１３演算コア２１３の第１出力部８４、第１３演算コア２１３の第２出力部８５、第１４演算コア２１４の第１出力部８４、第１４演算コア２１４の第２出力部８５、第１５演算コア２１５の第１出力部８４、第１５演算コア２１５の第２出力部８５、第１６演算コア２１６の第１出力部８４、第１６演算コア２１６の第２出力部８５は、それぞれ、出力データとして、Ｂ０，Ｂ４，Ｂ２，Ｂ６，Ｂ１，Ｂ５，Ｂ３，Ｂ７，Ｂ８，Ｂ１２，Ｂ１０，Ｂ１４，Ｂ９，Ｂ１３，Ｂ１１，Ｂ１５を第４バッファ６２に出力する。上記の出力データは、第４バッファ６２に記憶される。
【0069】
以下では、図１４、図２３、および図２４を参照して、第２実施形態におけるステージ３のＮＴＴ演算処理について説明する。なお、図２３において、図１２に示す第１実施形態でのステージ３のＮＴＴ演算処理と同じ処理が実行される部分については、同一の符号を付記し、説明を省略する。
【0070】
図２３のステップＳ３１１において、並び替え部３０は、ステージ２のＮＴＴ演算処理のステップＳ２５０で並び替え部３０に転送された出力データを並び替える。具体的には、並び替え部３０は、Ｂ０，Ｂ４，Ｂ２，Ｂ６，Ｂ１，Ｂ５，Ｂ３，Ｂ７，Ｂ８，Ｂ１２，Ｂ１０，Ｂ１４，Ｂ９，Ｂ１３，Ｂ１１，Ｂ１５の順に並んでいる出力データを、Ｂ０，Ｂ２，Ｂ１，Ｂ３，Ｂ４，Ｂ６，Ｂ５，Ｂ７，Ｂ８，Ｂ１０，Ｂ９，Ｂ１１，Ｂ１２，Ｂ１４，Ｂ１３，Ｂ１５の順に並び替える。
【0071】
ステップＳ３３１において、第３演算コアグループ７１は、図２４に示すように、Ｂ０を第１７演算コア２１７の第１入力部８１に入力し、Ｂ２を第１７演算コア２１７の第２入力部８２に入力し、Ｂ１を第１８演算コア２１８の第１入力部８１に入力し、Ｂ３を第１８演算コア２１８の第２入力部８２に入力し、Ｂ４を第１９演算コア２１９の第１入力部８１に入力し、Ｂ６を第１９演算コア２１９の第２入力部８２に入力し、Ｂ５を第２０演算コア２２０の第１入力部８１に入力し、Ｂ７を第２０演算コア２２０の第２入力部８２に入力し、Ｂ８を第２１演算コア２２１の第１入力部８１に入力し、Ｂ１０を第２１演算コア２２１の第２入力部８２に入力し、Ｂ９を第２２演算コア２２２の第１入力部８１に入力し、Ｂ１１を第２２演算コア２２２の第２入力部８２に入力し、Ｂ１２を第２３演算コア２２３の第１入力部８１に入力し、Ｂ１４を第２３演算コア２２３の第２入力部８２に入力し、Ｂ１３を第２４演算コア２２４の第１入力部８１に入力し、Ｂ１５を第２４演算コア２２４の第２入力部８２に入力する。また、ステップＳ３３１において、第１７演算コア２１７、第１９演算コア２１９、第２１演算コア２２１、および第２３演算コア２２３の乗算器８３には係数Ｗ４
０が、第１８演算コア２１８、第２０演算コア２２０、第２２演算コア２２２、および第２４演算コア２２４の乗算器８３には係数Ｗ４
１が、それぞれ入力される。
【0072】
ステップＳ３４１において、各演算コアは、バタフライ演算を実行する。第１７演算コア２１７の第１出力部８４、第１７演算コア２１７の第２出力部８５、第１８演算コア２１８の第１出力部８４、第１８演算コア２１８の第２出力部８５、第１９演算コア２１９の第１出力部８４、第１９演算コア２１９の第２出力部８５、第２０演算コア２２０の第１出力部８４、第２０演算コア２２０の第２出力部８５、第２１演算コア２２１の第１出力部８４、第２１演算コア２２１の第２出力部８５、第２２演算コア２２２の第１出力部８４、第２２演算コア２２２の第２出力部８５、第２３演算コア２２３の第１出力部８４、第２３演算コア２２３の第２出力部８５、第２４演算コア２２４の第１出力部８４、第２４演算コア２２４の第２出力部８５は、それぞれ、出力データとして、Ｃ０，Ｃ２，Ｃ１，Ｃ３，Ｃ４，Ｃ６，Ｃ５，Ｃ７，Ｃ８，Ｃ１０，Ｃ９，Ｃ１１，Ｃ１２，Ｃ１４，Ｃ１３，Ｃ１５を第６バッファ７２に出力する。上記の出力データは、第６バッファ７２に記憶される。
【0073】
以下では、図１４、図２５、および図２６を参照して、ステージ４のＮＴＴ演算処理について説明する。図２５のステップＳ５１０において、並び替え部３０は、ステージ３のＮＴＴ演算処理のステップＳ３５０で並び替え部３０に転送された出力データを並び替える。具体的には、並び替え部３０は、Ｃ０，Ｃ２，Ｃ１，Ｃ３，Ｃ４，Ｃ６，Ｃ５，Ｃ７，Ｃ８，Ｃ１０，Ｃ９，Ｃ１１，Ｃ１２，Ｃ１４，Ｃ１３，Ｃ１５の順に並んでいる出力データを、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５の順に並び替える。
【0074】
ステップＳ５２０において、並び替え部３０は、ステップＳ５１０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０から第７バッファ１８０に転送し、第７バッファ１８０に記憶させる。
【0075】
ステップＳ５３０において、第４演算コアグループ１８１は、第７バッファ１８０から並び替えデータを入力データとして取得し、取得した入力データを各演算コアの第１入力部８１と第２入力部８２に入力する。第４演算コアグループ１８１は、図２６に示すように、Ｃ０を第２５演算コア２２５の第１入力部８１に入力し、Ｃ１を第２５演算コア２２５の第２入力部８２に入力し、Ｃ２を第２６演算コア２２６の第１入力部８１に入力し、Ｃ３を第２６演算コア２２６の第２入力部８２に入力し、Ｃ４を第２７演算コア２２７の第１入力部８１に入力し、Ｃ５を第２７演算コア２２７の第２入力部８２に入力し、Ｃ６を第２８演算コア２２８の第１入力部８１に入力し、Ｃ７を第２８演算コア２２８の第２入力部８２に入力し、Ｃ９を第２９演算コア２２９の第１入力部８１に入力し、Ｃ１０を第２９演算コア２２９の第２入力部８２に入力し、Ｃ１１を第３０演算コア２３０の第１入力部８１に入力し、Ｃ１２を第３０演算コア２３０の第２入力部８２に入力し、Ｃ１３を第３１演算コア２３１の第１入力部８１に入力し、Ｃ１４を第３１演算コア２３１の第２入力部８２に入力し、Ｃ１５を第３２演算コア２３２の第１入力部８１に入力し、Ｃ１６を第３２演算コア２３２の第２入力部８２に入力する。また、ステップＳ５３０において、第２５演算コア２２５から第３２演算コア２３２の乗算器８３には、係数１が入力される。
【0076】
ステップＳ５４０において、各演算コアは、バタフライ演算を実行する。第２５演算コア２２５の第１出力部８４、第２５演算コア２２５の第２出力部８５、第２６演算コア２２６の第１出力部８４、第２６演算コア２２６の第２出力部８５、第２７演算コア２２７の第１出力部８４、第２７演算コア２２７の第２出力部８５、第２８演算コア２２８の第１出力部８４、第２８演算コア２２８の第２出力部８５、第２９演算コア２２９の第１出力部８４、第２９演算コア２２９の第２出力部８５、第３０演算コア２３０の第１出力部８４、第３０演算コア２３０の第２出力部８５、第３１演算コア２３１の第１出力部８４、第３１演算コア２３１の第２出力部８５、第３２演算コア２３２の第１出力部８４、第３２演算コア２３２の第２出力部８５は、それぞれ、出力データとして、Ｘ０，Ｘ８，Ｘ４，Ｘ１２，Ｘ２，Ｘ１０，Ｘ６，Ｘ１４，Ｘ１，Ｘ９，Ｘ５，Ｘ１３，Ｘ３，Ｘ１１，Ｘ７，Ｘ１５を第８バッファ１８２に出力する。上記の出力データは、第８バッファ１８２に記憶される。
【0077】
ステップＳ５５０において、並び替え部３０は、ステップＳ５４０で出力された出力データを、ＤＭＡ機能を用いて第８バッファ１８２から並び替え部３０に転送する。
【0078】
ステップＳ５６０において、並び替え部３０は、ステップＳ５５０で転送された出力データを並び替える。具体的には、並び替え部３０は、Ｘ０，Ｘ８，Ｘ４，Ｘ１２，Ｘ２，Ｘ１０，Ｘ６，Ｘ１４，Ｘ１，Ｘ９，Ｘ５，Ｘ１３，Ｘ３，Ｘ１１，Ｘ７，Ｘ１５の順に並んでいるデータを、Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘ１０，Ｘ１１，Ｘ１２，Ｘ１３，Ｘ１４，Ｘ１５の順に並び替える。
【0079】
ステップＳ５７０において、並び替え部３０は、ステップＳ５６０で生成した並び替えデータを、ＤＭＡ機能を用いて並び替え部３０からメモリ２０に転送し、メモリ２０に記憶させる。以上で説明したようにして、ステージ４のＮＴＴ演算処理が実行される。
【0080】
演算装置１００は、複数のデータセットの数論変換処理を実行する場合に、パイプライン処理を行う。第２実施形態では、パイプライン処理は、ステージ１のＮＴＴ演算処理を実行するステージと、ステージ２のＮＴＴ演算処理を実行するステージと、ステージ３のＮＴＴ演算処理を実行するステージと、ステージ４のＮＴＴ演算処理を実行するステージの、４つのステージで構成される。以下では、図２７を用いて、演算装置１００が第１データセットから第４データセットの４つのデータセットの数論変換処理を実行する場合のパイプライン処理について説明する。図２７において、ＮＴＴ４はステージ４のＮＴＴ演算処理を意味する。
【0081】
まず、第１サイクルにおいて、演算装置１００は、第１データセットのステージ１のＮＴＴ演算処理を実行する。
【0082】
次に、第２サイクルにおいて、演算装置１００は、第１データセットのステージ２のＮＴＴ演算処理と、第２データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0083】
次に、第３サイクルにおいて、演算装置１００は、第１データセットのステージ３のＮＴＴ演算処理と、第２データセットのステージ２のＮＴＴ演算処理と、第３データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0084】
次に、第４サイクルにおいて、演算装置１００は、第１データセットのステージ４のＮＴＴ演算処理と、第２データセットのステージ３のＮＴＴ演算処理と、第３データセットのステージ２のＮＴＴ演算処理と、第４データセットのステージ１のＮＴＴ演算処理を、並列に実行する。
【0085】
次に、第５サイクルにおいて、演算装置１００は、第２データセットのステージ４のＮＴＴ演算処理と、第３データセットのステージ３のＮＴＴ演算処理と、第４データセットのステージ２のＮＴＴ演算処理を、並列に実行する。
【0086】
次に、第６サイクルにおいて、演算装置１００は、第３データセットのステージ４のＮＴＴ演算処理と、第４データセットのステージ３のＮＴＴ演算処理を、並列に実行する。
【0087】
最後に、第７サイクルにおいて、演算装置１００は、第４データセットのステージ４のＮＴＴ演算処理を実行する。
【0088】
以上で説明した第２実施形態によれば、演算装置１００は、複数のデータセットの数論変換処理を実行する場合にパイプライン処理を行い、それぞれの演算コアグループで異なるステージのＮＴＴ演算を並列に実行する。そのため、第１実施形態と同様に、パイプライン処理を行わない場合と比べて、数論変換をより高速に実行できる。
【0089】
Ｃ．他の実施形態：
（Ｃ－１）第１実施形態では、演算部４０は３つの演算コアグループを直列に備え、各演算コアグループは４つの演算コアを並列に備える。第２実施形態では、演算部４１は４つの演算コアグループを直列に備え、各演算コアグループは８つの演算コアを並列に備える。これに対して、演算部４０は２つの演算コアグループを直列に備え、各演算コアグループは２つの演算コアを並列に備えてもよい。また、演算部４０はｍ個（ｍは５以上の整数）の演算コアグループを直列に備え、各演算コアグループは２の（ｍ－１）乗個の演算コアを並列に備えてもよい。すなわち、演算部４０はｎ個（ｎは２以上の整数）の演算コアグループを直列に備え、各演算コアグループは２の（ｎ－１）乗個の演算コアを並列に備えてもよい。この場合、演算部４０には、２のｎ乗個の入力データが入力される。すなわち、演算装置１００は、２のｎ乗個のデータのバタフライ演算を行う。
（Ｃ－１）第１実施形態では、演算部４０は３つの演算コアグループを直列に備え、各演算コアグループは４つの演算コアを並列に備える。第２実施形態では、演算部４１は４つの演算コアグループを直列に備え、各演算コアグループは８つの演算コアを並列に備える。これに対して、演算部４０は２つの演算コアグループを直列に備え、各演算コアグループは２つの演算コアを並列に備えてもよい。また、演算部４０はｍ個（ｍは５以上の整数）の演算コアグループを直列に備え、各演算コアグループは２の（ｍ－１）乗個の演算コアを並列に備えてもよい。すなわち、演算部４０はｎ個（ｎは２以上の整数）の演算コアグループを直列に備え、各演算コアグループは２の（ｎ－１）乗個の演算コアを並列に備えてもよい。この場合、演算部４０には、２のｎ乗個の入力データが入力される。すなわち、演算装置１００は、２のｎ乗個のデータのバタフライ演算を行う。
【0090】
（Ｃ－２）上記実施形態では、入力データは、数論変換によって暗号化または復号が行われるデータに含まれるデータであるが、入力データは、数論変換によって暗号化または復号が行われるデータに含まれるデータでなくてもよい。
【0091】
（Ｃ－３）上記実施形態では、バッファは、演算部４０に設けられている。これに対して、並び替え部３０がバッファの機能を有してもよい。この場合、並び替え部３０は、並び替えデータを演算コアグループに入力データとして入力する。また、演算コアグループは、並び替え部３０に出力データを出力する。
【0092】
（Ｃ－４）上記実施形態では、演算装置１００は、数論変換のバタフライ演算を実行可能に構成されている。これに対して、演算装置１００は、数論変換および逆数論変換のバタフライ演算を実行可能に構成されてもよい。逆数論変換を、ＩＮＴＴ（Inverse Number Theoretic Transform）とも呼ぶ。例えば、８個のデータの逆数論変換のバタフライ演算では、図２８に示すように、３つのステージの演算が実行される。演算装置１００が３つの演算コアグループを直列に備える場合、第１演算コアグループ５１はステージ１のＩＮＴＴ演算を実行し、第２演算コアグループ６１はステージ２のＩＮＴＴ演算を実行し、第３演算コアグループ７１はステージ３のＩＮＴＴ演算を実行する。
【0093】
演算装置１００は、複数のデータセットの数論変換処理を実行する場合と同様に、複数のデータセットの逆数論変換のバタフライ演算を実行する場合についても、パイプライン処理を行う。パイプライン処理は、ステージ１のＩＮＴＴ演算を実行するステージと、ステージ２のＩＮＴＴ演算を実行するステージと、ステージ３のＩＮＴＴ演算を実行するステージの、３つのステージで構成される。このとき、演算部４０は、図２９に示すように、それぞれの演算コアグループで、異なるステージのＩＮＴＴ演算を並列に実行する。図２９において、ＩＮＴＴ１はステージ１のＩＮＴＴ演算を、ＩＮＴＴ２はステージ２のＩＮＴＴ演算を、ＩＮＴＴ３はステージ３のＩＮＴＴ演算を意味する。
【0094】
逆数論変換のバタフライ演算の最後のステージでは、シフト演算が実行される。例えば、８個のデータの逆数論変換のバタフライ演算では、図２８に示すように、最後のステージにおいて各出力データに１／８が乗算される。演算装置１００が数論変換および逆数論変換のバタフライ演算を実行可能に構成される場合、並び替え部３０は、演算部４０で逆数論変換のバタフライ演算の最後のステージのうちシフト演算を除く演算が実行された後に、演算部４０から並び替え部３０に転送された出力データに対してシフト演算を行う機能を有する。
【0095】
本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【0096】
１０…ＣＰＵ、２０…メモリ、３０…並び替え部、３１…生成部、４０，４１…演算部、５０…第１バッファ、５１…第１演算コアグループ、５２…第２バッファ、５３…第１演算コア、５４…第２演算コア、５５…第３演算コア、５６…第４演算コア、６０…第３バッファ、６１…第２演算コアグループ、６２…第４バッファ、６３…第５演算コア、６４…第６演算コア、６５…第７演算コア、６６…第８演算コア、７０…第５バッファ、７１…第３演算コアグループ、７２…第６バッファ、７３…第９演算コア、７４…第１０演算コア、７５…第１１演算コア、７６…第１２演算コア、８１…第１入力部、８２…第２入力部、８３…乗算器、８４…第１出力部、８５…第２出力部、１００…演算装置、１５１…第１演算コアグループ、１６１…第２演算コアグループ、１７１…第３演算コアグループ、１８０…第７バッファ、１８１…第４演算コアグループ、１８２…第８バッファ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】