特開 2025-7444 ダイヤモンドＦＥＴ、電気機械器具、及び、ダイヤモンドＦＥＴの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025007444

(43)【公開日】2025-01-17

(54)【発明の名称】ダイヤモンドＦＥＴ、電気機械器具、及び、ダイヤモンドＦＥＴの製造方法

(51)【国際特許分類】

   H10D 30/87 20250101AFI20250109BHJP

   H10D 30/60 20250101ALI20250109BHJP

【ＦＩ】

H01L29/80 B

H01L29/78 301Z

H01L29/78 301N

H01L29/78 301G

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023108836

(22)【出願日】2023-06-30

(71)【出願人】

【識別番号】523028541

【氏名又は名称】大熊ダイヤモンドデバイス株式会社

(74)【代理人】

【識別番号】100080816

【弁理士】

【氏名又は名称】加藤 朝道

(74)【代理人】

【識別番号】100098648

【弁理士】

【氏名又は名称】内田 潔人

(72)【発明者】

【氏名】山口 卓宏

(72)【発明者】

【氏名】梅沢 仁

(72)【発明者】

【氏名】川島 宏幸

(72)【発明者】

【氏名】伊藤 彰悟

(72)【発明者】

【氏名】星川 尚久

【テーマコード（参考）】

5F102

5F140

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD01

5F102GJ01

5F102GL01

5F102GR09

5F102GT01

5F102GT02

5F102GT03

5F102GV05

5F102GV06

5F102GV07

5F102GV08

5F102HC11

5F102HC17

5F102HC19

5F140BA04

5F140BD01

5F140BD06

5F140BD07

5F140BD09

5F140BD11

5F140BD12

5F140BE09

5F140BF01

5F140BF05

5F140BF07

5F140BF11

5F140BF15

5F140BF17

5F140BG27

5F140BJ05

5F140BJ11

5F140BJ15

5F140BJ17

5F140BJ27

5F140CC02

5F140CC03

5F140CC08

5F140CC09

5F140CE02

(57)【要約】

【課題】ゲート長を１００ｎｍ未満に微細化したときにもゲート電極の接触性を確保することに貢献することができるダイヤモンドＦＥＴ、電気機械器具、及び、ダイヤモンドＦＥＴの製造方法を提供すること。
【解決手段】ダイヤモンドＦＥＴは、ダイヤモンド半導体層と、ダイヤモンド半導体層上に配設されるとともに、ゲート長が１００ｎｍ未満であるゲート電極と、ゲート電極を含むダイヤモンド半導体層の少なくとも素子領域を覆うパッシベーション膜と、を備える。
【選択図】図９

【特許請求の範囲】

【請求項1】

ダイヤモンド半導体層と、
前記ダイヤモンド半導体層上に配設されるとともに、ゲート長が１００ｎｍ未満であるゲート電極と、
前記ゲート電極を含む前記ダイヤモンド半導体層の少なくとも素子領域を覆うパッシベーション膜と、
を備える、ダイヤモンドＦＥＴ。

【請求項2】

前記ゲート長が６０ｎｍ未満である、請求項１記載のダイヤモンドＦＥＴ。

【請求項3】

前記ゲート長が５０ｎｍ未満である、請求項１記載のダイヤモンドＦＥＴ。

【請求項4】

前記パッシベーション膜は、フッ素を含有する絶縁材料からなる、請求項１記載のダイヤモンドＦＥＴ。

【請求項5】

前記パッシベーション膜は、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意に組み合わせた積層構造からなる、請求項１記載のダイヤモンドＦＥＴ。

【請求項6】

前記パッシベーション膜の厚さは、１００ｎｍ以上である、請求項１記載のダイヤモンドＦＥＴ。

【請求項7】

前記ゲート電極と前記ダイヤモンド半導体層との間に介在するゲート絶縁膜を備える、請求項１記載のダイヤモンドＦＥＴ。

【請求項8】

前記ゲート絶縁膜は、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意に組み合わせた積層構造からなる、請求項７記載のダイヤモンドＦＥＴ。

【請求項9】

前記ダイヤモンド半導体層上における前記ゲート電極の両側に間隔をあけて配設されるとともに、厚さが１００ｎｍ未満であり、前記パッシベーション膜に覆われているソース電極及びドレイン電極を備える、請求項１記載のダイヤモンドＦＥＴ。

【請求項10】

キャリア移動度が６０ｃｍ／Ｖｓ以上かつ３８００ｃｍ／Ｖｓ以下である、請求項１記載のダイヤモンドＦＥＴ。

【請求項11】

請求項１乃至１０のいずれか一に記載のダイヤモンドＦＥＴを備える電気機械器具。

【請求項12】

ダイヤモンド半導体層上にゲート長が１００ｎｍ未満であるゲート電極を形成する工程と、
前記ゲート電極を含む前記ダイヤモンド半導体層上にパッシベーション膜を成膜する工程と、
を含む、ダイヤモンドＦＥＴの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ダイヤモンドＦＥＴ、電気機械器具、及び、ダイヤモンドＦＥＴの製造方法に関する。

【背景技術】

【0002】

近年のダイヤモンドＣＶＤ（Chemical Vapor Deposition）技術の発展により、ＣＶＤダイヤモンドの高純度化が進み、キャリア（電子、正孔）移動度が高いダイヤモンド単結晶が得られるようになり、電気的特性、高周波特性等の素子性能に優れたダイヤモンドＦＥＴ（Field Effect Transistor；電界効果トランジスタ）への利用が期待されている。

【0003】

ダイヤモンドＦＥＴの製造方法の一つとして、以下のようなセルフアライン法がある（例えば、非特許文献１、２参照）。まず、ダイヤモンド単結晶の（００１）上にダイヤモンド半導体層（例えば、水素終端ダイヤモンド層）を成膜し、ダイヤモンド半導体層の表面に金を蒸着し、金上の素子領域に第１レジストを形成し、当該第１レジストをマスクとして、ダイヤモンド半導体層が露出するまで金をウェットエッチングし、第１レジストを除去する。次に、ゲート電極形成用兼ソース電極／ドレイン電極形成用の開口部を有する第２レジストを形成し、当該第２レジストの開口部から露出する金をウェットエッチングして、当該開口部より幅広く分離した、金からなるソース電極／ドレイン電極を形成する。次に、第２レジストをそのままマスクとして用いて、当該第２レジストの開口部から露出したダイヤモンド半導体層上に、金属の蒸着によりゲート電極を成膜し、その後、第２レジスト及びその上の金属層をリフトオフする。これにより、 ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）型のダイヤモンドＦＥＴが完成する。

【0004】

上記セルフアライン法によれば、ゲート電極とソース電極／ドレイン電極とを別々のレジストを用いて形成する非セルフアライン法（例えば、特許文献１参照）と比べて、ソース電極／ドレイン電極の位置に対してゲート電極を正確な位置に配置することができ、高周波特性を向上させるためにゲート長を微細化してゲート電極を形成するのに有利である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－１６１５８７号

【非特許文献】

【0006】

【非特許文献1】ダイヤモンドにおけるキャリア輸送特性と高周波ＦＥＴへの応用、川原田ら、応用物理、73、339-345、2004-03-10、公益社団法人応用物理学会

【非特許文献2】水素終端ダイヤモンドＦＥＴのゲート金属界面、嘉数ら、表面科学 Vol. 29, No. 3, pp. 159-163, 2008特集「ダイヤモンド表面・界面研究の最前線」（https://www.jstage.jst.go.jp/article/jsssj/29/3/29_3_159/_pdf/-char/ja）

【非特許文献3】"High performance diamond MISFETs using CaF2 gate insulator", S. Miyamoto et al, Diamond and Related Materials, Volume 12, Issues 3-7,2003（https://doi.org/10.1016/S0925-9635(03)00034-7）

【発明の概要】

【発明が解決しようとする課題】

【0007】

以下の分析は、本願発明者により与えられる。

【0008】

ゲート電極の微細化を進めてゆくと、ダイヤモンド半導体層の表面の形態（形状、ダメージ、被毒等）が影響して、ゲート電極の接触性が低下し、所望の電気的特性を得ることが難しくなる。このことは、非特許文献１、２に記載のセルフアライン法で微細化したゲート電極を形成する場合にも、同じことが言える。ゲート電極の接触性を確保するために、非特許文献３のようにゲート電極、ソース電極及びドレイン電極を含むダイヤモンド半導体層の全体をパッシベーション膜で覆うことが考えられるが、ゲート長を１００ｎｍ未満で微細化したときにはゲート電極の接触性の低下が著しくなるので、パッシベーション膜で覆ったときにもゲート電極の接触性を確保できるかどうかが明らかでない。なお、非特許文献３では、ゲート長が０．４～０．５μｍであり、スケール的に、ゲート電極とダイヤモンド半導体層との接触性の低下が問題にならない。

【0009】

本発明の主な課題は、ゲート長を１００ｎｍ未満に微細化したときにもゲート電極の接触性を確保することに貢献することができるダイヤモンドＦＥＴ、電気機械器具、及び、ダイヤモンドＦＥＴの製造方法を提供することである。

【課題を解決するための手段】

【0010】

第１の視点に係るダイヤモンドＦＥＴは、ダイヤモンド半導体層と、前記ダイヤモンド半導体層上に配設されるとともに、ゲート長が１００ｎｍ未満であるゲート電極と、前記ゲート電極を含む前記ダイヤモンド半導体層の少なくとも素子領域を覆うパッシベーション膜と、を備える。

【0011】

第２の視点に係る電気機械器具は、前記第１の視点に係るダイヤモンドＦＥＴを備える。

【0012】

第３の視点に係るダイヤモンドＦＥＴの製造方法は、ダイヤモンド半導体層上にゲート長が１００ｎｍ未満であるゲート電極を形成する工程と、前記ゲート電極を含む前記ダイヤモンド半導体層上にパッシベーション膜を成膜する工程と、を含む。

【発明の効果】

【0013】

前記第１～第３の視点によれば、ゲート長を１００ｎｍ未満に微細化したときにもゲート電極とダイヤモンド半導体層との接触性を確保することに貢献することができる。

【図面の簡単な説明】

【0014】

【図1】形態１に係るダイヤモンドＦＥＴの構成の一例を模式的に示した部分断面図である。

【図2】形態１に係るダイヤモンドＦＥＴの構成の変形例を模式的に示した部分断面図である。

【図3】形態１に係るダイヤモンドＦＥＴの製造方法の一例を模式的に示した工程断面図である。

【図4】形態１に係るダイヤモンドＦＥＴの製造方法の一例を模式的に示した図３に続く工程断面図である。

【図5】形態１に係るダイヤモンドＦＥＴの製造方法の一例を模式的に示した図４に続く工程断面図である。

【図6】形態１に係るダイヤモンドＦＥＴの製造方法の一例を模式的に示した図５に続く工程断面図である。

【図7】形態１に係るダイヤモンドＦＥＴの所定のゲート電圧ごとのドレイン電圧とドレイン電流との関係を模式的に示したグラフである。

【図8】形態１に係るダイヤモンドＦＥＴのドレイン電圧－６Ｖのときのゲート電圧とドレイン電流との関係を模式的に示したグラフである。

【図9】形態２に係るダイヤモンドＦＥＴの構成の一例を模式的に示した断面図である。

【発明を実施するための形態】

【0015】

以下、形態について図面を参照しつつ説明する。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。また、下記の形態は、あくまで例示であり、本発明を限定するものではない。

【0016】

［形態１］
形態１に係るダイヤモンドＦＥＴについて図面を用いて説明する。図１は、形態１に係るダイヤモンドＦＥＴの構成の一例を模式的に示した部分断面図である。図２は、形態１に係るダイヤモンドＦＥＴの構成の変形例を模式的に示した部分断面図である。

【0017】

ダイヤモンドＦＥＴ１は、ダイヤモンド半導体層１１（図１では水素終端部１１ａ）上の素子領域２に、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを備えたＦＥＴ（Field Effect Transistor）である（図１参照）。ダイヤモンドＦＥＴ１では、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを含むダイヤモンド半導体層１１上にパッシベーション膜１５で覆われている。ダイヤモンドＦＥＴ１は、例えば、半導体装置、パワーエレクトロニクス用デバイス、高周波用デバイス、通信用機器、センシング機器、自動車、送配電設備、過酷環境用デバイス、高温環境用機器、放射線環境用機器、宇宙設備、原子炉設備等の電気機械器具に組み込むことができる。

【0018】

ダイヤモンドＦＥＴ１は、図１のようなゲート絶縁膜のないＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）に適用した場合、以下のような構成とすることができる。

【0019】

図１のダイヤモンドＦＥＴ１では、ダイヤモンド基板１０上に、上面（（００１）面）が水素終端部１１ａとなったダイヤモンド半導体層１１が形成されている。水素終端部１１ａは、図１では、素子領域２に存在し、素子領域２の外側に存在しないように構成されている。水素終端部１１ａ上の中央付近には、ゲート電極１４ａが水素終端部１１ａとショットキー接触するように配設されている。水素終端部１１ａ上のゲート電極１４ａの両外側には、ソース電極１２ａ及びドレイン電極１２ｂが水素終端部１１ａとオーミック接触するように配設されている。ソース電極１２ａ及びドレイン電極１２ｂは、ゲート電極１４ａと間隔をおいて配されている。ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを含むダイヤモンド半導体層１１上は、パッシベーション膜１５で覆われている。パッシベーション膜１５には、ソース電極１２ａ及びドレイン電極１２ｂに通ずるコンタクトホール１５ａ、１５ｂが形成されている。コンタクトホール１５ａ、１５ｂには、プラグ１６ａ、１６ｂ（コンタクトパッドでも可）が埋め込まれている。なお、プラグ１６ａ、１６ｂがない構造であってもよい。パッシベーション膜１５には、図１の断面の位置とは異なる位置において、ゲート電極１４ａに通ずるコンタクトホール（図示せず）が形成されており、当該コンタクトホールには、プラグ（図示せず）が埋め込まれている。プラグ１６ａ、１６ｂ含むパッシベーション膜１５上には、ダイヤモンドＦＥＴ１の大きさに応じて、多層配線構造体（図示せず）を形成したり、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａ用のパッド（図示せず、プラグと一体であっても可）を形成してもよい。なお、ダイヤモンドＦＥＴ１は、図１のようなＭＥＳＦＥＴ以外にも、図２のようにゲート電極１４ａと水素終端部１１ａとの間にゲート絶縁膜１３ａを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）にも適用することができ、ＭＩＭＳＦＥＴ（Metal Insulator Metal Semiconductor Field Effect Transistor；図示せず）に適用してもよい。

【0020】

ダイヤモンド基板１０は、ダイヤモンド単結晶からなる基板である（図１参照）。ダイヤモンド基板１０として、例えば、高温高圧合成ダイヤモンド単結晶基板を用いることができる。ダイヤモンド基板１０には、表面粗さ（ＩＳＯ４２８７準拠）が１０ｎｍ以下になったものを用いることが好ましい。ダイヤモンド基板１０は、表面粗さが１０ｎｍを超える場合、表面粗さが１０ｎｍ以下になるように研磨することが好ましい。こうすることで、ダイヤモンド基板１０上に合成されるダイヤモンド半導体層１１の表面粗さを低減することができ、ダイヤモンド半導体層１１と金属や絶縁膜との接触性を向上させられる等のメリットがある。

【0021】

ダイヤモンド半導体層１１は、ダイヤモンドを備えるとともに半導体として機能する部分を有する層である（図１参照）。ダイヤモンド半導体層１１の厚さは、例えば、数μｍ、数十μｍ程度とすることができるが、これに限定されるものではない。ダイヤモンド半導体層１１は、例えば、マイクロ波プラズマＣＶＤ（Chemical Vapor Deposition）装置を用いて、水素及びメタンガスを原料にして、ダイヤモンド基板１０上にダイヤモンド結晶（エピタキシャルダイヤモンド結晶）を化学気相成長させて成膜することができる。このようにして成膜されたダイヤモンド半導体層１１は、（００１）面（上面）に水素終端部１１ａを有する。水素終端部１１ａは、正孔チャンネルが形成されており、ｐ型伝導を示す。水素終端部１１ａにおける素子領域２以外の領域をオゾン処理して水素を離脱させることで、水素終端部１１ａが素子領域２に存在し、かつ、水素終端部１１ａが素子領域２以外の領域に存在しないように構成させることができる。なお、ダイヤモンド半導体層１１は、水素終端部１１ａを有するものに限らず、ダイヤモンドに不純物（例えば、ホウ素、リン等）を含んだ（ドープされた、注入された）部分を有するものであってもよい。また、ダイヤモンド基板１０上にダイヤモンド半導体層１１を有するものの代わりに、例えば、マイクロ波プラズマＣＶＤ装置を用いて、水素及びメタンガスを原料にして、種基板上にダイヤモンド結晶を化学気相成長させて当該種基板を除去して得られたダイヤモンド自立膜であってもよい。

【0022】

ソース電極１２ａ及びドレイン電極１２ｂは、所定の金属からなる電極である（図１参照）。ソース電極１２ａ及びドレイン電極１２ｂには、例えば、Ａｕを用いることができる。ソース電極１２ａ及びドレイン電極１２ｂは、ダイヤモンド半導体層１１上に形成されている。ソース電極１２ａ及びドレイン電極１２ｂは、ダイヤモンド半導体層１１との密着性を確保するため、エッチング剤やレジスト剥離剤又はレジストアッシング用酸素プラズマ等に晒されたことが無い状態のダイヤモンド半導体層１１上に形成されていることが好ましい。ソース電極１２ａ及びドレイン電極１２ｂは、ダイヤモンド半導体層１１の水素終端部１１ａと直接接する（オーミック接触する）ように配設されている。ソース電極１２ａ及びドレイン電極１２ｂは、例えば、ダイヤモンド半導体層１１上に金属層を成膜（例えば、蒸着、スパッタ）し、金属層上にソース電極／ドレイン電極形成用のレジストを形成して当該レジストをマスクとしてエッチングし、レジストを除去することにより形成することができる。ソース電極１２ａとドレイン電極１２ｂとの間の距離であるソースドレイン間距離Ｌ_ＳＤは、高周波帯（例えば、遮断周波数５０～１００ＧＨｚ）で動作させることを考慮すると、１００ｎｍ未満であることが好ましい。なお、ソースドレイン間距離Ｌ_ＳＤの下限は、ＦＥＴとして機能する限界距離である。ソース電極１２ａ及びドレイン電極１２ｂの厚さは、高周波帯で動作させることを考慮すると、１００ｎｍ未満であることが好ましく、所望のＲＦ（Radio Frequency）特性を得ることを考慮すると、５０ｎｍ未満であることが好ましく、さらなる高周波帯（例えば、遮断周波数１００ＧＨｚ超）で動作させることを考慮すると、２５ｎｍ未満であることが好ましい。なお、ソース電極１２ａ及びドレイン電極１２ｂの厚さの下限は、臨界膜厚である（下限が示されていない他の厚さについても同様）。

【0023】

ゲート電極１４ａには、例えば、Ａｌ、Ａｕ、Ｔｉ、Ｍｏ、Ｃｒ、Ｒｕ、Ｃｕ、Ｐｂ、Ｚｎ、Ｐｔのいずれかの単層構造又は任意の組み合わせの積層構造からなる金属膜を用いることができる。ゲート電極１４ａは、例えば、ダイヤモンド半導体層１１上に、ゲート電極形成用のレジストを形成し、当該レジストをマスクとして、セルフアライン法により、ダイヤモンド半導体層１１上にゲート電極１４ａ用の金属膜を成膜（例えば、蒸着、スパッタ）し、その後、レジスト、及びその上にある金属膜をリフトオフすることで、形成することができる。図２のようにゲート電極１４ａと水素終端部１１ａとの間にゲート絶縁膜１３ａを形成する場合、ゲート絶縁膜１３ａには、例えば、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＨｆＯ_２、ＡｌＮ、ＢＮ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＷＯ_３、ＣａＦ_２、ＬａＦ_３、及びＭｇＦ_２のいずれかの単層構造又は任意の組み合わせの積層構造からなる絶縁膜を用いることができ、パッシベーション膜１５との組み合せ、及び、キャリア移動度の向上（６０～３８００ｃｍ／Ｖｓ）を考慮して、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意の組み合わせの積層構造からなる絶縁膜を用いることができる。なお、キャリア移動度の向上（６０～３８００ｃｍ／Ｖｓ）を考慮して、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意の組み合わせの積層構造からなる絶縁膜を用いることも、本発明を活用したデバイスの応用先によっては有用である。ゲート絶縁膜１３ａは、例えば、上記のゲート電極１４ａの形成方法において、ゲート電極１４ａ用の金属膜を成膜する前に、所定の原料ガスを用いてＣＶＤ法によりゲート絶縁膜１３ａ用の絶縁膜を成膜し、リフトオフの際にレジストと金属膜の間にある絶縁膜もリフトオフすることで、形成することができる。ゲート電極１４ａの厚さは、ゲート長のサイズを考慮して、１００ｎｍ未満とすることが望ましい。

【0024】

ゲート電極１４ａの幅であるゲート長は、周波数特性の向上（チャネルを走行するキャリアの走行時間の短縮）のため、１００ｎｍ未満とすることが望ましく、さらなる高周波帯（例えば、遮断周波数１００ＧＨｚ超）で動作させることを考慮すると、６０ｎｍ未満であることが好ましく、所望のＲＦ（Radio Frequency）特性を得ることを考慮すると、５０ｎｍ未満であることが好ましい。なお、ゲート長の下限は、ＦＥＴとして機能する限界長さである。なお、ゲート長の微細化が進むほどに、ゲート電極１４ａとダイヤモンド半導体層１１との接触性が低下して、抵抗成分が発生したり、断裂して素子が破壊されたりすることが起きやすくなるので、ゲート長を１００ｎｍ未満にする場合、ゲート電極１４ａを、以下のようなパッシベーション膜１５で覆うことが望ましい。

【0025】

パッシベーション膜１５には、例えば、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＨｆＯ_２、ＡｌＮ、ＢＮ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＷＯ_３、ＣａＦ_２、ＬａＦ_３、及びＭｇＦ_２のいずれかの単層構造又は任意の組み合わせの積層構造からなる絶縁膜を用いることができ、キャリア移動度の向上、及び、プロセスにおける加工性を考慮して、Ｆ（フッ素）を含む絶縁材料、例えば、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれか又は任意に組み合わせたものを用いることができる。パッシベーション膜１５は、大気中のイオン、電子、ラジカル等の成分による電気的特性の劣化を防ぐため、少なくとも素子領域２の全体を覆って保護することが望ましい。パッシベーション膜１５の厚さは、ゲート電極１４ａとダイヤモンド半導体層１１との接触性、及び、ソース電極１２ａ及びドレイン電極１２ｂとダイヤモンド半導体層１１との接触性を確保することを考慮して、１００ｎｍ以上であることが好ましく、パッシベーション膜１５の上面の平坦性又は平坦加工性を考慮して、３００ｎｍ以上であることが好ましい。

【0026】

プラグ１６ａ、１６ｂには、例えば、Ａｕ、Ｒｕ、Ａｌ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｐｂ、Ｚｎ、Ｐｔ及びＷのいずれかの単層構造又は任意の組み合わせの積層構造からなる金属を用いることができ、ソース電極１２ａ及びドレイン電極１２ｂと接触する層でソース電極１２ａ及びドレイン電極１２ｂの金属とは異なる金属を用いることが好ましい。

【0027】

ソース電極１２ａ及びドレイン電極１２ｂは、プラグ１６ａ、１６ｂのゲート電極１４ａ側の端面よりもゲート電極１４ａ側に延在した（はみ出した）延在部１７ａ、１７ｂを有する。延在部１７ａ、１７ｂの長さＬ_ｅｘｔ（プラグ１６ａ、１６ｂのゲート電極１４ａ側の端面から延在部１７ａ、１７ｂの先端面までの長さ）は、高周波帯で動作させることを考慮すると、２００ｎｍ未満であることが好ましく、高周波帯で動作させるときのソース電極１２ａ及びドレイン電極１２ｂの各厚さとの兼ね合いを考慮すると、１００ｎｍ未満であることが好ましく、所望のＲＦ特性を得ることを考慮すると、５０ｎｍ未満であることが好ましい（０ｎｍでもよい）。

【0028】

次に、形態１に係るダイヤモンドＦＥＴの製造方法について図面を用いて説明する。図３～図６は、形態１に係るダイヤモンドＦＥＴの製造方法の一例を模式的に示した工程断面図である。

【0029】

まず、ダイヤモンド基板１０上にダイヤモンド半導体層１１を成膜する（図３（Ａ）参照）。ダイヤモンド半導体層１１は、例えば、マイクロ波プラズマＣＶＤ装置を用いて、不純物の添加がない水素及びメタンガスを原料（水素に対するメタンの容積比率０．５％）にして、ダイヤモンド基板１０上にダイヤモンド結晶を化学気相成長させて成膜することができる。このようにして成膜されたダイヤモンド半導体層１１は、（００１）面（上面）に水素終端部１１ａを有する水素終端ダイヤモンドである。

【0030】

次に、ダイヤモンド半導体層１１上に金属層１２を成膜する（図３（Ｂ）参照）。金属層１２は、例えば、ＲＦスパッタにより、ダイヤモンド半導体層１１上に所定の金属（例えば、金）を堆積させて成膜することができる。

【0031】

次に、金属層１２上の素子領域２を覆うレジスト２０を形成し、レジスト２０をマスクとして、ダイヤモンド半導体層１１が露出するまで、金属層１２をエッチングする（図３（Ｃ）参照）。レジスト２０は、例えば、リソグラフィ法によって形成することができる。金属層１２のエッチングには、例えば、ウェットエッチング剤を用いて行うことができる。

【0032】

次に、レジスト２０をマスクとして、オゾン処理して、ダイヤモンド半導体層１１における素子領域２以外の領域の水素終端部１１ａを選択的に消滅させる（図３（Ｄ）参照）。これにより、ダイヤモンド半導体層１１における素子領域２以外の領域（酸素終端部となった領域）が高抵抗になり、素子間を電気的に絶縁させることができる。

【0033】

次に、金属層１２上のレジスト（図３（Ｄ）の２０）を除去する（図４（Ａ）参照）。レジスト２０は、例えば、レジスト剥離剤、アッシングにより除去することができる。レジスト２０を除去した後、洗浄を行う。

【0034】

次に、金属層１２を含むダイヤモンド半導体層１１上に、ゲート電極形成用兼ソース電極／ドレイン電極形成用の開口部２１ａを有するレジスト２１を形成する（図４（Ｂ）参照）。レジスト２１は、例えば、リソグラフィ法によって形成することができる。

【0035】

次に、レジスト２１をマスクとして、開口部２１ａから露出した金属層（図４（Ｂ）の１２）をエッチングし、アンダーエッチングによって金属層１２をソース電極１２ａとドレイン電極１２ｂとに分離させ、続いて、サイドエッチングによりソース電極１２ａ及びドレイン電極１２ｂの端面間の間隔を開口部２１ａの幅よりも広くさせる（図４（Ｃ）参照）。金属層１２のエッチングには、例えば、ウェットエッチング剤を用いて行うことができる。

【0036】

次に、レジスト２１を含むダイヤモンド半導体層１１上に、金属層１４及びゲート電極１４ａを成膜する（図５（Ａ）参照）。言い換えると、レジスト２１をそのまま利用したセルフアラインプロセスにより、レジスト２１の開口部２１ａの領域にあるダイヤモンド半導体層１１上にゲート電極１４ａを形成する。金属層１４及びゲート電極１４ａは、例えば、スパッタリング法により成膜することができる。

【0037】

次に、レジスト（図５（Ａ）の２１）、及び、その上の金属層（図５（Ａ）の１４）を除去する（図５（Ｂ）参照）。レジスト２１、及び、その上の金属層１４は、例えば、レジスト剥離剤を用いてリフトオフすることにより除去することができる。レジスト２１を除去した後、洗浄を行う。

【0038】

次に、所定の原料ガスを用いてＣＶＤ法により、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを含むダイヤモンド半導体層１１上に、パッシベーション膜１５を成膜し、ＣＭＰ（Chemical Mechanical Polishing）法によりパッシベーション膜１５の上面を平坦化し、その後、平坦化されたパッシベーション膜１５上に、プラグ形成用の開口部２２ａ、２２ｂを（ゲート電極用の開口部は図示せず）有するレジスト２２を形成する（図５（Ｃ）参照）。レジスト２１は、例えば、リソグラフィ法によって形成することができる。なお、パッシベーション膜１５の平坦化は必須でなく、平坦化の方法もＣＭＰ法に限定されない。

【0039】

次に、レジスト２２をマスクとして、開口部２２ａ、２２ｂ（ゲート電極用の開口部は図示せず）から露出するパッシベーション膜１５を、ソース電極１２ａ、ドレイン電極１２ｂ及びゲート電極１４ａが現れるまでエッチングすることにより、コンタクトホール１５ａ、１５ｂ（ゲート電極上のコンタクトホールは図示せず）を形成する（図６（Ａ）参照）。パッシベーション膜１５のエッチングは、例えば、ドライエッチング法で行うことができる。

【0040】

次に、パッシベーション膜１５上のレジスト（図６（Ａ）の２２）を除去する（図６（Ｂ）参照）。レジスト２２は、例えば、レジスト剥離剤を用いて除去することができる。レジスト２２を除去した後、洗浄を行う。

【0041】

次に、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを含むパッシベーション膜１５上に、コンタクトホール１５ａ、１５ｂ（ゲート電極上のコンタクトホールは図示せず）を埋め込むように、金属層１６（例えば、Ｔｉ上にＡｕを積層した金属層）を成膜する（図６（Ｃ）参照）。金属層１６は、例えば、ＲＦスパッタ法、蒸着法により成膜することができる。

【0042】

次に、ＣＭＰ法によりパッシベーション膜１５の上面が全面的に現れるまで金属層１６を研摩除去して平坦化することにより、プラグ１６ａ、１６ｂ（ゲート電極上のプラグは図示せず）を形成する（図１参照）。その後、ダイヤモンドＦＥＴ１の大きさに応じて、プラグ１６ａ、１６ｂを含むパッシベーション膜１５上に多層配線構造体（図示せず）を形成するようにしてもよい。なお、上部にパッド（図示せず）を有するプラグ１６ａ、１６ｂを形成する場合は、リソグラフィ法及びエッチング法を用いてパッド付のプラグ１６ａ、１６ｂ（コンタクトパッド）を形成することができる。また、プラグ１６ａ、１６ｂがない構成であってもよい。

【0043】

次に、形態１に係るダイヤモンドＦＥＴのサンプルの特性及び状態について説明する。図７は、形態１に係るダイヤモンドＦＥＴの所定のゲート電圧ごとのドレイン電圧とドレイン電流との関係を模式的に示したグラフである。図８は、形態１に係るダイヤモンドＦＥＴのドレイン電圧－６Ｖのときのゲート電圧とドレイン電流との関係を模式的に示したグラフである。

【0044】

形態１に係るダイヤモンドＦＥＴのサンプル（図１参照）は、以下のようにして得た。まず、ダイヤモンド基板１０（４ｍｍ×４ｍｍ×０．５ｍｍ）上に、水素終端部１１ａを有するダイヤモンド半導体層１１（厚さ１００ｎｍ）を成膜（ＣＶＤ法）した、次に、水素終端部１１ａ上に、ソース電極／ドレイン電極用の金属層（Ａｕ、厚さ９０ｎｍ；図３（Ｂ）の１２に相当）を成膜（電子ビーム真空蒸着装置：エイコー・エンジニアリング社製ＮＰＦ０２３使用、蒸着温度１００℃以下）し、当該金属層１２上にレジスト（図３（Ｃ）の２０に相当；２００μｍ四方）を形成し、当該レジスト２０をマスクとして金属層１２をエッチングした。次に、レジスト（図３（Ｄ）の２０に相当）をそのまま用いて、オゾン処理して、ダイヤモンド半導体層１１における素子領域２以外の領域の水素終端部１１ａを選択的に消滅させ、当該レジストを除去し、洗浄した。次に、ソース電極／ドレイン電極用のＡｕ電極（図４（Ｂ）の１２に相当）を含むダイヤモンド半導体層１１上に、ゲート電極形成用兼ソース電極／ドレイン電極形成用の開口部（幅８０ｎｍ）を有するレジスト（図４（Ｂ）の２１に相当）を形成し、当該レジスト２１をマスクとして、開口部から露出した金属層（図４（Ｂ）の１２に相当）をエッチングして、ソース電極１２ａ及びドレイン電極１２ｂを形成した。次に、ゲート電極形成用兼ソース電極／ドレイン電極形成用のレジスト（図５（Ａ）の２１に相当）を含むダイヤモンド半導体層１１上に、金属層（図５（Ａ）の１４）及びゲート電極１４ａを成膜（スパッタ）し、当該レジスト２１、及び、その上の金属層１４をリフトオフし、洗浄した。次に、所定の原料ガスを用いてＣＶＤ法により、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａを含むダイヤモンド半導体層１１上に、パッシベーション膜１５（厚さ１００～１０００ｎｍ）を成膜し、ＣＭＰ法によりパッシベーション膜１５の上面を平坦化し、その後、平坦化されたパッシベーション膜１５上に、プラグ形成用の開口部を有するレジスト（図５（Ｃ）の２２に相当）を形成した。次に、レジスト（図６（Ａ）の２２に相当）をマスクとして、開口部から露出するパッシベーション膜１５を、ソース電極１２ａ、ドレイン電極１２ｂ及びゲート電極１４ａが現れるまでエッチングすることにより、コンタクトホール１５ａ、１５ｂ（ゲート電極上のコンタクトホールは図示せず）を形成し、その後、パッシベーション膜１５上のレジスト（図６（Ａ）の２２に相当）を除去し、洗浄した。次に、ソース電極１２ａ、ドレイン電極１２ｂ及びゲート電極１４ａを含むパッシベーション膜１５上に、コンタクトホール１５ａ、１５ｂ（ゲート電極上のコンタクトホールは図示せず）を埋め込むように、金属層（図６（Ｃ）の１６に相当）を成膜（スパッタ）し、その後、ＣＭＰ法によりパッシベーション膜１５の上面が全面的に現れるまで金属層１６を研摩除去して平坦化することにより、プラグ１６ａ、１６ｂ（ゲート電極上のプラグは図示せず）を形成し、サンプルを得た。厚さや長さは、走査電子顕微鏡（日立ハイテクノロジーズ製：Ｓ－４８００）を用いて測定し、補助的に、触針式段差計（ケーエルエー・テンコール社製：Ａｌｐｈａ－Ｓｔｅｐ ＩＱ）で測定した。また、電気的特性の測定では、プローバ（ハイブリッジ社製、超高真空マイクロプローバー：ＨＵＭＰ－１００）、及び、半導体パラメータアナライザ（アジレント社製、Ｂ１５０５Ａ）を用いた。

【0045】

上記サンプルのゲート電極の接触性について、１日１回の測定（毎回測定用針を接触しなおす）を１ヶ月間実施したが、ソース電極１２ａ、ドレイン電極１２ｂ、及びゲート電極１４ａの剥離などは起きなかった。また、ＣａＦ_２厚さも１００ｎｍ以上において、ゲート電極の接触安定化効果が高いことを確認した。また、ミリ波帯以上（３０ＧＨｚ以上）の高周波動作に不可欠であるゲート長１００ｎｍ未満の領域において効果的であった。さらに、さらなる高周波動作を狙ったゲート長５０～６０ｎｍの領域において、ゲート電極の接触性の安定化は特に顕著であった。

【0046】

上記サンプルの移動度について、電流電圧特性から計算される上記サンプルの移動度は、同設計のパッシベーション膜がＡｌ_２Ｏ_３のダイヤモンドＦＥＴと比較して、２倍以上に向上したことを確認した。

【0047】

上記サンプルの電気的特性について、同設計のパッシベーション縁膜のないダイヤモンドＦＥＴと比較して、大気中の成分による、素子の電気的特性への影響が抑えられていた。また、１ヶ月間放置後に再測定したが、上記サンプルは、最大電流値、トランスコンダクタンス、閾値電圧・漏れ電流の変化が全て４０％未満であった。

【0048】

所定のゲート電圧（－２～＋３Ｖ）ごとのドレイン電流Ｉ_Ｄ－ドレイン電圧Ｖ_Ｄ特性は図７のようになり、ドレイン電圧－６Ｖのときのドレイン電流Ｉ_Ｄ－ゲート電圧Ｖ_G特性は図８のようになった。なお、図７及び図８において電流値は絶対値に変更されている。

【0049】

形態１によれば、パッシベーション膜１５でゲート電極１４ａを覆うことで、ゲート長を１００ｎｍ未満に微細化したときにもゲート電極１４ａとダイヤモンド半導体層１１との接触性（ゲート絶縁膜１３ａはある場合はゲート電極１４ａとゲート絶縁膜１３ａとの接触性、及び、ゲート絶縁膜１３ａとダイヤモンド半導体層１１との接触性）を確保することに貢献することができる。その結果、製造時の歩留まりを向上させることができ、安定的に製造することができる。また、長期間使用しても、ダイヤモンドＦＥＴ１の電気的特性を安定化させることができる。

【0050】

また、形態１によれば、パッシベーション膜１５でソース電極１２ａ及びドレイン電極１２ｂを覆うことで、ソースドレイン間距離のバラツキを抑えるためにソース電極１２ａ及びドレイン電極１２ｂの厚さを１００ｎｍ未満にしても、ソース電極１２ａ及びドレイン電極１２ｂとダイヤモンド半導体層１１との接触性を確保することができ、素子破壊や電気特性劣化を防止することができる。

【0051】

また、形態１によれば、パッシベーション膜１５でダイヤモンド半導体層１１のチャネルを保護しているので、大気中のイオン、電子、ラジカル等の成分による素子領域２の表面への影響（構造や吸着物の変化等）が低減され、電気的特性を安定化させることができ、耐久性も向上させることができる。

【0052】

また、形態１によれば、ダイヤモンド半導体層１１のチャネルをフッ素系の絶縁材料を用いたパッシベーション膜１５で保護することで、チャネル部分の抵抗の増大の影響が抑えられ、信頼性や電気的特性を向上させることができる。

【0053】

また、形態１によれば、ＭＩＳＦＥＴ構造において、チャネル部分をフッ素系の絶縁材料を用いたパッシベーション膜１５及びゲート絶縁膜１３ａで覆うことで、例えば、Ａｌ_２Ｏ_３に代表される酸化膜などを用いたパッシベーション膜及びゲート絶縁膜で覆った場合と比べて、移動度を向上させることができ、トランスコンダクタンスを向上させることができ、高周波特性を向上させることができる。なお、Ａｌ_２Ｏ_３等の酸化膜をゲート絶縁膜やパッシベーション膜に用いることで信頼性の高いＭＩＳＦＥＴを製造することが可能であるが、Ａｌ_２Ｏ_３等の酸化膜を用いたＭＩＳＦＥＴでは、電荷が界面に近いためクーロン散乱によりキャリア移動度が低いため、トランスコンダクタンスの向上が困難であり、高周波特性の向上が難しい。

【0054】

また、形態１によれば、パッシベーション膜１５にフッ素系の絶縁材料を用いることで、酸化膜の絶縁材料を用いたプロセスよりも、電気的特性、安全性を向上させることができる。つまり、Ａｌ_２Ｏ_３等の酸化膜の絶縁材料ではＡＬＤ（Atomic Layer Deposition）プロセスによるチャネル部の表面の劣化が大きいが、フッ素系の絶縁材料の場合、抵抗加熱蒸着で成膜することができ、チャネル部の表面の劣化を抑えることができる。なお、半導体デバイスプロセス工程ではフッ酸処理による洗浄・ウェットエッチングが非常に有用であるが、Ａｌ_２Ｏ_３等の酸化膜はフッ酸に溶けてしまうため、こうした洗浄・プロセスが不可能である。一方、フッ素系のパッシベーション膜を使用する素子ならば、こうした洗浄・プロセスが可能であり、プロセスの選択肢が広まり、より高効率で素子作製が可能になる。

【0055】

また、形態１によれば、ソース電極１２ａ及びドレイン電極１２ｂの形成に用いたレジスト２１をゲート電極１４ａの形成にも用いていたセルフアライン法を用いてゲート電極１４ａを形成しているので、ソース電極１２ａ及びドレイン電極１２ｂ対するゲート電極１４ａの位置合わせが不要になり、ゲート長が１００ｎｍ未満の微細なダイヤモンドＦＥＴ１を安定的に形成することができる。

【0056】

さらに、形態１によれば、ハンドリングが困難な小型のダイヤモンド基板１０であっても、セルフアラインプロセスによって、歩留り、信頼性、及び、金とダイヤモンド半導体層との密着性を確保しつつ、４００℃の高温な環境、５００Ｖの高電圧な環境、放射線環境等の過酷環境でも、安定して動作する高性能な素子を得ることができる。

【0057】

［形態２］
形態２に係るダイヤモンドＦＥＴについて図面を用いて説明する。図９は、形態２に係るダイヤモンドＦＥＴの構成の一例を模式的に示した断面図である。

【0058】

ダイヤモンドＦＥＴ１は、ダイヤモンド半導体層１１と、ゲート電極１４ａと、パッシベーション膜１５と、を備える。ゲート電極１４ａは、ダイヤモンド半導体層１１上に配設されるとともに、ゲート長が１００ｎｍ未満である。パッシベーション膜１５は、ゲート電極１４ａを含むダイヤモンド半導体層１１の少なくとも素子領域を覆う。

【0059】

形態２によれば、パッシベーション膜１５でゲート電極１４ａを覆うことで、ゲート長を１００ｎｍ未満に微細化したときにもゲート電極１４ａとダイヤモンド半導体層１１との接触性を確保することに貢献することができる。

【0060】

上記形態の一部または全部は以下の付記のようにも記載され得るが、以下には限られない。

【0061】

［付記１］
ダイヤモンド半導体層と、
前記ダイヤモンド半導体層上に配設されるとともに、ゲート長が１００ｎｍ未満であるゲート電極と、
前記ゲート電極を含む前記ダイヤモンド半導体層の少なくとも素子領域を覆うパッシベーション膜と、
を備える、ダイヤモンドＦＥＴ。
［付記２］
前記ゲート長が６０ｎｍ未満である、付記１記載のダイヤモンドＦＥＴ。
［付記３］
前記ゲート長が５０ｎｍ未満である、付記１又は２記載のダイヤモンドＦＥＴ。
［付記４］
前記パッシベーション膜は、フッ素を含有する絶縁材料からなる、付記１乃至３のいずれか一に記載のダイヤモンドＦＥＴ。
［付記５］
前記パッシベーション膜は、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意に組み合わせた積層構造からなる、付記１乃至４のいずれか一に記載のダイヤモンドＦＥＴ。
［付記６］
前記パッシベーション膜の厚さは、１００ｎｍ以上である、付記１乃至５のいずれか一に記載のダイヤモンドＦＥＴ。
［付記７］
前記ゲート電極は、前記ダイヤモンド半導体層にショットキー接触している、付記１乃至６のいずれか一に記載のダイヤモンドＦＥＴ。
［付記８］
前記ゲート電極と前記ダイヤモンド半導体層との間に介在するゲート絶縁膜を備える、付記１乃至６のいずれか一に記載のダイヤモンドＦＥＴ。
［付記９］
前記ゲート絶縁膜は、ＣａＦ_２、ＬａＦ_３、ＭｇＦ_２のいずれかの単層構造又は任意に組み合わせた積層構造からなる、付記８記載のダイヤモンドＦＥＴ。
［付記１０］
前記ダイヤモンド半導体層上における前記ゲート電極の両側に間隔をあけて配設されるとともに、厚さが１００ｎｍ未満であり、前記パッシベーション膜に覆われているソース電極及びドレイン電極を備える、付記１乃至９のいずれか一に記載のダイヤモンドＦＥＴ。
［付記１１］
キャリア移動度が６０ｃｍ／Ｖｓ以上かつ３８００ｃｍ／Ｖｓ以下である、付記１乃至１０のいずれか一に記載のダイヤモンドＦＥＴ。
［付記１２］
付記１乃至１１のいずれか一に記載のダイヤモンドＦＥＴを備える電気機械器具。
［付記１３］
ダイヤモンド半導体層上にゲート長が１００ｎｍ未満であるゲート電極を形成する工程と、
前記ゲート電極を含む前記ダイヤモンド半導体層上にパッシベーション膜を成膜する工程と、
を含む、ダイヤモンドＦＥＴの製造方法。

【0062】

なお、上記の特許文献、非特許文献の各開示は、本書に引用をもって繰り込み記載されているものとし、必要に応じて本発明の基礎ないし一部として用いることが出来るものとする。本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択（必要により不選択）が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。さらに、上記引用した文献の各開示事項は、必要に応じ、本願発明の趣旨に則り、本願発明の開示の一部として、その一部又は全部を、本書の記載事項と組み合わせて用いることも、本願の開示事項に含まれる（属する）ものと、みなされる。

【符号の説明】

【0063】

１ ダイヤモンドＦＥＴ
２ 素子領域
１０ ダイヤモンド基板
１１ ダイヤモンド半導体層
１１ａ 水素終端部
１２ 金属層
１２ａ ソース電極
１２ｂ ドレイン電極
１３ 絶縁層
１３ａ ゲート絶縁膜
１４ 金属層
１４ａ ゲート電極
１５ パッシベーション膜
１５ａ、１５ｂ コンタクトホール
１６ 金属層
１６ａ、１６ｂ プラグ
１７ａ、１７ｂ 延在部
２０、２１、２２ レジスト
２１ａ、２２ａ、２２ｂ 開口部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】