特開 2025-7777 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025007777

(43)【公開日】2025-01-17

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H10D 1/47 20250101AFI20250109BHJP

   H10D 89/00 20250101ALI20250109BHJP

【ＦＩ】

H01L27/04 P

H01L27/04 E

H01L27/04 T

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023109397

(22)【出願日】2023-07-03

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】杉江 尚

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AR01

5F038AR09

5F038AR21

5F038AR30

5F038AV10

5F038AV18

5F038DT08

5F038DT12

5F038DT16

(57)【要約】

【課題】電圧変調の影響を低減した抵抗分圧回路を提供する。
【解決手段】半導体集積回路１００は、抵抗分圧回路６００を備える。第１分圧抵抗Ｒｄ１は、第１端子Ｐ１と第３端子Ｐ３の間に接続され、第２分圧抵抗Ｒｄ２は、第２端子Ｐ２と第３端子Ｐ３の間に接続される。第１バイアス抵抗Ｒｂ１および第２バイアス抵抗Ｒｂ２は、第１端子Ｐ１と第２端子Ｐ２の間に直列に接続される。第１バイアス抵抗Ｒｂ１は、抵抗値が等しい２つの第１抵抗要素ｒ１を含み、２つの第１抵抗要素ｒ１のウェルおよび第１分圧抵抗Ｒｄ１のウェルには、２つの第１抵抗要素ｒ１の接続ノードの電圧Ｖｂ１が供給される。第２バイアス抵抗Ｒｂ２も第１バイアス抵抗Ｒｂ１と同様である。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１端子の電圧と第２端子の電圧を分圧した電圧を第３端子に発生する抵抗分圧回路を備え、
前記抵抗分圧回路は、
前記第１端子と前記第３端子の間に接続された第１分圧抵抗と、
前記第２端子と前記第３端子の間に接続された第２分圧抵抗と、
前記第１端子と前記第２端子の間に直列に接続された第１バイアス抵抗および第２バイアス抵抗と、
を備え、
前記第１バイアス抵抗は、抵抗値が等しい２つの第１抵抗要素を含み、前記２つの第１抵抗要素のウェルおよび前記第１分圧抵抗のウェルに、前記２つの第１抵抗要素の接続ノードの電圧が供給され、
前記第２バイアス抵抗は、抵抗値が等しい２つの第２抵抗要素を含み、前記２つの第２抵抗要素のウェルおよび前記第２分圧抵抗のウェルに、前記２つの第２抵抗要素の接続ノードの電圧が供給される、半導体集積回路。

【請求項2】

前記第１分圧抵抗および前記第２分圧抵抗の少なくとも一方はトリミング可能である、請求項１に記載の半導体集積回路。

【請求項3】

前記第１分圧抵抗、前記第２分圧抵抗、前記第１バイアス抵抗、前記第２バイアス抵抗は、ポリ抵抗である、請求項１または２に記載の半導体集積回路。

【請求項4】

前記第１分圧抵抗、前記第２分圧抵抗、前記第１バイアス抵抗、前記第２バイアス抵抗は、拡散抵抗である、請求項１または２に記載の半導体集積回路。

【請求項5】

前記２つの第１抵抗要素のウェルは独立しており、
前記２つの第２抵抗要素のウェルは独立している、請求項１または２に記載の半導体集積回路。

【請求項6】

前記２つの第１抵抗要素のウェルは共通であり、
前記２つの第２抵抗要素のウェルは共通である、請求項１または２に記載の半導体集積回路。

【請求項7】

オペアンプをさらに備え、
前記オペアンプと前記抵抗分圧回路は、差動アンプ回路を構成する、請求項１または２に記載の半導体集積回路。

【請求項8】

前記第３端子の電圧をしきい値電圧と比較する電圧コンパレータをさらに備え、
前記電圧コンパレータと前記抵抗分圧回路は、電圧監視回路を構成する、請求項１または２に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に形成される抵抗に関する。

【背景技術】

【0002】

半導体集積回路の重要な構成要素のひとつに抵抗がある。抵抗の種類はさまざまであり、用途に応じて、ポリ抵抗、拡散抵抗、メタル抵抗などが使用される。

【0003】

半導体基板に形成される抵抗は、それに印加される電圧に応じて、抵抗値がわずかに変化する。これを電圧変調という。電圧変調は、１０Ｖを超える大きな電圧を印加してせいぜい０．１％あるいはそれ以下のオーダーであるため、多くの用途で問題となることはない。
［概要］

【0004】

しかしながら、高精度が要求される回路では、わずかな電圧変調による抵抗値の変動が、回路の特性を大きく悪化させる。抵抗を利用して抵抗分圧回路を形成する場合には、抵抗値の変動によって分圧比が変化してしまう。

【0005】

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電圧変調の影響を低減した抵抗分圧回路の提供にある。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態に係る抵抗分圧回路を備える半導体集積回路の回路図である。

【図2】図２は、抵抗の断面図である。

【図3】図３は、比較技術に係る抵抗を備える半導体集積回路の断面図である。

【図4】図４は、実施形態に係る抵抗および比較技術に係る抵抗の抵抗値のシミュレーション結果を示す図である。

【図5】図５は、図４のシミュレーションに用いた回路図である。

【図6】図６は、変形例に係る抵抗を備える半導体集積回路の断面図である。

【図7】図７は、増幅回路の回路図である。

【図8】図８は、実施形態に係る増幅回路の回路図である。

【図9】図９は、比較技術に係る増幅回路の回路図である。

【図10】図１０は、電圧監視回路の回路図である。［詳細な説明］

【0007】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0008】

一実施形態に係る半導体集積回路は、第１端子の電圧と第２端子の電圧を分圧した電圧を第３端子に発生する抵抗分圧回路を備える。抵抗分圧回路は、第１端子と第３端子の間に接続された第１分圧抵抗と、第２端子と第３端子の間に接続された第２分圧抵抗と、第１端子と第２端子の間に直列に接続された第１バイアス抵抗および第２バイアス抵抗と、を備える。第１バイアス抵抗は、抵抗値が等しい２つの第１抵抗要素を含み、２つの第１抵抗要素のウェルおよび第１分圧抵抗のウェルに、２つの第１抵抗要素の接続ノードの電圧が供給され、第２バイアス抵抗は、抵抗値が等しい２つの第２抵抗要素を含み、２つの第２抵抗要素のウェルおよび第２分圧抵抗のウェルに、２つの第２抵抗要素の接続ノードの電圧が供給される。

【0009】

この構成において、第１バイアス抵抗と第２バイアス抵抗は、抵抗のウェルに電圧を供給するバイアス回路として機能する。この構成によると、１個の抵抗を２つの抵抗要素に分割して形成し、それぞれの抵抗要素のウェルに、中点電圧に相当する電圧を印加することにより、電圧変調の影響を低減できる。

【0010】

一実施形態において、第１分圧抵抗および第２分圧抵抗の少なくとも一方はトリミング可能であってもよい。

【0011】

一実施形態において、第１分圧抵抗、第２分圧抵抗、第１バイアス抵抗、第２バイアス抵抗は、ポリ抵抗であってもよい。

【0012】

一実施形態において、第１分圧抵抗、第２分圧抵抗、第１バイアス抵抗、第２バイアス抵抗は、拡散抵抗であってもよい。

【0013】

一実施形態において、２つの第１抵抗要素のウェルは独立しており、２つの第２抵抗要素のウェルは独立していてもよい。

【0014】

一実施形態において、２つの第１抵抗要素のウェルは共通であり、２つの第２抵抗要素のウェルは共通であってもよい。

【0015】

一実施形態において、半導体集積回路は、オペアンプをさらに備えてもよい。オペアンプと抵抗分圧回路は、差動アンプ回路を構成してもよい。

【0016】

一実施形態において、半導体集積回路は、第３端子の電圧をしきい値電圧と比較する電圧コンパレータをさらに備えてもよい。電圧コンパレータと抵抗分圧回路は、電圧監視回路を構成してもよい。

【0017】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0018】

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0019】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0020】

図１は、実施形態に係る抵抗分圧回路６００を備える半導体集積回路１００の回路図である。抵抗分圧回路６００は、第１端子Ｐ１、第２端子Ｐ２、第３端子Ｐ３を有し、第１端子Ｐ１の電圧Ｖ１と第２端子Ｐ２の電圧Ｖ２を分圧し、分圧後の電圧Ｖ３を第３端子Ｐ３に発生する。

【0021】

抵抗分圧回路６００は、第１分圧抵抗Ｒｄ１、第２分圧抵抗Ｒｄ２、第１バイアス抵抗Ｒｂ１、第２バイアス抵抗Ｒｂ２を備える。

【0022】

第１分圧抵抗Ｒｄ１は、第１端子Ｐ１と第３端子Ｐ３の間に接続され、第２分圧抵抗Ｒｄ２は、第２端子Ｐ２と第３端子Ｐ３の間に接続される。言い換えると、第１分圧抵抗Ｒｄ１と第２分圧抵抗Ｒｄ２は、第１端子Ｐ１と第２端子Ｐ２の間に直列に接続されており、第１分圧抵抗Ｒｄ１と第２分圧抵抗Ｒｄ２の接続ノードが、第３端子Ｐ３となっている。

【0023】

第３端子Ｐ３の電圧Ｖ３は、式（１）で表される。
Ｖ３＝（Ｖ１×Ｒｄ２＋Ｖ２×Ｒｄ１）／（Ｒｄ１＋Ｒｄ２） …（１）

【0024】

第１バイアス抵抗Ｒｂ１と第２バイアス抵抗Ｒｂ２は、バイアス回路６１０を構成する。第１バイアス抵抗Ｒｂ１および第２バイアス抵抗Ｒｂ２は、第１端子Ｐ１と第２端子Ｐ２の間に直列に接続され、第１分圧抵抗Ｒｄ１および第２分圧抵抗Ｒｄ２に対して並列に接続されている。第１バイアス抵抗Ｒｂ１と第２バイアス抵抗Ｒｂ２の比は、第１分圧抵抗Ｒｄ１と第２分圧抵抗Ｒｄ２の比と等しい。
Ｒｂ１：Ｒｂ２＝Ｒｄ１：Ｒｄ２ …（２）

【0025】

第１バイアス抵抗Ｒｂ１は、抵抗値が等しく、直列に接続された２つの第１抵抗要素（サブ抵抗ともいう）ｒ１を含む。第２バイアス抵抗Ｒｂ２は、抵抗値が等しく直列に接続された２つの第２抵抗要素ｒ２を含む。

【0026】

図１において、各抵抗（抵抗要素）を囲む矩形は、ウェルを表している。本実施形態では、第１バイアス抵抗Ｒｂ１の２つの抵抗要素ｒ１は共通のウェルに形成される。同様に、第２バイアス抵抗Ｒｂ２の２つの抵抗要素ｒ２は共通のウェルに形成される。

【0027】

２つの第１抵抗要素ｒ１のウェルおよび第１分圧抵抗Ｒｄ１のウェルには、２つの第１抵抗要素ｒ１の接続ノードの電圧（第１バイアス電圧という）Ｖｂ１が供給されている。２つの第２抵抗要素ｒ２のウェルおよび第２分圧抵抗Ｒｄ２のウェルには、２つの第２抵抗要素ｒ２の接続ノードの電圧（第２バイアス電圧という）Ｖｂ２が供給される。

【0028】

第１分圧抵抗Ｒｄ１、第２分圧抵抗Ｒｄ２、第１バイアス抵抗Ｒｂ１、第２バイアス抵抗Ｒｂ２は、ポリ抵抗もしくは拡散抵抗である。

【0029】

以上が抵抗分圧回路６００の構成である。続いて、第１バイアス抵抗Ｒｂ１、第２バイアス抵抗Ｒｂ２の構成を説明する。

【0030】

図２は、抵抗２００の断面図である。抵抗２００は、図１の第１バイアス抵抗Ｒｂ１あるいは第２バイアス抵抗Ｒｂ２である。抵抗２００は、半導体基板１１０の上に形成される。抵抗２００は、第１端２０２および第２端２０４を有する。

【0031】

半導体基板１１０には、ウェル１１２が形成される。抵抗２００はウェル１１２上に形成される。抵抗２００は、第１端２０２と第２端２０４の間に直列に接続される抵抗要素２１０および２１２に分割して形成される。抵抗２００の抵抗値の設計値をｒとするとき、抵抗要素２１０および２１２は、それぞれの抵抗値が等しくｒ／２となるように設計される。抵抗要素２１０および２１２は、ポリ抵抗もしくは拡散抵抗である。

【0032】

ウェル１１２には、第１端２０２の電圧と第２端２０４の電圧の中点電圧に相当する電圧Ｖｂ１が印加される。具体的には、ウェル１１２は、抵抗要素２１０と２１２の接続ノード２０６と接続されている。

【0033】

以上が抵抗２００の構成である。抵抗２００の利点は比較技術との対比によって明確となる。そこで先に比較技術について説明する。

【0034】

図３は、比較技術に係る抵抗２００Ｒを備える半導体集積回路１００Ｒの断面図である。抵抗２００Ｒは、ウェル１１２上に形成された抵抗値がｒである単一の抵抗要素２１４を含む。ウェル１１２は、第１端２０２および第２端２０４の一方（ここでは第２端２０４）と接続される。以上が抵抗２００Ｒの構成である。

【0035】

図４は、実施形態に係る抵抗２００および比較技術に係る抵抗２００Ｒの抵抗値のシミュレーション結果を示す図である。図５は、図４のシミュレーションに用いた回路図である。抵抗２００，２００Ｒの設計値は１ｋΩである。回路（i）では、抵抗２００の第２端２０４を接地し、第１端２０２に可変電圧源９００を接続している。回路（ii）では、抵抗２００Ｒの第２端２０４を接地し、第１端２０２に可変電圧源９００を接続している。回路（iii）では、抵抗２００Ｒの第１端２０２を接地し、第２端２０４に可変電圧源９００を接続している。可変電圧源９００の電圧Ｖ_ＤＤを０～１０Ｖでスイープし、抵抗に流れる電流を測定し、電圧と電流から、抵抗値を算出している。

【0036】

図４に示す様に、比較技術に係る抵抗２００Ｒを用いた回路（ii）および（iii）では、抵抗値ｒが電源電圧Ｖ_ＤＤに応じて変化しており、電圧変調の効果が現れている。これに対して、実施形態に係る抵抗２００を用いた回路（i）では、抵抗値ｒが電源電圧Ｖ_ＤＤによらず一定値を示しており、電圧変調の効果が抑制できていることが分かる。

【0037】

図１に戻る。図１の抵抗分圧回路６００において、バイアス回路６１０の第１バイアス抵抗Ｒｂ１および第２バイアス抵抗Ｒｂ２は、図２の抵抗２００の構成を有しているため、電圧変調の効果が抑制され、したがって第１バイアス抵抗Ｒｂ１および第２バイアス抵抗Ｒｂ２の抵抗値は安定である。そして、第１分圧抵抗Ｒｄ１のウェルには、第１バイアス抵抗Ｒｂ１において生成された第１バイアス電圧Ｖｂ１が供給されているため、第１分圧抵抗Ｒｄ１においても、電圧変調の効果が抑制され、その抵抗値は安定となる。第２分圧抵抗Ｒｄ２のウェルには、第２バイアス抵抗Ｒｂ２において生成された第２バイアス電圧Ｖｂ２が供給されているため、第２分圧抵抗Ｒｄ２においても、電圧変調の効果が抑制され、その抵抗値は安定となる。

【0038】

これにより、図１の抵抗分圧回路６００によれば、２つの抵抗値Ｒｄ１，Ｒｄ２で決まる分圧比の変動を抑制することができる。

【0039】

図６は、変形例に係る抵抗２００ａを備える半導体集積回路１００ａの断面図である。この変形例では、２つの抵抗要素２１０と抵抗要素２１２は、独立したウェル１１２＿１，１１２＿２に分離して形成されている。ウェル１１２＿１および１１２＿２は、第１抵抗要素ｒ１と第２抵抗要素ｒ２の接続ノード２０６と接続される。この構成によっても図２の抵抗２００と同様に、抵抗変調の効果を抑制できる。ただし、この変形例では、ウェル１１２＿１および１１２＿２が独立しているため、回路面積は図２の抵抗２００より大きくなる。

【0040】

続いて抵抗分圧回路６００の用途について説明する。抵抗分圧回路６００は、０．１％のオーダの高精度が要求される回路に好適に用いることができる。たとえば抵抗分圧回路６００の好適な用途として、オペアンプおよび抵抗の組み合わせである増幅回路が挙げられる。

【0041】

図７は、増幅回路４００の回路図である。増幅回路４００は、オペアンプ４０２および抵抗Ｒ１１～Ｒ１４を備える減算増幅器である。Ｒ１１＝Ｒ１３、Ｒ１２＝Ｒ１４が成り立っており、増幅回路４００のゲインは、ｇ＝Ｒ１３／Ｒ１１である。

【0042】

抵抗Ｒ１１，Ｒ１２のペア、抵抗Ｒ１３，Ｒ１４のペアは、抵抗分圧回路である。したがって、上述の抵抗分圧回路６００の構成を適用することができる。

【0043】

図８は、実施形態に係る増幅回路４００Ａの回路図である。図８の増幅回路４００Ａにおいて、抵抗Ｒ１１，Ｒ１２のペアが、抵抗分圧回路６００＿１を構成しており、同様に、抵抗Ｒ１３，Ｒ１４のペアが、抵抗分圧回路６００＿２を構成している。抵抗分圧回路６００＿１，６００＿２はそれぞれ、図１の抵抗分圧回路６００の構成を有する。抵抗Ｒ１１～Ｒ１４それぞれに対応するバイアス抵抗をＲ１１ｂ～Ｒ１４ｂとして示す。

【0044】

図８の増幅回路４００Ａの利点は、比較技術との対比によって明確となる。

【0045】

図９は、比較技術に係る増幅回路４００Ｂの回路図である。比較技術では、抵抗Ｒ１１～Ｒ１４が、図１の第１バイアス抵抗Ｒｂ１や第２バイアス抵抗Ｒｂ２と同様の構成を有する。

【0046】

図９の構成によっても、抵抗Ｒ１１～Ｒ１４それぞれの抵抗値は、電圧変調の影響を受けにくいため安定である。ここで、オペアンプ４０２は一般的にオフセットを有しており、このオフセットの影響を除去するために、抵抗Ｒ１１～Ｒ１４のひとつまたは複数を、トリミング可能、すなわち抵抗値を微調節可能に構成する場合がある。図９の例では、抵抗Ｒ１４の抵抗値がトリミング可能であるとする。トリミング可能な抵抗の構成は特に限定されないが、たとえば、抵抗Ｒ１４は、基準となる抵抗Ｒ１４＿１に加えて、複数の調整抵抗の直列接続回路Ｒ１４＿２で構成される。複数の調整抵抗それぞれには、並列にスイッチが接続されており、各スイッチは、オン、オフが制御可能となっている。トリミング可能に構成される抵抗Ｒ１４の面積は、同じ抵抗値を有するトリミング不可である抵抗Ｒ１２の面積よりも大きい。

【0047】

本発明者は、図９の構成について検討し、以下の課題を認識した。抵抗のウェルと半導体基板の間には、ＰＮ接合が存在している。このＰＮ接合は逆バイアス状態となっているため、ＰＮ接合には、ウェルから基板に向かって、実質的にリーク電流が流れる。つまり、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４において、リーク電流Ｉ_１～Ｉ_４が流れることとなる。図９では、リーク電流Ｉ_１～Ｉ_４を電流源のシンボルで示している。

【0048】

Ｉ_１＝Ｉ_３，Ｉ_２＝Ｉ_４が成り立っているときには、リーク電流はオフセット電圧に影響を与えない。ところが、抵抗Ｒ１２と抵抗Ｒ１４の設計値は等しいが、抵抗Ｒ１４がトリミング可能に構成されるため、抵抗Ｒ１４のウェルの面積が、抵抗Ｒ１２のウェルの面積よりも大きくなる。その結果、抵抗Ｒ１４のリーク電流Ｉ_４が、抵抗Ｒ１２のリーク電流Ｉ_２よりも大きくなる。このリーク電流Ｉ_２，Ｉ_４のアンバランスは、増幅回路４００Ｂのオフセット電圧をもたらす。

【0049】

図８に戻る。図８では、抵抗分圧回路６００＿１，６００＿２それぞれのバイアス回路６１０において、リーク電流Ｉ_１～Ｉ_４が流れる。抵抗Ｒ１４はトリミング可能に構成されるが、バイアス回路６１０のバイアス抵抗Ｒ１４ｂはトリミングする必要がない。したがって、抵抗Ｒ１４に対応するバイアス抵抗Ｒ１４ｂと、抵抗Ｒ１２に対応するバイアス抵抗Ｒ１２ｂのウェルの面積は等しくすることができ、Ｉ_２≒Ｉ_４とすることができる。これにより、トリミング可能な抵抗Ｒ１４に起因するオフセット電圧の変化を小さくできる。

【0050】

増幅回路は、減算増幅器に限定されず、非反転増幅器や反転増幅器であってもよい。

【0051】

その他の抵抗分圧回路６００の用途としては、電圧監視回路が例示される。

【0052】

図１０は、電圧監視回路７００の回路図である。電圧監視回路７００は、抵抗分圧回路６００および電圧コンパレータ７０２を備える。抵抗分圧回路６００は、入力電圧Ｖ_ＩＮを分圧する。電圧コンパレータ７０２は、分圧後の電圧Ｖ_ＩＮ’をしきい値電圧Ｖ_ＴＨと比較する。この構成によれば、抵抗分圧回路６００の分圧比が、電圧変調の影響を受けにくいため、正確な電圧比較が可能となる。

【0053】

（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。

【0054】

（項目１）
第１端子の電圧と第２端子の電圧を分圧した電圧を第３端子に発生する抵抗分圧回路を備え、
前記抵抗分圧回路は、
前記第１端子と前記第３端子の間に接続された第１分圧抵抗と、
前記第２端子と前記第３端子の間に接続された第２分圧抵抗と、
前記第１端子と前記第２端子の間に直列に接続された第１バイアス抵抗および第２バイアス抵抗と、
を備え、
前記第１バイアス抵抗は、抵抗値が等しい２つの第１抵抗要素を含み、前記２つの第１抵抗要素のウェルおよび前記第１分圧抵抗のウェルに、前記２つの第１抵抗要素の接続ノードの電圧が供給され、
前記第２バイアス抵抗は、抵抗値が等しい２つの第２抵抗要素を含み、前記２つの第２抵抗要素のウェルおよび前記第２分圧抵抗のウェルに、前記２つの第２抵抗要素の接続ノードの電圧が供給される、半導体集積回路。

【0055】

（項目２）
前記第１分圧抵抗および前記第２分圧抵抗の少なくとも一方はトリミング可能である、項目１に記載の半導体集積回路。

【0056】

（項目３）
前記第１分圧抵抗、前記第２分圧抵抗、前記第１バイアス抵抗、前記第２バイアス抵抗は、ポリ抵抗である、項目１または２に記載の半導体集積回路。

【0057】

（項目４）
前記第１分圧抵抗、前記第２分圧抵抗、前記第１バイアス抵抗、前記第２バイアス抵抗は、拡散抵抗である、項目１または２に記載の半導体集積回路。

【0058】

（項目５）
前記２つの第１抵抗要素のウェルは独立しており、
前記２つの第２抵抗要素のウェルは独立している、項目１から４のいずれかに記載の半導体集積回路。

【0059】

（項目６）
前記２つの第１抵抗要素のウェルは共通であり、
前記２つの第２抵抗要素のウェルは共通である、項目１から４のいずれかに記載の半導体集積回路。

【0060】

（項目７）
オペアンプをさらに備え、
前記オペアンプと前記抵抗分圧回路は、差動アンプ回路を構成する、項目１から６のいずれかに記載の半導体集積回路。

【0061】

（項目８）
前記第３端子の電圧をしきい値電圧と比較する電圧コンパレータをさらに備え、
前記電圧コンパレータと前記抵抗分圧回路は、電圧監視回路を構成する、項目１から６のいずれかに記載の半導体集積回路。

【符号の説明】

【0062】

１００ 半導体集積回路
１１０ 半導体基板
１１２ ウェル
２００ 抵抗
２０２ 第１端
２０４ 第２端
ｒ１ 第１抵抗要素
ｒ２ 第２抵抗要素
４００ 増幅回路
４０２ オペアンプ
６００ 抵抗分圧回路
Ｐ１ 第１端子
Ｐ２ 第２端子
Ｐ３ 第３端子
Ｒｄ１ 第１分圧抵抗
Ｒｄ２ 第２分圧抵抗
６１０ バイアス回路
Ｒｂ１ 第１バイアス抵抗
ｒ１ 第１抵抗要素
Ｒｂ２ 第２バイアス抵抗
ｒ２ 第２抵抗要素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】