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特開2025-7916半導体装置、半導体装置の製造方法及び電子装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025007916
(43)【公開日】2025-01-17
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
   H10D 30/87 20250101AFI20250109BHJP
   H10D 30/47 20250101ALI20250109BHJP
   H10D 64/20 20250101ALI20250109BHJP
   H10D 64/23 20250101ALI20250109BHJP
   H01L 21/768 20060101ALI20250109BHJP
   H01L 21/3205 20060101ALI20250109BHJP
【FI】
H01L29/80 U
H01L29/80 H
H01L29/44 L
H01L29/50 J
H01L29/44 P
H01L21/90 N
H01L21/88 J
H01L29/80 L
【審査請求】未請求
【請求項の数】9
【出願形態】OL
(21)【出願番号】P 2023109645
(22)【出願日】2023-07-03
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】倉橋 菜緒子
【テーマコード(参考)】
4M104
5F033
5F102
【Fターム(参考)】
4M104AA04
4M104AA07
4M104BB05
4M104BB17
4M104CC01
4M104CC03
4M104CC05
4M104DD34
4M104DD52
4M104DD53
4M104DD68
4M104DD72
4M104EE02
4M104EE06
4M104EE17
4M104FF11
4M104HH20
5F033GG02
5F033HH08
5F033HH11
5F033HH13
5F033HH21
5F033KK08
5F033KK21
5F033MM30
5F033NN21
5F033PP19
5F033QQ37
5F033QQ41
5F033RR06
5F033RR30
5F033SS11
5F033TT02
5F033VV05
5F102FA02
5F102GB01
5F102GB02
5F102GC01
5F102GD01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GR07
5F102GS09
5F102GT01
5F102GV03
5F102GV08
5F102HC01
5F102HC11
5F102HC19
(57)【要約】
【課題】優れた高周波特性を有する高出力の半導体装置を実現する。
【解決手段】半導体装置1Aは、平面視で、基板10の素子分離領域10bで囲まれる活性領域10aに設けられ、方向D1に延び、それと直交する方向D2に並列に配置されるゲート電極20群、ソース電極30群及びドレイン電極40群を含む。半導体装置1Aは更に、基板10を貫通して活性領域10a及び素子分離領域10bにそれぞれ設けられるビア33を含む。ソース電極30群は、活性領域10aのビア33と平面視で重複しそれと接続されるソース電極31と、素子分離領域10bのビア33と接続されるソース電極32とを含む。半導体装置1Aを、活性領域10aにおけるソース電極30群の占有面積を減らしゲート電極20群の本数を増大させて高出力化し、GND接続に伴うソースインダクタンス等の増大を抑えて高周波特性を向上させる。
【選択図】図4
【特許請求の範囲】
【請求項1】
平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板と、
前記第1領域に設けられ、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第1領域に設けられ、前記基板を貫通する第1ビアと、
前記第2領域に設けられ、前記基板を貫通する第2ビアと、
を含み、
前記複数のソース電極は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極と、
前記第2ビアと接続される第2ソース電極と、
を含む、半導体装置。
【請求項2】
前記第2ソース電極の前記第2方向の幅は、前記第2ビアの前記第2方向の幅よりも小さい、請求項1に記載の半導体装置。
【請求項3】
前記第2ソース電極の前記第2方向の幅は、前記第1ソース電極の前記第2方向の幅よりも小さい、請求項1に記載の半導体装置。
【請求項4】
前記複数のゲート電極の、前記第2ソース電極を挟んで対向するゲート電極対の前記第2方向の距離は、前記第1ソース電極を挟んで対向するゲート電極対の前記第2方向の距離よりも小さい、請求項1に記載の半導体装置。
【請求項5】
前記第1方向の第1側の前記第2領域に設けられ、前記第2方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記第1方向の前記第1側とは反対の第2側の前記第2領域に設けられ、前記第2ビアと平面視で重複し、前記第2ビアと接続され、前記第2ビアと前記第2ソース電極とを接続するソース配線と、
前記第1方向の前記第2側の前記第2領域に設けられ、前記第2方向に延び、前記複数のドレイン電極と接続されるドレイン配線と、
を更に含む、請求項1に記載の半導体装置。
【請求項6】
前記ソース配線は、前記第2ソース電極の前記第1方向の前記第2側に延びる延長線上に設けられる、請求項5に記載の半導体装置。
【請求項7】
前記ソース配線は、前記ソース配線を覆う絶縁膜又は空洞を介して前記ドレイン配線と平面視で重複する、請求項5に記載の半導体装置。
【請求項8】
平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板を準備する工程と、
前記第1領域に、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成する工程と、
前記第1領域に、前記基板を貫通する第1ビアを形成する工程と、
前記第2領域に、前記基板を貫通する第2ビアを形成する工程と、
を含み、
前記複数のソース電極を形成する工程は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極を形成する工程と、
前記第2ビアと接続される第2ソース電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項9】
平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板と、
前記第1領域に設けられ、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第1領域に設けられ、前記基板を貫通する第1ビアと、
前記第2領域に設けられ、前記基板を貫通する第2ビアと、
を含み、
前記複数のソース電極は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極と、
前記第2ビアと接続される第2ソース電極と、
を含む半導体装置を備える、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体装置の一例として、電界効果トランジスタが知られている。
例えば、くし形フィンガー状ゲート電極構造を有する高出力電界効果トランジスタが知られている。このような電界効果トランジスタに関し、ソース電極を裏面のプレーテッド・ヒートシンク(PHS)に所定の形状及び配置としたバイアホールで接続する、ソース・アイランド・バイアホール構造を採用する技術が知られている(特許文献1)。
【0003】
また、半導体基板の表面に設けた動作領域に、複数のドレイン電極、ゲート電極及びソース電極がゲート幅方向に交互に配設される、高周波用MESFETが知られている。このような高周波用MESFETに関し、ゲート電極及びドレイン電極をエアブリッジで跨ぎ各ソース電極を配線で接続する技術、並びに、両端のソース電極を半導体基板の裏面に配設したPHSにスルーホールを介して接続する技術が知られている(特許文献2)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2000-332030号公報
【特許文献2】特開2006-156902号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
素子分離領域で囲まれる活性領域を有する基板の、その活性領域に、平面視で、複数本のゲート電極、複数本のソース電極及び複数本のドレイン電極を並列に配置する半導体装置が知られている。このような半導体装置に関し、活性領域のソース電極に基板を貫通して接続されるビアを設け、そのビアを通じてソース電極をグランド(GND)接続することにより、GND接続の配線経路長を抑える技術が知られている。この技術により、ソースインダクタンス低減による高周波特性の向上が図れる。
【0006】
しかし、このような技術を採用する場合、活性領域のソース電極に接続されるビアの幅(径)に起因して、ソース電極の幅や、ソース電極を挟んで対向するゲート電極対の間の距離が、一定以上の大きさに制限される。そのため、所定の寸法の活性領域に配置可能なゲート電極の本数が減少し、半導体装置の出力が減少することがある。
【0007】
1つの側面では、本発明は、優れた高周波特性を有する高出力の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0008】
1つの態様では、平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板と、前記第1領域に設けられ、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、前記第1領域に設けられ、前記基板を貫通する第1ビアと、前記第2領域に設けられ、前記基板を貫通する第2ビアと、を含み、前記複数のソース電極は、前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極と、前記第2ビアと接続される第2ソース電極と、を含む、半導体装置が提供される。
【0009】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0010】
1つの側面では、優れた高周波特性を有する高出力の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0011】
図1】半導体装置の一例について説明する図である。
図2】半導体装置のレイアウトの第1例について説明する図である。
図3】半導体装置のレイアウトの第2例について説明する図である。
図4】第1実施形態に係る半導体装置の一例について説明する図(その1)である。
図5】第1実施形態に係る半導体装置の一例について説明する図(その2)である。
図6】第1実施形態に係る半導体装置の一例について説明する図(その3)である。
図7】第1実施形態に係る半導体装置の一例について説明する図(その4)である。
図8】第1実施形態に係る半導体装置の一例について説明する図(その5)である。
図9】第1実施形態に係る半導体装置の製造方法の一例について説明する図(その1)である。
図10】第1実施形態に係る半導体装置の製造方法の一例について説明する図(その2)である。
図11】第1実施形態に係る半導体装置の製造方法の一例について説明する図(その3)である。
図12】第1実施形態に係る半導体装置の製造方法の一例について説明する図(その4)である。
図13】第1実施形態に係る半導体装置の製造方法の一例について説明する図(その5)である。
図14】第2実施形態に係る半導体装置の一例について説明する図である。
図15】第3実施形態に係る半導体装置の一例について説明する図である。
図16】第4実施形態に係る半導体パッケージの一例について説明する図である。
図17】第5実施形態に係る力率改善回路の一例について説明する図である。
図18】第6実施形態に係る電源装置の一例について説明する図である。
図19】第7実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0012】
はじめに、半導体装置の例について述べる。
半導体装置の一例として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化ガリウム(GaN)は、そのバンドギャップが3.4eVであり、シリコン(Si)のバンドギャップである1.1eV及びヒ化ガリウム(GaAs)のバンドギャップである1.4eVよりも大きく、高い絶縁破壊電界を有する。そのため、GaN等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、増幅器、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。窒化物半導体を用いた半導体装置として、電界効果トランジスタ(Field Effect Transistor;FET)、例えば、高電子移動度トランジスタ(High Electron Mobility Transistor;HEMT)が知られている。
【0013】
図1は半導体装置の一例について説明する図である。図1には、半導体装置の一例の要部断面図を模式的に示している。
図1に示す半導体装置1は、HEMTの一例である。半導体装置1は、下地基板11とその上に設けられる半導体層12とを含む基板10を備える。半導体装置1は更に、基板10上に設けられるゲート電極20、ソース電極30及びドレイン電極40を備える。
【0014】
下地基板11には、シリコンカーバイド(SiC)、Si、GaN、窒化アルミニウム(AlN)、サファイヤ、ダイヤモンド等、各種材料が用いられる。下地基板11には、1種の材料の単層構造が用いられてもよいし、1種又は2種以上の材料の積層構造が用いられてもよい。
【0015】
半導体層12には、GaN、窒化アルミニウムガリウム(AlGaN)等の窒化物半導体が用いられる。半導体層12は、例えば、図1に示すように、チャネル層12a、バリア層12b及びキャップ層12cを含む。
【0016】
チャネル層12aは、下地基板11上に設けられる。チャネル層12aには、例えば、GaNが用いられる。チャネル層12aには、このほか、AlGaN、窒化インジウムガリウム(InGaN)、窒化インジウムアルミニウムガリウム(InAlGaN)等の窒化物半導体が用いられてもよい。チャネル層12aは、1種の窒化物半導体の単層構造であってもよいし、1種又は2種以上の窒化物半導体の積層構造であってもよい。チャネル層12aは、有機金属気相成長(Metal Organic Chemical Vapor Deposition;MOCVD、若しくは、Metal Organic Vapor Phase Epitaxy;MOVPE)法、又は、分子線エピタキシー(Molecular Beam Epitaxy;MBE)法等を用いて、下地基板11上に形成される。チャネル層12aは、電子走行層、キャリア走行層等とも称される。
【0017】
バリア層12bは、チャネル層12a上に設けられる。バリア層12bには、例えば、AlGaNが用いられる。このほか、バリア層12bには、窒化インジウムアルミニウム(InAlN)、InAlGaN、AlN等の窒化物半導体が用いられてもよい。バリア層12bは、1種の窒化物半導体の単層構造であってもよいし、1種又は2種以上の窒化物半導体の積層構造であってもよい。バリア層12bは、MOVPE法等を用いて、チャネル層12a上に形成される。バリア層12bは、電子供給層、キャリア供給層等とも称される。
【0018】
ここで、チャネル層12a及びバリア層12bには、バンドギャップの異なる窒化物半導体が用いられる。バリア層12bの窒化物半導体の自発分極、及び、チャネル層12aの窒化物半導体との格子定数差に起因したひずみによってバリア層12bに発生するピエゾ分極により、チャネル層12aに二次元電子ガス(Two Dimensional Electron Gas;2DEG)領域101が生成される。チャネル層12a及びバリア層12bには、チャネル層12aに2DEG領域101が生成されるような組み合わせの窒化物半導体が用いられる。
【0019】
キャップ層12cは、バリア層12b上に設けられる。キャップ層12cには、ドープ(p型若しくはn型)又はノンドープのGaN等の窒化物半導体が用いられる。キャップ層12cは、1種の窒化物半導体の単層構造であってもよいし、1種又は2種以上の窒化物半導体の積層構造であってもよい。キャップ層12cは、バリア層12b等を保護する機能を有する。このほか、キャップ層12cには、チャネル層12aの2DEG領域101の電子濃度を変調する機能を持たせてもよい。
【0020】
尚、ここでは図示を省略するが、下地基板11とチャネル層12aとの間には、初期層としてAlN等の層が設けられてもよく、バッファ層としてAlGaN等の層が設けられてもよく、鉄(Fe)をドーピングしたGaN等の層が設けられてもよい。このほか、下地基板11とチャネル層12aとの間には、量子井戸(量子閉じ込め)構造を実現するためのバリア層(バックバリア層)としてAlNやAlGaN等の層が設けられてもよい。チャネル層12aとバリア層12bとの間には、スペーサ層としてAlGaN、InGaN等の層が設けられてもよい。半導体層12には、チャネル層12a、バリア層12b及びキャップ層12cのほか、このような初期層、バッファ層、スペーサ層、バックバリア層等のうちの1種又は2種以上が含まれてもよい。
【0021】
ゲート電極20は、半導体層12上に設けられる。ゲート電極20には、金属材料が用いられる。例えば、ゲート電極20として、ニッケル(Ni)とその上に設けられる金(Au)とを有する積層体が設けられる。ゲート電極20は、蒸着法等を用いて形成される。ゲート電極20は、例えば、ショットキー電極として機能するように設けられる。或いは、ゲート電極20は、半導体層12上に、ゲート絶縁膜(図示せず)を介して設けられ、MIS(Metal Insulator Semiconductor)型ゲート構造とされてもよい。
【0022】
ソース電極30及びドレイン電極40は、ゲート電極20の両側の半導体層12上、この例ではキャップ層12c上に、ゲート電極20から離間されて、設けられる。ソース電極30及びドレイン電極40には、金属材料が用いられる。例えば、ソース電極30及びドレイン電極40として、タンタル(Ta)とその上に設けられるアルミニウム(Al)とを有する積層体が設けられる。ソース電極30及びドレイン電極40は、蒸着法等を用いて形成される。ソース電極30及びドレイン電極40は、オーミック電極として機能するように設けられる。ソース電極30及びドレイン電極40は、オーミック電極として機能すれば、キャップ層12cに限らず、バリア層12bと接続されてもよいし、バリア層12bを貫通してチャネル層12aと接続されてもよい。半導体層12のソース電極30及びドレイン電極40が接続される部位には、n型GaNやn型AlGaN等の窒化物半導体を用いたコンタクト層(再成長層)が設けられてもよい。
【0023】
半導体装置1の動作時には、ソース電極30とドレイン電極40との間に所定の電圧が印加されると共に、ゲート電極20に所定の電圧が印加される。ゲート電極20に印加される電圧による電界効果により、ソース電極30とドレイン電極40との間のゲート電極20直下の2DEG領域101を通過する電荷量が制御され、出力のドレイン電流が制御される。このようにして半導体装置1のトランジスタ機能が実現される。
【0024】
ところで、HEMTを備える半導体装置のレイアウトとして、例えば、次の図2に示すようなものが知られている。
図2は半導体装置のレイアウトの第1例について説明する図である。図2には、半導体装置の一例の要部平面図を模式的に示している。
【0025】
図2に示す半導体装置100Aは、フィンガー状の複数のゲート電極120(「ゲートフィンガー」とも言う)、アイランド状の複数のソース電極130、及び、フィンガー状の複数のドレイン電極140(「ドレインフィンガー」とも言う)を有する。ゲート電極120群、ソース電極130群及びドレイン電極140群は、各々、方向D1に延びるような形状とされ、少なくとも一部が、基板110に形成される素子分離領域110bによって囲まれて画定される活性領域110a(「素子領域」とも言う)上に設けられる。
【0026】
方向D1に延びるソース電極130群及びドレイン電極140群は、平面視で、ソース電極130とドレイン電極140とが、方向D1と直交する方向D2に、互いに離間して交互に並ぶように、設けられる。方向D1に延びるゲート電極120群の各々は、平面視で、方向D2に交互に並ぶソース電極130群及びドレイン電極140群のうちの、隣り合うソース電極130とドレイン電極140との間に、互いから離間して設けられる。各ゲート電極120を挟むソース電極130とドレイン電極140との間の部位が、それぞれトランジスタ素子(又はトランジスタセル)として機能する。
【0027】
尚、半導体装置100Aのゲート電極120群、ソース電極130群及びドレイン電極140群の本数、即ち、トランジスタ素子の個数は、図2に示すようなものには限定されない。
【0028】
ゲート電極120群は、ゲート配線121(「ゲートバスライン」とも言う)と接続される。ゲート配線121は、活性領域110aの外側の基板110上、図2のレイアウトでは活性領域110aの方向D1における一方側(図2の左側)の素子分離領域110b上に、設けられる。ゲート配線121は、方向D2に延びる。
【0029】
ドレイン電極140群は、ドレイン配線141(「ドレインパッド」とも言う)と接続される。ドレイン配線141は、活性領域110aの外側の基板110上、図2のレイアウトでは活性領域110aの方向D1における他方側(図2の右側)の素子分離領域110b上に、設けられる。ドレイン配線141は、方向D2に延びる。
【0030】
ソース電極130群は、活性領域110aの内側の基板110上に、それぞれアイランド状に設けられる。半導体装置100Aにおいて、各ソース電極130は、それと重複する直下の位置に基板110を貫通するように設けられたビア133と接続される。各ビア133は、基板110の裏面(ソース電極130群等が設けられる面110cとは反対側の面110d)に設けられる金属層(図示せず)と接続される。この金属層は、GND電位とされる。ソース電極130は、その直下に設けられるビア133及びそれが接続される金属層を通じて、GND接続される。半導体装置100Aでは、このようなビア133及び金属層によってソース電極130がGND接続されることで、GND接続のための配線経路長の増大が抑えられ、ソースインダクタンスが低減される。これにより、高周波特性が向上される等、半導体装置100Aが高性能化される。このようにソース電極130をGND接続するビア133は、ISV(Inner Source Via)とも称される。
【0031】
半導体装置100Aでは、活性領域110aのトランジスタ素子群を流れるドレイン電流が、当該トランジスタ素子群の出力として、ドレイン電極140群からドレイン配線141を通じて出力される。
【0032】
このように半導体装置100Aでは、各ソース電極130がビア133を通じてGND接続されることで、ソースインダクタンスが低減され、半導体装置100Aの高周波特性が向上される。しかし、半導体装置100Aでは、各ソース電極130をそれと重複する直下の位置でビア133と接続するため、ソース電極130の方向D2の幅W1が、ビア133の方向D2の幅(径)W0以上となるような大きさに制限される。そのため、ソース電極130を挟んで方向D2に対向するゲート電極120対の間の距離L1が、ソース電極130をビア133と接続せずにドレイン電極140と同等の幅とした場合の方向D2に対向するゲート電極120対の間の距離(例えば距離L3相当)に比べて、大きくなる。その結果、所定の寸法の活性領域110aに配置可能なゲート電極120の本数が減少し、トランジスタ素子の個数が減少して、半導体装置100Aの十分な高出力化が図れないことがある。
【0033】
例えば、高出力増幅器に適用する半導体装置100Aでは、所望の出力を実現するために、数百本といった多数のゲート電極120を活性領域110aに配置することが望まれる場合がある。しかし、前述の通り、半導体装置100Aでは、活性領域110aのソース電極130に接続されるビア133の径W0に起因して、ソース電極130の幅W1や、それを挟んで対向するゲート電極120対の間の距離L1が、一定以上の大きさに制限される。そのため、所定の寸法の活性領域110aに配置可能なゲート電極120の本数が制限されてしまう。高出力化のためにゲート電極120の本数を増加させる場合には、活性領域110aの寸法を大きくすることを要し、その結果、半導体装置100Aが方向D2に大型化してしまう。半導体装置100Aでは、許容される寸法の活性領域110aに所望の本数のゲート電極120を配置すること、ゲート電極120の本数を増大して高出力化することが難しい場合がある。
【0034】
これに対し、次の図3に示すようなレイアウトを考える。
図3は半導体装置のレイアウトの第2例について説明する図である。図3には、半導体装置の一例の要部平面図を模式的に示している。
【0035】
図3に示す半導体装置100Bは、基板110の活性領域110aに設けられるソース電極130群として、基板110を貫通するビア133が直下に設けられるソース電極131と、ビア133が直下に設けられないソース電極132とが混在した構成を有する。ビア133が直下に設けられるソース電極131は、その方向D2の幅W1が、ビア133の方向D2の幅(径)W0以上となるような形状を有する。ビア133が直下に設けられないソース電極132は、その方向D2の幅W2が、ビア133の径W0未満、例えば、ドレイン電極140の方向D2の幅W3と同一又は同等となるような形状を有する。
【0036】
ビア133が直下に設けられるソース電極131は、当該ビア133と接続される。ソース電極131は、ビア133、及び、基板110の裏面(面110d)に設けられてビア133と接続される金属層(図示せず)を通じて、GND接続される。ビア133が直下に設けられるソース電極131と、ビア133が直下に設けられないソース電極132とは、それらから引き出されるソース配線135によって互いに接続される。ビア133が直下に設けられないソース電極132は、ソース配線135を通じて、ビア133が直下に設けられるソース電極131と接続され、ソース電極131の直下のビア133及び基板110の裏面の金属層を通じて、GND接続される。
【0037】
半導体装置100Bは、このような構成を有する点で、上記半導体装置100A(図2)と相違する。尚、半導体装置100Bのゲート電極120群、ソース電極130群及びドレイン電極140群の本数、即ち、トランジスタ素子の個数は、図3に示すようなものには限定されない。
【0038】
半導体装置100Bでは、活性領域110aに、ビア133が直下に設けられるソース電極131と、ビア133が直下に設けられないソース電極132とが混在される。ビア133が直下に設けられるソース電極131の方向D2の幅W1は、ビア133の径W0以上とされる一方、ビア133が直下に設けられないソース電極132の方向D2の幅W2は、ビア133の径W0未満とされる。そのため、ビア133が直下に設けられないソース電極132を挟んで対向するゲート電極120対の間の距離L2は、ビア133が直下に設けられるソース電極131を挟んで対向するゲート電極120対の間の距離L1よりも狭められる。よって、半導体装置100Bでは、ソース電極130群のいずれの直下にもビア133が設けられる上記半導体装置100A(図2)に比べて、所定の寸法の活性領域110aに配置可能なゲート電極120の本数を増大させることが可能になる。半導体装置100Bでは、所定の寸法の活性領域110aに配置するゲート電極120の本数を増大させ、半導体装置100Bを高出力化することが可能になる。
【0039】
しかし、半導体装置100Bでは、ビア133が直下に設けられるソース電極131と、ビア133が直下に設けられないソース電極132とが、ソース配線135で接続される。ソース配線135は、基板110上、例えば、ゲート電極120群が接続されるゲート配線121側に引き出され、ゲート配線121上に絶縁膜(図示せず)を介して引き回される。半導体装置100Bでは、ソース電極131とソース電極132とがソース配線135で接続されるために、GND接続のための配線経路長が増大し、ソースインダクタンスが増大してしまう恐れがある。更に、ゲート配線121上に絶縁膜を介してソース配線135が配置されると、ゲート-ソース間容量Cgsが増大してしまう恐れがある。ソースインダクタンスの増大、及び、ゲート-ソース間容量Cgsの増大は、半導体装置100Bの高周波特性を低下させる要因となり得る。半導体装置100Bでは、レイアウト上、ゲート電極120の本数の増大による高出力化が図れる一方、ソース配線135に起因して十分な高周波特性を得られないことが起こり得る。
【0040】
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、優れた性能を有する高出力の半導体装置を実現する。
[第1実施形態]
図4から図8は第1実施形態に係る半導体装置の一例について説明する図である。図4には、半導体装置の一例の要部平面図を模式的に示している。図5には、図4のV-V要部断面図を模式的に示している。図6には、図4のVI-VI要部断面図を模式的に示している。図7には、図4のVII-VII要部断面図を模式的に示している。図8には、図4のVIII-VIII要部断面図を模式的に示している。
【0041】
図4から図8に示す半導体装置1Aは、HEMTの一例である。
図4に示すように、半導体装置1Aは、基板10と、基板10上に設けられるフィンガー状の複数のゲート電極20(ゲートフィンガー)、複数のソース電極30、及び、フィンガー状の複数のドレイン電極40(ドレインフィンガー)を有する。基板10は、平面視で、活性領域10a(素子領域)と、活性領域10aを囲む素子分離領域10bとを有する。図5から図8に示すように、基板10は、下地基板11と、その上に設けられた半導体層12とを有する。半導体層12には、上記図1に示したようなチャネル層12a、バリア層12b及びキャップ層12c等が含まれる。活性領域10aの半導体層12(そのチャネル層12a)には、2DEG領域101(図1)が生成される。ゲート電極20群、ソース電極30群及びドレイン電極40群は、各々、方向D1に延びるような形状とされ、少なくとも一部が、基板10の素子分離領域10bによって囲まれて画定される活性領域10a上に設けられる。
【0042】
基板10上に設けられるゲート電極20群、ソース電極30群及びドレイン電極40群のほか、後述するゲート配線21、ソース配線35群及びドレイン配線41は、図5から図8に示すように、絶縁膜50で覆われる。図4では便宜上、図5から図8に示すような絶縁膜50の図示を省略している。
【0043】
図4に示すように、方向D1に延びるソース電極30群及びドレイン電極40群は、平面視で、ソース電極30とドレイン電極40とが、方向D1と直交する方向D2に、互いに離間して交互に並ぶように、設けられる。方向D1に延びるゲート電極20群の各々は、平面視で、方向D2に交互に並ぶソース電極30群及びドレイン電極40群のうちの、隣り合うソース電極30とドレイン電極40との間に、互いから離間して設けられる。各ゲート電極20を挟むソース電極30とドレイン電極40との間の部位が、それぞれトランジスタ素子(トランジスタセル)として機能する。平面視で、方向D1に延びるゲート電極20群、ソース電極30群及びドレイン電極40群は、方向D1と直交する方向D2に並列に配置される。
【0044】
尚、半導体装置1Aのゲート電極20群、ソース電極30群及びドレイン電極40群の本数、即ち、トランジスタ素子の個数は、図4に示すようなものには限定されない。
ゲート電極20群には、Ni、Au等の金属材料が用いられる。図4に示すように、ゲート電極20群は、ゲート配線21(ゲートバスライン)と接続される。ゲート配線21は、活性領域10aの外側の基板10上、図4のレイアウトでは活性領域10aの方向D1における一方側(図4の左側)の素子分離領域10b上に、設けられる。ゲート電極20群は、活性領域10aから方向D1における一方側の素子分離領域10bへ延び、素子分離領域10b上のゲート配線21と接続される。ゲート配線21は、基板10上を方向D2に延びる。ゲート配線21には、Ni、Au等の金属材料が用いられる。
【0045】
ドレイン電極40群には、Ta、Al等の金属材料が用いられる。図4に示すように、ドレイン電極40群は、ドレイン配線41(ドレインパッド)と接続される。ドレイン配線41は、活性領域10aの外側の基板10上、図4のレイアウトでは活性領域10aの方向D1における他方側(図4の右側)の素子分離領域10b上に、設けられる。ドレイン電極40群は、活性領域10aから方向D1における他方側の素子分離領域10bへ延び、素子分離領域10b上のドレイン配線41と接続される。ドレイン配線41は、後述するソース配線35と交差する位置に、エアブリッジ配線41cを含む。ドレイン配線41は、基板10上を方向D2に延びる。ドレイン配線41には、Ta、Al、Au等の金属材料が用いられる。
【0046】
ソース電極30群には、Ta、Al等の金属材料が用いられる。図4及び図5に示すように、半導体装置1Aは、基板10の活性領域10aに設けられるソース電極30群として、基板10を貫通するビア33が直下に設けられるソース電極31と、基板10を貫通するビア33が直下に設けられないソース電極32とを含む。
【0047】
図4に示すように、ビア33が直下に設けられるソース電極31は、活性領域10aの内側の基板10上に、アイランド状に設けられる。図4及び図5に示すように、ソース電極31は、その直下に設けられるビア33、即ち、ソース電極31と重複する位置に基板10を貫通するように設けられるビア33と接続される。ビア33には、Au、銅(Cu)等の金属材料が用いられる。ビア33が直下に設けられるソース電極31は、その方向D2の幅W1(図4)が、ビア33の方向D2の幅(径)W0以上となるような形状を有する。図5に示すように、ビア33は、基板10の裏面(ソース電極31群等が設けられる面10cとは反対側の面10d)に設けられる金属層34と接続される。金属層34には、Au、Cu等の金属材料が用いられる。金属層34は、GND電位とされる。ソース電極31は、その直下に設けられるビア33及びそれが接続される金属層34を通じて、GND接続される。
【0048】
図4に示すように、ビア33が直下に設けられないソース電極32は、ソース配線35と接続される。ソース配線35は、活性領域10aの外側の基板10上、図4のレイアウトでは活性領域10aの方向D1におけるドレイン配線41側の素子分離領域10b上に、設けられる。ソース配線35は、素子分離領域10b上であって、ソース電極32の方向D1におけるドレイン配線41側に延びる延長線上に設けられる。ソース電極32は、活性領域10aからドレイン配線41側の素子分離領域10bへ延び、素子分離領域10b上のソース配線35と接続される。ソース配線35には、Ta、Al、Au等の金属材料が用いられる。
【0049】
図4図7及び図8に示すように、ソース配線35は、その直下に設けられるビア33、即ち、ソース配線35と重複する位置に基板10を貫通するように設けられるビア33と接続される。ビア33が直下に設けられるソース配線35は、その方向D2の幅W4(図4)が、ビア33の径W0以上、例えば、ビア33が直下に設けられるソース電極31の方向D2の幅W1(図4)と同一又は同等となるような形状を有する。ビア33が直下に設けられないソース電極32は、その方向D2の幅W2(図4)が、ビア33の径W0未満、例えば、ドレイン電極40の方向D2の幅W3(図4)と同一又は同等となるような形状を有する。ビア33が直下に設けられないソース電極32の方向D2の幅W2は、ビア33が直下に設けられるソース配線35の方向D2の幅W4、及び、ビア33が直下に設けられるソース電極31の幅W1よりも狭い。
【0050】
図4図7及び図8に示すように、ソース配線35の直下に設けられるビア33は、基板10の裏面(ソース電極32及びソース配線35等が設けられる面10cとは反対側の面10d)に設けられる金属層34と接続される。金属層34は、GND電位とされる。ソース配線35は、その直下のビア33及びそれが接続される金属層34を通じて、GND接続される。ソース配線35と接続される、ビア33が直下に設けられないソース電極32は、ソース配線35、ビア33及び金属層34を通じて、GND接続される。
【0051】
このように半導体装置1Aでは、ビア33が直下に設けられるソース電極31が、活性領域10aのビア33及び基板10の裏面の金属層34によってGND接続される。ビア33が直下に設けられないソース電極32が、素子分離領域10bのソース配線35、素子分離領域10bのビア33及び基板10の裏面の金属層34によってGND接続される。これにより、半導体装置1Aでは、GND接続のための配線経路長の増大が抑えられ、ソースインダクタンスが低減される。そのため、高周波特性が向上される等、半導体装置1Aが高性能化される。ソース電極31及びソース電極32をGND接続するビア33は、ISVとも称される。
【0052】
尚、各ソース電極31の直下に設けられるビア33の数、及び、各ソース配線35の直下に設けられるビア33の数は、1つに限らず、2つ以上とすることもできる。また、各ソース電極31の直下に設けられるビア33の平面形状、及び、各ソース配線35の直下に設けられるビア33の平面形状は、楕円形状に限らず、円形状、矩形状、多角形状等、各種平面形状とすることができる。
【0053】
ビア33が直下に設けられないソース電極32が接続されるソース配線35は、例えば、図4に示すように、方向D2に延びるドレイン配線41と交差(一部重複)するような位置に設けられる。ソース配線35がドレイン配線41と交差しない位置では、例えば、図4及び図6に示すように、活性領域10aから素子分離領域10bへ方向D1に延びるドレイン電極40が、方向D2に延びるドレイン配線41と接続される。ソース配線35がドレイン配線41と交差する位置では、例えば、図4及び図7に示すように、活性領域10aから素子分離領域10bへ方向D1に延びるソース電極32が、ソース配線35と接続される。
【0054】
例えば、図4図7及び図8に示すように、ドレイン配線41は、ソース配線35が交差する位置に、ソース配線35を挟む両側の部位同士をそのソース配線35を跨いで接続するエアブリッジ配線41cを有する。エアブリッジ配線41cは、ソース配線35を挟む両側のドレイン配線41の部位同士を接続し、ソース配線35と絶縁膜50及び空洞60を介して重複する。半導体装置1Aでは、ドレイン配線41をこのようなエアブリッジ配線41cを含む構成とすることで、ドレイン配線41(そのエアブリッジ配線41c)と交差する位置にソース配線35を配置することが可能になっている。ソース配線35をドレイン配線41と交差する位置に配置することで、半導体装置1Aが方向D1に大型化することが抑えられる。
【0055】
半導体装置1Aでは、活性領域10aのトランジスタ素子群を流れるドレイン電流が、当該トランジスタ素子群の出力として、ドレイン電極40群からドレイン配線41を通じて出力される。
【0056】
尚、基板10の活性領域10aを「第1領域」とも言い、それを囲む素子分離領域10bを「第2領域」とも言う。方向D1を「第1方向」とも言い、それと直交する方向D2を「第2方向」とも言う。方向D1のうち、活性領域10aに対してゲート配線21が配置される側(一方側)を「第1側」とも言い、活性領域10aに対してドレイン配線41が配置される側(他方側)を「第2側」とも言う。活性領域10aに設けられるビア33を「第1ビア」とも言い、素子分離領域10bに設けられるビア33を「第2ビア」とも言う。ソース電極30のうち、活性領域10aのビア33と重複して接続されるソース電極31を「第1ソース電極」とも言い、活性領域10aのビア33と重複せず素子分離領域10bのビア33とソース配線35を介して接続されるソース電極32を「第2ソース電極」とも言う。
【0057】
半導体装置1Aでは、活性領域10aに、ビア33が直下に設けられるソース電極31と、ビア33が直下に設けられないソース電極32とが混在される。ビア33が直下に設けられるソース電極31の方向D2の幅W1は、ビア33の径W0以上とされる一方、ビア33が直下に設けられないソース電極32の方向D2の幅W2は、ビア33の径W0未満とされる。そのため、ビア33が直下に設けられないソース電極32を挟んで対向するゲート電極20対の間の距離L2は、ビア33が直下に設けられるソース電極31を挟んで対向するゲート電極20対の間の距離L1よりも狭められる。よって、半導体装置1Aでは、ソース電極群のいずれの直下にもビアを設ける場合(例えば上記図2の半導体装置100A)に比べて、所定の寸法の活性領域10aに配置可能なゲート電極20の本数を増大させることが可能になる。
【0058】
このように半導体装置1Aでは、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1Aを高出力化することが可能になる。
【0059】
半導体装置1Aにおいて、ビア33が直下に設けられるソース電極31は、ビア33及びそれが接続される基板10の裏面の金属層34を通じて、GND接続される。従って、GND接続のための配線経路長が最短距離で実現され、インダクタンス低減が図れる。一方、ビア33が直下に設けられないソース電極32は、ドレイン配線41側に配置されるソース配線35と接続される。ソース配線35の直下に、それと接続されるビア33が設けられる。ソース配線35は、その直下のビア33を通じて、基板10の裏面の金属層34と接続される。ビア33が直下に設けられないソース電極32は、ソース配線35、それが接続されるビア33及び金属層34を通じて、GND接続される。これにより、GND接続のための配線経路長は、ソース電極31より長くなるが、ソース電極32では、ソース電極群同士をソース配線で接続する場合(例えば上記図3の半導体装置100B)に比べて、GND接続のための配線経路長の増大が抑えられ、ソースインダクタンスが低減される。
【0060】
更に、半導体装置1Aでは、ビア33が直下に設けられないソース電極32と接続されるソース配線35が、ドレイン配線41側に引き出され、ゲート配線21側には引き出されない。従って、ソース配線35がゲート配線21と重複する位置に配置されること、即ち、上記半導体装置100B(図3)のように、ゲート配線121上に絶縁膜を介してソース配線135が配置されるようなことが回避される。そのため、半導体装置1Aでは、ゲート-ソース間容量Cgsの増大が抑えられ、カットオフ周波数(f=gm/(2π×Cgs)、gm:相互コンダクタンス)等の高周波特性が向上される。
【0061】
このように半導体装置1Aでは、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1Aの高周波特性を向上することが可能になる。
【0062】
更にまた、半導体装置1Aでは、ビア33が直下に設けられないソース電極32からドレイン配線41側に引き出されるソース配線35が、ドレイン配線41と交差(一部重複)するような位置に配置される。ドレイン配線41は、ソース配線35を跨ぐエアブリッジ配線41cを含む構成とされる。これにより、半導体装置1Aでは、ソース配線35をドレイン配線41と交差させない場合に比べて、半導体装置1Aが方向D1に大型化することが抑えられる。また、エアブリッジ配線41cにより、ドレイン配線41とソース配線35との近接が抑えられ、ドレイン-ソース間容量Cdsの増大が抑えられる。
【0063】
上記のような構成によれば、優れた高周波特性を有する高出力の半導体装置1Aがその大型化を抑えて実現される。
尚、以上の説明では、ビア33が直下に設けられるソース電極31と、ビア33が直下に設けられないソース電極32とを、平面視で方向D2に交互に配置する半導体装置1Aを例にしたが、ソース電極31とソース電極32との配置はこれに限定されない。ソース電極31とソース電極32とは、必ずしも平面視で方向D2に交互に配置されることを要しない。ソース電極31とソース電極32とが、このように方向D2に交互に配置されない場合でも、上記のような効果を得ることができる。
【0064】
次に、半導体装置1Aの製造方法について説明する。
図9から図13は第1実施形態に係る半導体装置の製造方法の一例について説明する図である。図9(A)、図9(B)、図9(C)、図10(A)、図10(B)及び図10(C)にはそれぞれ、半導体装置の活性領域の製造における各工程の一例の要部断面図を模式的に示している。図11(A)、図11(B)、図11(C)、図12(A)、図12(B)、図12(C)、図13(A)及び図13(B)にはそれぞれ、半導体装置の素子分離領域の製造における各工程の一例の要部断面図を模式的に示している。
【0065】
まず、半導体装置1Aの活性領域10aの製造について、図9(A)から図9(C)及び図10(A)から図10(C)を参照して、説明する。図9(A)から図9(C)及び図10(A)から図10(C)はそれぞれ、活性領域10aの一部の方向D2に沿った断面を模式的に示したものである。
【0066】
はじめに、図9(A)に示すような基板10が準備される。即ち、下地基板11上に、MOVPE法等を用いて、半導体層12として、上記図1に示したようなチャネル層12a、バリア層12b及びキャップ層12c等が形成され、基板10が準備される。
【0067】
準備された基板10の、半導体層12側の面10c(表面)上に、リソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ta及びAlの積層構造等を有する金属材料が形成される。これにより、ソース電極31の下層部31a、ソース電極32の下層部32a、及び、ドレイン電極40の下層部40aが形成される。下層部32aは、方向D2の幅が、下層部31aの方向D2の幅よりも狭くなるように形成される。下層部32aは、方向D2の幅が、下層部40aの方向D2の幅と同一又は同等となるように形成される。例えば、下層部31a、下層部32a及び下層部40aは、同時に形成される。
【0068】
下層部31a、下層部32a及び下層部40aの形成前には、半導体層12に設けた凹部にコンタクト層(再成長層)が形成されてもよい。下層部31a、下層部32a及び下層部40aの形成後には、オーミック接続を確立するための熱処理が行われてもよい。下層部31a、下層部32a及び下層部40aの形成後には、それらを形成した基板10上に、化学気相堆積(Chemical Vapor Deposition;CVD)法等を用いて、窒化シリコン(SiN)等のパッシベーション膜が形成されてもよい。
【0069】
下層部31a、下層部32a及び下層部40aの形成後、リソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、下層部31aと下層部40aとの間、及び、下層部32aと下層部40aとの間に、Ni及びAuの積層構造等を有する金属材料が形成される。これにより、ゲート電極20が形成される。下層部31a、下層部32a及び下層部40aの形成後の基板10上にパッシベーション膜が形成されている場合には、パッシベーション膜に開口部が形成され、その開口部にゲート電極20が形成される。
【0070】
ゲート電極20の形成後、図9(B)に示すように、基板10上に、CVD法等を用いて、ゲート電極20、下層部31a、下層部32a及び下層部40aを覆う絶縁膜50aが形成される。そして、図9(B)に示すように、絶縁膜50aに、リソグラフィ技術及びエッチング技術を用いて、下層部31a、下層部32a及び下層部40aのそれぞれに通じる開口部51が形成される。
【0071】
次いで、図9(C)に示すように、リソグラフィ技術及びめっき技術を用いて、ソース電極31の上層部31b、ソース電極32の上層部32b、及び、ドレイン電極40の上層部40bが形成される。上層部31bは下層部31a上に形成され、上層部32bは下層部32a上に形成され、上層部40bは下層部40a上に形成される。上層部31b、上層部32b及び上層部40bには、Au等の金属材料が用いられる。上層部31b、上層部32b及び上層部40bにはそれぞれ、下層部31a、下層部32a及び下層部40aとは異なる金属材料が用いられてよい。上層部32bは、方向D2の幅が、上層部31bの方向D2の幅よりも狭くなるように形成される。上層部32bは、方向D2の幅が、上層部40bの方向D2の幅と同一又は同等となるように形成される。例えば、上層部31b、上層部32b及び上層部40bは、同時に形成される。
【0072】
活性領域10aに形成される下層部31aと上層部31bとの積層体が、ソース電極31として機能する。活性領域10aに形成される下層部32aと上層部32bとの積層体が、ソース電極32として機能する。活性領域10aに形成される下層部40aと上層部40bとの積層体が、ドレイン電極40として機能する。図9(A)から図9(C)の工程により、ゲート電極20、並びに、ソース電極31、ソース電極32及びドレイン電極40が形成される。
【0073】
ゲート電極20、ソース電極31、ソース電極32及びドレイン電極40の形成後、例えば、図10(A)に示すように、CVD法等を用いて、ゲート電極20、ソース電極31、ソース電極32及びドレイン電極40を覆う絶縁膜50bが形成される。この絶縁膜50bと、先に形成された絶縁膜50aとによって、絶縁膜50が形成される。
【0074】
次いで、図10(B)に示すように、活性領域10aの基板10に、その下地基板11側の面10d(裏面)から半導体層12側の面10c(表面)に達するように、貫通孔33aが形成される。貫通孔33aは、活性領域10aに設けられるソース電極31と重複する位置、即ち、ソース電極31の直下の位置に、ソース電極31(その下層部31a)に通じるように、形成される。貫通孔33aは、基板10の面10d側からのエッチングによって形成される。ソース電極31の下層部31aは、貫通孔33aを基板10の面10d側からのエッチングによって形成する際のエッチングストッパとして機能し得る。
【0075】
貫通孔33aの形成後、図10(C)に示すように、貫通孔33a内及び基板10の面10d上に、Au、Cu等の金属材料が形成される。貫通孔33a内に形成される金属材料により、ビア33が形成される。基板10の面10d上に形成される金属材料により、金属層34が形成される。これにより、金属層34に接続されるビア33が、ソース電極31の直下に重複して設けられた構造が得られる。
【0076】
図9(A)から図9(C)及び図10(A)から図10(C)のような工程により、金属層34に接続されるビア33が直下に設けられるソース電極31と、ドレイン電極40との間に、ゲート電極20が設けられたトランジスタ素子が、活性領域10aに形成される。更に、ビア33が直下に設けられないソース電極32と、ドレイン電極40との間に、ゲート電極20が設けられたトランジスタ素子が、活性領域10aに形成される。
【0077】
続いて、半導体装置1Aの素子分離領域10bの製造について、図11(A)から図11(C)、図12(A)から図12(C)、図13(A)及び図13(B)を参照し、併せて上記図9(A)から図9(C)及び図10(A)から図10(C)を参照して、説明する。図11(A)から図11(C)、図12(A)から図12(C)、図13(A)及び図13(B)はそれぞれ、素子分離領域10bのソース配線35とドレイン配線41とが交差する位置を通る方向D2に沿った断面を模式的に示したものである。
【0078】
素子分離領域10bでは、準備された基板10の、半導体層12側の面10c上に、リソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、金属材料が形成される。これにより、ソース配線35の下層部35a及びドレイン配線41の下層部41aが形成される。例えば、下層部35a及び下層部41aは、同時に形成される。
【0079】
例えば、素子分離領域10bのソース配線35の下層部35aは、活性領域10aのソース電極32の下層部32a(図9(A))と同時に形成される。この場合、下層部35aは、下層部32aと同一の材料、例えば、Ta及びAlの積層構造等を有する金属材料により形成される。例えば、下層部35aは、下層部32aと連続したパターンとして形成される。尚、下層部35aと下層部32aとは、互いに分離されたパターンとして形成することもできる。下層部35aは、方向D2の幅が、下層部32aの方向D2の幅よりも広くなるように形成される。例えば、下層部35aは、活性領域10aにおいてビア33と接続されるソース電極31の下層部31a(図9(A))の方向D2の幅と同一又は同等となるように形成される。
【0080】
例えば、素子分離領域10bのドレイン配線41の下層部41aは、活性領域10aのドレイン電極40の下層部40a(図9(A))と同時に形成される。この場合、下層部41aは、下層部40aと同一の材料、例えば、Ta及びAlの積層構造等を有する金属材料により形成される。例えば、下層部41aは、下層部40aと連続したパターンとして形成される。尚、下層部41aと下層部40aとは、互いに分離されたパターンとして形成することもできる。
【0081】
下層部35a及び下層部41aの形成後には、それらを形成した基板10上に、CVD法等を用いて、SiN等のパッシベーション膜が形成されてもよい。
素子分離領域10bの下層部35a及び下層部41aの形成後であって、活性領域10aのゲート電極20(図9(A))の形成後、図11(B)に示すように、基板10上に、下層部35a及び下層部41aに通じる開口部52を有する絶縁膜50aが形成される。絶縁膜50aは、CVD法等を用いて、活性領域10aの基板10上と同時に、素子分離領域10bの基板10上に形成される。開口部52は、リソグラフィ技術及びエッチング技術を用いて、下層部35a及び下層部41aのそれぞれに通じるように形成される。
【0082】
次いで、図11(C)に示すように、リソグラフィ技術及びめっき技術を用いて、ソース配線35の上層部35b及びドレイン配線41の上層部41bが形成される。上層部35b及び上層部41bには、Au等の金属材料が用いられる。上層部35b及び上層部41bにはそれぞれ、下層部35a及び下層部41aとは異なる金属材料が用いられてよい。例えば、上層部35b及び上層部41bは、同時に形成される。
【0083】
素子分離領域10bのソース配線35の上層部35bは、活性領域10aのソース電極32の上層部32b(図9(C))と同時に形成される。上層部35bは、上層部32bと連続したパターンとして形成される。尚、下層部35aと下層部32a(図9(C))とが互いに分離されたパターンとして形成されている場合には、それらは、連続する上層部35bと上層部32bとによって接続される。上層部35bは、方向D2の幅が、上層部32bの方向D2の幅よりも広くなるように形成される。例えば、上層部35bは、活性領域10aにおいてビア33と接続されるソース電極31の上層部31b(図9(C))の方向D2の幅と同一又は同等となるように形成される。
【0084】
素子分離領域10bのドレイン配線41の上層部41bは、活性領域10aのドレイン電極40の上層部40b(図9(C))と同時に形成される。上層部41bは、上層部40bと連続したパターンとして形成される。尚、下層部41aと下層部40a(図9(C))とが互いに分離されたパターンとして形成されている場合には、それらは、連続する上層部41bと上層部40bとによって接続される。
【0085】
素子分離領域10bに形成される下層部35aと上層部35bとの積層体が、ソース配線35として機能する。素子分離領域10bに形成される下層部41aと上層部41bとの積層体が、ドレイン配線41として機能する。図11(A)から図11(C)の工程により、ソース配線35及びドレイン配線41が形成される。ソース配線35及びドレイン配線41は、上記図9(A)から図9(C)の工程によって得られるソース電極31、ソース電極32及びドレイン電極40と共に形成される。
【0086】
ソース配線35及びドレイン配線41(並びにソース電極31、ソース電極32及びドレイン電極40)の形成後、例えば、図12(A)に示すように、それらを覆う絶縁膜50bが形成される。絶縁膜50bは、CVD法等を用いて、活性領域10aの基板10上と同時に、素子分離領域10bの基板10上に形成される。絶縁膜50bと、先に形成された絶縁膜50aとによって、絶縁膜50が形成される。
【0087】
次いで、図12(B)に示すように、素子分離領域10bの基板10に、その下地基板11側の面10d(裏面)から半導体層12側の面10c(表面)に達するように、貫通孔33aが形成される。貫通孔33aは、素子分離領域10bに設けられるソース配線35と重複する位置、即ち、ソース配線35の直下の位置に、ソース配線35(その下層部35a)に通じるように、形成される。貫通孔33aは、基板10の面10d側からのエッチングによって形成される。ソース配線35の下層部35aは、貫通孔33aを基板10の面10d側からのエッチングによって形成する際のエッチングストッパとして機能し得る。例えば、素子分離領域10bのソース配線35に通じる貫通孔33aは、活性領域10aのソース電極31に通じる貫通孔33a(図10(B))と同時に形成される。
【0088】
貫通孔33aの形成後、図12(C)に示すように、貫通孔33a内及び基板10の面10d上に、Au、Cu等の金属材料が形成される。貫通孔33a内に形成される金属材料により、ビア33が形成される。基板10の面10d上に形成される金属材料により、金属層34が形成される。これにより、金属層34に接続されるビア33が、ソース配線35の直下に重複して設けられた構造が得られる。例えば、素子分離領域10bのビア33及び金属層34は、活性領域10aのビア33及び金属層34(図10(C))と同時に形成される。
【0089】
ドレイン配線41には、エアブリッジ配線41cが形成される。エアブリッジ配線41cの形成の際は、図13(A)に示すように、絶縁膜50(その絶縁膜50b)に、ソース配線35を挟む両側のドレイン配線41の部位に通じる開口部53が形成される。そして、図13(B)に示すように、開口部53から露出する、ソース配線35を挟む両側のドレイン配線41の部位同士を接続するように、エアブリッジ配線41cが形成される。例えば、開口部53から露出するドレイン配線41の部位に挟まれる領域に、レジスト等が用いられて犠牲層が形成される。次いで、開口部53から露出するドレイン配線41の部位及び犠牲層の上に、Au等の金属材料が形成される。その後、犠牲層は除去される。これにより、ソース配線35を挟む両側のドレイン配線41の部位同士を接続し、ソース配線35と絶縁膜50及び空洞60を介して重複する、図13(B)に示すようなエアブリッジ配線41cが形成される。
【0090】
図11(A)から図11(C)、図12(A)から図12(C)、図13(A)及び図13(B)のような工程により、金属層34に接続されるビア33が直下に設けられるソース配線35、エアブリッジ配線41cでソース配線35を跨ぐドレイン配線41が形成される。
【0091】
例えば、以上のような工程により、半導体装置1Aが製造される。
尚、以上述べた半導体装置1Aの製造方法は一例であって、これに限定されるものではない。
【0092】
例えば、活性領域10a及び素子分離領域10bのビア33は、貫通孔33a内に金属材料が充填される形態に限らず、貫通孔33aの内面に金属材料が形成され、貫通孔33aの中央部に空洞が形成される形態、いわゆるコンフォーマルビアとされてもよい。
【0093】
また、ビア33は、ソース電極31及びソース配線35の形成後に限らず、それらの形成前に予め基板10に形成されてもよい。例えば、準備された基板10の所定の位置に予めビア33を形成し、ビア33を形成した基板10に対し、上記図9(A)から図9(C)及び図11(A)から図11(C)の例に従い、ソース電極31及びソース配線35を形成する。このような方法を用い、ビア33が直下に設けられるソース電極31及びソース配線35が形成されてもよい。
【0094】
また、ビア33の形成は、エアブリッジ配線41cの形成前に限らず、エアブリッジ配線41cの形成後に行われてもよい。即ち、図12(A)の工程後、図13(A)及び図13(B)の工程の例に従ってエアブリッジ配線41cを形成し、その後、図12(B)及び図12(C)の例に従ってビア33を形成する方法が用いられてもよい。
【0095】
また、絶縁膜50は、絶縁膜50aと絶縁膜50bとの2層構造に限らず、それら2層のうちの上層の絶縁膜50bを省略し、下層の絶縁膜50aのみの単層構造とされてもよい。上層の絶縁膜50bを省略することで、エアブリッジ配線41cを形成する際の開口部53の形成を省略することができる。上層の絶縁膜50bが省略される場合、エアブリッジ配線41cは、空洞60を介してソース配線35と重複するようになる。
【0096】
[第2実施形態]
図14は第2実施形態に係る半導体装置の一例について説明する図である。図14(A)及び図14(B)にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
【0097】
図14(A)は、素子分離領域10bのソース配線35とドレイン配線41とが交差する位置を通る方向D1に沿った断面を模式的に示したものである。図14(B)は、素子分離領域10bのソース配線35とドレイン配線41とが交差する位置を通る方向D2に沿った断面を模式的に示したものである。図14(A)は、図14(B)のXIVa-XIVa線の位置を通る方向D1に沿った断面図に対応し、図14(B)は、図14(A)のXIVb-XIVb線の位置を通る方向D2に沿った断面図に対応する。
【0098】
この第2実施形態に係る半導体装置1Bは、図14(A)及び図14(B)に示すように、ソース配線35に、上記エアブリッジ配線41cを含まないドレイン配線41が交差する構成を有する。半導体装置1Bは、このような構成を有する点で、上記第1実施形態で述べた半導体装置1Aと相違する。半導体装置1Bのその他の構成は、上記半導体装置1Aと同様とすることができる。
【0099】
半導体装置1Bでは、図14(A)に示すように、活性領域10aから素子分離領域10bに延びるソース電極32の下層部32aが設けられると共に、当該下層部32aと連続するソース配線35の下層部35aが素子分離領域10bに設けられる。更に、図14(B)に示すように、ドレイン配線41の下層部41aが素子分離領域10bに設けられる。そして、これらを覆うように、図14(A)及び図14(B)に示すように、ソース電極32の下層部32aに通じる開口部51、及び、ドレイン配線41の下層部41aに通じる開口部52を有する、絶縁膜50aが設けられる。ソース配線35の下層部35aは、絶縁膜50aで覆われる。
【0100】
半導体装置1Bでは、図14(A)に示すように、絶縁膜50aの開口部51にソース電極32の上層部32bが設けられ、図14(B)に示すように、絶縁膜50aの開口部52にドレイン配線41の上層部41bが設けられる。図14(A)及び図14(B)に示すように、ドレイン配線41の上層部41bは、下層部41a上のほか、ソース配線35の下層部35aを覆う絶縁膜50a上にも設けられる。
【0101】
半導体装置1Bでは、下層部32a及び上層部32bがソース電極32として機能し、下層部35aがソース配線35として機能し、下層部41a及び上層部41bがドレイン配線41として機能する。図14(A)及び図14(B)に示すように、ソース電極32、ソース配線35及びドレイン配線41は、絶縁膜50bで覆われる。絶縁膜50b及び絶縁膜50aにより、絶縁膜50が形成される。
【0102】
半導体装置1Bでは、ソース配線35の下層部35aの直下に、基板10を貫通するビア33が設けられる。ビア33は、基板10の面10dに設けられる金属層34と接続される。ソース電極32は、その下層部32aと連続するソース配線35の下層部35a、それと接続されるビア33及び金属層34を通じて、GND接続される。
【0103】
半導体装置1Bは、図14(A)及び図14(B)に示すような、素子分離領域10bにおけるソース配線35とドレイン配線41との交差構造を除き、上記第1実施形態で述べた半導体装置1Aと同様の構成とすることができる。半導体装置1Bは、図14(A)及び図14(B)に示すような、素子分離領域10bにおけるソース配線35とドレイン配線41との交差構造の形成を除き、上記第1実施形態で述べた製造方法(図9から図12)と同様の手順で製造することができる。半導体装置1Bによっても、上記半導体装置1Aと同様の効果を得ることができる。
【0104】
即ち、半導体装置1Bにおいても、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが配置される。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1Bを高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1Bの高周波特性を向上することが可能になる。
【0105】
半導体装置1Bでは更に、ソース配線35の下層部35aとドレイン配線41の上層部41bとが絶縁膜50aを介して積層される。即ち、半導体装置1Bでは、ソース配線35が絶縁膜50aを介してドレイン配線41と重複する。半導体装置1Bでは、上記半導体装置1Aのようなエアブリッジ配線41cを用いずに、ソース配線35とドレイン配線41との交差構造が実現される。半導体装置1Bでは、エアブリッジ配線41cの形成を省略することができるため、製造工数を削減することが可能になる。
【0106】
[第3実施形態]
図15は第3実施形態に係る半導体装置の一例について説明する図である。図15には、半導体装置の一例の要部平面図を模式的に示している。
【0107】
図15に示す半導体装置1Cは、ソース配線35とドレイン配線41とが交差しないレイアウトが採用された構成を有する。交差しないソース配線35(上記下層部35a及び上層部35b)とドレイン配線41(上記下層部41a及び上層部41b)とは、互いに同一の層内に設けられる。ソース配線35は、平面視で、方向D1において、活性領域10aとドレイン配線41との間に配置される。半導体装置1Cは、このような構成を有する点で、上記第1実施形態で述べた半導体装置1Aと相違する。半導体装置1Cのその他の構成は、上記半導体装置1Aと同様とすることができる。半導体装置1Cは、図15に示すような、交差しないソース配線35とドレイン配線41とが互いに同一の層内に設けられる点を除き、上記第1実施形態で述べた製造方法(図9から図12)と同様の手順で製造することができる。半導体装置1Cによっても、上記半導体装置1Aと同様の効果を得ることができる。
【0108】
即ち、半導体装置1Cにおいても、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが配置される。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1Cを高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1Cの高周波特性を向上することが可能になる。
【0109】
半導体装置1Cでは、ソース配線35とドレイン配線41とを交差させず、それらを互いに同一の層内に設けることができる。半導体装置1Cでは、上記半導体装置1Aのようなエアブリッジ配線41cを用いず、その形成を省略することができるため、製造工数を削減することができる。また、半導体装置1Cでは、ソース配線35とドレイン配線41とを積層せず、互いを一定距離離間させることができる。これにより、ドレイン-ソース間容量Cdsの増大を抑え、半導体装置1Cの高周波特性を向上することができる。
【0110】
以上、第1から第3実施形態について説明した。
以上述べた半導体装置1A、1B、1C等は、各種電子装置に適用することができる。例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0111】
[第4実施形態]
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第4実施形態として説明する。
【0112】
図16は第4実施形態に係る半導体パッケージの一例について説明する図である。図16には、半導体パッケージの一例の要部平面図を模式的に示している。
図16に示す半導体パッケージ200は、ディスクリートパッケージの一例である。半導体パッケージ200は、例えば、上記第1実施形態で述べたような半導体装置1A(図4等)、半導体装置1Aが搭載されたリードフレーム210、及び、それらを封止する樹脂220を含む。
【0113】
半導体装置1Aは、例えば、リードフレーム210のダイパッド210a上にダイアタッチ材等(図示せず)を用いて搭載される。半導体装置1Aには、上記ゲート電極20と接続されたパッド20c、ソース電極30と接続されたパッド30c、及び、ドレイン電極40と接続されたパッド40cが設けられる。パッド20c、パッド30c及びパッド40cはそれぞれ、Au、Al等のワイヤ230を用いてリードフレーム210のゲートリード211、ソースリード212及びドレインリード213に接続される。ゲートリード211、ソースリード212及びドレインリード213の各一部が露出するように、リードフレーム210とそれに搭載された半導体装置1A及びそれらを接続するワイヤ230が、樹脂220で封止される。
【0114】
半導体装置1Aの、ゲート電極20と接続されたパッド20c及びドレイン電極40と接続されたパッド40cが設けられる面とは反対側の面に、ソース電極30と接続された外部接続用電極、例えば上記金属層34が設けられてもよい。当該外部接続用電極を、ソースリード212に繋がるダイパッド210aに、半田等の導電性接合材を用いて接続してもよい。
【0115】
例えば、上記第1実施形態で述べたような半導体装置1Aが用いられ、このような構成を有する半導体パッケージ200が得られる。
上記のように、半導体装置1Aでは、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが設けられる。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1Aを高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1Aの高周波特性を向上することが可能になる。従って、優れた高周波特性を有する高出力の半導体装置1Aが実現される。このような半導体装置1Aが用いられ、高性能の半導体パッケージ200が実現される。
【0116】
ここでは、半導体装置1Aを例にしたが、他の半導体装置1B、1C等を用いて同様に半導体パッケージを得ることが可能である。
[第5実施形態]
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第5実施形態として説明する。
【0117】
図17は第5実施形態に係る力率改善回路の一例について説明する図である。図17には、力率改善回路の一例の等価回路図を示している。
図17に示す力率改善(Power Factor Correction;PFC)回路300は、スイッチ素子310、ダイオード320、チョークコイル330、コンデンサ340、コンデンサ350、ダイオードブリッジ360及び交流電源370(AC)を含む。
【0118】
PFC回路300において、スイッチ素子310のドレイン電極と、ダイオード320のアノード端子及びチョークコイル330の一端子とが接続される。スイッチ素子310のソース電極と、コンデンサ340の一端子及びコンデンサ350の一端子とが接続される。コンデンサ340の他端子とチョークコイル330の他端子とが接続される。コンデンサ350の他端子とダイオード320のカソード端子とが接続される。また、スイッチ素子310のゲート電極には、ゲートドライバが接続される。コンデンサ340の両端子間には、ダイオードブリッジ360を介して交流電源370が接続され、コンデンサ350の両端子間から直流電源(DC)が取り出される。
【0119】
例えば、このような構成を有するPFC回路300のスイッチ素子310に、上記半導体装置1A、1B、1C等が用いられる。
上記のように、半導体装置1A、1B、1C等では、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが設けられる。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1A、1B、1C等を高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1A、1B、1C等の高周波特性を向上することが可能になる。従って、優れた高周波特性を有する高出力の半導体装置1A、1B、1C等が実現される。このような半導体装置1A、1B、1C等が用いられ、高性能のPFC回路300が実現される。
【0120】
[第6実施形態]
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第6実施形態として説明する。
【0121】
図18は第6実施形態に係る電源装置の一例について説明する図である。図18には、電源装置の一例の等価回路図を示している。
図18に示す電源装置400は、一次側回路410及び二次側回路420、並びに一次側回路410と二次側回路420との間に設けられるトランス430を含む。
【0122】
一次側回路410には、上記第5実施形態で述べたようなPFC回路300、及びPFC回路300のコンデンサ350の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路440が含まれる。フルブリッジインバータ回路440には、複数、ここでは一例として4つのスイッチ素子441、スイッチ素子442、スイッチ素子443及びスイッチ素子444が含まれる。
【0123】
二次側回路420には、複数、ここでは一例として3つのスイッチ素子421、スイッチ素子422及びスイッチ素子423が含まれる。
例えば、このような構成を有する電源装置400の、一次側回路410に含まれるPFC回路300のスイッチ素子310、及びフルブリッジインバータ回路440のスイッチ素子441-444に、上記半導体装置1A、1B、1C等が用いられる。例えば、電源装置400の、二次側回路420のスイッチ素子421、422、423には、Siを用いた通常のMIS型電界効果トランジスタが用いられる。
【0124】
上記のように、半導体装置1A、1B、1C等では、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが設けられる。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1A、1B、1C等を高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1A、1B、1C等の高周波特性を向上することが可能になる。従って、優れた高周波特性を有する高出力の半導体装置1A、1B、1C等が実現される。このような半導体装置1A、1B、1C等が用いられ、高性能の電源装置400が実現される。
【0125】
[第7実施形態]
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第7実施形態として説明する。
【0126】
図19は第7実施形態に係る増幅器の一例について説明する図である。図19には、増幅器の一例の等価回路図を示している。
図19に示す増幅器500は、デジタルプレディストーション回路510、ミキサー520、ミキサー530及びパワーアンプ540を含む。
【0127】
デジタルプレディストーション回路510は、入力信号の非線形歪みを補償する。ミキサー520は、非線形歪みが補償された入力信号SIと交流信号とをミキシングする。パワーアンプ540は、入力信号SIが交流信号とミキシングされた信号を増幅する。増幅器500では、例えば、スイッチの切り替えにより、出力信号SOをミキサー530で交流信号とミキシングしてデジタルプレディストーション回路510に送出することができる。増幅器500は、高周波増幅器、高出力増幅器として使用することができる。
【0128】
このような構成を有する増幅器500のパワーアンプ540に、上記半導体装置1A、1B、1C等が用いられる。
上記のように、半導体装置1A、1B、1C等では、活性領域10aに、ビア33が直下に設けられるソース電極31と、それよりも幅狭でビア33が直下に設けられないソース電極32とが設けられる。これにより、所定の寸法の活性領域10aにおけるソース電極31群及びソース電極32群の占有面積を減らし、活性領域10aに配置するゲート電極20群の本数を増大させ、半導体装置1A、1B、1C等を高出力化することが可能になる。更に、活性領域10aのソース電極31は、その直下にビア33が設けられてGND接続される。活性領域10aの、より幅狭のソース電極32は、それと接続されるソース配線35がドレイン配線41側の素子分離領域10bに設けられ且つそのソース配線35の直下にビア33が設けられてGND接続される。これにより、GND接続に伴うソースインダクタンス及びゲート-ソース間容量Cgsの増大を抑え、半導体装置1A、1B、1C等の高周波特性を向上することが可能になる。従って、優れた高周波特性を有する高出力の半導体装置1A、1B、1C等が実現される。このような半導体装置1A、1B、1C等が用いられ、高性能の増幅器500が実現される。
【0129】
上記半導体装置1A、1B、1C等を適用した各種電子装置(上記第4から第7実施形態で述べた半導体パッケージ200、PFC回路300、電源装置400及び増幅器500等)は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ(パーソナルコンピュータ、スーパーコンピュータ、サーバ等)、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0130】
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板と、
前記第1領域に設けられ、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第1領域に設けられ、前記基板を貫通する第1ビアと、
前記第2領域に設けられ、前記基板を貫通する第2ビアと、
を含み、
前記複数のソース電極は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極と、
前記第2ビアと接続される第2ソース電極と、
を含む、半導体装置。
【0131】
(付記2) 前記複数のゲート電極、前記複数のソース電極及び前記複数のドレイン電極は、ソース電極とドレイン電極とが前記第2方向に交互に配置され且つ隣り合う前記ソース電極と前記ドレイン電極との間にゲート電極が配置されるように設けられる、付記1に記載の半導体装置。
【0132】
(付記3) 前記第2ソース電極の前記第2方向の幅は、前記第2ビアの前記第2方向の幅よりも小さい、付記1に記載の半導体装置。
(付記4) 前記第2ソース電極の前記第2方向の幅は、前記第1ソース電極の前記第2方向の幅よりも小さい、付記1に記載の半導体装置。
【0133】
(付記5) 前記複数のゲート電極の、前記第2ソース電極を挟んで対向するゲート電極対の前記第2方向の距離は、前記第1ソース電極を挟んで対向するゲート電極対の前記第2方向の距離よりも小さい、付記1に記載の半導体装置。
【0134】
(付記6) 前記第1方向の第1側の前記第2領域に設けられ、前記第2方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記第1方向の前記第1側とは反対の第2側の前記第2領域に設けられ、前記第2ビアと平面視で重複し、前記第2ビアと接続され、前記第2ビアと前記第2ソース電極とを接続するソース配線と、
前記第1方向の前記第2側の前記第2領域に設けられ、前記第2方向に延び、前記複数のドレイン電極と接続されるドレイン配線と、
を更に含む、付記1に記載の半導体装置。
【0135】
(付記7) 前記ソース配線は、前記第2ソース電極の前記第1方向の前記第2側に延びる延長線上に設けられる、付記6に記載の半導体装置。
(付記8) 前記第2ソース電極の前記第2方向の幅は、前記ソース配線の前記第2方向の幅よりも小さい、付記6に記載の半導体装置。
【0136】
(付記9) 前記ソース配線は、前記ソース配線を覆う絶縁膜又は空洞を介して前記ドレイン配線と平面視で重複する、付記6に記載の半導体装置。
(付記10) 前記ソース配線は、平面視で、前記第1方向において、前記第1領域と前記ドレイン配線との間に設けられる、付記6に記載の半導体装置。
【0137】
(付記11) 平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板を準備する工程と、
前記第1領域に、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成する工程と、
前記第1領域に、前記基板を貫通する第1ビアを形成する工程と、
前記第2領域に、前記基板を貫通する第2ビアを形成する工程と、
を含み、
前記複数のソース電極を形成する工程は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極を形成する工程と、
前記第2ビアと接続される第2ソース電極を形成する工程と、
を含む、半導体装置の製造方法。
【0138】
(付記12) 平面視で、第1領域と前記第1領域を囲む第2領域とを有する基板と、
前記第1領域に設けられ、平面視で、第1方向に延び、前記第1方向と直交する第2方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第1領域に設けられ、前記基板を貫通する第1ビアと、
前記第2領域に設けられ、前記基板を貫通する第2ビアと、
を含み、
前記複数のソース電極は、
前記第1ビアと平面視で重複し、前記第1ビアと接続される第1ソース電極と、
前記第2ビアと接続される第2ソース電極と、
を含む半導体装置を備える、電子装置。
【符号の説明】
【0139】
1、1A、1B、1C、100A、100B 半導体装置
10、110 基板
10a、110a 活性領域
10b、110b 素子分離領域
10c、10d、110c、110d 面
11 下地基板
12 半導体層
12a チャネル層
12b バリア層
12c キャップ層
20、120 ゲート電極
20c、30c、40c パッド
21、121 ゲート配線
30、31、32、130、131、132 ソース電極
31a、32a、35a、40a、41a 下層部
31b、32b、35b、40b、41b 上層部
33、133 ビア
33a 貫通孔
34 金属層
35、135 ソース配線
40、140 ドレイン電極
41、141 ドレイン配線
41c エアブリッジ配線
50、50a、50b 絶縁膜
51、52、53 開口部
60 空洞
101 2DEG領域
200 半導体パッケージ
210 リードフレーム
210a ダイパッド
211 ゲートリード
212 ソースリード
213 ドレインリード
220 樹脂
230 ワイヤ
300 PFC回路
310、421、422、423、441、442、443、444 スイッチ素子
320 ダイオード
330 チョークコイル
340、350 コンデンサ
360 ダイオードブリッジ
370 交流電源
400 電源装置
410 一次側回路
420 二次側回路
430 トランス
440 フルブリッジインバータ回路
500 増幅器
510 デジタルプレディストーション回路
520、530 ミキサー
540 パワーアンプ
D1、D2 方向
L1、L2、L3 距離
W0 幅(径)
W1、W2、W3、W4 幅
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19