2025-7974 センサ素子および測距システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025007974

(43)【公開日】2025-01-20

(54)【発明の名称】センサ素子および測距システム

(51)【国際特許分類】

   H10F 39/18 20250101AFI20250109BHJP

   H10D 84/83 20250101ALI20250109BHJP

   H10D 84/85 20250101ALI20250109BHJP

   H10D 89/60 20250101ALI20250109BHJP

   H10F 30/225 20250101ALI20250109BHJP

【ＦＩ】

H01L27/146 F

H01L27/088 E

H01L27/088 D

H01L27/092 G

H01L27/092 F

H01L27/04 H

H01L31/10 B

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023109745

(22)【出願日】2023-07-04

(71)【出願人】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100121131

【弁理士】

【氏名又は名称】西川 孝

(74)【代理人】

【氏名又は名称】稲本 義雄

(74)【代理人】

【識別番号】100168686

【弁理士】

【氏名又は名称】三浦 勇介

(72)【発明者】

【氏名】林 利起

【テーマコード（参考）】

4M118

5F038

5F048

5F149

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118AB03

4M118BA04

4M118BA14

4M118CA03

4M118FA06

4M118FA27

4M118FA28

4M118GA02

4M118GD04

4M118HA22

4M118HA33

5F038BH10

5F038BH19

5F038CA02

5F038CA16

5F038EZ20

5F048AA01

5F048AA07

5F048AB10

5F048AC01

5F048AC03

5F048BA19

5F048BA20

5F048BC01

5F048BC03

5F048BC18

5F048BE00

5F048BF12

5F048BF15

5F048BF16

5F048BG13

5F048BH05

5F048CB01

5F048CB03

5F048CB04

5F149AA08

5F149BB03

5F149EA04

5F149EA11

5F149JA12

5F149KA20

5F149XB38

(57)【要約】

【課題】画素サイズを維持しつつ、さらなる高機能化を図る。
【解決手段】本開示のセンサ素子は、ＳＰＡＤが画素毎に設けられたセンサ基板と、センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ基板と、ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、ＣＭＯＳ基板を貫通し、センサ基板のアノード領域とＣＭＯＳ基板とを電気的に接続する貫通電極とを備える。本開示は、例えばＣＭＯＳイメージセンサに適用することができる。
【選択図】図３

【特許請求の範囲】

【請求項1】

ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、
前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、
前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、
前記ＣＭＯＳ基板を貫通し、前記センサ基板のアノード領域と前記ＣＭＯＳ基板とを電気的に接続する貫通電極と
を備えるセンサ素子。

【請求項2】

前記ＣＭＯＳ基板において、積層方向からの平面視で、前記トランジスタと前記貫通電極との間に、前記ＣＭＯＳ基板の既存構成要素がシールド領域として配置される
請求項１に記載のセンサ素子。

【請求項3】

前記シールド領域は、積層方向からの平面視で、前記トランジスタのアクティブ領域とゲート電極とが重なる重複領域の頂点それぞれと、前記貫通電極の中心とを結ぶ全ての線分と交差するように配置される
請求項２に記載のセンサ素子。

【請求項4】

前記シールド領域は、前記トランジスタの前記アクティブ領域のソース領域またはドレイン領域である
請求項３に記載のセンサ素子。

【請求項5】

前記シールド領域は、基板コンタクトのウェル領域である
請求項３に記載のセンサ素子。

【請求項6】

前記シールド領域は、エアギャップである
請求項３に記載のセンサ素子。

【請求項7】

前記貫通電極には、絶対値２０Ｖ以上の電圧が印加される
請求項３に記載のセンサ素子。

【請求項8】

前記ＣＭＯＳ基板には、第１伝導型トランジスタと第２伝導型トランジスタが設けられ、
前記第１伝導型トランジスタと前記第２伝導型トランジスタとの間には、素子分離領域が形成される
請求項３に記載のセンサ素子。

【請求項9】

前記素子分離領域は、前記ＣＭＯＳ基板の表面から底面までを貫通するＤＴＩ（Deep Trench Isolation）領域により形成される
請求項８に記載のセンサ素子。

【請求項10】

前記ＣＭＯＳ基板において、前記トランジスタと前記貫通電極との間には、深さ２５０ｎｍ程度のＳＴＩ（Shallow Trench Isolation）領域または前記ＤＴＩ領域がさらに形成される
請求項９に記載のセンサ素子。

【請求項11】

照射光を照射する照明装置と、
前記照射光に対する反射光を検出するセンサ素子と
を備え、
前記センサ素子は、
ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、
前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、
前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、
前記ＣＭＯＳ基板を貫通し、前記センサ基板のアノード領域と前記ＣＭＯＳ基板とを電気的に接続する貫通電極とを有する
測距システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、センサ素子および測距システムに関し、特に、画素サイズを維持しつつ、さらなる高機能化を図ることができるようにするセンサ素子および測距システムに関する。

【背景技術】

【0002】

ＴｏＦ（Time-of-Flight）法により距離計測を行う距離画像センサが知られている。距離画像センサでは、例えば、ＳＰＡＤ（Single Photon Avalanche Diode）を用いた画素を行列状に配置した画素アレイが採用される。ＳＰＡＤでは、降伏電圧よりも大きい電圧を印加した状態で、高電界のＰＮ接合領域へ１個の光子が入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れたタイミングを検出することで、高精度に距離を計測することができる。

【0003】

従来、ＳＰＡＤを利用した測距システムでは、ＳＰＡＤが設けられたセンサ基板とロジック回路が設けられたロジック基板とが貼り合された積層構造で、半導体基板の裏面側から光が照射される裏面照射型のセンサ素子が採用されている。

【0004】

特許文献１には、積層構造のセンサ素子において、小型化かつ高機能化を図るために、ＳＰＡＤのカソード電圧またはアノード電圧に従った信号を出力するための複数のトランジスタの一部を、センサ基板の半導体基板に形成されたウェル内に設けることが提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２２－１４８０２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

近年、積層構造のセンサ素子においては、ロジック回路のさらなる高機能化が求められている。しかしながら、特許文献１に開示されているような２層構造のセンサ素子において、画素サイズを維持したまま、ロジック回路における演算のためのＳＲＡＭ（Static Random Access Memory）などを増設することは容易ではなかった。

【0007】

本開示は、このような状況に鑑みてなされたものであり、画素サイズを維持しつつ、さらなる高機能化を図ることができるようにするものである。

【課題を解決するための手段】

【0008】

本開示のセンサ素子は、ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、前記ＣＭＯＳ基板を貫通し、前記センサ基板のアノード領域と前記ＣＭＯＳ基板とを電気的に接続する貫通電極とを備えるセンサ素子である。

【0009】

本開示の測距システムは、照射光を照射する照明装置と、前記照射光に対する反射光を検出するセンサ素子とを備え、前記センサ素子は、ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、前記ＣＭＯＳ基板を貫通し、前記センサ基板のアノード領域と前記ＣＭＯＳ基板とを電気的に接続する貫通電極とを有する測距システムである。

【0010】

本開示においては、ＳＰＡＤが画素毎に設けられたセンサ基板と、前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ基板と、前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、前記ＣＭＯＳ基板を貫通し、前記センサ基板のアノード領域と前記ＣＭＯＳ基板とを電気的に接続する貫通電極が設けられる。

【図面の簡単な説明】

【0011】

【図1】本開示に係る技術を適用したセンサ素子の構成例を示す断面図である。

【図2】ＣＭＯＳ基板の構成例を示す断面図である。

【図3】ＣＭＯＳ基板の構成例を示す平面図である。

【図4】第１の実施形態のＣＭＯＳ基板の構成例を示す平面図である。

【図5】第１の実施形態のＣＭＯＳ基板の他の構成例を示す平面図である。

【図6】第２の実施形態のＣＭＯＳ基板の構成例を示す断面図である。

【図7】第２の実施形態のＣＭＯＳ基板の構成例を示す平面図である。

【図8】第２の実施形態のＣＭＯＳ基板の他の構成例を示す平面図である。

【図9】第３の実施形態のＣＭＯＳ基板の構成例を示す断面図である。

【図10】第３の実施形態のＣＭＯＳ基板の構成例を示す平面図である。

【図11】測距システムの構成例を示すブロック図である。

【発明を実施するための形態】

【0012】

以下、本開示を実施するための形態（以下、実施形態とする）について説明する。なお、説明は以下の順序で行う。

【0013】

１．従来技術とその問題点
２．本開示に係る技術を適用したセンサ素子の構成例
３．第１の実施形態（ソース領域／ドレイン領域をシールド領域とする構成）
４．第２の実施形態（基板コンタクトのウェル領域をシールド領域とする構成）
５．第３の実施形態（エアギャップをシールド領域とする構成）
６．測距システムの構成例

【0014】

＜１．従来技術とその問題点＞
従来、ＳＰＡＤ（Single Photon Avalanche Diode）を利用した測距システムでは、ＳＰＡＤが設けられたセンサ基板とロジック回路が設けられたロジック基板とが貼り合された積層構造で、半導体基板の裏面側から光が照射される裏面照射型のセンサ素子が採用されている。

【0015】

特許文献１（特開２０２２－１４８０２８号公報）には、積層構造のセンサ素子において、小型化かつ高機能化を図るために、ＳＰＡＤのカソード電圧またはアノード電圧に従った信号を出力するための複数のトランジスタの一部を、センサ基板の半導体基板に形成されたウェル内に設けることが提案されている。

【0016】

近年、積層構造のセンサ素子においては、ロジック回路のさらなる高機能化が求められている。しかしながら、特許文献１に開示されているような２層構造のセンサ素子において、画素サイズを維持したまま、ロジック回路における演算のためのＳＲＡＭ（Static Random Access Memory）などを増設することは容易ではなかった。

【0017】

そこで、本開示に係る技術においては、ＳＰＡＤが画素毎に設けられたセンサ基板と、ロジック回路が設けられたロジック基板との間に、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板を積層することで、ロジック回路の面積を確保することを実現する。

【0018】

一方で、このような３層構造のセンサ素子においては、ＣＭＯＳ基板を貫通するアノード電極に－２０乃至－２５Ｖの高電圧が印加されるため、ＣＭＯＳ基板に設けられるトランジスタのＯＮ－ＯＦＦ特性への影響が懸念される。

【0019】

これに対して、国際公開第２０２０／２６２５５８号（公知例２という）には、第１基板のフローティングディフュージョンと第２基板の画素回路とを電気的に接続する貫通電極と、画素回路を構成する各トランジスタとの間に、シールド電極を設けるようにした撮像装置が開示されている。シールド電極は、画素回路を構成する各トランジスタに対する、貫通配線に印加されるバイアスの影響を低減するためのものである。

【0020】

しかしながら、公知例２では、画素サイズの縮小については考慮されておらず、面積効率の観点で課題があった。

【0021】

そこで、本開示に係る技術においては、ＣＭＯＳ基板において、積層方向からの平面視で、トランジスタと貫通電極との間に、ＣＭＯＳ基板の既存構成要素をシールド領域として配置することで、シールド電極のような新たな部材を設けることなく、画素サイズを維持することを実現する。

【0022】

＜２．本開示に係る技術を適用したセンサ素子の構成例＞
図１乃至図３を参照して、本開示に係る技術を適用したセンサ素子の構成について説明する。

【0023】

図１は、本開示に係る技術を適用したセンサ素子１が有する画素１０の断面的な構成例の一例を示している。

【0024】

センサ素子１は、例えば、ＣＭＯＳイメージセンサなどとして構成される。図１に示されるように、センサ素子１は、画素１０毎にＳＰＡＤ３１が設けられたセンサ基板１１、センサ基板１１に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ基板１２、および、ＣＭＯＳ基板１２に積層され、ロジック回路が設けられたロジック基板１３からなる３層構造を有する。センサ基板１１は、半導体基板２１の上面（裏面）に対してオンチップレンズ層２２が積層されて構成される。ロジック基板１３は、半導体基板２３の上面に対して配線層２４が積層されて構成される。オンチップレンズ層２２には、画素１０毎にマイクロレンズ２５が設けられる。

【0025】

画素１０は、半導体基板２１のウェル層３２が画素分離部３３によって隣接する他の画素１０のウェル層３２と電気的に分離されて構成される。また、図示はしないが、画素１０には、ウェル層３２の側面と上面を囲うように、ホールを蓄積するためのＰ型半導体領域が設けられる。そのＰ型半導体領域が形成される領域に対応する半導体基板２１の下面側には、Ｐ型半導体領域よりもＰ型の不純物濃度が高いアノード領域３４が形成される。

【0026】

画素１０において、半導体基板２１の下面側には、Ｎ型増倍領域とＰ型増倍領域のＰＮ接合領域によりＳＰＡＤ３１が構成されている。ＳＰＡＤ３１は、画素１０に光が入射したのに応じて発生する電子がアバランシェ増幅されることで流れる電流によってカソード電位が降下するフォトダイオードである。また、ＳＰＡＤ３１において、ＰＮ接合を形成するＮ型増倍領域には、Ｎ型増倍領域よりも不純物濃度が高いＮ型の不純物濃度が高いカソード領域３５が形成される。

【0027】

ＣＭＯＳ基板１２には、ＳＰＡＤ３１のカソード電圧に従った信号の読み出しのためのトランジスタ５０とトランジスタ６０が設けられる。トランジスタ５０とトランジスタ６０は、それぞれ異なる伝導型のトランジスタで構成される。トランジスタ５０とトランジスタ６０の一方は、ＰＭＯＳトランジスタで構成され、トランジスタ５０とトランジスタ６０の他方は、ＮＭＯＳトランジスタで構成されればよい。

【0028】

例えば、トランジスタ５０がＰＭＯＳトランジスタで構成される場合、Ｎウェルに対して設けられるＰ型領域であるソース領域５１とドレイン領域５２の間に、酸化膜などの絶縁膜を介して積層するようにゲート電極５３が設けられて構成される。同様に、トランジスタ６０がＮＭＯＳトランジスタで構成される場合、Ｐウェルに対して設けられるＮ型領域であるソース領域６１とドレイン領域６２の間に、酸化膜などの絶縁膜を介して積層するようにゲート電極６３が設けられて構成される。

【0029】

トランジスタ５０とトランジスタ６０は、プレナー構造のトランジスタとして構成されるものとするが、これに限らず、トレンチ構造のトランジスタとして構成されてもよい。

【0030】

ＣＭＯＳ基板１２には、ＣＭＯＳ基板１２を貫通し、センサ基板１１とＣＭＯＳ基板１２とを電気的に接続する貫通電極７１，７２が設けられる。

【0031】

貫通電極７１は、センサ基板１１に形成されるアノード領域３４とＣＭＯＳ基板１２に設けられる各トランジスタとを、ロジック基板１３に形成される図示せぬＳＰＡＤ回路を介して接続するアノード電極として形成される。また、貫通電極７２は、ＳＰＡＤ３１のＮ型増倍領域に形成されるカソード領域３５とＣＭＯＳ基板１２に設けられる各トランジスタとを、ロジック基板１３に形成される図示せぬＳＰＡＤ回路を介して接続するカソード電極として形成される。

【0032】

以上のように、ＳＰＡＤ３１が画素１０毎に設けられたセンサ基板１１と、ロジック回路が設けられたロジック基板１３との間に、信号の読み出しのためのトランジスタ５０，６０が設けられるＣＭＯＳ基板１２を積層することで、ロジック回路の面積を確保することが可能となる。すなわち、画素サイズを維持しつつ、ロジック回路における演算のためのＳＲＡＭなどを増設することができ、センサ素子１のさらなる高機能化を実現することが可能となる。

【0033】

図２を参照して、ＣＭＯＳ基板１２の詳細な構成について説明する。

【0034】

図２には、ＣＭＯＳ基板１２においてトランジスタ５０が設けられている一部領域の断面が示されている。なお、図２に示される断面構成は、図１に示される断面構成を上下反転したものである。

【0035】

ＣＭＯＳ基板１２において、トランジスタ５０と貫通電極７１との間には、素子分離領域８１が形成されている。素子分離領域８１は、例えば、Ｓｉ酸化膜などの絶縁膜で形成された深さ２５０ｎｍ程度のＳＴＩ（Shallow Trench Isolation）領域、または、ＣＭＯＳ基板１２のＳｉ表面から底面までを貫通するＳｉ酸化膜などで形成されたＤＴＩ（Deep Trench Isolation）領域などとして形成されるが、イオン注入により形成されてもよい。

【0036】

また、互いに異なる伝導型トランジスタ５０とトランジスタ６０（不図示）との間には、素子分離領域８２が形成される。素子分離領域８２は、例えば、ＣＭＯＳ基板１２のＳｉ表面から底面までを貫通するＳｉ酸化膜などで形成されたＤＴＩ領域などとして形成されるが、イオン注入により形成されてもよい。

【0037】

さて、アノード領域３４に接続される貫通電極７１には、絶対値２０Ｖ以上の電圧が印加される。具体的には、貫通電極７１には、－２０乃至－２５Ｖの高電圧が印加される。そのため、ＣＭＯＳ基板１２に設けられる各トランジスタのＯＮ－ＯＦＦ特性への影響が懸念される。

【0038】

そこで、図３に示されるように、ＣＭＯＳ基板１２において、積層方向からの平面視で、トランジスタ５０と貫通電極７１との間に、ＣＭＯＳ基板１２の既存構成要素をシールド領域１００として配置する。

【0039】

シールド領域１００は、積層方向からの平面視で、トランジスタ５０のソース領域５１／ドレイン領域５２が形成されるアクティブ領域とゲート電極５３とが重なる重複領域ＯＬの頂点それぞれと、貫通電極７１の中心（２次元図形上の重心）とを結ぶ全ての線分と交差するように配置されるものとする。トランジスタ５０のアクティブ領域とゲート電極５３とが重なって形成される重複領域ＯＬの２次元形状は、図３の例では矩形で示されているが、実際には矩形以外の多角形などの形状となる。

【0040】

以上のように、ＣＭＯＳ基板１２の既存構成要素をシールド領域１００として配置することで、ＣＭＯＳ基板１２に設けられるトランジスタ５０の高い信頼性を保つこと、すなわち、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減することが可能となる。また、公知例２のシールド電極のような新たな部材を設けることなく、画素サイズを維持することが可能となる。

【0041】

以下では、シールド領域１００として配置されるＣＭＯＳ基板１２の既存構成要素の具体例について説明する。

【0042】

＜３．第１の実施形態＞
図４は、本開示に係る技術を適用した第１の実施形態のＣＭＯＳ基板１２の構成例を示す平面図である。

【0043】

なお、本実施形態のＣＭＯＳ基板１２の断面構成は、図２に示される断面構成と同様であるので、その説明は省略する。

【0044】

図４の例では、ＣＭＯＳ基板１２において、積層方向からの平面視で、トランジスタ５０と貫通電極７１との間に、シールド領域１００として、トランジスタ５０のアクティブ領域のうちのドレイン領域５２が配置される。

【0045】

ドレイン領域５２は、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１の中心とを結ぶ全ての線分と交差するように配置されるものとする。これにより、貫通電極７１から伝播する電界の影響が、ドレイン領域５２に吸収されるようになる。

【0046】

以上のように、トランジスタ５０と貫通電極７１との間に、トランジスタ５０のアクティブ領域を配置することで、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減しつつ、画素サイズを維持することが可能となる。

【0047】

なお、図４の例では、トランジスタ５０と貫通電極７１との間に、トランジスタ５０のアクティブ領域のうちのドレイン領域５２が配置されるものとしたが、トランジスタ５０のアクティブ領域のうちのソース領域５１が配置されるようにしてもよい。

【0048】

また、トランジスタ５０のアクティブ領域の平面視での形状は、図４に示されるものに限られない。すなわち、例えばドレイン領域５２は、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１の中心とを結ぶ全ての線分と交差するように配置されればよく、トランジスタ５０と貫通電極７１の位置関係に応じて、任意の形状を採ることができる。

【0049】

例えば、図５のＡ図に示されるように、貫通電極７１が、トランジスタ５０のアクティブ領域の長手方向の延長線上に設けられていない場合には、ドレイン領域５２（またはソース領域５１）がＬ字型に形成されるようにしてもよい。

【0050】

また、同Ｂ図に示されるように、２つの貫通電極７１ａ，７１ｂが設けられている場合には、それらの配置に応じて、ドレイン領域５２（またはソース領域５１）がコの字型に形成されてもよい。

【0051】

図５の例においても、トランジスタ５０と貫通電極７１との間に、トランジスタ５０のアクティブ領域が配置されるので、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減しつつ、画素サイズを維持することが可能となる。

【0052】

＜４．第２の実施形態＞
図６は、本開示に係る技術を適用した第２の実施形態のＣＭＯＳ基板１２の構成例を示す断面図であり、図７は、その平面図である。

【0053】

図６に示される断面構成においては、図２に示される断面構成に加え、基板コンタクト１２１とそのウェル領域１２２が形成されている。ウェル領域１２２は、基板コンタクト用のＮ型またはＰ型の拡散層であり、基板コンタクト１２１によって一定の電位に固定されている。

【0054】

そして、図７の例では、ＣＭＯＳ基板１２において、積層方向からの平面視で、トランジスタ５０と貫通電極７１との間に、シールド領域１００として、基板コンタクト１２１のウェル領域１２２が配置される。

【0055】

基板コンタクト１２１のウェル領域１２２は、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１の中心とを結ぶ全ての線分と交差するように配置されるものとする。これにより、貫通電極７１から伝播する電界の影響が、基板コンタクト１２１のウェル領域１２２に吸収されるようになる。

【0056】

以上のように、トランジスタ５０と貫通電極７１との間に、基板コンタクト１２１のウェル領域１２２を配置することで、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減しつつ、画素サイズを維持することが可能となる。

【0057】

また、基板コンタクト１２１のウェル領域１２２の平面視での形状は、図７に示されるものに限られない。すなわち、基板コンタクト１２１のウェル領域１２２が、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１の中心とを結ぶ全ての線分と交差するように配置されればよく、トランジスタ５０と貫通電極７１の位置関係に応じて、任意の形状を採ることができる。

【0058】

例えば、図８に示されるように、貫通電極７１の配置に応じて、基板コンタクト１２１のウェル領域１２２がＬ字型に形成されるようにしてもよい。

【0059】

図８の例においても、トランジスタ５０と貫通電極７１との間に、基板コンタクト１２１のウェル領域１２２が配置されるので、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減しつつ、画素サイズを維持することが可能となる。

【0060】

＜５．第３の実施形態＞
図９は、本開示に係る技術を適用した第３の実施形態のＣＭＯＳ基板１２の構成例を示す断面図であり、図１０は、その平面図である。

【0061】

図９に示される断面構成においては、図２に示される断面構成に加え、エアギャップ１３１が形成されている。エアギャップ１３１は、例えば、真空の空洞で構成される。

【0062】

そして、図１０の例では、ＣＭＯＳ基板１２において、積層方向からの平面視で、トランジスタ５０と２つの貫通電極７１ａ，７１ｂそれぞれとの間に、シールド領域１００として、エアギャップ１３１が配置される。

【0063】

エアギャップ１３１は、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１ａ，７１ｂそれぞれの中心とを結ぶ全ての線分と交差するように配置されるものとする。これにより、貫通電極７１ａ，７１ｂそれぞれからの電界は、誘電率の低いエアギャップ１３１を避けて伝播するようになる。

【0064】

以上の構成によれば、トランジスタ５０と貫通電極７１ａ，７１ｂそれぞれとの間に、エアギャップ１３１を配置することで、貫通電極７１に高電圧が印加されることによるトランジスタ５０への影響を低減しつつ、画素サイズを維持することが可能となる。

【0065】

また、エアギャップ１３１の平面視での形状は、図１０に示されるものに限られない。すなわち、エアギャップ１３１が、積層方向からの平面視で、トランジスタ５０のアクティブ領域とゲート電極５３とが重なる重複領域の頂点それぞれと、貫通電極７１（７１ａ，７１ｂ）の中心とを結ぶ全ての線分と交差するように配置されればよく、トランジスタ５０と貫通電極７１の位置関係に応じて、任意の形状を採ることができる。

【0066】

＜６．測距システムの構成例＞
上述したような各実施形態のセンサ素子１は、ＴｏＦ法を用いて、被写体までの奥行き方向の距離を画素毎に検出し、検出した距離に基づく距離画素信号からなる画像である距離画像の撮像を行う測距システムに適用することができる。

【0067】

図１１は、本開示に係る技術を適用した測距システム２１１の一実施形態の構成例を示すブロック図である。

【0068】

図１１に示されるように、測距システム２１１は、照明装置２２１と撮像装置２２２を備える。

【0069】

照明装置２２１は、照明制御部２３１と光源２３２を備える。

【0070】

照明制御部２３１は、撮像装置２２２の制御部２４２の制御の下、光源２３２が光を照射するパターンを制御する。具体的には、照明制御部２３１は、制御部２４２から供給される照射信号に含まれる照射コードに従って、光源２３２が光を照射するパターンを制御する。例えば、照射コードは、１（High）と０（Low）の２値からなり、照明制御部２３１は、照射コードの値が１のときに光源２３２を点灯させ、照射コードの値が０のときに光源２３２を消灯させる。

【0071】

光源２３２は、照明制御部２３１の制御の下、所定の波長域の光を発する。光源２３２は、例えば、赤外線レーザダイオードからなる。光源２３２の種類と、照射光の波長域は、測距システム２１１の用途などに応じて任意に設定することが可能である。

【0072】

撮像装置２２２は、照明装置２２１から照射された光（照射光）が被写体２１２や被写体２１３などにより反射された反射光を受光する装置である。撮像装置２２２は、撮像部２４１、制御部２４２、表示部２４３、および記憶部２４４を備える。

【0073】

撮像部２４１は、レンズ２５１、受光素子２５２、および信号処理回路２５３を備える。

【0074】

レンズ２５１は、入射光を受光素子２５２の受光面に結像させる。レンズ２５１の構成は任意であり、例えば、複数のレンズ群によりレンズ２５１を構成することも可能である。

【0075】

受光素子２５２には、本開示に係る技術を適用したセンサ素子１が適用される。受光素子２５２は、制御部２４２の制御の下、被写体２１２や被写体２１３などからの反射光を受光し、その結果得られた画素信号を信号処理回路２５３に供給する。この画素信号は、照明装置２２１が照射光を照射してから、受光素子２５２が受光するまでの時間をカウントしたデジタルのカウント値を表す。光源２３２が発光するタイミングを示す発光タイミング信号は、制御部２４２から受光素子２５２にも供給される。

【0076】

信号処理回路２５３は、制御部２４２の制御の下、受光素子２５２から供給される画素信号の処理を行う。例えば、信号処理回路２５３は、受光素子２５２から供給される画素信号に基づいて、画素毎に被写体までの距離を検出し、画素毎の被写体までの距離を示す距離画像を生成する。具体的には、信号処理回路２５３は、光源２３２が光を発光してから受光素子２５２の各画素が光を受光するまでの時間（カウント値）を画素毎に複数回（例えば、数千乃至数万回）取得する。信号処理回路２５３は、取得した時間に対応するヒストグラムを作成する。そして、信号処理回路２５３は、ヒストグラムのピークを検出することで、光源２３２から照射された光が被写体２１２や被写体２１３で反射して戻ってくるまでの時間を判定する。さらに、信号処理回路２５３は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。信号処理回路２５３は、生成した距離画像を制御部２４２に供給する。

【0077】

制御部２４２は、例えば、ＦＰＧＡ（Field Programmable Gate Array），ＤＳＰ（Digital Signal Processor）などの制御回路やプロセッサなどにより構成される。制御部２４２は、照明制御部２３１と受光素子２５２の制御を行う。具体的には、制御部２４２は、照明制御部２３１に照射信号を供給するとともに、発光タイミング信号を受光素子２５２に供給する。光源２３２は、照射信号に応じて照射光を発光する。発光タイミング信号は、照明制御部２３１に供給される照射信号でもよい。また、制御部２４２は、撮像部２４１から取得した距離画像を表示部２４３に表示させる。さらに、制御部２４２は、撮像部２４１から取得した距離画像を記憶部２４４に記憶させる。また、制御部２４２は、撮像部２４１から取得した距離画像を外部に出力する。

【0078】

表示部２４３は、例えば、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などのパネル型表示装置からなる。

【0079】

記憶部２４４は、任意の記憶装置や記憶媒体などにより構成することができ、距離画像などを記憶する。

【0080】

このように構成されている測距システム２１１では、本開示に係る技術を適用したセンサ素子１を適用することで、例えば、より小型化かつ高機能化を図ることができる。

【0081】

本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

【0082】

本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

【0083】

また、本開示に係る技術を適用した実施形態は、上述した実施形態に限定されるものではなく、本開示に係る技術の要旨を逸脱しない範囲において種々の変更が可能である。

【0084】

さらに、本開示は以下のような構成をとることができる。
（１）
ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、
前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、
前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、
前記ＣＭＯＳ基板を貫通し、前記センサ基板と前記ＣＭＯＳ基板とを電気的に接続する貫通電極と
を備えるセンサ素子。
（２）
前記ＣＭＯＳ基板において、積層方向からの平面視で、前記トランジスタと前記貫通電極との間に、前記ＣＭＯＳ基板の既存構成要素がシールド領域として配置される
（１）に記載のセンサ素子。
（３）
前記シールド領域は、積層方向からの平面視で、前記トランジスタのアクティブ領域とゲート電極とが重なる重複領域の頂点それぞれと、前記貫通電極の中心とを結ぶ全ての線分と交差するように配置される
（２）に記載のセンサ素子。
（４）
前記シールド領域は、前記トランジスタの前記アクティブ領域のソース領域またはドレイン領域である
（３）に記載のセンサ素子。
（５）
前記シールド領域は、基板コンタクトのウェル領域である
（３）に記載のセンサ素子。
（６）
前記シールド領域は、エアギャップである
（３）に記載のセンサ素子。
（７）
前記貫通電極には、絶対値２０Ｖ以上の電圧が印加される
（３）乃至（６）のいずれかに記載のセンサ素子。
（８）
前記ＣＭＯＳ基板には、第１伝導型トランジスタと第２伝導型トランジスタが設けられ、
前記第１伝導型トランジスタと前記第２伝導型トランジスタとの間には、素子分離領域が形成される
（３）乃至（７）のいずれかに記載のセンサ素子。
（９）
前記素子分離領域は、前記ＣＭＯＳ基板の表面から底面までを貫通するＤＴＩ（Deep Trench Isolation）領域により形成される
（８）に記載のセンサ素子。
（１０）
前記ＣＭＯＳ基板において、前記トランジスタと前記貫通電極との間には、深さ２５０ｎｍ程度のＳＴＩ（Shallow Trench Isolation）領域または前記ＤＴＩ領域がさらに形成される
（９）に記載のセンサ素子。
（１１）
照射光を照射する照明装置と、
前記照射光に対する反射光を検出するセンサ素子と
を備え、
前記センサ素子は、
ＳＰＡＤ（Single Photon Avalanche Diode）が画素毎に設けられたセンサ基板と、
前記センサ基板に積層され、信号の読み出しのためのトランジスタが設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板と、
前記ＣＭＯＳ基板に積層され、ロジック回路が設けられたロジック基板と、
前記ＣＭＯＳ基板を貫通し、前記センサ基板と前記ＣＭＯＳ基板とを電気的に接続する貫通電極とを有する
測距システム。

【符号の説明】

【0085】

１ センサ素子， １０ 画素， １１ センサ基板， １２ ＣＭＯＳ基板， １３ ロジック基板， ３１ ＳＰＡＤ， ３４ アノード領域， ３５ カソード領域， ５０ トランジスタ， ５１ ソース領域， ５２ ドレイン領域， ５３ ゲート電極， ６０ トランジスタ， ６１ ソース領域， ６２ ドレイン領域， ６３ ゲート電極， ７１，７２ 貫通電極， ８１，８２ 素子分離領域， １００ シールド領域， １２１ 基板コンタクト ， １２２ ウェル領域， １３１ エアギャップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】